JP2010055673A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】二値データの書込みを行う場合に、外部から連続したアドレスでメモリセルにアクセスすることが可能な不揮発性半導体記憶装置を提供する。
【解決手段】ＮＯＲ型フラッシュメモリ１００は、多値データと二値データのいずれかでのデータ書込みが可能であり、二値データ書込み時に外部アドレスのアドレスビットの一部を並び換えるアドレス変換回路１３を備える。これにより、二値データ書込み時には、連続した外部アドレスを与えて１ワード単位でのデータ書込みとデータ読出しが可能となり、ＳＬＣモード時にＮＯＲ型フラッシュメモリ１００を有効利用できる。
【選択図】図４

Description

本発明は、多値データと二値データを切替えて書込み可能な不揮発性半導体記憶装置に関する。

近年、集積度を上げるため、ＭＬＣ（Multi Level Cell）技術を用いたフラッシュメモリが量産化されている。ＮＯＲ型フラッシュメモリでも同様であるが、デザインルールの微細化が進む中でＭＬＣ技術を適用するには、データの信頼性を確保するために高度な技術を要する。このような背景から、メモリ内部にＥＣＣ（Error Correction code）回路を設けたＭＬＣ ＮＯＲ型フラッシュメモリが登場している。

その一方で、フラッシュメモリにワード単位でデータを書込みたいとうユーザサイドからの要求もある。そこで、多値データの書込み機能と二値データの書込み機能を備えて、モードによって、同じメモリセル領域に多値データまたは二値データを書き込むことができるようにしたフラッシュメモリも登場している（特許文献１参照）。

しかしながら、この種の従来のメモリにおいて、二値データの書込みを行う場合、連続したアドレスをユーザが指定できないとう問題があり、飛び飛びのアドレスを指定しなければならず、プログラマの負担が大きくなり、使い勝手が悪いという問題があった。
特開２００５−１０８３０３号公報

本発明は、二値データの書込みを行う場合に、外部から連続したアドレスでメモリセルにアクセスすることが可能な不揮発性半導体記憶装置を提供するものである。

本発明の一態様では、データの読み書きが可能な複数のメモリセルと、前記複数のメモリセルの一部を構成する所定のセル領域ごとに、多値データの書込みと二値データの書込みのいずれを行うかを示すフラグデータを格納するフラグ格納手段と、
前記フラグデータにより前記多値データの書込みが選択された場合には、対応する前記セル領域の全域を外部アドレスによりアクセス可能とし、前記フラグデータにより前記二値データの書込みが選択された場合には、対応する前記セル領域の半分の領域を外部アドレスの連続したアドレス範囲によりアクセス可能とするアクセス範囲設定手段と、を備えることを特徴とする不揮発性半導体記憶装置が提供される。

本発明によれば、二値データの書込みを行う場合に、外部から連続したアドレスでメモリセルにアクセスすることができる。

以下、図面を参照しながら、本発明の実施形態について説明する。

本発明の実施形態に係る不揮発性半導体記憶装置は、例えばＮＯＲ型フラッシュメモリであり、多値データ（ＭＬＣ）の書込み機能を備えている。多値データを書き込む場合、信頼性向上のために、パリティデータを生成するＥＣＣ回路を設けて、エラー訂正を行えるようにするのが一般的である。

ＥＣＣ回路で訂正可能なビットサイズは、信頼性のスペックやチップサイズから複数ワード単位で１ビット訂正が主流である。１ワード単位で１ビット訂正を行うようにすると、高信頼性は保証できるものの、膨大なチップサイズになり、現実的ではない。よって、ＮＯＲ型フラッシュメモリに書き込みを行う場合、最低でもＥＣＣ回路で訂正可能なワード領域を単位（以下、ＥＣＣ単位またはＥＣＣセグメント）として一括書込みを行う必要がある。実際には、平均書込速度向上のため、複数のセグメントからなるＥＣＣ単位での一括書込みを行うのが一般的であり、ページプログラムと呼ばれる。

一方、メモリのユーザ側は、ワード単位でデータを扱うことがあり、メモリの記憶領域を無駄なく使うためには、ワード単位で書込みを行う機能が必要とされる。このため、本実施形態に係るＮＯＲ型フラッシュメモリでは、ＭＬＣ書込み機能の他に、二値データ（ＳＬＣ：Single Level Cell）の書込み機能も備えている。ＳＬＣを利用する場合は、ＥＣＣ回路は使用せず、１ワード単位での書込みが可能である。以下では、多値データの書込み機能を利用する場合をＭＬＣモード、二値データの書込み機能を利用する場合をＳＬＣモードと呼ぶ。

なお、ＭＬＣモードとＳＬＣモードのどちらを選択するかは、アドレスグループ単位（通常はページプログラム単位）で切替えることができる。メモリ内のどのアドレスグループをＳＬＣモードにするかは、ユーザ側がコマンド（命令）で設定する。このため、メモリ内には、アドレスグループごとに冗長部（フラグ格納手段、パリティ格納手段）１ａが設けられ、この冗長部１ａにＭＬＣモードとＳＬＣモードのどちらかを示すフラグデータが記憶される。

ＳＬＣモードを選択した場合、実際にデータ書込みに利用されるアドレス領域は半分になる。この場合、ＥＣＣ単位ごとに、有効アドレスと無効アドレスが半々に現れる。

図１（ａ）はＭＬＣモードを選択した場合の外部アドレスとメモリセルの関係を示す図である。図示のように、多値データを記憶する場合、複数のアドレスのデータが同一のメモリセルに記憶される。図１（ａ）では、ＥＣＣ単位が２Ｎワードの例を示している。

なお、図１（ａ）は一つのアドレスで１ワード（１６ビット）のデータを書き込むことを念頭に置いている。したがって、実際には、一つのアドレスで１６個のメモリセルにデータが書き込まれることになるが、図１（ａ）では簡易的に１個のメモリセルのみを図示している。

図１（ｂ）は図１（ａ）のＮをＮ＝４にした例を示している。この場合も同じであり、各メモリセルに２つのアドレスのデータが記憶される。したがって、ＥＣＣ単位ごとに、８つのアドレスが４ワード分のメモリセルに対応付けられる。

図２（ａ）はＳＬＣモードを選択した場合の外部アドレスとメモリセルとの関係を示す図であり、ＥＣＣ単位の前半部分のアドレスのみを有効アドレスとしてメモリセルと対応づけた例を示している。ＥＣＣ単位の後半部分のアドレスは無効アドレスとなり、メモリセルへの記憶には用いられない。

図２（ｂ）は図２（ａ）のＮをＮ＝４にした例を示している。この場合も同じであり、ＥＣＣ単位の前半部分のアドレスのみがメモリセルへの記憶に用いられる。

図２（ａ）および図２（ｂ）に示すように、ＳＬＣモードを選択した場合、外部アドレスの半分しかメモリセルの記憶に用いられず、しかも、メモリセルの記憶に用いられる外部アドレスが飛び飛びになってしまう。このため、外部から連続したアドレスを指定してデータ書込みを行うことができず、飛び飛びのアドレスを指定しなければならないことから、ユーザ側（プログラマ）の負担が大きいという問題がある。

図１および図２では、ページプログラムの単位であるＥＣＣ単位ごとに、メモリセルにデータ書込みを行うページプログラムの例を示しているが、フラッシュメモリでは一般に、データ書込みの単位よりも大きな単位でデータの消去を行う。データ消去の単位はイレースブロックと呼ばれる。

図３はページプログラムの単位とイレースブロックの単位の一例を模式的に示す図である。図３において、ＥＣＣ単位は３２個のセグメントからなり、各セグメントは８ワードからなる。したがって、ＥＣＣ単位は８×３２＝２５６ワードであり、これが１ページ分に対応する。

ページプログラム・アドレスグループは、５１２ページ＝２５６ワード×５１２個＝１２８ｋワードの領域を有し、この領域がデータ消去の単位であり、イレースブロックとなる。イレースブロックを６４個集めた、６４×１２８ｋワード／ブロック＝８Ｍワードの領域が１バンク分に対応する。ＮＯＲ型フラッシュメモリは、複数バンクのデータ容量を有する。例えば、図３のＮＯＲ型フラッシュメモリは、８バンクを備えており、メモリの総データ容量は８×８Ｍワード／バンク＝６４Ｍワード＝１Ｇビットになる。

なお、図３のページプログラム、イレースブロックおよびバンクの各データ量は一例にすぎず、種々の変更が可能である。

以下に説明する本実施形態のＮＯＲ型フラッシュメモリは、データ書込み時には２５６ワードからなるＥＣＣ単位ごとにデータ書込みを行い、１２８ｋワードからなるイレースブロックごとにデータ消去を行うものとする。

図４はＮＯＲ型フラッシュメモリ１００の内部構成の一例を示すブロック図である。図４のＮＯＲ型フラッシュメモリ１００は、メモリセルアレイ１と、デコーダ２と、センスアンプ３と、制御回路４と、アドレスバッファ５と、入出力バッファ６と、データラッチ回路７と、データ圧縮回路８と、パリティ生成回路９と、バースト回路１０と、ＥＣＣ訂正回路１１と、マルチプレクサ１２と、アドレス変換回路１３とを備える。ここで、制御回路４とアドレス変換回路１３はアクセス範囲設定手段に対応する。

メモリセルアレイ１は、マトリックス状に配置された複数のメモリセルを有する。選択行方向に配列された複数のメモリセルの制御ゲート電極は、ワード線に共通接続され、選択列方向に配列された複数のメモリセルのドレイン領域は、ビット線コンタクトを介してビット線に共通接続されている。

１つのワード線に接続されるメモリセル群には、本体データ（外部から入力された書き込みデータ）を格納するデータ領域として使用される複数のメモリセルと、本体データに関連づけられたパリティデータおよびフラグデータが記憶されるパリティ／フラグ領域として使用される複数のメモリセルとがある。本実施形態では、１つのワード線に接続された上記メモリセル群が、一回のページ書き込み動作によって処理される単位をなすものとする。

デコーダ２は、制御回路４が出力する制御信号に応じて、メモリセルアレイ１のビット線選択、ワード線選択及び駆動を行う。

センスアンプ３は、メモリセルアレイ１のビット線に接続され、メモリセルに格納されたデータを読み出し、また出力する。

アドレスバッファ５は、外部からのアドレス信号を受けて、内部アドレス信号を生成する。このアドレスバッファ５で生成される内部アドレス信号は、制御回路４、データラッチ回路７、バースト回路１０に供給される。

入出力バッファ６は、例えば、一回の転送サイクルで同時に１６ビット（１ワード）分のデータの入出力が可能なデータ入出力端子（図示せず）に接続され、データの書き込み時には、外部から供給されるデータをデータラッチ回路７および制御回路４に供給する。また、入出力バッファ６は、データの読み出し時には、読み出されたデータがバースト回路１０を介して入力され、この入力されたデータを外部に出力する。

制御回路４は、外部から入力されるチップイネーブル信号ＣＥＢ、ライトイネーブル信号ＷＥＢおよびアウトプットイネーブル信号ＯＥＢを受けるとともに、内部アドレス信号およびデータ信号を受ける。制御回路４は、これらの入力信号に基づいて、各内部回路の動作を制御するための各種制御信号を出力する。

データラッチ回路７は、内部アドレス信号および入力データ信号を受けて、この内部アドレス信号が示す領域に入力データをラッチするとともに、ラッチした入力データをデータ圧縮回路８およびパリティ生成回路９に出力する。データラッチ回路７は、例えば、少なくとも２５６ビットのデータを保持可能であるとする。

データ圧縮回路８は、多値データをメモリセルに書き込む際に、制御回路４から出力されたフラグデータ、データラッチ回路７から出力された本体データ、およびパリティ生成回路９から出力されたパリティデータを、アドレス圧縮する。本実施形態では、詳しい説明は省略するが、異なる転送サイクルで入力された１ワード単位のデータを組み（多値圧縮ペア）として処理するアドレス圧縮方式を用いる。

パリティ生成回路９は、データラッチ回路７から出力されたデータに応じて、このデータをＥＣＣ訂正するためのパリティデータを生成する。パリティデータは、例えば、一回のページ書き込み動作によって処理される２５６ワード単位で生成される。

ＥＣＣ訂正回路１１は、センスアンプ３から出力された読み出しデータを、パリティデータに基づいて訂正し、訂正されたデータ（以下、訂正データと呼ぶ）を出力する。

マルチプレクサ１２には、ＥＣＣ訂正回路１１から出力された訂正データが入力されるとともに、フラグデータが入力される。このマルチプレクサ１２は、該訂正データをバースト回路１０に出力する。さらに、マルチプレクサ１２は、制御回路４から出力された該フラグデータの出力を要請する制御信号の入力に応じて、該フラグデータをバースト回路１０に出力する。

バースト回路１０は、内部アドレス信号に応じて、外部クロック信号ＣＬＫに同期して、読み出すデータのアドレスを連続してデコーダ２に出力する。また、バースト回路１０は、外部クロック信号ＣＬＫに同期して、マルチプレクサ１２から出力されたデータ信号を入出力バッファ６に出力する（バースト読み出し動作）。

本実施形態では、ページプログラムの単位である２５６ワードごとに、ＭＬＣモードとＳＬＣモードの切替を行うことができ、２５６ワードごとにパリティデータとフラグデータが生成される。フラグデータには、ＭＬＣモードであることを示すフラグデータと、ＳＬＣモードであることを示すフラグデータとが存在し、これらは別々のメモリセルに記憶される。より具体的には、フラグデータは、例えば、消去状態では（１１）、多値状態では（０１）、二値状態では（１０）、書き込み禁止状態では（００）のように定義されて、２つのメモリセルに記憶される。ＳＬＣモードが選択された場合は、データのＥＣＣ訂正は行われず、パリティデータも必要ない。

図４のＮＯＲ型フラッシュメモリ１００は、ＳＬＣモードのときに、外部から連続したアドレスを供給して１ワード単位でメモリセルにアクセスできるようにしたことを特徴とする。このことを実現するために、図４のＮＯＲ型フラッシュメモリ１００はアドレス変換回路１３を有する。このアドレス変換回路１３は、外部アドレスのビット列の一部を並び換えた内部アドレスを生成する。外部アドレスが供給されると、アドレス変換回路１３で変換された内部アドレスに対応するメモリセルが選択される。

図５および図６はアドレス変換回路１３の動作を説明する図である。図５（ａ）はアドレス変換を行わない場合の外部アドレスと内部セルとの関係を示す図、図５（ｂ）は図５（ａ）の場合の外部アドレスと内部アドレスとの関係を示す図である。アドレス変換を行わない場合は、外部アドレスも内部アドレスも同じになるが、外部アドレスが連続的にインクリメントすると、メモリセルにアクセスできる有効アドレスとメモリセルにアクセスできない無効アドレスが交互に現れる。より具体的には、外部アドレス０ｈ〜３ｈはメモリセルにアクセスできるが、その後の４ｈ〜７ｈはアクセスできず、連続してアクセスできるのは４ワードアドレスだけである。

一方、図６（ａ）はアドレス変換回路１３を設けた場合の外部アドレスと内部セルとの関係を示す図、図６（ｂ）は図６（ａ）の場合の外部アドレスと内部アドレスとの関係を示す図である。図６（ｂ）に示すように、外部アドレスのＡ２−Ａ６がそれぞれ１ビットずつシフトされて、内部アドレスのＡ３−Ａ７に割り当てられ、外部アドレスのＡ７（通常は０）が内部アドレスのＡ２に割り当てられる。これにより、図６（ａ）に示すように、外部アドレスが０ｈ〜７Ｆｈの間は連続的にメモリセルにアクセスできる。それ以降の８０ｈ〜ＦＦｈはすべてメモリセルにアクセスできない無効アドレスである。

このように、アドレス変換回路１３を設けることにより、外部アドレスで連続的にアクセスできるメモリセル領域を大幅に増やすことができ、ＳＬＣモード時に外部からアドレスを指定しやすくなり、ＮＯＲ型フラッシュメモリの有効利用が図れる。

図７はアドレス変換回路１３の内部構成の一例を示す回路図である。図示のように、アドレス変換回路１３は、外部アドレスの２つのアドレスビットのいずれか一つを選択する第１〜第６のアドレス選択回路１３ａ〜１３ｆを有する。第１〜第６のアドレス選択回路１３ａ〜１３ｆはいずれも、フラグデータ（ＭＬＣ／ＳＬＣモード信号）によりアドレス選択を行う。

第１のアドレス選択回路１３ａは外部アドレスＡ２，Ａ３のいずれかを選択して、内部アドレスＡ３に供給する。第２のアドレス選択回路１３ｂは外部アドレスＡ３，Ａ４のいずれかを選択して、内部アドレスＡ４に供給する。第３のアドレス選択回路１３ｃは外部アドレスＡ４，Ａ５のいずれかを選択して、内部アドレスＡ５に供給する。第４のアドレス選択回路１３ｄは外部アドレスＡ５，Ａ６のいずれかを選択して、内部アドレスＡ６に供給する。第５のアドレス選択回路１３ｅは外部アドレスＡ６，Ａ７のいずれかを選択して、内部アドレスＡ７に供給する。第６のアドレス選択回路１３ｆは外部アドレスＡ７，Ａ２のいずれかを選択して、内部アドレスＡ２に供給する。

図７の第１〜第６のアドレス選択回路はいずれも、ＡＮＤゲート、ＮＯＲゲートおよびインバータを組合わせて構成されているが、回路構成は図示したものに限定されない。

このように、第１の実施形態では、ＳＬＣモード時に外部アドレスのアドレスビットの一部を並び換えるアドレス変換回路１３を設けたため、ＳＬＣモード時には、連続した外部アドレスを与えて１ワード単位でのデータ書込みとデータ読出しが可能となり、ＳＬＣモード時にＮＯＲ型フラッシュメモリ１００を有効利用できる。

（第２の実施形態）
第１の実施形態では、ＳＬＣモード時にページプログラムを単位として連続アドレスでデータ書込みができる例を説明したが、以下に説明する第２の実施形態はイレースブロックを単位として連続アドレスでデータ書込みができるようにしたものである。以下では、第１の実施形態との相違点を中心に説明する。

第２の実施形態では、ＳＬＣモード時に外部から連続アドレスを与えてデータ書込みを行えるアドレス範囲が第１の実施形態と異なるだけで、基本的な動作は同じである。

図８および図９は第２の実施形態によるアドレス変換回路１３の動作を説明する図である。図８（ａ）はアドレス変換を行わない場合の外部アドレスと内部セルとの関係を示す図、図８（ｂ）は図８（ａ）の場合の外部アドレスと内部アドレスとの関係を示す図である。アドレス変換を行わない場合は、メモリセルにアクセスできる有効アドレスとアクセスできない無効アドレスが交互に現れる。

一方、図９（ａ）はアドレス変換回路１３を設けた場合の外部アドレスと内部セルとの関係を示す図、図９（ｂ）は図９（ａ）の場合の外部アドレスと内部アドレスとの関係を示す図である。図９（ｂ）に示すように、外部アドレスのＡ２−Ａ１５がそれぞれ１ビットずつシフトされて、内部アドレスのＡ３−Ａ１６に割り当てられ、外部アドレスのＡ１６（通常は０）が内部アドレスのＡ２に割り当てられる。これにより、図９（ａ）に示すように、外部アドレス０ｈ〜ＦＦＦＦｈの間は連続的にメモリセルにアクセスできる。それ以降の１００００ｈ〜１ＦＦＦＦｈはすべてメモリセルにアクセスできない無効アドレスである。

このように、第２の実施形態では、イレースブロック単位で、外部から連続アドレスでデータ書込みを行えるため、第１の実施形態よりも広いアドレス空間について連続アドレスでのデータ書込みを行えることになり、第１の実施形態よりもＮＯＲ型フラッシュメモリ１００を有効利用できる。

（第３の実施形態）
ＳＬＣモード時に連続アドレスでデータ書込みを行うアドレス範囲は、ページプログラム単位やイレースブロック単位に限る理由はない。そこで、以下に説明する第３の実施形態では、任意のアドレス範囲を対象として連続アドレスでのデータ書込みができるようにしたものである。

図１０および図１１は第３の実施形態によるアドレス変換回路１３の動作を説明する図である。図１０（ａ）はアドレス変換を行わない場合の外部アドレスと内部セルとの関係を示す図、図１０（ｂ）は図１０（ａ）の場合の外部アドレスと内部アドレスとの関係を示す図である。図１１（ａ）はアドレス変換を行わない場合の外部アドレスと内部セルとの関係を示す図、図１１（ｂ）は図１１（ａ）の場合の外部アドレスと内部アドレスとの関係を示す図である。

これらの図では、ＳＬＣモード時には、２^ｙ＋１ワード分のアドレス範囲を単位として、連続アドレスでデータ書込みができるようにした例を示している。

アドレス変換を行う場合は、図１１（ｂ）に示すように、外部アドレスのＡ０〜Ａ（ｘ−１）は内部アドレスのＡ０〜Ａ（ｘ−１）に対応づけられ、外部アドレスのＡｘ〜Ａ（ｙ−１）は１ビットずつシフトされて内部アドレスのＡ（ｘ＋１）〜Ａｙに対応づけられ、外部アドレスのＡｙは内部アドレスのＡｘに対応づけられる。

これにより、ＳＬＣモード時には、０ｈ〜（ｍ＋１）Ｎ／２ｈのアドレス範囲（ただし、ｍ、Ｎは１６進数）で、外部からの連続アドレスでのデータ書込みが可能になる。

このように、第３の実施形態では、ＳＬＣモード時には、メモリセルアレイ内の任意のアドレス範囲について、外部からの連続したアドレスでのデータ書込みが可能になる。

（その他の実施形態）
上述した第１〜第３の実施形態で説明したＮＯＲ型フラッシュメモリ１００の用途は特に問わず、種々の電気機器や電子機器の記憶装置として用いることができる。また、ＮＯＲ型フラッシュメモリ１００をＮＡＮＤ型フラッシュメモリ等の他のメモリと同一のパッケージに収納してもよい。

図１２は第１〜第３の実施形態で説明したＮＯＲ型フラッシュメモリ１００と他のメモリを内蔵した半導体チップ（マルチ・チップ・パッケージ：ＭＣＰ（Multi Chip Package））２０の一例を示す断面図である。

図１２に示すように、半導体チップ２０は、基板２１上に順次積層されたＮＡＮＤ型フラッシュメモリ２２、スペーサ２３、ＮＯＲ型フラッシュメモリ１００、スペーサ２４、ＰＳＲＡＭ（Pseudo Static Random Access Memory）２５、およびコントローラ２６を同一パッケージ内に搭載している。

ＮＡＮＤ型フラッシュメモリ２２は、例えば、多値データの記憶が可能な複数のメモリセルを有している。また、半導体チップ２０において、ＰＳＲＡＭに換えて、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）を用いた構成であっても良い。

上記メモリのうち、メモリシステムによる用途により、ＮＡＮＤ型フラッシュメモリ２２は、例えば、データ格納用メモリとして使用される。また、ＮＯＲ型フラッシュメモリ１００は、例えば、プログラム格納用メモリとして使用される。また、ＰＳＲＡＭ２５は、例えば、ワーク用メモリとして使用される。

コントローラ２６は、主としてＮＡＮＤ型フラッシュメモリ２２に対するデータ入出力制御、データ管理を行う。コントローラ２６は、ＥＣＣ訂正回路（図示せず）を有しており、データを書き込む際には誤り訂正符合（ＥＣＣ）付加し、読み出す際にも誤り訂正符号の解析・処理を行う。

ＮＡＮＤ型フラッシュメモリ２２、ＮＯＲ型フラッシュメモリ１００、ＰＳＲＡＭ２５、およびコントローラ２６は、ワイヤ２７により基板２１にボンディングされている。

基板２１の裏面に設けられた各半田ボール２８は、それぞれワイヤ２７に電気的に接続されている。パッケージ形状としては、例えば、各半田ボール２８が二次元的に配置された表面実装型のＢＧＡ（Ball Grid Array）が採用される。

尚、実施例１におけるＥＣＣ訂正回路１１は、既述のようにＮＯＲ型フラッシュメモリ１００内に設けられてもよく、または、コントローラ２６内に設けられていても良い。この場合、ＮＡＮＤ型フラッシュメモリ２２とＥＣＣ訂正回路を共用しても良いし、ＮＡＮＤ型フラッシュメモリ２２とＮＯＲ型フラッシュメモリ１００とで、それぞれ異なるＥＣＣ訂正回路を有していても良い。また、ＥＣＣ訂正回路１１は、コントローラ２２の外部に独立して設けられていても良い。

次に、上記半導体チップ２０を、電子機器の一例である携帯電話に適用する場合について説明する。

図１３はこの種の携帯電話の内部構成の一例を示すブロック図である。図１３の携帯電話は、アンテナ３１と、送受信信号の切替を行うアンテナ共用器３２と、無線信号をベースバンド信号に変換する受信回路３３と、送受信用の局部発振信号を生成する周波数シンセサイザ３４と、送信信号を変調処理して無線信号を生成する送信回路３５と、ベースバンド信号に基づいて所定の伝送フォーマットの受信信号を生成するベースバンド処理部３６と、受信信号を音声、ビデオおよびテキストデータに分離する多重分離処理部３７と、音声データをディジタル音声信号に復号する音声コーディック３８と、ディジタル音声信号をＰＣＭ復号してアナログ音声信号を生成するＰＣＭコーディック３９と、スピーカ４０と、マイクロホン４１と、ビデオデータをディジタルビデオ信号に復号するビデオコーディック４２と、カメラ４３と、カメラ制御部４４と、携帯電話全体を制御する制御部４５と、表示部４６と、キー入力部４７と、ＲＡＭ４８と、ＲＯＭ４９と、プログラム格納用フラッシュメモリ５０と、データ格納用フラッシュメモリ５１と、電源回路５２とを備えている。

図１３において、プログラム格納用フラッシュメモリ５０には第１〜第３の実施形態で説明されたＮＯＲ型フラッシュメモリ１００が用いられ、データ格納用フラッシュメモリ５１にはＮＡＮＤ型フラッシュメモリ２２が用いられる。

携帯電話が扱うデータの中には、小容量（数ワード単位）のデータがある。このようなデータを記憶する場合、ＮＡＮＤ型フラッシュメモリ２２では、ＮＡＮＤ型の構造上、数ワードのデータを書き込むごとにページ単位（５１２バイト）で書込みを行わなければならない。このため、使用しない記憶領域が発生し、また書込み終了までに要する時間も長くなる。そこで、図１３の携帯電話では、本来はプログラム格納用に用いられるＮＯＲ型フラッシュメモリ１００の記憶領域の一部を利用して、ＳＬＣモードにて１ワード単位でデータの書込みを行えるため、記憶領域を無駄なく使えて、かつ高速書込みも可能となる。このとき、第１〜第３の実施形態で説明したＮＯＲ型フラッシュメモリ１００であれば、外部から連続したアドレスを与えてデータ書込みが可能であるため、数ワードのデータ用のプログラムの作成が容易になり、プログラマの負担が軽減される。

上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれない。したがって、本発明の態様は、上述した個々の実施形態には限定されない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

（ａ）はＭＬＣモードを選択した場合の外部アドレスとメモリセルの関係を示す図、（ｂ）は図１（ａ）のＮをＮ＝４にした例を示す図。 （ａ）はＳＬＣモードを選択した場合の外部アドレスとメモリセルとの関係を示す図、（ｂ）は図２（ａ）のＮをＮ＝４にした例を示す図。 ページプログラムの単位とイレースブロックの単位の一例を模式的に示す図。 ＮＯＲ型フラッシュメモリ１００の内部構成の一例を示すブロック図。 （ａ）はアドレス変換を行わない場合の外部アドレスと内部セルとの関係を示す図、（ｂ）は図５（ａ）の場合の外部アドレスと内部アドレスとの関係を示す図。 （ａ）はアドレス変換回路１３を設けた場合の外部アドレスと内部セルとの関係を示す図、（ｂ）は図６（ａ）の場合の外部アドレスと内部アドレスとの関係を示す図。 アドレス変換回路１３の内部構成の一例を示す回路図。 （ａ）はアドレス変換を行わない場合の外部アドレスと内部セルとの関係を示す図、（ｂ）は図８（ａ）の場合の外部アドレスと内部アドレスとの関係を示す図。 （ａ）はアドレス変換回路１３を設けた場合の外部アドレスと内部セルとの関係を示す図、（ｂ）は図９（ａ）の場合の外部アドレスと内部アドレスとの関係を示す図。 （ａ）はアドレス変換を行わない場合の外部アドレスと内部セルとの関係を示す図、（ｂ）は図１０（ａ）の場合の外部アドレスと内部アドレスとの関係を示す図。 （ａ）はアドレス変換を行わない場合の外部アドレスと内部セルとの関係を示す図、（ｂ）は図１１（ａ）の場合の外部アドレスと内部アドレスとの関係を示す図。 第１〜第３の実施形態で説明したＮＯＲ型フラッシュメモリ１００と他のメモリを内蔵した半導体チップ２０の一例を示す断面図。 携帯電話の内部構成の一例を示すブロック図。

符号の説明

１ メモリセルアレイ
１ａ 冗長部
４ 制御回路
１３ アドレス変換回路
２２ ＮＡＮＤ型フラッシュメモリ
１００ ＮＯＲ型フラッシュメモリ
５０ プログラム格納用フラッシュメモリ
５１ データ格納用フラッシュメモリ

Claims (5)

1. データの読み書きが可能な複数のメモリセルと、
   前記複数のメモリセルの一部を構成する所定のセル領域ごとに、多値データの書込みと二値データの書込みのいずれを行うかを示すフラグデータを格納するフラグ格納手段と、
   前記フラグデータにより前記多値データの書込みが選択された場合には、対応する前記セル領域の全域を外部アドレスによりアクセス可能とし、前記フラグデータにより前記二値データの書込みが選択された場合には、対応する前記セル領域の半分の領域を外部アドレスの連続したアドレス範囲によりアクセス可能とするアクセス範囲設定手段と、を備えることを特徴とする不揮発性半導体記憶装置。
2. 前記アクセス範囲設定手段は、前記フラグデータにより前記二値データの書込みが選択された場合に、外部アドレスを構成するビット列の少なくとも一部を並び換えるアドレス変換手段を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記フラグデータにより前記多値データの書込みが選択された場合に、エラー訂正を行うのに利用するパリティデータを格納するパリティ格納手段を備え、
   前記フラグ格納手段と前記パリティ格納手段は、前記複数のメモリセルの一部に設けられることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
4. 二値データを書き込む際の前記セル領域のサイズは、多値データのデータ書込みの単位であるページサイズ、または前記複数のメモリセルのデータ消去の単位であるイレースブロックのサイズであることを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
5. 二値データを書き込む際の前記セル領域のサイズは、多値データのデータ書込みの単位であるページサイズから、前記複数のメモリセルの全サイズまでの間の任意のサイズであることを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。

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