JP2010050686A - 可変利得回路 - Google Patents

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Abstract

【課題】 可変利得の設定に拘わらず回路の安定性を維持し、複数の位相補償容量を設ける必要がない可変利得回路を提供する。
【解決手段】 外部入力信号Ｖｉを増幅する前段増幅回路ＡＭＰ１と、前段増幅回路ＡＭＰ１の出力信号を増幅する後段増幅回路ＡＭＰ２と、固定容量素子Ｃｃを備え、後段増幅回路ＡＭＰ２の出力端子と入力端子の間に接続される位相補償回路と、前段増幅回路ＡＭＰ１及び後段増幅回路ＡＭＰ２全体の利得値を複数の値に設定可能に構成された利得設定回路と、を備えた可変利得回路であって、利得値Ｇと前段増幅回路ＡＭＰ１のトランスコンダクタンス値とが、連動して変更可能に構成されている。
【選択図】 図１

Description

本発明は、可変利得回路、特に、複数の直列接続された増幅回路と位相補償回路と利得設定回路を備えた可変利得回路に関する。
先ず、従来の可変利得回路の構成、及び、その原理について説明する。ここで、図１９は、従来の可変利得回路の概略構成例を示している。
図１９に示す可変利得回路１００は、外部入力信号Ｖｉを増幅する差動増幅回路１１０と、２つのインピーダンス素子Ｚｓ、Ｚｆを備えた帰還回路１２０と、可変利得回路１００の利得値を設定する利得制御手段１３０と、差動増幅回路１１０の出力側の負荷容量ＣＬで構成されている。
差動増幅回路１１０は、前段増幅器ＤＡ１及び後段増幅器ＤＡ２の２つの増幅器を備えて構成されている。前段増幅器ＤＡ１は、正側入力端子に外部入力信号Ｖｉが入力され、負側入力端子に後述する帰還回路１２０のインピーダンス素子Ｚｓ及びＺｆが接続されている。後段増幅器ＤＡ２は、入力端子に前段増幅器ＤＡ１の出力端子が接続されている。
更に、図１９に示す差動増幅回路１１０は、２つの増幅器を備えて構成されているため、回路の安定性を確保するために、位相補償容量Ｃｃを備えている（非特許文献１参照）。位相補償容量Ｃｃは、一端が後段増幅器ＤＡ２の出力端子に、他端が後段増幅器ＤＡ２の入力端子に接続されており、容量が可変に構成されている。
帰還回路１２０は、インピーダンス素子Ｚｓ、Ｚｆにより負帰還ループを構成している。インピーダンス素子Ｚｆは、一端が後段増幅器ＤＡ２の出力端子に、他端が前段増幅回路ＤＡ１の負側入力端子に夫々接続されている。また、インピーダンス素子Ｚｓは、一端がインピーダンス素子Ｚｆの他端に接続され、他端が接地されている。インピーダンス素子Ｚｓ、Ｚｆとしては、一般的に、容量素子、抵抗素子、または、容量素子及び抵抗素子の組み合わせ等が用いられる。ここでのインピーダンス素子Ｚｓ、Ｚｆの値は可変に構成されている。
ここで、差動増幅回路１１０の差動利得が十分に大きい場合は、入力信号Ｖｉに対する出力信号Ｖｏの可変利得Ｇは、以下の数１で表される。
Figure 2010050686
数１に示すように、可変利得回路１００は、インピーダンス素子Ｚｓ、Ｚｆの値を適切に設定することにより、利得値を設定することができる。
図１９に示す可変利得回路１００において、帰還回路１２０による負帰還の信号量が増大するほど、回路の安定性が損なわれるという関係がある。回路の安定性を示すフィードバックファクタＦは、以下の数２で表される。
Figure 2010050686
数２に示すように、フィードバックファクタＦは、出力信号Ｖｏの信号量に対する帰還回路１２０によって負帰還される信号量の割合で示されている。数２から分かるように、可変利得Ｇの値を減少させると、フィードバックファクタＦの値は増大する。即ち、負帰還される信号量が増大し、回路の安定性が損なわれる。
尚、可変利得Ｇの値を減少させた場合に、回路の安定性を保つ技術として、例えば、可変利得Ｇの減少量に応じて位相補償容量Ｃｃの容量を連動して増大させる可変利得回路が提案されている（例えば、特許文献１参照）。
以下、図２０及び図２１を用いて、可変利得Ｇと回路の安定性の関係について説明する。ここでは、負帰還回路における一巡伝達関数から位相余裕度を導出する。
ここで、図２０は、一巡関数を導出するために、図１９に示す可変利得回路（負帰還回路）の負帰還ループを切断した場合の概略回路構成を示している。差動増幅回路１１０の伝達関数をＨ（ｓ）とすると、一巡伝達関数は、差動増幅回路１１０の正側入力端子と負側入力端子の電圧差Ｖｉｄに対する負帰還される信号の電圧Ｖｙの割合で示され、以下の数３で表される。
Figure 2010050686
続いて、差動増幅回路１１０の伝達関数Ｈ（ｓ）を導出する。ここで、図２１は、前段増幅器ＤＡ１と後段増幅器ＤＡ２の２段アンプで構成される差動増幅回路１１０の等価回路を示している。
尚、図２１の上側回路は、前段増幅器ＤＡ１の等価回路であり、Ｇｍ１はトランスコンダクタンス値、Ｒ１はアンプ出力抵抗、Ｃ１はアンプ負荷容量、ｓはラプラス演算子、Ｖｘは出力信号である。また、図２１の下側回路は、前段増幅器ＤＡ２の等価回路であり、Ｇｍ２はトランスコンダクタンス値、Ｒ２はアンプ出力抵抗である。
差動増幅回路１１０の前段増幅器ＤＡ１の出力ノードについて、キルヒホッフの電流則を適用すると、以下の数４式が得られる。
Figure 2010050686
また、差動増幅回路１１０の後段増幅器ＤＡ２の出力ノードについて、キルヒホッフの電流則を適用すると、以下の数５式が得られる。
Figure 2010050686
数４式、数５式から、以下の数６式が得られる。
Figure 2010050686
数３式及び数６式から、以下の数７が得られる。
Figure 2010050686
ここで、一巡伝達関数Ｆ×Ｈ（ｓ）の大きさが１となる周波数をユニティ周波数ωＵとすると、ωＰ１≪ωＵ≪ωＰ２が成り立つ場合、ユニティ周波数ωＵは、以下の数８式で求められる。
Figure 2010050686
尚、数８式において、ｓ＝ｊ×ωＵである。数７において、ｓ＝ｊ×ωＵとすると、以下の数９式が得られる。
Figure 2010050686
数９式より、ユニティ周波数ωＵをとる場合におけるガウス平面上の位相角は、以下の数１０式で求められる。
Figure 2010050686
ここで、位相余裕度ＰＭは、ユニティ周波数ωＵをとる場合における一巡伝達関数のガウス平面上の位相角、即ち、数１０式で表される位相角が−１８０度に達するまでの角度の余裕で規定され、このことから、以下の数１１式が得られる。
Figure 2010050686
数１１式に、数６式のωＰ２、数８式のωＵを代入すると、以下の数１２式が得られる。
Figure 2010050686
数１２式から分かるように、複数段アンプで構成される可変利得回路の位相余裕度ＰＭは、フィードバックファクタＦが増大すると、単調減少する。即ち、フィードバックファクタＦの増大により、可変利得回路１００の安定性が損なわれる可能性がある。
このため、上記特許文献１に記載の可変利得回路では、フィードバックファクタＦの増大、即ち、可変利得Ｇの減少に連動して、位相補償容量Ｃｃを増大させることにより、位相余裕度ＰＭをほぼ一定に保つことで、回路の安定性をほぼ一定にしている。
特開平８−３３０８６８号公報 Ｇｒａｙ、Ｍｅｙｅｒ他、"Ａｎａｌｙｓｉｓ ａｎｄ Ｄｅｓｉｇｎ ｏｆ Ａｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ"、ＪＯＨＮ ＷＩＬＥＹ＆ＳＯＮＳ
しかしながら、上記特許文献１に記載の可変利得回路では、可変利得Ｇの増加量に応じて、位相補償容量Ｃｃを増大させる必要があることから、位相補償容量Ｃｃを複数設ける必要があった。
このため、例えば、集積回路内に容量素子を形成する場合、位相補償容量Ｃｃを複数設けることにより、チップ面積が増大し、製造コストが増大するという問題があった。また、ディスクリート回路の場合、容量のディスクリート部品を複数実装する必要があり、ディスクリート回路全体が大きくなり、製造コストが増大するという問題があった。
従って、可変利得Ｇの設定に拘わらず、回路の安定性を維持しながら、位相補償容量Ｃｃを複数設ける必要が無く、製造コストの低減を図ることができる可変利得回路が求められている。
本発明は上記の問題に鑑みてなされたものであり、その目的は、可変利得の設定に拘わらず回路の安定性を維持し、複数の位相補償容量を設ける必要がない可変利得回路を提供する点にある。
上記目的を達成するための本発明に係る可変利得回路は、外部入力信号を増幅する前段増幅回路と、前記前段増幅回路の出力信号を増幅する後段増幅回路と、前記前段増幅回路及び前記後段増幅回路全体の利得値を複数の値に設定可能に構成された利得設定回路と、を備えた可変利得回路であって、前記利得値と前記前段増幅回路のトランスコンダクタンス値とが、連動して変更可能に構成されていることを第１の特徴とする。
上記特徴の本発明に係る可変利得回路は、前記前段増幅回路が、複数の増幅器を備え、前記増幅器の出力端子の夫々が前記後段増幅回路の入力端子に接続され、設定された前記利得値に応じた数の前記増幅器を活性状態にすることを第２の特徴とする。
上記第１の特徴の本発明に係る可変利得回路は、前記前段増幅回路が、複数の増幅器を備え、前記増幅器の出力端子の夫々が第１スイッチ回路を介して前記後段増幅回路の入力端子に接続され、設定された前記利得値に応じた数の前記第１スイッチ回路をオン状態に、他の前記第１スイッチ回路をオフ状態にすることを第３の特徴とする。
上記第１の特徴の本発明に係る可変利得回路は、前記前段増幅回路が、１つの増幅器と、前記増幅器に電流を供給する第１電流供給回路を備え、前記第１電流供給回路が、設定された前記利得値に応じて前記増幅器に供給する電流値を設定することを第４の特徴とする。
上記第１の特徴の本発明に係る可変利得回路は、前記前段増幅回路が、１つの増幅器を備え、前記増幅器が、差動対回路と前記差動対回路に電流を供給する第２電流供給回路とを備えて構成されたトランスコンダクタンスセルの複数と、前記トランスコンダクタンスセルの出力電流を入力とする能動負荷回路と、を備えて構成され、設定された前記利得値に応じた数の前記トランスコンダクタンスセルを活性状態にすることを第５の特徴とする。
上記第１の特徴の本発明に係る可変利得回路は、前記前段増幅回路が、１つの増幅器を備え、前記増幅器が、差動対回路と前記差動対回路に電流を供給する第２電流供給回路とを備えて構成されたトランスコンダクタンスセルの複数と、前記トランスコンダクタンスセルの出力電流を入力とする能動負荷回路と、を備え、前記トランスコンダクタンスセルの出力端子の夫々が第２スイッチ回路を介して前記能動負荷回路に接続され、設定された前記利得値に応じた数の前記第２スイッチ回路をオン状態に、他の前記第２スイッチ回路をオフ状態にすることを第６の特徴とする。
上記第１の特徴の本発明に係る可変利得回路は、前記前段増幅回路が、１つの増幅器を備え、前記増幅器が、差動対回路と前記差動対回路に電流を供給する第３電流供給回路とを備えて構成された１つのトランスコンダクタンスセルと、前記トランスコンダクタンスセルの出力電流を入力とする能動負荷回路と、を備え、前記第３電流供給回路が、設定された前記利得値に応じて前記増幅器に供給する電流値を設定することを第７の特徴とする。
上記第１の特徴の本発明に係る可変利得回路は、前記前段増幅回路が、カレントミラー回路と前記カレントミラー回路に電流を供給する第４電流供給回路を備えて構成されたカレントミラー増幅器を備え、前記第４電流供給回路が、設定された前記利得値に応じて前記カレントミラー回路に供給する電流量を設定することにより、前記カレントミラー回路のカレントミラー比を設定することを第８の特徴とする。
上記何れかの特徴の本発明に係る可変利得回路は、前記前段増幅回路が、前記利得値が小さい程、前記トランスコンダクタンス値を小さく設定することを第９の特徴とする。
上記目的を達成するための本発明に係る通信処理システムは、上記何れかの特徴の可変利得回路を用いて構成されていることを特徴とする。
上記特徴の可変利得回路によれば、前段増幅回路及び後段増幅回路の複数段の増幅回路を備える可変利得回路において、利得値と前段増幅回路のトランスコンダクタンス値とを連動して変更するように構成したので、位相補償回路を設けなくても、後段増幅回路のトランスコンダクタンス値を十分に大きな値に設定することで、位相補償が可能になる。即ち、位相補償容量を設ける必要がなくなる。
また、上記特徴の可変利得回路によれば、位相補償回路を備えた場合でも、位相補償回路の位相補償容量を変更する必要が無くなるため、１つの固定容量素子で対応可能になる。言い換えると、上記特徴の可変利得回路は、可変利得Ｇと前段増幅回路のトランスコンダクタンス値Ｇｍ１とを連動させて変更する、即ち、数１２式において、フィードバックファクタＦ（例えば、非反転増幅回路の場合、Ｆ＝１／Ｇ、数２式参照）と前段増幅回路のトランスコンダクタンス値Ｇｍ１とを連動させて変更するので、位相補償容量Ｃｃを変更することなく、位相余裕度ＰＭを一定にして回路の安定性を確保することができる。
従って、上記特徴の可変利得回路では、利得値Ｇと前段増幅回路のトランスコンダクタンス値Ｇｍ１とを連動させて変更するので、位相補償容量を複数備える必要が無く、位相補償容量を備えない、或いは、固定容量を１つ設けるのみで対応できるため、複数の容量素子を必要とする上記特許文献１の可変利得回路と比べ、製造コストの増大を効果的に抑えることが可能になる。また、集積回路の場合は、回路面積の減少、ディスクリート回路の場合は、部品点数の削減を図ることが可能になる。
ここで、図２２は、上記特徴の可変利得回路の構成を簡略化して示している。図２２に示す可変利得回路の伝達関数Ｇ（ｓ）ＣＬＯＳＥＤは、以下の数１３式で表される。
Figure 2010050686
数１３式において、ωＰ１≪ωＵ≪ωＰ２が成り立つ場合、数１３式に数６式を適用すると、以下の数１４式が得られる。
Figure 2010050686
数１３式及び数１４式から、以下の数１５式が得られる。
Figure 2010050686
ここで、システム周波数ωＢＷは、一般的に、ゲインが−３ｄＢ劣化する周波数で定義され、以下の数１６式が成り立つ。
Figure 2010050686
数１６式より、システム周波数ωＢＷは、以下の数１７式で求められる。
Figure 2010050686
上述したように、上記特徴の可変利得回路によれば、可変利得Ｇ（フィードバックファクタＦ）と前段増幅回路のトランスコンダクタンス値Ｇｍ１とを連動させて変更するので、Ｆ×Ｇｍ１の値が一定になるように制御することにより、数１７式の右辺の値を一定値にすることができる。この場合には、上記特徴の可変利得回路のシステム周波数ωＢＷが、可変利得Ｇの増減に拘わらずほぼ一定となることが分かる。即ち、上記特徴の可変利得回路によれば、可変利得Ｇ（フィードバックファクタＦ）と前段増幅回路のトランスコンダクタンス値Ｇｍ１とを連動させて変更することで、信号帯域を一定に保つことが可能になる。
また、数１２式及び数１７式から、以下の数１８式が得られる。
Figure 2010050686
数１８式は、フィードバックファクタＦの関数ではないことから、上記特徴の可変利得回路が、従来の可変利得回路に比べ、可変利得Ｇの増減に拘わらず、位相余裕度ＰＭをほぼ一定に保つことができる、即ち、回路の安定性を損なわないことが分かる。
更に、数１７式及び数１８式より、可変利得Ｇの減少（＝フィードバックファクタＦの増大）に連動して前段増幅回路のトランスコンダクタンス値Ｇｍ１を減少させることで、位相余裕度ＰＭをほぼ一定に保つことができる、即ち、回路の安定性を損なわないことが分かる。
ところで、ＭＯＳトランジスタのトランスコンダクタンス値Ｇｍは、ＭＯＳトランジスタのドレイン電流Ｉｄｓ、ゲート・ソース間電圧Ｖｇｓ、閾値電圧Ｖｔｈを用いて、以下の数１９式で表される。
Figure 2010050686
また、バイポーラトランジスタのトランスコンダクタンス値Ｇｔは、コレクタ電流Ｉｃを用いて、以下の数２０式で表される。
Figure 2010050686
数１９式より、前段増幅回路をＭＯＳトランジスタで構成した場合、可変利得Ｇｍの増減に連動してドレイン電流Ｉｄｓを増減させることで、数２０式より、前段増幅回路をバイポーラトランジスタで構成した場合、可変利得Ｇｔの増減に連動してコレクタ電流Ｉｃを増減させることで、回路の安定性を保ちながら、可変利得Ｇを切り替えることが可能であることが分かる。
従って、上記第４の特徴の可変利得回路によれば、前段増幅回路を構成する増幅器に供給する電流値を利得値（可変利得Ｇ）の増減に応じて変動させるので、回路の安定性を保ちながら、利得値を切り替えることができる。また、上記第４の特徴の可変利得回路の場合、前段増幅回路を構成する増幅器に供給する電流値を利得値（可変利得Ｇ）の増減に応じて変動させるので、利得値が低い場合には、増幅器に供給される電流量を抑えることができるため、消費電力の抑制を図ることが可能になる。
以下、本発明に係る可変利得回路及び信号処理システム（以下、適宜「本発明回路」、「本発明システム」と称する）の実施形態を図面に基づいて説明する。
〈第１実施形態〉
本発明回路の第１実施形態について、図１を基に説明する。ここで、図１は、本実施形態の本発明回路の概略構成を示している。
本発明回路１Ａは、図１に示すように、外部入力信号Ｖｉを増幅する前段増幅回路ＡＭＰ１と、前段増幅回路ＡＭＰ１の出力信号を増幅する後段増幅回路ＡＭＰ２と、固定容量素子Ｃｃを備え、後段増幅回路ＡＭＰ２の出力端子と入力端子の間に接続される位相補償回路と、前段増幅回路ＡＭＰ１及び後段増幅回路ＡＭＰ２全体の利得値を複数の値に設定可能に構成された利得設定回路と、を備えて構成され、利得値と前段増幅回路ＡＭＰ１のトランスコンダクタンス値とが、連動して変更可能に構成されている。
より具体的には、前段増幅回路ＡＭＰ１は、図１に示すように、並列に接続された増幅器Ａ１〜Ａｎを備えている。増幅器Ａｉ（ｉ＝１〜ｎ）は、負側入力端子に後述する利得設定回路の帰還ノード（抵抗回路Ｒｆと抵抗素子Ｒｓの接続点）が接続され、正側入力端子に外部入力信号Ｖｉが入力されている。また、増幅器Ａｉ（ｉ＝１〜ｎ）の出力端子の夫々が後段増幅回路ＡＭＰ２の入力端子に接続されている。本実施形態の増幅器Ａｉ（ｉ＝１〜ｎ）は、イネーブル信号ＥＮｉに応じて活性状態または非活性状態となるように構成されている。本実施形態では、イネーブル信号ＥＮｉ（ｉ＝１〜ｎ）を適切に制御することにより、設定された利得値に応じた数の増幅器を活性状態にするように構成されている。
ここで、図１（ｂ）は、増幅器Ａｎの構成を示している。尚、増幅器Ａ１〜Ａｎの構成は全て同じである。
図１（ｂ）に示すように、増幅器Ａｎは、差動対回路を構成するＮ型ＭＯＳトランジスタＭ１及びＭ２、差動信号の電流値を電圧値に変換する能動負荷を構成するＰ型ＭＯＳトランジスタＭ３及びＭ４、及び、差動対回路に定電流を供給する定電流源を構成するＮ型ＭＯＳトランジスタＭ０を備えて構成されている。また、Ｎ型ＭＯＳトランジスタＭ０のゲート端子には、イネーブル信号ＥＮｎに応じてオン状態とオフ状態が切り替わるスイッチ回路ＳＷを介して基準電圧ＶＢが、イネーブル信号ＥＮｎの反転信号に応じてオン状態とオフ状態が切り替わるスイッチ回路ＳＷｂを介して接地電圧が入力されるように構成されている。
尚、図１（ｂ）において、Ｎ型ＭＯＳトランジスタＭ１及びＭ２で構成される差動対回路のトランスコンダクタンス値が、増幅器Ａｎのトランスコンダクタンス値に相当する。定電流源Ｍ０により差動対回路に電流が供給されている場合は、トランスコンダクタンス値が所定値となり、差動対回路に電流が供給されていない場合は、トランスコンダクタンス値が０となる。
位相補償回路は、固定容量素子Ｃｃと抵抗素子Ｒｎの直列接続で構成されている。
利得設定回路は、図１に示すように、抵抗素子Ｒｆ１〜Ｒｆｎとスイッチ回路を直列接続した直列回路の複数を並列に接続した抵抗回路Ｒｆ（図２２に示す負荷インピーダンスＺｆに相当）と、抵抗素子Ｒｓ（図２２に示す負荷インピーダンスＺｓに相当）を備えて構成されている。スイッチ回路を制御し、接続される抵抗素子Ｒｆｉ（ｉ＝１〜ｎ）の数を設定することにより、可変利得Ｇを設定する。より詳細には、抵抗素子Ｒｆｉ（ｉ＝１〜ｎ）の接続状態によって決まる抵抗回路Ｒｆの値（負荷インピーダンスＺｆの値）が小さい程、即ち、抵抗回路Ｒｆの接続個数が増加する程、可変利得Ｇの値は小さくなり、フィードバックファクタＦは大きくなる（数１式及び数２式参照）。尚、抵抗素子Ｒ１〜Ｒｎ夫々の大きさは、活性状態にある増幅器Ａｉ（ｉ＝１〜ｎ）の数によって決まる前段増幅回路のトランスコンダクタンス値Ｇｍ１と、トランスコンダクタンス値Ｇｍ１の夫々に対応する接続状態におけるフィードバックファクタＦの積が一定になるように設定されている。
以下、本実施形態の本発明回路１Ａの制御について説明する。
上述したように、抵抗素子Ｒｆｉ（ｉ＝１〜ｎ）の接続状態によって決まる抵抗回路Ｒｆの値が小さい程、可変利得Ｇの値は小さくなる。また、活性状態の増幅器Ａ１〜Ａｎの数が少ない程、前段増幅回路ＡＭＰ１のトランスコンダクタンス値Ｇｍ１は減少する。
従って、本実施形態では、Ｆ（＝１／Ｇ）×Ｇｍ１の値が一定になるように制御するべく、可変利得Ｇを小さくする場合に、抵抗回路Ｒｆの値を減少させるように接続状態を変更し、これに連動して活性状態の増幅器Ａ１〜Ａｎの数を減少させる。更に、可変利得Ｇを大きくする場合に、抵抗回路Ｒｆの値を増加させるように接続状態を変更し、これに連動して活性状態の増幅器Ａ１〜Ａｎの数を増加させる。
このように制御することにより、本発明回路１Ａは、位相余裕度ＰＭを一定に保ちながら、可変利得Ｇを増減させることができる。また、可変利得Ｇを減少させた場合に、活性状態の増幅器Ａ１〜Ａｎの数を減少させる、即ち、電流供給される増幅器Ａ１〜Ａｎの数を減少させるので、消費電流の低減が可能になる。
以下、図２〜図６を用いて、本発明回路１の作用効果について定量的に説明する。
ここで、図２は、従来の可変利得回路の等価回路を、図３は、本発明回路１の等価回路を示している。図２及び図３に示すように、システム周波数ωＢＷ（信号通過帯域）を２π×１０ＭＨｚ、負荷容量Ｃ１の容量を０．５ｐＦ、負荷容量ＣＬの容量を１ｐＦ、抵抗素子Ｒ１、Ｒ２の抵抗値を夫々１００ｋΩとする。また、位相余裕度ＰＭが８０度以上となるように、後段増幅回路ＡＭＰ２のトランスコンダクタンス値Ｇｍ２と位相補償容量Ｃｃの値を設定する。
更に、図２に示す従来技術では、システム周波数ωＢＷが一定となるように、数１７式に基づき、位相補償容量Ｃｃの値をフィードバックファクタＦに連動して変化させる。これに対し、図３に示す本発明回路１では、数１７式に基づき、フィードバックファクタＦと連動させて前段増幅回路ＡＭＰ１のトランスコンダクタンス値Ｇｍ１を変化させる。
図４は、可変利得Ｇと位相補償容量Ｃｃの関係を示しており、Ｌ１１は従来技術に係る可変利得回路における可変利得Ｇに対する位相補償容量Ｃｃの大きさを、Ｌ１０は本発明回路１における可変利得Ｇに対する位相補償容量Ｃｃの大きさを夫々示している。図４から分かるように、本発明回路１では、位相補償容量Ｃｃの容量を一定にできるので、位相補償容量Ｃｃを１つ設けるだけで良く、集積回路の回路面積の低減或いはディスクリート回路の部品点数の削減を図ることができる。
図５は、可変利得Ｇと位相余裕度ＰＭの関係を示しており、Ｌ２１は従来技術に係る可変利得回路における可変利得Ｇに対する位相余裕度ＰＭの大きさを、Ｌ２０は本発明回路１における可変利得Ｇに対する位相余裕度ＰＭの大きさを夫々示している。図５から分かるように、従来技術に係る可変利得回路が、位相余裕度ＰＭの大きさが変化するのに対し、本発明回路１では、位相余裕度ＰＭが一定に保たれる。即ち、本発明回路１では、従来技術に係る可変利得回路より効果的に、回路の安定性を保つことが可能である。
図６は、可変利得Ｇと消費電力Ｐの関係を示しており、Ｌ３１は従来技術に係る可変利得回路における可変利得Ｇに対する消費電力Ｐの大きさを、Ｌ３０は本発明回路１における可変利得Ｇに対する消費電力Ｐの大きさを夫々示している。図６から分かるように、従来技術に係る可変利得回路に比べ、本発明回路１の消費電力Ｐの値は低くなる、即ち、消費電力の低減が期待できる。
〈第２実施形態〉
本発明回路の第２実施形態について、図７を基に説明する。尚、本実施形態では、上記第１実施形態とは、前段増幅回路ＡＭＰ１の構成が異なる場合について説明する。
ここで、図７は、本実施形態の本発明回路の概略構成を示している。本実施形態の本発明回路１Ｂは、図７に示すように、外部入力信号Ｖｉを増幅する前段増幅回路ＡＭＰ１と、前段増幅回路ＡＭＰ１の出力信号を増幅する後段増幅回路ＡＭＰ２と、固定容量素子Ｃｃを備え、後段増幅回路ＡＭＰ２の出力端子と入力端子の間に接続される位相補償回路と、前段増幅回路ＡＭＰ１及び後段増幅回路ＡＭＰ２全体の利得値を複数の値に設定可能に構成された利得設定回路と、を備えて構成され、利得値と前段増幅回路ＡＭＰ１のトランスコンダクタンス値とが、連動して変更可能に構成されている。尚、後段増幅回路ＡＭＰ２、位相補償回路、及び、利得設定回路の構成は、上記第１実施形態と同じである。
本実施形態の前段増幅回路ＡＭＰ１は、図７に示すように、複数の増幅器Ａ１〜Ａｎを備え、増幅器Ａｉ（ｉ＝１〜ｎ）の出力端子の夫々が第１スイッチ回路Ｓｂｉ（ｉ＝１〜ｎ）を介して後段増幅回路ＡＭＰ２の入力端子に接続されており、設定された利得値に応じた数の第１スイッチ回路をオン状態に、他の第１スイッチ回路をオフ状態にするように構成されている。尚、増幅器Ａｉ（ｉ＝１〜ｎ）の構成は、上記第１実施形態と同じである。
以下、本実施形態の本発明回路１Ｂの制御について説明する。
上記第１実施形態と同様に、利得設定回路の抵抗素子Ｒｆｉ（ｉ＝１〜ｎ）の接続状態によって決まる抵抗回路Ｒｆの値が小さい程、可変利得Ｇの値は小さくなる。また、本実施形態では、後段増幅回路ＡＭＰ２に接続される増幅器Ａ１〜Ａｎの数が少ない程、前段増幅回路ＡＭＰ１のトランスコンダクタンス値Ｇｍ１は減少する。
従って、本実施形態では、可変利得Ｇを小さくする場合、抵抗回路Ｒｆの値を減少させるように接続状態を変更し、これに連動してスイッチ回路Ｓｂｉ（ｉ＝１〜ｎ）を制御し、後段増幅回路ＡＭＰ２に接続される増幅器Ａ１〜Ａｎの数を減少させる。更に、可変利得Ｇを大きくする場合、抵抗回路Ｒｆの値を増加させるように接続状態を変更し、これに連動してスイッチ回路Ｓｂｉ（ｉ＝１〜ｎ）を制御し、後段増幅回路ＡＭＰ２に接続される増幅器Ａ１〜Ａｎの数を増加させる。
このように制御することにより、簡単な構成で、本発明回路１Ｂの位相余裕度ＰＭを一定に保ちながら、可変利得Ｇを増減させることができる。
〈第３実施形態〉
本発明回路の第３実施形態について、図８を基に説明する。尚、本実施形態では、上記第１及び第２実施形態とは、前段増幅回路ＡＭＰ１の構成が異なる場合について説明する。
ここで、図８は、本実施形態の本発明回路の概略構成を示している。本実施形態の本発明回路１Ｃは、図８に示すように、外部入力信号Ｖｉを増幅する前段増幅回路ＡＭＰ１と、前段増幅回路ＡＭＰ１の出力信号を増幅する後段増幅回路ＡＭＰ２と、固定容量素子Ｃｃを備え、後段増幅回路ＡＭＰ２の出力端子と入力端子の間に接続される位相補償回路と、前段増幅回路ＡＭＰ１及び後段増幅回路ＡＭＰ２全体の利得値を複数の値に設定可能に構成された利得設定回路と、を備えて構成され、利得値と前段増幅回路ＡＭＰ１のトランスコンダクタンス値とが、連動して変更可能に構成されている。尚、後段増幅回路ＡＭＰ２、位相補償回路、及び、利得設定回路の構成は、上記第１及び第２実施形態と同じである。
本実施形態の前段増幅回路ＡＭＰ１は、１つの増幅器と、増幅器に電流を供給する第１電流供給回路を備え、第１電流供給回路が、設定された利得値に応じて増幅器に供給する電流値を設定するように構成されている。
より詳細には、図８に示すように、前段増幅回路ＡＭＰ１は、差動対回路を構成するＮ型ＭＯＳトランジスタＭ１及びＭ２、差動信号の電流値を電圧値に変換する能動負荷を構成するＰ型ＭＯＳトランジスタＭ３及びＭ４、差動対回路に定電流を供給する定電流源を構成するＮ型ＭＯＳトランジスタＭ０１〜Ｍ０ｎ、及び、定電流源の差動対回路への電流供給を制御するスイッチ回路Ｓｃ１〜Ｓｃｎを備えて構成されている。尚、本実施形態では、第１電流供給回路が増幅器内に構成されており、Ｎ型ＭＯＳトランジスタＭ０１〜Ｍ０ｎ及びスイッチ回路Ｓｃ１〜Ｓｃｎが第１電流供給回路で構成されている。
また、図８に示すように、第１電流供給回路（テイル電流源）を構成するＮ型ＭＯＳトランジスタＭ０ｉ（ｉ＝１〜ｎ）は、夫々、定電流源ＩＢから電流供給されるＮ型ＭＯＳトランジスタＭＭとカレントミラー回路を構成している。Ｎ型ＭＯＳトランジスタＭＭは、ゲート端子とドレイン端子が定電流源ＩＢに接続され、ソース端子が接地されている。Ｎ型ＭＯＳトランジスタＭ０ｉ（ｉ＝１〜ｎ）は、夫々、ゲート端子がＮ型ＭＯＳトランジスタＭＭのゲート端子及びドレイン端子に、ドレイン端子がスイッチ回路Ｓｃｉ（ｉ＝１〜ｎ）に、ソース端子が接地されている。スイッチ回路Ｓｃｉ（ｉ＝１〜ｎ）はイネーブル信号ＥＮｉ（ｉ＝１〜ｎ）に応じてオン状態とオフ状態が切り替わるように構成されている。
以下、本実施形態の本発明回路１Ｃの制御について説明する。
上記第１及び第２実施形態と同様に、抵抗素子Ｒｆｉ（ｉ＝１〜ｎ）の接続状態によって決まる抵抗回路Ｒｆの値が小さい程、可変利得Ｇの値は小さくなる。また、前段増幅回路ＡＭＰ１の増幅器をＭＯＳトランジスタで構成しているので、数１９式に示すように、差動対回路を構成するＮ型ＭＯＳトランジスタＭ１及びＭ２のドレイン電流Ｉｄｓが少ない程、前段増幅回路ＡＭＰ１のトランスコンダクタンス値Ｇｍ１は減少する。
従って、本実施形態では、可変利得Ｇを小さくする場合、抵抗回路Ｒｆの値を減少させるように接続状態を変更し、これに連動してスイッチ回路Ｓｃｉ（ｉ＝１〜ｎ）を制御し、差動対回路を構成するＮ型ＭＯＳトランジスタＭ１及びＭ２に供給する電流量、即ち、Ｎ型ＭＯＳトランジスタＭ１及びＭ２のドレイン電流の電流量を減少させる。更に、可変利得Ｇを大きくする場合、抵抗回路Ｒｆの値を増加させるように接続状態を変更し、これに連動してスイッチ回路Ｓｃｉ（ｉ＝１〜ｎ）を制御して、Ｎ型ＭＯＳトランジスタＭ１及びＭ２に供給する電流量（ドレイン電流の電流量）を増加させる。
このように制御することにより、本発明回路１Ｃは、位相余裕度ＰＭを一定に保ちながら、可変利得Ｇを増減させることができる。また、可変利得Ｇを減少させた場合に、増幅器に供給する電流量を減少させるので、消費電流の低減が可能になる。
〈第４実施形態〉
本発明回路の第４実施形態について、図９を基に説明する。尚、本実施形態では、上記第３実施形態とは、前段増幅回路ＡＭＰ１の第１電流供給回路の構成が異なる場合について説明する。
ここで、図９は、本実施形態の本発明回路の概略構成を示している。本実施形態の本発明回路１Ｄは、図９に示すように、外部入力信号Ｖｉを増幅する前段増幅回路ＡＭＰ１と、前段増幅回路ＡＭＰ１の出力信号を増幅する後段増幅回路ＡＭＰ２と、固定容量素子Ｃｃを備え、後段増幅回路ＡＭＰ２の出力端子と入力端子の間に接続される位相補償回路と、前段増幅回路ＡＭＰ１及び後段増幅回路ＡＭＰ２全体の利得値を複数の値に設定可能に構成された利得設定回路と、を備えて構成され、利得値と前段増幅回路ＡＭＰ１のトランスコンダクタンス値とが、連動して変更可能に構成されている。尚、後段増幅回路ＡＭＰ２、位相補償回路、及び、利得設定回路の構成は、上記第１〜第３実施形態と同じである。
本実施形態の前段増幅回路ＡＭＰ１は、上記第３実施形態と同様に、１つの増幅器と、増幅器に電流を供給する第１電流供給回路を備え、第１電流供給回路が、設定された利得値に応じて増幅器に供給する電流値を設定するように構成されている。
より詳細には、図９に示すように、前段増幅回路ＡＭＰ１は、差動対回路を構成するＮ型ＭＯＳトランジスタＭ１及びＭ２、差動信号の電流値を電圧値に変換する能動負荷を構成するＰ型ＭＯＳトランジスタＭ３及びＭ４、差動対回路に定電流を供給する定電流源を構成するＮ型ＭＯＳトランジスタＭ０を備えて構成されている。尚、増幅器を構成するＮ型ＭＯＳトランジスタＭ１及びＭ２、Ｐ型ＭＯＳトランジスタＭ３及びＭ４の構成は、上記第３実施形態と同じである。
図９に示すように、第１電流供給回路（テイル電流源）を構成するＮ型ＭＯＳトランジスタＭ０定電流源ＩＢから電流供給されるＮ型ＭＯＳトランジスタＭＭとカレントミラー回路を構成している。Ｎ型ＭＯＳトランジスタＭＭは、ゲート端子とドレイン端子が、定電流源ＩＢとＮ型ＭＯＳトランジスタＭｓｕｂのドレイン端子に接続され、ソース端子が接地されている。また、Ｎ型ＭＯＳトランジスタＭｓｕｂは、ゲート端子が電圧源ＶＲＥＦに接続され、ソース端子が接地されている。電圧源ＶＲＥＦは、電圧値を可変に構成されている。
以下、本実施形態の本発明回路１Ｄの制御について説明する。
上記第１〜第３実施形態と同様に、抵抗素子Ｒｆｉ（ｉ＝１〜ｎ）の接続状態によって決まる抵抗回路Ｒｆの値が小さい程、可変利得Ｇの値は小さくなる。また、前段増幅回路ＡＭＰ１の増幅器をＭＯＳトランジスタで構成しているので、数１９式に示すように、差動対回路を構成するＮ型ＭＯＳトランジスタＭ１及びＭ２のドレイン電流Ｉｄｓが少ない程、前段増幅回路ＡＭＰ１のトランスコンダクタンス値Ｇｍ１は減少する。
ここで、本実施形態の本発明回路１Ｄでは、前段増幅回路ＡＭＰ１の第１電流供給回路を構成する電流源ＶＲＥＦの電圧値を増大させると、Ｎ型ＭＯＳトランジスタＭｓｕｂに流れる電流値が増大する。この場合には、Ｎ型ＭＯＳトランジスタＭＭに流れる電流が減少し、カレントミラーにより、Ｎ型ＭＯＳトランジスタＭ０の電流量が減少し、差動対回路を構成するＮ型ＭＯＳトランジスタのドレイン電流Ｉｄｓを減少させる。
従って、本実施形態では、可変利得Ｇを小さくする場合、抵抗回路Ｒｆの値を減少させるように接続状態を変更し、これに連動して電流源ＶＲＥＦの電圧値を増加させ、差動対回路を構成するＮ型ＭＯＳトランジスタＭ１及びＭ２のドレイン電流の電流量Ｉｄｓを減少させる。更に、可変利得Ｇを大きくする場合、抵抗回路Ｒｆの値を増加させるように接続状態を変更し、これに連動して電流源ＶＲＥＦの電圧値を減少させ、Ｎ型ＭＯＳトランジスタＭ１及びＭ２のドレイン電流Ｉｄｓの電流量を増加させる。
このように制御することにより、上記第３実施形態と同様に、本発明回路１Ｄは、位相余裕度ＰＭを一定に保ちながら、可変利得Ｇを増減させることができる。また、可変利得Ｇを減少させた場合に、増幅器に供給する電流量を減少させるので、消費電流の低減が可能になる。
〈第５実施形態〉
本発明回路の第５実施形態について、図１０を基に説明する。尚、本実施形態では、上記第１〜第４実施形態とは、前段増幅回路ＡＭＰ１の構成が異なる場合について説明する。
ここで、図１０は、本実施形態の本発明回路の概略構成を示している。本実施形態の本発明回路１Ｅは、図１０に示すように、外部入力信号Ｖｉを増幅する前段増幅回路ＡＭＰ１と、前段増幅回路ＡＭＰ１の出力信号を増幅する後段増幅回路ＡＭＰ２と、固定容量素子Ｃｃを備え、後段増幅回路ＡＭＰ２の出力端子と入力端子の間に接続される位相補償回路と、前段増幅回路ＡＭＰ１及び後段増幅回路ＡＭＰ２全体の利得値を複数の値に設定可能に構成された利得設定回路と、を備えて構成され、利得値と前段増幅回路ＡＭＰ１のトランスコンダクタンス値とが、連動して変更可能に構成されている。尚、後段増幅回路ＡＭＰ２、位相補償回路、及び、利得設定回路の構成は、上記第１及び第２実施形態と同じである。
本実施形態の前段増幅回路ＡＭＰ１は、１つの増幅器を備え、増幅器が、差動対回路と差動対回路に電流を供給する第２電流供給回路とを備えて構成されたトランスコンダクタンスセルＧ１〜Ｇｎと、トランスコンダクタンスセルＧｉ（ｉ＝１〜ｎ）の出力電流を入力とする能動負荷回路と、を備えて構成され、設定された利得値に応じた数のトランスコンダクタンスセルＧｉ（ｉ＝１〜ｎ）を活性状態にするように構成されている。
より詳細には、トランスコンダクタンスセルＧｎは、図１０（ｂ）に示すように、差動対回路を構成するＮ型ＭＯＳトランジスタＭ１１及びＭ１２、差動対回路に定電流を供給する定電流源を構成するＰ型ＭＯＳトランジスタＭ１３及びＭ１４、Ｎ型ＭＯＳトランジスタＭ１０を備えて構成されている。尚、トランスコンダクタンスセルＧ１〜Ｇｎの構成は全て同じである。また、Ｐ型ＭＯＳトランジスタＭ１３及びＭ１４のゲート端子には、イネーブル信号ＥＮｎに応じてオン状態とオフ状態が切り替わるスイッチ回路ＳＷを介して基準電圧ＶＢ５が入力され、イネーブル信号ＥＮｎの反転信号に応じてオン状態とオフ状態が切り替わるスイッチ回路ＳＷｂを介して電源電圧が入力されるように構成されている。
Ｎ型ＭＯＳトランジスタＭ１０は、ゲート端子にイネーブル信号ＥＮｎに応じて電源電圧または基準電圧ＶＢ１が、ソース端子に電源電圧が夫々入力されている。より具体的には、Ｎ型ＭＯＳトランジスタＭ１０のゲート端子には、イネーブル信号ＥＮｎに応じてオン状態とオフ状態が切り替わるスイッチ回路ＳＷを介して基準電圧ＶＢ１が入力され、イネーブル信号ＥＮｎの反転信号に応じてオン状態とオフ状態が切り替わるスイッチ回路ＳＷｂを介して電源電圧が入力されるように構成されている。
尚、トランスコンダクタンスセルＧｉ（ｉ＝１〜ｎ）を構成する差動対回路のトランスコンダクタンスが、トランスコンダクタンスセルＧｉ（ｉ＝１〜ｎ）のトランスコンダクタンスを構成している。イネーブル信号ＥＮｉ（ｉ＝１〜ｎ）の設定に応じて、定電流源Ｍ１０、Ｍ１３及びＭ１４によって電流を供給される、即ち、活性状態にあるトランスコンダクタンスセルＧｉ（ｉ＝１〜ｎ）は、トランスコンダクタンス値が所定値となり、定電流源Ｍ１０、Ｍ１３及びＭ１４によって電流を供給されない、即ち、非活性状態にあるトランスコンダクタンスセルＧｉ（ｉ＝１〜ｎ）は、トランスコンダクタンス値が０となる。
能動負荷回路は、図１０（ａ）に示すように、Ｎ型ＭＯＳトランジスタＭ１５〜Ｍ１８と、Ｐ型ＭＯＳトランジスタＭ１９〜Ｍ２２で構成されている。尚、図１０（ａ）の基準電圧ＶＢ２は、Ｎ型ＭＯＳトランジスタＭ１７及びＭ１８のゲート端子に入力される基準電圧であり、基準電圧ＶＢ４は、Ｐ型ＭＯＳトランジスタＭ１９及びＭ２０のゲート端子に入力される基準電圧であり、基準電圧ＶＢ５は、Ｐ型ＭＯＳトランジスタＭ２１及びＭ２２のゲート端子に入力される基準電圧である。
以下、本実施形態の本発明回路１Ｅの制御について説明する。
上記第１〜第４実施形態と同様に、利得設定回路の抵抗素子Ｒｆｉ（ｉ＝１〜ｎ）の接続状態によって決まる抵抗回路Ｒｆの値が小さい程、可変利得Ｇの値は小さくなる。また、本実施形態では、活性状態のトランスコンダクタンスセルＧ１〜Ｇｎの数が少ない程、前段増幅回路ＡＭＰ１のトランスコンダクタンス値Ｇｍ１は減少する。
従って、本実施形態では、可変利得Ｇを小さくする場合に、抵抗回路Ｒｆの値を減少させるように接続状態を変更し、これに連動して活性状態のトランスコンダクタンスセルＧ１〜Ｇｎの数を減少させる。更に、可変利得Ｇを大きくする場合に、抵抗回路Ｒｆの値を増加させるように接続状態を変更し、これに連動して活性状態のトランスコンダクタンスセルＧ１〜Ｇｎの数を増加させる。
このように制御することにより、本発明回路１Ｅは、位相余裕度ＰＭを一定に保ちながら、可変利得Ｇを増減させることができる。また、可変利得Ｇを減少させた場合に、活性状態のトランスコンダクタンスセルＧ１〜Ｇｎの数を減少させる、即ち、電流供給されるトランスコンダクタンスセルＧ１〜Ｇｎの数を減少させるので、消費電流の低減が可能になる。
〈第６実施形態〉
本発明回路の第６実施形態について、図１１を基に説明する。尚、本実施形態では、上記第５実施形態とは、前段増幅回路ＡＭＰ１のトランスコンダクタンスセルの構成が異なる場合について説明する。
ここで、図１１は、本実施形態の本発明回路の概略構成を示している。本実施形態の本発明回路１Ｆは、図１１に示すように、外部入力信号Ｖｉを増幅する前段増幅回路ＡＭＰ１と、前段増幅回路ＡＭＰ１の出力信号を増幅する後段増幅回路ＡＭＰ２と、固定容量素子Ｃｃを備え、後段増幅回路ＡＭＰ２の出力端子と入力端子の間に接続される位相補償回路と、前段増幅回路ＡＭＰ１及び後段増幅回路ＡＭＰ２全体の利得値を複数の値に設定可能に構成された利得設定回路と、を備えて構成され、利得値と前段増幅回路ＡＭＰ１のトランスコンダクタンス値とが、連動して変更可能に構成されている。尚、後段増幅回路ＡＭＰ２、位相補償回路、及び、利得設定回路の構成は、上記第１〜第５実施形態と同じである。
本実施形態の前段増幅回路ＡＭＰ１は、１つの増幅器を備え、増幅器が、差動対回路と差動対回路に電流を供給する第２電流供給回路とを備えて構成されたトランスコンダクタンスセルＧ１〜Ｇｎと、トランスコンダクタンスセルＧ１〜Ｇｎの出力電流を入力とする能動負荷回路と、を備え、トランスコンダクタンスセルＧｉ（ｉ＝１〜ｎ）の出力端子の夫々が第２スイッチ回路Ｓｆｉ（ｉ＝１〜ｎ）を介して能動負荷回路に接続され、設定された利得値Ｇに応じた数の第２スイッチ回路Ｓｆｉ（ｉ＝１〜ｎ）をオン状態に、他の第２スイッチ回路Ｓｆｉ（ｉ＝１〜ｎ）をオフ状態にするように構成されている。尚、トランスコンダクタンスセル及び能動負荷回路の構成は、上記第５実施形態と同じである。
以下、本実施形態の本発明回路１Ｆの制御について説明する。
上記第１〜第５実施形態と同様に、利得設定回路の抵抗素子Ｒｆｉ（ｉ＝１〜ｎ）の接続状態によって決まる抵抗回路Ｒｆの値が小さい程、可変利得Ｇの値は小さくなる。また、本実施形態では、能動負荷回路に接続されるトランスコンダクタンスセルＧ１〜Ｇｎの数が少ない程、前段増幅回路ＡＭＰ１のトランスコンダクタンス値Ｇｍ１は減少する。
従って、本実施形態では、可変利得Ｇを小さくする場合、抵抗回路Ｒｆの値を減少させるように接続状態を変更し、これに連動してスイッチ回路Ｓｆｉ（ｉ＝１〜ｎ）を制御し、能動負荷回路に接続されるコンダクタンスセルＧｉ（ｉ＝１〜ｎ）の数を減少させる。更に、可変利得Ｇを大きくする場合、抵抗回路Ｒｆの値を増加させるように接続状態を変更し、これに連動してスイッチ回路Ｓｆｉ（ｉ＝１〜ｎ）を制御し、能動負荷回路に接続されるコンダクタンスセルＧｉ（ｉ＝１〜ｎ）の数を増加させる。
このように制御することにより、簡単な構成で、本発明回路１Ｆの位相余裕度ＰＭを一定に保ちながら、可変利得Ｇを増減させることができる。
〈第７実施形態〉
本発明回路の第７実施形態について、図１２を基に説明する。尚、本実施形態では、上記第５及び第６実施形態とは、前段増幅回路ＡＭＰ１のトランスコンダクタンスセルの構成が異なる場合について説明する。
ここで、図１２は、本実施形態の本発明回路の概略構成を示している。本実施形態の本発明回路１Ｇは、図１２に示すように、外部入力信号Ｖｉを増幅する前段増幅回路ＡＭＰ１と、前段増幅回路ＡＭＰ１の出力信号を増幅する後段増幅回路ＡＭＰ２と、固定容量素子Ｃｃを備え、後段増幅回路ＡＭＰ２の出力端子と入力端子の間に接続される位相補償回路と、前段増幅回路ＡＭＰ１及び後段増幅回路ＡＭＰ２全体の利得値を複数の値に設定可能に構成された利得設定回路と、を備えて構成され、利得値と前段増幅回路ＡＭＰ１のトランスコンダクタンス値とが、連動して変更可能に構成されている。尚、後段増幅回路ＡＭＰ２、位相補償回路、及び、利得設定回路の構成は、上記第１〜第６実施形態と同じである。
本実施形態の前段増幅回路ＡＭＰ１は、１つの増幅器を備え、増幅器が、差動対回路と差動対回路に電流を供給する第３電流供給回路とを備えて構成された１つのトランスコンダクタンスセルと、トランスコンダクタンスセルの出力電流を入力とする能動負荷回路と、を備え、第３電流供給回路が、設定された利得値に応じて増幅器に供給する電流値を設定するように構成されている。尚、能動負荷回路の構成は、上記第５及び第６実施形態と同じである。
図１２に示すように、本実施形態のトランスコンダクタンスセルは、Ｎ型ＭＯＳトランジスタＭ１及びＭ２、Ｐ型ＭＯＳトランジスタＭ３及びＭ４、第３電流供給回路を構成するＮ型ＭＯＳトランジスタＭ０１〜Ｍ０ｎで構成されている。尚、図１２の基準電圧ＶＢ２は、Ｎ型ＭＯＳトランジスタＭ１７及びＭ１８のゲート端子に入力される基準電圧であり、基準電圧ＶＢ４は、Ｐ型ＭＯＳトランジスタＭ１９及びＭ２０のゲート端子に入力される基準電圧であり、基準電圧ＶＢ５は、Ｐ型ＭＯＳトランジスタＭ２１、Ｍ２２、Ｍ３及びＭ４のゲート端子に入力される基準電圧である。
トランスコンダクタンスセルの第３電流供給回路を構成するＮ型ＭＯＳトランジスタＭ０ｉ（ｉ＝１〜ｎ）は、夫々、定電流源ＩＢから電流供給されるＮ型ＭＯＳトランジスタＭＭとカレントミラー回路を構成している。Ｎ型ＭＯＳトランジスタＭＭは、ゲート端子とドレイン端子が定電流源ＩＢに接続され、ソース端子が接地されている。Ｎ型ＭＯＳトランジスタＭ０ｉ（ｉ＝１〜ｎ）は、夫々、ゲート端子がＮ型ＭＯＳトランジスタＭＭのゲート端子及びドレイン端子に、ドレイン端子がスイッチ回路Ｓｇｉ（ｉ＝１〜ｎ）に、ソース端子が接地されている。スイッチ回路Ｓｇｉ（ｉ＝１〜ｎ）はイネーブル信号ＥＮｉ（ｉ＝１〜ｎ）に応じてオン状態とオフ状態が切り替わるように構成されている。
以下、本実施形態の本発明回路１Ｇの制御について説明する。
上記第１〜第６実施形態と同様に、抵抗素子Ｒｆｉ（ｉ＝１〜ｎ）の接続状態によって決まる抵抗回路Ｒｆの値が小さい程、可変利得Ｇの値は小さくなる。また、前段増幅回路ＡＭＰ１の増幅器をＭＯＳトランジスタで構成しているので、数１９式に示すように、差動対回路を構成するＮ型ＭＯＳトランジスタＭ１及びＭ２のドレイン電流Ｉｄｓが少ない程、前段増幅回路ＡＭＰ１のトランスコンダクタンス値Ｇｍ１は減少する。
従って、本実施形態では、可変利得Ｇを小さくする場合、抵抗回路Ｒｆの値を減少させるように接続状態を変更し、これに連動してスイッチ回路Ｓｇｉ（ｉ＝１〜ｎ）を制御し、差動対回路を構成するＮ型ＭＯＳトランジスタＭ１及びＭ２のドレイン電流の電流量を減少させる。更に、可変利得Ｇを大きくする場合、抵抗回路Ｒｆの値を増加させるように接続状態を変更し、これに連動してスイッチ回路Ｓｇｉ（ｉ＝１〜ｎ）を制御し、Ｎ型ＭＯＳトランジスタＭ１及びＭ２のドレイン電流の電流量を増加させる。
このように制御することにより、本発明回路１Ｇは、位相余裕度ＰＭを一定に保ちながら、可変利得Ｇを増減させることができる。また、可変利得Ｇを減少させた場合に、トランスコンダクタンスセルに供給する電流量を減少させるので、消費電流の低減が可能になる。
〈第８実施形態〉
本発明回路の第８実施形態について、図１３を基に説明する。尚、本実施形態では、上記第１〜第７実施形態とは、前段増幅回路ＡＭＰ１の構成が異なる場合について説明する。
ここで、図１３は、本実施形態の本発明回路の概略構成を示している。本実施形態の本発明回路１Ｈは、図１３に示すように、外部入力信号Ｖｉを増幅する前段増幅回路ＡＭＰ１と、前段増幅回路ＡＭＰ１の出力信号を増幅する後段増幅回路ＡＭＰ２と、固定容量素子Ｃｃを備え、後段増幅回路ＡＭＰ２の出力端子と入力端子の間に接続される位相補償回路と、前段増幅回路ＡＭＰ１及び後段増幅回路ＡＭＰ２全体の利得値を複数の値に設定可能に構成された利得設定回路と、を備えて構成され、利得値と前段増幅回路ＡＭＰ１のトランスコンダクタンス値とが、連動して変更可能に構成されている。尚、後段増幅回路ＡＭＰ２、位相補償回路、及び、利得設定回路の構成は、上記第１〜第７実施形態と同じである。
本実施形態の前段増幅回路ＡＭＰ１は、カレントミラー回路とカレントミラー回路に電流を供給する第４電流供給回路を備えて構成されたカレントミラー増幅器を備え、第４電流供給回路が、設定された利得値に応じてカレントミラー回路に供給する電流量を設定することにより、カレントミラー回路のカレントミラー比を設定するように構成されている。
図１３に示すように、カレントミラー増幅回路は、Ｎ型ＭＯＳトランジスタＭ１、Ｍ２、Ｍ１５〜Ｍ１８、及び、Ｐ型ＭＯＳトランジスタＭ３、Ｍ４、Ｍ２１及びＭ２２で構成されている。尚、図１３の基準電圧ＶＢ２は、Ｎ型ＭＯＳトランジスタＭ１７及びＭ１８のゲート端子に入力される基準電圧である。
第４電流供給回路は、Ｐ型ＭＯＳトランジスタＭ３のドレイン端子に、スイッチ回路Ｓｈｉａ（ｉ＝１〜ｎ）の夫々を介して所定値の電流を供給するように構成されており、オン状態のスイッチ回路Ｓｈｉａ（ｉ＝１〜ｎ）の数に応じた量の電流がＰ型ＭＯＳトランジスタＭ３のドレイン端子に供給される。更に、第４電流供給回路は、Ｐ型ＭＯＳトランジスタＭ４のドレイン端子に、スイッチ回路Ｓｈｉｂ（ｉ＝１〜ｎ）の夫々を介して所定値の電流を供給するように構成されており、オン状態のスイッチ回路Ｓｈｉｂ（ｉ＝１〜ｎ）の数に応じた量の電流がＰ型ＭＯＳトランジスタＭ４のドレイン端子に供給される。
以下、本実施形態の本発明回路１Ｈの制御について説明する。
上記第１〜第７実施形態と同様に、利得設定回路の抵抗素子Ｒｆｉ（ｉ＝１〜ｎ）の接続状態によって決まる抵抗回路Ｒｆの値が小さい程、可変利得Ｇの値は小さくなる。また、本実施形態では、カレントミラー増幅回路に供給される電流量を少ない程、前段増幅回路ＡＭＰ１のトランスコンダクタンス値Ｇｍ１は減少する。
従って、本実施形態では、可変利得Ｇを小さくする場合に、抵抗回路Ｒｆの値を減少させるように接続状態を変更し、これに連動してスイッチ回路Ｓｈｉａ及びスイッチ回路Ｓｈｉｂを制御し、カレントミラー増幅回路に供給する電流量を減少させる。更に、可変利得Ｇを大きくする場合に、抵抗回路Ｒｆの値を増加させるように接続状態を変更し、これに連動してスイッチ回路Ｓｈｉａ及びスイッチ回路Ｓｈｉｂを制御し、カレントミラー増幅回路に供給する電流量を増加させる。
このように制御することにより、本発明回路１Ｈは、簡単な構成で、位相余裕度ＰＭを一定に保ちながら、可変利得Ｇを増減させることができる。
尚、図１４は、本実施形態の変形例である。
図１４に示す前段増幅回路ＡＭＰ１の第４電流供給回路は、供給電流値を変更可能な電圧源ＶＲＥＦとＰ型ＭＯＳトランジスタＭｓｕｂを用いて構成されている。第４電流供給回路は、Ｐ型ＭＯＳトランジスタＭｓｕｂのゲート端子に電圧源ＶＲＥＦが接続され、Ｐ型ＭＯＳトランジスタＭ３のドレイン端子に電圧源ＶＲＥＦの電圧値に応じた値の電流を供給する。
図１４に示す本発明回路１Ｉでは、可変利得Ｇを小さくする場合、抵抗回路Ｒｆの値を減少させるように接続状態を変更し、これに連動して電流源ＶＲＥＦを制御し、カレントミラー増幅回路に供給する電流量を減少させる。更に、可変利得Ｇを大きくする場合、抵抗回路Ｒｆの値を増加させるように接続状態を変更し、これに連動して電流源ＶＲＥＦを制御し、カレントミラー増幅回路に供給する電流量を増加させる。このように構成することにより、本発明回路１Ｉは、上述した本発明回路１Ｈと同様の効果を得られる。
また、図１５は、本実施形態の他の変形例である。
図１５に示す前段増幅回路ＡＭＰ１の第４電流供給回路は、スイッチ回路Ｓｊｉａ（ｉ＝１〜ｎ）とＰ型ＭＯＳトランジスタの直列回路を複数備えて構成され、Ｐ型ＭＯＳトランジスタＭ２１のドレイン端子に電流を供給するように構成されている。更に、第４電流供給回路は、スイッチ回路Ｓｊｉｂ（ｉ＝１〜ｎ）とＰ型ＭＯＳトランジスタの直列回路を複数備えて構成され、Ｐ型ＭＯＳトランジスタＭ２２のドレイン端子に電流を供給するように構成されている。
図１５に示す本発明回路１Ｊでは、可変利得Ｇを小さくする場合、抵抗回路Ｒｆの値を減少させるように接続状態を変更し、これに連動してスイッチ回路Ｓｈｉａ及びＳｈｉｂを制御してオン状態のスイッチ回路Ｓｈｉａ及びＳｈｉｂの数を減少させ、カレントミラー増幅回路に供給する電流量を減少させる。更に、可変利得Ｇを大きくする場合、抵抗回路Ｒｆの値を増加させるように接続状態を変更し、これに連動してスイッチ回路Ｓｈｉａ及びＳｈｉｂを制御してオン状態のスイッチ回路Ｓｈｉａ及びＳｈｉｂの数を増加さあせ、カレントミラー増幅回路に供給する電流量を増加させる。このように構成することにより、本発明回路１Ｊは、上述した本発明回路１Ｈと同様の効果を得られる。
〈第９実施形態〉
本発明回路の第９実施形態について、図１６を基に説明する。
ここで、図１６は、本実施形態の本発明回路の構成を示している。本実施形態の本発明回路は、初段増幅器の正側入力端子及び負側入力端子の間が完全に差動化されている。
図１６に示す本発明回路１は、外部入力信号Ｖｉを増幅する前段増幅回路ＡＭＰ１、前段増幅回路ＡＭＰ１の出力信号を増幅する後段増幅回路ＡＭＰ２、抵抗素子ＲｎとコンデンサＣｃの直列回路を２つ備えて構成される位相補償回路、負荷インピーダンスＺｓ、Ｚｆの直列回路を２つ備えて構成される利得設定回路を備えて構成されている。尚、前段増幅回路ＡＭＰ１の構成は、上記第１〜第８実施形態の何れかと同じであり、全差動構成となっている。
図１６に示す本発明回路１は、前段増幅回路ＡＭＰ１の正側出力端子が後段増幅回路ＡＭＰ２の正側入力端子に、前段増幅回路ＡＭＰ１の負側出力端子が後段増幅回路ＡＭＰ２の負側入力端子に夫々接続されている。また、位相補償回路の直列回路の１つが、後段増幅回路ＡＭＰ２の正側出力端子と負側入力端子の間に、位相補償回路の直列回路の他の１つが、後段増幅回路ＡＭＰ２の負側出力端子と正側入力端子の間に夫々接続されている。また、利得設定回路の直列回路の１つを構成する負荷インピーダンスＺｆが、後段増幅回路ＡＭＰ２の正側出力端子と前段増幅回路ＡＭＰ１の負側入力端子の間に接続されており、利得設定回路の直列回路の他の１つを構成する負荷インピーダンスＺｆが、後段増幅回路ＡＭＰ２の負側出力端子と前段増幅回路ＡＭＰ１の正側入力端子の間に接続される構成となっている。
本実施形態の本発明回路では、負荷インピーダンスＺｓ及びＺｆの何れか一方、若しくは、負荷インピーダンスＺｓ及びＺｆの両方を同時に変動させて、可変利得Ｇを変動させる。可変利得Ｇを減少させる場合は、これに連動して、初段増幅回路のトランスコンダクタンス値を減少させるように制御し、可変利得Ｇを増加させる場合は、これに連動して、初段増幅回路のトランスコンダクタンス値を増加させるように制御する。
〈第１０実施形態〉
本発明システムの第１０実施形態について、図１７を基に説明する。
ここで、図１７は、上記第１〜第９実施形態の何れかに記載の本発明回路１を用いて構成された通信システム１０の概略構成を示している。
通信システム１０は、通信路１１、ＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ、低雑音増幅回路）１２、ミキサ１３、局部発振器１４、フィルタ回路１５、本発明回路１、ＡＤ変換器１６を備えて構成されており、受信信号を任意の大きさに増幅する。
尚、通信路１１は、無線及び有線の何れであっても良い。また、電磁結合や光等、通信種別は任意である。本発明回路１を用いることにより、回路面積の小型化及び消費電力の低減を図ることが可能になる。
〈第１１実施形態〉
本発明システムの第１０実施形態について、図１８を基に説明する。
ここで、図１８は、上記第１〜第９実施形態の何れかに記載の本発明回路１を用いて構成されたセンサシステム２０の概略構成を示している。
センサシステム２０は、物理量計測用センサ２１、本発明回路１、アンチエイリアシングフィルタ２２、本発明回路１、ＡＤ変換器２３の直列回路で構成されており、物理量計測用センサ２１が検知した信号を任意の大きさに増幅、或いは、減衰させるように構成されている。
尚、物理量計測用センサ２１は、任意の計測対象を計測可能なセンサである。センサシステム２０は、本発明回路１を用いることにより、回路面積の小型化及び消費電力の低減を図ることが可能になる。
〈別実施形態〉
〈１〉上記第１〜第９実施形態では、可変利得Ｇを変更する場合に、抵抗回路Ｒｆの抵抗値（負荷インピーダンスＺｆの値）を変更するように構成したが、抵抗素子Ｒｓの抵抗値（負荷インピーダンスＺｓの値）を変更するように構成しても良い。
〈２〉上記第１〜第９実施形態では、位相補償回路を設けた場合について説明したが、例えば、後段増幅回路ＡＭＰ２のコンダクタンス値が十分に大きく位相補償回路が必要の無い場合には、位相補償回路を設けない構成にしても良い。
本発明に係る可変利得回路の第１実施形態における回路構成例を示す概略回路図 従来技術に係る可変利得回路の等価回路 本発明に係る可変利得回路の等価回路 本発明に係る可変利得回路と従来技術に係る可変利得回路夫々の可変利得Ｇと位相補償容量Ｃｃの関係を示すグラフ 本発明に係る可変利得回路と従来技術に係る可変利得回路夫々の可変利得Ｇと位相余裕度ＰＭの関係を示すグラフ 本発明に係る可変利得回路と従来技術に係る可変利得回路夫々の可変利得Ｇと消費電力Ｐの関係を示すグラフ 本発明に係る可変利得回路の第２実施形態における回路構成例を示す概略回路図 本発明に係る可変利得回路の第３実施形態における回路構成例を示す概略回路図 本発明に係る可変利得回路の第４実施形態における回路構成例を示す概略回路図 本発明に係る可変利得回路の第５実施形態における回路構成例を示す概略回路図 本発明に係る可変利得回路の第６実施形態における回路構成例を示す概略回路図 本発明に係る可変利得回路の第７実施形態における回路構成例を示す概略回路図 本発明に係る可変利得回路の第８実施形態における回路構成例を示す概略回路図 本発明に係る可変利得回路の第８実施形態の変形例における回路構成例を示す概略回路図 本発明に係る可変利得回路の第８実施形態の変形例における回路構成例を示す概略回路図 本発明に係る可変利得回路の第９実施形態における回路構成例を示す概略回路図 本発明に係る信号処理システムの回路構成例を示す概略回路図 本発明に係る信号処理システムの回路構成例を示す概略回路図 従来技術に係る可変利得回路の概略構成例を示す概略ブロック図 従来技術に係る可変利得回路における一巡伝達関数を算出するための説明図 従来技術に係る可変利得回路の２段アンプを構成する各増幅器の等価回路を示す回路図 可変利得回路の概略部分構成を示す概略部分ブロック図
符号の説明
１ 本発明に係る可変利得回路
１０ 通信システム（本発明に係る信号処理システム）
２０ センサシステム（本発明に係る信号処理システム）
ＡＭＰ１ 前段増幅回路
ＡＭＰ２ 後段増幅回路
Ｃｃ 位相補償容量
Ｒｎ 抵抗素子
Ｒｆ 抵抗回路
Ｒｓ 抵抗素子

Claims (10)

  1. 外部入力信号を増幅する前段増幅回路と、
    前記前段増幅回路の出力信号を増幅する後段増幅回路と、
    前記前段増幅回路及び前記後段増幅回路全体の利得値を複数の値に設定可能に構成された利得設定回路と、を備えた可変利得回路であって、
    前記利得値と前記前段増幅回路のトランスコンダクタンス値とが、連動して変更可能に構成されていることを特徴とする可変利得回路。
  2. 前記前段増幅回路が、複数の増幅器を備え、前記増幅器の出力端子の夫々が前記後段増幅回路の入力端子に接続され、設定された前記利得値に応じた数の前記増幅器を活性状態にすることを特徴とする請求項１に記載の可変利得回路。
  3. 前記前段増幅回路が、複数の増幅器を備え、前記増幅器の出力端子の夫々が第１スイッチ回路を介して前記後段増幅回路の入力端子に接続され、設定された前記利得値に応じた数の前記第１スイッチ回路をオン状態に、他の前記第１スイッチ回路をオフ状態にすることを特徴とする請求項１に記載の可変利得回路。
  4. 前記前段増幅回路が、１つの増幅器と、前記増幅器に電流を供給する第１電流供給回路を備え、
    前記第１電流供給回路が、設定された前記利得値に応じて前記増幅器に供給する電流値を設定することを特徴とする請求項１に記載の可変利得回路。
  5. 前記前段増幅回路が、１つの増幅器を備え、
    前記増幅器が、差動対回路と前記差動対回路に電流を供給する第２電流供給回路とを備えて構成されたトランスコンダクタンスセルの複数と、前記トランスコンダクタンスセルの出力電流を入力とする能動負荷回路と、を備えて構成され、
    設定された前記利得値に応じた数の前記トランスコンダクタンスセルを活性状態にすることを特徴とする請求項１に記載の可変利得回路。
  6. 前記前段増幅回路が、１つの増幅器を備え、
    前記増幅器が、差動対回路と前記差動対回路に電流を供給する第２電流供給回路とを備えて構成されたトランスコンダクタンスセルの複数と、前記トランスコンダクタンスセルの出力電流を入力とする能動負荷回路と、を備え、前記トランスコンダクタンスセルの出力端子の夫々が第２スイッチ回路を介して前記能動負荷回路に接続され、
    設定された前記利得値に応じた数の前記第２スイッチ回路をオン状態に、他の前記第２スイッチ回路をオフ状態にすることを特徴とする請求項１に記載の可変利得回路。
  7. 前記前段増幅回路が、１つの増幅器を備え、
    前記増幅器が、差動対回路と前記差動対回路に電流を供給する第３電流供給回路とを備えて構成された１つのトランスコンダクタンスセルと、前記トランスコンダクタンスセルの出力電流を入力とする能動負荷回路と、を備え、
    前記第３電流供給回路が、設定された前記利得値に応じて前記増幅器に供給する電流値を設定することを特徴とする請求項１に記載の可変利得回路。
  8. 前記前段増幅回路が、カレントミラー回路と前記カレントミラー回路に電流を供給する第４電流供給回路を備えて構成されたカレントミラー増幅器を備え、
    前記第４電流供給回路が、設定された前記利得値に応じて前記カレントミラー回路に供給する電流量を設定することにより、前記カレントミラー回路のカレントミラー比を設定することを特徴とする請求項１に記載の可変利得回路。
  9. 前記前段増幅回路が、前記利得値が小さい程、前記トランスコンダクタンス値を小さく設定することを特徴とする請求項１〜８の何れか１項に記載の可変利得回路。
  10. 請求項１〜１１の何れか１項に記載の可変利得回路を用いて構成されていることを特徴とする信号処理システム。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015050740A (ja) * 2013-09-04 2015-03-16 三菱電機株式会社 可変利得増幅器

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9035704B2 (en) * 2010-10-01 2015-05-19 Northrop Grumman Systems Corporation High impedance microwave electronics
US9531086B1 (en) * 2016-01-06 2016-12-27 International Business Machines Corporation Dynamic phased array tapering without phase recalibration
US10069465B2 (en) * 2016-04-21 2018-09-04 Communications & Power Industries Llc Amplifier control system
JP6853361B2 (ja) * 2016-08-30 2021-03-31 スカイワークス ソリューションズ, インコーポレイテッドSkyworks Solutions, Inc. プログラム可能位相利得段を有する低雑音増幅器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62193405A (ja) * 1986-02-20 1987-08-25 Rohm Co Ltd 録音・再生装置
JPH08298416A (ja) * 1995-04-26 1996-11-12 Asahi Kasei Micro Syst Kk ゲイン調整機能付差動増幅器
JPH11177357A (ja) * 1997-12-10 1999-07-02 Fujitsu Ltd 利得可変増幅回路
JP2004128542A (ja) * 2002-09-30 2004-04-22 Hitachi Kokusai Electric Inc 増幅装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2082601A5 (ja) * 1970-03-20 1971-12-10 Schlumberger Cie N
BE793764A (fr) * 1972-01-06 1973-05-02 Reliance Electric Co Integrerende weeginrichting
JPS5059034A (ja) * 1973-09-24 1975-05-22
US4340854A (en) * 1980-04-14 1982-07-20 Jones Wayne W Distortion measurement system
JPH08330868A (ja) 1995-05-31 1996-12-13 Canon Inc 可変利得回路
FR2818465B1 (fr) * 2000-12-14 2003-03-07 St Microelectronics Sa Amplificateur compact a gain ajustable
DE102004007635B4 (de) * 2004-02-17 2008-01-31 Infineon Technologies Ag Verstärker mit schaltbarer Gegenkopplung
JP5411415B2 (ja) * 2006-09-25 2014-02-12 スパンション エルエルシー 温度特性補正回路
US20090303550A1 (en) * 2008-06-05 2009-12-10 Kabushiki Kaisha Toshiba Image processing apparatus and image processing method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62193405A (ja) * 1986-02-20 1987-08-25 Rohm Co Ltd 録音・再生装置
JPH08298416A (ja) * 1995-04-26 1996-11-12 Asahi Kasei Micro Syst Kk ゲイン調整機能付差動増幅器
JPH11177357A (ja) * 1997-12-10 1999-07-02 Fujitsu Ltd 利得可変増幅回路
JP2004128542A (ja) * 2002-09-30 2004-04-22 Hitachi Kokusai Electric Inc 増幅装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015050740A (ja) * 2013-09-04 2015-03-16 三菱電機株式会社 可変利得増幅器

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