JP2010045235A - Method for manufacturing charge coupled device - Google Patents

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Tadayuki Kimura
忠之 木村
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Abstract

<P>PROBLEM TO BE SOLVED: To solve a problem that a foundation insulating film is scraped away when removing by dry etching a barrier metal adhered to the side wall portion of a level difference by a transfer electrode. <P>SOLUTION: A method for manufacturing a CCD includes a process to form a first metal film 7 while covering an insulating film 6, after forming the insulating film 6 on a semiconductor substrate 1 while covering a transfer electrode 4, a process to form a barrier metal film 11 and a second metal film 12 by laminating in this sequence on the first metal film 7 while embedding a connection hole formed on the transfer electrode 4, a process to process the second metal film 12 by dry etching making a resist pattern 14 formed on the second metal film 12 as a mask, a process to process the barrier metal film 11 by dry etching making a resist pattern 14 as the mask and making the first metal film 7 as an etching stopper, and a process to process the first metal film 7 by dry etching making the resist pattern 14 as the mask. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、電荷結合素子の製造方法に関する。詳しくは、シャント配線を有する電荷結合素子の製造方法に関する。   The present invention relates to a method for manufacturing a charge coupled device. Specifically, the present invention relates to a method of manufacturing a charge coupled device having a shunt wiring.

電荷結合素子（ＣＣＤ）やこれを用いた固体撮像素子の分野では、光電変換によって生成された信号電荷を高速に転送するために、信号電荷の転送を行なう転送電極に対して、当該転送電極よりもシート抵抗の低いシャント配線を接続する構造が提案されている（特許文献１を参照）。例えば、現在開発が行われている１．５５μｍＣＣＤや１．４３μｍＣＣＤでは、シャント配線に金属配線を適用することで、配線の低抵抗化やデバイスの低層化を実現している。   In the field of charge-coupled devices (CCDs) and solid-state imaging devices using the same, in order to transfer signal charges generated by photoelectric conversion at high speed, transfer electrodes that transfer signal charges are transferred from the transfer electrodes. Also, a structure for connecting a shunt wiring having a low sheet resistance has been proposed (see Patent Document 1). For example, in the 1.55 μm CCD and 1.43 μm CCD currently being developed, the metal wiring is applied to the shunt wiring, thereby realizing a low resistance of the wiring and a low layer of the device.

シャント配線の材料としては製造の容易性などの点でタングステンが有望である。ただし、転送電極をポリシリコンで形成した場合は、シリコンをアニール処理によって結晶化させる場合に、タングステンがシリコン中に拡散しないように、タングステンからなるシャント配線の下に拡散防止のためのバリアメタル膜を形成する必要がある。   Tungsten is a promising material for shunt wiring in terms of ease of manufacture. However, when the transfer electrode is formed of polysilicon, a barrier metal film for preventing diffusion under the shunt wiring made of tungsten is used so that tungsten is not diffused into silicon when crystallizing by annealing. Need to form.

図４及び図５は従来の電荷結合素子の製造方法を説明する図である。まず、図４（Ａ）に示すように、半導体基板５１上にゲート絶縁膜５２を形成した後、ゲート絶縁膜５２の上にハードマスク５３を用いて転送電極５４を形成する。隣り合う２つの転送電極５４の間で、半導体基板５１のゲート絶縁膜５２で覆われた部分は、電荷結合素子を備える固体撮像素子の構成において、光電変換を行なうセンサー領域Ｓとなる。次いで、転送電極５４上のハードマスク５３と転送電極５４間のゲート絶縁膜５２を覆う状態で、半導体基板５１の全面（片面）に酸化膜５５を形成する。   4 and 5 are diagrams for explaining a conventional method of manufacturing a charge coupled device. First, as shown in FIG. 4A, after forming a gate insulating film 52 on a semiconductor substrate 51, a transfer electrode 54 is formed on the gate insulating film 52 using a hard mask 53. A portion of the semiconductor substrate 51 covered with the gate insulating film 52 between two adjacent transfer electrodes 54 becomes a sensor region S that performs photoelectric conversion in the configuration of the solid-state imaging device including the charge coupled device. Next, an oxide film 55 is formed on the entire surface (one surface) of the semiconductor substrate 51 so as to cover the hard mask 53 on the transfer electrode 54 and the gate insulating film 52 between the transfer electrodes 54.

次に、図４（Ｂ）に示すように、異方性のドライエッチングにより酸化膜５５をエッチングした後、ゲート絶縁膜５２を薄膜化する。   Next, as shown in FIG. 4B, after the oxide film 55 is etched by anisotropic dry etching, the gate insulating film 52 is thinned.

次に、図４（Ｃ）に示すように、半導体基板５１の全面に絶縁膜５６を形成する。絶縁膜５６は、ＬＰ(Low Pressure)−ＳｉＮ膜を下層膜とし、ＬＰ(Low Pressure)−ＴＥＯＳ膜を上層膜とした積層膜で形成する。ＴＥＯＳは、Ｓｉ（ＯＣ2Ｈ5）4の略称である。次いで、フォトリソグラフィー技術により、開口部５７を有するレジストパターン５８を形成した後、このレジストパターン５８をマスクとしたドライエッチングにより接続孔５９を形成する。接続孔５９の形成部位では、転送電極５４の表面（上面）が露出した状態となる。接続孔５９を形成した後は、レジストパターン５８を除去しておく。 Next, as illustrated in FIG. 4C, an insulating film 56 is formed over the entire surface of the semiconductor substrate 51. The insulating film 56 is formed of a laminated film having an LP (Low Pressure) -SiN film as a lower layer film and an LP (Low Pressure) -TEOS film as an upper layer film. TEOS is an abbreviation for Si (OC 2 H 5 ) 4 . Next, a resist pattern 58 having an opening 57 is formed by a photolithography technique, and then a connection hole 59 is formed by dry etching using the resist pattern 58 as a mask. At the site where the connection hole 59 is formed, the surface (upper surface) of the transfer electrode 54 is exposed. After the connection hole 59 is formed, the resist pattern 58 is removed.

次に、図５（Ａ）に示すように、絶縁膜５６の上にそれぞれＣＶＤ法によってバリアメタル膜６１と金属膜６２を順に積層した状態で形成する。バリアメタル膜６１としては、チタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜の積層膜を形成する。金属膜６２としては、タングステン膜を形成する。   Next, as shown in FIG. 5A, a barrier metal film 61 and a metal film 62 are sequentially stacked on the insulating film 56 by a CVD method. As the barrier metal film 61, a laminated film of a titanium (Ti) film and a titanium nitride (TiN) film is formed. As the metal film 62, a tungsten film is formed.

次に、図５（Ｂ）に示すように、金属膜６２の上にフォトリソグラフィー技術によりレジストパターン６３を形成した後、そのレジストパターン６３をマスクとして金属膜６２をドライエッチングにより加工する。エッチングは、例えば、ＥＣＲ（Electron Cyclotron Resonance）エッチング装置を用いて、以下の条件で行なう。   Next, as shown in FIG. 5B, a resist pattern 63 is formed on the metal film 62 by photolithography, and then the metal film 62 is processed by dry etching using the resist pattern 63 as a mask. Etching is performed under the following conditions using, for example, an ECR (Electron Cyclotron Resonance) etching apparatus.

［メインエッチング条件］
Ｃｌ2／ＳＦ6／Ｎ2／Ａｒ＝１００／２０／２０／１００ｓｃｃｍ
マイクロ波パワー：４００Ｗ
バイアスパワー：３０Ｗ
処理圧力：０．７Ｐａ
基板温度：２０℃ [Main etching conditions]
Cl 2 / SF 6 / N 2 / Ar = 100/20/20/100 sccm
Microwave power: 400W
Bias power: 30W
Processing pressure: 0.7Pa
Substrate temperature: 20 ° C

［オーバーエッチング条件］
ＳＦ6＝１００ｓｃｃｍ
マイクロ波パワー：１０００Ｗ
バイアスパワー：０Ｗ
処理圧力：１．０Ｐａ
基板温度：２０℃ [Over-etching conditions]
SF 6 = 100 sccm
Microwave power: 1000W
Bias power: 0W
Processing pressure: 1.0 Pa
Substrate temperature: 20 ° C

この場合、ドライエッチングは、先にメインエッチングを行ない、その後でオーバーエッチングを行なう。メインエッチング条件ではバイアスパワーをかけているため、金属膜６２が異方性をもってエッチング加工される。このため、半導体基板５１の基板面と平行な部分や転送電極５４による段差の肩部分に付着している金属膜６２は、主にメインエッチングによって除去される。これに対して、オーバーエッチング条件ではバイアスパワーをかけていないため、金属膜６２が等方性をもってエッチング加工される。このため、転送電極５４による段差の側壁部分に付着している金属膜６２は、主にオーバーエッチングによって除去される。   In this case, in dry etching, main etching is performed first, and then over etching is performed. Since the bias power is applied under the main etching conditions, the metal film 62 is etched with anisotropy. Therefore, the metal film 62 adhering to the portion parallel to the substrate surface of the semiconductor substrate 51 and the shoulder portion of the step due to the transfer electrode 54 is mainly removed by main etching. On the other hand, since the bias power is not applied under the overetching condition, the metal film 62 is etched with isotropic properties. Therefore, the metal film 62 adhering to the side wall portion of the step due to the transfer electrode 54 is mainly removed by overetching.

次に、図５（Ｃ）に示すように、上記レジストパターン６３をマスクとしてバリアメタル膜６１を異方性のドライエッチングにより加工する。エッチングは、例えば、ＥＣＲエッチング装置を用いて、以下の条件で行なう。   Next, as shown in FIG. 5C, the barrier metal film 61 is processed by anisotropic dry etching using the resist pattern 63 as a mask. Etching is performed under the following conditions using, for example, an ECR etching apparatus.

［バリアメタル（Ｔｉ／ＴｉＮ）加工条件］
Ｃｌ2＝１００ｓｃｃｍ
マイクロ波パワー：８００Ｗ
バイアスパワー：４０Ｗ
処理圧力：０．５Ｐａ
基板温度：２０℃ [Barrier metal (Ti / TiN) processing conditions]
Cl 2 = 100 sccm
Microwave power: 800W
Bias power: 40W
Processing pressure: 0.5Pa
Substrate temperature: 20 ° C

その後、レジストパターン６３を除去する。これにより、転送電極５４の上に、レジストパターン６３のパターン形状に倣って、バリアメタル膜６１と金属膜６２の積層構造からなるシャント配線が形成される。   Thereafter, the resist pattern 63 is removed. As a result, a shunt wiring having a laminated structure of the barrier metal film 61 and the metal film 62 is formed on the transfer electrode 54 following the pattern shape of the resist pattern 63.

特開２００６−１４０４１１号公報（段落０００６）JP 2006-140411 A (paragraph 0006)

上述した電荷結合素子の製造方法においては、バリアメタル膜６１をエッチング加工する場合に、転送電極５４による段差の側壁部分に付着しているバリアメタル膜６１を除去する必要がある。側壁部分に付着するバリアメタル膜６１を、バイアスパワーをかけた異方性のドライエッチングで除去するには、上記段差相当の膜厚分のオーバーエッチングを行なう必要がある。例えば、転送電極５４の厚さを２００ｎｍとした場合は、それよりも大きい寸法で段差が形成されるため、３００ｎｍ程度のオーバーエッチングを行なう必要がある。そうした場合は、特に、半導体基板５１の基板面に平行な部分で、オーバーエッチングにより、下地の絶縁膜５６の上層膜となるＬＰ−ＴＥＯＳ膜やその下層膜となるＳｉＮ膜の表面が削れてしまうという問題があった。ＳｉＮ膜は、転送電極５４間のセンサー領域Ｓの反射防止膜として機能する。このため、ＳｉＮ膜が薄くなると、反射防止膜としての機能が低下する。また、反射防止膜としての機能を回復させるためにＳｉＮ膜を再度成膜すると、段差部分の側壁にもＳｉＮ膜が形成される。このため、センサー領域Ｓの実行的な開口寸法が縮小し（開口率が低下し）、センサー感度が悪化するという別の問題が発生する。   In the method for manufacturing the charge coupled device described above, when the barrier metal film 61 is etched, it is necessary to remove the barrier metal film 61 attached to the side wall portion of the step due to the transfer electrode 54. In order to remove the barrier metal film 61 adhering to the side wall portion by anisotropic dry etching with bias power applied, it is necessary to perform over-etching for the film thickness corresponding to the step. For example, when the thickness of the transfer electrode 54 is 200 nm, a step is formed with a dimension larger than that, and it is necessary to perform overetching of about 300 nm. In such a case, the surface of the LP-TEOS film, which is the upper layer film of the underlying insulating film 56, and the SiN film, which is the lower layer film, are scraped off by over-etching particularly in a portion parallel to the substrate surface of the semiconductor substrate 51. There was a problem. The SiN film functions as an antireflection film for the sensor region S between the transfer electrodes 54. For this reason, when the SiN film is thinned, the function as an antireflection film is lowered. Further, when the SiN film is formed again in order to restore the function as the antireflection film, the SiN film is also formed on the side wall of the step portion. For this reason, the effective aperture size of the sensor region S is reduced (the aperture ratio is reduced), and another problem that the sensor sensitivity is deteriorated occurs.

本発明は、転送電極による段差の側壁部分に付着しているバリアメタル膜をドライエッチングで除去した後に、絶縁膜を再度成膜しなくても、絶縁膜の膜厚を十分に残すことができる電荷結合素子の製造方法を提供することを目的とする。   In the present invention, after removing the barrier metal film adhering to the side wall portion of the step due to the transfer electrode by dry etching, a sufficient film thickness of the insulating film can be left without forming the insulating film again. An object of the present invention is to provide a method for manufacturing a charge coupled device.

本発明に係る電荷結合素子の製造方法は、半導体基板上に転送電極を形成する工程と、前記半導体基板上に前記転送電極を覆う状態で絶縁膜を形成する工程と、前記半導体基板上に前記絶縁膜を覆う状態で第１の金属膜を形成する工程と、前記転送電極上に前記第１の金属膜と前記絶縁膜を貫通する状態で接続孔を形成する工程と、前記接続孔を埋め込む状態で前記第１の金属膜の上にバリアメタル膜と第２の金属膜を順に積層して形成する工程と、前記第２の金属膜の上にレジストパターンを形成する工程と、前記レジストパターンをマスクとして前記第２の金属膜をドライエッチングにより加工する工程と、前記レジストパターンをマスクとし且つ前記第１の金属膜をエッチングストッパーとして前記バリアメタル膜をドライエッチングにより加工する工程と、前記レジストパターンをマスクとして前記第１の金属膜をドライエッチングにより加工する工程とを含むものである。   The method of manufacturing a charge coupled device according to the present invention includes a step of forming a transfer electrode on a semiconductor substrate, a step of forming an insulating film on the semiconductor substrate so as to cover the transfer electrode, Forming a first metal film in a state of covering the insulating film; forming a connection hole on the transfer electrode in a state of penetrating the first metal film and the insulating film; and embedding the connection hole. A step of sequentially stacking and forming a barrier metal film and a second metal film on the first metal film in a state; a step of forming a resist pattern on the second metal film; and the resist pattern A step of processing the second metal film by dry etching using the mask as a mask, and dry etching the barrier metal film using the resist pattern as a mask and the first metal film as an etching stopper A step of further processing, the first metal film using the resist pattern as a mask is intended to include a step of processing by dry etching.

本発明に係る電荷結合素子の製造方法においては、半導体基板上に絶縁膜を覆う状態で第１の金属膜を形成しておく。そして、第２の金属膜の上に形成したレジストパターンをマスクとしてバリアメタル膜をドライエッチングで加工する際に、第１の金属膜をエッチングストッパーとして機能させる。このため、転送電極による段差の側壁部分に付着しているバリアメタル膜を異方性のドライエッチングで加工する場合でも、絶縁膜を第１の金属膜で保護しつつ、バリアメタル膜を確実に除去することが可能となる。   In the method for manufacturing a charge coupled device according to the present invention, the first metal film is formed on the semiconductor substrate so as to cover the insulating film. Then, when the barrier metal film is processed by dry etching using the resist pattern formed on the second metal film as a mask, the first metal film functions as an etching stopper. Therefore, even when the barrier metal film adhering to the side wall portion of the step due to the transfer electrode is processed by anisotropic dry etching, the barrier metal film is securely protected while protecting the insulating film with the first metal film. It can be removed.

本発明に係る電荷結合素子の製造方法によれば、転送電極による段差の側壁部分に付着しているバリアメタル膜をドライエッチングで除去した後に、絶縁膜を再度成膜しなくても、絶縁膜の膜厚を十分に残すことができる。このため、センサー領域の反射防止膜として機能する膜を絶縁膜が含む場合でも、センサー領域を狭めることなく、反射防止膜の膜厚を所望の膜厚に維持することが可能となる。   According to the method of manufacturing a charge coupled device according to the present invention, the insulating film can be formed without removing the barrier metal film attached to the side wall portion of the step due to the transfer electrode by dry etching and then forming the insulating film again. A sufficient film thickness can be left. For this reason, even when the insulating film includes a film that functions as an antireflection film in the sensor region, the film thickness of the antireflection film can be maintained at a desired thickness without narrowing the sensor region.

以下、本発明の具体的な実施の形態について図面を参照しつつ詳細に説明する。なお、本発明の技術的範囲は以下に記述する実施の形態に限定されるものではなく、発明の構成要件やその組み合わせによって得られる特定の効果を導き出せる範囲において、種々の変更や改良を加えた形態も含む。   Hereinafter, specific embodiments of the present invention will be described in detail with reference to the drawings. It should be noted that the technical scope of the present invention is not limited to the embodiments described below, and various modifications and improvements have been made within the scope of deriving specific effects obtained by the constituent requirements of the invention and combinations thereof. Including form.

図１〜図３は本発明の実施の形態に係る電荷結合素子の製造方法を説明する図である。まず、図１（Ａ）に示すように、半導体基板１上にゲート絶縁膜２を形成した後、ゲート絶縁膜２の上にハードマスク３を用いて転送電極４を形成する。半導体基板１は、例えば、シリコン基板からなる。ゲート絶縁膜２は、例えば、膜厚４０ｎｍの熱酸化膜（Ｔｈ−ＳｉＯ2膜）からなる。ハードマスク３は、例えば、ＬＰ−ＴＥＯＳからなる。転送電極３は、例えば、厚さ２００ｎｍのポリシリコンからなる。次いで、転送電極４上のハードマスク３と転送電極４間のゲート絶縁膜２を覆う状態で、半導体基板１の全面（片面）に酸化膜５を形成する。酸化膜５は、例えば、膜厚５０ｎｍのＬＰ−ＴＥＯＳ膜からなる。 1 to 3 are diagrams for explaining a method of manufacturing a charge coupled device according to an embodiment of the present invention. First, as shown in FIG. 1A, after forming a gate insulating film 2 on a semiconductor substrate 1, a transfer electrode 4 is formed on the gate insulating film 2 using a hard mask 3. The semiconductor substrate 1 is made of, for example, a silicon substrate. The gate insulating film 2 is made of, for example, a thermal oxide film (Th—SiO 2 film) having a thickness of 40 nm. The hard mask 3 is made of LP-TEOS, for example. The transfer electrode 3 is made of, for example, polysilicon having a thickness of 200 nm. Next, an oxide film 5 is formed on the entire surface (one surface) of the semiconductor substrate 1 so as to cover the hard mask 3 on the transfer electrode 4 and the gate insulating film 2 between the transfer electrodes 4. The oxide film 5 is made of, for example, an LP-TEOS film having a thickness of 50 nm.

次に、図１（Ｂ）に示すように、異方性のドライエッチングにより、ゲート絶縁膜２を薄膜化する。この薄膜化処理では、ゲート絶縁膜２を例えば１５ｎｍ程度まで薄くする。このとき、異方性のドライエッチングを適用することで、転送電極４の上面にはハードマスク３が完全にエッチングされずに残り、転送電極４の側面には酸化膜５がエッチングされずに残る。   Next, as shown in FIG. 1B, the gate insulating film 2 is thinned by anisotropic dry etching. In this thinning process, the gate insulating film 2 is thinned to about 15 nm, for example. At this time, by applying anisotropic dry etching, the hard mask 3 remains on the upper surface of the transfer electrode 4 without being completely etched, and the oxide film 5 remains on the side surface of the transfer electrode 4 without being etched. .

次に、図１（Ｃ）に示すように、転送電極４周りのハードマスク３や酸化膜５、さらには転送電極４間のゲート絶縁膜２を覆う状態で、半導体基板５１の全面に絶縁膜６を形成する。絶縁膜６は、例えば膜厚６０ｎｍのＬＰ−ＳｉＮ膜を下層膜とし、膜厚５０ｎｍのＬＰ−ＴＥＯＳ膜を上層膜とした積層膜で形成する。次いで、絶縁膜６を覆う状態で第１の金属膜７を例えばスパッタリング法により半導体基板１の全面に形成する。第１の金属膜７は、前述した絶縁膜６及び後述するバリアメタル膜１１の双方に対して、エッチング選択比の高い金属材料（好ましくは、エッチング選択比が４以上の金属材料）を用いて形成する。ここでは一例として、膜厚５０ｎｍのタングステン膜を第１の金属膜７として形成する。   Next, as shown in FIG. 1C, an insulating film is formed on the entire surface of the semiconductor substrate 51 so as to cover the hard mask 3 and the oxide film 5 around the transfer electrode 4 and the gate insulating film 2 between the transfer electrodes 4. 6 is formed. For example, the insulating film 6 is formed of a laminated film in which an LP-SiN film having a thickness of 60 nm is a lower layer film and an LP-TEOS film having a thickness of 50 nm is an upper layer film. Next, a first metal film 7 is formed on the entire surface of the semiconductor substrate 1 by sputtering, for example, so as to cover the insulating film 6. The first metal film 7 is made of a metal material having a high etching selectivity (preferably a metal material having an etching selectivity of 4 or more) with respect to both the insulating film 6 and the barrier metal film 11 described later. Form. Here, as an example, a tungsten film having a thickness of 50 nm is formed as the first metal film 7.

次に、図２（Ａ）に示すように、フォトリソグラフィー技術により、開口部８を有するレジストパターン９を第１の金属膜７の上に形成した後、このレジストパターン９をマスクとしたドライエッチングにより接続孔１０を形成する。接続孔１０は、第１の金属膜７、絶縁膜６及びハードマスク３を貫通する状態で形成される。このため、接続孔１０の形成部位では、転送電極４の表面（上面）が露出した状態となる。接続孔１０を形成した後は、レジストパターン９を除去しておく。   Next, as shown in FIG. 2A, a resist pattern 9 having an opening 8 is formed on the first metal film 7 by photolithography, and then dry etching using the resist pattern 9 as a mask. Thus, the connection hole 10 is formed. The connection hole 10 is formed in a state of penetrating the first metal film 7, the insulating film 6 and the hard mask 3. For this reason, in the formation part of the connection hole 10, the surface (upper surface) of the transfer electrode 4 will be in the exposed state. After the connection hole 10 is formed, the resist pattern 9 is removed.

次に、図２（Ｂ）に示すように、第１の金属膜７の上にバリアメタル膜１１と第２の金属膜１２をそれぞれＣＶＤ法により順に積層した状態で形成する。バリアメタル膜１１と第２の金属膜１２は、それぞれ半導体基板１の全面に形成される。バリアメタル膜１１としては、チタン膜、窒化チタン膜又はそれらの積層膜を形成する。ただし、バリアメタル膜１１としては、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）、窒化ルテニウム（ＲｕＮ）又はそれらの積層膜によって形成してもよい。また、第２の金属膜１２としては、第１の金属膜７と同種の金属膜であるタングステン膜を形成する。転送電極４につながる接続孔１０は、バリアメタル膜１１と第２の金属膜１２によって埋め込まれた状態となる。   Next, as shown in FIG. 2B, a barrier metal film 11 and a second metal film 12 are formed on the first metal film 7 in a state of being sequentially laminated by the CVD method. The barrier metal film 11 and the second metal film 12 are respectively formed on the entire surface of the semiconductor substrate 1. As the barrier metal film 11, a titanium film, a titanium nitride film, or a laminated film thereof is formed. However, the barrier metal film 11 may be formed of ruthenium (Ru), ruthenium oxide (RuO), ruthenium nitride (RuN), or a laminated film thereof. Further, as the second metal film 12, a tungsten film that is the same kind of metal film as the first metal film 7 is formed. The connection hole 10 connected to the transfer electrode 4 is filled with the barrier metal film 11 and the second metal film 12.

次に、図３（Ａ）に示すように、第２の金属膜１２の上にフォトリソグラフィー技術によりレジストパターン１４を形成する。レジストパターン１４は、所望するシャント配線の配線パターンに対応して形成されるものである。次いで、レジストパターン１４をマスクとして第２の金属膜１２をドライエッチングにより加工する。エッチングは、例えば、ＥＣＲエッチング装置を用いて、以下の条件で行なう。エッチングガスとしては、フッ素系のガスを用いる。   Next, as shown in FIG. 3A, a resist pattern 14 is formed on the second metal film 12 by photolithography. The resist pattern 14 is formed corresponding to a desired shunt wiring pattern. Next, the second metal film 12 is processed by dry etching using the resist pattern 14 as a mask. Etching is performed under the following conditions using, for example, an ECR etching apparatus. As the etching gas, a fluorine-based gas is used.

［メインエッチング条件］
Ｃｌ2／ＳＦ6／Ｎ2／Ａｒ＝１００／２０／２０／１００ｓｃｃｍ
マイクロ波パワー：４００Ｗ
バイアスパワー：３０Ｗ
処理圧力：０．７Ｐａ
基板温度：２０℃ [Main etching conditions]
Cl 2 / SF 6 / N 2 / Ar = 100/20/20/100 sccm
Microwave power: 400W
Bias power: 30W
Processing pressure: 0.7Pa
Substrate temperature: 20 ° C

［オーバーエッチング条件］
ＳＦ6＝１００ｓｃｃｍ
マイクロ波パワー：１０００Ｗ
バイアスパワー：０Ｗ
処理圧力：１．０Ｐａ
基板温度：２０℃ [Over-etching conditions]
SF 6 = 100 sccm
Microwave power: 1000W
Bias power: 0W
Processing pressure: 1.0 Pa
Substrate temperature: 20 ° C

この場合、ドライエッチングは、先にメインエッチングを行ない、その後でオーバーエッチングを行なう。メインエッチング条件ではバイアスパワーをかけているため、第２の金属膜１２が異方性をもってエッチング加工される。このため、半導体基板１の基板面と平行な部分や転送電極４による段差の肩部分に付着している第２の金属膜１２は、主にメインエッチングによって除去される。これに対して、オーバーエッチング条件ではバイアスパワーをかけていないため、第２の金属膜１２が等方性をもってエッチング加工される。このため、転送電極４による段差の側壁部分に付着している第２の金属膜１２は、主にオーバーエッチングによって除去される。   In this case, in dry etching, main etching is performed first, and then over etching is performed. Since the bias power is applied under the main etching conditions, the second metal film 12 is etched with anisotropy. For this reason, the second metal film 12 adhering to the portion parallel to the substrate surface of the semiconductor substrate 1 or the shoulder portion of the step due to the transfer electrode 4 is mainly removed by main etching. In contrast, since the bias power is not applied under the overetching condition, the second metal film 12 is etched with isotropic properties. Therefore, the second metal film 12 adhering to the side wall portion of the step due to the transfer electrode 4 is mainly removed by overetching.

次に、図３（Ｂ）に示すように、上記レジストパターン１４をマスクとしてバリアメタル膜１１を異方性のドライエッチングにより加工する。エッチングは、例えば、ＥＣＲエッチング装置を用いて、以下の条件で行なう。エッチングガスとしては、塩素系のガスを用いる。   Next, as shown in FIG. 3B, the barrier metal film 11 is processed by anisotropic dry etching using the resist pattern 14 as a mask. Etching is performed under the following conditions using, for example, an ECR etching apparatus. As the etching gas, a chlorine-based gas is used.

［バリアメタル（Ｔｉ／ＴｉＮ）加工条件］
Ｃｌ2＝１００ｓｃｃｍ
マイクロ波パワー：８００Ｗ
バイアスパワー：４０Ｗ
処理圧力：０．５Ｐａ
基板温度：２０℃ [Barrier metal (Ti / TiN) processing conditions]
Cl 2 = 100 sccm
Microwave power: 800W
Bias power: 40W
Processing pressure: 0.5Pa
Substrate temperature: 20 ° C

ここではエッチングガスとして塩素系のガスを用いる。このため、バリアメタル膜１１のエッチングでは、下地の第１の金属膜７を構成しているタングステンが、エッチングガスとの化学反応によりＷＣｌｘを生成するため、そこからエッチングが進行しない。したがって、第１の金属膜７の表面でエッチングの進行が停止する。つまり、バリアメタル膜１１のエッチングに際して、第１の金属膜７がエッチングストッパーとして機能する。なお、バリアメタル膜１１として、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）、窒化ルテニウム（ＲｕＮ）又はそれらの積層膜を形成した場合は、エッチングガスとして塩素酸素系のガスを用いる。   Here, a chlorine-based gas is used as an etching gas. For this reason, in the etching of the barrier metal film 11, tungsten constituting the underlying first metal film 7 generates WClx by a chemical reaction with the etching gas, so that the etching does not proceed from there. Accordingly, the progress of etching stops on the surface of the first metal film 7. That is, when the barrier metal film 11 is etched, the first metal film 7 functions as an etching stopper. Note that in the case where ruthenium (Ru), ruthenium oxide (RuO), ruthenium nitride (RuN), or a stacked film thereof is formed as the barrier metal film 11, a chlorine-oxygen-based gas is used as an etching gas.

次に、図３（Ｃ）に示すように、上記レジストパターン１４をマスクとして第１の金属膜７をドライエッチングにより加工する。エッチングは、例えば、ＥＣＲエッチング装置を用いて、以下の条件で行なう。エッチングガスとしては、フッ素系のガスを用いる。   Next, as shown in FIG. 3C, the first metal film 7 is processed by dry etching using the resist pattern 14 as a mask. Etching is performed under the following conditions using, for example, an ECR etching apparatus. As the etching gas, a fluorine-based gas is used.

［メインエッチング条件］
Ｃｌ2／ＳＦ6／Ｎ2／Ａｒ＝１００／２０／２０／１００ｓｃｃｍ
マイクロ波パワー：４００Ｗ
バイアスパワー：３０Ｗ
処理圧力：０．７Ｐａ
基板温度：２０℃ [Main etching conditions]
Cl 2 / SF 6 / N 2 / Ar = 100/20/20/100 sccm
Microwave power: 400W
Bias power: 30W
Processing pressure: 0.7Pa
Substrate temperature: 20 ° C

［オーバーエッチング条件］
ＳＦ6＝１００ｓｃｃｍ
マイクロ波パワー：１０００Ｗ
バイアスパワー：０Ｗ
処理圧力：１．０Ｐａ
基板温度：２０℃ [Over-etching conditions]
SF 6 = 100 sccm
Microwave power: 1000W
Bias power: 0W
Processing pressure: 1.0 Pa
Substrate temperature: 20 ° C

この場合、ドライエッチングは、先にメインエッチングを行ない、その後でオーバーエッチングを行なう。メインエッチング条件ではバイアスパワーをかけているため、第１の金属膜７が異方性をもってエッチング加工される。このため、半導体基板１の基板面と平行な部分や転送電極４による段差の肩部分に付着している第１の金属膜７は、主にメインエッチングによって除去される。これに対して、オーバーエッチング条件でバイアスパワーをかけていないため、第１の金属膜７が等方性をもってエッチング加工される。このため、転送電極４による段差の側壁部分に付着している第１の金属膜７は、主にオーバーエッチングによって除去される。また、下地の絶縁膜６は、オーバーエッチング条件でバイアスパワーをかけていないため、その表面（上層膜）が数ｎｍ程度しか削れない。したがって、絶縁膜６の下層膜を構成しているＳｉＮ膜の膜厚はそのまま維持される。   In this case, in dry etching, main etching is performed first, and then over etching is performed. Since the bias power is applied under the main etching conditions, the first metal film 7 is etched with anisotropy. Therefore, the first metal film 7 adhering to the portion parallel to the substrate surface of the semiconductor substrate 1 and the shoulder portion of the step due to the transfer electrode 4 is mainly removed by main etching. On the other hand, since the bias power is not applied under the overetching condition, the first metal film 7 is etched with isotropic properties. Therefore, the first metal film 7 adhering to the side wall portion of the step due to the transfer electrode 4 is mainly removed by overetching. Further, since the underlying insulating film 6 is not biased under overetching conditions, its surface (upper layer film) can be cut only about several nm. Therefore, the thickness of the SiN film constituting the lower layer film of the insulating film 6 is maintained as it is.

その後、レジストパターン１４を除去する。これにより、転送電極４の上に、レジストパターン１４のパターン形状に倣って、バリアメタル膜１１と第２の金属膜１２の積層構造からなるシャント配線が形成される。このシャント配線には、レジストパターン１４で保護される第１の金属膜７の一部も含まれる。   Thereafter, the resist pattern 14 is removed. As a result, a shunt wiring having a laminated structure of the barrier metal film 11 and the second metal film 12 is formed on the transfer electrode 4 following the pattern shape of the resist pattern 14. This shunt wiring also includes a part of the first metal film 7 protected by the resist pattern 14.

このような電荷結合素子の製造方法においては、半導体基板１上に絶縁膜６を覆う状態で第１の金属膜７を形成しておき、この第１の金属膜７をエッチングストッパーとしてバリアメタル膜１１をドライエッチングにより加工する。このため、転送電極４による段差の側壁部分に付着しているバリアメタル膜１１をオーバーエッチングによって除去する場合に、エッチングの進行が第１の金属膜７の成膜位置で停止し、絶縁膜６が削れることがない。したがって、センサー領域Ｓの反射防止膜として機能するＳｉＮ膜が絶縁膜６に含まれる場合でも、そのＳｉＮ膜がバリアメタル膜１１のエッチングで削られることがなくなる。その結果、ＳｉＮ膜を再度成膜しなくても、当該ＳｉＮ膜の膜厚を十分に残した状態で、転送電極４の上にシャント配線を形成することができる。   In such a method of manufacturing a charge coupled device, a first metal film 7 is formed on the semiconductor substrate 1 so as to cover the insulating film 6, and a barrier metal film is formed using the first metal film 7 as an etching stopper. 11 is processed by dry etching. Therefore, when the barrier metal film 11 adhering to the side wall portion of the step due to the transfer electrode 4 is removed by overetching, the progress of etching stops at the position where the first metal film 7 is formed, and the insulating film 6 Will not be scraped. Therefore, even if the insulating film 6 includes a SiN film that functions as an antireflection film in the sensor region S, the SiN film is not etched by the etching of the barrier metal film 11. As a result, it is possible to form the shunt wiring on the transfer electrode 4 while leaving the SiN film sufficiently thick without forming the SiN film again.

なお、上記実施の形態においては、シャント配線をタングステンで形成する場合について説明したが、本発明はこれに限らず、シャント配線をタングステン以外の金属材料、例えばアルミニウムで形成する場合にも適用可能である。シャント配線をアルミニウムで形成する場合は、上記第１の金属膜７をＷ、ＷＮ等で形成し、上記バリアメタル膜１１をＴｉ、ＴｉＮ、ＴｉＯＮ、Ｒｕ、ＲｕＯ等で形成し、上記第２の金属膜１２をアルミニウムで形成すればよい。また、上記第２の金属膜１２のドライエッチングでは、塩素系のエッチングガスを用い、上記バリアメタル膜１１のドライエッチングでは、塩素系のエッチングガスを用い、上記第１の金属膜７のドライエッチングでは、フッ素系のエッチングガスを用いるとよい。   In the above embodiment, the case where the shunt wiring is formed of tungsten has been described. However, the present invention is not limited to this, and the present invention can also be applied to the case where the shunt wiring is formed of a metal material other than tungsten, for example, aluminum. is there. When the shunt wiring is formed of aluminum, the first metal film 7 is formed of W, WN or the like, the barrier metal film 11 is formed of Ti, TiN, TiON, Ru, RuO or the like, and the second The metal film 12 may be formed of aluminum. The dry etching of the first metal film 12 is performed by using a chlorine-based etching gas for the dry etching of the second metal film 12 and the chlorine-based etching gas for the dry etching of the barrier metal film 11. Then, it is preferable to use a fluorine-based etching gas.

本発明の実施の形態に係る電荷結合素子の製造方法を説明する図（その１）である。It is FIG. (1) explaining the manufacturing method of the charge coupled device which concerns on embodiment of this invention. 本発明の実施の形態に係る電荷結合素子の製造方法を説明する図（その２）である。It is FIG. (2) explaining the manufacturing method of the charge coupled device which concerns on embodiment of this invention. 本発明の実施の形態に係る電荷結合素子の製造方法を説明する図（その３）である。It is FIG. (3) explaining the manufacturing method of the charge coupled device which concerns on embodiment of this invention. 従来の電荷結合素子の製造方法を説明する図（その１）である。It is FIG. (1) explaining the manufacturing method of the conventional charge coupled device. 従来の電荷結合素子の製造方法を説明する図（その２）である。It is FIG. (2) explaining the manufacturing method of the conventional charge coupled device.

符号の説明Explanation of symbols

１…半導体基板、４…転送電極、６…絶縁膜、７…第１の金属膜、１０…接続孔、１１…バリアメタル膜、１２…第２の金属膜、１４…レジストパターン   DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 4 ... Transfer electrode, 6 ... Insulating film, 7 ... 1st metal film, 10 ... Connection hole, 11 ... Barrier metal film, 12 ... 2nd metal film, 14 ... Resist pattern

Claims (5)

半導体基板上に転送電極を形成する工程と、
前記半導体基板上に前記転送電極を覆う状態で絶縁膜を形成する工程と、
前記半導体基板上に前記絶縁膜を覆う状態で第１の金属膜を形成する工程と、
前記転送電極上に前記第１の金属膜と前記絶縁膜を貫通する状態で接続孔を形成する工程と、
前記接続孔を埋め込む状態で前記第１の金属膜の上にバリアメタル膜と第２の金属膜を順に積層して形成する工程と、
前記第２の金属膜の上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記第２の金属膜をドライエッチングにより加工する工程と、
前記レジストパターンをマスクとし且つ前記第１の金属膜をエッチングストッパーとして前記バリアメタル膜をドライエッチングにより加工する工程と、
前記レジストパターンをマスクとして前記第１の金属膜をドライエッチングにより加工する工程と
を含む電荷結合素子の製造方法。 Forming a transfer electrode on a semiconductor substrate;
Forming an insulating film on the semiconductor substrate so as to cover the transfer electrode;
Forming a first metal film on the semiconductor substrate so as to cover the insulating film;
Forming a connection hole on the transfer electrode in a state of penetrating the first metal film and the insulating film;
Forming a barrier metal film and a second metal film in order on the first metal film in a state of embedding the connection holes;
Forming a resist pattern on the second metal film;
Processing the second metal film by dry etching using the resist pattern as a mask;
Processing the barrier metal film by dry etching using the resist pattern as a mask and the first metal film as an etching stopper;
And a step of processing the first metal film by dry etching using the resist pattern as a mask. 前記第１の金属膜及び前記第２の金属膜は、それぞれタングステン膜からなり、
前記バリアメタル膜は、チタン膜、窒化チタン膜又はそれらの積層膜からなる
請求項１記載の電荷結合素子の製造方法。 Each of the first metal film and the second metal film is made of a tungsten film,
The method for manufacturing a charge coupled device according to claim 1, wherein the barrier metal film is made of a titanium film, a titanium nitride film, or a laminated film thereof. 前記第１の金属膜及び前記第２の金属膜のドライエッチングでは、それぞれフッ素系のエッチングガスを用い、
前記バリアメタル膜のドライエッチングでは、塩素系のエッチングガスを用いる
請求項２記載の電荷結合素子の製造方法。 In the dry etching of the first metal film and the second metal film, a fluorine-based etching gas is used,
The charge-coupled device manufacturing method according to claim 2, wherein a chlorine-based etching gas is used in the dry etching of the barrier metal film. 前記第１の金属膜及び前記第２の金属膜は、それぞれタングステン膜からなり、
前記バリアメタル膜は、ルテニウム、酸化ルテニウム、窒化ルテニウム又はそれらの積層膜からなる
請求項１記載の電荷結合素子の製造方法。 Each of the first metal film and the second metal film is made of a tungsten film,
The method for manufacturing a charge coupled device according to claim 1, wherein the barrier metal film is made of ruthenium, ruthenium oxide, ruthenium nitride, or a laminated film thereof. 前記第１の金属膜及び前記第２の金属膜のドライエッチングでは、それぞれフッ素系のエッチングガスを用い、
前記バリアメタル膜のドライエッチングでは、塩素酸素系のエッチングガスを用いる
請求項４記載の電荷結合素子の製造方法。 In the dry etching of the first metal film and the second metal film, a fluorine-based etching gas is used,
The method for manufacturing a charge coupled device according to claim 4, wherein a chlorine-oxygen-based etching gas is used in the dry etching of the barrier metal film.
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* Cited by examiner, † Cited by third party
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WO2011101935A1 (en) * 2010-02-19 2011-08-25 パナソニック株式会社 Solid-state image pickup element and method for manufacturing same
JP2012156334A (en) * 2011-01-26 2012-08-16 Sony Corp Solid state image pickup device, manufacturing method of the solid state image pickup device, and electronic apparatus
WO2012121110A1 (en) 2011-03-04 2012-09-13 住友大阪セメント株式会社 Electrode active substance and method for producing same

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