JP2010040710A - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は半導体装置及びその製造方法に関し、特に所定の導電型トランジスタ領域に対する、High-kゲート絶縁膜と金属含有膜を有するゲート電極とからなる最適なゲート構造及びその形成方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to an optimal gate structure including a high-k gate insulating film and a gate electrode having a metal-containing film for a predetermined conductivity type transistor region, and a method of forming the same.
近年、半導体集積回路装置の高集積化、高機能化及び高速化のためのトランジスタサイズ微細化に伴い、ゲート絶縁膜のEquivalent Oxide Thickness（以下、ＥＯＴと称する）を小さくすることが必要となっている。しかしながら、ゲート絶縁膜として従来用いられているシリコン酸化膜を用いて目標とするＥＯＴを実現しようとすると、ゲート電極とチャネルとの間で直接トンネル電流が著しく増大し、トランジスタ動作が困難となる。そこで、高誘電率絶縁膜（以下、High-k絶縁膜と称する）をゲート絶縁膜に用いることで、物理膜厚は厚い膜厚のままで目標とするＥＯＴを実効的に実現する技術が提案されている。 In recent years, with the miniaturization of transistors for higher integration, higher functionality, and higher speed of semiconductor integrated circuit devices, it has become necessary to reduce the equivalent oxide thickness (hereinafter referred to as EOT) of the gate insulating film. Yes. However, if an attempt is made to achieve a target EOT using a silicon oxide film that has been conventionally used as a gate insulating film, the direct tunnel current between the gate electrode and the channel increases significantly, making transistor operation difficult. In view of this, a technique has been proposed in which a high dielectric constant insulating film (hereinafter referred to as “High-k insulating film”) is used as a gate insulating film, thereby effectively realizing the target EOT while keeping the physical film thickness thick. Has been.
例えば、High-k絶縁膜としてハフニウム酸化膜（ＨｆＯ）を用いると、物理膜厚２．０ｎｍでＥＯＴ＝１．０ｎｍ程度を実現することが可能である。但し、High-k絶縁膜をトランジスタに適用する際には、Ｎ型ＭＩＳトランジスタ（以下、「Ｎ型トランジスタ」と称する）及びＰ型ＭＩＳトランジスタ（以下、「Ｐ型トランジスタ」と称する）のそれぞれについて最適な実効仕事関数を持ったゲートスタック構成が必要となるため、Ｎ型トランジスタとＰ型トランジスタとでゲートスタック構造の作り分けが必要となる。 For example, when a hafnium oxide film (HfO) is used as the high-k insulating film, it is possible to realize EOT = 1.0 nm with a physical film thickness of 2.0 nm. However, when the high-k insulating film is applied to the transistor, each of the N-type MIS transistor (hereinafter referred to as “N-type transistor”) and the P-type MIS transistor (hereinafter referred to as “P-type transistor”). Since a gate stack configuration having an optimal effective work function is required, it is necessary to make a separate gate stack structure for the N-type transistor and the P-type transistor.
非特許文献１には、このような技術の例として、一導電型トランジスタのHigh-k絶縁膜を基板全面に形成した後、当該High-k絶縁膜のうち他導電型トランジスタ領域に位置する部分を除去し、その後、他導電型トランジスタのHigh-k絶縁膜を基板全面に形成した後、当該High-k絶縁膜のうち一導電型トランジスタ領域に位置する部分を除去する方法が開示されている。 In Non-Patent Document 1, as an example of such a technique, after a High-k insulating film of one conductivity type transistor is formed on the entire surface of the substrate, a portion of the High-k insulating film located in the other conductivity type transistor region And then forming a high-k insulating film of another conductivity type transistor on the entire surface of the substrate and then removing a portion of the high-k insulating film located in the one conductivity type transistor region. .
しかしながら、非特許文献１の方法によれば、High-k絶縁膜の除去工程においてHigh-k絶縁膜にダメージが生じやすいという問題点がある。 However, according to the method of Non-Patent Document 1, there is a problem that the High-k insulating film is easily damaged in the removal process of the High-k insulating film.
それに対して、High-k絶縁膜の除去工程を伴わないHigh-k技術として、以下のような方法が提案されている。図１１（ａ）〜（ｄ）及び図１２（ａ）〜（ｄ）は、High-k絶縁膜をゲート絶縁膜として用いた従来の半導体装置の製造方法の各工程を示す断面図である。 On the other hand, the following method has been proposed as a high-k technique that does not involve a step of removing the high-k insulating film. FIGS. 11A to 11D and FIGS. 12A to 12D are cross-sectional views showing respective steps of a conventional method for manufacturing a semiconductor device using a high-k insulating film as a gate insulating film.
まず、図１１（ａ）に示すように、半導体基板７０１中に素子分離領域７０２を形成することにより、Ｎ型トランジスタ領域ＲｎとＰ型トランジスタ領域Ｒｐとを区画する。続いて、半導体基板７０１上の全面にHigh-k絶縁膜７０３及びＮ型トランジスタ用キャップ膜７０４を順次堆積する。
First, as shown in FIG. 11A, an
次に、図１１（ｂ）に示すように、Ｐ型トランジスタ領域Ｒｐに開口を有するフォトレジスト７０５をマスクとして、Ｐ型トランジスタ領域Ｒｐに位置するＮ型トランジスタ用キャップ膜７０４を除去する。
Next, as shown in FIG. 11B, the N-type
次に、図１１（ｃ）に示すように、フォトレジスト７０５を除去した後、半導体基板７０１上の全面にＰ型トランジスタ用キャップ膜７０６を堆積する。
Next, as shown in FIG. 11C, after removing the
その後、図１１（ｄ）に示すように、Ｎ型トランジスタ領域Ｒｎに開口を有するフォトレジスト７０７をマスクとして、Ｎ型トランジスタ領域Ｒｎに位置するＰ型トランジスタ用キャップ膜７０６を除去する。
Thereafter, as shown in FIG. 11D, the P-type
次に、図１２（ａ）に示すように、フォトレジスト７０７を除去した後、半導体基板７０１上の全面に金属膜７１０及びポリシリコン膜７１１を堆積し、その後、ポリシリコン膜７１１上にフォトレジストからなるゲート電極形成用パターン７１２を形成する。ここで、ポリシリコン膜７１１の形成工程等に伴う加熱により、High-k絶縁膜７０３とＮ型トランジスタ用キャップ膜７０４とが反応してＮ型トランジスタ用High-kゲート絶縁膜７０８が形成されると共にHigh-k絶縁膜７０３とＰ型トランジスタ用キャップ膜７０６とが反応してＰ型トランジスタ用High-kゲート絶縁膜７０９が形成される。
Next, as shown in FIG. 12A, after removing the
次に、ゲート電極形成用パターン７１２をマスクとして、ポリシリコン膜７１１及び金属膜７１０に対して順次エッチングを行った後、ゲート電極形成用パターン７１２を除去する。これにより、図１２（ｂ）に示すように、Ｎ型トランジスタ用ゲート電極７１３及びＰ型トランジスタ用ゲート電極７１４が形成される。その後、各ゲート電極７１３及び７１４の側壁上にオフセットスペーサー７１５を形成した後、イオン注入により、Ｎ型エクステンション領域７１６及びＰ型エクステンション領域７１７を形成する。
Next, the
次に、図１２（ｃ）に示すように、半導体基板７０１上の全面にシリコン酸化膜７１８及びシリコン窒化膜７１９を順次堆積した後、シリコン窒化膜７１９及びシリコン酸化膜７１８に対してエッチバックを行うことにより、各ゲート電極７１３及び７１４の側壁上にオフセットスペーサー７１５を介して、シリコン酸化膜７１８及びシリコン窒化膜７１９からなるサイドウォールスペーサー７２０を形成する。
Next, as shown in FIG. 12C, after a
その後、図１２（ｄ）に示すように、イオン注入により、Ｎ型ソース・ドレイン領域７２１及びＰ型ソース・ドレイン領域７２２を形成し、トランジスタ構造を完成させる。
Thereafter, as shown in FIG. 12D, an N-type source /
以上のような工程を行うことにより、Ｎ型トランジスタ領域Ｒｎ及びＰ型トランジスタ領域Ｒｐのそれぞれに最適なゲートスタック構造を形成することが可能となる。
しかしながら、図１１（ａ）〜（ｄ）及び図１２（ａ）〜（ｄ）に示す従来技術においては、図１１（ｂ）に示す工程でＰ型トランジスタ領域Ｒｐに位置するＮ型トランジスタ用キャップ膜７０４を除去する際に、Ｐ型トランジスタ領域Ｒｐに位置するHigh-k絶縁膜７０３に膜減りやダメージ等が発生する可能性がある。また、図１１（ｄ）に示す工程でもＮ型トランジスタ領域Ｒｎに位置するＰ型トランジスタ用キャップ膜７０６を除去する際に、Ｎ型トランジスタ用キャップ膜７０４に膜減りやダメージ等が発生する可能性がある。
However, in the prior art shown in FIGS. 11A to 11D and FIGS. 12A to 12D, the N-type transistor cap located in the P-type transistor region Rp in the step shown in FIG. 11B. When the
また、Ｐ型トランジスタ領域Ｒｐに開口を有するフォトレジスト７０５とＮ型トランジスタ領域Ｒｎに開口を有するフォトレジスト７０７との合わせズレがｐｎ境界部において発生した場合、High-k絶縁膜７０３や各キャップ膜７０４、７０５が不要な除去工程にさらされる危険が生じる。一般的に、ｐｎ境界部は素子分離（具体的にはShallow Trench Isolation（ＳＴＩ））上に設けられるが、前述の危険を回避するためには、合わせずれを考慮してＳＴＩ幅を増加させなければならないという新たな問題が生じる。
Further, when misalignment between the
さらに、ｐｎ境界部上でのキャップ膜除去時に発生したサイドエッチングがＮ型トランジスタ領域ＲｎやＰ型トランジスタ領域Ｒｐにまで到達してしまうことを回避するためにも、Ｎ型トランジスタ領域ＲｎとＰ型トランジスタ領域Ｒｐとの間の距離つまりＳＴＩ幅の短縮は困難である。 Further, in order to avoid the side etching generated when removing the cap film on the pn boundary from reaching the N-type transistor region Rn and the P-type transistor region Rp, the N-type transistor region Rn and the P-type It is difficult to shorten the distance between the transistor region Rp, that is, the STI width.
前記に鑑み、本発明は、ＳＴＩ幅の増加や信頼性の低下を招くことなく、所定の導電型トランジスタ領域においてHigh-kゲート絶縁膜と金属含有膜を有するゲート電極とからなる最適なゲート構造を実現できるようにすることを目的とする。 In view of the above, the present invention provides an optimal gate structure comprising a high-k gate insulating film and a gate electrode having a metal-containing film in a predetermined conductivity type transistor region without causing an increase in STI width or a decrease in reliability. It aims to be able to realize.
前記の目的を達成するために、本発明に係る第１の半導体装置は、半導体基板上にＮ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタとを備えた半導体装置であって、前記Ｎ型ＭＩＳトランジスタは、前記半導体基板上に形成された第１の高誘電率ゲート絶縁膜と、前記第１の高誘電率ゲート絶縁膜上に形成された第１のゲート電極とを備え、前記Ｐ型ＭＩＳトランジスタは、前記半導体基板上に形成された第２の高誘電率ゲート絶縁膜と、前記第２の高誘電率ゲート絶縁膜上に形成された第２のゲート電極とを備え、前記第１の高誘電率ゲート絶縁膜及び前記第２の高誘電率ゲート絶縁膜は共にランタノイドを含み、前記第２の高誘電率ゲート絶縁膜のみがさらに III族元素を含む。 In order to achieve the above object, a first semiconductor device according to the present invention is a semiconductor device including an N-type MIS transistor and a P-type MIS transistor on a semiconductor substrate, and the N-type MIS transistor includes: A first high dielectric constant gate insulating film formed on the semiconductor substrate; and a first gate electrode formed on the first high dielectric constant gate insulating film; A second high dielectric constant gate insulating film formed on the semiconductor substrate; and a second gate electrode formed on the second high dielectric constant gate insulating film; Both the gate insulating film and the second high dielectric constant gate insulating film contain a lanthanoid, and only the second high dielectric constant gate insulating film further contains a group III element.
尚、本願において、高誘電率膜（High-k膜）とは、比誘電率が１０以上の誘電体膜を意味する。 In the present application, the high dielectric constant film (High-k film) means a dielectric film having a relative dielectric constant of 10 or more.
本発明に係る第１の半導体装置において、前記第１のゲート電極及び前記第２のゲート電極は、同じ厚さを持つ同組成の金属含有膜を有していてもよい。 In the first semiconductor device according to the present invention, the first gate electrode and the second gate electrode may have a metal-containing film having the same thickness and the same composition.
本発明に係る第１の半導体装置において、前記ランタノイドはランタンであってもよい。 In the first semiconductor device according to the present invention, the lanthanoid may be lanthanum.
本発明に係る第１の半導体装置において、前記 III族元素はアルミニウムであってもよい。 In the first semiconductor device according to the present invention, the group III element may be aluminum.
本発明に係る第２の半導体装置は、半導体基板上に第１導電型ＭＩＳトランジスタと第２導電型ＭＩＳトランジスタとを備えた半導体装置であって、前記第１導電型ＭＩＳトランジスタは、前記半導体基板上に形成された第１の高誘電率ゲート絶縁膜と、前記第１の高誘電率ゲート絶縁膜上に形成された第１のゲート電極とを備え、前記第２導電型ＭＩＳトランジスタは、前記半導体基板上に形成された第２の高誘電率ゲート絶縁膜と、前記第２の高誘電率ゲート絶縁膜上に形成された第２のゲート電極とを備え、前記第１の高誘電率ゲート絶縁膜及び前記第２の高誘電率ゲート絶縁膜は同じ高誘電率膜からなり、前記第１のゲート電極及び前記第２のゲート電極は、実質的に同じ厚さを持つ異なる組成の金属含有膜を有する。 A second semiconductor device according to the present invention is a semiconductor device having a first conductivity type MIS transistor and a second conductivity type MIS transistor on a semiconductor substrate, wherein the first conductivity type MIS transistor is the semiconductor substrate. A first high dielectric constant gate insulating film formed on the first high dielectric constant gate insulating film; and a first gate electrode formed on the first high dielectric constant gate insulating film. A first high dielectric constant gate, comprising: a second high dielectric constant gate insulating film formed on a semiconductor substrate; and a second gate electrode formed on the second high dielectric constant gate insulating film. The insulating film and the second high dielectric constant gate insulating film are made of the same high dielectric constant film, and the first gate electrode and the second gate electrode contain metals of different compositions having substantially the same thickness. Has a membrane.
本発明に係る第２の半導体装置において、前記第２のゲート電極を構成する前記金属含有膜のみに所定の元素が導入されていてもよい。この場合、前記所定の元素は窒素又は炭素であってもよい。 In the second semiconductor device according to the present invention, a predetermined element may be introduced only into the metal-containing film constituting the second gate electrode. In this case, the predetermined element may be nitrogen or carbon.
本発明に係る第２の半導体装置において、前記高誘電率膜の材料は、前記第１のゲート電極が所定の仕事関数を持つように選択されていてもよい。 In the second semiconductor device according to the present invention, the material of the high dielectric constant film may be selected so that the first gate electrode has a predetermined work function.
本発明に係る第１の半導体装置の製造方法は、第１導電型ＭＩＳトランジスタ領域及び第２導電型ＭＩＳトランジスタ領域を含む半導体基板の上に高誘電率絶縁膜を形成する工程（ａ）と、前記高誘電率絶縁膜上に第１導電型ＭＩＳトランジスタ用キャップ膜を形成する工程（ｂ）と、前記第１導電型ＭＩＳトランジスタ用キャップ膜上に金属含有膜を堆積する工程（ｃ）と、前記工程（ｃ）の後に、前記第１導電型ＭＩＳトランジスタ領域を覆うマスクパターンを用いて、前記第２導電型ＭＩＳトランジスタ領域に位置する前記第１導電型ＭＩＳトランジスタ用キャップ膜にイオンを導入して第２導電型ＭＩＳトランジスタ用キャップ膜に改質した後、前記マスクパターンを除去する工程（ｄ）と、前記工程（ｄ）の後に、前記金属含有膜上にシリコン含有膜を堆積する工程（ｅ）と、前記金属含有膜及び前記シリコン含有膜をパターニングすることにより、第１導電型ＭＩＳトランジスタ用ゲート電極及び第２導電型ＭＩＳトランジスタ用ゲート電極を形成する工程（ｆ）とを備えている。 The first semiconductor device manufacturing method according to the present invention includes a step (a) of forming a high dielectric constant insulating film on a semiconductor substrate including a first conductivity type MIS transistor region and a second conductivity type MIS transistor region; A step (b) of forming a cap film for a first conductivity type MIS transistor on the high dielectric constant insulating film; a step (c) of depositing a metal-containing film on the cap film for the first conductivity type MIS transistor; After the step (c), ions are introduced into the cap film for the first conductivity type MIS transistor located in the second conductivity type MIS transistor region by using a mask pattern covering the first conductivity type MIS transistor region. (D) removing the mask pattern after modifying the cap film for the second conductivity type MIS transistor, and after the step (d), the metal-containing film A step (e) of depositing a silicon-containing film on the substrate, and patterning the metal-containing film and the silicon-containing film to form a gate electrode for the first conductivity type MIS transistor and a gate electrode for the second conductivity type MIS transistor. Step (f).
尚、キャップ膜は高誘電率絶縁膜と比較して薄く形成されるため、キャップ膜と高誘電率絶縁膜とを反応させて高誘電率ゲート絶縁膜を形成した場合、高誘電率ゲート絶縁膜の比誘電率は元の高誘電率絶縁膜の比誘電率と比べてほとんど変化しない。 Since the cap film is formed thinner than the high dielectric constant insulating film, when the high dielectric constant gate insulating film is formed by reacting the cap film and the high dielectric constant insulating film, the high dielectric constant gate insulating film is formed. The relative dielectric constant of the film hardly changes compared to the relative dielectric constant of the original high dielectric constant insulating film.
本発明に係る第１の半導体装置の製造方法において、前記工程（ｄ）の後に、熱処理を行って、前記高誘電率絶縁膜と前記第１導電型ＭＩＳトランジスタ用キャップ膜とを反応させることにより第１導電型ＭＩＳトランジスタ用ゲート絶縁膜を形成すると共に前記高誘電率絶縁膜と前記第２導電型ＭＩＳトランジスタ用キャップ膜とを反応させることにより第２導電型ＭＩＳトランジスタ用ゲート絶縁膜を形成する工程をさらに備えていてもよい。 In the first method of manufacturing a semiconductor device according to the present invention, after the step (d), a heat treatment is performed to react the high dielectric constant insulating film and the cap film for the first conductivity type MIS transistor. A gate insulating film for the first conductivity type MIS transistor is formed and a gate insulating film for the second conductivity type MIS transistor is formed by reacting the high dielectric constant insulating film and the cap film for the second conductivity type MIS transistor. You may further provide the process.
本発明に係る第１の半導体装置の製造方法において、前記第１導電型ＭＩＳトランジスタはＮ型ＭＩＳトランジスタであり、前記第２導電型ＭＩＳトランジスタはＰ型ＭＩＳトランジスタであり、前記第１導電型ＭＩＳトランジスタ用キャップ膜はランタノイド含有酸化膜であり、前記イオンは III族元素含有イオンであってもよい。 In the first method of manufacturing a semiconductor device according to the present invention, the first conductivity type MIS transistor is an N-type MIS transistor, the second conductivity type MIS transistor is a P-type MIS transistor, and the first conductivity type MIS transistor. The cap film for a transistor may be a lanthanoid-containing oxide film, and the ions may be group III element-containing ions.
本発明に係る第１の半導体装置の製造方法において、前記工程（ｄ）において、イオン注入法又はプラズマドーピング法を用いて前記第１導電型ＭＩＳトランジスタ用キャップ膜に前記イオンを導入してもよい。 In the first method for manufacturing a semiconductor device according to the present invention, in the step (d), the ions may be introduced into the cap film for the first conductivity type MIS transistor by using an ion implantation method or a plasma doping method. .
本発明に係る第２の半導体装置の製造方法は、第１導電型ＭＩＳトランジスタ領域及び第２導電型ＭＩＳトランジスタ領域を含む半導体基板の上に高誘電率絶縁膜を形成する工程（ａ）と、前記高誘電率絶縁膜上に金属含有膜を堆積する工程（ｂ）と、前記工程（ｂ）よりも後に、前記第１導電型ＭＩＳトランジスタ領域を覆う第１のマスクパターンを用いて、前記第２導電型ＭＩＳトランジスタ領域に位置する前記高誘電率絶縁膜に第１のイオンを導入して第２導電型ＭＩＳトランジスタ用高誘電率絶縁膜に改質した後、前記第１のマスクパターンを除去する工程（ｃ）と、前記工程（ｃ）の後に、前記金属含有膜上にシリコン含有膜を堆積する工程（ｄ）と、前記金属含有膜及び前記シリコン含有膜をパターニングすることにより、第１導電型ＭＩＳトランジスタ用ゲート電極及び第２導電型ＭＩＳトランジスタ用ゲート電極を形成する工程（ｅ）とを備えている。 A method for manufacturing a second semiconductor device according to the present invention includes a step (a) of forming a high dielectric constant insulating film on a semiconductor substrate including a first conductivity type MIS transistor region and a second conductivity type MIS transistor region; A step (b) of depositing a metal-containing film on the high dielectric constant insulating film, and a first mask pattern that covers the first conductivity type MIS transistor region after the step (b); A first ion is introduced into the high dielectric constant insulating film located in the two-conductivity MIS transistor region to modify the high-dielectric-constant insulating film for the second conductivity MIS transistor, and then the first mask pattern is removed. Performing the step (c), a step (d) of depositing a silicon-containing film on the metal-containing film after the step (c), and patterning the metal-containing film and the silicon-containing film. And a step (e) forming a conductive type MIS transistor gate electrode and the second conductive type MIS transistor gate electrode.
本発明に係る第２の半導体装置の製造方法において、前記第１導電型ＭＩＳトランジスタはＰ型ＭＩＳトランジスタであり、前記第２導電型ＭＩＳトランジスタはＮ型ＭＩＳトランジスタであり、前記第１のイオンはランタノイド含有イオンであってもよい。 In the second method of manufacturing a semiconductor device according to the present invention, the first conductivity type MIS transistor is a P-type MIS transistor, the second conductivity type MIS transistor is an N-type MIS transistor, and the first ion is It may be a lanthanoid-containing ion.
本発明に係る第２の半導体装置の製造方法において、前記高誘電率絶縁膜は、第１導電型ＭＩＳトランジスタ用高誘電率絶縁膜であってもよい。 In the second method of manufacturing a semiconductor device according to the present invention, the high dielectric constant insulating film may be a high dielectric constant insulating film for a first conductivity type MIS transistor.
本発明に係る第２の半導体装置の製造方法において、前記工程（ｂ）の後で前記工程（ｄ）の前に、前記第２導電型ＭＩＳトランジスタ領域を覆う第２のマスクパターンを用いて、前記第１導電型ＭＩＳトランジスタ領域に位置する前記高誘電率絶縁膜に第２のイオンを導入して第１導電型ＭＩＳトランジスタ用高誘電率絶縁膜に改質した後、前記第２のマスクパターンを除去する工程（ｆ）をさらに備えていてもよい。 In the second method of manufacturing a semiconductor device according to the present invention, using the second mask pattern covering the second conductivity type MIS transistor region after the step (b) and before the step (d), After introducing a second ion into the high dielectric constant insulating film located in the first conductive type MIS transistor region to modify the high dielectric constant insulating film for the first conductive type MIS transistor, the second mask pattern The method may further include a step (f) of removing.
本発明に係る第２の半導体装置の製造方法において、前記第２のイオンは III族元素含有イオンであってもよい。 In the second method for manufacturing a semiconductor device according to the present invention, the second ion may be a group III element-containing ion.
本発明に係る第３の半導体装置の製造方法は、第１導電型ＭＩＳトランジスタ領域及び第２導電型ＭＩＳトランジスタ領域を含む半導体基板の上に高誘電率絶縁膜を形成する工程（ａ）と、前記高誘電率絶縁膜上に第１導電型ＭＩＳトランジスタ用金属含有膜を堆積する工程（ｂ）と、前記工程（ｂ）の後に、前記第１導電型ＭＩＳトランジスタ領域を覆うマスクパターンを用いて、前記第２導電型ＭＩＳトランジスタ領域に位置する前記第１導電型ＭＩＳトランジスタ用金属含有膜にイオンを導入して第２導電型ＭＩＳトランジスタ用金属含有膜に改質した後、前記マスクパターンを除去する工程（ｃ）と、前記工程（ｃ）の後に、前記第１導電型ＭＩＳトランジスタ用金属含有膜上及び前記第２導電型ＭＩＳトランジスタ用金属含有膜上にシリコン含有膜を堆積する工程（ｄ）と、前記第１導電型ＭＩＳトランジスタ用金属含有膜及び前記シリコン含有膜をパターニングすることにより第１導電型ＭＩＳトランジスタ用ゲート電極を形成すると共に前記第２導電型ＭＩＳトランジスタ用金属含有膜及び前記シリコン含有膜をパターニングすることにより第２導電型ＭＩＳトランジスタ用ゲート電極を形成する工程（ｅ）とを備えている。 A third semiconductor device manufacturing method according to the present invention includes a step (a) of forming a high dielectric constant insulating film on a semiconductor substrate including a first conductivity type MIS transistor region and a second conductivity type MIS transistor region; A step (b) of depositing a metal-containing film for a first conductivity type MIS transistor on the high dielectric constant insulating film, and a mask pattern covering the first conductivity type MIS transistor region after the step (b). Then, ions are introduced into the metal-containing film for the first conductivity type MIS transistor located in the second conductivity type MIS transistor region to modify the metal-containing film for the second conductivity type MIS transistor, and then the mask pattern is removed. And after the step (c), on the first conductive type MIS transistor metal-containing film and on the second conductive type MIS transistor metal-containing film. A step (d) of depositing a silicon-containing film; and patterning the metal-containing film for the first conductivity type MIS transistor and the silicon-containing film to form a gate electrode for the first conductivity type MIS transistor and the second conductivity type. And (e) forming a second conductive type MIS transistor gate electrode by patterning the metal-containing film for the type MIS transistor and the silicon-containing film.
本発明に係る第３の半導体装置の製造方法において、前記工程（ｃ）は、熱処理を行って、前記イオンと前記第１導電型ＭＩＳトランジスタ用金属含有膜とを合金化して前記第２導電型ＭＩＳトランジスタ用金属含有膜を形成する工程を含んでいてもよい。 In the third method of manufacturing a semiconductor device according to the present invention, in the step (c), the second conductivity type is formed by alloying the ions and the metal-containing film for the first conductivity type MIS transistor by performing a heat treatment. A step of forming a metal-containing film for a MIS transistor may be included.
本発明に係る第３の半導体装置の製造方法において、前記イオンは窒素又は炭素を含有するイオンであってもよい。 In the third method for manufacturing a semiconductor device according to the present invention, the ions may be ions containing nitrogen or carbon.
本発明に係る第３の半導体装置の製造方法において、前記高誘電率絶縁膜は第１導電型ＭＩＳトランジスタ用高誘電率絶縁膜であってもよい。 In the third method of manufacturing a semiconductor device according to the present invention, the high dielectric constant insulating film may be a high dielectric constant insulating film for a first conductivity type MIS transistor.
本発明に係る第３の半導体装置の製造方法において、前記工程（ａ）と前記工程（ｂ）との間に、前記高誘電率絶縁膜上に第１導電型ＭＩＳトランジスタ用キャップ膜を形成する工程（ｆ）をさらに備え、前記工程（ｆ）の後に、熱処理を行って、前記高誘電率絶縁膜と前記第１導電型ＭＩＳトランジスタ用キャップ膜とを反応させることにより、第１導電型ＭＩＳトランジスタ用高誘電率絶縁膜を形成する工程（ｇ）をさらに備えていてもよい。 In the third method of manufacturing a semiconductor device according to the present invention, a cap film for a first conductivity type MIS transistor is formed on the high dielectric constant insulating film between the step (a) and the step (b). The method further includes a step (f), and a heat treatment is performed after the step (f) to react the high dielectric constant insulating film with the cap film for the first conductivity type MIS transistor, thereby causing the first conductivity type MIS to react. A step (g) of forming a high dielectric constant insulating film for a transistor may be further provided.
本発明によると、Ｎ型トランジスタ領域及びＰ型トランジスタ領域のそれぞれにおいてキャップ膜除去工程及びHigh-k絶縁膜除去工程が必要ないため、キャップ膜及びHigh-k絶縁膜に膜減りやダメージ等が発生することを防止できるので、ゲート絶縁膜の信頼性を向上させることができる。また、Ｎ型トランジスタ領域及びＰ型トランジスタ領域のそれぞれにおいて所望の実効仕事関数を持つゲート構造を実現するために、キャップ膜、High-k絶縁膜又は金属含有膜に対してイオンの導入を行うため、キャップ膜、High-k絶縁膜又は金属含有膜に対してマスクパターンを用いてエッチングを行う従来方法のようにマスクパターンの合わせズレやサイドエッチングを考慮してｐｎ境界部幅（ＳＴＩ幅）を増大させる必要がないので、半導体装置を微細化することが可能となる。 According to the present invention, the cap film removal process and the high-k insulating film removal process are not required in each of the N-type transistor region and the P-type transistor region, so that the cap film and the high-k insulating film are reduced or damaged. Therefore, the reliability of the gate insulating film can be improved. In addition, in order to realize a gate structure having a desired effective work function in each of the N-type transistor region and the P-type transistor region, ions are introduced into the cap film, the high-k insulating film, or the metal-containing film. , The pn boundary width (STI width) in consideration of misalignment of the mask pattern and side etching as in the conventional method of performing etching using a mask pattern on a cap film, a high-k insulating film, or a metal-containing film Since there is no need to increase the size, the semiconductor device can be miniaturized.
従って、本発明によると、ＳＴＩ幅の増加や信頼性の低下を招くことなく、所定の導電型トランジスタ領域においてHigh-kゲート絶縁膜と金属含有膜を有するゲート電極とからなる最適なゲート構造を実現することができる。 Therefore, according to the present invention, an optimum gate structure comprising a high-k gate insulating film and a gate electrode having a metal-containing film in a predetermined conductivity type transistor region without causing an increase in STI width or a decrease in reliability. Can be realized.
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
(First embodiment)
Hereinafter, a semiconductor device and a manufacturing method thereof according to a first embodiment of the present invention will be described with reference to the drawings. FIGS. 1A to 1D and FIGS. 2A to 2D are cross-sectional views showing respective steps of the semiconductor device manufacturing method according to the first embodiment.
まず、図１（ａ）に示すように、半導体基板１０１中に素子分離領域１０２を形成することにより、Ｎ型トランジスタ領域ＲｎとＰ型トランジスタ領域Ｒｐとを区画する。続いて、半導体基板１０１上の全面にHigh-k絶縁膜１０３、Ｎ型トランジスタ用キャップ膜１０４及び金属含有膜１０５を順次堆積する。ここで、High-k絶縁膜１０３としては例えば厚さ１．０〜３．０ｎｍ程度の酸化ハフニウム（ＨｆＯ）膜を、Ｎ型トランジスタ用キャップ膜１０４としては例えば厚さ０．３〜１．０ｎｍ程度の酸化ランタン（ＬａＯ）膜を、金属含有膜１０５としては例えば厚さ２．０〜１０ｎｍ程度の窒化チタン（ＴｉＮ）膜を用いる。また、High-k絶縁膜１０３と金属含有膜１０５つまりＴｉＮ膜との関係によって決まる実効仕事関数Ｗeff は４．５程度であるが、この値はＴｉＮ膜の堆積法等により調整可能である。
First, as shown in FIG. 1A, an
尚、本願においては、金属含有膜（メタルゲート電極材料）のみによって決まる通常の仕事関数と区別して、ゲート絶縁膜材料と金属含有膜との関係によって決まる仕事関数を実効仕事関数と称する。 In the present application, the work function determined by the relationship between the gate insulating film material and the metal-containing film is referred to as an effective work function, as distinguished from a normal work function determined only by the metal-containing film (metal gate electrode material).
次に、図１（ｂ）に示すように、Ｐ型トランジスタ領域Ｒｐに開口を有するフォトレジスト１０６をマスクとして、Ｐ型トランジスタ領域Ｒｐに位置するＮ型トランジスタ用キャップ膜１０４にイオン１０７をイオン注入法により導入した後、図１（ｃ）に示すように、フォトレジスト１０６を除去する。これにより、Ｐ型トランジスタ領域ＲｐにＮ型トランジスタ用キャップ膜１０４が改質されてなるＰ型トランジスタ用キャップ膜１０８が形成される。ここで、導入されるイオン１０７としては、アルミニウム（Ａｌ）やアルミナ（ＡｌＯ）等のイオンが望ましく、イオン１０７の加速エネルギーについては、Ｐ型トランジスタ用キャップ膜１０８におけるHigh-k絶縁膜１０３との界面近傍に、イオン１０７として注入される不純物の濃度ピークが位置するように設定することが望ましい。このようにすると、前述の界面近傍にＡｌダイポール層を効率的に形成することが可能となる。このＡｌダイポール層は、Ｎ型トランジスタ用キャップ膜１０４を構成するランタン酸化膜によって低減されたＰ型トランジスタゲート構造の実効仕事関数Ｗeff を増加させる作用を有している。すなわち、この作用によって、Ｎ型トランジスタ用キャップ膜１０４がＰ型トランジスタ用キャップ膜１０８に改質されるのである。
Next, as shown in FIG. 1B,
次に、図１（ｄ）に示すように、半導体基板１０１上の全面に厚さ８０〜１２０ｎｍ程度のポリシリコン膜１１１を堆積した後、アニールを行うことにより、High-k絶縁膜１０３とＮ型トランジスタ用キャップ膜１０４とを反応させてＮ型トランジスタ用High-kゲート絶縁膜１０９を形成すると共にHigh-k絶縁膜１０３とＰ型トランジスタ用キャップ膜１０８とを反応させてＰ型トランジスタ用High-kゲート絶縁膜１１０を形成する。ここで、Ｎ型トランジスタ用High-kゲート絶縁膜１０９及びＰ型トランジスタ用High-kゲート絶縁膜１１０は共に酸化ハフニウム（ＨｆＯ）を主成分とし且つランタン（Ｌａ）を含み、Ｐ型トランジスタ用High-kゲート絶縁膜１１０のみがアルミニウム（Ａｌ）を含む。ここで、Ｎ型トランジスタ用High-kゲート絶縁膜１０９と金属膜（ＴｉＮ膜）１０５との関係によって決まるＮ型トランジスタゲート構造の実効仕事関数Ｗeff は４．２程度以下であり、Ｐ型トランジスタ用High-kゲート絶縁膜１１０と金属膜（ＴｉＮ膜）１０５との関係によって決まるＰ型トランジスタゲート構造の実効仕事関数Ｗeff は４．８程度である。
Next, as shown in FIG. 1D, after depositing a
尚、本実施形態では、ポリシリコン膜１１１の堆積工程とは別にアニール工程を行ったが、このアニール工程を行わなくても、ポリシリコン膜１１１の形成工程での加熱処理やその後の工程での加熱処理（例えば注入イオンに対する活性化アニール等）によって、Ｎ型トランジスタ用High-kゲート絶縁膜１０９及びＰ型トランジスタ用High-kゲート絶縁膜１１０を形成することができる。
In this embodiment, the annealing process is performed separately from the deposition process of the
その後、図２（ａ）に示すように、ポリシリコン膜１１１上にフォトレジストからなるゲート電極形成用パターン１１２を形成した後、ゲート電極形成用パターン１１２をマスクとして、ポリシリコン膜１１１及び金属含有膜１０５に対して順次エッチングを行い、その後、ゲート電極形成用パターン１１２を除去する。これにより、図２（ｂ）に示すように、半導体基板１０１におけるＮ型トランジスタ領域Ｒｎ上には、Ｎ型トランジスタ用High-kゲート絶縁膜１０９を介して、金属含有膜１０５及びポリシリコン膜１１１からなるＮ型トランジスタ用ゲート電極１１３が形成される一方、半導体基板１０１におけるＰ型トランジスタ領域Ｒｐ上には、Ｐ型トランジスタ用High-kゲート絶縁膜１１０を介して、金属含有膜１０５及びポリシリコン膜１１１からなるＰ型トランジスタ用ゲート電極１１４が形成される。すなわち、Ｎ型トランジスタ用ゲート電極１１３及びＰ型トランジスタ用ゲート電極１１４は同じ厚さを持つ同じ組成（ＴｉＮ）の金属含有膜１０５を有している。その後、各ゲート電極１１３及び１１４の側壁上にオフセットスペーサー１１５を形成した後、イオン注入により、Ｎ型エクステンション領域１１６及びＰ型エクステンション領域１１７を形成する。ここで、オフセットスペーサー１１５としては、例えば厚さ３〜６ｎｍ程度のシリコン酸化膜又はシリコン窒化膜を用いる。
2A, after forming a gate
次に、図２（ｃ）に示すように、半導体基板１０１上の全面に厚さ５〜１０ｎｍ程度のシリコン酸化膜１１８及び厚さ１５〜３０ｎｍ程度のシリコン窒化膜１１９を順次堆積した後、シリコン窒化膜１１９及びシリコン酸化膜１１８に対してエッチバックを行うことにより、各ゲート電極１１３及び１１４の側壁上にオフセットスペーサー１１５を介して、シリコン酸化膜１１８及びシリコン窒化膜１１９からなるサイドウォールスペーサー１２０を形成する。
Next, as shown in FIG. 2C, a
その後、図２（ｄ）に示すように、イオン注入により、Ｎ型ソース・ドレイン領域１２１及びＰ型ソース・ドレイン領域１２２を形成し、トランジスタ構造を完成させる。
Thereafter, as shown in FIG. 2D, an N-type source /
以上のような工程を行うことにより、Ｎ型トランジスタ領域Ｒｎ及びＰ型トランジスタ領域Ｒｐのそれぞれに異なる最適ゲートスタック構造を形成することが可能となる。 By performing the steps as described above, different optimum gate stack structures can be formed in each of the N-type transistor region Rn and the P-type transistor region Rp.
以上に説明したように、第１の実施形態によると、Ｎ型トランジスタ領域Ｒｎ及びＰ型トランジスタ領域ＲｐのそれぞれにおいてHigh-k絶縁膜１０３及び各キャップ膜１０４、１０８のいずれもキャップ膜除去工程にさらされることが全くないため、High-k絶縁膜１０３及び各キャップ膜１０４、１０８に膜減りやダメージ等が発生することを防止できるので、Ｎ型トランジスタ用High-kゲート絶縁膜１０９及びＰ型トランジスタ用High-kゲート絶縁膜１１０の信頼性を向上させることができる。
As described above, according to the first embodiment, in each of the N-type transistor region Rn and the P-type transistor region Rp, both the high-
また、第１の実施形態によると、Ｎ型トランジスタ領域Ｒｎ及びＰ型トランジスタ領域Ｒｐのそれぞれにおいて所望の実効仕事関数を持つゲート構造を実現するために、Ｎ型トランジスタ用キャップ膜１０４に対してイオン１０７の導入を行ってＰ型トランジスタ用キャップ膜１０８に改質する。このため、キャップ膜、High-k絶縁膜又は金属含有膜に対してマスクパターンを用いてエッチングを行う従来方法のようにマスクパターンの合わせズレやサイドエッチングを考慮してｐｎ境界部幅（ＳＴＩ幅）を増大させる必要がないので、半導体装置を微細化することが可能となる。
Further, according to the first embodiment, in order to realize a gate structure having a desired effective work function in each of the N-type transistor region Rn and the P-type transistor region Rp, ions are applied to the N-type
従って、第１の実施形態によると、ＳＴＩ幅の増加や信頼性の低下を防止しつつ、所定の導電型トランジスタ領域においてHigh-kゲート絶縁膜と金属含有膜を有するゲート電極とからなる最適なゲート構造を実現することができる。 Therefore, according to the first embodiment, it is possible to optimally include a high-k gate insulating film and a gate electrode having a metal-containing film in a predetermined conductivity type transistor region while preventing an increase in STI width and a decrease in reliability. A gate structure can be realized.
尚、第１の実施形態において、半導体基板１０１上の全面にＮ型トランジスタ用キャップ膜１０４を堆積した後、Ｐ型トランジスタ領域Ｒｐに位置するＮ型トランジスタ用キャップ膜１０４をＰ型トランジスタ用キャップ膜１０８に改質した。しかし、これに代えて、半導体基板１０１上の全面にＰ型トランジスタ用キャップ膜を堆積した後、Ｎ型トランジスタ領域Ｒｎに位置するＰ型トランジスタ用キャップ膜をＮ型トランジスタ用キャップ膜に改質してもよいことは言うまでもない。
In the first embodiment, after the N-type
また、第１の実施形態において、Ｐ型トランジスタ領域Ｒｐに位置するＮ型トランジスタ用キャップ膜１０４にイオン１０７をイオン注入法によって導入したが、これに代えて、イオン１０７をプラズマドーピング等のプラズマ処理を用いて導入した場合にも本実施形態と同等の効果を得ることができる。
In the first embodiment, the
また、第１の実施形態において、Ｎ型トランジスタ用キャップ膜１０４として酸化ランタン（ＬａＯ）膜を用いたが、これに代えて、他のランタノイド（Ｃｅ、Ｐｒ等）を含有する酸化膜を用いた場合にも本実施形態と同等の効果を得ることができる。
In the first embodiment, a lanthanum oxide (LaO) film is used as the N-type
また、第１の実施形態において、Ｎ型トランジスタ用キャップ膜１０４をＰ型トランジスタ用キャップ膜１０８に改質するためのイオン１０７として、アルミニウム（Ａｌ）やアルミナ（ＡｌＯ）等のイオンを用いたが、これに代えて、他の III族元素（Ｂ、Ｇａ等）を含有するイオンを用いた場合にも本実施形態と同等の効果を得ることができる。
In the first embodiment, ions such as aluminum (Al) and alumina (AlO) are used as the
また、第１の実施形態において、High-k絶縁膜１０３の材料として酸化ハフニウム（ＨｆＯ）を用いたが、これに代えて、他のHigh-k材料（酸化ジルコニウム（ＺｒＯ）等）を用いた場合にも本実施形態と同等の効果を得ることができる。
In the first embodiment, hafnium oxide (HfO) is used as the material of the high-
また、第１の実施形態において、Ｎ型トランジスタ用ゲート電極１１３及びＰ型トランジスタ用ゲート電極１１４に含まれる金属含有膜１０５としてＴｉＮ膜を用いたが、これに代えて、他の金属含有膜（ＴｉＮＯ膜、ＴａＮ膜、ＴａＣＮ膜又はＴａＣＮＯ膜等）を用いた場合にも本実施形態と同等の効果を得ることができる。
In the first embodiment, the TiN film is used as the metal-containing
また、第１の実施形態において、Ｎ型トランジスタ用ゲート電極１１３及びＰ型トランジスタ用ゲート電極１１４に含まれるシリコン含有膜としてポリシリコン膜１１１を用いたが、これに代えて、アモルファスシリコン膜等の他のシリコン含有膜を用いた場合にも本実施形態と同等の効果を得ることができる。
Further, in the first embodiment, the
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。図３（ａ）〜（ｄ）及び図４（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
(Second Embodiment)
Hereinafter, a semiconductor device and a manufacturing method thereof according to a second embodiment of the present invention will be described with reference to the drawings. FIGS. 3A to 3D and FIGS. 4A to 4D are cross-sectional views showing respective steps of the semiconductor device manufacturing method according to the second embodiment.
まず、図３（ａ）に示すように、半導体基板２０１中に素子分離領域２０２を形成することにより、Ｎ型トランジスタ領域ＲｎとＰ型トランジスタ領域Ｒｐとを区画する。続いて、半導体基板２０１上の全面にＰ型トランジスタ用High-kゲート絶縁膜２０３及び金属含有膜２０４を順次堆積する。ここで、Ｐ型トランジスタ用High-kゲート絶縁膜２０３としては例えば厚さ１．０〜３．０ｎｍ程度の酸化ハフニウム（ＨｆＯ）膜を、金属含有膜２０４としては例えば厚さ２．０〜１０ｎｍ程度の窒化チタン（ＴｉＮ）膜を用いる。これにより、Ｐ型トランジスタ用High-kゲート絶縁膜２０３と金属含有膜２０４つまりＴｉＮ膜との関係によって決まる実効仕事関数Ｗeff を４．８以上に設定することができる。尚、この値はＴｉＮ膜の堆積法等により調整可能である。
First, as shown in FIG. 3A, an N-type transistor region Rn and a P-type transistor region Rp are partitioned by forming an
次に、図３（ｂ）に示すように、Ｎ型トランジスタ領域Ｒｎに開口を有するフォトレジスト２０５をマスクとして、Ｎ型トランジスタ領域Ｒｎに位置するＰ型トランジスタ用High-kゲート絶縁膜２０３にイオン２０６をイオン注入法により導入した後、図３（ｃ）に示すように、フォトレジスト２０５を除去する。これにより、Ｎ型トランジスタ領域ＲｎにＰ型トランジスタ用High-kゲート絶縁膜２０３が改質されてなるＮ型トランジスタ用High-kゲート絶縁膜２０７が形成される。ここで、導入されるイオン２０６としては、ランタニウム（Ｌａ）や酸化ランタン（ＬａＯ）等のイオンが望ましく、イオン２０６の加速エネルギーについては、Ｎ型トランジスタ用High-kゲート絶縁膜２０７における金属含有膜２０４との界面近傍に、イオン２０６として注入される不純物の濃度ピークが位置するように設定することが望ましい。このようにすると、Ｎ型トランジスタ用High-kゲート絶縁膜２０７中のＬａ濃度分布を金属含有膜２０４から半導体基板２０１に向けて徐々に減少させることが可能となる。ここで、注入されたランタニウム（Ｌａ）は、Ｎ型トランジスタ用High-kゲート絶縁膜２０７と金属含有膜２０４との関係によって決まる実効仕事関数Ｗeff を４．２程度以下に低減させる作用を有している。すなわち、この作用によって、Ｐ型トランジスタ用High-kゲート絶縁膜２０３がＮ型トランジスタ用High-kゲート絶縁膜２０７に改質されるのである。
Next, as shown in FIG. 3B, ions are applied to the P-type transistor high-k
尚、本実施形態において、Ｐ型トランジスタ用High-kゲート絶縁膜２０３とイオン２０６とを十分に反応させるために、イオン２０６の導入後にアニールを実施してもよいが、当該アニールを行わない場合にも、後述するポリシリコン膜２０８の形成工程での加熱処理やその後の工程での加熱処理（例えば注入イオンに対する活性化アニール等）によって、Ｐ型トランジスタ用High-kゲート絶縁膜２０３とイオン２０６とを反応させてＮ型トランジスタ用High-kゲート絶縁膜２０７を形成することができる。
In this embodiment, in order to sufficiently react the P-type transistor high-k
次に、図３（ｄ）に示すように、半導体基板２０１上の全面に厚さ８０〜１２０ｎｍ程度のポリシリコン膜２０８を堆積する。
Next, as shown in FIG. 3D, a
その後、図４（ａ）に示すように、ポリシリコン膜２０８上にフォトレジストからなるゲート電極形成用パターン２０９を形成した後、ゲート電極形成用パターン２０９をマスクとして、ポリシリコン膜２０８及び金属含有膜２０４に対して順次エッチングを行い、その後、ゲート電極形成用パターン２０９を除去する。これにより、図４（ｂ）に示すように、半導体基板２０１におけるＮ型トランジスタ領域Ｒｎ上には、Ｎ型トランジスタ用High-kゲート絶縁膜２０７を介して、金属含有膜２０４及びポリシリコン膜２０８からなるＮ型トランジスタ用ゲート電極２１０が形成される一方、半導体基板２０１におけるＰ型トランジスタ領域Ｒｐ上には、Ｐ型トランジスタ用High-kゲート絶縁膜２０３を介して、金属含有膜２０４及びポリシリコン膜２０８からなるＰ型トランジスタ用ゲート電極２１１が形成される。すなわち、Ｎ型トランジスタ用ゲート電極２１０及びＰ型トランジスタ用ゲート電極２１１は同じ厚さを持つ同じ組成（ＴｉＮ）の金属含有膜２０４を有している。その後、各ゲート電極２１０及び２１１の側壁上にオフセットスペーサー２１２を形成した後、イオン注入により、Ｎ型エクステンション領域２１３及びＰ型エクステンション領域２１４を形成する。ここで、オフセットスペーサー２１２としては、例えば厚さ３〜６ｎｍ程度のシリコン酸化膜又はシリコン窒化膜を用いる。
4A, after forming a gate
次に、図４（ｃ）に示すように、半導体基板２０１上の全面に厚さ５〜１０ｎｍ程度のシリコン酸化膜２１５及び厚さ１５〜３０ｎｍ程度のシリコン窒化膜２１６を順次堆積した後、シリコン窒化膜２１６及びシリコン酸化膜２１５に対してエッチバックを行うことにより、各ゲート電極２１０及び２１１の側壁上にオフセットスペーサー２１２を介して、シリコン酸化膜２１５及びシリコン窒化膜２１６からなるサイドウォールスペーサー２１７を形成する。
Next, as shown in FIG. 4C, a
その後、図４（ｄ）に示すように、イオン注入により、Ｎ型ソース・ドレイン領域２１８及びＰ型ソース・ドレイン領域２１９を形成し、トランジスタ構造を完成させる。
Thereafter, as shown in FIG. 4D, an N-type source /
以上のような工程を行うことにより、Ｎ型トランジスタ領域Ｒｎ及びＰ型トランジスタ領域Ｒｐのそれぞれに異なる最適ゲートスタック構造を形成することが可能となる。 By performing the steps as described above, different optimum gate stack structures can be formed in each of the N-type transistor region Rn and the P-type transistor region Rp.
以上に説明したように、第２の実施形態によると、Ｎ型トランジスタ領域Ｒｎ及びＰ型トランジスタ領域ＲｐのそれぞれにおいてHigh-kゲート絶縁膜２０３及び２０７のいずれもHigh-kゲート絶縁膜除去工程や金属含有膜除去工程にさらされることがないため、High-kゲート絶縁膜２０３及び２０７に膜減りやダメージ等が発生することを防止できるので、High-kゲート絶縁膜２０３及び２０７、具体的にはＰ型トランジスタ用High-kゲート絶縁膜２０３及びＮ型トランジスタ用High-kゲート絶縁膜２０７の信頼性を向上させることができる。
As described above, according to the second embodiment, both the High-k
また、第２の実施形態によると、Ｎ型トランジスタ領域Ｒｎ及びＰ型トランジスタ領域Ｒｐのそれぞれにおいて所望の実効仕事関数を持つゲート構造を実現するために、Ｐ型トランジスタ用High-kゲート絶縁膜２０３に対してイオン２０６の導入を行ってＮ型トランジスタ用High-kゲート絶縁膜２０７に改質する。このため、キャップ膜、High-k絶縁膜又は金属含有膜に対してマスクパターンを用いてエッチングを行う従来方法のようにマスクパターンの合わせズレやサイドエッチングを考慮してｐｎ境界部幅（ＳＴＩ幅）を増大させる必要がないので、半導体装置を微細化することが可能となる。
According to the second embodiment, in order to realize a gate structure having a desired effective work function in each of the N-type transistor region Rn and the P-type transistor region Rp, the High-k
従って、第２の実施形態によると、ＳＴＩ幅の増加や信頼性の低下を防止しつつ、所定の導電型トランジスタ領域においてHigh-kゲート絶縁膜と金属含有膜を有するゲート電極とからなる最適なゲート構造を実現することができる。 Therefore, according to the second embodiment, it is possible to prevent the increase in the STI width and the decrease in reliability, and to optimize the gate electrode having the high-k gate insulating film and the metal-containing film in the predetermined conductivity type transistor region. A gate structure can be realized.
尚、第２の実施形態において、半導体基板２０１上の全面にＰ型トランジスタ用High-kゲート絶縁膜２０３を堆積した後、Ｎ型トランジスタ領域Ｒｎに位置するＰ型トランジスタ用High-kゲート絶縁膜２０３をＮ型トランジスタ用High-kゲート絶縁膜２０７に改質した。しかし、これに代えて、半導体基板２０１上の全面にＮ型トランジスタ用High-kゲート絶縁膜を堆積した後、Ｐ型トランジスタ領域Ｒｐに位置するＮ型トランジスタ用High-kゲート絶縁膜をＰ型トランジスタ用High-kゲート絶縁膜に改質してもよいことは言うまでもない。
In the second embodiment, after the P-type transistor high-k
また、第２の実施形態において、Ｎ型トランジスタ領域Ｒｎに位置するＰ型トランジスタ用High-kゲート絶縁膜２０３にイオン２０６をイオン注入法によって導入したが、これに代えて、イオン２０６をプラズマドーピング等のプラズマ処理を用いて導入した場合にも本実施形態と同等の効果を得ることができる。
In the second embodiment,
また、第２の実施形態において、Ｐ型トランジスタ用High-kゲート絶縁膜２０３をＮ型トランジスタ用High-kゲート絶縁膜２０７に改質するためのイオン２０６として、ランタニウム（Ｌａ）や酸化ランタン（ＬａＯ）等のイオンを用いたが、これに代えて、他のランタノイド（Ｃｅ、Ｐｒ等）を含有するイオンを用いた場合にも本実施形態と同等の効果を得ることができる。
In the second embodiment, lanthanum (La) or lanthanum oxide (as the
また、第２の実施形態において、High-kゲート絶縁膜２０３及び２０７の材料として酸化ハフニウム（ＨｆＯ）膜を用いたが、これに代えて、他のHigh-k材料（酸化ジルコニウム（ＺｒＯ）等）を用いた場合にも本実施形態と同等の効果を得ることができる。
In the second embodiment, the hafnium oxide (HfO) film is used as the material of the high-k
また、第２の実施形態において、Ｎ型トランジスタ用ゲート電極２１０及びＰ型トランジスタ用ゲート電極２１１に含まれる金属含有膜２０４としてＴｉＮ膜を用いたが、これに代えて、他の金属含有膜（ＴｉＮＯ膜、ＴａＮ膜、ＴａＣＮ膜又はＴａＣＮＯ膜等）を用いた場合にも本実施形態と同等の効果を得ることができる。
In the second embodiment, the TiN film is used as the metal-containing
また、第２の実施形態において、Ｎ型トランジスタ用ゲート電極２１０及びＰ型トランジスタ用ゲート電極２１１に含まれるシリコン含有膜としてポリシリコン膜２０８を用いたが、これに代えて、アモルファスシリコン膜等の他のシリコン含有膜を用いた場合にも本実施形態と同等の効果を得ることができる。
Further, in the second embodiment, the
（第２の実施形態の変形例）
以下、本発明の第２の実施形態の変形例に係る半導体装置及びその製造方法について、図面を参照しながら説明する。図５（ａ）〜（ｃ）及び図６（ａ）〜（ｄ）は、第２の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
(Modification of the second embodiment)
Hereinafter, a semiconductor device and a method for manufacturing the same according to a modification of the second embodiment of the present invention will be described with reference to the drawings. FIGS. 5A to 5C and FIGS. 6A to 6D are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor device according to a modification of the second embodiment.
まず、第２の実施形態と同様に、図３（ａ）に示すように、半導体基板２０１中に素子分離領域２０２を形成することにより、Ｎ型トランジスタ領域ＲｎとＰ型トランジスタ領域Ｒｐとを区画する。続いて、半導体基板２０１上の全面にHigh-kゲート絶縁膜２０３及び金属含有膜２０４を順次堆積する。すなわち、第２の実施形態ではＰ型トランジスタ用High-kゲート絶縁膜２０３を堆積したのに対して、本変形例ではHigh-kゲート絶縁膜２０３を堆積する。ここで、High-kゲート絶縁膜２０３としては例えば厚さ１．０〜３．０ｎｍ程度の酸化ハフニウム（ＨｆＯ）膜を、金属含有膜２０４としては例えば厚さ２．０〜１０ｎｍ程度の窒化チタン（ＴｉＮ）膜を用いる。また、High-k絶縁膜２０３と金属含有膜２０４つまりＴｉＮ膜との関係によって決まる実効仕事関数Ｗeff は４．５程度であるが、この値はＴｉＮ膜の堆積法等により調整可能である。
First, as in the second embodiment, as shown in FIG. 3A, an
次に、第２の実施形態と同様に、図３（ｂ）に示すように、Ｎ型トランジスタ領域Ｒｎに開口を有するフォトレジスト２０５をマスクとして、Ｎ型トランジスタ領域Ｒｎに位置するHigh-kゲート絶縁膜２０３にイオン２０６をイオン注入法により導入した後、第２の実施形態と同様に、図３（ｃ）に示すように、フォトレジスト２０５を除去する。これにより、Ｎ型トランジスタ領域ＲｎにHigh-kゲート絶縁膜２０３が改質されてなるＮ型トランジスタ用High-kゲート絶縁膜２０７が形成される。ここで、導入されるイオン２０６としては、ランタニウム（Ｌａ）や酸化ランタン（ＬａＯ）等のイオンが望ましく、イオン２０６の加速エネルギーについては、Ｎ型トランジスタ用High-kゲート絶縁膜２０７における金属含有膜２０４との界面近傍に、イオン２０６として注入される不純物の濃度ピークが位置するように設定することが望ましい。このようにすると、Ｎ型トランジスタ用High-kゲート絶縁膜２０７中のＬａ濃度分布を金属含有膜２０４から半導体基板２０１に向けて徐々に減少させることが可能となる。ここで、注入されたランタニウム（Ｌａ）は、Ｎ型トランジスタ用High-kゲート絶縁膜２０７と金属含有膜２０４との関係によって決まる実効仕事関数Ｗeff を４．２程度以下に低減させる作用を有している。すなわち、この作用によって、High-kゲート絶縁膜２０３がＮ型トランジスタ用High-kゲート絶縁膜２０７に改質されるのである。
Next, as in the second embodiment, as shown in FIG. 3B, a High-k gate located in the N-type transistor region Rn with the
尚、本変形例において、High-kゲート絶縁膜２０３とイオン２０６とを十分に反応させるために、イオン２０６の導入後にアニールを実施してもよいが、当該アニールを行わない場合にも、後述するポリシリコン膜２０８の形成工程での加熱処理やその後の工程での加熱処理（例えば注入イオンに対する活性化アニール等）によって、High-kゲート絶縁膜２０３とイオン２０６とを反応させてＮ型トランジスタ用High-kゲート絶縁膜２０７を形成することができる。
In this modification, in order to sufficiently react the high-k
次に、図５（ａ）に示すように、Ｐ型トランジスタ領域Ｒｐに開口を有するフォトレジスト２２１をマスクとして、Ｐ型トランジスタ領域Ｒｐに位置するHigh-kゲート絶縁膜２０３にイオン２２２をイオン注入法により導入した後、図５（ｂ）に示すように、フォトレジスト２２１を除去する。これにより、Ｐ型トランジスタ領域ＲｐにHigh-kゲート絶縁膜２０３が改質されてなるＰ型トランジスタ用High-kゲート絶縁膜２２３が形成される。ここで、導入されるイオン２２２としては、アルミニウム（Ａｌ）やアルミナ（ＡｌＯ）等のイオンが望ましく、イオン２２２の加速エネルギーについては、Ｐ型トランジスタ用High-kゲート絶縁膜２２３における金属含有膜２０４との界面近傍に、イオン２２２として注入される不純物の濃度ピークが位置するように設定することが望ましい。このようにすると、前述の界面近傍にＡｌダイポール層を効率的に形成することが可能となる。このＡｌダイポール層は、Ｐ型トランジスタ用High-kゲート絶縁膜２２３と金属含有膜２０４との関係によって決まる実効仕事関数Ｗeff を４．８程度以上に増加させる作用を有している。すなわち、この作用によって、High-kゲート絶縁膜２０３がＰ型トランジスタ用High-kゲート絶縁膜２２３に改質されるのである。
Next, as shown in FIG. 5A,
尚、本変形例において、High-kゲート絶縁膜２０３とイオン２２２とを十分に反応させるために、イオン２２２の導入後にアニールを実施してもよいが、当該アニールを行わない場合にも、後述するポリシリコン膜２０８の形成工程での加熱処理やその後の工程での加熱処理（例えば注入イオンに対する活性化アニール等）によって、High-kゲート絶縁膜２０３とイオン２０６とを反応させてＰ型トランジスタ用High-kゲート絶縁膜２２３を形成することができる。
In this modification, in order to sufficiently react the high-k
次に、図５（ｃ）に示すように、半導体基板２０１上の全面に厚さ８０〜１２０ｎｍ程度のポリシリコン膜２０８を堆積する。
Next, as shown in FIG. 5C, a
その後、図６（ａ）に示すように、ポリシリコン膜２０８上にフォトレジストからなるゲート電極形成用パターン２０９を形成した後、ゲート電極形成用パターン２０９をマスクとして、ポリシリコン膜２０８及び金属含有膜２０４に対して順次エッチングを行い、その後、ゲート電極形成用パターン２０９を除去する。これにより、図６（ｂ）に示すように、半導体基板２０１におけるＮ型トランジスタ領域Ｒｎ上には、Ｎ型トランジスタ用High-kゲート絶縁膜２０７を介して、金属含有膜２０４及びポリシリコン膜２０８からなるＮ型トランジスタ用ゲート電極２１０が形成される一方、半導体基板２０１におけるＰ型トランジスタ領域Ｒｐ上には、Ｐ型トランジスタ用High-kゲート絶縁膜２２３を介して、金属含有膜２０４及びポリシリコン膜２０８からなるＰ型トランジスタ用ゲート電極２１１が形成される。すなわち、Ｎ型トランジスタ用ゲート電極２１０及びＰ型トランジスタ用ゲート電極２１１は同じ厚さを持つ同じ組成（ＴｉＮ）の金属含有膜２０４を有している。その後、各ゲート電極２１０及び２１１の側壁上にオフセットスペーサー２１２を形成した後、イオン注入により、Ｎ型エクステンション領域２１３及びＰ型エクステンション領域２１４を形成する。ここで、オフセットスペーサー２１２としては、例えば厚さ３〜６ｎｍ程度のシリコン酸化膜又はシリコン窒化膜を用いる。
6A, after forming a gate
次に、図６（ｃ）に示すように、半導体基板２０１上の全面に厚さ５〜１０ｎｍ程度のシリコン酸化膜２１５及び厚さ１５〜３０ｎｍ程度のシリコン窒化膜２１６を順次堆積した後、シリコン窒化膜２１６及びシリコン酸化膜２１５に対してエッチバックを行うことにより、各ゲート電極２１０及び２１１の側壁上にオフセットスペーサー２１２を介して、シリコン酸化膜２１５及びシリコン窒化膜２１６からなるサイドウォールスペーサー２１７を形成する。
Next, as shown in FIG. 6C, a
その後、図６（ｄ）に示すように、イオン注入により、Ｎ型ソース・ドレイン領域２１８及びＰ型ソース・ドレイン領域２１９を形成し、トランジスタ構造を完成させる。
Thereafter, as shown in FIG. 6D, an N-type source /
以上のような工程を行うことにより、Ｎ型トランジスタ領域Ｒｎ及びＰ型トランジスタ領域Ｒｐのそれぞれに異なる最適ゲートスタック構造を形成することが可能となる。 By performing the steps as described above, different optimum gate stack structures can be formed in each of the N-type transistor region Rn and the P-type transistor region Rp.
以上に説明したように、第２の実施形態の変形例によると、Ｎ型トランジスタ領域Ｒｎ及びＰ型トランジスタ領域ＲｐのそれぞれにおいてHigh-kゲート絶縁膜２０７及び２２３のいずれもHigh-kゲート絶縁膜除去工程や金属含有膜除去工程にさらされることがないため、High-kゲート絶縁膜２０７及び２２３に膜減りやダメージ等が発生することを防止できるので、High-kゲート絶縁膜２０７及び２２３、具体的にはＮ型トランジスタ用High-kゲート絶縁膜２０７及びＰ型トランジスタ用High-kゲート絶縁膜２２３の信頼性を向上させることができる。
As described above, according to the modification of the second embodiment, both the high-k
また、第２の実施形態の変形例によると、Ｎ型トランジスタ領域Ｒｎ及びＰ型トランジスタ領域Ｒｐのそれぞれにおいて所望の実効仕事関数を持つゲート構造を実現するために、High-kゲート絶縁膜２０３に対してイオン２０６及び２２２の導入を行ってＮ型トランジスタ用High-kゲート絶縁膜２０７及びＰ型トランジスタ用High-kゲート絶縁膜２２３に改質する。このため、キャップ膜、High-k絶縁膜又は金属含有膜に対してマスクパターンを用いてエッチングを行う従来方法のようにマスクパターンの合わせズレやサイドエッチングを考慮してｐｎ境界部幅（ＳＴＩ幅）を増大させる必要がないので、半導体装置を微細化することが可能となる。
Further, according to the modification of the second embodiment, the high-k
従って、第２の実施形態の変形例によると、ＳＴＩ幅の増加や信頼性の低下を防止しつつ、所定の導電型トランジスタ領域においてHigh-kゲート絶縁膜と金属含有膜を有するゲート電極とからなる最適なゲート構造を実現することができる。 Therefore, according to the modification of the second embodiment, the high-k gate insulating film and the gate electrode having the metal-containing film are formed in the predetermined conductivity type transistor region while preventing an increase in STI width and a decrease in reliability. An optimal gate structure can be realized.
尚、第２の実施形態の変形例において、High-kゲート絶縁膜２０３にイオン２０６及び２２２をイオン注入法によって導入したが、これに代えて、イオン２０６及び２２２をプラズマドーピング等のプラズマ処理を用いて導入した場合にも本変形例と同等の効果を得ることができる。
In the modification of the second embodiment, the
また、第２の実施形態の変形例において、High-kゲート絶縁膜２０３をＮ型トランジスタ用High-kゲート絶縁膜２０７に改質するためのイオン２０６として、ランタニウム（Ｌａ）や酸化ランタン（ＬａＯ）等のイオンを用いたが、これに代えて、他のランタノイド（Ｃｅ、Ｐｒ等）を含有するイオンを用いた場合にも本変形例と同等の効果を得ることができる。
In the modification of the second embodiment, lanthanum (La) or lanthanum oxide (LaO) is used as the
また、第２の実施形態の変形例において、High-kゲート絶縁膜２０３をＰ型トランジスタ用High-kゲート絶縁膜２２３に改質するためのイオン２２２として、アルミニウム（Ａｌ）やアルミナ（ＡｌＯ）等のイオンを用いたが、これに代えて、他の III族元素（Ｂ、Ｇａ等）を含有するイオンを用いた場合にも本変形例と同等の効果を得ることができる。
In the modification of the second embodiment, aluminum (Al) or alumina (AlO) is used as the
また、第２の実施形態の変形例において、High-kゲート絶縁膜２０３の材料として酸化ハフニウム（ＨｆＯ）膜を用いたが、これに代えて、他のHigh-k材料（酸化ジルコニウム（ＺｒＯ）等）を用いた場合にも本変形例と同等の効果を得ることができる。
Further, in the modification of the second embodiment, the hafnium oxide (HfO) film is used as the material of the high-k
また、第２の実施形態の変形例において、Ｎ型トランジスタ用ゲート電極２１０及びＰ型トランジスタ用ゲート電極２１１に含まれる金属含有膜２０４としてＴｉＮ膜を用いたが、これに代えて、他の金属含有膜（ＴｉＮＯ膜、ＴａＮ膜、ＴａＣＮ膜又はＴａＣＮＯ膜等）を用いた場合にも本実施形態と同等の効果を得ることができる。
Further, in the modification of the second embodiment, a TiN film is used as the metal-containing
また、第２の実施形態の変形例において、Ｎ型トランジスタ用ゲート電極２１０及びＰ型トランジスタ用ゲート電極２１１に含まれるシリコン含有膜としてポリシリコン膜２０８を用いたが、これに代えて、アモルファスシリコン膜等の他のシリコン含有膜を用いた場合にも本実施形態と同等の効果を得ることができる。
Further, in the modification of the second embodiment, the
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。図７（ａ）〜（ｄ）及び図８（ａ）〜（ｄ）は、第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
(Third embodiment)
Hereinafter, a semiconductor device and a manufacturing method thereof according to a third embodiment of the present invention will be described with reference to the drawings. FIGS. 7A to 7D and FIGS. 8A to 8D are cross-sectional views illustrating respective steps of the method of manufacturing a semiconductor device according to the third embodiment.
まず、図７（ａ）に示すように、半導体基板３０１中に素子分離領域３０２を形成することにより、Ｎ型トランジスタ領域ＲｎとＰ型トランジスタ領域Ｒｐとを区画する。続いて、半導体基板３０１上の全面にHigh-kゲート絶縁膜３０３及びＰ型トランジスタ用金属含有膜３０４を順次堆積する。ここで、High-kゲート絶縁膜３０３としては例えば厚さ１．０〜３．０ｎｍ程度の酸化ハフニウム（ＨｆＯ）膜を、Ｐ型トランジスタ用金属含有膜３０４としては例えば厚さ２．０〜１０ｎｍ程度の窒化チタン（ＴｉＮ）膜を用いる。これにより、High-kゲート絶縁膜３０３とＰ型トランジスタ用金属含有膜３０４つまりＴｉＮ膜との関係によって決まる実効仕事関数Ｗeff を４．８以上に設定することができる。すなわち、本実施形態において、High-kゲート絶縁膜３０３はＰ型トランジスタ用High-kゲート絶縁膜である。尚、前述の実効仕事関数Ｗeff の値はＴｉＮ膜の堆積法等により調整可能である。
First, as shown in FIG. 7A, an
次に、図７（ｂ）に示すように、Ｎ型トランジスタ領域Ｒｎに開口を有するフォトレジスト３０５をマスクとして、Ｎ型トランジスタ領域Ｒｎに位置するＰ型トランジスタ用金属含有膜３０４にイオン３０６をイオン注入法により導入した後、図７（ｃ）に示すように、フォトレジスト３０５を除去する。これにより、Ｎ型トランジスタ領域ＲｎにＰ型トランジスタ用金属含有膜３０４が改質されてなるＮ型トランジスタ用金属含有膜３０７が形成される。ここで、導入されるイオン３０６としては、窒素又は炭素を含むイオンが望ましい。このようにすると、High-kゲート絶縁膜３０３とＮ型トランジスタ用金属含有膜３０７との関係によって決まる実効仕事関数Ｗeff を４．２程度以下に低減させることができる。このとき、Ｎ型トランジスタ用金属含有膜３０７の厚さはＰ型トランジスタ用金属含有膜３０４の厚さと実質的に同じであるが、イオン３０６の導入によってＮ型トランジスタ用金属含有膜３０７の組成はＰ型トランジスタ用金属含有膜３０４の組成とは異なるものになる。
Next, as shown in FIG. 7B,
尚、本実施形態において、Ｐ型トランジスタ用金属含有膜３０４とイオン３０６とを十分に反応させるために、イオン３０６の導入後にアニールを実施してもよいが、当該アニールを行わない場合にも、後述するポリシリコン膜３０８の形成工程での加熱処理やその後の工程での加熱処理（例えば注入イオンに対する活性化アニール等）によって、Ｐ型トランジスタ用金属含有膜３０４とイオン３０６とを反応させてＮ型トランジスタ用金属含有膜３０７を形成することができる。
In this embodiment, in order to sufficiently react the metal-containing
次に、図７（ｄ）に示すように、半導体基板３０１上の全面に厚さ８０〜１２０ｎｍ程度のポリシリコン膜３０８を堆積する。
Next, as shown in FIG. 7D, a
その後、図８（ａ）に示すように、ポリシリコン膜３０８上にフォトレジストからなるゲート電極形成用パターン３０９を形成した後、ゲート電極形成用パターン３０９をマスクとして、ポリシリコン膜３０８並びにＰ型トランジスタ用金属含有膜３０４及びＮ型トランジスタ用金属含有膜３０７に対して順次エッチングを行い、その後、ゲート電極形成用パターン３０９を除去する。これにより、図８（ｂ）に示すように、半導体基板３０１におけるＮ型トランジスタ領域Ｒｎ上には、High-kゲート絶縁膜３０３を介して、Ｎ型トランジスタ用金属含有膜３０７及びポリシリコン膜３０８からなるＮ型トランジスタ用ゲート電極３１０が形成される一方、半導体基板３０１におけるＰ型トランジスタ領域Ｒｐ上には、High-kゲート絶縁膜３０３を介して、Ｐ型トランジスタ用金属含有膜３０４及びポリシリコン膜３０８からなるＰ型トランジスタ用ゲート電極３１１が形成される。すなわち、Ｎ型トランジスタ用ゲート電極３１０及びＰ型トランジスタ用ゲート電極３１１は実質的に同じ厚さを持つ異なる組成の金属含有膜を有している。その後、各ゲート電極３１０及び３１１の側壁上にオフセットスペーサー３１２を形成した後、イオン注入により、Ｎ型エクステンション領域３１３及びＰ型エクステンション領域３１４を形成する。ここで、オフセットスペーサー３１２としては、例えば厚さ３〜６ｎｍ程度のシリコン酸化膜又はシリコン窒化膜を用いる。
8A, after forming a gate
次に、図８（ｃ）に示すように、半導体基板３０１上の全面に厚さ５〜１０ｎｍ程度のシリコン酸化膜３１５及び厚さ１５〜３０ｎｍ程度のシリコン窒化膜３１６を順次堆積した後、シリコン窒化膜３１６及びシリコン酸化膜３１５に対してエッチバックを行うことにより、各ゲート電極３１０及び３１１の側壁上にオフセットスペーサー３１２を介して、シリコン酸化膜３１５及びシリコン窒化膜３１６からなるサイドウォールスペーサー３１７を形成する。
Next, as shown in FIG. 8C, a
その後、図８（ｄ）に示すように、イオン注入により、Ｎ型ソース・ドレイン領域３１８及びＰ型ソース・ドレイン領域３１９を形成し、トランジスタ構造を完成させる。
Thereafter, as shown in FIG. 8D, an N-type source /
以上のような工程を行うことにより、Ｎ型トランジスタ領域Ｒｎ及びＰ型トランジスタ領域Ｒｐのそれぞれに異なる最適ゲートスタック構造を形成することが可能となる。 By performing the steps as described above, different optimum gate stack structures can be formed in each of the N-type transistor region Rn and the P-type transistor region Rp.
以上に説明したように、第３の実施形態によると、Ｎ型トランジスタ領域Ｒｎ及びＰ型トランジスタ領域ＲｐのそれぞれにおいてHigh-kゲート絶縁膜３０３がHigh-kゲート絶縁膜除去工程や金属含有膜除去工程にさらされることがないため、High-kゲート絶縁膜３０３に膜減りやダメージ等が発生することを防止できるので、High-kゲート絶縁膜３０３の信頼性を向上させることができる。
As described above, according to the third embodiment, in each of the N-type transistor region Rn and the P-type transistor region Rp, the High-k
また、第３の実施形態によると、Ｎ型トランジスタ領域Ｒｎ及びＰ型トランジスタ領域Ｒｐのそれぞれにおいて所望の実効仕事関数を持つゲート構造を実現するために、Ｐ型トランジスタ用金属含有膜３０４に対してイオン３０６の導入を行ってＮ型トランジスタ用金属含有膜３０７に改質する。このため、キャップ膜、High-k絶縁膜又は金属含有膜に対してマスクパターンを用いてエッチングを行う従来方法のようにマスクパターンの合わせズレやサイドエッチングを考慮してｐｎ境界部幅（ＳＴＩ幅）を増大させる必要がないので、半導体装置を微細化することが可能となる。
In addition, according to the third embodiment, in order to realize a gate structure having a desired effective work function in each of the N-type transistor region Rn and the P-type transistor region Rp, the P-type transistor metal-containing
従って、第３の実施形態によると、ＳＴＩ幅の増加や信頼性の低下を防止しつつ、所定の導電型トランジスタ領域においてHigh-kゲート絶縁膜と金属含有膜を有するゲート電極とからなる最適なゲート構造を実現することができる。 Therefore, according to the third embodiment, it is possible to prevent the increase in the STI width and the decrease in the reliability, and to optimize the gate electrode having the high-k gate insulating film and the metal-containing film in the predetermined conductivity type transistor region. A gate structure can be realized.
尚、第３の実施形態において、半導体基板３０１上の全面にＰ型トランジスタ用金属含有膜３０４を堆積した後、Ｎ型トランジスタ領域Ｒｎに位置するＰ型トランジスタ用金属含有膜３０４をＮ型トランジスタ用金属含有膜３０７に改質した。しかし、これに代えて、半導体基板３０１上の全面にＮ型トランジスタ用金属含有膜を堆積した後、Ｐ型トランジスタ領域Ｒｐに位置するＮ型トランジスタ用金属含有膜をＰ型トランジスタ用金属含有膜に改質してもよいことは言うまでもない。或いは、半導体基板３０１上の全面に金属含有膜を堆積した後、Ｐ型トランジスタ領域Ｒｐに位置する当該金属含有膜をＰ型トランジスタ用金属含有膜に改質すると共にＮ型トランジスタ領域Ｒｎに位置する当該金属含有膜をＮ型トランジスタ用金属含有膜に改質してもよい。
In the third embodiment, after depositing a P-type transistor metal-containing
また、第３の実施形態において、Ｎ型トランジスタ領域Ｒｎに位置するＰ型トランジスタ用金属含有膜３０４にイオン３０６をイオン注入法によって導入したが、これに代えて、イオン３０６をプラズマドーピング等のプラズマ処理を用いて導入した場合にも本実施形態と同等の効果を得ることができる。
In the third embodiment, the
また、第３の実施形態において、Ｐ型トランジスタ用金属含有膜３０４をＮ型トランジスタ用金属含有膜３０７に改質するためのイオン３０６として、窒素又は炭素を含有するイオンを用いたが、これに代えて、他の元素（シリコン（Ｓｉ）等）を含有するイオンを用いた場合にも本実施形態と同等の効果を得ることができる。
In the third embodiment, ions containing nitrogen or carbon are used as the
また、第３の実施形態において、High-kゲート絶縁膜３０３の材料として酸化ハフニウム（ＨｆＯ）膜を用いたが、これに代えて、他のHigh-k材料（酸化ジルコニウム（ＺｒＯ）等）を用いた場合にも本実施形態と同等の効果を得ることができる。
In the third embodiment, a hafnium oxide (HfO) film is used as the material of the high-k
また、第３の実施形態において、Ｎ型トランジスタ用ゲート電極３１０及びＰ型トランジスタ用ゲート電極３１１に含まれる金属含有膜としてＴｉＮ膜を用いたが、これに代えて、他の金属含有膜（ＴｉＮＯ膜、ＴａＮ膜、ＴａＣＮ膜又はＴａＣＮＯ膜等）を用いた場合にも本実施形態と同等の効果を得ることができる。
In the third embodiment, the TiN film is used as the metal-containing film included in the N-type
また、第３の実施形態において、Ｎ型トランジスタ用ゲート電極３１０及びＰ型トランジスタ用ゲート電極３１１に含まれるシリコン含有膜としてポリシリコン膜３０８を用いたが、これに代えて、アモルファスシリコン膜等の他のシリコン含有膜を用いた場合にも本実施形態と同等の効果を得ることができる。
Further, in the third embodiment, the
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。図９（ａ）〜（ｄ）及び図１０（ａ）〜（ｄ）は、第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
(Fourth embodiment)
Hereinafter, a semiconductor device and a manufacturing method thereof according to a fourth embodiment of the present invention will be described with reference to the drawings. FIGS. 9A to 9D and FIGS. 10A to 10D are cross-sectional views showing respective steps of the method for manufacturing a semiconductor device according to the fourth embodiment.
まず、図９（ａ）に示すように、半導体基板４０１中に素子分離領域４０２を形成することにより、Ｎ型トランジスタ領域ＲｎとＰ型トランジスタ領域Ｒｐとを区画する。続いて、半導体基板４０１上の全面にHigh-k絶縁膜４０３、キャップ膜４０４及びＮ型トランジスタ用金属含有膜４０５を順次堆積する。ここで、High-k絶縁膜４０３としては例えば厚さ１．０〜３．０ｎｍ程度の酸化ハフニウム（ＨｆＯ）膜を、キャップ膜４０４としては例えば厚さ０．３〜１．０ｎｍ程度の酸化ランタン（ＬａＯ）膜を、Ｎ型トランジスタ用金属含有膜４０５としては例えば厚さ２．０〜１０ｎｍ程度の窒化チタン（ＴｉＮ）膜を用いる。尚、後述するように、High-k絶縁膜４０３とキャップ膜４０４とから、ランタンを含むHigh-kゲート絶縁膜（ランタン含有High-kゲート絶縁膜）が形成されるが、当該ランタン含有High-kゲート絶縁膜とＮ型トランジスタ用金属含有膜４０５つまりＴｉＮ膜との関係によって決まる実効仕事関数Ｗeff は４．２以下に設定されている。すなわち、本実施形態において、キャップ膜４０４はＮ型トランジスタ用キャップ膜である。尚、前述の実効仕事関数Ｗeff の値はＴｉＮ膜の堆積法等により調整可能である。
First, as shown in FIG. 9A, an
次に、図９（ｂ）に示すように、Ｐ型トランジスタ領域Ｒｐに開口を有するフォトレジスト４０６をマスクとして、Ｐ型トランジスタ領域Ｒｐに位置するＮ型トランジスタ用金属含有膜４０５にイオン４０７をイオン注入法により導入した後、図９（ｃ）に示すように、フォトレジスト４０６を除去する。これにより、Ｐ型トランジスタ領域ＲｐにＮ型トランジスタ用金属含有膜４０５が改質されてなるＰ型トランジスタ用金属含有膜４０８が形成される。ここで、導入されるイオン４０７としては、窒素又は炭素を含むイオンが望ましい。このようにすると、ランタン含有High-kゲート絶縁膜（High-k絶縁膜４０３とキャップ膜４０４とによって形成される）とＰ型トランジスタ用金属含有膜４０８との関係によって決まる実効仕事関数Ｗeff を４．８程度以上に増加させることができる。このとき、Ｐ型トランジスタ用金属含有膜４０８の厚さはＮ型トランジスタ用金属含有膜４０５の厚さと実質的に同じであるが、イオン４０７の導入によってＰ型トランジスタ用金属含有膜４０８の組成はＮ型トランジスタ用金属含有膜４０５の組成とは異なるものになる。
Next, as shown in FIG. 9B,
尚、本実施形態において、Ｎ型トランジスタ用金属含有膜４０５とイオン４０７とを十分に反応させるために、イオン４０７の導入後にアニールを実施してもよいが、当該アニールを行わない場合にも、後述するポリシリコン膜４０９の形成工程での加熱処理やその後の工程での加熱処理（例えば注入イオンに対する活性化アニール等）によって、Ｎ型トランジスタ用金属含有膜４０５とイオン４０７とを反応させてＰ型トランジスタ用金属含有膜４０８を形成することができる。
In this embodiment, in order to sufficiently react the metal-containing
次に、図９（ｄ）に示すように、半導体基板４０１上の全面に厚さ８０〜１２０ｎｍ程度のポリシリコン膜４０９を堆積した後、アニールを行うことにより、High-k絶縁膜４０３とキャップ膜４０４とを反応させてランタン含有High-kゲート絶縁膜（Ｎ型トランジスタ用High-kゲート絶縁膜）４１０を形成する。
Next, as shown in FIG. 9D, after depositing a
尚、本実施形態では、ポリシリコン膜４０９の堆積工程とは別にアニール工程を行ったが、このアニール工程を行わなくても、ポリシリコン膜４０９の形成工程に伴う加熱処理やその後の工程での加熱処理によって、ランタン含有High-kゲート絶縁膜４１０を形成することができる。
In this embodiment, the annealing process is performed separately from the deposition process of the
その後、図１０（ａ）に示すように、ポリシリコン膜４０９上にフォトレジストからなるゲート電極形成用パターン４１１を形成した後、ゲート電極形成用パターン４１１をマスクとして、ポリシリコン膜４０９並びにＮ型トランジスタ用金属含有膜４０５及びＰ型トランジスタ用金属含有膜４０８に対して順次エッチングを行い、その後、ゲート電極形成用パターン４１１を除去する。これにより、図１０（ｂ）に示すように、半導体基板４０１におけるＮ型トランジスタ領域Ｒｎ上には、ランタン含有High-kゲート絶縁膜４１０を介して、Ｎ型トランジスタ用金属含有膜４０５及びポリシリコン膜４０９からなるＮ型トランジスタ用ゲート電極４１２が形成される一方、半導体基板４０１におけるＰ型トランジスタ領域Ｒｐ上には、ランタン含有High-kゲート絶縁膜４１０を介して、Ｐ型トランジスタ用金属含有膜４０８及びポリシリコン膜４０９からなるＰ型トランジスタ用ゲート電極４１３が形成される。すなわち、Ｎ型トランジスタ用ゲート電極４１２及びＰ型トランジスタ用ゲート電極４１３は実質的に同じ厚さを持つ異なる組成の金属含有膜を有している。その後、各ゲート電極４１２及び４１３の側壁上にオフセットスペーサー４１４を形成した後、イオン注入により、Ｎ型エクステンション領域４１５及びＰ型エクステンション領域４１６を形成する。ここで、オフセットスペーサー４１４としては、例えば厚さ３〜６ｎｍ程度のシリコン酸化膜又はシリコン窒化膜を用いる。
Thereafter, as shown in FIG. 10A, after forming a gate
次に、図１０（ｃ）に示すように、半導体基板４０１上の全面に厚さ５〜１０ｎｍ程度のシリコン酸化膜４１７及び厚さ１５〜３０ｎｍ程度のシリコン窒化膜４１８を順次堆積した後、シリコン窒化膜４１８及びシリコン酸化膜４１７に対してエッチバックを行うことにより、各ゲート電極４１２及び４１３の側壁上にオフセットスペーサー４１４を介して、シリコン酸化膜４１７及びシリコン窒化膜４１８からなるサイドウォールスペーサー４１９を形成する。
Next, as shown in FIG. 10C, a
その後、図１０（ｄ）に示すように、イオン注入により、Ｎ型ソース・ドレイン領域４２０及びＰ型ソース・ドレイン領域４２１を形成し、トランジスタ構造を完成させる。
Thereafter, as shown in FIG. 10D, an N-type source /
以上のような工程を行うことにより、Ｎ型トランジスタ領域Ｒｎ及びＰ型トランジスタ領域Ｒｐのそれぞれに異なる最適ゲートスタック構造を形成することが可能となる。 By performing the steps as described above, different optimum gate stack structures can be formed in each of the N-type transistor region Rn and the P-type transistor region Rp.
以上に説明したように、第４の実施形態によると、Ｎ型トランジスタ領域Ｒｎ及びＰ型トランジスタ領域ＲｐのそれぞれにおいてHigh-k絶縁膜４０３及びキャップ膜４０４のいずれもキャップ膜除去工程にさらされることが全くないため、High-k絶縁膜４０３及びキャップ膜４０４に膜減りやダメージ等が発生することを防止できるので、ランタン含有High-kゲート絶縁膜４１０の信頼性を向上させることができる。
As described above, according to the fourth embodiment, both the high-
また、第４の実施形態によると、Ｎ型トランジスタ領域Ｒｎ及びＰ型トランジスタ領域Ｒｐのそれぞれにおいて所望の実効仕事関数を持つゲート構造を実現するために、Ｎ型トランジスタ用金属含有膜４０５に対してイオン４０７の導入を行ってＰ型トランジスタ用金属含有膜４０８に改質する。このため、キャップ膜、High-k絶縁膜又は金属含有膜に対してマスクパターンを用いてエッチングを行う従来方法のようにマスクパターンの合わせズレやサイドエッチングを考慮してｐｎ境界部幅（ＳＴＩ幅）を増大させる必要がないので、半導体装置を微細化することが可能となる。
Further, according to the fourth embodiment, in order to realize a gate structure having a desired effective work function in each of the N-type transistor region Rn and the P-type transistor region Rp, the N-type transistor metal-containing
従って、第４の実施形態によると、ＳＴＩ幅の増加や信頼性の低下を防止しつつ、所定の導電型トランジスタ領域においてHigh-kゲート絶縁膜と金属含有膜を有するゲート電極とからなる最適なゲート構造を実現することができる。 Therefore, according to the fourth embodiment, it is possible to prevent the increase in the STI width and the decrease in the reliability, and to optimize the gate electrode having the high-k gate insulating film and the metal-containing film in the predetermined conductivity type transistor region. A gate structure can be realized.
尚、第４の実施形態において、半導体基板４０１上の全面にＮ型トランジスタ用金属含有膜４０５を堆積した後、Ｐ型トランジスタ領域Ｒｐに位置するＮ型トランジスタ用金属含有膜４０５をＰ型トランジスタ用金属含有膜４０８に改質した。しかし、これに代えて、半導体基板４０１上の全面にＰ型トランジスタ用金属含有膜を堆積した後、Ｎ型トランジスタ領域Ｒｎに位置するＰ型トランジスタ用金属含有膜をＮ型トランジスタ用金属含有膜に改質してもよいことは言うまでもない。或いは、半導体基板４０１上の全面に金属含有膜を堆積した後、Ｐ型トランジスタ領域Ｒｐに位置する当該金属含有膜をＰ型トランジスタ用金属含有膜に改質すると共にＮ型トランジスタ領域Ｒｎに位置する当該金属含有膜をＮ型トランジスタ用金属含有膜に改質してもよい。
In the fourth embodiment, an N-type transistor metal-containing
また、第４の実施形態において、Ｐ型トランジスタ領域Ｒｐに位置するＮ型トランジスタ用金属含有膜４０５にイオン４０７をイオン注入法によって導入したが、これに代えて、イオン４０７をプラズマドーピング等のプラズマ処理を用いて導入した場合にも本実施形態と同等の効果を得ることができる。
In the fourth embodiment, the
また、第４の実施形態において、Ｎ型トランジスタ用金属含有膜４０５をＰ型トランジスタ用金属含有膜４０８に改質するためのイオン４０７として、窒素又は炭素を含有するイオンを用いたが、これに代えて、他の元素（シリコン（Ｓｉ）等）を含有するイオンを用いた場合にも本実施形態と同等の効果を得ることができる。
In the fourth embodiment, ions containing nitrogen or carbon are used as the
また、第４の実施形態において、High-kゲート絶縁膜４０３の材料として酸化ハフニウム（ＨｆＯ）膜を用いたが、これに代えて、他のHigh-k材料（酸化ジルコニウム（ＺｒＯ）等）を用いた場合にも本実施形態と同等の効果を得ることができる。
In the fourth embodiment, a hafnium oxide (HfO) film is used as the material of the high-k
また、第４の実施形態において、キャップ膜４０４として酸化ランタン（ＬａＯ）膜を用いたが、これに代えて、他のランタノイド（Ｃｅ、Ｐｒ等）を含有する酸化膜を用いた場合にも本実施形態と同等の効果を得ることができる。
In the fourth embodiment, the lanthanum oxide (LaO) film is used as the
また、第４の実施形態において、Ｎ型トランジスタ用ゲート電極４１２及びＰ型トランジスタ用ゲート電極４１３に含まれる金属含有膜としてＴｉＮ膜を用いたが、これに代えて、他の金属含有膜（ＴｉＮＯ膜、ＴａＮ膜、ＴａＣＮ膜又はＴａＣＮＯ膜等）を用いた場合にも本実施形態と同等の効果を得ることができる。
In the fourth embodiment, the TiN film is used as the metal-containing film included in the N-type
また、第４の実施形態において、Ｎ型トランジスタ用ゲート電極４１２及びＰ型トランジスタ用ゲート電極４１３に含まれるシリコン含有膜としてポリシリコン膜４０９を用いたが、これに代えて、アモルファスシリコン膜等の他のシリコン含有膜を用いた場合にも本実施形態と同等の効果を得ることができる。
In the fourth embodiment, the
本発明は、半導体装置及びその製造方法に関し、特に所定の導電型トランジスタ領域においてHigh-kゲート絶縁膜と金属含有膜を有するゲート電極とからなる最適なゲート構造を実現するために有用である。 The present invention relates to a semiconductor device and a manufacturing method thereof, and is particularly useful for realizing an optimal gate structure including a high-k gate insulating film and a gate electrode having a metal-containing film in a predetermined conductivity type transistor region.
１０１ 半導体基板
１０２ 素子分離領域
１０３ High-k絶縁膜
１０４ Ｎ型トランジスタ用キャップ膜
１０５ 金属含有膜
１０６ フォトレジスト
１０７ イオン
１０８ Ｐ型トランジスタ用キャップ膜
１０９ Ｎ型トランジスタ用High-kゲート絶縁膜
１１０ Ｐ型トランジスタ用High-kゲート絶縁膜
１１１ ポリシリコン膜
１１２ ゲート形成用パターン
１１３ Ｎ型トランジスタ用ゲート電極
１１４ Ｐ型トランジスタ用ゲート電極
１１５ オフセットスペーサー
１１６ Ｎ型エクステンション領域
１１７ Ｐ型エクステンション領域
１１８ シリコン酸化膜
１１９ シリコン窒化膜
１２０ サイドウォールスペーサー
１２１ Ｎ型ソース・ドレイン領域
１２２ Ｐ型ソース・ドレイン領域
２０１ 半導体基板
２０２ 素子分離領域
２０３ High-kゲート絶縁膜（Ｐ型トランジスタ用High-kゲート絶縁膜）
２０４ 金属含有膜
２０５ フォトレジスト
２０６ イオン
２０７ Ｎ型トランジスタ用High-kゲート絶縁膜
２０８ ポリシリコン膜
２０９ ゲート形成用パターン
２１０ Ｎ型トランジスタ用ゲート電極
２１１ Ｐ型トランジスタ用ゲート電極
２１２ オフセットスペーサー
２１３ Ｎ型エクステンション領域
２１４ Ｐ型エクステンション領域
２１５ シリコン酸化膜
２１６ シリコン窒化膜
２１７ サイドウォールスペーサー
２１８ Ｎ型ソース・ドレイン領域
２１９ Ｐ型ソース・ドレイン領域
２２１ フォトレジスト
２２２ イオン
２２３ Ｐ型トランジスタ用High-kゲート絶縁膜
３０１ 半導体基板
３０２ 素子分離領域
３０３ High-kゲート絶縁膜
３０４ Ｐ型トランジスタ用金属含有膜
３０５ フォトレジスト
３０６ イオン
３０７ Ｎ型トランジスタ用金属含有膜
３０８ ポリシリコン膜
３０９ ゲート形成用パターン
３１０ Ｎ型トランジスタ用ゲート電極
３１１ Ｐ型トランジスタ用ゲート電極
３１２ オフセットスペーサー
３１３ Ｎ型エクステンション領域
３１４ Ｐ型エクステンション領域
３１５ シリコン酸化膜
３１６ シリコン窒化膜
３１７ サイドウォールスペーサー
３１８ Ｎ型ソース・ドレイン領域
３１９ Ｐ型ソース・ドレイン領域
４０１ 半導体基板
４０２ 素子分離領域
４０３ High-k絶縁膜
４０４ キャップ膜
４０５ Ｎ型トランジスタ用金属含有膜
４０６ フォトレジスト
４０７ イオン
４０８ Ｐ型トランジスタ用金属含有膜
４０９ ポリシリコン膜
４１０ ランタン含有High-kゲート絶縁膜
４１１ ゲート形成用パターン
４１２ Ｎ型トランジスタ用ゲート電極
４１３ Ｐ型トランジスタ用ゲート電極
４１４ オフセットスペーサー
４１５ Ｎ型エクステンション領域
４１６ Ｐ型エクステンション領域
４１７ シリコン酸化膜
４１８ シリコン窒化膜
４１９ サイドウォールスペーサー
４２０ Ｎ型ソース・ドレイン領域
４２１ Ｐ型ソース・ドレイン領域
101
204 Metal-containing film 205 Photoresist 206 Ion 207 High-k gate insulating film for N-type transistor 208 Polysilicon film 209 Gate formation pattern 210 N-type transistor gate electrode 211 P-type transistor gate electrode 212 Offset spacer 213 N-type extension Region 214 P-type extension region 215 Silicon oxide film 216 Silicon nitride film 217 Side wall spacer 218 N-type source / drain region 219 P-type source / drain region 221 Photoresist 222 Ion 223 High-k gate insulating film for P-type transistor 301 Semiconductor Substrate 302 Element isolation region 303 High-k gate insulating film 304 Metal-containing film for P-type transistor 305 Photoresist 306 Ion 307 N-type transistor Metal-containing film 308 Polysilicon film 309 Gate formation pattern 310 N-type transistor gate electrode 311 P-type transistor gate electrode 312 Offset spacer 313 N-type extension region 314 P-type extension region 315 Silicon oxide film 316 Silicon nitride film 317 Side Wall spacer 318 N-type source / drain region 319 P-type source / drain region 401 Semiconductor substrate 402 Element isolation region 403 High-k insulating film 404 Cap film 405 Metal-containing film for N-type transistor 406 Photoresist 407 Ion 408 For P-type transistor Metal-containing film 409 Polysilicon film 410 Lanthanum-containing high-k gate insulating film 411 Gate formation pattern 412 N-type transistor gate electrode 413 P-type Transistor gate electrode 414 Offset spacer 415 N-type extension region 416 P-type extension region 417 Silicon oxide film 418 Silicon nitride film 419 Side wall spacer 420 N-type source / drain region 421 P-type source / drain region
Claims (22)
前記Ｎ型ＭＩＳトランジスタは、
前記半導体基板上に形成された第１の高誘電率ゲート絶縁膜と、
前記第１の高誘電率ゲート絶縁膜上に形成された第１のゲート電極とを備え、
前記Ｐ型ＭＩＳトランジスタは、
前記半導体基板上に形成された第２の高誘電率ゲート絶縁膜と、
前記第２の高誘電率ゲート絶縁膜上に形成された第２のゲート電極とを備え、
前記第１の高誘電率ゲート絶縁膜及び前記第２の高誘電率ゲート絶縁膜は共にランタノイドを含み、前記第２の高誘電率ゲート絶縁膜のみがさらに III族元素を含むことを特徴とする半導体装置。 A semiconductor device comprising an N-type MIS transistor and a P-type MIS transistor on a semiconductor substrate,
The N-type MIS transistor is
A first high dielectric constant gate insulating film formed on the semiconductor substrate;
A first gate electrode formed on the first high dielectric constant gate insulating film,
The P-type MIS transistor is
A second high dielectric constant gate insulating film formed on the semiconductor substrate;
A second gate electrode formed on the second high dielectric constant gate insulating film,
The first high dielectric constant gate insulating film and the second high dielectric constant gate insulating film both contain a lanthanoid, and only the second high dielectric constant gate insulating film further contains a group III element. Semiconductor device.
前記第１のゲート電極及び前記第２のゲート電極は、同じ厚さを持つ同組成の金属含有膜を有することを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the first gate electrode and the second gate electrode have a metal-containing film having the same thickness and the same composition.
前記ランタノイドはランタンであることを特徴とする半導体装置。 The semiconductor device according to claim 1 or 2,
The semiconductor device according to claim 1, wherein the lanthanoid is lanthanum.
前記 III族元素はアルミニウムであることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 3,
A semiconductor device characterized in that the group III element is aluminum.
前記第１導電型ＭＩＳトランジスタは、
前記半導体基板上に形成された第１の高誘電率ゲート絶縁膜と、
前記第１の高誘電率ゲート絶縁膜上に形成された第１のゲート電極とを備え、
前記第２導電型ＭＩＳトランジスタは、
前記半導体基板上に形成された第２の高誘電率ゲート絶縁膜と、
前記第２の高誘電率ゲート絶縁膜上に形成された第２のゲート電極とを備え、
前記第１の高誘電率ゲート絶縁膜及び前記第２の高誘電率ゲート絶縁膜は同じ高誘電率膜からなり、
前記第１のゲート電極及び前記第２のゲート電極は、実質的に同じ厚さを持つ異なる組成の金属含有膜を有することを特徴とする半導体装置。 A semiconductor device comprising a first conductivity type MIS transistor and a second conductivity type MIS transistor on a semiconductor substrate,
The first conductivity type MIS transistor is:
A first high dielectric constant gate insulating film formed on the semiconductor substrate;
A first gate electrode formed on the first high dielectric constant gate insulating film,
The second conductivity type MIS transistor is:
A second high dielectric constant gate insulating film formed on the semiconductor substrate;
A second gate electrode formed on the second high dielectric constant gate insulating film,
The first high dielectric constant gate insulating film and the second high dielectric constant gate insulating film are made of the same high dielectric constant film,
The semiconductor device, wherein the first gate electrode and the second gate electrode have metal-containing films of different compositions having substantially the same thickness.
前記第２のゲート電極を構成する金属含有膜のみに所定の元素が導入されていることを特徴とする半導体装置。 The semiconductor device according to claim 5,
A semiconductor device, wherein a predetermined element is introduced only into a metal-containing film constituting the second gate electrode.
前記所定の元素は窒素又は炭素であることを特徴とする半導体装置。 The semiconductor device according to claim 6.
The semiconductor device, wherein the predetermined element is nitrogen or carbon.
前記高誘電率膜の材料は前記第１のゲート電極が所定の仕事関数を持つように選択されていることを特徴とする半導体装置。 The semiconductor device according to any one of claims 5 to 7,
The semiconductor device according to claim 1, wherein the material of the high dielectric constant film is selected so that the first gate electrode has a predetermined work function.
前記高誘電率絶縁膜上に第１導電型ＭＩＳトランジスタ用キャップ膜を形成する工程（ｂ）と、
前記第１導電型ＭＩＳトランジスタ用キャップ膜上に金属含有膜を堆積する工程（ｃ）と、
前記工程（ｃ）の後に、前記第１導電型ＭＩＳトランジスタ領域を覆うマスクパターンを用いて、前記第２導電型ＭＩＳトランジスタ領域に位置する前記第１導電型ＭＩＳトランジスタ用キャップ膜にイオンを導入して第２導電型ＭＩＳトランジスタ用キャップ膜に改質した後、前記マスクパターンを除去する工程（ｄ）と、
前記工程（ｄ）の後に、前記金属含有膜上にシリコン含有膜を堆積する工程（ｅ）と、
前記金属含有膜及び前記シリコン含有膜をパターニングすることにより、第１導電型ＭＩＳトランジスタ用ゲート電極及び第２導電型ＭＩＳトランジスタ用ゲート電極を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。 Forming a high dielectric constant insulating film on the semiconductor substrate including the first conductivity type MIS transistor region and the second conductivity type MIS transistor region;
Forming a cap film for a first conductivity type MIS transistor on the high dielectric constant insulating film (b);
Depositing a metal-containing film on the cap film for the first conductivity type MIS transistor;
After the step (c), ions are introduced into the cap film for the first conductivity type MIS transistor located in the second conductivity type MIS transistor region by using a mask pattern covering the first conductivity type MIS transistor region. (D) removing the mask pattern after modifying the cap film for the second conductivity type MIS transistor
A step (e) of depositing a silicon-containing film on the metal-containing film after the step (d);
And (f) forming a gate electrode for the first conductivity type MIS transistor and a gate electrode for the second conductivity type MIS transistor by patterning the metal-containing film and the silicon-containing film. A method for manufacturing a semiconductor device.
前記工程（ｄ）の後に、熱処理を行って、前記高誘電率絶縁膜と前記第１導電型ＭＩＳトランジスタ用キャップ膜とを反応させることにより第１導電型ＭＩＳトランジスタ用ゲート絶縁膜を形成すると共に前記高誘電率絶縁膜と前記第２導電型ＭＩＳトランジスタ用キャップ膜とを反応させることにより第２導電型ＭＩＳトランジスタ用ゲート絶縁膜を形成する工程をさらに備えていることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 9,
After the step (d), a heat treatment is performed to form a first conductivity type MIS transistor gate insulating film by reacting the high dielectric constant insulating film with the first conductivity type MIS transistor cap film. A step of forming a gate insulating film for a second conductivity type MIS transistor by reacting the high dielectric constant insulating film with the cap film for the second conductivity type MIS transistor is further provided. Production method.
前記第１導電型ＭＩＳトランジスタはＮ型ＭＩＳトランジスタであり、
前記第２導電型ＭＩＳトランジスタはＰ型ＭＩＳトランジスタであり、
前記第１導電型ＭＩＳトランジスタ用キャップ膜はランタノイド含有酸化膜であり、
前記イオンは III族元素含有イオンであることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 9 or 10,
The first conductivity type MIS transistor is an N-type MIS transistor,
The second conductivity type MIS transistor is a P-type MIS transistor,
The cap film for the first conductivity type MIS transistor is a lanthanoid-containing oxide film,
The method of manufacturing a semiconductor device, wherein the ions are group III element-containing ions.
前記工程（ｄ）において、イオン注入法又はプラズマドーピング法を用いて前記第１導電型ＭＩＳトランジスタ用キャップ膜に前記イオンを導入することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device of any one of Claims 9-11,
In the step (d), the ion is introduced into the cap film for the first conductivity type MIS transistor by using an ion implantation method or a plasma doping method.
前記高誘電率絶縁膜上に金属含有膜を堆積する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記第１導電型ＭＩＳトランジスタ領域を覆う第１のマスクパターンを用いて、前記第２導電型ＭＩＳトランジスタ領域に位置する前記高誘電率絶縁膜に第１のイオンを導入して第２導電型ＭＩＳトランジスタ用高誘電率絶縁膜に改質した後、前記第１のマスクパターンを除去する工程（ｃ）と、
前記工程（ｃ）の後に、前記金属含有膜上にシリコン含有膜を堆積する工程（ｄ）と、
前記金属含有膜及び前記シリコン含有膜をパターニングすることにより、第１導電型ＭＩＳトランジスタ用ゲート電極及び第２導電型ＭＩＳトランジスタ用ゲート電極を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。 Forming a high dielectric constant insulating film on the semiconductor substrate including the first conductivity type MIS transistor region and the second conductivity type MIS transistor region;
Depositing a metal-containing film on the high dielectric constant insulating film;
After the step (b), a first mask pattern covering the first conductivity type MIS transistor region is used to form a first ion on the high dielectric constant insulating film located in the second conductivity type MIS transistor region. (C), after removing the first mask pattern after introducing a high-dielectric-constant insulating film for the second conductivity type MIS transistor,
A step (d) of depositing a silicon-containing film on the metal-containing film after the step (c);
And (e) forming a first conductive MIS transistor gate electrode and a second conductive MIS transistor gate electrode by patterning the metal-containing film and the silicon-containing film. A method for manufacturing a semiconductor device.
前記第１導電型ＭＩＳトランジスタはＰ型ＭＩＳトランジスタであり、
前記第２導電型ＭＩＳトランジスタはＮ型ＭＩＳトランジスタであり、
前記第１のイオンはランタノイド含有イオンであることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 13,
The first conductivity type MIS transistor is a P-type MIS transistor;
The second conductivity type MIS transistor is an N-type MIS transistor,
The method of manufacturing a semiconductor device, wherein the first ion is a lanthanoid-containing ion.
前記高誘電率絶縁膜は、第１導電型ＭＩＳトランジスタ用高誘電率絶縁膜であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 13 or 14,
The method of manufacturing a semiconductor device, wherein the high dielectric constant insulating film is a high dielectric constant insulating film for a first conductivity type MIS transistor.
前記工程（ｂ）の後で前記工程（ｄ）の前に、前記第２導電型ＭＩＳトランジスタ領域を覆う第２のマスクパターンを用いて、前記第１導電型ＭＩＳトランジスタ領域に位置する前記高誘電率絶縁膜に第２のイオンを導入して第１導電型ＭＩＳトランジスタ用高誘電率絶縁膜に改質した後、前記第２のマスクパターンを除去する工程（ｆ）をさらに備えていることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 13 or 14,
After the step (b) and before the step (d), using the second mask pattern covering the second conductivity type MIS transistor region, the high dielectric located in the first conductivity type MIS transistor region A step (f) of removing the second mask pattern after introducing a second ion into the high-permittivity insulating film to modify the high-permittivity insulating film for the first conductivity type MIS transistor. A method of manufacturing a semiconductor device.
前記第２のイオンは III族元素含有イオンであることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 16,
The method of manufacturing a semiconductor device, wherein the second ion is a group III element-containing ion.
前記高誘電率絶縁膜上に第１導電型ＭＩＳトランジスタ用金属含有膜を堆積する工程（ｂ）と、
前記工程（ｂ）の後に、前記第１導電型ＭＩＳトランジスタ領域を覆うマスクパターンを用いて、前記第２導電型ＭＩＳトランジスタ領域に位置する前記第１導電型ＭＩＳトランジスタ用金属含有膜にイオンを導入して第２導電型ＭＩＳトランジスタ用金属含有膜に改質した後、前記マスクパターンを除去する工程（ｃ）と、
前記工程（ｃ）の後に、前記第１導電型ＭＩＳトランジスタ用金属含有膜上及び前記第２導電型ＭＩＳトランジスタ用金属含有膜上にシリコン含有膜を堆積する工程（ｄ）と、
前記第１導電型ＭＩＳトランジスタ用金属含有膜及び前記シリコン含有膜をパターニングすることにより第１導電型ＭＩＳトランジスタ用ゲート電極を形成すると共に前記第２導電型ＭＩＳトランジスタ用金属含有膜及び前記シリコン含有膜をパターニングすることにより第２導電型ＭＩＳトランジスタ用ゲート電極を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。 Forming a high dielectric constant insulating film on the semiconductor substrate including the first conductivity type MIS transistor region and the second conductivity type MIS transistor region;
Depositing a metal-containing film for the first conductivity type MIS transistor on the high dielectric constant insulating film (b);
After the step (b), ions are introduced into the metal-containing film for the first conductivity type MIS transistor located in the second conductivity type MIS transistor region using a mask pattern covering the first conductivity type MIS transistor region. (C) removing the mask pattern after modifying the metal-containing film for the second conductivity type MIS transistor;
A step (d) of depositing a silicon-containing film on the metal-containing film for the first conductivity type MIS transistor and the metal-containing film for the second conductivity type MIS transistor after the step (c);
The gate electrode for the first conductivity type MIS transistor is formed by patterning the metal-containing film for the first conductivity type MIS transistor and the silicon-containing film, and the metal-containing film for the second conductivity type MIS transistor and the silicon-containing film. And (e) forming a gate electrode for a second conductivity type MIS transistor by patterning the semiconductor device.
前記工程（ｃ）は、熱処理を行って、前記イオンと前記第１導電型ＭＩＳトランジスタ用金属含有膜とを合金化して前記第２導電型ＭＩＳトランジスタ用金属含有膜を形成する工程を含むことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 18,
The step (c) includes a step of performing a heat treatment to alloy the ions and the metal-containing film for the first conductivity type MIS transistor to form the metal-containing film for the second conductivity type MIS transistor. A method of manufacturing a semiconductor device.
前記イオンは窒素又は炭素を含有するイオンであることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 18 or 19,
The method of manufacturing a semiconductor device, wherein the ions are ions containing nitrogen or carbon.
前記高誘電率絶縁膜は第１導電型ＭＩＳトランジスタ用高誘電率絶縁膜であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device of any one of Claims 18-20,
The method of manufacturing a semiconductor device, wherein the high dielectric constant insulating film is a high dielectric constant insulating film for a first conductivity type MIS transistor.
前記工程（ａ）と前記工程（ｂ）との間に、前記高誘電率絶縁膜上に第１導電型ＭＩＳトランジスタ用キャップ膜を形成する工程（ｆ）をさらに備え、
前記工程（ｆ）の後に、熱処理を行って、前記高誘電率絶縁膜と前記第１導電型ＭＩＳトランジスタ用キャップ膜とを反応させることにより、第１導電型ＭＩＳトランジスタ用高誘電率絶縁膜を形成する工程（ｇ）をさらに備えていることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device of any one of Claims 18-20,
A step (f) of forming a cap film for the first conductivity type MIS transistor on the high dielectric constant insulating film between the step (a) and the step (b);
After the step (f), heat treatment is performed to cause the high dielectric constant insulating film and the cap film for the first conductivity type MIS transistor to react to form a high dielectric constant insulation film for the first conductivity type MIS transistor. A method of manufacturing a semiconductor device, further comprising a step (g) of forming.
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011104788A1 (en) * | 2010-02-23 | 2011-09-01 | パナソニック株式会社 | Method for manufacturing a semiconductor device |
| CN108987248A (en) * | 2017-06-01 | 2018-12-11 | 中芯国际集成电路制造(北京)有限公司 | Semiconductor structure and forming method thereof |
| CN110379713A (en) * | 2018-04-13 | 2019-10-25 | 台湾积体电路制造股份有限公司 | The method adjusted for threshold voltage and the structure being consequently formed |
-
2008
- 2008-08-04 JP JP2008200860A patent/JP2010040710A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011104788A1 (en) * | 2010-02-23 | 2011-09-01 | パナソニック株式会社 | Method for manufacturing a semiconductor device |
| CN108987248A (en) * | 2017-06-01 | 2018-12-11 | 中芯国际集成电路制造(北京)有限公司 | Semiconductor structure and forming method thereof |
| CN110379713A (en) * | 2018-04-13 | 2019-10-25 | 台湾积体电路制造股份有限公司 | The method adjusted for threshold voltage and the structure being consequently formed |
| CN110379713B (en) * | 2018-04-13 | 2022-11-04 | 台湾积体电路制造股份有限公司 | Method for threshold voltage adjustment and structure formed thereby |
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