JP2010028502A - Piezoelectric oscillator - Google Patents
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Abstract
Description
本発明は、圧電発振器に関し、特に位相雑音の低減を図るのに好適な圧電発振器に関す
るものである。
The present invention relates to a piezoelectric oscillator, and more particularly to a piezoelectric oscillator suitable for reducing phase noise.
近年、圧電発振器は周波数安定度、小型軽量、低価格等により携帯電話等の通信機器か
ら水晶時計のような民生機器まで、多くの分野で用いられている。中でも圧電振動子の周
波数温度特性を補償した温度補償型圧電発振器（ＴＣＸＯ）は、周波数安定度を必要とす
る携帯電話等に広く用いられている。
特許文献１には、温度補償データをＩＣ素子へ書き込む際に、ＩＣ素子を搭載した基板
と、書き込み装置との接続を容易にした温度補償型水晶発振器が開示されている。
図７は、従来のＴＣＸＯの構成を示す図であり、（ａ）は分解斜視図、（ｂ）は断面図
である。
この図７に示す温度補償型水晶発振器７０は、水晶振動子７１、ＩＣ素子７７、矩形状
の実装用基体７６、及び書込制御端子８１等を備えている。
水晶振動子７１は、セラミックパッケージ本体７２の内底部に導電性接着剤を塗布し、
この導電性接着剤の上に水晶振動素子７５を載置して接着・固定し、セラミックパッケー
ジ本体７２の開口部に金属性の蓋７４をシーム溶接して構成される。水晶振動素子７５は
、結晶軸に対し所定の角度で切断された水晶基板を、所定の厚みに加工し、その両主面に
一対の励振電極を形成して構成される。
ＩＣ素子７７は、周囲の温度を検知する感温素子、水晶振動子７１の周波数温度特性を
補償する温度補償データを格納するためのメモリ、温度補償データに基づいて水晶振動子
７１の周波数を補正する温度補償回路、発振出力を生成する発振回路等が設けられている
。
実装用基体７６は、ガラス−エポキシ樹脂等の材料を用いて平板状に形成され、その上
面に水晶振動子７１、ＩＣ素子７７及び書込制御端子８１用のパッド電極が設けられ、下
面には外部接続端子８０が形成された基板である。
書込制御端子８１は、銅等の金属材料を柱状に成形した金属ポストであり、実装用基体
７６の上面のエッジに沿って並設され、実装用基体７６の配線導体等を介してＩＣ素子７
７に電気的に接続されている。ＴＣＸＯを組み立てた後、これらの書込制御端子８１に側
方より温度補償データ書込装置のプローブ針を当て、水晶振動子７１の温度特性に応じた
温度補償データを書き込むことによってＩＣ素子７７のメモリ内に温度補償データが格納
される。
In recent years, piezoelectric oscillators are used in many fields from communication devices such as mobile phones to consumer devices such as quartz watches because of their frequency stability, small size and light weight, and low price. In particular, a temperature compensated piezoelectric oscillator (TCXO) that compensates for the frequency temperature characteristics of a piezoelectric vibrator is widely used in mobile phones and the like that require frequency stability.
Patent Document 1 discloses a temperature compensated crystal oscillator that facilitates connection between a substrate on which an IC element is mounted and a writing device when temperature compensation data is written to the IC element.
7A and 7B are diagrams showing a configuration of a conventional TCXO, where FIG. 7A is an exploded perspective view and FIG. 7B is a cross-sectional view.
The temperature-compensated
The
A
The
The
The
7 is electrically connected. After assembling the TCXO, the probe needle of the temperature compensation data writing device is applied to these
また、圧電発振器の位相雑音を低減する手段が特許文献２に開示されている。
図８は、従来の圧電発振器の電気的回路図である。
この図８に示す圧電発振器は、コルピッツ型圧電発振器９０と補償回路９１とから成る
。コルピッツ型圧電発振器９０は従来から用いられている発振回路であり、補償回路９１
は、バラクタ（可変容量素子）Ｄ’と容量Ｃ１１との直列接続回路のバラクタＤ’の両端
に抵抗Ｒ１１、Ｒ２１を介して夫々制御電圧Ｖｃ１と、基準電圧Ｖｃ２とを印加した回路
である。
バラクタＤ’の片側のみに制御電圧を印加するタイプの圧電発振器が呈する位相ノイズ
特性に対し、図８に示す回路構成の圧電発振器の場合では、バラクタＤ’の両端に接続さ
れた基準電圧Ｖｃ２と、制御電圧Ｖｃ１とに同相のノイズが重畳した場合、両端子のノイ
ズのレベルがほぼ同じであれば端子間における電位差として現れないので、次段の発振回
路には位相雑音として伝搬しないため、位相雑音が低減できる。
また、図８の制御電圧Ｖｃ１端子から見たカットオフ周波数をＦ１、基準電圧Ｖｃ２端
子から見たカットオフ周波数をＦ２とすると、図８の回路のように、基準電圧Ｖｃ２及び
制御電圧Ｖｃ１の出力端が交流阻止用の抵抗Ｒ１１、Ｒ２１を介してバラクタＤ’の両端
に接続されているので、バラクタＤ’の対グランド容量と抵抗によりフィルタが構成され
る。そして、基準電圧Ｖｃ２及び制御電圧Ｖｃ１側からみて、バラクタＤ’の両端に接続
される抵抗Ｒ１１、Ｒ２１の値を、夫々のカットオフ周波数が略一致するように設定する
ことにより、位相雑音を低減できると開示されている。
FIG. 8 is an electrical circuit diagram of a conventional piezoelectric oscillator.
The piezoelectric oscillator shown in FIG. 8 includes a Colpitts type piezoelectric oscillator 90 and a
Is a circuit in which a control voltage Vc1 and a reference voltage Vc2 are applied to both ends of a varactor D ′ of a series connection circuit of a varactor (variable capacitance element) D ′ and a capacitor C11 via resistors R11 and R21, respectively.
In contrast to the phase noise characteristics exhibited by a piezoelectric oscillator of the type that applies a control voltage only to one side of the varactor D ′, in the case of the piezoelectric oscillator having the circuit configuration shown in FIG. 8, the reference voltage Vc2 When in-phase noise is superimposed on the control voltage Vc1, if the noise level at both terminals is almost the same, it does not appear as a potential difference between the terminals, and therefore does not propagate as phase noise to the next-stage oscillation circuit. Noise can be reduced.
Further, if the cutoff frequency viewed from the control voltage Vc1 terminal in FIG. 8 is F1, and the cutoff frequency viewed from the reference voltage Vc2 terminal is F2, the output of the reference voltage Vc2 and the control voltage Vc1 as in the circuit of FIG. Since the ends are connected to both ends of the varactor D ′ via the resistances R11 and R21 for AC prevention, a filter is constituted by the ground capacitance and resistance of the varactor D ′. The phase noise is reduced by setting the values of the resistors R11 and R21 connected to both ends of the varactor D ′ so that the respective cut-off frequencies substantially coincide with each other when viewed from the reference voltage Vc2 and the control voltage Vc1 side. It is disclosed that it can be done.
しかしながら、図７に示した特許文献１に記載のＴＣＸＯには、通信のデジタル化に伴
い、最近客先から強く要求される位相雑音（雑音比特性、Ｃ／Ｎ特性）については、何ら
記述されていない。
また図８に示した特許文献２に記載の圧電発振器を構成した後に検査段階で位相雑音不
良が発生すると、温度補償及び位相雑音の調整に工数が掛かるという問題があった。
本発明は上記問題を解決するためになされたもので、位相雑音を低減した圧電発振器を
提供することを目的とする。
However, the TCXO described in Patent Document 1 shown in FIG. 7 describes nothing about phase noise (noise ratio characteristics, C / N characteristics) that has been strongly demanded by customers recently with the digitization of communications. Not.
Further, if a phase noise defect occurs in the inspection stage after the piezoelectric oscillator described in
The present invention has been made to solve the above problems, and an object thereof is to provide a piezoelectric oscillator with reduced phase noise.
本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の
形態又は適用例として実現することが可能である。
SUMMARY An advantage of some aspects of the invention is to solve at least a part of the problems described above, and the invention can be implemented as the following forms or application examples.
［適用例１］本発明に係る圧電発振器は、圧電振動子と、少なくとも負荷容量と周波数
調整回路を含む発振用の増幅回路を有するＩＣチップと、前記ＩＣチップとは別体の外部
容量を有し、前記圧電振動子及び前記ＩＣチップを搭載可能な回路基板と、を備え、前記
負荷容量と前記外部容量とが並列回路を成すように、前記負荷容量と前記外部容量とを導
体を介して導通したことを特徴とする。
Application Example 1 A piezoelectric oscillator according to the present invention includes a piezoelectric vibrator, an IC chip having an oscillation amplifier circuit including at least a load capacitor and a frequency adjustment circuit, and an external capacitor separate from the IC chip. And a circuit board on which the piezoelectric vibrator and the IC chip can be mounted, and the load capacitance and the external capacitance are connected via a conductor so that the load capacitance and the external capacitance form a parallel circuit. It is characterized by conduction.
上記のように本発明の圧電発振器は、負荷容量に並列に外部容量を付加したことにより
、ＩＣチップに内蔵する容量のみでは低減しきれない位相雑音（Ｃ／Ｎ）を低減すること
が可能になる。
As described above, the piezoelectric oscillator according to the present invention can reduce the phase noise (C / N) that cannot be reduced only by the capacitance built in the IC chip by adding the external capacitance in parallel to the load capacitance. Become.
［適用例２］また本発明の圧電発振器は、前記ＩＣチップが電圧制御型容量素子（可変
容量素子）を備えることを特徴とする適用例１に記載の圧電発振器である。
[Application Example 2] The piezoelectric oscillator according to the application example 1 is characterized in that the IC chip includes a voltage-controlled capacitive element (variable capacitive element).
上記のように電圧制御型容量素子を備えたＩＣチップを用いて圧電発振器を構成すると
、温度補償型の圧電発振器が構成できる共に、負荷容量に並列に外部容量を付加すること
により、位相雑音（Ｃ／Ｎ）を低減できる。
When a piezoelectric oscillator is configured using an IC chip having a voltage-controlled capacitive element as described above, a temperature-compensated piezoelectric oscillator can be configured, and phase noise ( C / N) can be reduced.
［適用例３］また、圧電発振器は、前記回路基板に前記外部容量が複数設けられ、前記
負荷容量と前記外部容量との接続が選択可能に構成されていることを特徴とする適用例１
又は２に記載の圧電発振器である。
Application Example 3 In the piezoelectric oscillator, the circuit board is provided with a plurality of the external capacitors, and the connection between the load capacitor and the external capacitor can be selected.
Or it is a piezoelectric oscillator of 2.
上記のように外部容量を複数個備えた回路基板を用いて圧電発振器を構成すると、負荷
容量に並列に付加する外部容量を微調整することが可能となり、位相雑音をより微細に調
整することができる。また、容量選択により類似設計で個別の仕様に対応することが可能
になり汎用性を高めることが可能になる。
When a piezoelectric oscillator is configured using a circuit board having a plurality of external capacitors as described above, it is possible to finely adjust the external capacitance added in parallel to the load capacitance, and to finely adjust the phase noise. it can. Further, by selecting the capacity, it becomes possible to cope with individual specifications with a similar design, and it becomes possible to improve versatility.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
図１は、本発明の一実施形態に係る圧電発振器の構成を示す概略斜視図、図２は回路基
板の要部拡大断面図である。
この図１に示す圧電発振器１は、圧電振動子Ｘと、ＩＣチップ５と、圧電振動子Ｘ及び
ＩＣチップ５を上面に搭載する回路基板６と、を備えている。
圧電振動子Ｘは、圧電振動素子とパッケージとからなる。圧電振動素子は、結晶軸に対
し所定の角度で切断された圧電基板を所定の厚さに加工し、その両主面に一対の励振電極
を付着して構成される。一方、パッケージは、例えばセラミックパッケージ本体と金属性
の蓋とからなる。
圧電振動子Ｘは、セラミックパッケージ本体の内底部に設けたパッド電極上に導電性接
着剤を塗布し、この導電性接着剤の上に前電振動素子を載置し、導電性接着剤を硬化させ
て後、セラミックパッケージ本体の開口部に前記金属性の蓋をシーム溶接することにより
構成される。
圧電基板としては、例えばＡＴカット水晶基板があり、その振動姿態は厚み滑りモード
であり、周波数温度特性が３次曲線を呈すると共に、共振周波数は厚さの逆数に比例する
。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a schematic perspective view showing a configuration of a piezoelectric oscillator according to an embodiment of the present invention, and FIG. 2 is an enlarged cross-sectional view of a main part of a circuit board.
The piezoelectric oscillator 1 shown in FIG. 1 includes a piezoelectric vibrator X, an IC chip 5, and a circuit board 6 on which the piezoelectric vibrator X and the IC chip 5 are mounted.
The piezoelectric vibrator X includes a piezoelectric vibration element and a package. The piezoelectric vibration element is formed by processing a piezoelectric substrate cut at a predetermined angle with respect to a crystal axis to a predetermined thickness and attaching a pair of excitation electrodes to both main surfaces thereof. On the other hand, a package consists of a ceramic package main body and a metallic lid, for example.
In the piezoelectric vibrator X, a conductive adhesive is applied on the pad electrode provided on the inner bottom portion of the ceramic package body, and a pre-electro-vibration element is placed on the conductive adhesive to cure the conductive adhesive. After that, the metallic lid is seam welded to the opening of the ceramic package body.
As the piezoelectric substrate, for example, there is an AT-cut quartz substrate, the vibration state is a thickness-slip mode, the frequency temperature characteristic exhibits a cubic curve, and the resonance frequency is proportional to the reciprocal of the thickness.
ＩＣチップ５は、この図には示していないが、発振用の増幅回路、周囲温度を検出する
感温素子、電圧制御型容量素子（以下、可変容量素子と称す）、可変容量素子に電圧を供
給する制御電圧発生回路、温度補償データを格納するメモリ回路とを備え、発振用の増幅
回路は、増幅器、周波数調整用の容量素子、負荷容量等を備えている。
回路基板６は、例えばアルミナセラミック等のグリーンシートを積層して形成され、そ
の内部及び表面に配線導体が設けられている。
図１に示すように回路基板６の上面には、圧電振動子Ｘの外部端子（図示せず）と接続
するパッド電極（図示せず）、ＩＣチップ５の端子電極とボンディングワイヤ９で接続す
る複数のパッド電極７、回路基板６の内部のグリーンシート間に形成される外部容量（Ｃ
５、Ｃ６、Ｃ７）と接続する複数のパッド電極８ａ、８ｂ、８ｃが形成されている。
ここで、外部容量とは、ＩＣチップ５に含まれる容量に対し、ＩＣチップ５以外に設け
る容量を示している。
Although not shown in this figure, the IC chip 5 is configured to apply a voltage to an oscillation amplifier circuit, a temperature sensing element that detects the ambient temperature, a voltage-controlled capacitive element (hereinafter referred to as a variable capacitive element), and a variable capacitive element. A control voltage generation circuit to be supplied and a memory circuit for storing temperature compensation data are included. The oscillation amplifier circuit includes an amplifier, a frequency adjustment capacitor, a load capacitor, and the like.
The circuit board 6 is formed by laminating green sheets such as alumina ceramic, for example, and a wiring conductor is provided inside and on the surface.
As shown in FIG. 1, a pad electrode (not shown) connected to an external terminal (not shown) of the piezoelectric vibrator X is connected to the upper surface of the circuit board 6, and a terminal electrode of the IC chip 5 is connected to a
5, C6, C7), a plurality of
Here, the external capacitor indicates a capacitor provided in addition to the IC chip 5 with respect to the capacitor included in the IC chip 5.
図２に示す要部拡大断面図のように、グリーンシートＧ１〜Ｇ４の積層間には配線導体
と、外部容量を形成する電極８’ａ、８’ｂ、８’ｃが形成されている。グリーンシート
Ｇ１の下面（回路基板６の下面）には接続用の外部端子（図示せず）と、外部容量形成用
の電極８Ｅが形成されている。
図２の要部拡大断面図において、電極８’ａと電極Ｅとで外部容量Ｃ５が形成され、配
線導体８ａ１にてパッド電極８ａと接続されている。同様に電極８’ｂと電極Ｅとで外部
容量Ｃ６が、電極８’ｃと電極Ｅとで外部容量Ｃ７が、形成され、夫々配線導体８ｂ１、
８ｃ１にてパッド電極８ｂ、８ｃと接続されている。
図１、図２では外部容量の一例として３個の場合を示しているが、もっと多く外部容量
Ｃを形成してもよい。また、グリーンシートＧ１〜Ｇ４の積層間の容量形成は、図示した
例に限定せず、電極８Ｅを底面ではなく、層間に形成してもよし、グリーンシートの積層
数も４層に限定するものではない。また、配線導体８ａ１〜８ｃ１を設けず、電極８Ｅと
パッド電極８ａ〜８ｃとの間で外部容量を形成してもよい。外部容量の大きさは、周知の
ように、電極面積と、電極間に挟まれる誘電体の誘電率に比例し、電極間の距離に逆比例
する。
As shown in the enlarged cross-sectional view of the main part shown in FIG. 2, wiring conductors and
In the enlarged cross-sectional view of the main part of FIG. 2, an external capacitor C5 is formed by the
8c1 is connected to pad
1 and 2 show three external capacitors as an example, but more external capacitors C may be formed. Further, the capacity formation between the stacked green sheets G1 to G4 is not limited to the illustrated example, and the
また図１に示す圧電発振器１では、回路基板６の所定の位置に圧電振動子Ｘを半田を用
いて接続し、回路基板６の所定の位置に接着剤を塗布し、該接着剤の上にＩＣチップ５を
載置し、乾燥した後、ＩＣチップ５の端子電極と回路基板６のパッド電極７とをボンディ
ングワイヤにて接続する。更に、ＩＣチップ５の端子電極とパッド電極８ａとをボンディ
ングワイヤにて接続する。必要に応じて、パッド電極８ａと、パッド電極８ｂ、８ｃとを
ボンディングワイヤにて接続する。電極８Ｅをアースに接続することにより、外部容量Ｃ
５、Ｃ６、Ｃ７は、後述するように発振回路の負荷容量に並列接続される。
Further, in the piezoelectric oscillator 1 shown in FIG. 1, the piezoelectric vibrator X is connected to a predetermined position of the circuit board 6 using solder, an adhesive is applied to the predetermined position of the circuit board 6, and the adhesive is applied on the adhesive. After the IC chip 5 is placed and dried, the terminal electrode of the IC chip 5 and the
5, C6, and C7 are connected in parallel to the load capacity of the oscillation circuit, as will be described later.
図３は、図１に示した圧電発振器の電気的回路図の一例である。なお、図３で、感温素
子、及びメモリ回路等は省略している。
本実施形態の圧電発振器１は、増幅器Ａｍｐ１の両端に抵抗Ｒ１の夫々の端子を接続す
ると共に、増幅器Ａｍｐ１の両端と接地間に夫々容量（負荷容量）Ｃ１、Ｃ２を接続し、
更に増幅器Ａｍｐ１の両端に圧電振動子Ｘの夫々の端子を接続する。増幅器Ａｍｐ１の出
力側Ｑに増幅器Ａｍｐ２に入力側を接続し、増幅器Ａｍｐ２の出力側より発振出力を得る
。制御電圧発生回路１１と増幅器Ａｍｐ１の入力側Ｐとを接続し、増幅器Ａｍｐ１の入力
側Ｐと接地間に可変容量素子Ｄを接続する。増幅器Ａｍｐ１の出力側Ｑと接地間には、複
数の容量からなる周波数調整回路１２を接続する。
更に、増幅器Ａｍｐ１の出力側Ｑと回路基板６上のパッド電極８ａとをボンディングワ
イヤにて接続して、圧電発振器１を構成する。必要に応じて、パッド電極８ａとパッド電
極８ｂ、８ｃとを接続する。つまり、ＩＣチップ５とは別体の外部容量Ｃ５、Ｃ６、Ｃ７
がＩＣチップ５に含まれる負荷容量に並列接続される。また、パッド電極８ａの接続点は
増幅器Ａｍｐ１の入力側Ｐであってもよい。
FIG. 3 is an example of an electrical circuit diagram of the piezoelectric oscillator shown in FIG. In FIG. 3, the temperature sensing element, the memory circuit, and the like are omitted.
The piezoelectric oscillator 1 of the present embodiment connects the terminals of the resistor R1 to both ends of the amplifier Amp1, and connects capacitors (load capacitors) C1 and C2 between both ends of the amplifier Amp1 and the ground,
Further, the respective terminals of the piezoelectric vibrator X are connected to both ends of the amplifier Amp1. The input side of the amplifier Amp2 is connected to the output side Q of the amplifier Amp1, and an oscillation output is obtained from the output side of the amplifier Amp2. The control voltage generation circuit 11 and the input side P of the amplifier Amp1 are connected, and the variable capacitance element D is connected between the input side P of the amplifier Amp1 and the ground. A frequency adjustment circuit 12 composed of a plurality of capacitors is connected between the output side Q of the amplifier Amp1 and the ground.
Further, the output side Q of the amplifier Amp1 and the
Are connected in parallel to the load capacitance included in the IC chip 5. Further, the connection point of the
ところで、圧電発振器の位相雑音を低減する手段の１つとして、発振ループの補償感度
を低下させ、制御電圧発生回路から生ずるノイズを低く抑える手法がある。このためには
、可変容量素子の電圧（Ｖ）−容量（Ｃ）特性の感度を低下させる方法と、圧電振動子Ｘ
自体の負荷容量（ＣＬ）−周波数変動（Δｆ／ｆ０）特性の感度を低下させる方法とがあ
る。
可変容量素子の電圧（Ｖ）−容量（Ｃ）特性の感度を低下させるには、周波数調整回路
１２の容量値を周波数調整に必要な値以上となるよう容量アレイを増やす必要があり、Ｉ
Ｃチップ５のチップサイズが大きくなると共に、一枚のシリコンウエハーから多くのＩＣ
チップ５を得られなくなるのでＩＣチップ５の生産効率も悪い。さらに、増やした容量ア
レイを切り替えるためのメモリ（ＲＯＭ）も増やさねばならず、ＩＣのチップサイズが大
きくなるという問題がある。
圧電振動子Ｘ自体の負荷容量（ＣＬ）−周波数変動（Δｆ／ｆ０）特性の感度を低下さ
せるには、圧電振動子Ｘの励振電極の形状寸法の変更が必要であり、所望の周波数で最適
の負荷容量（ＣＬ）−周波数変動（Δｆ／ｆ０）特性を得るには多くの治具と、多くの試
作時間を要するという問題がある。
By the way, as one of the means for reducing the phase noise of the piezoelectric oscillator, there is a method for reducing the compensation sensitivity of the oscillation loop and suppressing the noise generated from the control voltage generation circuit. For this purpose, a method of reducing the sensitivity of the voltage (V) -capacitance (C) characteristic of the variable capacitance element, and the piezoelectric vibrator X
There is a method of reducing the sensitivity of its own load capacity (CL) -frequency variation (Δf / f0) characteristic.
In order to reduce the sensitivity of the voltage (V) -capacitance (C) characteristic of the variable capacitance element, it is necessary to increase the capacitance array so that the capacitance value of the frequency adjustment circuit 12 becomes equal to or greater than the value necessary for frequency adjustment.
As the chip size of the C chip 5 increases, many ICs can be obtained from a single silicon wafer.
Since the chip 5 cannot be obtained, the production efficiency of the IC chip 5 is also poor. Furthermore, there is a problem that the memory (ROM) for switching the increased capacity array has to be increased, which increases the chip size of the IC.
In order to reduce the sensitivity of the load capacity (CL) -frequency fluctuation (Δf / f0) characteristic of the piezoelectric vibrator X itself, it is necessary to change the shape dimension of the excitation electrode of the piezoelectric vibrator X, and it is optimal at a desired frequency. In order to obtain the load capacity (CL) -frequency fluctuation (Δf / f0) characteristic, there are problems that many jigs and many trial production times are required.
そこで、本実施形態では、図３に示すように、発振ループの増幅器Ａｍｐ１の出力端子
Ｑと接地間に外部容量（例えば、Ｃ５＋Ｃ６）を接続することにより、圧電振動子Ｘに直
列に接続される負荷容量の値を調整するようにしている。
負荷容量ＣLと周波数変動（Δｆ／ｆ０）との関係は、図４に示す曲線のようになる。
つまり、負荷容量ＣLが大きくなると曲線もなだらかになり、位相雑音（Ｃ／Ｎ）を低減
させることが可能となる。
負荷容量を大きくすることにより制御電圧発生回路１１の出力電圧（Ｖ）に対し、圧電
振動子Ｘの周波数変動（Δｆ／ｆ０）を低く抑えることができ、位相雑音を低減すること
ができる。外部容量の大きさとしては位相雑音を測定しながら最適の大きさを選べばよい
。
また、外部容量の接続点としては増幅器Ａｍｐ１の入力端子Ｐでもよい。外部容量を付
加したことによる圧電発振器の周波数変化は、ＩＣチップの負荷容量を僅かに変えて微調
整すればよい。
ＩＣチップは多量に用いないとそのコストを低減することができないので、広範囲の周
波数の発振回路に用いなければならない。周波数が異なる場合は、外部容量を適切に選択
して位相雑音を低減する。
Therefore, in this embodiment, as shown in FIG. 3, an external capacitor (for example, C5 + C6) is connected in series between the output terminal Q of the amplifier Amp1 of the oscillation loop and the ground, so that the piezoelectric vibrator X is connected in series. The load capacity value is adjusted.
The relationship between the load capacity C L and the frequency fluctuation (Δf / f0) is as shown by the curve shown in FIG.
That is, as the load capacitance C L increases, the curve becomes gentle, and the phase noise (C / N) can be reduced.
By increasing the load capacity, the frequency fluctuation (Δf / f0) of the piezoelectric vibrator X can be suppressed to be lower than the output voltage (V) of the control voltage generation circuit 11, and the phase noise can be reduced. As the size of the external capacitance, an optimum size may be selected while measuring the phase noise.
Further, the connection point of the external capacitor may be the input terminal P of the amplifier Amp1. The frequency change of the piezoelectric oscillator due to the addition of the external capacitance may be finely adjusted by slightly changing the load capacitance of the IC chip.
Since the cost cannot be reduced unless the IC chip is used in a large amount, it must be used for an oscillation circuit having a wide range of frequencies. If the frequencies are different, the external capacitance is appropriately selected to reduce phase noise.
図５は位相雑音（Ｃ／Ｎ）特性であり、曲線２０は外部容量を調整する前の特性、曲線
２１は外部容量を調整し、位相雑音（Ｃ／Ｎ）を低減した特性である。
以上のように外部容量を備えた回路基板を用いて圧電発振器を構成すると、ＩＣチップ
に内蔵する容量のみで位相雑音（Ｃ／Ｎ）が低減しきれないところを、負荷容量に並列に
外部容量を付加することにより、更に低減することが可能になる。また、本実施形態によ
れば、ＩＣチップを広範囲の周波数の発振回路に適用することが可能になるので、ＩＣチ
ップのコストを削減できるという利点もある。
また可変容量素子を備えたＩＣチップを用いて圧電発振器を構成すると、温度補償型の
圧電発振器を構成できる共に、負荷容量に並列に外部容量を付加することにより、位相雑
音（Ｃ／Ｎ）を低減することができる。またＩＣチップをより汎用できるという利点もあ
る。
また外部容量を複数個備えた回路基板を用いて圧電発振器を構成すると、負荷容量に並
列に付加する外部容量を微調整することが可能となり、位相雑音をより細かに調整するこ
とができるという効果がある。
FIG. 5 shows a phase noise (C / N) characteristic, a
As described above, when a piezoelectric oscillator is configured using a circuit board having an external capacitor, the phase noise (C / N) cannot be reduced only by the capacitor built in the IC chip. Further reduction can be achieved by adding. Further, according to the present embodiment, the IC chip can be applied to an oscillation circuit having a wide range of frequencies, so that there is an advantage that the cost of the IC chip can be reduced.
In addition, if a piezoelectric oscillator is configured using an IC chip having a variable capacitance element, a temperature-compensated piezoelectric oscillator can be configured, and phase noise (C / N) can be reduced by adding an external capacitance in parallel to the load capacitance. Can be reduced. There is also an advantage that the IC chip can be used more widely.
In addition, when a piezoelectric oscillator is configured using a circuit board having a plurality of external capacitors, it is possible to finely adjust the external capacitor added in parallel to the load capacitor, and to finely adjust the phase noise. There is.
図６は本発明の第２の実施例に係る圧電発振器の構成を示す斜視図である。
図１に示した圧電発振器１と異なる点は、外部容量に個別容量、例えばチップコンデン
サＣ１０を用いた点である。従って、回路基板６’はグリーンシート間に容量構成用の電
極を設ける必要がなく、個別容量（チップコンデンサ）Ｃ１０を取り付けるパッド電極１
０を形成すればよい。
以上の説明では、ＩＣチップの端子と回路基板のパッド電極との接続にボンディングワ
イヤを用いた例を示したが、フリップチップボンディングを用いてもよい。また、発振回
路として、増幅器Ａｍｐ１と、抵抗Ｒ１と、２つの容量Ｃ１、Ｃ２とを用いて回路を示し
たが、図８に示したようなコルピッツ型発振回路を用いてもよい。また、回路基板６とし
てセラミック基板を用いた例を示したが、ガラス−エポキシ材等を用いた多層板を用いて
もよい。
FIG. 6 is a perspective view showing the configuration of the piezoelectric oscillator according to the second embodiment of the present invention.
The difference from the piezoelectric oscillator 1 shown in FIG. 1 is that an individual capacitor such as a chip capacitor C10 is used as an external capacitor. Therefore, the circuit board 6 ′ does not need to provide an electrode for capacity configuration between the green sheets, and the pad electrode 1 to which the individual capacity (chip capacitor) C10 is attached.
0 may be formed.
In the above description, the example in which the bonding wire is used for the connection between the terminal of the IC chip and the pad electrode of the circuit board is shown, but flip chip bonding may be used. Further, although the circuit is shown using the amplifier Amp1, the resistor R1, and the two capacitors C1 and C2 as the oscillation circuit, a Colpitts oscillation circuit as shown in FIG. 8 may be used. Moreover, although the example which used the ceramic substrate as the circuit board 6 was shown, you may use the multilayer board using a glass-epoxy material.
１、２…圧電発振器、５…ＩＣチップ、６、６’…回路基板、７…電極パッド、８ａ、
８ｂ、８ｃ…電極パッド、９…ボンディングワイヤ、８’ａ、８’ｂ、８’ｃ、８Ｅ…容
量形成用電極、８ａ１、８ｂ１、８ｃ１…配線導体、１０…パッド電極、１１…制御電圧
発生回路、Ｘ…圧電振動子、Ａｍｐ１、Ａｍｐ２…増幅器、Ｄ…可変容量素子、Ｒ１…抵
抗、Ｃ１、Ｃ２…容量、Ｃ５、Ｃ６、Ｃ７…外部容量、Ｃ１０…外部容量（チップコンデ
ンサ）
DESCRIPTION OF
8b, 8c ... electrode pads, 9 ... bonding wires, 8'a, 8'b, 8'c, 8E ... capacitance forming electrodes, 8a1, 8b1, 8c1 ... wiring conductors, 10 ... pad electrodes, 11 ... control voltage generation Circuit, X: Piezoelectric vibrator, Amp1, Amp2: Amplifier, D: Variable capacitance element, R1: Resistance, C1, C2: Capacitance, C5, C6, C7: External capacitance, C10: External capacitance (chip capacitor)
Claims (3)
少なくとも負荷容量と周波数調整回路を含む発振用の増幅回路を有するＩＣチップと、
前記ＩＣチップとは別体の外部容量を有し、前記圧電振動子及び前記ＩＣチップを搭載
可能な回路基板と、を備え、
前記負荷容量と前記外部容量とが並列回路を成すように、前記負荷容量と前記外部容量
とを導体を介して導通したことを特徴とする圧電発振器。 A piezoelectric vibrator;
An IC chip having an oscillation circuit for oscillation including at least a load capacitor and a frequency adjustment circuit;
An external capacitor separate from the IC chip, and the circuit board on which the piezoelectric vibrator and the IC chip can be mounted.
A piezoelectric oscillator, wherein the load capacitor and the external capacitor are conducted through a conductor so that the load capacitor and the external capacitor form a parallel circuit.
電発振器。 The piezoelectric oscillator according to claim 1, wherein the IC chip includes a voltage-controlled capacitive element.
続が選択可能に構成されていることを特徴とする請求項１又は２に記載の圧電発振器。 3. The piezoelectric oscillator according to claim 1, wherein a plurality of the external capacitors are provided on the circuit board, and the connection between the load capacitor and the external capacitor is selectable. 4.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2008188170A JP2010028502A (en) | 2008-07-22 | 2008-07-22 | Piezoelectric oscillator |
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| JP2010028502A true JP2010028502A (en) | 2010-02-04 |
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| JP (1) | JP2010028502A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8823462B2 (en) | 2010-10-28 | 2014-09-02 | Seiko Epson Corporation | Piezoelectric oscillation circuit and temperature-constant piezoelectric oscillator |
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2008
- 2008-07-22 JP JP2008188170A patent/JP2010028502A/en not_active Withdrawn
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