JP2010027030A - 定電流制御回路 - Google Patents
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Abstract
【解決手段】各パッド18、19を共通化した1つの電源端子9に接続し、シャント抵抗3、4をPch型MOSトランジスタ7a、8aの間ではなく、これらの外側に配置する。これにより、シャント抵抗3、4がPch型MOSトランジスタ7a、8aの温度上昇に伴って上昇することを抑制することが可能となる。特に、一方の回路系統でPch型MOSトランジスタ7a、8aが駆動されたとしても、他方の回路系統のシャント抵抗3、4に関しては距離が離れた状態となっているため、シャント抵抗3、4の温度上昇を抑制できる。また、電源端子9を共通化した1つの端子にすることが可能となり、端子数の削減を図ることも可能となる。
【選択図】図3
Description
本発明の第1実施形態について説明する。本実施形態では、本発明の一実施形態にかかる定電流制御回路を車両用のエアバックの開制御を行うためのスクイブ駆動回路に適用した場合について説明する。
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対してスクイブ駆動回路100の駆動をNch型MOSトランジスタ7b、8bにて行うようにしたものである。なお、本実施形態にかかるスクイブ駆動回路100の基本構造は、第1実施形態のスクイブ駆動回路100とほぼ同様であるため、異なる部分についてのみ説明する。
本発明の第3実施形態について説明する。本実施形態は、第1、第2実施形態に対して電源端子9に接続されるパッド18、19を更に共通化したものである。本実施形態にかかるスクイブ駆動回路100の構造は、第1、第2実施形態と全く同じであり、レイアウト構造のみ異なっているため、レイアウト構造に関してのみ説明する。
本発明の第4実施形態について説明する。本実施形態は、第1実施形態に対して制限抵抗を備えたものであり、スクイブ駆動回路100の基本構造に関しては第1実施形態と同様であるため、異なる部分についてのみ説明する。
本発明の第5実施形態について説明する。本実施形態は、第1実施形態に対して具体的な素子分離方法やNPNトランジスタ13a、14aの配置等を示したものであり、基本的な回路構成などについては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
上記各実施形態では、シャント抵抗3、4を抵抗素子として図示してあるが、シャント抵抗3、4は、単にパターン配線の配線抵抗にて構成することもできる。
3、4 シャント抵抗
5、6 第1、第2駆動回路
7a、8a Pch型MOSトランジスタ
7b、8b Nch型MOSトランジスタ
9 電源端子
10 昇圧回路
11、12 出力端子
13a、14a NPNトランジスタ
15、16 定電流回路
17 駆動トランジスタ
18〜21、24 パッド
25、26 制限抵抗
31、32 トレンチ分離構造
44 SOI基板
56c 配線抵抗
100 スクイブ駆動回路
Claims (8)
- 電源電圧(VB)が印加される電源端子(9)と、
前記電源端子(9)に接続され、第1、第2負荷(1、2)それぞれに対して前記電源電圧(VB)に基づいて流す定電流の制御を行う出力用の第1、第2半導体スイッチング素子(7a、7b、8a、8b)と、
前記第1、第2負荷(1、2)それぞれに接続される第1、第2出力端子(11、12)と、
前記第1負荷(1)と前記第1半導体スイッチング素子(7a、7b)との間に配置され、前記第1負荷(1)に流される前記定電流を検出する第1シャント抵抗(3)と、
前記第2負荷(2)と前記第2半導体スイッチング素子(8a、8b)との間に配置され、前記第2負荷(2)に流される前記定電流を検出する第2シャント抵抗(4)と、
前記電源電圧(VB)を所定電圧昇圧する昇圧回路(10)と、
前記昇圧回路(10)にて昇圧された電圧に基づいて駆動されると共に、前記第1シャント抵抗(3)で検出される前記定電流に基づいて前記第1半導体スイッチング素子(7a、7b)を制御する第1駆動回路(5)と、
前記昇圧回路(10)にて昇圧された電圧に基づいて駆動されると共に、前記第2シャント抵抗(4)で検出される前記定電流に基づいて前記第2半導体スイッチング素子(8a、8b)を制御する第2駆動回路(6)と、
前記第1半導体スイッチング素子(7a、7b)に電気的に接続される第1パッド(18、24)と、
前記第2半導体スイッチング素子(8a、8b)に電気的に接続される第2パッド(19、24)と、を備え、
前記第1半導体スイッチング素子(7a、7b)と前記第2半導体スイッチング素子(8a、8b)とは同一チップ内において隣り合わせに配置されており、前記第1パッド(18、24)および前記第2パッド(19、24)は、前記第1半導体スイッチング素子(7a、7b)と前記第2半導体スイッチング素子(8a、8b)の間に備えられていると共に、これら第1、第2パッド(18、19、24)が共通する1つの前記電源端子(9)に電気的に接続され、前記第1、第2シャント抵抗(3、4)が前記第1半導体スイッチング素子(7a、7b)と前記第2半導体スイッチング素子(8a、8b)の外側に配置されていることを特徴とする定電流制御回路。 - 前記第1、第2半導体スイッチング素子は、Pch型MOSトランジスタ(7a、8a)であり、
前記第1、第2駆動回路(5、6)は共に、
前記昇圧回路(10)にて昇圧された電圧に基づいて定電流を生成する第1、第2定電流回路(15、16)と、
前記第1定電流回路(15)に対してコレクタおよびベースが接続された第1NPNトランジスタ(13a)と、
前記第2定電流回路(16)に対してコレクタが接続され、かつ、前記第1NPNトランジスタ(13a)と互いのベース同士が接続されることでカレントミラー接続された第2NPNトランジスタ(14a)と、
前記第1、第2半導体スイッチング素子を構成する前記Pch型MOSトランジスタ(7a、8a)のゲート電圧を制御する駆動トランジスタ(17)と、を有し、
前記第2定電流回路(16)と前記第2NPNトランジスタ(14a)のコレクタとの接続点が前記第1、第2半導体スイッチング素子を構成する前記Pch型MOSトランジスタ(7a、8a)のゲートに接続され、
前記第1NPNトランジスタ(13a)のエミッタが前記第1、第2シャント抵抗(3、4)のローサイド側に接続されていると共に、前記第2NPNトランジスタ(14a)のエミッタが前記第1、第2シャント抵抗(3、4)のハイサイド側に接続されていることを特徴とする請求項1に記載の定電流制御回路。 - 前記第1、第2半導体スイッチング素子は、Nch型MOSトランジスタ(7b、8b)であり、
前記第1、第2駆動回路(5、6)は共に、
前記昇圧回路(10)にて昇圧された電圧に基づいて定電流を生成する第1、第2定電流回路(15、16)と、
前記第1定電流回路(15)に対してコレクタおよびベースが接続された第1NPNトランジスタ(13a)と、
前記第2定電流回路(16)に対してコレクタが接続され、かつ、前記第1NPNトランジスタ(13a)と互いのベース同士が接続されることでカレントミラー接続された第2NPNトランジスタ(14a)と、
前記第1、第2半導体スイッチング素子を構成する前記Nch型MOSトランジスタ(7b、8b)のゲート電圧を制御する駆動トランジスタ(17)と、を有し、
前記第2定電流回路(16)と前記第2NPNトランジスタ(14a)のコレクタとの接続点が前記第1、第2半導体スイッチング素子を構成する前記Nch型MOSトランジスタ(7b、8b)のゲートに接続され、
前記第1NPNトランジスタ(13a)のエミッタが前記第1、第2シャント抵抗(3、4)のハイサイド側に接続されていると共に、前記第2NPNトランジスタ(14a)のエミッタが前記第1、第2シャント抵抗(3、4)のローサイド側に接続されていることを特徴とする請求項1に記載の定電流制御回路。 - 前記第1、第2シャント抵抗(3、4)と前記第1、第2NPNトランジスタ(13a、14a)の間には、それぞれ、前記第1、第2NPNトランジスタ(13a、14a)に流れ込む電流を制限する制限抵抗(25、26)が備えられていることを特徴とする請求項2または3に記載の定電流制御回路。
- 半導体基板(44)を有し、
前記第1、第2半導体スイッチング素子および第1、第2駆動回路が前記半導体基板に形成されていると共に、前記第1、第2シャント抵抗が前記半導体基板上に形成されており、前記第1、第2シャント抵抗が配線抵抗(56c)にて構成され、
前記第1、第2駆動回路に備えられる第1、第2NPNトランジスタは、前記第1、第2シャント抵抗の下に配置されていることを特徴とする請求項2ないし4のいずれか1つに記載の定電流制御回路。 - 半導体基板(44)を有し、
前記第1、第2半導体スイッチング素子および第1、第2駆動回路が前記半導体基板に形成されていると共に、前記第1、第2シャント抵抗が前記半導体基板上に形成されており、前記第1、第2シャント抵抗が配線抵抗(56c)にて構成され、
前記第1、第2駆動回路に備えられる第1、第2NPNトランジスタは、それぞれ、前記第1、第2半導体スイッチング素子に対して等しい距離に並べられて配置されていることを特徴とする請求項2ないし5のいずれか1つに記載の定電流制御回路。 - 前記第1パッドと前記第2パッドは共通化されたパッド(24)とされていることを特徴とする請求項1ないし4のいずれか1つに記載の定電流制御回路。
- 半導体基板(44)を有し、
前記第1、第2半導体スイッチング素子および第1、第2駆動回路が前記半導体基板に形成されていると共に、前記第1、第2シャント抵抗が前記半導体基板上に形成されており、
前記半導体基板には、前記第1、第2半導体スイッチング素子それぞれを別々に囲むトレンチ分離構造(31、32)が形成されていることを特徴とする請求項1ないし7のいずれか1つに記載の定電流制御回路。
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