JP2010026294A - フェイルセーフ回路及び制御回路 - Google Patents

Abstract

【課題】ピクセルクロックの入力が停止した場合でも画像表示装置を安全に制御できるとともに、入力される信号の正常状態及び異常状態に一意に対応した判定信号を生成する回路を提供する。
【解決手段】判定部４０と、保護ゲート部９０とを備えて構成される。判定部は、基準クロックが定める期間内のピクセルクロックの計数結果を用いて、ピクセルクロックが正常であるか否かを判定し、当該判定の結果を示すクロック判定信号を生成するクロック判定回路２００を有している。判定部は、クロック判定信号を判定信号として出力する。また、保護ゲート部は、判定信号が正常を示すとき、タイミング信号を通過させる。
【選択図】図１

Description

この発明は、画像表示装置を制御するためのタイミング信号を出力する回路に関し、特に画像表示装置を安全に動作させるためにタイミング信号の出力を制御するフェイルセーフ回路及びこのフェイルセーフ回路を含む制御回路に関する。

図２０を参照して、画像表示装置として液晶表示装置を駆動する制御回路の従来例について説明する（例えば、特許文献１参照）。図２０は、制御回路の従来例の概略構成図である。

制御回路１８には、水平垂直同期信号を含む画像信号と、ピクセルクロックが入力される。ピクセルクロックは、画像信号に含まれており、前段に設けられた他の回路（図示を省略する。）で抽出されているものとする。

制御回路１８は、タイミング信号生成回路２１及びフェイルセーフ回路３８を備えて構成される。フェイルセーフ回路３８は、判定部４８と保護ゲート部９０とを備えている。

制御回路１８に入力された画像信号は、タイミング信号生成回路２１に送られる。また、制御回路１８に入力されたピクセルクロックは２分岐される。ピクセルクロックが２分岐された一方は、タイミング信号生成回路２１に送られ、他方は、フェイルセーフ回路３８の判定部４８に送られる。

タイミング信号生成回路２１は、画像信号に含まれる水平垂直同期信号を用いて、スタートパルスを含むタイミング信号を生成する。このとき、タイミング信号生成回路２１は、クロック入力端子ＣＫに入力されたピクセルクロックを用いて信号処理を行う。

タイミング信号生成回路２１で生成されたタイミング信号は、フェイルセーフ回路３８の保護ゲート部９０に送られる。また、タイミング信号生成回路２１は、スタートパルスの立ち上げのトリガとして用いた信号を、そのままトリガ信号として出力する。このトリガ信号は、フェイルセーフ回路３８の判定部４８に送られる。

判定部４８は、トリガ信号の入力に応答して、ピクセルクロックの計数を開始する。判定部４８は、ピクセルクロックに含まれているクロックパルスの計数を行っている間は、Ｈレベルの信号を判定信号として出力する。判定部４８は、ピクセルクロックの計数を行った結果、計数値が予め設定されている所定の値‘Ｎ’に達すると、計数値を０にリセットすると共に、判定信号の出力レベルをＬレベルとする。

この判定信号は、保護ゲート部９０に送られ、いわゆるゲート信号として用いられる。保護ゲート部９０は、判定信号がＨレベルのとき、タイミング信号を通過させ、出力信号として出力する。一方、判定信号がＬレベルのとき、保護ゲート部９０は、タイミング信号を遮断する。

この制御回路の従来例によれば、タイミング信号に含まれるスタートパルスがＨレベルになったままになるような誤動作が発生しても、判定信号が一定の期間でＬレベルとなり、タイミング信号を遮断するので、後段に設けられる画像表示装置の暴走を抑えることができる。
特開２００４−１３３１２４号公報

しかしながら、上述の制御回路の従来例では、トリガ信号が入力される都度、判定部で生成される判定信号がＬレベルからＨレベルとなり、ピクセルクロックの計数値によって定まる一定期間経過後にＨレベルからＬレベルになる。従って、この判定信号の論理レベルは、制御回路に入力される画像信号やピクセルクロックの正常状態や異常状態に一意に対応していない。このことから、上述の従来例のフェイルセーフ回路には、スタートパルスが長くなりすぎるのを防ぐ働きしか期待できない。すなわち、異常状態のときに、制御回路に含まれる各内部回路をリセット状態にするような目的での、判定信号の使用は困難である。

また、何らかの事情でピクセルクロックの入力が停止した場合、判定部では、計数値が所定の値Ｎに達しないので、判定信号がＨレベルになったままになる場合がある。この場合は、スタートパルスが長くなるのを防ぐことができず、後段の画像表示装置を破壊する恐れが出てくる。

この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、ピクセルクロックの入力が停止した場合でも画像表示装置を安全に制御できるとともに、入力される信号の正常状態及び異常状態に一意に対応した判定信号を生成できるフェイルセーフ回路と、このフェイルセーフ回路を含む制御回路を提供することにある。

上述した目的を達成するために、この発明のフェイルセーフ回路は、判定部と、保護ゲート部とを備えて構成される。判定部は、基準クロックの計数値が定める期間内のピクセルクロックの計数値を用いて、ピクセルクロックの入力が正常であるか否かを判定し、当該判定の結果を示すクロック判定信号を生成するクロック判定回路を有している。判定部は、クロック判定信号を判定信号として出力する。また、保護ゲート部は、判定信号が正常を示すとき、タイミング信号を通過させる。

また、この発明の制御回路は、画像信号から同期信号を抽出する同期信号抽出回路と、同期信号からタイミング信号を生成するタイミング信号生成回路と、上述のフェイルセーフ回路とを備えて構成される。

この発明のフェイルセーフ回路及びこのフェイルセーフ回路を含む制御回路によれば、ピクセルクロックに対して独立している基準クロックを用いて、ピクセルクロックの入力が正常であるか否かを判定している。このため、ピクセルクロックが停止した場合に、この停止を検出し、タイミング信号を遮断することができる。この結果、タイミング信号に含まれるスタートパルスが長くなることによる、後段の画像表示装置の破壊を防ぐことができる。

また、この発明のフェイルセーフ回路及びこのフェイルセーフ回路を含む制御回路によれば、基準クロックが定める期間ごとにピクセルクロック入力が正常であるか否かを判定するので、ピクセルクロックの入力の正常状態又は異常状態に一意に対応したクロック判定信号が得られる。この結果、ピクセルクロックの入力が異常状態になったときに、タイミング信号生成回路など内部回路をリセットすることができる。

以下、図を参照して、この発明の実施の形態について説明するが、この発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されるものではなく、この発明の構成の範囲を逸脱せずにこの発明の効果を達成できる多くの変更又は変形を行うことができる。

（第１実施形態）
図１を参照して、第１実施形態のフェイルセーフ回路及び制御回路について説明する。図１は、第１実施形態の制御回路の概略構成図である。

制御回路１０は、同期信号抽出回路２０、タイミング信号生成回路２２及びフェイルセーフ回路３０を備えて構成されている。制御回路１０には、画像信号、ピクセルクロック及び基準クロックが入力され、制御回路１０は、タイミング信号を出力信号として出力する。出力信号として出力されるタイミング信号は、例えば、制御回路１０の後段に設けられる画像表示装置（図示を省略する。）の走査線駆動回路で用いられる。

制御回路１０に入力されたピクセルクロックは、３系統のピクセルクロックに３分岐され、それぞれ同期信号抽出回路２０、タイミング信号生成回路２２及びフェイルセーフ回路３０に送られる。

同期信号抽出回路２０は、クロック入力端子ＣＫに入力されるピクセルクロックを用いて信号処理を行い、画像信号から同期信号を抽出する。抽出された同期信号は、タイミング信号生成回路２２に送られる。

同期信号は、テレビ受像機など画像表示装置で画面を走査するタイミングを定めるのに用いられる信号である。同期信号には、水平同期信号と垂直同期信号がある。水平同期信号は、１つの走査線による水平方向の走査ごとにパルスを発生する。また、垂直同期信号は複数の水平方向の走査線による１画面の走査ごとにパルスを発生する。

図１では、同期信号の出力を１系統とした例を示しているが、この例に限定されない。例えば、出力を２系統以上として、水平同期信号と垂直同期信号とを別途に出力しても良いし、同種の同期信号を複数出力する構成としても良い。

タイミング信号生成回路２２は、同期信号から、後段に設けられる走査線駆動回路の仕様に合わせて、タイミング信号を生成する。このとき、タイミング信号生成回路２２は、クロック入力端子ＣＫに入力されるピクセルクロックを用いて信号処理を行う。タイミング信号生成回路２２で生成されたタイミング信号は、フェイルセーフ回路３０に送られる。

フェイルセーフ回路３０は、判定部４０と保護ゲート部９０を備えて構成される。フェイルセーフ回路３０に送られたタイミング信号は、保護ゲート部９０に送られる。

保護ゲート部９０は、判定部４０で生成された判定信号をゲート信号として用いる。判定信号が、ピクセルクロックの入力が正常であることを示すとき、保護ゲート部９０は、タイミング信号を通過させて、出力信号として出力する。一方、判定信号が、ピクセルクロックの入力が異常であることを示すとき、保護ゲート部９０は、タイミング信号を遮断する。以下、判定信号の論理レベルが第１レベル（Ｌレベル）のとき、入力が異常であることを示し、また、第２レベル（Ｈレベル）のとき、入力が正常であることを示すものとして説明する。

保護ゲート部９０は、判定信号の論理レベルに応じて出力の有無を制御する回路、例えば、タイミング信号と判定信号の論理積を出力するＡＮＤ回路で構成することができる。

判定部４０は、クロック判定回路２００を備えて構成される。判定部４０には、ピクセルクロックと基準クロックとが入力される。

判定部４０に入力されるピクセルクロックは、同期信号抽出回路２０やタイミング信号生成回路２２での信号処理に用いられるものと同じく画像信号に含まれるクロックである。一方、基準クロックは、ピクセルクロックとは独立したクロックであって、基準クロックとピクセルクロックは非同期である。

基準クロックは、一定の時間間隔でクロックパルスを有しており、任意好適な従来周知の水晶発振回路で構成される基準クロック発生手段２４で生成することができる。なお、この基準クロックは、判定部４０における判定の基準として用いられる。従って、ケーブル切断などによる基準クロックの入力異常を防ぐために、基準クロック発生手段２４を、制御回路１０に物理的に近い位置に設けるのが良い。また、基準クロック発生手段２４を、制御回路１０の内部に設ける構成としても良い。

クロック判定回路２００は、基準クロックの計数値が定める期間内のピクセルクロックの計数値を用いて、ピクセルクロックの入力が正常であるか否かを判定する。クロック判定回路２００は、この判定の結果を示すクロック判定信号を生成する。このクロック判定信号が、判定信号として判定部４０から出力される。

（クロック判定回路の第１構成例）
図２を参照して、クロック判定回路の第１構成例について説明する。図２は、クロック判定回路の第１構成例の概略構成図である。

クロック判定回路２００は、基準クロック計数部２２０、ピクセルクロック計数部２３０及びフリップフロップ回路２４０を備えて構成される。

クロック判定回路２００に入力された基準クロックは２分岐される。２分岐された一方は基準クロック計数部２２０に送られ、他方は、フリップフロップ回路２４０に送られる。

基準クロック計数部２２０は、基準クロックを計数する。基準クロック計数部２２０は、計数結果である基準クロック計数値ＡＱが予め設定した所定の値であるクリア値Ｍに等しいときに、クリア信号（ＣＬＥＡＲ）の論理レベルをＬレベルからＨレベルに変化させて出力するとともに、基準クロック計数値ＡＱを０にリセットする。また、基準クロック計数部２２０は、基準クロック計数値ＡＱが予め設定した所定の値であるチェック値Ｍ−１に等しいときに、チェック信号（ＣＨＥＣＫ）の論理レベルをＬレベルからＨレベルに変化させて出力する。

基準クロック計数部２２０は、例えば、任意好適な従来周知のクロックカウンタ（以下、基準クロックカウンタと称する。）２２２とデコーダ２２４を備えて構成される。

基準クロックカウンタ２２２は、基準クロックの各クロックパルスの立ち上がりエッジごとに基準クロック計数値ＡＱを１つずつ増加させ、基準クロック計数値ＡＱを示す基準クロック計数信号を出力する。基準クロックカウンタ２２２は、基準クロック計数値ＡＱがクリア値Ｍに等しくなると、基準クロック計数値ＡＱを０にリセットする。

デコーダ２２４は、基準クロック計数信号が示す基準クロック計数値ＡＱに対応して、チェック信号及びクリア信号を生成する。チェック信号は、基準クロック計数値ＡＱがチェック値Ｍ−１に等しいときにＨレベルとなり、それ以外はＬレベルである。また、クリア信号は、基準クロック計数値ＡＱがクリア値Ｍに等しいときにＨレベルとなり、それ以外はＬレベルである。

ピクセルクロック計数部２３０には、ピクセルクロックが入力され、ピクセルクロック計数部２３０は、ピクセルクロックを計数する。計数結果であるピクセルクロック計数値ＢＱが予め設定した所定の値である停止値Ｎに等しいときに、コンパレータ信号をＬレベルからＨレベルに変化させて出力するとともに、計数動作を停止する。また、ピクセルクロック計数部２３０は、ピクセルクロック計数値ＢＱが停止値Ｎ未満の値をとるとき、コンパレータ信号をＬレベルとして、計数動作を行う。また、ピクセルクロック計数部２３０に入力されるクリア信号がＨレベルになると、ピクセルクロック計数値ＢＱが０にリセットされる。

ピクセルクロック計数部２３０は、例えば、ピクセルカウンタ２３２、ピクセルコンパレータ２３４、第１ピクセル定数器２３６及び第２ピクセル定数器２３８を備えて構成される。ピクセルカウンタ２３２は、イネーブル端子Ｅ及びロード端子ＬＤを備える従来周知のクロックカウンタで構成できる。また、ピクセルコンパレータ２３４は、入力される２つの信号を比較して一致したときにＨレベルの信号を出力し、不一致のときにＬレベルの信号を出力する機能を有する、任意好適な回路で構成できる。また、第１ピクセル定数器２３６及び第２ピクセル定数器２３８は、予め設定された所定の値を保持しており、この保持している値を示す信号をピクセルカウンタ２３２あるいはピクセルコンパレータ２３４に送っている。

ピクセルカウンタ２３２のロード端子ＬＤには、基準クロック計数部２２０で生成されたクリア信号が入力される。ピクセルカウンタ２３２のロード端子ＬＤに入力される信号の論理レベルがＨレベルになると、第１ピクセル定数器２３６に保持されている値‘０’が、ピクセルカウンタ２３２に送られ、ピクセルクロック計数値ＢＱが０にリセットされる。

ピクセルカウンタ２３２は、ピクセルクロック計数値ＢＱが０にリセットされた後、ロード端子ＬＤに入力されるクリア信号の論理レベルがＬレベルになるとピクセルクロックの計数を開始する。ピクセルカウンタ２３２は、ピクセルクロックに含まれるクロックパルスの立ち上がりエッジごとにピクセルクロック計数値ＢＱを１つずつ増加させて、ピクセルクロック計数値ＢＱを示すピクセルクロック計数信号を出力して、ピクセルコンパレータ２３４に送る。

ピクセルコンパレータ２３４は、第２ピクセル定数器２３８に保持されている停止値Ｎと、ピクセルクロック計数値ＢＱとの比較を行う。ピクセルコンパレータ２３４は、ピクセルクロック計数値ＢＱが停止値Ｎ以上のとき、コンパレータ信号の論理レベルをＨレベルとして出力し、ピクセルクロック計数値ＢＱが停止値Ｎ未満であるとき、コンパレータ信号の論理レベルをＬレベルとする。

また、このピクセルコンパレータ２３４の出力は、ピクセルカウンタ２３２のイネーブル端子Ｅに反転入力される。すなわち、コンパレータ信号の論理レベルがＨレベルのとき、イネーブル端子Ｅから入力される信号の論理レベルがＬレベルとなり、ピクセルカウンタ２３２は、ピクセルクロックの計数を停止する。一方、コンパレータ信号の論理レベルがＬレベルのとき、イネーブル端子Ｅから入力される信号の論理レベルがＨレベルとなり、ピクセルカウンタ２３２は、ピクセルクロックの計数を行う。

ピクセルカウンタ２３２が、ピクセルクロックの計数を行った結果、ピクセルクロック計数値ＢＱが停止値Ｎと等しくなると、コンパレータ信号の論理レベルがＨレベルとなり、ピクセルクロックの計数が停止される。従って、ピクセルクロック計数値ＢＱは停止値Ｎに維持され、コンパレータ信号もＨレベルに維持される。

フリップフロップ回路２４０では、入力端子Ｄにコンパレータ信号が入力され、イネーブル端子Ｅにチェック信号が入力される。また、フリップフロップ回路２４０のクロック端子ＣＫには、基準クロックが入力される。

フリップフロップ回路２４０のイネーブル端子Ｅに入力されるチェック信号の論理レベルがＨレベルになると、フリップフロップ回路２４０は、基準クロックのクロックパルスの立ち上がりエッジで、コンパレータ信号をデータとして取り込む。フリップフロップ回路２４０は、取り込んでいるコンパレータ信号を、クロック判定信号として出力する。

（クロック判定回路の第１構成例の動作）
図３及び図４を参照して、クロック判定回路の第１構成例の動作を説明する。図３（Ａ）〜（Ｈ）及び図４（Ａ）〜（Ｈ）は、クロック判定回路の第１構成例の動作を説明するためのタイミングチャートである。図３（Ａ）〜（Ｈ）は、ピクセルクロックの入力が正常に継続している場合を示し、図４（Ａ）〜（Ｈ）は、ピクセルクロックの入力が停止する場合を示している。

図３（Ａ）及び図４（Ａ）は、基準クロックを示している。図３（Ｂ）及び図４（Ｂ）は、基準クロック計数信号を示している。図３（Ｃ）及び図４（Ｃ）は、チェック信号を示している。図３（Ｄ）及び図４（Ｄ）はクリア信号を示している。図３（Ｅ）及び図４（Ｅ）は、ピクセルクロックを示している。図３（Ｆ）及び図４（Ｆ）は、ピクセルクロック計数信号を示している。図３（Ｇ）及び図４（Ｇ）は、コンパレータ信号を示している。図３（Ｈ）及び図４（Ｈ）は、クロック判定信号を示している。

また、図３（Ａ）〜（Ｈ）及び図４（Ａ）〜（Ｈ）は、横軸に時間軸を取って示し、縦軸には、信号強度を論理レベルで示している。

先ず、図３を参照して、ピクセルクロックの入力が正常である場合について説明する。

同期信号抽出回路２０、タイミング信号生成回路２２、基準クロックカウンタ２２２、ピクセルカウンタ２３２及びフリップフロップ回路２４０は、リセット端子Ｒを有しており、電源投入時にリセットされる。この結果、チェック信号、クリア信号、コンパレータ信号及びクロック判定信号の論理レベルは、電源投入時にいずれもＬレベルになるものとする。また、電源投入後は、基準クロック及びピクセルクロックがクロック判定回路２００に継続的に入力されるものとして説明する。

時刻ｔ０において、制御回路１０が備える各回路に電源が投入される。電源投入された後、基準クロック及びピクセルクロックがクロック判定回路２００に継続的に入力される。このとき、基準クロックカウンタ２２２は、基準クロックのクロックパルスを計数するので、基準クロック計数信号が示す基準クロック計数値ＡＱは、基準クロックのクロックパルスの立ち上がりエッジごとに、１ずつ増加する。

一方、ピクセルクロックカウンタ２３２は、計数を行わず、ピクセルクロック計数信号が示すピクセルクロック計数値ＢＱは、０のままである。

時刻ｔ１において、基準クロック計数値ＡＱがチェック値Ｍ−１に等しくなると、チェック信号の論理レベルはＬレベルからＨレベルに変化する。チェック信号の論理レベルがＨレベルになると、フリップフロップ回路２４０は、次の基準クロックのクロックパルスの立ち上がり時（時刻ｔ２）に、コンパレータ信号をデータ端子Ｄから取り込む。時刻ｔ２では、コンパレータ信号はＬレベルであるので、フリップフロップ回路２４０の出力信号であるクロック判定信号の論理レベルはＬレベルとなる。

続いて時刻ｔ２において、基準クロック計数値ＡＱがクリア値Ｍに等しくなると、クリア信号の論理レベルはＬレベルからＨレベルに変化する。クリア信号の論理レベルがＨレベルになると、ピクセルカウンタ２３２は、数値‘０’を第１ピクセル定数器２３６からロードする。このとき、チェック信号の論理レベルはＨレベルからＬレベルに変化する。

その後、時刻ｔ３において、クリア信号の論理レベルがＨレベルからＬレベルになった後、ピクセルカウンタ２３２は、ピクセルクロックの計数を開始する。また、時刻ｔ２において、基準クロック計数値ＡＱがクリア値Ｍに等しくなるので、時刻ｔ３において、基準クロック計数値ＡＱは０にリセットされる。

時刻ｔ４において、ピクセルクロック計数値ＢＱが停止値Ｎに等しくなると、ピクセル計数部２３０は、コンパレータ信号の論理レベルをＬレベルからＨレベルに変化させるとともに、ピクセルクロックの計数を停止する。従って、ピクセルクロック計数値ＢＱは停止値‘Ｎ’に等しい状態が続き、その間、コンパレータ信号の論理レベルはＨレベルに維持される。

なお、ピクセルクロックの計数が停止している間も、基準クロックの計数は独立して行われている。

時刻ｔ５において、基準クロック計数値ＡＱがチェック値Ｍ−１に等しくなると、チェック信号の論理レベルはＬレベルからＨレベルに変化する。チェック信号の論理レベルがＨレベルになると、フリップフロップ回路２４０は、次の基準クロックのパルスの立ち上がり時（時刻ｔ６）に、コンパレータ信号をデータ端子Ｄから取り込む。時刻ｔ６では、コンパレータ信号はＨレベルであるので、フリップフロップ回路２４０の出力信号であるクロック判定信号の論理レベルはＨレベルになる。

続いて、時刻ｔ６において、基準クロック計数値ＡＱがクリア値Ｍに等しくなると、クリア信号の論理レベルはＬレベルからＨレベルに変化する。クリア信号の論理レベルがＨレベルになると、ピクセルカウンタ２３２は、数値‘０’を第１ピクセル定数器２３６からロードする。時刻ｔ７において、クリア信号の論理レベルがＨレベルからＬレベルになった後、ピクセルクロックカウンタ２３２は、ピクセルクロックの計数を再開する。

また、時刻ｔ６において基準クロック計数値ＡＱがクリア値Ｍに等しくなるので、時刻ｔ７において、基準クロック計数値ＡＱは０にリセットされる。

以後、時刻ｔ３から時刻ｔ７までと同様の動作が繰り返されるが、ピクセルクロックのクロックパルスがクロック判定回路２００に継続して入力されている間、すなわちピクセルクロックの入力が正常状態にあるときは、フリップフロップ回路２４０においてデータを取り込む時刻において、コンパレータ信号がＨレベルとなるので、クロック判定信号の論理レベルは、Ｈレベルに維持される。

次に、図４を参照して、ピクセルクロックの入力が停止した場合について説明する。

時刻ｔ８において、ピクセルクロックの入力が停止したものとする。この場合、ピクセルクロックの計数は中断するが、基準クロックは、ピクセルクロックから独立しているので、基準クロックの計数は継続する。

基準クロックの計数が継続した結果、時刻ｔ１０において、基準クロック計数値ＡＱがチェック値Ｍ−１に等しくなると、チェック信号の論理レベルはＬレベルからＨレベルに変化する。チェック信号の論理レベルがＨレベルになると、フリップフロップ回路２４０は、基準クロックに含まれるクロックパルスの次の立ち上がり時（時刻ｔ１１）で、コンパレータ信号をデータ端子Ｄから取り込む。

時刻ｔ９で、ピクセルクロックの入力が再開された場合であっても、ピクセルクロックの入力が一時停止したために、時刻ｔ１１の時点では、ピクセルクロック計数値ＢＱは、停止した時間に対応して小さくなり、停止値Ｎ未満となる。従って、時刻ｔ１１おいて、フリップフロップ回路２４０がコンパレータ信号を取り込むときは、コンパレータ信号の論理レベルはＬレベルとなっている。この結果、フリップフロップ回路２４０の出力信号であるクロック判定信号の論理レベルはＬレベルとなる。

このように、ピクセルクロックの入力が停止する異常状態になると、クロック判定信号はＬレベルになる。

また、時刻ｔ１１で、クリア信号の論理レベルがＨレベルになると、ピクセルカウンタ２３２のピクセルクロック計数値ＢＱが０にリセットされ、その後、図３を参照して説明したのと同様にピクセルカウンタ２３２の計数が正常に行われる。

以上説明したように、この構成によれば、ピクセルクロックの入力が継続している間、すなわち、ピクセルクロックの入力が正常状態であるときは、クロック判定信号の論理レベルはＨレベルとなり、ピクセルクロックの入力に異常が発生すると、クロック判定信号の論理レベルはＬレベルとなる。

この発明のフェイルセーフ回路及びこのフェイルセーフ回路を含む制御回路によれば、ピクセルクロックに対して独立している基準クロックを用いて、ピクセルクロックの入力が正常であるか否かを判定している。このため、ピクセルクロックが停止した場合であっても、これを検出し、タイミング信号の出力を停止することができる。

また、この発明のフェイルセーフ回路及びこのフェイルセーフ回路を含む制御回路によれば、基準クロックが定める期間ごとにピクセルクロックの正常及び異常を判定するので、入力の正常又は異常に一意に対応したクロック判定信号が得られる。

従って、クロック判定信号を判定信号として、タイミング信号生成回路２２のイネーブル端子Ｅに送る構成にすることができる。このように構成すれば、判定信号が、ピクセルクロック入力の正常を示すときのみ、タイミング信号生成回路２２を動作させ、判定信号が、ピクセルクロック入力の異常を示すときは、タイミング信号生成回路２２をリセットすることができる。

この結果、ピクセルクロックの入力の異常により、タイミング信号生成回路２２の内部が不安定な状態になった場合であっても、タイミング信号生成回路２２をリセットすることで、安定動作を再開させることができる。

（クロック判定回路の第２構成例）
図５を参照して、クロック判定回路の第２構成例について説明する。図５は、クロック判定回路の第２構成例の概略構成図である。

このクロック判定回路２０１は、図２を参照して説明したクロック判定回路の第１構成例に加えて、クリア信号遅延器２４２及びコンパレータ信号遅延器２４４を備える点が異なっている。それ以外の構成は、第１構成例と同様なので、重複する説明を省略することもある。

クロック判定回路２０１に入力されたピクセルクロックは２分岐される。２分岐された一方は、ピクセルクロック計数部２３０に送られ、他方は、クリア信号遅延器２４２に送られる。

クロック判定回路２０１に入力された基準クロックは３系統の基準クロックに分岐され、それぞれ、基準クロック計数部２２０、フリップフロップ回路２４０及びコンパレータ信号遅延器２４４に送られる。

クリア信号遅延器２４２は、基準クロック計数部２２０と、ピクセルクロック計数部２３０の間に設けられている。クリア信号遅延器２４２は、基準クロック計数部２２０で生成されたクリア信号を遅延させて、遅延クリア信号として、ピクセルクロック計数部２３０に送る。クリア信号遅延器２４２は、Ｄフリップフロップ回路として構成することができる。クリア信号遅延器２４２のクロック端子ＣＫには、ピクセルクロックが入力される。クリア信号がＨレベルになると、ピクセルクロックに含まれるクロックパルスの次の立ち上がりで、遅延クリア信号がＨレベルになり、また、クリア信号がＬレベルになると、ピクセルクロックに含まれるクロックパルスの次の立ち上がりで、遅延クリア信号がＬレベルになる。

コンパレータ信号遅延器２４４は、ピクセルクロック計数部２３０と、フリップフロップ回路２４０の間に設けられている。コンパレータ信号遅延器２４４は、ピクセルクロック計数部２３０で生成されたコンパレータ信号を遅延させて、遅延コンパレータ信号としてフリップフロップ回路２４０に送る。コンパレータ信号遅延器２４４は、Ｄフリップフロップ回路として構成することができる。コンパレータ信号遅延器２４４のクロック端子ＣＫには、基準クロックが入力される。コンパレータ信号がＨレベルになると、基準クロックに含まれるクロックパルスの次の立ち上がりで、遅延コンパレータ信号がＨレベルになり、また、コンパレータ信号がＬレベルになると、基準クロックに含まれるクロックパルスの次の立ち上がりで、遅延コンパレータ信号がＬレベルになる。

クリア信号遅延器２４２及びコンパレータ信号遅延器２４４は、リセット端子を有しており、電源投入時にリセットされる。クリア信号遅延器２４２及びコンパレータ信号遅延器２４４の論理レベルは、電源投入時にいずれもＬレベルになるものとする。

（クロック判定回路の第２構成例の動作）
図６及び図７を参照して、クロック判定回路の第２構成例の動作を説明する。図６（Ａ）〜（Ｊ）及び図７（Ａ）〜（Ｊ）は、クロック判定回路の第２構成例の動作を説明するためのタイミングチャートである。図６（Ａ）〜（Ｊ）は、ピクセルクロックの入力が正常に継続している場合を示し、図７（Ａ）〜（Ｊ）は、ピクセルクロックの入力が停止する場合を示している。

図６（Ａ）及び図７（Ａ）は、基準クロックを示している。図６（Ｂ）及び図７（Ｂ）は、基準クロック計数信号を示している。図６（Ｃ）及び図７（Ｃ）は、チェック信号を示している。図６（Ｄ）及び図７（Ｄ）はクリア信号を示している。図６（Ｅ）及び図７（Ｅ）は、ピクセルクロックを示している。図６（Ｆ）及び図７（Ｆ）は、遅延クリア信号を示している。図６（Ｇ）及び図７（Ｇ）は、ピクセルクロック計数信号を示している。図６（Ｈ）及び図７（Ｈ）は、コンパレータ信号を示している。図６（Ｉ）及び図７（Ｉ）は、遅延コンパレータ信号を示している。図６（Ｊ）及び図７（Ｊ）は、クロック判定信号を示している。

また、図６（Ａ）〜（Ｊ）及び図７（Ａ）〜（Ｊ）は、横軸に時間軸を取って示し、縦軸には、信号強度を論理レベルで示している。

なお、基準クロック、基準クロック計数信号、チェック信号、クリア信号、ピクセルクロックについては、クロック判定回路の第１構成例における動作と同様なので、重複する説明を省略することもある。

先ず、図６を参照して、ピクセルクロックの入力が正常である場合について説明する。

時刻ｔ０において、制御回路１０が備える各回路に電源が投入される。電源投入された後、基準クロック及びピクセルクロックがクロック判定回路２０１に継続的に入力される。このとき、基準クロックカウンタ２２２は、基準クロックのクロックパルスを計数するので、基準クロック計数信号が示す基準クロック計数値ＡＱは、基準クロックのクロックパルスの立ち上がりエッジごとに、１ずつ増加する。

一方、ピクセルクロックカウンタ２３２は、計数を行わず、ピクセルクロック計数信号が示すピクセルクロック計数値ＢＱは、０のままである。

時刻ｔ１において、基準クロック計数値ＡＱがチェック値Ｍ−１に等しくなると、チェック信号の論理レベルはＬレベルからＨレベルに変化する。チェック信号の論理レベルがＨレベルになると、フリップフロップ回路２４０は、基準クロックに含まれるクロックパルスの次の立ち上がり時（時刻ｔ２）に、遅延コンパレータ信号をデータ端子Ｄから取り込む。時刻ｔ２では、遅延コンパレータ信号はＬレベルであるので、フリップフロップ回路２４０の出力信号であるクロック判定信号の論理レベルはＬレベルとなる。

続いて時刻ｔ２において、基準クロック計数値ＡＱがクリア値Ｍに等しくなると、クリア信号の論理レベルはＬレベルからＨレベルに変化する。クリア信号の論理レベルがＨレベルになると、クリア信号遅延器２４２は、入力されたクリア信号を遅延させて、ピクセルクロックのクロックパルスの次の立ち上がり時（時刻ｔ２１）に、遅延クリア信号として出力する。このとき、チェック信号の論理レベルはＨレベルからＬレベルに変化する。また、時刻ｔ２において、基準クロック計数値ＡＱがクリア値Ｍに等しくなるので、時刻ｔ３において、基準クロック計数値ＡＱは０にリセットされる。

時刻ｔ２１において、遅延クリア信号の論理レベルがＨレベルになると、ピクセルカウンタ２３２は、数値‘０’を、第１ピクセル定数器２３６からロードする。

時刻ｔ２２において、遅延クリア信号の論理レベルがＬレベルになった後、ピクセルカウンタ２３２は、ピクセルクロックの計数を開始する。

時刻ｔ４において、ピクセルクロック計数値ＢＱが停止値Ｎに等しくなると、ピクセルクロック計数部２３０は、コンパレータ信号の論理レベルをＬレベルからＨレベルに変化させるとともに、ピクセルクロックの計数を停止する。従って、ピクセルクロック計数値ＢＱは停止値‘Ｎ’に等しい状態が続き、その間、コンパレータ信号の論理レベルはＨレベルに維持される。

時刻ｔ４において、コンパレータ信号の論理レベルがＨレベルになると、コンパレータ信号遅延器２４４は、基準クロックに含まれるクロックパルスの次の立ち上がり時（時刻ｔ２３）に、コンパレータ遅延信号をＬレベルからＨレベルに変化させて出力する。

なお、ピクセルクロックの計数が停止している間も、基準クロックの計数は独立して行われている。

時刻ｔ５において、基準クロック計数値ＡＱがチェック値Ｍ−１に等しくなると、チェック信号の論理レベルがＬレベルからＨレベルに変化する。チェック信号の論理レベルがＨレベルになると、フリップフロップ回路２４０は、次の基準クロックのクロックパルスの立ち上がり時（時刻ｔ６）に、遅延コンパレータ信号をデータ端子Ｄから取り込む。時刻ｔ６では、遅延コンパレータ信号はＨレベルであるので、フリップフロップ回路２４０の出力信号であるクロック判定信号の論理レベルはＨレベルとなる。

また、時刻ｔ２４において、遅延クリア信号の論理レベルがＨレベルになると、ピクセルカウンタ２３２は、数値‘０’を第１ピクセル定数器２３６からロードする。時刻ｔ２５において、遅延クリア信号の論理レベルがＨレベルからＬレベルになった後、ピクセルクロックカウンタ２３２は、ピクセルクロックの計数を開始する。

また、時刻ｔ６において、基準クロック計数値ＡＱがクリア値Ｍに等しくなるので、時刻ｔ７において、基準クロック計数値ＡＱは０にリセットされる。

以後、時刻ｔ３から時刻ｔ７までの動作を繰り返すが、ピクセルクロックのクロックパルスが継続してクロック判定回路に入力されている間、すなわちピクセルクロックが正常状態にあるときは、フリップフロップ回路２４０においてデータを取り込む時刻において、遅延コンパレータ信号がＨレベルとなるので、クロック判定信号の論理レベルは、Ｈレベルに維持される。

次に、図７を参照して、ピクセルクロックの入力が停止した場合について説明する。

時刻ｔ８において、ピクセルクロックの入力が停止したものとする。この場合、ピクセルクロックの計数は中断するが、基準クロックは、ピクセルクロックから独立しているので、基準クロックの計数は継続する。

基準クロックの計数が継続して、時刻ｔ１０において、基準クロック計数値ＡＱがチェック値Ｍ−１に等しくなると、チェック信号の論理レベルはＬレベルからＨレベルに変化する。チェック信号の論理レベルがＨレベルになると、フリップフロップ回路２４０は、基準クロックに含まれるクロックパルスの次の立ち上がり時（時刻ｔ１１）に、遅延コンパレータ信号をデータ端子Ｄから取り込む。

時刻ｔ９で、ピクセルクロックの入力が再開された場合であっても、ピクセルクロックの入力が一時停止したために、時刻ｔ１１の時点では、ピクセルクロックの計数値ＢＱは、停止した時間に対応して小さくなり停止値Ｎ未満となる。従って、時刻ｔ１１においてフリップフロップ回路２４０が遅延コンパレータ信号を取り込むとき、遅延コンパレータ信号の論理レベルはＬレベルとなる。この結果、フリップフロップ回路２４０の出力信号であるクロック判定信号の論理レベルはＬレベルとなる。

このように、ピクセルクロックの入力が停止する異常状態になると、クロック判定信号はＬレベルになる。

また、時刻ｔ２６で、遅延クリア信号の論理レベルがＨレベルになると、ピクセルカウンタ２３２が０にリセットされ、その後、図６を参照して説明したのと同様にピクセルカウンタ２３２の計数が正常に行われる。

以上説明したクロック判定回路の第２構成例によれば、クロック判定回路の第１構成例で得られる効果に加えて、以下の効果が得られる。すなわち、クロック判定回路の第２構成例は、クリア信号に対して、ピクセルクロックの１周期分遅延させて、ピクセルクロックカウンタをリセットし、またコンパレータ出力信号をピクセルクロックの１周期分遅延させている。この結果、コンパレータ出力信号が変化する時刻が、コンパレータ出力信号が変化する時刻と、基準クロックに含まれる立ち上がりエッジの時刻との差が大きくなり、フリップフロップ回路がメタステーブル状態に入るのを確実に防ぐことができる。

（第１実施形態の制御回路の他の構成例）
図１では、クロック判定回路が１系統の判定信号を出力し、その後分岐して、タイミング信号生成回路２０と保護ゲート部９０に送る構成例を示しているが、これに限定されるものではない。

図８は、第１変形例の制御回路の概略構成図である。この制御回路１１では、フェイルセーフ回路３１の判定部４１が、出力ゲート部３００を備えている。出力ゲート部３００において、クロック判定信号を２分岐した後、一方をタイミング信号生成回路２２に送り、他方を保護ゲート部９０に送る。このとき、判定信号が、増幅回路３０２及び３０４により適宜増幅される構成にしても良い。

図９は、第２変形例の制御回路の概略構成図である。この制御回路１２では、フェイルセーフ回路３２の判定部４２が、出力ゲート部３１０を備えている。出力ゲート部３１０において、クロック判定信号が２分岐される。出力ゲート部３１０は、テスト端子３１６及びＯＲ回路３１２を備えている。

ＯＲ回路３１２には、クロック判定信号の２分岐された一方と、テスト端子３１６を経て入力されたテスト信号が増幅回路３１８で適宜増幅されて入力される。ＯＲ回路３１２の出力である論理和信号は、判定信号としてタイミング信号生成回路２２に送られる。また、クロック判定信号の２分岐された他方は、必要に応じて増幅器３１４で適宜増幅されて、判定信号として保護ゲート部９０に送られる。

この構成によれば、例えば、テスト端子３１６にＨレベルの信号を入力すると、クロック判定信号の論理レベルによらず、ＯＲ回路３１２の出力がＨレベルになる。この結果、タイミング信号生成回路２２のイネーブル端子Ｅに入力される判定信号の論理レベルは、常にＨレベルとなるので、ピクセルクロックの入力に異常が発生した場合であっても、タイミング信号生成回路２２はリセットされない。このことを利用すれば、ピクセルクロックの入力異常時のタイミング信号生成回路２２の振る舞いを容易に確認することができる。

図１０は、第３変形例の制御回路を示す図である。この制御回路１３では、フェイルセーフ回路３３の判定部４３は、出力ゲート部３２０を備えている。出力ゲート部３２０において、クロック判定信号が第１〜３のクロック判定信号に３分岐される。保護ゲート部９１は、第１のゲート回路としてＡＮＤゲート９４を備え、第２のゲート回路としてＯＲゲート９６を備えている。

また、タイミング信号生成回路２２では、２系統のタイミング信号が生成されている。一方のタイミング信号はＡＮＤゲート９４に送られ、他方のタイミング信号はＯＲゲート９６に送られる。

第１のクロック判定信号は、必要に応じて増幅回路３２２で適宜増幅されて、正論理のまま、第１判定信号としてタイミング信号生成回路２２に送られる。

第２のクロック判定信号は、必要に応じて増幅回路３２４で適宜増幅されて、正論理のまま、第２判定信号として、保護ゲート部９１のＡＮＤゲート９４に送られる。このＡＮＤゲート９４における第２判定信号を用いた処理は、第１実施形態と同様である。

第３のクロック判定信号は、反転回路３２６で負論理に反転された後、第３判定信号として、保護ゲート部９１のＯＲゲート９６に送られる。すなわち、保護ゲート部９１のＯＲゲート９６に送られる第３判定信号の論理レベルは、ピクセルクロックの入力が正常であるときはＬレベルとなり、ピクセルクロックの入力に異常が発生したときはＨレベルとなる。

ＯＲゲート９６からの出力信号は、ピクセルクロックが正常であるときは、タイミング信号をそのまま出力し、ピクセルクロックが異常であるときは、論理レベルがＨレベルの信号を出力する。

従って、後段に設けられる走査線駆動回路において、ＯＲゲート９６からの出力信号であるタイミング信号を用いることで、走査線駆動回路における誤動作を効果的に防止することができる。

（第２実施形態）
図１１を参照して第２実施形態のフェイルセーフ回路及び制御回路について説明する。図１１は、第２実施形態の制御回路の概略構成図である。

この制御回路１４では、フェイルセーフ回路３４の判定部４４が動作判定回路４００を備えている点が第１実施形態と異なっており、それ以外の点には、第１実施形態と同様であるので、重複する説明を省略することもある。

制御回路１４は、同期信号抽出回路２０、タイミング信号生成回路２２及びフェイルセーフ回路３４を備えて構成されている。制御回路１４には、画像信号、ピクセルクロック及び基準クロックが入力され、制御回路１４は、タイミング信号を出力信号として出力する。出力信号として出力されるタイミング信号は、例えば、制御回路１４の後段に設けられる画像表示装置（図示を省略する。）の走査線駆動回路で用いられる。

制御回路１４に入力されたピクセルクロックは、３系統のピクセルクロックに３分岐され、それぞれ同期信号抽出回路２０、タイミング信号生成回路２２及びフェイルセーフ回路３４に送られる。

同期信号抽出回路２０は、クロック入力端子ＣＫに入力されるピクセルクロックを用いて信号処理を行い、画像信号から同期信号を抽出する。抽出された同期信号は、タイミング信号生成回路２２に送られる。

タイミング信号生成回路２２は、同期信号から、後段に設けられる走査線駆動回路の仕様に合わせて、タイミング信号を生成する。このとき、タイミング信号生成回路２２は、クロック入力端子ＣＫに入力されるピクセルクロックを用いて信号処理を行う。タイミング信号生成回路２２で生成されたタイミング信号は、フェイルセーフ回路３４に送られる。

フェイルセーフ回路３４は、判定部４４と保護ゲート部９０を備えて構成される。フェイルセーフ回路３４に送られたタイミング信号は、２分岐される。２分岐されたタイミング信号の一方は、保護ゲート部９０に送られ、他方は、判定部４４に送られる。

保護ゲート部９０は、判定部４４で生成された判定信号をゲート信号として用いる。判定信号が、ピクセルクロックの入力が正常であることを示すとき、保護ゲート部９０は、タイミング信号を通過させて、出力信号として出力する。一方、判定信号が、ピクセルクロックの入力が異常であることを示すとき、保護ゲート部９０は、タイミング信号を遮断する。

判定部４４は、クロック判定回路２００と動作判定回路４００を備えて構成される。判定部４４には、タイミング信号、ピクセルクロック及び基準クロックが入力される。判定部４４に入力されたピクセルクロックは２分岐され、一方がクロック判定回路２００に送られ、他方が動作判定回路４００に送られる。

クロック判定回路２００は、図１を参照して説明したのと同様に、基準クロックの計数値が定める期間内のピクセルクロックの計数値を用いて、ピクセルクロックの入力が正常であるか否かを判定する。クロック判定回路２００は、この判定の結果を示すクロック判定信号を生成する。

動作判定回路４００は、例えば、カウンタ４０４、デコーダ４０６及びＡＮＤゲート４０８を備えて構成される。カウンタ４０４の出力が０から所定の値Ｔまでの間、デコーダ４０６は、論理レベルがＨレベルである信号を出力し、それ以外の間はＬレベルの信号を出力する。

ＡＮＤゲート４０８には、タイミング信号と、デコーダ４０６の出力であるデコーダ出力信号が入力される。ＡＮＤゲート４０８は、タイミング信号とデコーダ出力信号がともにＨレベルであるとき、タイミング信号が正常であることを示す動作判定信号を生成する。

すなわち、動作判定回路４００は、ピクセルクロックが定める期間内であって、タイミング信号に含まれるスタートパルスが持続している期間内には、タイミング信号が正常であることを示す動作判定信号を出力する。

動作判定信号と、クロック判定部２００で生成されたクロック判定信号とは、ＡＮＤゲート４０２に入力され、動作判定信号とクロック判定信号の論理積（ＡＮＤ）が判定信号として出力される。

なお、例えば、保護ゲート部９０を、タイミング信号、動作判定信号及びクロック判定信号が入力される３入力のＡＮＤゲートとして構成し、また、タイミング信号生成回路２２のイネーブル端子Ｅを、動作判定信号及びクロック判定信号が入力される２入力のＡＮＤゲートとして構成して、判定部４４からは、動作判定信号とクロック判定信号をそれぞれ出力する構成にしても良い。

（第３実施形態）
図１２を参照して第３実施形態の制御回路について説明する。図１２は、第３実施形態の制御回路を説明するための概略構成図である。

第３実施形態の制御回路１５では、フェイルセーフ回路３５の判定部４５が、さらに第１同期判定回路４１０と第２同期判定回路４２０を備えている点が第１実施形態の制御回路と異なっており、それ以外の点には、第１実施形態と同様であるので、重複する説明を省略することもある。

制御回路１５は、同期信号抽出回路２０、タイミング信号生成回路２２及びフェイルセーフ回路３５を備えて構成されている。制御回路１５には、２系統の画像信号、ピクセルクロック及び基準クロックが入力され、制御回路１５は、タイミング信号を２系統の出力信号として出力する。出力信号として出力されるタイミング信号は、例えば、制御回路１５の後段に設けられる画像表示装置の走査線駆動回路で用いられる。

制御回路１５に入力されたピクセルクロックは、３系統のピクセルクロックに３分岐され、それぞれ同期信号抽出回路２０、タイミング信号生成回路２２及びフェイルセーフ回路３５に送られる。

同期信号抽出回路２０は、クロック入力端子ＣＫに入力されるピクセルクロックを用いて信号処理を行い、２系統の画像信号からそれぞれ同期信号を抽出する。ここでは一方を、例えば水平同期信号（第１同期信号と称することもある。）とし、他方を、例えば垂直同期信号（第２同期信号と称することもある。）とする。

第１同期信号及び第２同期信号は、それぞれ２分岐される。２分岐された一方は、タイミング信号生成回路２２に送られ、他方は、フェイルセーフ回路３５に送られる。

タイミング信号生成回路２２は、第１同期信号及び第２同期信号から、後段に設けられる走査線駆動回路の仕様に合わせて、第１タイミング信号及び第２タイミング信号を生成する。このとき、タイミング信号生成回路２２は、クロック入力端子ＣＫに入力されるピクセルクロックを用いて信号処理を行う。タイミング信号生成回路２２で生成された第１タイミング信号及び第２タイミング信号は、フェイルセーフ回路３５に送られる。

フェイルセーフ回路３５は、判定部４５と保護ゲート部９２を備えて構成される。フェイルセーフ回路３５に送られた第１タイミング信号及び第２タイミング信号は、保護ゲート部９２に送られる。

保護ゲート部９２は、第１保護ゲート回路９７及び第２保護ゲート回路９８を備えている。第１保護ゲート回路９７及び第２保護ゲート回路９８は、判定部４５で生成された判定信号をそれぞれゲート信号として用いる。第１保護ゲート回路９７及び第２保護ゲート回路９８は、判定信号の論理レベルに応じて出力の有無を制御するＡＮＤ回路で構成することができる。

判定信号が、ピクセルクロックの入力が正常であることを示すとき、第１保護ゲート回路９７は、第１タイミング信号を通過させて、出力信号として出力する。一方、判定信号が、ピクセルクロックの入力が異常であることを示すとき、第１保護ゲート回路９７は、第１タイミング信号を遮断する。

同様に、判定信号が、ピクセルクロックの入力が正常であることを示すとき、第２保護ゲート回路９８は、第２タイミング信号を通過させて、出力信号として出力する。一方、判定信号が、ピクセルクロックの入力が異常であることを示すとき、第２保護ゲート回路９８は、第１タイミング信号を遮断する。

判定部４５は、クロック判定回路２００、第１同期判定回路４１０及び第２同期判定回路４２０を備えて構成される。

判定部４５に入力された第１同期信号は、第１同期判定回路４１０に送られる。

判定部４５に入力された第２同期信号は２分岐される。２分岐された一方は第１同期判定回路４１０に送られ、他方は第２同期判定回路４２０に送られる。

判定部４５に入力された基準クロックは２分岐される。２分岐された一方はクロック判定回路２００に送られ、他方は、第２同期判定回路４２０に送られる。

クロック判定回路２００は、基準クロックの計数値が定める期間内のピクセルクロックの計数値を用いて、ピクセルクロックの入力が正常であるか否かを判定する。クロック判定回路２００は、この判定の結果を示すクロック判定信号を生成する。

第１同期判定回路４１０は、第２同期信号の計数値が定める期間内の第１同期信号の計数値を用いて、第１同期信号が正常であるか否かを判定する。第１同期判定回路４１０は、この判定の結果を示す第１同期判定信号を生成する。

第２同期判定回路４２０は、基準クロックの計数値が定める期間内の第２同期信号の計数値を用いて、第２同期信号が正常であるか否かを判定する。第２同期判定回路４２０は、この判定の結果を示す第２同期判定信号を生成する。

クロック判定信号、第１同期判定信号及び第２同期判定信号は、ＡＮＤゲート４３０に入力され、その論理積（ＡＮＤ）が判定信号として出力される。

クロック判定回路２００、第１同期判定回路４１０及び第２同期判定回路４２０は、同様の判定回路として構成することができる。

これらの判定回路は、第１クロック計数部と、第２クロック計数部と、フリップフロップ回路とを備えて構成される。

第１クロック計数部は、入力される第１クロックを計数して、計数結果である第１クロック計数値が予め設定されているクリア値Ｍに等しくなると、クリア信号をＬレベルからＨレベルに変化させるとともに、第１クロック計数値を０にリセットする。また、第１クロック計数部は、第１クロック計数値が予め設定されているチェック値Ｍ−１に等しいときにチェック信号をＬレベルからＨレベルに変化させる。

第２クロック計数部は、第２クロックを計数して、計数結果である第２クロック計数値が予め設定されている停止値Ｎに等しくなると、コンパレータ信号をＬレベルからＨレベルに変化させるとともに、計数動作を停止する。また第２クロック計数部は、第１クロック計数部から出力されたクリア信号がＨレベルになると、第２クロック計数値を０にリセットする。

フリップフロップ回路は、第１クロック計数部からチェック信号がＨレベルのときに、第２クロック計数部で生成されたコンパレータ信号を取り込み、同期判定信号として出力する。

ここで、第１クロック及び第２クロックとして、基準クロック及びピクセルクロックが入力される構成にすれば、図２を参照して説明したクロック判定回路の第１構成例となる。このとき、クロック判定回路２００から、同期判定信号としてクロック判定信号が出力される。

第１同期判定回路４１０には、第１クロック及び第２クロックとして第２同期信号及び第１同期信号がそれぞれ入力される。このとき、第１同期判定回路４１０からは、同期判定信号として、第１同期判定信号が出力される。

第２同期判定回路４２０には、第１クロック及び第２クロックとして基準クロック及び第２同期信号がそれぞれ入力される。このとき、第２同期判定回路４２０からは、同期判定信号として、第２同期判定信号が出力される。

ここで、クロック判定回路２００、第１同期判定回路４１０及び第２同期判定回路４２０は、図５を参照して説明したクロック判定回路の第２構成例と同様の構成としても良い。

なお、第２同期判定回路４２０には、第２同期信号と基準クロックが入力されるが、第２同期信号の周波数が、基準クロックの周波数と大きく異なっている場合など、分周器４４０を経て基準クロックの周波数を小さくしてから第２同期判定回路４２０に入力するのが良い。

この構成によれば、ピクセルクロックだけではなく、同期信号の入力状態も判定するので、画像信号や同期信号に異常が発生した場合にも、タイミング信号の出力を停止することができる。また、タイミング信号生成回路に入力される信号を判定に用いることで、特許文献１に記載の構成よりも時系列的に早い段階で異常検出が可能になる。この結果、異常発生時の制御が、より容易になる。

なお、例えば、保護ゲート部を、タイミング信号、クロック判定信号、第１同期判定信号及び第２同期判定信号が入力される４入力のＡＮＤゲートとして構成し、また、タイミング信号生成回路のイネーブル端子Ｅをクロック判定信号、第１同期判定信号及び第２同期判定信号が入力される３入力のＡＮＤゲートとして構成し、判定部からは、クロック判定信号、第１同期判定信号及び第２同期判定信号をそれぞれ出力する構成にしても良い。

（第４実施形態）
図１３及び図１４を参照して第４実施形態のフェイルセーフ回路及び制御回路について説明する。図１３は、第４実施形態の制御回路の概略構成図である。図１４は、第４実施形態のフェイルセーフ回路が有するクロック判定回路とＰＬＬ判定回路の概略構成図である。

第４実施形態の制御回路１６では、制御回路１６がＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）２６を備える点と、フェイルセーフ回路３６の判定部４６がＰＬＬ判定回路６００を備えている点が第１実施形態と異なっており、それ以外の点には、第１実施形態と同様であるので、重複する説明を省略することもある。

制御回路１６は、同期信号抽出回路２０、タイミング信号生成回路２２、ＰＬＬ２６及びフェイルセーフ回路３６を備えて構成されている。制御回路１６には、画像信号、ピクセルクロック及び基準クロックが入力され、制御回路１６は、タイミング信号を出力信号として出力する。出力信号として出力されるタイミング信号は、例えば、制御回路１６の後段に設けられる画像表示装置（図示を省略する。）の走査線駆動回路で用いられる。

制御回路１６に入力されたピクセルクロックは、３系統のピクセルクロックに３分岐され、それぞれ同期信号抽出回路２０、ＰＬＬ２６及びフェイルセーフ回路３６に送られる。

同期信号抽出回路２０は、クロック入力端子ＣＫに入力されるピクセルクロックを用いて信号処理を行い、画像信号から同期信号を抽出する。抽出された同期信号は、タイミング信号生成回路２２に送られる。

ＰＬＬ２６は、入力されたピクセルクロックをＰＬＬクロックに変換して出力する。ＰＬＬクロックは２分岐され、一方は、タイミング信号生成回路２２に送られ、他方は、フェイルセーフ回路３６に送られる。ＰＬＬ２６の構成については、従来周知であるのでここでは説明を省略する。

タイミング信号生成回路２２は、同期信号から、後段に設けられる走査線駆動回路の仕様に合わせて、タイミング信号を生成する。このとき、タイミング信号生成回路２２は、クロック入力端子ＣＫに入力されるＰＬＬクロックを用いて信号処理を行う。タイミング信号生成回路２２で生成されたタイミング信号は、フェイルセーフ回路３６に送られる。

フェイルセーフ回路３６の判定部４６は、クロック判定回路２０２、ＰＬＬ判定回路６００及びＡＮＤゲート６０２を備えている。

判定部に入力された基準クロックは２分岐され、一方がクロック判定回路２０２に送られ、他方がＰＬＬ判定回路６００に送られる。

クロック判定回路２０２は、入力される基準クロックの計数値が定める期間内のピクセルクロックの計数値を用いて、ピクセルクロックの入力が正常であるか否かを判定する。クロック判定回路２０２は、この判定の結果を示すクロック判定信号を生成する。

ＰＬＬ判定回路６００は、判定部４６に入力される基準クロックの計数値が定める期間内の、ピクセルクロックとＰＬＬクロックの計数値を比較してＰＬＬクロックの入力が正常であるか否かを判定する。ＰＬＬ判定回路６００は、この判定の結果を示すＰＬＬ判定信号を生成する。

クロック判定信号とＰＬＬ判定信号は、ＡＮＤゲート６０２に入力される。クロック判定信号とＰＬＬ判定信号の論理積（ＡＮＤ）が判定信号として判定部４６から出力される。

図１４に示すクロック判定回路２０２は、図２を参照して説明したクロック判定回路２００と、コンパレータ遅延器２４４を備える点が異なっており、それ以外の構成は、同様なので重複する説明を省略することもある。また、コンパレータ遅延器２４４については、図５を参照して説明したクロック判定回路２０１が備えるものと同様に構成すれば良い。また、このクロック判定回路２０２は、ピクセルクロック計数信号をＰＬＬ判定回路６００にも送る。

ＰＬＬ判定回路６００は、ＰＬＬクロック計数部６３０、ＰＬＬ判定部６６０、ＰＬＬコンパレータ遅延器６４４及びフリップフロップ回路６４０を備えて構成される。

ＰＬＬクロック計数部６３０には、ＰＬＬクロックが入力される。ＰＬＬクロック計数部６３０は、ＰＬＬクロックを計数し、計数結果であるＰＬＬクロック計数値ＣＱを示す、ＰＬＬクロック計数信号をＰＬＬ判定部６６０に送る。また、ＰＬＬクロック計数部６３０には、クロック判定回路２０２で生成されたクリア信号が入力され、クリア信号がＨレベルになると、ＰＬＬクロック計数値ＣＱは０にリセットされる。

ＰＬＬクロック計数部６３０は、例えば、ＰＬＬカウンタ６３２、ＰＬＬコンパレータ６３４、第１ＰＬＬ定数器６３６及び第２ＰＬＬ定数器６３８を備えて構成される。ＰＬＬカウンタ６３２は、イネーブル端子Ｅ及びロード端子ＬＤを備える従来周知のクロックカウンタで構成できる。また、ＰＬＬコンパレータ６３４は、入力される２つの信号を比較して一致したときにＨレベルの信号を出力し、不一致のときにＬレベルの信号を出力する機能を有する、任意好適な回路で構成できる。また、第１ＰＬＬ定数器６３６及び第２ＰＬＬ定数器６３８は、予め設定された所定の値を保持しており、この保持している値を示す信号をＰＬＬカウンタ６３２あるいはＰＬＬコンパレータ６３４に送っている。

ＰＬＬカウンタ６３２のロード端子ＬＤには、基準クロック計数部２２０で生成されたクリア信号が入力される。ＰＬＬカウンタ６３２のロード端子ＬＤに入力される信号の論理レベルがＨレベルになると、第１ＰＬＬ定数器６３６に保持されている値‘０’が、ＰＬＬカウンタ６３２に送られ、ＰＬＬクロック計数値ＣＱが０にリセットされる。

ＰＬＬカウンタ６３２は、ＰＬＬクロック計数値ＣＱがリセットされた後、ロード端子ＬＤに入力されるクリア信号の論理レベルがＬレベルになるとＰＬＬクロックの計数を開始する。ＰＬＬカウンタ６３２は、ＰＬＬクロックに含まれるクロックパルスの立ち上がりエッジごとにＰＬＬクロック計数値ＣＱを１つずつ増加させて、ＰＬＬクロック計数値ＣＱを示すＰＬＬクロック計数信号を２系統出力し、一方をＰＬＬコンパレータ６３４に送るとともに、他方をＰＬＬ判定部６６０に送る。

ＰＬＬコンパレータ６３４は、第２ＰＬＬ定数器６３８に保持されている停止値Ｎと、ＰＬＬクロック計数値ＣＱとの比較を行う。ＰＬＬコンパレータ６３４は、ＰＬＬクロック計数値ＣＱが停止値Ｎ以上のとき、コンパレータ信号の論理レベルをＨレベルとして出力し、ＰＬＬクロック計数値ＣＱが停止値Ｎ未満であるとき、コンパレータ信号の論理レベルをＬレベルとする。このＰＬＬコンパレータ６３４の出力は、ＰＬＬカウンタ６３２のイネーブル端子Ｅに反転入力される。すなわち、コンパレータ信号の論理レベルがＨレベルのとき、イネーブル端子Ｅから入力される信号の論理レベルがＬレベルとなり、ＰＬＬカウンタ６３２は、ＰＬＬクロックの計数を停止する。一方、コンパレータ信号の論理レベルがＬレベルのとき、イネーブル端子Ｅから入力される信号の論理レベルがＨレベルとなり、ＰＬＬカウンタ６３２は、ＰＬＬクロックの計数を行う。

ＰＬＬカウンタ６３２が、ＰＬＬクロックの計数を行った結果、ＰＬＬクロック計数値ＣＱが停止値Ｎと等しくなると、コンパレータ信号の論理レベルがＨレベルとなり、ＰＬＬクロックの計数が停止される。従って、ＰＬＬクロック計数値ＣＱは停止値Ｎに維持され、コンパレータ信号もＨレベルに維持される。

ＰＬＬ判定部６６０は、コンパレータ６６２、ＰＬＬ比較基準定数器６６４、コンパレータ遅延器６６６、レジスタ６６８、ＰＬＬコンパレータ６７０、下限定数器６７２及び上限定数器６７４を備えて構成される。

コンパレータ６６２は、ピクセルクロック計数信号が示すピクセルクロック計数値ＢＱと、予め定められているＰＬＬ比較基準Ｌとを比較する。ＰＬＬ比較基準Ｌは、ＰＬＬ比較基準定数器６６４に保持されている。

コンパレータ６６２は、ＰＬＬ比較基準Ｌとピクセルクロック計数値ＢＱとが等しい場合に、ピクセルコンパレータ信号をＨレベルとして出力する。このピクセルコンパレータ信号は、コンパレータ遅延器６６６で所定の遅延を受けて遅延ピクセルコンパレータ信号として、レジスタ６６８のイネーブル端子Ｅに送られる。

レジスタ６６８は、遅延ピクセルコンパレータ信号がＨレベルのとき、ＰＬＬクロック計数部６３０から出力される、ＰＬＬクロック計数値ＣＱを示すＰＬＬクロック計数信号を取り込む。レジスタ６６８は、ＰＬＬクロック計数値ＣＱをレジスタ信号としてＰＬＬコンパレータ６７０に送る。

ＰＬＬコンパレータ６７０は、レジスタ６６８から送られたレジスタ信号が示すＰＬＬクロック計数値ＣＱを、予め設定している下限値Ｐ及び上限値Ｑと比較する。下限値Ｐ及び上限値Ｑは、それぞれ下限定数器６７２及び上限定数器６７４に保持されている。

ＰＬＬクロック計数値ＣＱが下限値Ｐより大きく、かつ、上限値Ｑより小さいとき、ＰＬＬコンパレータ６７０は、ＰＬＬコンパレータ信号をＨレベルとして出力する。

ＰＬＬコンパレータ信号は、ＰＬＬコンパレータ遅延器６４４で遅延されて、遅延ＰＬＬコンパレータ信号として出力される。

フリップフロップ回路６４０では、入力端子Ｄに遅延ＰＬＬコンパレータ信号が入力され、イネーブル端子Ｅにチェック信号が入力される。また、フリップフロップ回路６４０のクロック端子ＣＫには、基準クロックが入力される。

フリップフロップ回路６４０のイネーブル端子Ｅに入力されるチェック信号の論理レベルがＨレベルになると、フリップフロップ回路６４０は、基準クロックのクロックパルスの立ち上がりエッジで、遅延ＰＬＬコンパレータ信号をデータとして取り込む。フリップフロップ回路６４０は、取り込んでいる遅延ＰＬＬコンパレータ信号を、ＰＬＬ判定信号として出力する。

ここで、下限値Ｐ及び上限値ＱをＰＬＬ比較基準Ｌの前後に、すなわちＰ≦Ｌ≦Ｑとなるように設定すれば、基準クロックが定める期間内のＰＬＬクロックとピクセルクロックの計数値が等しいときに、ＰＬＬコンパレータ信号がＨレベルになる。つまり、ＰＬＬ２６において、ピクセルクロックとＰＬＬクロックとが同期した後、すなわち、ロックインが完了するとＰＬＬ判定回路６００は、ＰＬＬ判定信号をＨレベルとして出力する。一方、ピクセルクロックとＰＬＬクロックとが非同期の状態、すなわち、ロックイン過程中は、ＰＬＬ判定信号をＬレベルとする。

（第４実施形態のクロック判定回路及びＰＬＬ判定回路の動作）
図１５及び図１６を参照して、第４実施形態のクロック判定回路及びＰＬＬ判定回路の動作を説明する。図１５（Ａ）〜（Ｑ）及び図１６（Ａ）〜（Ｑ）は、第４実施形態のクロック判定回路の動作を説明するためのタイミングチャートである。図１５（Ａ）〜（Ｑ）は、ピクセルクロックの入力が正常に継続している場合を示し、図１６（Ａ）〜（Ｑ）は、ピクセルクロックの入力が正常であるが、ＰＬＬにおけるロックが外れた場合を示している。

図１５（Ａ）及び図１６（Ａ）は、基準クロックを示している。図１５（Ｂ）及び図１５（Ｂ）は、基準クロック計数信号を示している。図１５（Ｃ）及び図１６（Ｃ）は、チェック信号を示している。図１５（Ｄ）及び図１６（Ｄ）はクリア信号を示している。図１５（Ｅ）及び図１６（Ｅ）は、ピクセルクロックを示している。図１５（Ｆ）及び図１６（Ｆ）は、ピクセルクロック計数信号を示している。図１５（Ｇ）及び図１６（Ｇ）は、コンパレータ信号を示している。図１５（Ｈ）及び図１６（Ｈ）は、遅延コンパレータ信号を示している。図１５（Ｉ）及び図１６（Ｉ）は、クロック判定信号を示している。図１５（Ｊ）及び図１６（Ｊ）は、ピクセルコンパレータ信号を示している。図１５（Ｋ）及び図１６（Ｋ）は、遅延ピクセルコンパレータ信号を示している。図１５（Ｌ）及び図１６（Ｌ）は、ＰＬＬクロックを示している。図１５（Ｍ）及び図１６（Ｍ）は、ＰＬＬクロック計数信号を示している。図１５（Ｎ）及び図１６（Ｎ）は、レジスタ信号を示している。図１５（Ｏ）及び図１６（Ｏ）は、ＰＬＬコンパレータ信号を示している。図１５（Ｐ）及び図１６（Ｐ）は、遅延ＰＬＬコンパレータ信号を示している。図１５（Ｑ）及び図１６（Ｑ）は、ＰＬＬ判定信号を示している。

また、図１５（Ａ）〜（Ｑ）及び図１６（Ａ）〜（Ｑ）は、横軸に時間軸を取って示し、縦軸には、信号強度を論理レベルで示している。

同期信号抽出回路２０、タイミング信号生成回路２２、基準クロックカウンタ２２２、ピクセルカウンタ２３２及びフリップフロップ回路２４０は、リセット端子を有しており、電源投入時にリセットされる。この結果、チェック信号、クリア信号、コンパレータ信号及びクロック判定信号の論理レベルは、電源投入時にいずれもＬレベルになるものとする。また、電源投入後は、基準クロック及びピクセルクロックが継続的に入力されるものとする。

先ず、図１５を参照して、ピクセルクロックの入力が正常である場合について説明する。

時刻ｔ０において、制御回路１６が備える各回路に電源が投入される。電源投入された後、基準クロック及びピクセルクロックが継続的に判定部に入力される。また、ＰＬＬ２６の出力であるＰＬＬクロックも判定部に入力される。このとき、基準クロックカウンタ２２２は、基準クロックのクロックパルスを計数するので、基準クロック計数信号が示す基準クロック計数値ＡＱは、基準クロックのクロックパルスの立ち上がりエッジごとに、１ずつ増加する。一方、ピクセルクロックカウンタ２３２及びＰＬＬカウンタ６３２は計数を行わず、ピクセルクロック計数信号が示すピクセルクロック計数値ＢＱ、及び、ＰＬＬクロック計数信号が示すＰＬＬクロック計数値ＣＱは、０のままである。

時刻ｔ１において、基準クロック計数値ＡＱがチェック値Ｍ−１に等しくなると、チェック信号の論理レベルはＬレベルからＨレベルに変化する。

続いて時刻ｔ２において、基準クロック計数値ＡＱがクリア値Ｍに等しくなると、クリア信号の論理レベルはＬレベルからＨレベルに変化する。このとき、チェック信号の論理レベルはＨレベルからＬレベルに変化する。

時刻ｔ１においてチェック信号の論理レベルがＨレベルになると、フリップフロップ回路２４０は、次の基準クロックのクロックパルスの立ち上がり時（時刻ｔ２）に、遅延コンパレータ信号をデータ端子Ｄから取り込む。時刻ｔ２では、遅延コンパレータ信号はＬレベルであるので、フリップフロップ回路２４０の出力信号であるクロック判定信号の論理レベルはＬレベルとなる。

また、時刻ｔ２において、クリア信号の論理レベルがＨレベルになると、ピクセルカウンタ２３２は、数値‘０’を第１ピクセル定数器２３６からロードする。時刻ｔ３において、クリア信号の論理レベルがＨレベルからＬレベルになった後、ピクセルカウンタ２３２は、ピクセルクロックの計数を開始する。

このクリア信号は、ＰＬＬカウンタ６３２のＬＤ端子にも入力されている。時刻ｔ２において、クリア信号の論理レベルがＨレベルになると、ＰＬＬカウンタ６３２は、数値‘０’を第１ＰＬＬ定数器６３６からロードする。時刻ｔ３において、クリア信号の論理レベルがＨレベルからＬレベルになった後、ピクセルカウンタ２３２は、ピクセルクロックの計数を開始し、及び、ＰＬＬカウンタ６３２は、ＰＬＬクロックの計数を開始する。

時刻ｔ４において、ピクセルクロック計数値ＢＱが停止値Ｎに等しくなると、コンパレータ信号の論理レベルはＬレベルからＨレベルに変化するとともに、ピクセルクロックの計数が停止する。従って、ピクセルクロック計数値ＢＱは停止値‘Ｎ’に等しい状態が続き、その間、コンパレータ信号の論理レベルはＨレベルに維持される。

なお、ピクセルクロックの計数が停止している間も、基準クロックの計数は独立して行われている。

時刻ｔ５において、基準クロック計数値ＡＱが、チェック値Ｍ−１に等しくなると、チェック信号の論理レベルがＨレベルになる。チェック信号の論理レベルがＨレベルになると、フリップフロップ回路２４０は、次の基準クロックのクロックパルスの立ち上がり時（時刻ｔ６）に、遅延コンパレータ信号をデータ端子Ｄから取り込む。時刻ｔ６では、遅延コンパレータ信号はＨレベルであるので、フリップフロップ回路２４０の出力信号であるクロック判定信号の論理レベルはＨレベルとなる。

また、時刻ｔ６において、クリア信号の論理レベルがＨレベルになると、ピクセルカウンタ２３２は、数値‘０’を第１ピクセル定数器２３６からロードする。時刻ｔ７において、クリア信号の論理レベルがＨレベルからＬレベルになった後、ピクセルクロックカウンタ２３２は、ピクセルクロックの計数を開始する。

また、時刻ｔ６において、基準クロック計数値ＡＱがクリア値Ｍに等しくなるので、時刻ｔ７において、基準クロック計数値ＡＱは０にリセットされる。

時刻ｔ４１でピクセルクロック計数値ＢＱが定数値Ｌに等しくなると、ピクセルコンパレータ信号が、Ｈレベルになる。ピクセルコンパレータ遅延器６６６は、ピクセルコンパレータ信号がＨレベルになると、ピクセルコンパレータ信号を遅延させて、ＰＬＬクロックのクロックパルスの立ち上がり時（時刻ｔ４２）に、遅延ピクセルコンパレータ信号としてレジスタ６６８に送る。

遅延ピクセルコンパレータ信号は、レジスタ６６８のイネーブル端子Ｅに入力される。遅延ピクセルコンパレータ信号がＨレベルになると、レジスタ６６８は、ＰＬＬクロック計数信号を取り込む。取りこまれたＰＬＬクロック計数信号は、ＰＬＬクロックの立ち上がり時（ｔ４３）に、レジスタ信号として出力され、ＰＬＬコンパレータ６７０に送られる。

ＰＬＬコンパレータ６７０は、レジスタ信号が示す、レジスタ値と、下限値Ｐ及び上限値Ｑとの比較を行う。例えば、時刻ｔ４３で取り込まれたレジスタ値Ｒが、Ｐ≦Ｒ≦Ｑを満たしていないとき、ＰＬＬコンパレータ信号はＬレベルである。

時刻ｔ４４でピクセルクロック計数値ＢＱが定数値Ｌに等しくなると、ピクセルコンパレータ信号は、Ｈレベルになる。ピクセルコンパレータ遅延器６６６は、ピクセルコンパレータ信号がＨレベルになると、ピクセルコンパレータ信号を遅延させて、ＰＬＬクロックのクロックパルスの次の立ち上がり時（時刻ｔ４５）に、遅延ピクセルコンパレータ信号としてレジスタ６６８に送る。

遅延ピクセルコンパレータ信号は、レジスタ６６８のイネーブル端子Ｅに入力される。遅延ピクセルコンパレータ信号がＨレベルになると、レジスタ６６８は、ＰＬＬクロック計数信号を取り込む。取りこまれたＰＬＬクロック計数信号は、ＰＬＬクロックの立ち上がり時（ｔ４６）に、レジスタ信号として出力され、ＰＬＬコンパレータ６７０に送られる。

ＰＬＬコンパレータ６７０は、レジスタ６６８に取り込まれているＰＬＬクロック計数値ＣＱを示すレジスタ値と、下限値Ｐ及び上限値Ｑとの比較を行う。例えば、時刻ｔ４６で取り込まれたレジスタ値Ｓが、Ｐ≦Ｓ≦Ｑを満たしているとき、ＰＬＬコンパレータ信号はＨレベルになる。

このＰＬＬコンパレータ信号は、ＰＬＬコンパレータ遅延器６４４で遅延され、遅延ＰＬＬコンパレータ信号として、フリップフロップ回路６４０に送られる。

時刻ｔ４７において、基準クロック計数値ＡＱが、チェック値Ｍ−１に等しくなると、チェック信号の論理レベルがＨレベルになる。チェック信号の論理レベルがＨレベルになると、フリップフロップ回路６４０は、次の基準クロックのクロックパルスの立ち上がり時（時刻ｔ４８）に、遅延ＰＬＬコンパレータ信号をデータ端子Ｄから取り込む。時刻ｔ４８では、遅延ＰＬＬコンパレータ信号はＨレベルであるので、フリップフロップ回路６４０の出力信号であるＰＬＬ判定信号の論理レベルはＨレベルとなる。

次に、図１６を参照して、ピクセルクロックの入力が正常であるが、ＰＬＬにおけるロックが外れた場合について説明する。

時刻ｔ５０でロックが外れたものとする。

時刻ｔ５１でピクセルクロック計数値ＢＱが定数値Ｌに等しくなると、ピクセルコンパレータ信号は、Ｈレベルになる。ピクセルコンパレータ遅延器６６６は、ピクセルコンパレータ信号がＨレベルになると、ピクセルコンパレータ信号を遅延させて、ＰＬＬクロックのクロックパルスの次の立ち上がり時（時刻ｔ５２）に、遅延ピクセルコンパレータ信号としてレジスタ６６８に送る。

遅延ピクセルコンパレータ信号は、レジスタ６６８のイネーブル端子Ｅに入力される。遅延ピクセルコンパレータ信号がＨレベルになると、レジスタ６６８は、ＰＬＬクロックの立ち上がり時（ｔ５３）に、ＰＬＬクロック計数信号を取り込む。取りこまれたＰＬＬクロック計数信号は、レジスタ信号として出力され、ＰＬＬコンパレータ６７０に送られる。

ＰＬＬコンパレータ６７０は、レジスタ値と、下限値Ｐ及び上限値Ｑとの比較を行う。ここで、時刻ｔ５０でＰＬＬのロックが外れた場合、時刻ｔ５３で取り込まれたレジスタ値Ｖは、Ｐ≦Ｖ≦Ｑを満たさない。従って、ＰＬＬコンパレータ信号はＬレベルになる。

時刻ｔ５５において、基準クロック計数値ＡＱが、チェック値Ｍ−１に等しくなると、チェック信号の論理レベルがＨレベルになる。チェック信号の論理レベルがＨレベルになると、フリップフロップ回路６４０は、次の基準クロックのクロックパルスの立ち上がり時（時刻ｔ５６）に、遅延ＰＬＬコンパレータ信号をデータ端子Ｄから取り込む。時刻ｔ５６では、遅延ＰＬＬコンパレータ信号はＬレベルであるので、フリップフロップ回路６４０の出力信号であるＰＬＬ判定信号の論理レベルはＬレベルとなる。

ｔ５０でロックが外れた後、再びロックイン過程が行われ、ロックされると、図１５を参照して説明したのと同様の過程を経て、時刻ｔ５７で、ＰＬＬ判定信号はＨレベルになる。

第４実施形態の制御回路では、同期信号抽出回路が、ピクセルクロックで動作し、タイミング信号生成回路は、ＰＬＬクロックで動作する。このように構成することで、入力される画像信号のクロック周波数と異なる周波数で画像処理装置を駆動させることが可能になる。

また、ＰＬＬ判定回路で生成されるＰＬＬ判定信号は、ＰＬＬにおいてロックされているときは、正常を示す信号を出力し、ＰＬＬにおいてロックが外れているときは、異常を示す信号を出力する。このため、ＰＬＬでのロックイン状態に応じてタイミング信号を生成することができる。

なお、第４実施形態の制御回路について、フェイルセーフ回路が、さらに第３実施形態の制御回路と同様に第１同期判定回路と第２同期判定回路を備える構成にしても良い。

このように構成すれば、ピクセルクロックだけではなく、同期信号の入力状態も判定するので、画像信号や同期信号に異常が発生した場合にも、タイミング信号の出力を停止することができる。また、タイミング信号生成回路に入力される信号を判定に用いることで、特許文献１に記載の構成よりも時系列的に早い段階で異常検出が可能になる。この結果、異常発生時の制御が、より容易になる。

以上説明した第４実施形態の制御回路では、ＰＬＬクロックとピクセルクロックの周波数が等しい例について説明したが、ＰＬＬ２６において、ＰＬＬクロックの周波数をピクセルクロックの周波数と異なるように構成することもできる。この場合、下限値Ｐ、上限値Ｑ、ＰＬＬ比較基準値Ｌを適宜設定すれば良い。

（第４実施形態の制御回路の変形例）
図１７及び図１８を参照して、第４実施形態の制御回路の変形例について説明する。図１７は、制御回路の変形例の概略構成図である。図１８は、ＰＬＬの概略構成図である。

この変形例の制御回路１７は、初期化信号生成回路６０４を備えている点が、図１３を参照して説明した第４実施形態の構成と異なっている。

初期化信号生成回路６０４は、任意好適な従来周知の論理微分回路で構成することができる。初期化信号生成回路６０４には、判定部４６で生成された判定信号が入力され、初期化信号生成回路６０４からは、初期化信号が出力される。判定信号がＨレベルからＬレベルに変化するときに、初期化信号は、所定の時間、Ｈレベルとなり、それ以外のときは、定常的にＬレベルである。

ＰＬＬ２８は、第１分周器７０２、第２分周器７０４、位相比較器（ＰＣ）７０６、ローパスフィルタ（ＬＰＦ）７０８及び電圧制御発振器（ＶＣＯ）７１０を備えている。

ピクセルクロックは第１分周器７０２に入力される。第１分周器７０２の出力と、第２分周器７０４の出力とが、位相比較器７０６に入力される。第１分周器７０２の出力と、第２分周器７０４の出力の位相差に対応する電圧信号は、位相差信号として位相比較器７０６から出力される。この位相差信号がローパスフィルタ７０８を通過した後、電圧制御発振器７１０に送られる。電圧制御発振器７１０は、位相差信号の電圧に応じて定まる周波数の信号を出力する。この電圧制御発振器７１０の出力信号は２分岐され、一方は第２分周器７０４に送られ、他方はＰＬＬクロックとして、ＰＬＬ２８から出力される。

このＰＬＬ２８を動作させることにより、第１分周器７０２と第２分周器７０４の出力が同期する。すなわち、ＰＬＬ２８に入力されるピクセルクロックと、ＰＬＬ２８から出力されるＰＬＬクロックとが同期する。なお、ＰＬＬ２８から出力されるＰＬＬクロックの周波数は、電圧制御発振器７１０の基準周波数と、第１分周器７０２及び第２分周器７０４における分周の大きさによって定めることができる。

ここでは、位相比較器７０６とローパスフィルタ７０８の間に第１スイッチ７１２が設けられている。また、電圧供給端子７１６と電圧制御発振器７１０の入力端子との間に第２スイッチ７１４が設けられている。

第１スイッチ７１２及び第２スイッチ７１４は、初期化信号のレベルによって、ＯＮ／ＯＦＦされる。第１スイッチ７１２は、初期化信号がＬレベルのとき、ＯＮ状態となり、ＨレベルのときＯＦＦ状態となる。一方、第２スイッチ７１４は、初期化信号がＨレベルのとき、ＯＮ状態となり、ＬレベルのときＯＦＦ状態となる。

電圧供給端子７１６は、電圧制御発振器７１０の特性に応じて定まる所定の電位となっている。例えば、電圧制御発振器７１０の入力電圧が低くなると、出力信号の周波数が低くなる場合は、電圧供給端子７１６の電位を接地電位ＧＮＤとする。一方、電圧制御発振器の入力電圧が高くなると、出力信号の周波数が低くなる場合は、電圧供給端子７１６の電位を高電位、例えば、電源電圧の電位ＶＤＤとする。

図１９は、この構成例のＰＬＬの動作を示すタイミングチャートである。

図１９（Ａ）は、クロック判定信号を示している。図１９（Ｂ）は、ＰＬＬ判定信号を示している。図１９（Ｃ）は、判定信号を示している。図１９（Ｄ）は、初期化信号を示している。図１９（Ｅ）は、電圧制御発振器（ＶＣＯ）における周波数を示している。

時刻ｔ０において制御回路１７に電源投入すると、各信号はＬレベルになる。また、このとき、電圧制御発振器７１０の出力周波数は動作範囲中、最も低い状態になる。

その後、ｔ８０においてクロック判定信号がＨレベルになる。この段階では、ＰＬＬ２８はロックイン過程中であり、ＰＬＬ判定信号はＬレベルである。従って、時刻ｔ８０では、クロック判定信号とＰＬＬ判定信号の論理積である判定信号はＬレベルである。

その後、時刻ｔ８１においてロックインが完了し安定状態になると、ＰＬＬ判定信号はＨレベルになる。このとき、判定信号はＨレベルになる。

次に、時刻ｔ８２において、ＰＬＬ２８におけるロックが外れたとする。ＰＬＬ２８のロックが外れると、ＰＬＬ判定信号及び判定信号がＬレベルになる。

判定信号がＨレベルからＬレベルに変化すると、初期化信号が所定の期間Ｈレベルになる。初期化信号がＨレベルになると、ＰＬＬの初期化が行われ、再び、ＰＬＬのロックイン過程が行われる。その後、時刻ｔ８３で安定する。

次に、時刻ｔ８４において、クロック判定信号がＬレベルになったとする。この場合、ＰＬＬ判定信号がＨレベルのままであっても、判定信号がＬレベルになるので、ＰＬＬの初期化が行われる。

ＰＬＬ２８のロックが外れると、ＰＬＬ２８は、目標と異なる周波数で発振を始めるが、この発振周波数が、目標よりも高くなると、各内部回路の動作が異常をきたす恐れがある。この結果、電圧制御発振器の周波数が、目標値よりも高い場合であっても、位相比較器７０６が判定を誤って、より電圧制御発振器の周波数を高める方向にその出力を行うことが起こりうる。このような事象が起こると、一度電源をＯＦＦにしない限り、ＰＬＬは正常に動作しない。

これに対し、この実施形態の構成によれば、判定信号がＬレベルになる都度、ＰＬＬの初期化を行う。また、この初期化においては、電圧制御発振器の周波数が必ず低い周波数から動作を再開するので、ＰＬＬの内部回路が、想定以上に高い周波数の入力による誤動作が起こることを防ぐことができる。

第１実施形態の制御回路の概略構成図である。 クロック判定回路の第１構成例を示す概略構成図である。 クロック判定回路の動作を説明するためのタイムチャート（１）である。 クロック判定回路の動作を説明するためのタイムチャート（２）である。 クロック判定回路の第２構成例を示す概略構成図である。 クロック判定回路の動作を説明するためのタイムチャート（３）である。 クロック判定回路の動作を説明するためのタイムチャート（４）である。 第１実施形態の制御回路の第１変形例の概略構成図である。 第１実施形態の制御回路の第２変形例の概略構成図である。 第１実施形態の制御回路の第３変形例の概略構成図である。 第２実施形態の制御回路の概略構成図である。 第３実施形態の制御回路の概略構成図である。 第４実施形態の制御回路の概略構成図である。 第４実施形態の判定部を示す概略構成図である。 第４実施形態の判定部の動作を説明するためのタイムチャート（１）である。 第４実施形態の判定部の動作を説明するためのタイムチャート（２）である。 第４実施形態の制御回路の変形例の概略構成図である。 第４実施形態の制御回路の変形例で用いられるＰＬＬの概略構成図である。 ＰＬＬの初期化処理を説明するための模式図である。 制御回路の従来例を示す概略構成図である。

符号の説明

１０、１１、１２、１３、１４、１５、１６、１７ 制御回路
２０ 同期信号抽出回路
２２ タイミング信号生成回路
２４ 基準クロック発生手段
２６、２８ ＰＬＬ
３０、３１、３２、３３、３４、３５、３６、３７ フェイルセーフ回路
４０、４１、４２、４３、４４、４５、４６ 判定部
９０、９１、９２ 保護ゲート部
９４ ＡＮＤゲート
９６ ＯＲゲート
９７ 第１保護ゲート回路
９８ 第２保護ゲート回路
２００、２０１、２０２ クロック判定回路
２２０ 基準クロック計数部
２２２ 基準クロックカウンタ
２２４、４０６ デコーダ
２３０ ピクセルクロック計数部
２３２ ピクセルカウンタ
２３４ ピクセルコンパレータ
２３６ 第１ピクセル定数器
２３８ 第２ピクセル定数器
２４０、６４０ フリップフロップ回路
２４２ クリア信号遅延器
２４４ コンパレータ信号遅延器
３００、３１０、３２０ 出力ゲート部
３０２、３０４、３１４、３１８、３２２、３２４ 増幅回路
３１２ ＯＲ回路
３１６ テスト端子
３２６ 反転回路
４００ 動作判定回路
４０２、４０８、４３０、６０２ ＡＮＤゲート
４０４ カウンタ
４１０ 第１同期判定回路
４２０ 第２同期判定回路
４４０ 分周器
６００ ＰＬＬ判定回路
６０４ 初期化信号生成回路
６３０ ＰＬＬクロック計数部
６３２ ＰＬＬカウンタ
６３４、６７０ ＰＬＬコンパレータ
６３６ 第１ＰＬＬ定数器
６３８ 第２ＰＬＬ定数器
６４４ ＰＬＬコンパレータ遅延器
６６０ ＰＬＬ判定部
６６２ コンパレータ
６６４ ＰＬＬ比較基準定数器
６６６ コンパレータ遅延器
６６８ レジスタ
６７２ 下限定数器
６７４ 上限定数器
７０２ 第１分周器
７０４ 第２分周期
７０６ 位相比較器（ＰＣ）
７０８ ローパスフィルタ（ＬＰＦ）
７１０ 電圧制御発振器（ＶＣＯ）
７１２ 第１スイッチ
７１４ 第２スイッチ
７１６ 電圧供給端子

Claims (21)

1. 基準クロックの計数値が定める期間内のピクセルクロックの計数値を用いて、前記ピクセルクロックの入力が正常であるか否かを判定し、当該判定の結果を示すクロック判定信号を生成するクロック判定回路を有し、前記クロック判定信号を判定信号として出力する判定部と、
   前記クロック判定信号が正常を示すとき、タイミング信号を通過させる保護ゲート部と
   を備えることを特徴とするフェイルセーフ回路。
2. 基準クロックの計数値が定める期間内のピクセルクロックの計数値を用いて、前記ピクセルクロックの入力が正常であるか否かを判定し、当該判定の結果を示すクロック判定信号を生成するクロック判定回路、及び
   前記ピクセルクロックの計数値が定める期間内であって、タイミング信号が２分岐された一方に含まれるスタートパルスが持続している期間内は、前記タイミング信号が正常であることを示す動作判定信号を生成する動作判定回路
   を有し、前記クロック判定信号と前記動作判定信号の論理積を判定信号として出力する判定部と、
   前記クロック判定信号及び前記動作判定信号が正常を示すとき、前記タイミング信号が２分岐された他方を通過させる保護ゲート部と
   を備えることを特徴とするフェイルセーフ回路。
3. 前記クロック判定回路は、
   前記基準クロックを計数して、計数結果である基準クロック計数値が予め設定されているクリア値Ｍに等しいときにクリア信号を第１レベルから第２レベルに変化させて出力するとともに、前記基準クロック計数値を０にリセットし、前記基準クロック計数値が予め設定されているチェック値Ｍ−１に等しいときにチェック信号を第１レベルから第２レベルに変化させて出力する基準クロック計数部と、
   前記ピクセルクロックを計数して、計数結果であるピクセルクロック計数値が予め設定されている停止値Ｎに等しくなると、コンパレータ信号を第１レベルから第２レベルに変化させて出力するとともに、計数動作を停止し、前記クリア信号が第２レベルのときに前記ピクセルクロック計数値を０にリセットするピクセルクロック計数部と、
   前記チェック信号が第２レベルのときに、前記コンパレータ信号を取り込み、前記クロック判定信号として出力するフリップフロップ回路と
   を備えることを特徴とする請求項１又は２に記載のフェイルセーフ回路。
4. 前記クリア信号を遅延させて前記ピクセルクロック計数部に送るクリア信号遅延器と、
   前記コンパレータ信号を遅延させて前記フリップフロップ回路に送るピクセル判定信号遅延器と
   を備えることを特徴とする請求項３に記載のフェイルセーフ回路。
5. 基準クロックの計数値が定める期間内のピクセルクロックの計数値を用いて、前記ピクセルクロックの入力が正常であるか否かを判定し、当該判定の結果を示すクロック判定信号を生成するクロック判定回路、
   第２同期信号の計数値が定める期間内の第１同期信号の計数値を用いて、前記第１同期信号が正常であるか否かを判定し、当該判定の結果を示す第１同期判定信号を生成する第１同期判定回路、及び
   前記基準クロックの計数値が定める期間内の前記第２同期信号の計数値を用いて、前記第２同期信号が正常であるか否かを判定し、当該判定の結果を示す第２同期判定信号を生成する第２同期判定回路
   を有し、前記クロック判定信号、前記第１同期判定信号及び前記第２同期判定信号の論理積を判定信号として出力する判定部と、
   前記クロック判定信号、前記第１同期判定信号及び前記第２同期判定信号が正常を示すとき、タイミング信号を通過させる保護ゲート部と
   を備えることを特徴とするフェイルセーフ回路。
6. 前記クロック判定回路、前記第１同期判定回路及び前記第２同期判定回路は、それぞれ
   第１クロックを計数して、計数結果である第１クロック計数値が予め設定されているクリア値Ｍに等しいときにクリア信号を第１レベルから第２レベルに変化させて出力するとともに、前記第１クロック計数値を０にリセットし、前記第１クロック計数値が予め設定されているチェック値Ｍ−１に等しいときにチェック信号を第１レベルから第２レベルに変化させて出力する第１クロック計数部と、
   第２クロックを計数して、計数結果である第２クロック計数値が予め設定されている停止値Ｎに等しいときに、コンパレータ信号を第１レベルから第２レベルに変化させて出力するとともに、計数動作を停止し、前記クリア信号が第２レベルのときに前記第２クロック計数値を０にリセットする第２クロック計数部と、
   前記チェック信号が第２レベルのときに、前記コンパレータ信号を取り込み、前記同期判定信号として出力するフリップフロップ回路と
   を備え、
   前記クロック判定回路には、第１クロック及び第２クロックとして前記基準クロック及び前記ピクセルクロックがそれぞれ入力され、
   前記クロック判定回路からは、同期判定信号として、前記クロック判定信号が出力され、
   前記第１同期判定回路には、第１クロック及び第２クロックとして前記第２同期信号及び前記第１同期信号がそれぞれ入力され、
   前記第１同期判定回路からは、同期判定信号として、前記第１同期判定信号が出力され、
   前記第２同期判定回路には、第１クロック及び第２クロックとして前記基準クロック及び前記第２同期信号がそれぞれ入力され、
   前記第２同期判定回路からは、同期判定信号として、前記第２同期判定信号が出力される
   ことを特徴とする請求項５に記載のフェイルセーフ回路。
7. 前記クロック判定回路、前記第１同期判定回路及び前記第２同期判定回路は、
   前記第１クロック計数部から出力されたクリア信号を遅延させて前記第２クロック計数部に送るクリア信号遅延器と、
   前記第２クロック計数部から出力されたコンパレータ信号を遅延させて前記フリップフロップ回路に送るコンパレータ信号遅延器と
   を備えることを特徴とする請求項６に記載のフェイルセーフ回路。
8. 基準クロックの計数値が定める期間内のピクセルクロックの計数値を用いて、前記ピクセルクロックが正常であるか否かを判定し、当該判定の結果を示すクロック判定信号を生成するクロック判定回路と、
   前記基準クロックの計数値が定める期間内の、前記ピクセルクロックとＰＬＬクロックの計数値を比較して前記ＰＬＬクロックが正常であるか否かを判定し、当該判定の結果を示すＰＬＬ判定信号を生成するＰＬＬ判定回路と、
   を有し、前記クロック判定信号と前記ＰＬＬ判定信号の論理積を判定信号として出力する判定部と、
   前記クロック判定信号と前記ＰＬＬ判定信号が正常を示すとき、タイミング信号を通過させる保護ゲート部と
   を備えることを特徴とするフェイルセーフ回路。
9. 前記クロック判定回路は、
   前記基準クロックを計数して、計数結果である基準クロック計数値が予め設定されているクリア値Ｍに等しいときにクリア信号を第１レベルから第２レベルに変化させて出力するとともに、前記基準クロック計数値を０にリセットし、前記基準クロック計数値が予め設定されているチェック値Ｍ−１に等しいときにチェック信号を第１レベルから第２レベルに変化させて出力する基準クロック計数部と、
   前記ピクセルクロックを計数して、計数結果であるピクセルクロック計数値が予め設定されている停止値Ｎに等しいときに、ピクセルクロック計数信号を第１レベルから第２レベルに変化させて出力するとともに、計数動作を停止し、前記クリア信号が第２レベルのときに前記ピクセルクロック計数値を０にリセットするピクセルクロック計数部と、
   前記チェック信号が第２レベルのときに、前記ピクセルクロック計数信号を取り込み、クロック判定信号として出力するフリップフロップ回路と
   を備え、
   前記ＰＬＬ判定回路は、
   前記ＰＬＬクロックを計数して、計数結果であるＰＬＬクロック計数値を示すＰＬＬクロック計数信号を出力するＰＬＬカウンタと、
   前記ピクセルクロック計数値が予め設定されているピクセル比較基準値Ｌに等しくなると、前記ＰＬＬクロック計数信号を取り込むレジスタと、
   前記レジスタが取り込んだ前記ＰＬＬクロック計数信号が示すＰＬＬクロック計数値を、予め設定されている下限値Ｐ及び上限値Ｑと比較し、前記ＰＬＬクロック計数値が前記下限値Ｐ以上かつ前記上限値Ｑ以下であるときＰＬＬ判定信号を第１レベルから第２レベルに変化させて出力するＰＬＬコンパレータと
   を備えることを特徴とする請求項８に記載のフェイルセーフ回路。
10. 基準クロックの計数値が定める期間内のピクセルクロックの計数値を用いて、前記ピクセルクロックが正常であるか否かを判定し、当該判定の結果を示すクロック判定信号を生成するクロック判定回路、
    前記基準クロックの計数値が定める期間内の、前記ピクセルクロックとＰＬＬクロックの計数値を比較して前記ＰＬＬクロックが正常であるか否かを判定し、当該判定の結果を示すＰＬＬ判定信号を生成するＰＬＬ判定回路、
    第２同期信号の計数値が定める期間内の第１同期信号の計数値を用いて、前記第１同期信号が正常であるか否かを判定し、当該判定の結果を示す第１同期判定信号を生成する第１同期判定回路、及び
    前記基準クロックの計数値が定める期間内の第２同期信号の計数値を用いて、前記第２同期信号が正常であるか否かを判定し、当該判定の結果を示す第２同期判定信号を生成する第２同期判定回路
    を有し、前記クロック判定信号、前記ＰＬＬ判定信号、前記第１同期判定信号及び前記第２同期判定信号の論理積を判定信号として出力する判定部と、
    前記クロック判定信号、前記ＰＬＬ判定信号、前記第１同期判定信号及び前記第２同期判定信号が正常を示すとき、タイミング信号を通過させる保護ゲート部と
    を備えることを特徴とするフェイルセーフ回路。
11. 前記クロック判定回路、前記第１同期判定回路及び前記第２同期判定回路は、それぞれ
    第１クロックを計数して、計数結果である第１クロック計数値が予め設定されているクリア値Ｍに等しいときにクリア信号を第１レベルから第２レベルに変化させて出力するとともに、前記第１クロック計数値を０にリセットし、前記第１クロック計数値が予め設定されているチェック値Ｍ−１に等しいときにチェック信号を第１レベルから第２レベルに変化させて出力する第１クロック計数部と、
    第２クロックを計数して、計数結果である第２クロック計数値が予め設定されている停止値Ｎに等しいときに、コンパレータ信号を第１レベルから第２レベルに変化させて出力するとともに、計数動作を停止し、前記クリア信号が第２レベルのときに前記第２クロック計数値を０にリセットする第２クロック計数部と、
    前記チェック信号が第２レベルのときに、前記コンパレータ信号を取り込み、前記同期判定信号として出力するフリップフロップ回路と
    を備え、
    前記クロック判定回路には、第１クロック及び第２クロックとして前記基準クロック及び前記ピクセルクロックがそれぞれ入力され、
    前記クロック判定回路からは、同期判定信号として、前記クロック判定信号が出力され、
    前記第１同期判定回路には、第１クロック及び第２クロックとして前記第２同期信号及び前記第１同期信号がそれぞれ入力され、
    前記第１同期判定回路からは、同期判定信号として、前記第１同期判定信号が出力され、
    前記第２同期判定回路には、第１クロック及び第２クロックとして前記基準クロック及び前記第２同期信号がそれぞれ入力され、
    前記第２同期判定回路からは、同期判定信号として、前記第２同期判定信号が出力され、
    前記ＰＬＬ判定回路は、
    ＰＬＬクロックを計数して、計数結果であるＰＬＬクロック計数値を示すＰＬＬクロック計数信号を出力するＰＬＬカウンタと、
    前記ピクセルクロック計数値が予め設定されているピクセル比較基準値Ｌに等しくなると、前記ＰＬＬクロック計数信号を取り込むレジスタと、
    前記レジスタが取り込んだ前記ＰＬＬクロック計数信号が示す前記ＰＬＬクロック計数値を、予め設定されている下限値Ｐ及び上限値Ｑと比較し、前記ＰＬＬクロック計数値が下限値Ｐ以上かつ上限値Ｑ以下であるときＰＬＬ判定信号を第１レベルから第２レベルに変化させて出力するＰＬＬコンパレータとを備える
    ことを特徴とする請求項１０に記載のフェイルセーフ回路。
12. 画像信号から同期信号を抽出する同期信号抽出回路と、
    前記同期信号からタイミング信号を生成するタイミング信号生成回路と、
    請求項１〜４のいずれか一項に記載のフェイルセーフ回路と
    を備えることを特徴とする制御回路。
13. 画像信号から第１同期信号及び第２同期信号を抽出する同期信号抽出回路と、
    前記第１同期信号及び第２同期信号からタイミング信号を生成するタイミング信号生成回路と、
    請求項５〜７のいずれか一項に記載のフェイルセーフ回路と
    を備えることを特徴とする制御回路。
14. 画像信号から同期信号を抽出する同期信号抽出回路と、
    前記同期信号からタイミング信号を生成するタイミング信号生成回路と、
    ピクセルクロックと同期するＰＬＬクロックを生成するＰＬＬ回路と、
    請求項８又は９に記載のフェイルセーフ回路と
    を備えることを特徴とする制御回路。
15. 画像信号から第１同期信号及び第２同期信号を抽出する同期信号抽出回路と、
    前記第１同期信号及び第２同期信号からタイミング信号を生成するタイミング信号生成回路と、
    ピクセルクロックと同期するＰＬＬクロックを生成するＰＬＬ回路と、
    請求項１０又は１１に記載のフェイルセーフ回路と
    を備えることを特徴とする制御回路。
16. 前記フェイルセーフ回路は、前記判定信号が、正常状態から異常状態に変化するときに、初期化信号を生成する初期化信号生成回路を備え、
    前記ＰＬＬ回路は、前記初期化信号の入力に応答して、初期化される
    ことを特徴とする請求項１４又は１５に記載の制御回路。
17. 前記ＰＬＬ回路が備える電圧制御発振器は、前記初期化信号の入力に応答して、発振周波数が動作範囲の中で低くなる
    ことを特徴とする請求項１６に記載の制御回路。
18. 前記タイミング信号生成回路は、前記判定信号が異常を示すときリセットされる
    ことを特徴とする請求項１２〜１７のいずれか一項に記載の制御回路。
19. 前記判定部は、前記判定信号を２分岐し、一方を前記タイミング信号生成回路に送り、他方を前記保護ゲート部に送る
    ことを特徴とする請求項１２〜１８のいずれか一項に記載の制御回路。
20. 前記判定部は、前記判定信号を２分岐し、２分岐された一方と、テスト入力端子を経て入力されたテスト信号との論理和信号を前記タイミング信号生成回路に送り、２分岐された他方を前記保護ゲート部に送る
    ことを特徴とする請求項１２〜１８のいずれか一項に記載の制御回路。
21. 前記タイミング信号生成回路は、第１タイミング信号及び第２タイミング信号を生成し、
    前記保護ゲート部は、前記第１タイミング信号が入力されるＡＮＤゲートと前記第２タイミング信号が入力されるＯＲゲートを備え、
    前記判定部は、
    前記判定信号を第１〜３判定信号に３分岐し、
    前記第１判定信号を前記タイミング信号生成回路に送り、
    前記第２判定信号を前記ＡＮＤゲートに送り、
    前記第３判定信号を反転させた後、前記ＯＲゲートに送る
    ことを特徴とする請求項１２〜１８のいずれか一項に記載の制御回路。

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