以下、図を参照して、この発明の実施の形態について説明するが、この発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されるものではなく、この発明の構成の範囲を逸脱せずにこの発明の効果を達成できる多くの変更又は変形を行うことができる。
(第1実施形態)
図1を参照して、第1実施形態のフェイルセーフ回路及び制御回路について説明する。図1は、第1実施形態の制御回路の概略構成図である。
制御回路10は、同期信号抽出回路20、タイミング信号生成回路22及びフェイルセーフ回路30を備えて構成されている。制御回路10には、画像信号、ピクセルクロック及び基準クロックが入力され、制御回路10は、タイミング信号を出力信号として出力する。出力信号として出力されるタイミング信号は、例えば、制御回路10の後段に設けられる画像表示装置(図示を省略する。)の走査線駆動回路で用いられる。
制御回路10に入力されたピクセルクロックは、3系統のピクセルクロックに3分岐され、それぞれ同期信号抽出回路20、タイミング信号生成回路22及びフェイルセーフ回路30に送られる。
同期信号抽出回路20は、クロック入力端子CKに入力されるピクセルクロックを用いて信号処理を行い、画像信号から同期信号を抽出する。抽出された同期信号は、タイミング信号生成回路22に送られる。
同期信号は、テレビ受像機など画像表示装置で画面を走査するタイミングを定めるのに用いられる信号である。同期信号には、水平同期信号と垂直同期信号がある。水平同期信号は、1つの走査線による水平方向の走査ごとにパルスを発生する。また、垂直同期信号は複数の水平方向の走査線による1画面の走査ごとにパルスを発生する。
図1では、同期信号の出力を1系統とした例を示しているが、この例に限定されない。例えば、出力を2系統以上として、水平同期信号と垂直同期信号とを別途に出力しても良いし、同種の同期信号を複数出力する構成としても良い。
タイミング信号生成回路22は、同期信号から、後段に設けられる走査線駆動回路の仕様に合わせて、タイミング信号を生成する。このとき、タイミング信号生成回路22は、クロック入力端子CKに入力されるピクセルクロックを用いて信号処理を行う。タイミング信号生成回路22で生成されたタイミング信号は、フェイルセーフ回路30に送られる。
フェイルセーフ回路30は、判定部40と保護ゲート部90を備えて構成される。フェイルセーフ回路30に送られたタイミング信号は、保護ゲート部90に送られる。
保護ゲート部90は、判定部40で生成された判定信号をゲート信号として用いる。判定信号が、ピクセルクロックの入力が正常であることを示すとき、保護ゲート部90は、タイミング信号を通過させて、出力信号として出力する。一方、判定信号が、ピクセルクロックの入力が異常であることを示すとき、保護ゲート部90は、タイミング信号を遮断する。以下、判定信号の論理レベルが第1レベル(Lレベル)のとき、入力が異常であることを示し、また、第2レベル(Hレベル)のとき、入力が正常であることを示すものとして説明する。
保護ゲート部90は、判定信号の論理レベルに応じて出力の有無を制御する回路、例えば、タイミング信号と判定信号の論理積を出力するAND回路で構成することができる。
判定部40は、クロック判定回路200を備えて構成される。判定部40には、ピクセルクロックと基準クロックとが入力される。
判定部40に入力されるピクセルクロックは、同期信号抽出回路20やタイミング信号生成回路22での信号処理に用いられるものと同じく画像信号に含まれるクロックである。一方、基準クロックは、ピクセルクロックとは独立したクロックであって、基準クロックとピクセルクロックは非同期である。
基準クロックは、一定の時間間隔でクロックパルスを有しており、任意好適な従来周知の水晶発振回路で構成される基準クロック発生手段24で生成することができる。なお、この基準クロックは、判定部40における判定の基準として用いられる。従って、ケーブル切断などによる基準クロックの入力異常を防ぐために、基準クロック発生手段24を、制御回路10に物理的に近い位置に設けるのが良い。また、基準クロック発生手段24を、制御回路10の内部に設ける構成としても良い。
クロック判定回路200は、基準クロックの計数値が定める期間内のピクセルクロックの計数値を用いて、ピクセルクロックの入力が正常であるか否かを判定する。クロック判定回路200は、この判定の結果を示すクロック判定信号を生成する。このクロック判定信号が、判定信号として判定部40から出力される。
(クロック判定回路の第1構成例)
図2を参照して、クロック判定回路の第1構成例について説明する。図2は、クロック判定回路の第1構成例の概略構成図である。
クロック判定回路200は、基準クロック計数部220、ピクセルクロック計数部230及びフリップフロップ回路240を備えて構成される。
クロック判定回路200に入力された基準クロックは2分岐される。2分岐された一方は基準クロック計数部220に送られ、他方は、フリップフロップ回路240に送られる。
基準クロック計数部220は、基準クロックを計数する。基準クロック計数部220は、計数結果である基準クロック計数値AQが予め設定した所定の値であるクリア値Mに等しいときに、クリア信号(CLEAR)の論理レベルをLレベルからHレベルに変化させて出力するとともに、基準クロック計数値AQを0にリセットする。また、基準クロック計数部220は、基準クロック計数値AQが予め設定した所定の値であるチェック値M−1に等しいときに、チェック信号(CHECK)の論理レベルをLレベルからHレベルに変化させて出力する。
基準クロック計数部220は、例えば、任意好適な従来周知のクロックカウンタ(以下、基準クロックカウンタと称する。)222とデコーダ224を備えて構成される。
基準クロックカウンタ222は、基準クロックの各クロックパルスの立ち上がりエッジごとに基準クロック計数値AQを1つずつ増加させ、基準クロック計数値AQを示す基準クロック計数信号を出力する。基準クロックカウンタ222は、基準クロック計数値AQがクリア値Mに等しくなると、基準クロック計数値AQを0にリセットする。
デコーダ224は、基準クロック計数信号が示す基準クロック計数値AQに対応して、チェック信号及びクリア信号を生成する。チェック信号は、基準クロック計数値AQがチェック値M−1に等しいときにHレベルとなり、それ以外はLレベルである。また、クリア信号は、基準クロック計数値AQがクリア値Mに等しいときにHレベルとなり、それ以外はLレベルである。
ピクセルクロック計数部230には、ピクセルクロックが入力され、ピクセルクロック計数部230は、ピクセルクロックを計数する。計数結果であるピクセルクロック計数値BQが予め設定した所定の値である停止値Nに等しいときに、コンパレータ信号をLレベルからHレベルに変化させて出力するとともに、計数動作を停止する。また、ピクセルクロック計数部230は、ピクセルクロック計数値BQが停止値N未満の値をとるとき、コンパレータ信号をLレベルとして、計数動作を行う。また、ピクセルクロック計数部230に入力されるクリア信号がHレベルになると、ピクセルクロック計数値BQが0にリセットされる。
ピクセルクロック計数部230は、例えば、ピクセルカウンタ232、ピクセルコンパレータ234、第1ピクセル定数器236及び第2ピクセル定数器238を備えて構成される。ピクセルカウンタ232は、イネーブル端子E及びロード端子LDを備える従来周知のクロックカウンタで構成できる。また、ピクセルコンパレータ234は、入力される2つの信号を比較して一致したときにHレベルの信号を出力し、不一致のときにLレベルの信号を出力する機能を有する、任意好適な回路で構成できる。また、第1ピクセル定数器236及び第2ピクセル定数器238は、予め設定された所定の値を保持しており、この保持している値を示す信号をピクセルカウンタ232あるいはピクセルコンパレータ234に送っている。
ピクセルカウンタ232のロード端子LDには、基準クロック計数部220で生成されたクリア信号が入力される。ピクセルカウンタ232のロード端子LDに入力される信号の論理レベルがHレベルになると、第1ピクセル定数器236に保持されている値‘0’が、ピクセルカウンタ232に送られ、ピクセルクロック計数値BQが0にリセットされる。
ピクセルカウンタ232は、ピクセルクロック計数値BQが0にリセットされた後、ロード端子LDに入力されるクリア信号の論理レベルがLレベルになるとピクセルクロックの計数を開始する。ピクセルカウンタ232は、ピクセルクロックに含まれるクロックパルスの立ち上がりエッジごとにピクセルクロック計数値BQを1つずつ増加させて、ピクセルクロック計数値BQを示すピクセルクロック計数信号を出力して、ピクセルコンパレータ234に送る。
ピクセルコンパレータ234は、第2ピクセル定数器238に保持されている停止値Nと、ピクセルクロック計数値BQとの比較を行う。ピクセルコンパレータ234は、ピクセルクロック計数値BQが停止値N以上のとき、コンパレータ信号の論理レベルをHレベルとして出力し、ピクセルクロック計数値BQが停止値N未満であるとき、コンパレータ信号の論理レベルをLレベルとする。
また、このピクセルコンパレータ234の出力は、ピクセルカウンタ232のイネーブル端子Eに反転入力される。すなわち、コンパレータ信号の論理レベルがHレベルのとき、イネーブル端子Eから入力される信号の論理レベルがLレベルとなり、ピクセルカウンタ232は、ピクセルクロックの計数を停止する。一方、コンパレータ信号の論理レベルがLレベルのとき、イネーブル端子Eから入力される信号の論理レベルがHレベルとなり、ピクセルカウンタ232は、ピクセルクロックの計数を行う。
ピクセルカウンタ232が、ピクセルクロックの計数を行った結果、ピクセルクロック計数値BQが停止値Nと等しくなると、コンパレータ信号の論理レベルがHレベルとなり、ピクセルクロックの計数が停止される。従って、ピクセルクロック計数値BQは停止値Nに維持され、コンパレータ信号もHレベルに維持される。
フリップフロップ回路240では、入力端子Dにコンパレータ信号が入力され、イネーブル端子Eにチェック信号が入力される。また、フリップフロップ回路240のクロック端子CKには、基準クロックが入力される。
フリップフロップ回路240のイネーブル端子Eに入力されるチェック信号の論理レベルがHレベルになると、フリップフロップ回路240は、基準クロックのクロックパルスの立ち上がりエッジで、コンパレータ信号をデータとして取り込む。フリップフロップ回路240は、取り込んでいるコンパレータ信号を、クロック判定信号として出力する。
(クロック判定回路の第1構成例の動作)
図3及び図4を参照して、クロック判定回路の第1構成例の動作を説明する。図3(A)〜(H)及び図4(A)〜(H)は、クロック判定回路の第1構成例の動作を説明するためのタイミングチャートである。図3(A)〜(H)は、ピクセルクロックの入力が正常に継続している場合を示し、図4(A)〜(H)は、ピクセルクロックの入力が停止する場合を示している。
図3(A)及び図4(A)は、基準クロックを示している。図3(B)及び図4(B)は、基準クロック計数信号を示している。図3(C)及び図4(C)は、チェック信号を示している。図3(D)及び図4(D)はクリア信号を示している。図3(E)及び図4(E)は、ピクセルクロックを示している。図3(F)及び図4(F)は、ピクセルクロック計数信号を示している。図3(G)及び図4(G)は、コンパレータ信号を示している。図3(H)及び図4(H)は、クロック判定信号を示している。
また、図3(A)〜(H)及び図4(A)〜(H)は、横軸に時間軸を取って示し、縦軸には、信号強度を論理レベルで示している。
先ず、図3を参照して、ピクセルクロックの入力が正常である場合について説明する。
同期信号抽出回路20、タイミング信号生成回路22、基準クロックカウンタ222、ピクセルカウンタ232及びフリップフロップ回路240は、リセット端子Rを有しており、電源投入時にリセットされる。この結果、チェック信号、クリア信号、コンパレータ信号及びクロック判定信号の論理レベルは、電源投入時にいずれもLレベルになるものとする。また、電源投入後は、基準クロック及びピクセルクロックがクロック判定回路200に継続的に入力されるものとして説明する。
時刻t0において、制御回路10が備える各回路に電源が投入される。電源投入された後、基準クロック及びピクセルクロックがクロック判定回路200に継続的に入力される。このとき、基準クロックカウンタ222は、基準クロックのクロックパルスを計数するので、基準クロック計数信号が示す基準クロック計数値AQは、基準クロックのクロックパルスの立ち上がりエッジごとに、1ずつ増加する。
一方、ピクセルクロックカウンタ232は、計数を行わず、ピクセルクロック計数信号が示すピクセルクロック計数値BQは、0のままである。
時刻t1において、基準クロック計数値AQがチェック値M−1に等しくなると、チェック信号の論理レベルはLレベルからHレベルに変化する。チェック信号の論理レベルがHレベルになると、フリップフロップ回路240は、次の基準クロックのクロックパルスの立ち上がり時(時刻t2)に、コンパレータ信号をデータ端子Dから取り込む。時刻t2では、コンパレータ信号はLレベルであるので、フリップフロップ回路240の出力信号であるクロック判定信号の論理レベルはLレベルとなる。
続いて時刻t2において、基準クロック計数値AQがクリア値Mに等しくなると、クリア信号の論理レベルはLレベルからHレベルに変化する。クリア信号の論理レベルがHレベルになると、ピクセルカウンタ232は、数値‘0’を第1ピクセル定数器236からロードする。このとき、チェック信号の論理レベルはHレベルからLレベルに変化する。
その後、時刻t3において、クリア信号の論理レベルがHレベルからLレベルになった後、ピクセルカウンタ232は、ピクセルクロックの計数を開始する。また、時刻t2において、基準クロック計数値AQがクリア値Mに等しくなるので、時刻t3において、基準クロック計数値AQは0にリセットされる。
時刻t4において、ピクセルクロック計数値BQが停止値Nに等しくなると、ピクセル計数部230は、コンパレータ信号の論理レベルをLレベルからHレベルに変化させるとともに、ピクセルクロックの計数を停止する。従って、ピクセルクロック計数値BQは停止値‘N’に等しい状態が続き、その間、コンパレータ信号の論理レベルはHレベルに維持される。
なお、ピクセルクロックの計数が停止している間も、基準クロックの計数は独立して行われている。
時刻t5において、基準クロック計数値AQがチェック値M−1に等しくなると、チェック信号の論理レベルはLレベルからHレベルに変化する。チェック信号の論理レベルがHレベルになると、フリップフロップ回路240は、次の基準クロックのパルスの立ち上がり時(時刻t6)に、コンパレータ信号をデータ端子Dから取り込む。時刻t6では、コンパレータ信号はHレベルであるので、フリップフロップ回路240の出力信号であるクロック判定信号の論理レベルはHレベルになる。
続いて、時刻t6において、基準クロック計数値AQがクリア値Mに等しくなると、クリア信号の論理レベルはLレベルからHレベルに変化する。クリア信号の論理レベルがHレベルになると、ピクセルカウンタ232は、数値‘0’を第1ピクセル定数器236からロードする。時刻t7において、クリア信号の論理レベルがHレベルからLレベルになった後、ピクセルクロックカウンタ232は、ピクセルクロックの計数を再開する。
また、時刻t6において基準クロック計数値AQがクリア値Mに等しくなるので、時刻t7において、基準クロック計数値AQは0にリセットされる。
以後、時刻t3から時刻t7までと同様の動作が繰り返されるが、ピクセルクロックのクロックパルスがクロック判定回路200に継続して入力されている間、すなわちピクセルクロックの入力が正常状態にあるときは、フリップフロップ回路240においてデータを取り込む時刻において、コンパレータ信号がHレベルとなるので、クロック判定信号の論理レベルは、Hレベルに維持される。
次に、図4を参照して、ピクセルクロックの入力が停止した場合について説明する。
時刻t8において、ピクセルクロックの入力が停止したものとする。この場合、ピクセルクロックの計数は中断するが、基準クロックは、ピクセルクロックから独立しているので、基準クロックの計数は継続する。
基準クロックの計数が継続した結果、時刻t10において、基準クロック計数値AQがチェック値M−1に等しくなると、チェック信号の論理レベルはLレベルからHレベルに変化する。チェック信号の論理レベルがHレベルになると、フリップフロップ回路240は、基準クロックに含まれるクロックパルスの次の立ち上がり時(時刻t11)で、コンパレータ信号をデータ端子Dから取り込む。
時刻t9で、ピクセルクロックの入力が再開された場合であっても、ピクセルクロックの入力が一時停止したために、時刻t11の時点では、ピクセルクロック計数値BQは、停止した時間に対応して小さくなり、停止値N未満となる。従って、時刻t11おいて、フリップフロップ回路240がコンパレータ信号を取り込むときは、コンパレータ信号の論理レベルはLレベルとなっている。この結果、フリップフロップ回路240の出力信号であるクロック判定信号の論理レベルはLレベルとなる。
このように、ピクセルクロックの入力が停止する異常状態になると、クロック判定信号はLレベルになる。
また、時刻t11で、クリア信号の論理レベルがHレベルになると、ピクセルカウンタ232のピクセルクロック計数値BQが0にリセットされ、その後、図3を参照して説明したのと同様にピクセルカウンタ232の計数が正常に行われる。
以上説明したように、この構成によれば、ピクセルクロックの入力が継続している間、すなわち、ピクセルクロックの入力が正常状態であるときは、クロック判定信号の論理レベルはHレベルとなり、ピクセルクロックの入力に異常が発生すると、クロック判定信号の論理レベルはLレベルとなる。
この発明のフェイルセーフ回路及びこのフェイルセーフ回路を含む制御回路によれば、ピクセルクロックに対して独立している基準クロックを用いて、ピクセルクロックの入力が正常であるか否かを判定している。このため、ピクセルクロックが停止した場合であっても、これを検出し、タイミング信号の出力を停止することができる。
また、この発明のフェイルセーフ回路及びこのフェイルセーフ回路を含む制御回路によれば、基準クロックが定める期間ごとにピクセルクロックの正常及び異常を判定するので、入力の正常又は異常に一意に対応したクロック判定信号が得られる。
従って、クロック判定信号を判定信号として、タイミング信号生成回路22のイネーブル端子Eに送る構成にすることができる。このように構成すれば、判定信号が、ピクセルクロック入力の正常を示すときのみ、タイミング信号生成回路22を動作させ、判定信号が、ピクセルクロック入力の異常を示すときは、タイミング信号生成回路22をリセットすることができる。
この結果、ピクセルクロックの入力の異常により、タイミング信号生成回路22の内部が不安定な状態になった場合であっても、タイミング信号生成回路22をリセットすることで、安定動作を再開させることができる。
(クロック判定回路の第2構成例)
図5を参照して、クロック判定回路の第2構成例について説明する。図5は、クロック判定回路の第2構成例の概略構成図である。
このクロック判定回路201は、図2を参照して説明したクロック判定回路の第1構成例に加えて、クリア信号遅延器242及びコンパレータ信号遅延器244を備える点が異なっている。それ以外の構成は、第1構成例と同様なので、重複する説明を省略することもある。
クロック判定回路201に入力されたピクセルクロックは2分岐される。2分岐された一方は、ピクセルクロック計数部230に送られ、他方は、クリア信号遅延器242に送られる。
クロック判定回路201に入力された基準クロックは3系統の基準クロックに分岐され、それぞれ、基準クロック計数部220、フリップフロップ回路240及びコンパレータ信号遅延器244に送られる。
クリア信号遅延器242は、基準クロック計数部220と、ピクセルクロック計数部230の間に設けられている。クリア信号遅延器242は、基準クロック計数部220で生成されたクリア信号を遅延させて、遅延クリア信号として、ピクセルクロック計数部230に送る。クリア信号遅延器242は、Dフリップフロップ回路として構成することができる。クリア信号遅延器242のクロック端子CKには、ピクセルクロックが入力される。クリア信号がHレベルになると、ピクセルクロックに含まれるクロックパルスの次の立ち上がりで、遅延クリア信号がHレベルになり、また、クリア信号がLレベルになると、ピクセルクロックに含まれるクロックパルスの次の立ち上がりで、遅延クリア信号がLレベルになる。
コンパレータ信号遅延器244は、ピクセルクロック計数部230と、フリップフロップ回路240の間に設けられている。コンパレータ信号遅延器244は、ピクセルクロック計数部230で生成されたコンパレータ信号を遅延させて、遅延コンパレータ信号としてフリップフロップ回路240に送る。コンパレータ信号遅延器244は、Dフリップフロップ回路として構成することができる。コンパレータ信号遅延器244のクロック端子CKには、基準クロックが入力される。コンパレータ信号がHレベルになると、基準クロックに含まれるクロックパルスの次の立ち上がりで、遅延コンパレータ信号がHレベルになり、また、コンパレータ信号がLレベルになると、基準クロックに含まれるクロックパルスの次の立ち上がりで、遅延コンパレータ信号がLレベルになる。
クリア信号遅延器242及びコンパレータ信号遅延器244は、リセット端子を有しており、電源投入時にリセットされる。クリア信号遅延器242及びコンパレータ信号遅延器244の論理レベルは、電源投入時にいずれもLレベルになるものとする。
(クロック判定回路の第2構成例の動作)
図6及び図7を参照して、クロック判定回路の第2構成例の動作を説明する。図6(A)〜(J)及び図7(A)〜(J)は、クロック判定回路の第2構成例の動作を説明するためのタイミングチャートである。図6(A)〜(J)は、ピクセルクロックの入力が正常に継続している場合を示し、図7(A)〜(J)は、ピクセルクロックの入力が停止する場合を示している。
図6(A)及び図7(A)は、基準クロックを示している。図6(B)及び図7(B)は、基準クロック計数信号を示している。図6(C)及び図7(C)は、チェック信号を示している。図6(D)及び図7(D)はクリア信号を示している。図6(E)及び図7(E)は、ピクセルクロックを示している。図6(F)及び図7(F)は、遅延クリア信号を示している。図6(G)及び図7(G)は、ピクセルクロック計数信号を示している。図6(H)及び図7(H)は、コンパレータ信号を示している。図6(I)及び図7(I)は、遅延コンパレータ信号を示している。図6(J)及び図7(J)は、クロック判定信号を示している。
また、図6(A)〜(J)及び図7(A)〜(J)は、横軸に時間軸を取って示し、縦軸には、信号強度を論理レベルで示している。
なお、基準クロック、基準クロック計数信号、チェック信号、クリア信号、ピクセルクロックについては、クロック判定回路の第1構成例における動作と同様なので、重複する説明を省略することもある。
先ず、図6を参照して、ピクセルクロックの入力が正常である場合について説明する。
時刻t0において、制御回路10が備える各回路に電源が投入される。電源投入された後、基準クロック及びピクセルクロックがクロック判定回路201に継続的に入力される。このとき、基準クロックカウンタ222は、基準クロックのクロックパルスを計数するので、基準クロック計数信号が示す基準クロック計数値AQは、基準クロックのクロックパルスの立ち上がりエッジごとに、1ずつ増加する。
一方、ピクセルクロックカウンタ232は、計数を行わず、ピクセルクロック計数信号が示すピクセルクロック計数値BQは、0のままである。
時刻t1において、基準クロック計数値AQがチェック値M−1に等しくなると、チェック信号の論理レベルはLレベルからHレベルに変化する。チェック信号の論理レベルがHレベルになると、フリップフロップ回路240は、基準クロックに含まれるクロックパルスの次の立ち上がり時(時刻t2)に、遅延コンパレータ信号をデータ端子Dから取り込む。時刻t2では、遅延コンパレータ信号はLレベルであるので、フリップフロップ回路240の出力信号であるクロック判定信号の論理レベルはLレベルとなる。
続いて時刻t2において、基準クロック計数値AQがクリア値Mに等しくなると、クリア信号の論理レベルはLレベルからHレベルに変化する。クリア信号の論理レベルがHレベルになると、クリア信号遅延器242は、入力されたクリア信号を遅延させて、ピクセルクロックのクロックパルスの次の立ち上がり時(時刻t21)に、遅延クリア信号として出力する。このとき、チェック信号の論理レベルはHレベルからLレベルに変化する。また、時刻t2において、基準クロック計数値AQがクリア値Mに等しくなるので、時刻t3において、基準クロック計数値AQは0にリセットされる。
時刻t21において、遅延クリア信号の論理レベルがHレベルになると、ピクセルカウンタ232は、数値‘0’を、第1ピクセル定数器236からロードする。
時刻t22において、遅延クリア信号の論理レベルがLレベルになった後、ピクセルカウンタ232は、ピクセルクロックの計数を開始する。
時刻t4において、ピクセルクロック計数値BQが停止値Nに等しくなると、ピクセルクロック計数部230は、コンパレータ信号の論理レベルをLレベルからHレベルに変化させるとともに、ピクセルクロックの計数を停止する。従って、ピクセルクロック計数値BQは停止値‘N’に等しい状態が続き、その間、コンパレータ信号の論理レベルはHレベルに維持される。
時刻t4において、コンパレータ信号の論理レベルがHレベルになると、コンパレータ信号遅延器244は、基準クロックに含まれるクロックパルスの次の立ち上がり時(時刻t23)に、コンパレータ遅延信号をLレベルからHレベルに変化させて出力する。
なお、ピクセルクロックの計数が停止している間も、基準クロックの計数は独立して行われている。
時刻t5において、基準クロック計数値AQがチェック値M−1に等しくなると、チェック信号の論理レベルがLレベルからHレベルに変化する。チェック信号の論理レベルがHレベルになると、フリップフロップ回路240は、次の基準クロックのクロックパルスの立ち上がり時(時刻t6)に、遅延コンパレータ信号をデータ端子Dから取り込む。時刻t6では、遅延コンパレータ信号はHレベルであるので、フリップフロップ回路240の出力信号であるクロック判定信号の論理レベルはHレベルとなる。
また、時刻t24において、遅延クリア信号の論理レベルがHレベルになると、ピクセルカウンタ232は、数値‘0’を第1ピクセル定数器236からロードする。時刻t25において、遅延クリア信号の論理レベルがHレベルからLレベルになった後、ピクセルクロックカウンタ232は、ピクセルクロックの計数を開始する。
また、時刻t6において、基準クロック計数値AQがクリア値Mに等しくなるので、時刻t7において、基準クロック計数値AQは0にリセットされる。
以後、時刻t3から時刻t7までの動作を繰り返すが、ピクセルクロックのクロックパルスが継続してクロック判定回路に入力されている間、すなわちピクセルクロックが正常状態にあるときは、フリップフロップ回路240においてデータを取り込む時刻において、遅延コンパレータ信号がHレベルとなるので、クロック判定信号の論理レベルは、Hレベルに維持される。
次に、図7を参照して、ピクセルクロックの入力が停止した場合について説明する。
時刻t8において、ピクセルクロックの入力が停止したものとする。この場合、ピクセルクロックの計数は中断するが、基準クロックは、ピクセルクロックから独立しているので、基準クロックの計数は継続する。
基準クロックの計数が継続して、時刻t10において、基準クロック計数値AQがチェック値M−1に等しくなると、チェック信号の論理レベルはLレベルからHレベルに変化する。チェック信号の論理レベルがHレベルになると、フリップフロップ回路240は、基準クロックに含まれるクロックパルスの次の立ち上がり時(時刻t11)に、遅延コンパレータ信号をデータ端子Dから取り込む。
時刻t9で、ピクセルクロックの入力が再開された場合であっても、ピクセルクロックの入力が一時停止したために、時刻t11の時点では、ピクセルクロックの計数値BQは、停止した時間に対応して小さくなり停止値N未満となる。従って、時刻t11においてフリップフロップ回路240が遅延コンパレータ信号を取り込むとき、遅延コンパレータ信号の論理レベルはLレベルとなる。この結果、フリップフロップ回路240の出力信号であるクロック判定信号の論理レベルはLレベルとなる。
このように、ピクセルクロックの入力が停止する異常状態になると、クロック判定信号はLレベルになる。
また、時刻t26で、遅延クリア信号の論理レベルがHレベルになると、ピクセルカウンタ232が0にリセットされ、その後、図6を参照して説明したのと同様にピクセルカウンタ232の計数が正常に行われる。
以上説明したクロック判定回路の第2構成例によれば、クロック判定回路の第1構成例で得られる効果に加えて、以下の効果が得られる。すなわち、クロック判定回路の第2構成例は、クリア信号に対して、ピクセルクロックの1周期分遅延させて、ピクセルクロックカウンタをリセットし、またコンパレータ出力信号をピクセルクロックの1周期分遅延させている。この結果、コンパレータ出力信号が変化する時刻が、コンパレータ出力信号が変化する時刻と、基準クロックに含まれる立ち上がりエッジの時刻との差が大きくなり、フリップフロップ回路がメタステーブル状態に入るのを確実に防ぐことができる。
(第1実施形態の制御回路の他の構成例)
図1では、クロック判定回路が1系統の判定信号を出力し、その後分岐して、タイミング信号生成回路20と保護ゲート部90に送る構成例を示しているが、これに限定されるものではない。
図8は、第1変形例の制御回路の概略構成図である。この制御回路11では、フェイルセーフ回路31の判定部41が、出力ゲート部300を備えている。出力ゲート部300において、クロック判定信号を2分岐した後、一方をタイミング信号生成回路22に送り、他方を保護ゲート部90に送る。このとき、判定信号が、増幅回路302及び304により適宜増幅される構成にしても良い。
図9は、第2変形例の制御回路の概略構成図である。この制御回路12では、フェイルセーフ回路32の判定部42が、出力ゲート部310を備えている。出力ゲート部310において、クロック判定信号が2分岐される。出力ゲート部310は、テスト端子316及びOR回路312を備えている。
OR回路312には、クロック判定信号の2分岐された一方と、テスト端子316を経て入力されたテスト信号が増幅回路318で適宜増幅されて入力される。OR回路312の出力である論理和信号は、判定信号としてタイミング信号生成回路22に送られる。また、クロック判定信号の2分岐された他方は、必要に応じて増幅器314で適宜増幅されて、判定信号として保護ゲート部90に送られる。
この構成によれば、例えば、テスト端子316にHレベルの信号を入力すると、クロック判定信号の論理レベルによらず、OR回路312の出力がHレベルになる。この結果、タイミング信号生成回路22のイネーブル端子Eに入力される判定信号の論理レベルは、常にHレベルとなるので、ピクセルクロックの入力に異常が発生した場合であっても、タイミング信号生成回路22はリセットされない。このことを利用すれば、ピクセルクロックの入力異常時のタイミング信号生成回路22の振る舞いを容易に確認することができる。
図10は、第3変形例の制御回路を示す図である。この制御回路13では、フェイルセーフ回路33の判定部43は、出力ゲート部320を備えている。出力ゲート部320において、クロック判定信号が第1〜3のクロック判定信号に3分岐される。保護ゲート部91は、第1のゲート回路としてANDゲート94を備え、第2のゲート回路としてORゲート96を備えている。
また、タイミング信号生成回路22では、2系統のタイミング信号が生成されている。一方のタイミング信号はANDゲート94に送られ、他方のタイミング信号はORゲート96に送られる。
第1のクロック判定信号は、必要に応じて増幅回路322で適宜増幅されて、正論理のまま、第1判定信号としてタイミング信号生成回路22に送られる。
第2のクロック判定信号は、必要に応じて増幅回路324で適宜増幅されて、正論理のまま、第2判定信号として、保護ゲート部91のANDゲート94に送られる。このANDゲート94における第2判定信号を用いた処理は、第1実施形態と同様である。
第3のクロック判定信号は、反転回路326で負論理に反転された後、第3判定信号として、保護ゲート部91のORゲート96に送られる。すなわち、保護ゲート部91のORゲート96に送られる第3判定信号の論理レベルは、ピクセルクロックの入力が正常であるときはLレベルとなり、ピクセルクロックの入力に異常が発生したときはHレベルとなる。
ORゲート96からの出力信号は、ピクセルクロックが正常であるときは、タイミング信号をそのまま出力し、ピクセルクロックが異常であるときは、論理レベルがHレベルの信号を出力する。
従って、後段に設けられる走査線駆動回路において、ORゲート96からの出力信号であるタイミング信号を用いることで、走査線駆動回路における誤動作を効果的に防止することができる。
(第2実施形態)
図11を参照して第2実施形態のフェイルセーフ回路及び制御回路について説明する。図11は、第2実施形態の制御回路の概略構成図である。
この制御回路14では、フェイルセーフ回路34の判定部44が動作判定回路400を備えている点が第1実施形態と異なっており、それ以外の点には、第1実施形態と同様であるので、重複する説明を省略することもある。
制御回路14は、同期信号抽出回路20、タイミング信号生成回路22及びフェイルセーフ回路34を備えて構成されている。制御回路14には、画像信号、ピクセルクロック及び基準クロックが入力され、制御回路14は、タイミング信号を出力信号として出力する。出力信号として出力されるタイミング信号は、例えば、制御回路14の後段に設けられる画像表示装置(図示を省略する。)の走査線駆動回路で用いられる。
制御回路14に入力されたピクセルクロックは、3系統のピクセルクロックに3分岐され、それぞれ同期信号抽出回路20、タイミング信号生成回路22及びフェイルセーフ回路34に送られる。
同期信号抽出回路20は、クロック入力端子CKに入力されるピクセルクロックを用いて信号処理を行い、画像信号から同期信号を抽出する。抽出された同期信号は、タイミング信号生成回路22に送られる。
タイミング信号生成回路22は、同期信号から、後段に設けられる走査線駆動回路の仕様に合わせて、タイミング信号を生成する。このとき、タイミング信号生成回路22は、クロック入力端子CKに入力されるピクセルクロックを用いて信号処理を行う。タイミング信号生成回路22で生成されたタイミング信号は、フェイルセーフ回路34に送られる。
フェイルセーフ回路34は、判定部44と保護ゲート部90を備えて構成される。フェイルセーフ回路34に送られたタイミング信号は、2分岐される。2分岐されたタイミング信号の一方は、保護ゲート部90に送られ、他方は、判定部44に送られる。
保護ゲート部90は、判定部44で生成された判定信号をゲート信号として用いる。判定信号が、ピクセルクロックの入力が正常であることを示すとき、保護ゲート部90は、タイミング信号を通過させて、出力信号として出力する。一方、判定信号が、ピクセルクロックの入力が異常であることを示すとき、保護ゲート部90は、タイミング信号を遮断する。
判定部44は、クロック判定回路200と動作判定回路400を備えて構成される。判定部44には、タイミング信号、ピクセルクロック及び基準クロックが入力される。判定部44に入力されたピクセルクロックは2分岐され、一方がクロック判定回路200に送られ、他方が動作判定回路400に送られる。
クロック判定回路200は、図1を参照して説明したのと同様に、基準クロックの計数値が定める期間内のピクセルクロックの計数値を用いて、ピクセルクロックの入力が正常であるか否かを判定する。クロック判定回路200は、この判定の結果を示すクロック判定信号を生成する。
動作判定回路400は、例えば、カウンタ404、デコーダ406及びANDゲート408を備えて構成される。カウンタ404の出力が0から所定の値Tまでの間、デコーダ406は、論理レベルがHレベルである信号を出力し、それ以外の間はLレベルの信号を出力する。
ANDゲート408には、タイミング信号と、デコーダ406の出力であるデコーダ出力信号が入力される。ANDゲート408は、タイミング信号とデコーダ出力信号がともにHレベルであるとき、タイミング信号が正常であることを示す動作判定信号を生成する。
すなわち、動作判定回路400は、ピクセルクロックが定める期間内であって、タイミング信号に含まれるスタートパルスが持続している期間内には、タイミング信号が正常であることを示す動作判定信号を出力する。
動作判定信号と、クロック判定部200で生成されたクロック判定信号とは、ANDゲート402に入力され、動作判定信号とクロック判定信号の論理積(AND)が判定信号として出力される。
なお、例えば、保護ゲート部90を、タイミング信号、動作判定信号及びクロック判定信号が入力される3入力のANDゲートとして構成し、また、タイミング信号生成回路22のイネーブル端子Eを、動作判定信号及びクロック判定信号が入力される2入力のANDゲートとして構成して、判定部44からは、動作判定信号とクロック判定信号をそれぞれ出力する構成にしても良い。
(第3実施形態)
図12を参照して第3実施形態の制御回路について説明する。図12は、第3実施形態の制御回路を説明するための概略構成図である。
第3実施形態の制御回路15では、フェイルセーフ回路35の判定部45が、さらに第1同期判定回路410と第2同期判定回路420を備えている点が第1実施形態の制御回路と異なっており、それ以外の点には、第1実施形態と同様であるので、重複する説明を省略することもある。
制御回路15は、同期信号抽出回路20、タイミング信号生成回路22及びフェイルセーフ回路35を備えて構成されている。制御回路15には、2系統の画像信号、ピクセルクロック及び基準クロックが入力され、制御回路15は、タイミング信号を2系統の出力信号として出力する。出力信号として出力されるタイミング信号は、例えば、制御回路15の後段に設けられる画像表示装置の走査線駆動回路で用いられる。
制御回路15に入力されたピクセルクロックは、3系統のピクセルクロックに3分岐され、それぞれ同期信号抽出回路20、タイミング信号生成回路22及びフェイルセーフ回路35に送られる。
同期信号抽出回路20は、クロック入力端子CKに入力されるピクセルクロックを用いて信号処理を行い、2系統の画像信号からそれぞれ同期信号を抽出する。ここでは一方を、例えば水平同期信号(第1同期信号と称することもある。)とし、他方を、例えば垂直同期信号(第2同期信号と称することもある。)とする。
第1同期信号及び第2同期信号は、それぞれ2分岐される。2分岐された一方は、タイミング信号生成回路22に送られ、他方は、フェイルセーフ回路35に送られる。
タイミング信号生成回路22は、第1同期信号及び第2同期信号から、後段に設けられる走査線駆動回路の仕様に合わせて、第1タイミング信号及び第2タイミング信号を生成する。このとき、タイミング信号生成回路22は、クロック入力端子CKに入力されるピクセルクロックを用いて信号処理を行う。タイミング信号生成回路22で生成された第1タイミング信号及び第2タイミング信号は、フェイルセーフ回路35に送られる。
フェイルセーフ回路35は、判定部45と保護ゲート部92を備えて構成される。フェイルセーフ回路35に送られた第1タイミング信号及び第2タイミング信号は、保護ゲート部92に送られる。
保護ゲート部92は、第1保護ゲート回路97及び第2保護ゲート回路98を備えている。第1保護ゲート回路97及び第2保護ゲート回路98は、判定部45で生成された判定信号をそれぞれゲート信号として用いる。第1保護ゲート回路97及び第2保護ゲート回路98は、判定信号の論理レベルに応じて出力の有無を制御するAND回路で構成することができる。
判定信号が、ピクセルクロックの入力が正常であることを示すとき、第1保護ゲート回路97は、第1タイミング信号を通過させて、出力信号として出力する。一方、判定信号が、ピクセルクロックの入力が異常であることを示すとき、第1保護ゲート回路97は、第1タイミング信号を遮断する。
同様に、判定信号が、ピクセルクロックの入力が正常であることを示すとき、第2保護ゲート回路98は、第2タイミング信号を通過させて、出力信号として出力する。一方、判定信号が、ピクセルクロックの入力が異常であることを示すとき、第2保護ゲート回路98は、第1タイミング信号を遮断する。
判定部45は、クロック判定回路200、第1同期判定回路410及び第2同期判定回路420を備えて構成される。
判定部45に入力された第1同期信号は、第1同期判定回路410に送られる。
判定部45に入力された第2同期信号は2分岐される。2分岐された一方は第1同期判定回路410に送られ、他方は第2同期判定回路420に送られる。
判定部45に入力された基準クロックは2分岐される。2分岐された一方はクロック判定回路200に送られ、他方は、第2同期判定回路420に送られる。
クロック判定回路200は、基準クロックの計数値が定める期間内のピクセルクロックの計数値を用いて、ピクセルクロックの入力が正常であるか否かを判定する。クロック判定回路200は、この判定の結果を示すクロック判定信号を生成する。
第1同期判定回路410は、第2同期信号の計数値が定める期間内の第1同期信号の計数値を用いて、第1同期信号が正常であるか否かを判定する。第1同期判定回路410は、この判定の結果を示す第1同期判定信号を生成する。
第2同期判定回路420は、基準クロックの計数値が定める期間内の第2同期信号の計数値を用いて、第2同期信号が正常であるか否かを判定する。第2同期判定回路420は、この判定の結果を示す第2同期判定信号を生成する。
クロック判定信号、第1同期判定信号及び第2同期判定信号は、ANDゲート430に入力され、その論理積(AND)が判定信号として出力される。
クロック判定回路200、第1同期判定回路410及び第2同期判定回路420は、同様の判定回路として構成することができる。
これらの判定回路は、第1クロック計数部と、第2クロック計数部と、フリップフロップ回路とを備えて構成される。
第1クロック計数部は、入力される第1クロックを計数して、計数結果である第1クロック計数値が予め設定されているクリア値Mに等しくなると、クリア信号をLレベルからHレベルに変化させるとともに、第1クロック計数値を0にリセットする。また、第1クロック計数部は、第1クロック計数値が予め設定されているチェック値M−1に等しいときにチェック信号をLレベルからHレベルに変化させる。
第2クロック計数部は、第2クロックを計数して、計数結果である第2クロック計数値が予め設定されている停止値Nに等しくなると、コンパレータ信号をLレベルからHレベルに変化させるとともに、計数動作を停止する。また第2クロック計数部は、第1クロック計数部から出力されたクリア信号がHレベルになると、第2クロック計数値を0にリセットする。
フリップフロップ回路は、第1クロック計数部からチェック信号がHレベルのときに、第2クロック計数部で生成されたコンパレータ信号を取り込み、同期判定信号として出力する。
ここで、第1クロック及び第2クロックとして、基準クロック及びピクセルクロックが入力される構成にすれば、図2を参照して説明したクロック判定回路の第1構成例となる。このとき、クロック判定回路200から、同期判定信号としてクロック判定信号が出力される。
第1同期判定回路410には、第1クロック及び第2クロックとして第2同期信号及び第1同期信号がそれぞれ入力される。このとき、第1同期判定回路410からは、同期判定信号として、第1同期判定信号が出力される。
第2同期判定回路420には、第1クロック及び第2クロックとして基準クロック及び第2同期信号がそれぞれ入力される。このとき、第2同期判定回路420からは、同期判定信号として、第2同期判定信号が出力される。
ここで、クロック判定回路200、第1同期判定回路410及び第2同期判定回路420は、図5を参照して説明したクロック判定回路の第2構成例と同様の構成としても良い。
なお、第2同期判定回路420には、第2同期信号と基準クロックが入力されるが、第2同期信号の周波数が、基準クロックの周波数と大きく異なっている場合など、分周器440を経て基準クロックの周波数を小さくしてから第2同期判定回路420に入力するのが良い。
この構成によれば、ピクセルクロックだけではなく、同期信号の入力状態も判定するので、画像信号や同期信号に異常が発生した場合にも、タイミング信号の出力を停止することができる。また、タイミング信号生成回路に入力される信号を判定に用いることで、特許文献1に記載の構成よりも時系列的に早い段階で異常検出が可能になる。この結果、異常発生時の制御が、より容易になる。
なお、例えば、保護ゲート部を、タイミング信号、クロック判定信号、第1同期判定信号及び第2同期判定信号が入力される4入力のANDゲートとして構成し、また、タイミング信号生成回路のイネーブル端子Eをクロック判定信号、第1同期判定信号及び第2同期判定信号が入力される3入力のANDゲートとして構成し、判定部からは、クロック判定信号、第1同期判定信号及び第2同期判定信号をそれぞれ出力する構成にしても良い。
(第4実施形態)
図13及び図14を参照して第4実施形態のフェイルセーフ回路及び制御回路について説明する。図13は、第4実施形態の制御回路の概略構成図である。図14は、第4実施形態のフェイルセーフ回路が有するクロック判定回路とPLL判定回路の概略構成図である。
第4実施形態の制御回路16では、制御回路16がPLL(Phase Locked Loop)26を備える点と、フェイルセーフ回路36の判定部46がPLL判定回路600を備えている点が第1実施形態と異なっており、それ以外の点には、第1実施形態と同様であるので、重複する説明を省略することもある。
制御回路16は、同期信号抽出回路20、タイミング信号生成回路22、PLL26及びフェイルセーフ回路36を備えて構成されている。制御回路16には、画像信号、ピクセルクロック及び基準クロックが入力され、制御回路16は、タイミング信号を出力信号として出力する。出力信号として出力されるタイミング信号は、例えば、制御回路16の後段に設けられる画像表示装置(図示を省略する。)の走査線駆動回路で用いられる。
制御回路16に入力されたピクセルクロックは、3系統のピクセルクロックに3分岐され、それぞれ同期信号抽出回路20、PLL26及びフェイルセーフ回路36に送られる。
同期信号抽出回路20は、クロック入力端子CKに入力されるピクセルクロックを用いて信号処理を行い、画像信号から同期信号を抽出する。抽出された同期信号は、タイミング信号生成回路22に送られる。
PLL26は、入力されたピクセルクロックをPLLクロックに変換して出力する。PLLクロックは2分岐され、一方は、タイミング信号生成回路22に送られ、他方は、フェイルセーフ回路36に送られる。PLL26の構成については、従来周知であるのでここでは説明を省略する。
タイミング信号生成回路22は、同期信号から、後段に設けられる走査線駆動回路の仕様に合わせて、タイミング信号を生成する。このとき、タイミング信号生成回路22は、クロック入力端子CKに入力されるPLLクロックを用いて信号処理を行う。タイミング信号生成回路22で生成されたタイミング信号は、フェイルセーフ回路36に送られる。
フェイルセーフ回路36の判定部46は、クロック判定回路202、PLL判定回路600及びANDゲート602を備えている。
判定部に入力された基準クロックは2分岐され、一方がクロック判定回路202に送られ、他方がPLL判定回路600に送られる。
クロック判定回路202は、入力される基準クロックの計数値が定める期間内のピクセルクロックの計数値を用いて、ピクセルクロックの入力が正常であるか否かを判定する。クロック判定回路202は、この判定の結果を示すクロック判定信号を生成する。
PLL判定回路600は、判定部46に入力される基準クロックの計数値が定める期間内の、ピクセルクロックとPLLクロックの計数値を比較してPLLクロックの入力が正常であるか否かを判定する。PLL判定回路600は、この判定の結果を示すPLL判定信号を生成する。
クロック判定信号とPLL判定信号は、ANDゲート602に入力される。クロック判定信号とPLL判定信号の論理積(AND)が判定信号として判定部46から出力される。
図14に示すクロック判定回路202は、図2を参照して説明したクロック判定回路200と、コンパレータ遅延器244を備える点が異なっており、それ以外の構成は、同様なので重複する説明を省略することもある。また、コンパレータ遅延器244については、図5を参照して説明したクロック判定回路201が備えるものと同様に構成すれば良い。また、このクロック判定回路202は、ピクセルクロック計数信号をPLL判定回路600にも送る。
PLL判定回路600は、PLLクロック計数部630、PLL判定部660、PLLコンパレータ遅延器644及びフリップフロップ回路640を備えて構成される。
PLLクロック計数部630には、PLLクロックが入力される。PLLクロック計数部630は、PLLクロックを計数し、計数結果であるPLLクロック計数値CQを示す、PLLクロック計数信号をPLL判定部660に送る。また、PLLクロック計数部630には、クロック判定回路202で生成されたクリア信号が入力され、クリア信号がHレベルになると、PLLクロック計数値CQは0にリセットされる。
PLLクロック計数部630は、例えば、PLLカウンタ632、PLLコンパレータ634、第1PLL定数器636及び第2PLL定数器638を備えて構成される。PLLカウンタ632は、イネーブル端子E及びロード端子LDを備える従来周知のクロックカウンタで構成できる。また、PLLコンパレータ634は、入力される2つの信号を比較して一致したときにHレベルの信号を出力し、不一致のときにLレベルの信号を出力する機能を有する、任意好適な回路で構成できる。また、第1PLL定数器636及び第2PLL定数器638は、予め設定された所定の値を保持しており、この保持している値を示す信号をPLLカウンタ632あるいはPLLコンパレータ634に送っている。
PLLカウンタ632のロード端子LDには、基準クロック計数部220で生成されたクリア信号が入力される。PLLカウンタ632のロード端子LDに入力される信号の論理レベルがHレベルになると、第1PLL定数器636に保持されている値‘0’が、PLLカウンタ632に送られ、PLLクロック計数値CQが0にリセットされる。
PLLカウンタ632は、PLLクロック計数値CQがリセットされた後、ロード端子LDに入力されるクリア信号の論理レベルがLレベルになるとPLLクロックの計数を開始する。PLLカウンタ632は、PLLクロックに含まれるクロックパルスの立ち上がりエッジごとにPLLクロック計数値CQを1つずつ増加させて、PLLクロック計数値CQを示すPLLクロック計数信号を2系統出力し、一方をPLLコンパレータ634に送るとともに、他方をPLL判定部660に送る。
PLLコンパレータ634は、第2PLL定数器638に保持されている停止値Nと、PLLクロック計数値CQとの比較を行う。PLLコンパレータ634は、PLLクロック計数値CQが停止値N以上のとき、コンパレータ信号の論理レベルをHレベルとして出力し、PLLクロック計数値CQが停止値N未満であるとき、コンパレータ信号の論理レベルをLレベルとする。このPLLコンパレータ634の出力は、PLLカウンタ632のイネーブル端子Eに反転入力される。すなわち、コンパレータ信号の論理レベルがHレベルのとき、イネーブル端子Eから入力される信号の論理レベルがLレベルとなり、PLLカウンタ632は、PLLクロックの計数を停止する。一方、コンパレータ信号の論理レベルがLレベルのとき、イネーブル端子Eから入力される信号の論理レベルがHレベルとなり、PLLカウンタ632は、PLLクロックの計数を行う。
PLLカウンタ632が、PLLクロックの計数を行った結果、PLLクロック計数値CQが停止値Nと等しくなると、コンパレータ信号の論理レベルがHレベルとなり、PLLクロックの計数が停止される。従って、PLLクロック計数値CQは停止値Nに維持され、コンパレータ信号もHレベルに維持される。
PLL判定部660は、コンパレータ662、PLL比較基準定数器664、コンパレータ遅延器666、レジスタ668、PLLコンパレータ670、下限定数器672及び上限定数器674を備えて構成される。
コンパレータ662は、ピクセルクロック計数信号が示すピクセルクロック計数値BQと、予め定められているPLL比較基準Lとを比較する。PLL比較基準Lは、PLL比較基準定数器664に保持されている。
コンパレータ662は、PLL比較基準Lとピクセルクロック計数値BQとが等しい場合に、ピクセルコンパレータ信号をHレベルとして出力する。このピクセルコンパレータ信号は、コンパレータ遅延器666で所定の遅延を受けて遅延ピクセルコンパレータ信号として、レジスタ668のイネーブル端子Eに送られる。
レジスタ668は、遅延ピクセルコンパレータ信号がHレベルのとき、PLLクロック計数部630から出力される、PLLクロック計数値CQを示すPLLクロック計数信号を取り込む。レジスタ668は、PLLクロック計数値CQをレジスタ信号としてPLLコンパレータ670に送る。
PLLコンパレータ670は、レジスタ668から送られたレジスタ信号が示すPLLクロック計数値CQを、予め設定している下限値P及び上限値Qと比較する。下限値P及び上限値Qは、それぞれ下限定数器672及び上限定数器674に保持されている。
PLLクロック計数値CQが下限値Pより大きく、かつ、上限値Qより小さいとき、PLLコンパレータ670は、PLLコンパレータ信号をHレベルとして出力する。
PLLコンパレータ信号は、PLLコンパレータ遅延器644で遅延されて、遅延PLLコンパレータ信号として出力される。
フリップフロップ回路640では、入力端子Dに遅延PLLコンパレータ信号が入力され、イネーブル端子Eにチェック信号が入力される。また、フリップフロップ回路640のクロック端子CKには、基準クロックが入力される。
フリップフロップ回路640のイネーブル端子Eに入力されるチェック信号の論理レベルがHレベルになると、フリップフロップ回路640は、基準クロックのクロックパルスの立ち上がりエッジで、遅延PLLコンパレータ信号をデータとして取り込む。フリップフロップ回路640は、取り込んでいる遅延PLLコンパレータ信号を、PLL判定信号として出力する。
ここで、下限値P及び上限値QをPLL比較基準Lの前後に、すなわちP≦L≦Qとなるように設定すれば、基準クロックが定める期間内のPLLクロックとピクセルクロックの計数値が等しいときに、PLLコンパレータ信号がHレベルになる。つまり、PLL26において、ピクセルクロックとPLLクロックとが同期した後、すなわち、ロックインが完了するとPLL判定回路600は、PLL判定信号をHレベルとして出力する。一方、ピクセルクロックとPLLクロックとが非同期の状態、すなわち、ロックイン過程中は、PLL判定信号をLレベルとする。
(第4実施形態のクロック判定回路及びPLL判定回路の動作)
図15及び図16を参照して、第4実施形態のクロック判定回路及びPLL判定回路の動作を説明する。図15(A)〜(Q)及び図16(A)〜(Q)は、第4実施形態のクロック判定回路の動作を説明するためのタイミングチャートである。図15(A)〜(Q)は、ピクセルクロックの入力が正常に継続している場合を示し、図16(A)〜(Q)は、ピクセルクロックの入力が正常であるが、PLLにおけるロックが外れた場合を示している。
図15(A)及び図16(A)は、基準クロックを示している。図15(B)及び図15(B)は、基準クロック計数信号を示している。図15(C)及び図16(C)は、チェック信号を示している。図15(D)及び図16(D)はクリア信号を示している。図15(E)及び図16(E)は、ピクセルクロックを示している。図15(F)及び図16(F)は、ピクセルクロック計数信号を示している。図15(G)及び図16(G)は、コンパレータ信号を示している。図15(H)及び図16(H)は、遅延コンパレータ信号を示している。図15(I)及び図16(I)は、クロック判定信号を示している。図15(J)及び図16(J)は、ピクセルコンパレータ信号を示している。図15(K)及び図16(K)は、遅延ピクセルコンパレータ信号を示している。図15(L)及び図16(L)は、PLLクロックを示している。図15(M)及び図16(M)は、PLLクロック計数信号を示している。図15(N)及び図16(N)は、レジスタ信号を示している。図15(O)及び図16(O)は、PLLコンパレータ信号を示している。図15(P)及び図16(P)は、遅延PLLコンパレータ信号を示している。図15(Q)及び図16(Q)は、PLL判定信号を示している。
また、図15(A)〜(Q)及び図16(A)〜(Q)は、横軸に時間軸を取って示し、縦軸には、信号強度を論理レベルで示している。
同期信号抽出回路20、タイミング信号生成回路22、基準クロックカウンタ222、ピクセルカウンタ232及びフリップフロップ回路240は、リセット端子を有しており、電源投入時にリセットされる。この結果、チェック信号、クリア信号、コンパレータ信号及びクロック判定信号の論理レベルは、電源投入時にいずれもLレベルになるものとする。また、電源投入後は、基準クロック及びピクセルクロックが継続的に入力されるものとする。
先ず、図15を参照して、ピクセルクロックの入力が正常である場合について説明する。
時刻t0において、制御回路16が備える各回路に電源が投入される。電源投入された後、基準クロック及びピクセルクロックが継続的に判定部に入力される。また、PLL26の出力であるPLLクロックも判定部に入力される。このとき、基準クロックカウンタ222は、基準クロックのクロックパルスを計数するので、基準クロック計数信号が示す基準クロック計数値AQは、基準クロックのクロックパルスの立ち上がりエッジごとに、1ずつ増加する。一方、ピクセルクロックカウンタ232及びPLLカウンタ632は計数を行わず、ピクセルクロック計数信号が示すピクセルクロック計数値BQ、及び、PLLクロック計数信号が示すPLLクロック計数値CQは、0のままである。
時刻t1において、基準クロック計数値AQがチェック値M−1に等しくなると、チェック信号の論理レベルはLレベルからHレベルに変化する。
続いて時刻t2において、基準クロック計数値AQがクリア値Mに等しくなると、クリア信号の論理レベルはLレベルからHレベルに変化する。このとき、チェック信号の論理レベルはHレベルからLレベルに変化する。
時刻t1においてチェック信号の論理レベルがHレベルになると、フリップフロップ回路240は、次の基準クロックのクロックパルスの立ち上がり時(時刻t2)に、遅延コンパレータ信号をデータ端子Dから取り込む。時刻t2では、遅延コンパレータ信号はLレベルであるので、フリップフロップ回路240の出力信号であるクロック判定信号の論理レベルはLレベルとなる。
また、時刻t2において、クリア信号の論理レベルがHレベルになると、ピクセルカウンタ232は、数値‘0’を第1ピクセル定数器236からロードする。時刻t3において、クリア信号の論理レベルがHレベルからLレベルになった後、ピクセルカウンタ232は、ピクセルクロックの計数を開始する。
このクリア信号は、PLLカウンタ632のLD端子にも入力されている。時刻t2において、クリア信号の論理レベルがHレベルになると、PLLカウンタ632は、数値‘0’を第1PLL定数器636からロードする。時刻t3において、クリア信号の論理レベルがHレベルからLレベルになった後、ピクセルカウンタ232は、ピクセルクロックの計数を開始し、及び、PLLカウンタ632は、PLLクロックの計数を開始する。
時刻t4において、ピクセルクロック計数値BQが停止値Nに等しくなると、コンパレータ信号の論理レベルはLレベルからHレベルに変化するとともに、ピクセルクロックの計数が停止する。従って、ピクセルクロック計数値BQは停止値‘N’に等しい状態が続き、その間、コンパレータ信号の論理レベルはHレベルに維持される。
なお、ピクセルクロックの計数が停止している間も、基準クロックの計数は独立して行われている。
時刻t5において、基準クロック計数値AQが、チェック値M−1に等しくなると、チェック信号の論理レベルがHレベルになる。チェック信号の論理レベルがHレベルになると、フリップフロップ回路240は、次の基準クロックのクロックパルスの立ち上がり時(時刻t6)に、遅延コンパレータ信号をデータ端子Dから取り込む。時刻t6では、遅延コンパレータ信号はHレベルであるので、フリップフロップ回路240の出力信号であるクロック判定信号の論理レベルはHレベルとなる。
また、時刻t6において、クリア信号の論理レベルがHレベルになると、ピクセルカウンタ232は、数値‘0’を第1ピクセル定数器236からロードする。時刻t7において、クリア信号の論理レベルがHレベルからLレベルになった後、ピクセルクロックカウンタ232は、ピクセルクロックの計数を開始する。
また、時刻t6において、基準クロック計数値AQがクリア値Mに等しくなるので、時刻t7において、基準クロック計数値AQは0にリセットされる。
時刻t41でピクセルクロック計数値BQが定数値Lに等しくなると、ピクセルコンパレータ信号が、Hレベルになる。ピクセルコンパレータ遅延器666は、ピクセルコンパレータ信号がHレベルになると、ピクセルコンパレータ信号を遅延させて、PLLクロックのクロックパルスの立ち上がり時(時刻t42)に、遅延ピクセルコンパレータ信号としてレジスタ668に送る。
遅延ピクセルコンパレータ信号は、レジスタ668のイネーブル端子Eに入力される。遅延ピクセルコンパレータ信号がHレベルになると、レジスタ668は、PLLクロック計数信号を取り込む。取りこまれたPLLクロック計数信号は、PLLクロックの立ち上がり時(t43)に、レジスタ信号として出力され、PLLコンパレータ670に送られる。
PLLコンパレータ670は、レジスタ信号が示す、レジスタ値と、下限値P及び上限値Qとの比較を行う。例えば、時刻t43で取り込まれたレジスタ値Rが、P≦R≦Qを満たしていないとき、PLLコンパレータ信号はLレベルである。
時刻t44でピクセルクロック計数値BQが定数値Lに等しくなると、ピクセルコンパレータ信号は、Hレベルになる。ピクセルコンパレータ遅延器666は、ピクセルコンパレータ信号がHレベルになると、ピクセルコンパレータ信号を遅延させて、PLLクロックのクロックパルスの次の立ち上がり時(時刻t45)に、遅延ピクセルコンパレータ信号としてレジスタ668に送る。
遅延ピクセルコンパレータ信号は、レジスタ668のイネーブル端子Eに入力される。遅延ピクセルコンパレータ信号がHレベルになると、レジスタ668は、PLLクロック計数信号を取り込む。取りこまれたPLLクロック計数信号は、PLLクロックの立ち上がり時(t46)に、レジスタ信号として出力され、PLLコンパレータ670に送られる。
PLLコンパレータ670は、レジスタ668に取り込まれているPLLクロック計数値CQを示すレジスタ値と、下限値P及び上限値Qとの比較を行う。例えば、時刻t46で取り込まれたレジスタ値Sが、P≦S≦Qを満たしているとき、PLLコンパレータ信号はHレベルになる。
このPLLコンパレータ信号は、PLLコンパレータ遅延器644で遅延され、遅延PLLコンパレータ信号として、フリップフロップ回路640に送られる。
時刻t47において、基準クロック計数値AQが、チェック値M−1に等しくなると、チェック信号の論理レベルがHレベルになる。チェック信号の論理レベルがHレベルになると、フリップフロップ回路640は、次の基準クロックのクロックパルスの立ち上がり時(時刻t48)に、遅延PLLコンパレータ信号をデータ端子Dから取り込む。時刻t48では、遅延PLLコンパレータ信号はHレベルであるので、フリップフロップ回路640の出力信号であるPLL判定信号の論理レベルはHレベルとなる。
次に、図16を参照して、ピクセルクロックの入力が正常であるが、PLLにおけるロックが外れた場合について説明する。
時刻t50でロックが外れたものとする。
時刻t51でピクセルクロック計数値BQが定数値Lに等しくなると、ピクセルコンパレータ信号は、Hレベルになる。ピクセルコンパレータ遅延器666は、ピクセルコンパレータ信号がHレベルになると、ピクセルコンパレータ信号を遅延させて、PLLクロックのクロックパルスの次の立ち上がり時(時刻t52)に、遅延ピクセルコンパレータ信号としてレジスタ668に送る。
遅延ピクセルコンパレータ信号は、レジスタ668のイネーブル端子Eに入力される。遅延ピクセルコンパレータ信号がHレベルになると、レジスタ668は、PLLクロックの立ち上がり時(t53)に、PLLクロック計数信号を取り込む。取りこまれたPLLクロック計数信号は、レジスタ信号として出力され、PLLコンパレータ670に送られる。
PLLコンパレータ670は、レジスタ値と、下限値P及び上限値Qとの比較を行う。ここで、時刻t50でPLLのロックが外れた場合、時刻t53で取り込まれたレジスタ値Vは、P≦V≦Qを満たさない。従って、PLLコンパレータ信号はLレベルになる。
時刻t55において、基準クロック計数値AQが、チェック値M−1に等しくなると、チェック信号の論理レベルがHレベルになる。チェック信号の論理レベルがHレベルになると、フリップフロップ回路640は、次の基準クロックのクロックパルスの立ち上がり時(時刻t56)に、遅延PLLコンパレータ信号をデータ端子Dから取り込む。時刻t56では、遅延PLLコンパレータ信号はLレベルであるので、フリップフロップ回路640の出力信号であるPLL判定信号の論理レベルはLレベルとなる。
t50でロックが外れた後、再びロックイン過程が行われ、ロックされると、図15を参照して説明したのと同様の過程を経て、時刻t57で、PLL判定信号はHレベルになる。
第4実施形態の制御回路では、同期信号抽出回路が、ピクセルクロックで動作し、タイミング信号生成回路は、PLLクロックで動作する。このように構成することで、入力される画像信号のクロック周波数と異なる周波数で画像処理装置を駆動させることが可能になる。
また、PLL判定回路で生成されるPLL判定信号は、PLLにおいてロックされているときは、正常を示す信号を出力し、PLLにおいてロックが外れているときは、異常を示す信号を出力する。このため、PLLでのロックイン状態に応じてタイミング信号を生成することができる。
なお、第4実施形態の制御回路について、フェイルセーフ回路が、さらに第3実施形態の制御回路と同様に第1同期判定回路と第2同期判定回路を備える構成にしても良い。
このように構成すれば、ピクセルクロックだけではなく、同期信号の入力状態も判定するので、画像信号や同期信号に異常が発生した場合にも、タイミング信号の出力を停止することができる。また、タイミング信号生成回路に入力される信号を判定に用いることで、特許文献1に記載の構成よりも時系列的に早い段階で異常検出が可能になる。この結果、異常発生時の制御が、より容易になる。
以上説明した第4実施形態の制御回路では、PLLクロックとピクセルクロックの周波数が等しい例について説明したが、PLL26において、PLLクロックの周波数をピクセルクロックの周波数と異なるように構成することもできる。この場合、下限値P、上限値Q、PLL比較基準値Lを適宜設定すれば良い。
(第4実施形態の制御回路の変形例)
図17及び図18を参照して、第4実施形態の制御回路の変形例について説明する。図17は、制御回路の変形例の概略構成図である。図18は、PLLの概略構成図である。
この変形例の制御回路17は、初期化信号生成回路604を備えている点が、図13を参照して説明した第4実施形態の構成と異なっている。
初期化信号生成回路604は、任意好適な従来周知の論理微分回路で構成することができる。初期化信号生成回路604には、判定部46で生成された判定信号が入力され、初期化信号生成回路604からは、初期化信号が出力される。判定信号がHレベルからLレベルに変化するときに、初期化信号は、所定の時間、Hレベルとなり、それ以外のときは、定常的にLレベルである。
PLL28は、第1分周器702、第2分周器704、位相比較器(PC)706、ローパスフィルタ(LPF)708及び電圧制御発振器(VCO)710を備えている。
ピクセルクロックは第1分周器702に入力される。第1分周器702の出力と、第2分周器704の出力とが、位相比較器706に入力される。第1分周器702の出力と、第2分周器704の出力の位相差に対応する電圧信号は、位相差信号として位相比較器706から出力される。この位相差信号がローパスフィルタ708を通過した後、電圧制御発振器710に送られる。電圧制御発振器710は、位相差信号の電圧に応じて定まる周波数の信号を出力する。この電圧制御発振器710の出力信号は2分岐され、一方は第2分周器704に送られ、他方はPLLクロックとして、PLL28から出力される。
このPLL28を動作させることにより、第1分周器702と第2分周器704の出力が同期する。すなわち、PLL28に入力されるピクセルクロックと、PLL28から出力されるPLLクロックとが同期する。なお、PLL28から出力されるPLLクロックの周波数は、電圧制御発振器710の基準周波数と、第1分周器702及び第2分周器704における分周の大きさによって定めることができる。
ここでは、位相比較器706とローパスフィルタ708の間に第1スイッチ712が設けられている。また、電圧供給端子716と電圧制御発振器710の入力端子との間に第2スイッチ714が設けられている。
第1スイッチ712及び第2スイッチ714は、初期化信号のレベルによって、ON/OFFされる。第1スイッチ712は、初期化信号がLレベルのとき、ON状態となり、HレベルのときOFF状態となる。一方、第2スイッチ714は、初期化信号がHレベルのとき、ON状態となり、LレベルのときOFF状態となる。
電圧供給端子716は、電圧制御発振器710の特性に応じて定まる所定の電位となっている。例えば、電圧制御発振器710の入力電圧が低くなると、出力信号の周波数が低くなる場合は、電圧供給端子716の電位を接地電位GNDとする。一方、電圧制御発振器の入力電圧が高くなると、出力信号の周波数が低くなる場合は、電圧供給端子716の電位を高電位、例えば、電源電圧の電位VDDとする。
図19は、この構成例のPLLの動作を示すタイミングチャートである。
図19(A)は、クロック判定信号を示している。図19(B)は、PLL判定信号を示している。図19(C)は、判定信号を示している。図19(D)は、初期化信号を示している。図19(E)は、電圧制御発振器(VCO)における周波数を示している。
時刻t0において制御回路17に電源投入すると、各信号はLレベルになる。また、このとき、電圧制御発振器710の出力周波数は動作範囲中、最も低い状態になる。
その後、t80においてクロック判定信号がHレベルになる。この段階では、PLL28はロックイン過程中であり、PLL判定信号はLレベルである。従って、時刻t80では、クロック判定信号とPLL判定信号の論理積である判定信号はLレベルである。
その後、時刻t81においてロックインが完了し安定状態になると、PLL判定信号はHレベルになる。このとき、判定信号はHレベルになる。
次に、時刻t82において、PLL28におけるロックが外れたとする。PLL28のロックが外れると、PLL判定信号及び判定信号がLレベルになる。
判定信号がHレベルからLレベルに変化すると、初期化信号が所定の期間Hレベルになる。初期化信号がHレベルになると、PLLの初期化が行われ、再び、PLLのロックイン過程が行われる。その後、時刻t83で安定する。
次に、時刻t84において、クロック判定信号がLレベルになったとする。この場合、PLL判定信号がHレベルのままであっても、判定信号がLレベルになるので、PLLの初期化が行われる。
PLL28のロックが外れると、PLL28は、目標と異なる周波数で発振を始めるが、この発振周波数が、目標よりも高くなると、各内部回路の動作が異常をきたす恐れがある。この結果、電圧制御発振器の周波数が、目標値よりも高い場合であっても、位相比較器706が判定を誤って、より電圧制御発振器の周波数を高める方向にその出力を行うことが起こりうる。このような事象が起こると、一度電源をOFFにしない限り、PLLは正常に動作しない。
これに対し、この実施形態の構成によれば、判定信号がLレベルになる都度、PLLの初期化を行う。また、この初期化においては、電圧制御発振器の周波数が必ず低い周波数から動作を再開するので、PLLの内部回路が、想定以上に高い周波数の入力による誤動作が起こることを防ぐことができる。