JP2010021485A - Method of manufacturing semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To detect a wafer center position with high detection accuracy. <P>SOLUTION: The method of manufacturing a semiconductor device includes a step of preparing a circular plate wafer (semiconductor wafer) 20 and a step of previously detecting the central position C of the wafer 20 before positioning the wafer 20. Herein, in the step of detecting the central position C of the wafer 20, first an image processing apparatus obtains image data 20g of part of the wafer 20 including an edge (outer edge) 20e of the wafer 20. Then, using image processing apparatus taking as a center a plurality of coordinate points 20h constructing the edge 20e of the wafer 20. There are estimated a plurality of circular arc orbits (orbit of circular arc) 20k that have a radius equal to the radius r of the wafer 20. Then, by using the image processing apparatus, the center position C of the wafer 20 is calculated by estimating the intersections of the plurality of circular arc orbitals 20k. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は半導体装置の製造技術に関し、特に半導体ウエハの位置決めをする前に予め前記半導体ウエハの中心位置を検出する工程に適用して有効な技術に関する。   The present invention relates to a manufacturing technique of a semiconductor device, and more particularly to a technique that is effective when applied to a step of detecting the center position of the semiconductor wafer in advance before positioning the semiconductor wafer.

半導体装置の製造工程には、半導体ウエハ（以下単にウエハと記す）の状態で様々な処理やテストを施す工程がある。これらの各工程は、各処理装置で行われるが、各処理装置での位置合わせ工程の時間を短縮するため、各処理装置の作業ステージにウエハを正確に載置することが好ましい。このため、予めウエハの中心位置およびノッチあるいはオリフラ（Orientation Flat）などの方向識別部の位置を高精度で検出しておく必要がある。   The semiconductor device manufacturing process includes various processes and tests in the state of a semiconductor wafer (hereinafter simply referred to as a wafer). Each of these processes is performed in each processing apparatus, but it is preferable to accurately place the wafer on the work stage of each processing apparatus in order to shorten the time of the alignment process in each processing apparatus. For this reason, it is necessary to detect the center position of the wafer and the position of a direction identification unit such as a notch or orientation flat in advance with high accuracy.

この中心位置の検出手段としては、一般に以下の手段が用いられる。まず、回転台の上に載置したウエハを回転させながらウエハの下側に線上に配置した光学センサ（ラインセンサ）から発する電気信号の変動を見て、ウエハの中心位置の位置ずれを検出する。次に、回転を維持した状態で回転台を平面方向に移動させることにより、位置ずれを徐々に補正し、位置ずれの補正が完了した時点でウエハの中心位置を検出する。   As the center position detecting means, the following means are generally used. First, a position shift of the center position of the wafer is detected by looking at fluctuations in an electrical signal emitted from an optical sensor (line sensor) arranged on a line below the wafer while rotating the wafer placed on the turntable. . Next, by moving the turntable in the plane direction while maintaining the rotation, the positional deviation is gradually corrected, and when the correction of the positional deviation is completed, the center position of the wafer is detected.

また、例えば、特開平１０−２２３７３２号公報（特許文献１）には、ウエハを挟み込むように配置した光源とラインセンサあるいはイメージセンサによって、ウエハのエッジ位置を２点検出し、この２点を結ぶ弦の長さと、ウエハの半径の関係から基準位置に対するウエハの位置ずれを検出する方法が記載されている。
特開平１０−２２３７３２号公報 Further, for example, in Japanese Patent Laid-Open No. 10-223732 (Patent Document 1), two edge positions of a wafer are inspected by a light source and a line sensor or an image sensor arranged so as to sandwich the wafer, and a string connecting these two points. Describes a method for detecting a positional deviation of a wafer with respect to a reference position from the relationship between the length of the wafer and the radius of the wafer.
JP-A-10-223732

ウエハに処理やテストを施す各工程でのウエハの位置ずれに伴う種々の問題を防止するためには、高精度な位置合わせを行う必要があるが、ウエハ中心位置あるいは方向識別部の位置を検出する精度を向上させることによりこの位置合わせ工程の時間を大幅に短縮することができる。   In order to prevent various problems associated with wafer misalignment in each process of processing and testing the wafer, it is necessary to perform high-precision alignment, but the wafer center position or the position of the direction identification part is detected. By improving the accuracy of the alignment, the time for this alignment process can be greatly shortened.

特に近年、１枚のウエハから取得する半導体チップ（以下単にチップと記す）の数を増加させるためウエハの平面寸法の大型化が図られており、例えば直径が３００ｍｍのウエハも一般に用いられている。一方、チップの平面寸法はチップを搭載する電気製品に対する小型化、軽量化、薄型化の要求に応えるため、小型化、薄型化が進められている。   In recent years, in order to increase the number of semiconductor chips (hereinafter simply referred to as “chips”) obtained from one wafer, the planar dimensions of the wafer have been increased. For example, a wafer having a diameter of 300 mm is generally used. . On the other hand, the planar dimensions of the chip are being reduced in size and thickness in order to meet the demand for reduction in size, weight, and thickness of electrical products on which the chip is mounted.

したがって、小さいチップ形成領域を多数備えた大きな平面寸法を有するウエハに対しても高い検出精度で中心位置や方向識別部の位置を検出することができる技術が必要となっている。   Therefore, there is a need for a technique capable of detecting the center position and the position of the direction identification portion with high detection accuracy even for a wafer having a large plane size provided with a large number of small chip formation regions.

しかしながら、本発明者がウエハの中心位置の検出手段について検討した所、上記した技術には以下の課題があることを見出した。まず、光学センサを用いる場合、電気信号の変動に基づいてウエハの中心位置あるいは方向識別部の位置を検出するため、検出精度が低い。   However, when the present inventor has examined the means for detecting the center position of the wafer, it has been found that the above-described technique has the following problems. First, when an optical sensor is used, the detection accuracy is low because the center position of the wafer or the position of the direction identification portion is detected based on the fluctuation of the electrical signal.

また、ウエハを回転させながらウエハの中心位置の位置ずれを検出する方法の場合、中心位置を検出するために必要なデータを取得するため少なくとも数十回転〜数百回転させる必要があるので処理速度が低い。この処理速度を向上させるために回転速度を上げると、塵埃などの異物が舞い上がり、ウエハに付着する。例えば、異物がウエハに形成された回路素子面に付着した場合には、各種テスト工程で不具合の原因となる。   Further, in the case of the method of detecting the positional deviation of the center position of the wafer while rotating the wafer, it is necessary to rotate at least several tens to several hundreds in order to acquire data necessary for detecting the center position. Is low. When the rotation speed is increased to improve the processing speed, foreign matters such as dust rise and adhere to the wafer. For example, when a foreign substance adheres to the circuit element surface formed on the wafer, it causes a problem in various test processes.

また、上記特許文献１に記載される方法の場合、Ｘ方向とＹ方向でそれぞれ２点のエッジを結ぶ弦の長さを測定する必要があるので、センサの配置レイアウトが複雑になる。また、１回の検出動作で、１本の弦の長さデータしか得られないため検出精度が低くなる。あるいは、検出精度を向上させるために、多数回の検出動作を行うと検出工程の時間が長くなる。   Further, in the case of the method described in Patent Document 1, it is necessary to measure the length of a string connecting two edges in the X direction and the Y direction, so that the sensor layout is complicated. Further, since only one string length data can be obtained by one detection operation, the detection accuracy is lowered. Or, in order to improve the detection accuracy, if the detection operation is performed many times, the time of the detection process becomes longer.

また、上記した技術に代わるウエハの中心位置の検出手段として、ウエハ全体が見渡せる位置にカメラを配置して、該カメラにより撮像した画像データからウエハの中心位置および方向識別部を検出する方法も考えられる。   Further, as a means for detecting the center position of the wafer in place of the above-described technique, a method is also conceived in which a camera is arranged at a position where the entire wafer can be seen and the center position and direction identification unit of the wafer are detected from image data captured by the camera. It is done.

しかし、ウエハ全体が見渡せる位置にカメラを配置する場合、ウエハの中心位置を検出する装置が大きくなる。また、ウエハとカメラの位置が遠くなるため中心位置の検出精度が低下する。また、ウエハ全体に相当する解析データを処理することになるため、それぞれの位置を検出するために長い処理時間を要する。また、ウエハ全体を一度に撮像する場合、ウエハに照射する光もウエハ全体に照射する必要がある。このため、ウエハの一部を撮像する場合と比較して大きな光源が必要となり、また、光源の消費電力も大きくなる。   However, when the camera is arranged at a position where the entire wafer can be seen, the apparatus for detecting the center position of the wafer becomes large. Further, since the positions of the wafer and the camera become far, the detection accuracy of the center position is lowered. Further, since analysis data corresponding to the entire wafer is processed, it takes a long processing time to detect each position. In addition, when imaging the entire wafer at once, it is necessary to irradiate the entire wafer with light to be irradiated onto the wafer. For this reason, a larger light source is required as compared with the case of imaging a part of the wafer, and the power consumption of the light source is increased.

本発明は、上記課題に鑑みてなされたものであり、その目的は、ウエハの中心位置を高い検出精度で検出することができる技術を提供することにある。   The present invention has been made in view of the above problems, and an object thereof is to provide a technique capable of detecting the center position of a wafer with high detection accuracy.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

すなわち、本発明の一つの実施の形態における半導体装置の製造方法は、円形板状の半導体ウエハを準備する工程と、前記半導体ウエハの位置決めをする前に予め前記半導体ウエハの中心位置を検出する工程とを有している。ここで、前記半導体ウエハの中心位置を検出する工程には、前記半導体ウエハの外縁を含む前記半導体ウエハの一部の画像データを画像処理装置が取得する工程と、前記画像処理装置を用いて、前記半導体ウエハの外縁を構成する複数の点を中心として、前記半導体ウエハの半径と等しい半径を有する複数の円弧の軌道をそれぞれ求める工程と、前記画像処理装置を用いて、前記複数の円弧の軌道の交点を求めることにより、前記半導体ウエハの中心位置を算出する工程とが含まれるものである。   That is, a method of manufacturing a semiconductor device according to one embodiment of the present invention includes a step of preparing a circular plate-shaped semiconductor wafer and a step of detecting a center position of the semiconductor wafer in advance before positioning the semiconductor wafer. And have. Here, in the step of detecting the center position of the semiconductor wafer, an image processing device acquires a part of the image data of the semiconductor wafer including an outer edge of the semiconductor wafer, and the image processing device is used. Obtaining a plurality of arc trajectories each having a radius equal to the radius of the semiconductor wafer around a plurality of points constituting the outer edge of the semiconductor wafer; and using the image processing apparatus, the plurality of arc trajectories And calculating the center position of the semiconductor wafer by obtaining the intersection point.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

すなわち、ウエハの中心位置を高い検出精度で検出することができる。   That is, the center position of the wafer can be detected with high detection accuracy.

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。   In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. There are some or all of the modifications, details, supplementary explanations, and the like. Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number. Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges. Also, components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof is omitted as much as possible. Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

（実施の形態）
＜半導体装置の構造＞
半導体装置には、チップがリードフレームや配線基板に実装され、これを樹脂やセラミックなどの封止体で封止したパッケージや、ウエハの状態で、保護膜の形成や配線加工などを行った後個片化するウエハレベルＣＳＰ（Wafer Level Chip size Package）と呼ばれるものなど種々の構造がある。また、１個の半導体装置に実装されるチップの数も１個には限定されず、複数のチップが１個の半導体装置内に実装された構造もある。以下で説明する技術はこれらの半導体装置に広く適用することができるが、本実施の形態では半導体装置の一例として、配線基板の実装面に外部接続端子となる半田ボールが配列されたＢＧＡ（Ball Grid Array）タイプのＣＳＰ（Chip size Package）を例に取り上げて説明する。 (Embodiment)
<Structure of semiconductor device>
In a semiconductor device, a chip is mounted on a lead frame or a wiring board, and this is sealed with a sealing body such as resin or ceramic, or after a protective film is formed or wiring processing is performed in a wafer state. There are various structures such as a so-called wafer level CSP (Wafer Level Chip size Package) to be singulated. Further, the number of chips mounted on one semiconductor device is not limited to one, and there is a structure in which a plurality of chips are mounted in one semiconductor device. The technique described below can be widely applied to these semiconductor devices. In this embodiment, as an example of the semiconductor device, a BGA (Ball (Ball)) in which solder balls serving as external connection terminals are arranged on a mounting surface of a wiring board is used. A grid array (CSP) type CSP (Chip size Package) will be described as an example.

図１は本実施の形態の半導体装置であるＣＳＰの要部断面図である。本実施の形態の半導体装置は図１に示すようにＣＳＰ（半導体装置）７は、図１に示すように、チップ（半導体チップ）１の平面積がパッケージ基板（配線基板）３の平面積よりも僅かに大きい程度の寸法となっている。このような小型の半導体装置はＣＳＰと呼ばれる。   FIG. 1 is a cross-sectional view of a main part of a CSP which is a semiconductor device of the present embodiment. As shown in FIG. 1, the semiconductor device according to the present embodiment has a CSP (semiconductor device) 7 having a plane area of a chip (semiconductor chip) 1 larger than that of a package substrate (wiring substrate) 3 as shown in FIG. The dimensions are slightly larger. Such a small semiconductor device is called a CSP.

また、ＣＳＰ７は、パッケージ基板３の裏面３ｂに複数の外部接続端子である半田ボール８がエリア配置されるエリアアレイ型の半導体装置である。エリアアレイ型の半導体装置としては、図１に示すＢＧＡの他、例えば図１に示す半田ボール８を形成せずに、パッケージ基板３のランド部３ｄを外部接続端子とするＬＧＡ（Land Grid Array）などもある。   The CSP 7 is an area array type semiconductor device in which a plurality of solder balls 8 that are external connection terminals are arranged on the back surface 3 b of the package substrate 3. As an area array type semiconductor device, in addition to the BGA shown in FIG. 1, for example, the solder ball 8 shown in FIG. 1 is not formed, and the land portion 3d of the package substrate 3 is used as an external connection terminal. There are also.

また、ＣＳＰ７は配線基板であるパッケージ基板３と、パッケージ基板３の主面３ａに搭載されるチップ１と、チップ１の電極であるパッド１ｃとパッケージ基板３のボンディング用端子３ｅとを電気的に接続する導電性のワイヤ４と、パッケージ基板３の裏面３ｂに形成された複数のランド部３ｄと、封止体６とを有している。また、ランド部３ｄ上には複数の外部接続端子である半田ボール８がそれぞれ形成されている。   The CSP 7 electrically connects the package substrate 3 which is a wiring substrate, the chip 1 mounted on the main surface 3 a of the package substrate 3, the pads 1 c which are electrodes of the chip 1 and the bonding terminals 3 e of the package substrate 3. It has a conductive wire 4 to be connected, a plurality of land portions 3 d formed on the back surface 3 b of the package substrate 3, and a sealing body 6. A plurality of solder balls 8 as external connection terminals are formed on the land portion 3d.

チップ１は、例えば、シリコンなどによって形成され、その主面１ａには半導体素子を含む集積回路が形成されている。また、チップ１の主面１ａの平面形状は方形であり、図１に示すチップ１は例えば正方形となっている。また、主面１ａの周縁部には集積回路と電気的に接続される複数のパッド１ｃが形成されている。このパッド１ｃと、パッケージ基板３の主面３ａの周縁部に配置されたボンディング用端子３ｅとが導電性のワイヤ４によってそれぞれ電気的に接続されている。このワイヤ４は、例えば、金線等である。   The chip 1 is formed of, for example, silicon, and an integrated circuit including a semiconductor element is formed on the main surface 1a. The planar shape of the main surface 1a of the chip 1 is a square, and the chip 1 shown in FIG. 1 is, for example, a square. In addition, a plurality of pads 1c that are electrically connected to the integrated circuit are formed on the peripheral portion of the main surface 1a. The pads 1c and the bonding terminals 3e disposed on the peripheral edge of the main surface 3a of the package substrate 3 are electrically connected by conductive wires 4, respectively. The wire 4 is, for example, a gold wire.

チップ１は、図１に示すように、その裏面１ｂが、ペースト剤やダイアタッチフィルム等の接着剤２を介してパッケージ基板３に固着され、主面１ａを上方に向けた状態でパッケージ基板３に搭載されている。   As shown in FIG. 1, the back surface 1b of the chip 1 is fixed to the package substrate 3 via an adhesive 2 such as a paste agent or a die attach film, and the package substrate 3 with the main surface 1a facing upward. It is mounted on.

パッケージ基板３は、主面３ａと、主面３ａの反対側に位置する裏面３ｂと、コア材３ｃとを有している。主面３ａの周縁部には複数のボンディング用端子（ワイヤ接合部）３ｅが形成されている。主面３ａは、絶縁膜であるソルダレジスト膜３ｆによって被覆されているが、このボンディング用端子３ｅの配置に対応して開口窓が形成され、ボンディング用端子３ｅの少なくとも一部が主面３ａ側に露出している。ワイヤ４はこのボンディング用端子３ｅが露出する領域に接合されている。   The package substrate 3 has a main surface 3a, a back surface 3b located on the opposite side of the main surface 3a, and a core material 3c. A plurality of bonding terminals (wire bonding portions) 3e are formed on the peripheral edge of the main surface 3a. The main surface 3a is covered with a solder resist film 3f which is an insulating film. An opening window is formed corresponding to the arrangement of the bonding terminals 3e, and at least a part of the bonding terminals 3e is on the main surface 3a side. Is exposed. The wire 4 is bonded to a region where the bonding terminal 3e is exposed.

一方、パッケージ基板３の裏面３ｂには複数のランド部３ｄが形成され、例えば格子状に配置されている。このランド部３ｄと、ボンディング用端子３ｅとはパッケージ基板３（コア材３ｃ）に形成された配線（図示は省略）やスルーホール（図示は省略）などの導体パターンを介して電気的に接続されている。パッケージ基板３の裏面３ｂは、絶縁膜であるソルダレジスト膜３ｆによって被覆されているが、このランド部３ｄの配置に対応して開口窓が形成され、ランド部３ｄの少なくとも一部が裏面３ｂ側に露出する構造となっている。パッケージ基板３の裏面３ｂには、このランド部３ｄの露出部に対応して半田ボール８が設けられている。この半田ボール８は、例えば、Ｐｂ−Ｓｎ等の半田からなり、パッケージ基板３の裏面３ｂにエリア配置されている。   On the other hand, a plurality of land portions 3d are formed on the back surface 3b of the package substrate 3, and are arranged, for example, in a lattice pattern. The land portion 3d and the bonding terminal 3e are electrically connected via a conductor pattern such as wiring (not shown) or through-hole (not shown) formed on the package substrate 3 (core material 3c). ing. The back surface 3b of the package substrate 3 is covered with a solder resist film 3f which is an insulating film. An opening window is formed corresponding to the arrangement of the land portion 3d, and at least a part of the land portion 3d is on the back surface 3b side. It is structured to be exposed to. Solder balls 8 are provided on the back surface 3b of the package substrate 3 so as to correspond to the exposed portions of the land portions 3d. The solder balls 8 are made of, for example, solder such as Pb—Sn, and are arranged in an area on the back surface 3 b of the package substrate 3.

封止体６は、例えば、エポキシ樹脂等からなるとともに、パッケージ基板３の主面３ａ側に形成されており、チップ１及び複数の導電性のワイヤ４を樹脂封止するものである。   The sealing body 6 is made of, for example, an epoxy resin and is formed on the main surface 3a side of the package substrate 3 and seals the chip 1 and the plurality of conductive wires 4 with resin.

＜半導体装置の製造方法の概要＞
次に図１に示すＣＳＰ７の製造方法の概要について説明する。図２は図１に示すＣＳＰの製造工程の概要を示す説明図であって、ウエハプロセスおよびパッケージングプロセスの一例を示すプロセスフロー図である。また、図３は、図１に示すＣＳＰの製造に用いるウエハの一例を示す斜視図である。 <Outline of semiconductor device manufacturing method>
Next, an outline of a manufacturing method of the CSP 7 shown in FIG. 1 will be described. FIG. 2 is an explanatory diagram showing an outline of the manufacturing process of the CSP shown in FIG. 1, and is a process flow diagram showing an example of a wafer process and a packaging process. FIG. 3 is a perspective view showing an example of a wafer used for manufacturing the CSP shown in FIG.

図１に示すＣＳＰ７の製造工程を大きく分類すると、図２に示すウエハプロセスＷＰとパッケージングプロセスＰＰとに分類される。   The manufacturing process of the CSP 7 shown in FIG. 1 is roughly classified into a wafer process WP and a packaging process PP shown in FIG.

＜ウエハプロセス＞
ウエハプロセスＷＰには、以下の工程が含まれる。 <Wafer process>
The wafer process WP includes the following steps.

まず、ステップＳ１として示すウエハ準備工程では、例えば図３に示すウエハ２０を準備する。ウエハ２０は、平面略円形の板状部材であって、例えばシリコンなど半導体材料により構成されている。また、ウエハ２０の外縁にはウエハ２０の方向を認識するための識別マークであるノッチ（方向識別部）２０ｃが少なくとも１箇所以上（図３では１箇所）に形成されている。またウエハ２０の主面２０ａは複数のチップ領域２０ｄに区画されている。ウエハ２０の略円形の平面における直径は種々の寸法があるが、例えば２００ｍｍ〜３００ｍｍ程度のものが用いられる。また、ウエハ２０の平面寸法を大きくすることにより、１枚のウエハから取得できるチップ１の数を増加させて製造効率を向上させることができるので、３００ｍｍ以上の寸法のウエハ２０を用いても良い。   First, in the wafer preparation process shown as step S1, for example, the wafer 20 shown in FIG. 3 is prepared. The wafer 20 is a plate-like member having a substantially circular plane, and is made of a semiconductor material such as silicon. Further, at the outer edge of the wafer 20, notches (direction identifying portions) 20 c that are identification marks for recognizing the direction of the wafer 20 are formed at least at one place (one place in FIG. 3). The main surface 20a of the wafer 20 is partitioned into a plurality of chip regions 20d. The diameter of the wafer 20 on the substantially circular plane has various dimensions. For example, a diameter of about 200 mm to 300 mm is used. Further, by increasing the planar dimension of the wafer 20, the number of chips 1 that can be obtained from one wafer can be increased to improve manufacturing efficiency. Therefore, the wafer 20 having a dimension of 300 mm or more may be used. .

ステップＳ２として示す半導体素子形成・電極形成工程では、ウエハ２０の複数のチップ領域２０ｄのそれぞれに例えばトランジスタなどの半導体素子およびチップ１（図１参照）の外部電極となるパッド１ｃ（図１参照）をそれぞれ複数形成する。また、各半導体素子同士、あるいは各半導体素子と各パッド１ｃとをそれぞれ電気的に接続する回路を構成する回路パターンも本工程で形成する。これにより、主面２０ａには、半導体素子を含む集積回路が形成される。この半導体素子や回路パターンおよびパッド１ｃを形成する方法には半導体チップの製造技術分野で知られている種々の方法を用いることができる。簡単に説明すると、図２に示す半導体素子形成・電極形成工程は、図４に示すように、酸化・拡散工程、ＣＶＤ（化学的気相成長；Chemical Vapor Deposition）・スパッタ工程、フォトリソグラフィ工程、イオン打ち込み工程、エッチング工程などが含まれ、これらの工程を組み合わせて形成することができる。図４は図２に示す半導体素子形成・電極形成工程の詳細を示すプロセスフロー図である。   In the semiconductor element formation / electrode formation step shown as step S2, a semiconductor element such as a transistor and a pad 1c (see FIG. 1) serving as an external electrode of the chip 1 (see FIG. 1) are provided in each of the plurality of chip regions 20d of the wafer 20. A plurality of each is formed. In addition, a circuit pattern that constitutes a circuit that electrically connects each semiconductor element or each semiconductor element and each pad 1c is also formed in this step. Thereby, an integrated circuit including a semiconductor element is formed on the main surface 20a. As a method for forming the semiconductor element, circuit pattern, and pad 1c, various methods known in the field of semiconductor chip manufacturing technology can be used. Briefly, the semiconductor element formation / electrode formation process shown in FIG. 2 includes an oxidation / diffusion process, a CVD (Chemical Vapor Deposition) / sputter process, a photolithography process, as shown in FIG. An ion implantation process, an etching process, and the like are included, and these processes can be combined to form. FIG. 4 is a process flow diagram showing details of the semiconductor element formation / electrode formation step shown in FIG.

酸化・拡散工程は、例えば熱処理装置内でウエハ２０を高温で処理する工程である。酸化工程では酸素中でウエハ２０を酸化処理してウエハ２０の露出した表面に酸化シリコンなどの絶縁膜を形成する。また、拡散工程では、ウエハ２０を高温熱処理することにより、半導体材料中の不純物を熱拡散させて導電層やＰＮ接合を形成する。   The oxidation / diffusion process is a process of processing the wafer 20 at a high temperature in a heat treatment apparatus, for example. In the oxidation step, the wafer 20 is oxidized in oxygen to form an insulating film such as silicon oxide on the exposed surface of the wafer 20. Further, in the diffusion step, the wafer 20 is subjected to a high-temperature heat treatment to thermally diffuse impurities in the semiconductor material to form a conductive layer and a PN junction.

ＣＶＤ・スパッタ工程はウエハ２０に導電膜や絶縁膜を形成する工程である。ＣＶＤ工程では、気相中の熱分解や酸化などの化学反応を用いて、ウエハ２０の表面に導電膜や絶縁膜を形成する。また、スパッタ工程では、高融点金属や合金材料を物理的にウエハ２０の表面に被着させて導電膜などの薄膜を形成する。   The CVD / sputtering process is a process of forming a conductive film or an insulating film on the wafer 20. In the CVD process, a conductive film or an insulating film is formed on the surface of the wafer 20 using a chemical reaction such as thermal decomposition or oxidation in the gas phase. In the sputtering process, a refractory metal or alloy material is physically deposited on the surface of the wafer 20 to form a thin film such as a conductive film.

フォトリソグラフィ工程は、光によって性質が変わるレジスト膜をウエハ２０上に形成し、紫外線を当ててフォトマスク上の回路パターンをウエハ２０上のフォトレジストに転写する。   In the photolithography process, a resist film whose properties are changed by light is formed on the wafer 20, and a circuit pattern on the photomask is transferred to the photoresist on the wafer 20 by applying ultraviolet rays.

イオン打ち込み工程は、リン、ヒ素、ホウ素などの不純物イオンを高電界で加速してウエハ２０上に打ち込み、不純物層を形成する。   In the ion implantation process, impurity ions such as phosphorus, arsenic, and boron are accelerated by a high electric field and implanted onto the wafer 20 to form an impurity layer.

エッチング工程は、フォトリソグラフィ工程で作成したフォトレジストのパターンをマスクとして下地層をエッチングすることにより所望のパターンを形成する。   In the etching process, a desired pattern is formed by etching the base layer using the photoresist pattern created in the photolithography process as a mask.

図２にステップＳ３として示すウエハテスト工程（電気的試験を行う工程）では、ステップＳ２でウエハ２０の主面２０ａに形成された、半導体素子、回路パターン、パッド１ｃなどで構成される集積回路について、ウエハ２０を各チップ１に個片化する前に電気的試験を行う。ウエハ２０の段階で、電気的不良となっているチップ領域２０ｄを選別することにより、不良品に対する加工の手間を省略することができるので、製造効率を向上させることができる。図５は図２に示すウエハテスト工程の詳細を示すプロセスフロー図である。   In the wafer test process (electrical test process) shown as step S3 in FIG. 2, the integrated circuit formed of the semiconductor elements, circuit patterns, pads 1c, etc. formed on the main surface 20a of the wafer 20 in step S2. An electrical test is performed before the wafer 20 is divided into individual chips 1. By sorting out the chip regions 20d that are electrically defective at the stage of the wafer 20, it is possible to omit the trouble of processing the defective products, so that the manufacturing efficiency can be improved. FIG. 5 is a process flow diagram showing details of the wafer test process shown in FIG.

図５において、ステップＳ３のウエハテスト工程は、ウエハ位置検出工程Ｓ３ａ、ウエハ仮位置決め工程（プリアライン工程）Ｓ３ｂ、ウエハ高精度位置検出工程Ｓ３ｃ、ウエハ高精度位置決め工程Ｓ３ｄ、および電気的検査工程Ｓ３ｅを有している。   In FIG. 5, the wafer test process in step S3 includes a wafer position detection process S3a, a wafer temporary positioning process (pre-alignment process) S3b, a wafer high precision position detection process S3c, a wafer high precision positioning process S3d, and an electrical inspection process S3e. have.

電気的検査工程Ｓ３ｅでは、ウエハ２０の主面２０ａに形成された各パッド１ｃにプローブと呼ばれる導電性の接触端子を接触させて、電気的検査を行う。このような電気的検査はプローブ検査と呼ばれ、ウエハ２０の状態で各チップ領域２０ｄに形成された半導体素子、回路パターン、パッド１ｃなどで構成される集積回路が、所定の機能通りに動作するか否かを確認する機能テストやＤＣ動作特性およびＡＣ動作特性のテストを行って良品／不良品を判別するものである。   In the electrical inspection step S3e, an electrical inspection is performed by bringing a conductive contact terminal called a probe into contact with each pad 1c formed on the main surface 20a of the wafer 20. Such an electrical inspection is called a probe inspection, and an integrated circuit composed of semiconductor elements, circuit patterns, pads 1c and the like formed in each chip region 20d in the state of the wafer 20 operates according to a predetermined function. A non-defective product / defective product is discriminated by performing a functional test for confirming whether or not, a DC operating characteristic and an AC operating characteristic test.

ここで、近年、半導体装置の多機能化が進行し、１個の半導体チップ（例えば図１に示すチップ１）に複数の回路を作りこむことが進められている。また、半導体装置の製造コストを低減するために、半導体素子および配線（回路パターン）を微細化して、チップ１の面積を小さくし、ウエハ１枚当たりの取得チップ数を増加することが進められている。   Here, in recent years, as the number of functions of semiconductor devices has increased, it has been promoted to create a plurality of circuits in one semiconductor chip (for example, chip 1 shown in FIG. 1). Further, in order to reduce the manufacturing cost of the semiconductor device, it has been promoted to miniaturize semiconductor elements and wirings (circuit patterns) to reduce the area of the chip 1 and increase the number of obtained chips per wafer. Yes.

このため、パッド数が増加するだけでなく、パッドの配置が狭ピッチ化し、パッドの面積も縮小されてきている。このようなパッド１ｃの狭ピッチ化に伴って、上記プローブ検査を行うには、接触端子とパッド１ｃとを正確に接触させるため、プローブ検査装置における各接触端子とウエハ２０との位置合わせが特に重要となる。   For this reason, not only the number of pads is increased, but also the pad arrangement is narrowed and the pad area is also reduced. As the pitch of the pads 1c is reduced, in order to perform the probe inspection, the contact terminals and the wafer 20 in the probe inspection apparatus are particularly aligned in order to accurately contact the contact terminals and the pads 1c. It becomes important.

このため、ウエハテスト工程では、ウエハ高精度位置検出工程Ｓ３ｃで、例えばウエハ２０の主面２０ａに形成された複数のパッド１ｃの配置パターンを検出した後、ウエハ高精度位置決め工程Ｓ３ｄで高精度の位置合わせを行う。   For this reason, in the wafer test process, for example, after detecting the arrangement pattern of the plurality of pads 1c formed on the main surface 20a of the wafer 20 in the wafer high precision position detection process S3c, the wafer high precision positioning process S3d performs high precision. Perform alignment.

しかし、このウエハ高精度位置決め工程Ｓ３ｄは、微細な位置合わせを行う工程なので、位置合わせのためにウエハ２０を移動させる距離が長くなると、対応できなくなる場合がある。また、仮に対応できたとしても、位置合わせに要する時間が長くなり、製造効率が低下する懸念がある。そこで、高精度で位置決めを行う前に、予めウエハ仮位置決め工程（プリアライン工程）Ｓ３ｂでウエハ２０の概略の位置合わせを行っておくことが好ましい。これにより、ウエハ高精度位置決め工程Ｓ３ｄでの処理時間を短縮することができるので製造効率を向上させることができる。   However, since this wafer high-precision positioning step S3d is a step of performing fine alignment, there is a case where the wafer 20 cannot be handled if the distance for moving the wafer 20 for alignment becomes long. Further, even if it can be coped with, there is a concern that the time required for alignment becomes long and the manufacturing efficiency is lowered. Therefore, it is preferable to perform rough alignment of the wafer 20 in advance in the wafer temporary positioning step (pre-alignment step) S3b before positioning with high accuracy. As a result, the processing time in the wafer high-precision positioning step S3d can be shortened, so that the manufacturing efficiency can be improved.

本実施の形態では、この概略の位置合わせを行うため、ウエハ位置検出工程Ｓ３ａでウエハ２０の中心位置や方向識別部であるノッチ２０ｃの位置を予め検出しておくものである。ウエハ２０の中心位置を予め検出することにより、ウエハ２０をプローブ検査装置の検査ステージの所定の位置に中心位置を揃えて載置することができるので、ウエハ２０の仮位置決めを容易に行うことができる。また、ノッチ２０ｃの位置を予め検出することにより、ウエハ２０を載置する方向をある程度揃えて載置することができるので製造効率を向上させることができる。なお、ウエハ位置検出工程Ｓ３ａについては後で詳細に説明する。   In the present embodiment, in order to perform this rough alignment, the center position of the wafer 20 and the position of the notch 20c as the direction identification unit are detected in advance in the wafer position detection step S3a. By detecting the center position of the wafer 20 in advance, the wafer 20 can be placed at a predetermined position on the inspection stage of the probe inspection apparatus, so that the wafer 20 can be easily positioned temporarily. it can. Further, by detecting the position of the notch 20c in advance, it is possible to place the wafer 20 with a certain direction in which the wafer 20 is placed, so that the manufacturing efficiency can be improved. The wafer position detection step S3a will be described later in detail.

ステップＳ３に示すウエハテスト工程が完了すると、図２に示すウエハプロセスＷＰは完了する。   When the wafer test process shown in step S3 is completed, the wafer process WP shown in FIG. 2 is completed.

＜パッケージングプロセス＞
次に、図２〜図７を用いてパッケージングプロセスＰＰについて説明する。図６は図２に示すダイシング工程の詳細を示すプロセスフロー図、図７は図２に示す配線基板準備工程で準備する多数個取り配線基板の要部斜視図である。図２に示すパッケージングプロセスＰＰには以下の工程が含まれる。 <Packaging process>
Next, the packaging process PP will be described with reference to FIGS. FIG. 6 is a process flow diagram showing details of the dicing process shown in FIG. 2, and FIG. 7 is a perspective view of an essential part of the multi-piece wiring board prepared in the wiring board preparation process shown in FIG. The packaging process PP shown in FIG. 2 includes the following steps.

図２および図６にステップＳ４として示すダイシング工程は、図６において、ステップＳ４のダイシング工程は、ウエハ位置検出工程Ｓ４ａ、ウエハ仮位置決め工程（プリアライン工程）Ｓ４ｂ、ウエハ高精度位置検出工程Ｓ４ｃ、ウエハ高精度位置決め工程Ｓ４ｄ、および個片化工程Ｓ４ｅを有している。   The dicing process shown as step S4 in FIG. 2 and FIG. 6 is the same as the dicing process in FIG. 6; the dicing process in step S4 is a wafer position detection process S4a, a wafer temporary positioning process (pre-alignment process) S4b, a wafer high-accuracy position detection process S4c, A wafer high-precision positioning step S4d and a singulation step S4e are included.

このダイシング工程では、図２にステップＳ３として示すウエハテスト工程が完了したウエハ２０をチップ領域２０ｄ毎に切断し、個片化する。ステップＳ４ｅで示す個片化工程では、図３に示すウエハ２０のチップ領域２０ｄを区画するダイシングライン２０ｆに沿ってダイシングブレードと呼ばれる円盤状の切断治具を用いてウエハ２０を切断する。この個片化工程が完了すると、ウエハ２０の各チップ領域２０ｄは図１に示すチップ１に個片化される。   In this dicing process, the wafer 20 for which the wafer test process shown as step S3 in FIG. 2 has been completed is cut into chip regions 20d and separated into individual pieces. In the singulation process shown in step S4e, the wafer 20 is cut using a disc-shaped cutting jig called a dicing blade along the dicing line 20f that divides the chip region 20d of the wafer 20 shown in FIG. When this singulation process is completed, each chip region 20d of the wafer 20 is singulated into chips 1 shown in FIG.

ここで、チップ１の小型化に伴い、このダイシング工程においても、ウエハ２０とダイシングブレードとの位置合わせが重要となる。そこで、ウエハ２０の位置合わせを行うため、ウエハ位置検出工程Ｓ４ａ、ウエハ仮位置決め工程（プリアライン工程）Ｓ４ｂ、ウエハ高精度位置検出工程Ｓ４ｃ、ウエハ高精度位置決め工程Ｓ４ｄの各工程を行う。   Here, with the miniaturization of the chip 1, the alignment of the wafer 20 and the dicing blade becomes important also in this dicing process. Therefore, in order to align the wafer 20, the wafer position detection step S4a, the wafer temporary positioning step (pre-alignment step) S4b, the wafer high accuracy position detection step S4c, and the wafer high accuracy positioning step S4d are performed.

また、図２においてステップＳ５として示す配線基板準備工程では、チップ１を搭載するための配線基板を準備する。本工程で準備する多数個取り配線基板２１は、例えば、図７に示すように、ダイシングライン２１ｆによって区画される複数のパッケージ領域２１ｄを有している。パッケージ領域２１ｄは図１に示したＣＳＰ７が有するパッケージ基板３の１個分に対応する領域であり、多数個取り配線基板２１にはパッケージ領域２１ｄがアレイ状に配置されている。   In the wiring board preparation step shown as step S5 in FIG. 2, a wiring board for mounting the chip 1 is prepared. The multi-cavity wiring board 21 prepared in this step has a plurality of package areas 21d partitioned by dicing lines 21f, for example, as shown in FIG. The package region 21d is a region corresponding to one of the package substrates 3 included in the CSP 7 shown in FIG. 1, and the package regions 21d are arranged in an array on the multi-piece wiring substrate 21.

また、多数個取り配線基板２１の主面２１ａ側には、パッケージ領域２１ｄ毎にチップ搭載領域が配置されている。また、主面２１ａ側には、チップ１と電気的に接続するためのボンディング用端子３ｅ（図１参照）などの導体パターンが所定のパターンで形成されている。また裏面２１ｂ側には、ランド部３ｄ（図１参照）などが形成されており、各ボンディング用端子３ｅとランド部３ｄは、多数個取り配線基板２１の内部（図１に示すコア材３ｃ）に形成された配線（図示は省略）やスルーホール（図示は省略）などの導電路を介して電気的に接続されている。   In addition, on the main surface 21a side of the multi-cavity wiring board 21, a chip mounting area is arranged for each package area 21d. On the main surface 21a side, conductor patterns such as bonding terminals 3e (see FIG. 1) for electrical connection with the chip 1 are formed in a predetermined pattern. Further, a land portion 3d (see FIG. 1) and the like are formed on the back surface 21b side, and each bonding terminal 3e and land portion 3d are provided inside the multi-piece wiring board 21 (core material 3c shown in FIG. 1). Are electrically connected via conductive paths such as wiring (not shown) and through-holes (not shown).

また、図２においてステップＳ６として示すチップ搭載工程では、図７に示す多数個取り配線基板２１の各パッケージ領域２１ｄにチップ１（図２に示すダイシング工程で個片化されたもの）をダイボンディングする。また、本工程では、各チップ１の主面１ａに形成されたパッド１ｃとボンディング用端子３ｅとをワイヤ４などの導電性部材を介して電気的に接続する。これにより、チップ１の主面１ａに形成された集積回路は、配線基板２１の裏面２１ｂに形成されたランド部３ｄと電気的に接続される。   In the chip mounting process shown as step S6 in FIG. 2, the chip 1 (separated in the dicing process shown in FIG. 2) is die-bonded in each package region 21d of the multi-piece wiring substrate 21 shown in FIG. To do. In this step, the pad 1c formed on the main surface 1a of each chip 1 and the bonding terminal 3e are electrically connected through a conductive member such as a wire 4. Thereby, the integrated circuit formed on the main surface 1 a of the chip 1 is electrically connected to the land portion 3 d formed on the back surface 21 b of the wiring substrate 21.

また、図２においてステップＳ７として示す封止工程では、パッケージ領域２１ｄ毎にチップ１がそれぞれ搭載された多数個取り配線基板２１の主面２１ａ側を図１に示す封止体６により樹脂封止する。本工程では、例えば多数個取り配線基板２１を上下の金型で挟み込んで、この金型内の空間に封止樹脂を注入することにより封止する。   In the sealing step shown as step S7 in FIG. 2, the main surface 21a side of the multi-chip wiring board 21 on which the chip 1 is mounted for each package region 21d is resin-sealed by the sealing body 6 shown in FIG. To do. In this step, for example, the multi-cavity wiring board 21 is sandwiched between upper and lower molds, and sealing is performed by injecting a sealing resin into the space in the mold.

また、図２においてステップＳ８として示す外部端子形成工程では、図１に示す複数のランド部３ｅのそれぞれに、半田ボール８を接合する。半田ボール８は、図１に示すＣＳＰ７の外部端子となる。   Further, in the external terminal forming step shown as step S8 in FIG. 2, the solder balls 8 are joined to each of the plurality of land portions 3e shown in FIG. The solder ball 8 becomes an external terminal of the CSP 7 shown in FIG.

また、図２においてステップＳ９として示すマーキング・個片化工程では封止体６の表面に識別記号などをマーキングする。このマーキングには、レーザマーキング法などを用いることができる。また、本工程では、複数のチップ１が一括して封止された多数個取り配線基板２１をダイシングライン２１ｆに沿って切断し、個片化する。個片化されると、図１に示すＣＳＰ７が得られる。   In the marking / dividing step shown as step S9 in FIG. 2, an identification symbol or the like is marked on the surface of the sealing body 6. For this marking, a laser marking method or the like can be used. Further, in this step, the multi-piece wiring board 21 in which the plurality of chips 1 are collectively sealed is cut along the dicing line 21f and separated into individual pieces. When singulated, the CSP 7 shown in FIG. 1 is obtained.

また、図２においてステップＳ１０として示すパッケージテスト工程では、得られたＣＳＰ７のそれぞれについて、外観検査、バーンイン試験などの各種試験を行い、良品／不良品の選別を行う。良品として選別されたＣＳＰ７は包装工程などの次工程に搬送される。   Further, in the package test process shown as step S10 in FIG. 2, each of the obtained CSPs 7 is subjected to various tests such as an appearance inspection and a burn-in test to select non-defective / defective products. The CSP 7 selected as a non-defective product is conveyed to the next process such as a packaging process.

＜ウエハの中心および方向識別部の位置を検出する工程の詳細説明＞
次に、図５あるいは図６にステップＳ３ａ、Ｓ４ａとして示すウエハ位置検出工程について説明する。まず、ウエハ位置検出工程に用いる位置検出装置の構成について説明する。図８は本実施の形態の位置検出装置の概要構造を示す要部斜視図、図９は図８に示すウエハと、カメラの撮像範囲および光源の平面的位置関係を示す平面図である。 <Detailed Description of Process for Detecting Position of Wafer Center and Direction Identification Unit>
Next, the wafer position detection process shown as steps S3a and S4a in FIG. 5 or 6 will be described. First, the configuration of the position detection device used in the wafer position detection process will be described. FIG. 8 is a perspective view of a main part showing a schematic structure of the position detection apparatus of the present embodiment, and FIG. 9 is a plan view showing a planar positional relationship between the wafer shown in FIG. 8, the imaging range of the camera, and the light source.

図８において、位置検出装置３０は各構成部を支持する支持台３１と支持台３１の上に配置され、ウエハ２０を載置するウエハステージ３２とウエハ２０の裏面２０ｂ側に配置され、ウエハ２０の方向に光を照射する光源３３とを有している。また、位置検出装置３０はウエハ２０の主面２０ａ側に配置され、ウエハ２０のエッジ（外縁）２０ｅを含むウエハ２０の一部を撮像する撮像手段であるカメラ３４と、カメラ３４と電気的に接続され、カメラ３４により取得した画像データを処理する画像処理装置３５とを有している。   In FIG. 8, the position detection device 30 is disposed on the support base 31 and the support base 31 that support each component, is disposed on the wafer stage 32 on which the wafer 20 is placed, and the back surface 20 b side of the wafer 20. And a light source 33 that emits light in the direction of. The position detection device 30 is disposed on the main surface 20 a side of the wafer 20, and is electrically connected to the camera 34, which is an imaging unit that images a part of the wafer 20 including the edge (outer edge) 20 e of the wafer 20. And an image processing device 35 that processes image data acquired by the camera 34.

ウエハステージ３２は、円柱状に形成された台であり、その円形部の平面積はウエハ２０の平面積よりも小さい。したがって、図９に示すようにウエハステージ３２にウエハ２０を載置した時に、ウエハ２０のエッジ２０ｅは、ウエハステージ３２の外縁よりも張り出した位置に配置される。光源３３とカメラ３４とは、このウエハ２０がウエハステージ３２の外縁よりも張り出した位置に対向して配置される。   The wafer stage 32 is a table formed in a columnar shape, and the plane area of the circular portion is smaller than the plane area of the wafer 20. Therefore, as shown in FIG. 9, when the wafer 20 is placed on the wafer stage 32, the edge 20 e of the wafer 20 is disposed at a position protruding from the outer edge of the wafer stage 32. The light source 33 and the camera 34 are disposed so as to face the position where the wafer 20 protrudes from the outer edge of the wafer stage 32.

図８では、位置検出装置３０における光学系の配置レイアウトの例として、ウエハ２０を間に挟むように裏面２０ｂ側に光源３３を、主面２０ａ側にカメラ３４を配置する構成例について示したが、光源３３とカメラ３４の配置を入れ替えても良い。このように撮像対象物を挟んで光源３３とカメラ３４とを配置する照明方法はバックライト照明と呼ばれ、この照明方法で撮像するとシルエット画像が取得できるので、ウエハ２０の輪郭を安定的に撮像することができる点で特に好ましい。また、バックライト照明の他、光源３３およびカメラ３４を主面２０ａあるいは裏面２０ｂのいずれか一方側に配置することもできる。   FIG. 8 shows a configuration example in which the light source 33 is arranged on the back surface 20b side and the camera 34 is arranged on the main surface 20a side so as to sandwich the wafer 20 as an example of the arrangement layout of the optical system in the position detection device 30. The arrangement of the light source 33 and the camera 34 may be interchanged. An illumination method in which the light source 33 and the camera 34 are arranged with the imaging object sandwiched between them is called backlight illumination, and a silhouette image can be acquired by imaging with this illumination method, so that the contour of the wafer 20 can be stably imaged. It is particularly preferable in that it can be performed. In addition to backlight illumination, the light source 33 and the camera 34 can be arranged on either the main surface 20a or the back surface 20b.

また、ウエハステージ３２は、円柱の中心線を回転軸として回転可能な構造となっている。位置検出装置３０は、図９に示すようにウエハ２０の一部を撮像するので、撮像範囲３４ａにウエハ２０のノッチ（方向識別部）２０ｃが配置されていない場合に、ウエハ２０を回転させてノッチ２０ｃが撮像範囲３４ａに含まれるようにするためである。   In addition, the wafer stage 32 has a structure that can rotate around the center line of the cylinder as a rotation axis. Since the position detection device 30 images a part of the wafer 20 as shown in FIG. 9, when the notch (direction identification unit) 20c of the wafer 20 is not arranged in the imaging range 34a, the wafer 20 is rotated. This is because the notch 20c is included in the imaging range 34a.

光源３３はウエハ２０の輪郭（エッジ２０ｅ）がカメラ３４により鮮明に認識できるものであれば、特に限定されない。ただし、図９に示すように撮像範囲３４ａよりも広い範囲を略一様な明るさで投光するため、面光源とすることが好ましい。   The light source 33 is not particularly limited as long as the outline (edge 20e) of the wafer 20 can be clearly recognized by the camera 34. However, as shown in FIG. 9, it is preferable to use a surface light source in order to project a range wider than the imaging range 34a with substantially uniform brightness.

カメラ３４は、ウエハ２０とカメラ３４の距離Ｌに応じて適宜選択することができる。本実施の形態では、カメラ３４としてＶＧＡ（Video Graphics Array）モード（６４０画素×４８０画素）でプログレッシブ走査方式のカメラを用いた。このＶＧＡモードのカメラ３４は、種々の用途に汎用されており、コスト、入手容易性、あるいは画像処理装置と接続するインターフェースの選択性など設計の自由度の観点で好ましい。ところで、カメラ３４の解像度（画面モード）を一定とすると、距離Ｌを短くする程位置検出精度を向上させることができる。つまり、本実施の形態ではウエハ２０の一部を撮像すれば良いので、ウエハ２０の全体を撮像する場合と比較して距離Ｌを短くすることができるので、位置検出精度を向上させることができる。図８に示す距離Ｌは、ＶＧＡモードのカメラ３４でも十分な解像度が得られるように、例えば２５０ｍｍに設定してある。また本実施の形態では距離Ｌを短くすることにより、位置検出装置３０の全体寸法をコンパクト化することができる。   The camera 34 can be appropriately selected according to the distance L between the wafer 20 and the camera 34. In the present embodiment, a progressive scanning camera in VGA (Video Graphics Array) mode (640 pixels × 480 pixels) is used as the camera 34. The VGA mode camera 34 is widely used for various applications, and is preferable in terms of design flexibility such as cost, availability, and selectivity of an interface connected to the image processing apparatus. By the way, if the resolution (screen mode) of the camera 34 is constant, the position detection accuracy can be improved as the distance L is shortened. That is, in this embodiment, it is only necessary to image a part of the wafer 20, so that the distance L can be shortened as compared with the case where the entire wafer 20 is imaged, so that the position detection accuracy can be improved. . The distance L shown in FIG. 8 is set to, for example, 250 mm so that sufficient resolution can be obtained even with the camera 34 in the VGA mode. In the present embodiment, the overall dimension of the position detection device 30 can be reduced by shortening the distance L.

次に、図８に示す位置検出装置３０を用いてウエハ２０の中心位置およびノッチ２０ｃの位置を検出する工程について説明する。図１０は本実施の形態のウエハ位置検出工程の詳細を示すフロー図、図１１は図８に示すカメラにより撮像された画像の一例を示す平面図である。また、図１２は図８に示す画像処理装置において、ウエハのエッジを構成する複数の点を中心とする複数の円弧の軌道を求める工程を示す説明図である。また、図１３は図８に示すウエハの半径を求める方法について説明するための平面図である。また、図１４は図８に示すカメラにより撮像された画像の別の例を示す平面図である。   Next, a process of detecting the center position of the wafer 20 and the position of the notch 20c using the position detection device 30 shown in FIG. 8 will be described. FIG. 10 is a flowchart showing details of the wafer position detection process of the present embodiment, and FIG. 11 is a plan view showing an example of an image taken by the camera shown in FIG. FIG. 12 is an explanatory diagram showing a process of obtaining trajectories of a plurality of arcs around a plurality of points constituting the edge of the wafer in the image processing apparatus shown in FIG. FIG. 13 is a plan view for explaining a method for obtaining the radius of the wafer shown in FIG. FIG. 14 is a plan view showing another example of an image captured by the camera shown in FIG.

（ａ）まず、ウエハ準備工程として図８に示すウエハ２０を準備してウエハステージ３２上にウエハ２０を載置する。本工程では、ウエハ２０の中心位置およびノッチ２０ｃの位置を検出する工程中あるいは検出後に、ウエハ２０のウエハステージ３２上における位置がずれることを防止するため、ウエハステージ３２に固定する。固定手段としては、例えば、ウエハステージ３２にウエハ吸着部（図示は省略）を設け、これにより固定することができる。ウエハ吸着部の吸着手段は例えば、減圧吸着などを用いることができる。   (A) First, the wafer 20 shown in FIG. 8 is prepared as a wafer preparation step, and the wafer 20 is placed on the wafer stage 32. In this step, the wafer 20 is fixed to the wafer stage 32 in order to prevent the position of the wafer 20 on the wafer stage 32 from shifting during or after the step of detecting the center position of the wafer 20 and the position of the notch 20c. As a fixing means, for example, a wafer suction portion (not shown) can be provided on the wafer stage 32 and fixed by this. For example, vacuum suction or the like can be used as the suction means of the wafer suction unit.

また、本工程では、図９に示すように、ウエハ２０のエッジ２０ｅの一部が光源３３とカメラ３４の撮像範囲３４ａの間に挟まれるように配置する。   In this step, as shown in FIG. 9, the wafer 20 is disposed so that a part of the edge 20 e is sandwiched between the light source 33 and the imaging range 34 a of the camera 34.

なお、本工程で準備するウエハ２０の構造は、ウエハ２０の中心位置およびノッチ２０ｃの位置を検出する工程の後に実施する工程に応じて種々の場合がある。例えば、図２に示すステップＳ２を行う前にウエハの位置を検出する場合には、ウエハ２０の主面２０ａには未だ回路素子は形成されていない状態である。また、例えば、ステップＳ３あるいはステップＳ４におけるウエハ位置検出工程Ｓ３ａ、Ｓ４ａであれば、ウエハ２０の主面２０ａには回路素子が既に形成されている。   The structure of the wafer 20 prepared in this step may be various in accordance with the step performed after the step of detecting the center position of the wafer 20 and the position of the notch 20c. For example, when the position of the wafer is detected before performing step S2 shown in FIG. 2, the circuit elements are not yet formed on the main surface 20a of the wafer 20. Further, for example, in the wafer position detection steps S3a and S4a in step S3 or step S4, circuit elements are already formed on the main surface 20a of the wafer 20.

（ｂ）次に、画像取得工程として、図８に示す光源３３を点灯させた状態で、カメラ３４により撮像し、得られた画像データ２０ｇ（図１１参照）を画像処理装置３５が取得する。本工程では、例えば図１１に示すようにエッジ２０ｅを含むウエハ２０の一部がシルエット画像の画像データ２０ｇとして得られる。得られた画像データ２０ｇは、例えば図８に示すケーブル３６を介して画像処理装置３５に伝送されて、画像処理装置３５が取得する。   (B) Next, as an image acquisition step, the image processing device 35 acquires image data 20g (see FIG. 11) obtained by capturing an image with the camera 34 with the light source 33 shown in FIG. 8 turned on. In this step, for example, as shown in FIG. 11, a part of the wafer 20 including the edge 20e is obtained as image data 20g of a silhouette image. The obtained image data 20g is transmitted to the image processing device 35 via the cable 36 shown in FIG. 8, for example, and is acquired by the image processing device 35.

本実施の形態では、ＶＧＡモードのカメラ３４を用いているので、得られる画像データ２０ｇは、例えば方向Ｘ（横方向）が６４０画素、方向Ｙ（縦方向）が４８０画素の解像度で得られる。したがって、画像処理装置３５が取得する画像データ２０ｇにおいて、エッジ２０ｅを構成する成分としては、最大で６４０個の座標点データが得られる。   In this embodiment, since the VGA mode camera 34 is used, the obtained image data 20g is obtained with a resolution of, for example, 640 pixels in the direction X (horizontal direction) and 480 pixels in the direction Y (vertical direction). Accordingly, in the image data 20g acquired by the image processing device 35, a maximum of 640 coordinate point data can be obtained as components constituting the edge 20e.

（ｃ）次に、円弧軌道の算出工程として、画像処理装置３５を用いて、ウエハ２０のエッジ２０ｅを構成する複数の座標点を中心として、ウエハ２０の半径と等しい半径を有する複数の円弧の軌道をそれぞれ求める。本工程では、図１２に示すように画像データ２０ｇにおいて、エッジ２０ｅを構成する複数（本実施の形態では最大で６４０個）の座標点２０ｈを選択し、これらを中心として、ウエハ２０の半径ｒと同じ半径の円弧軌道２０ｋをそれぞれ求める。   (C) Next, as an arc trajectory calculation step, a plurality of arcs having a radius equal to the radius of the wafer 20 is centered on a plurality of coordinate points constituting the edge 20e of the wafer 20 using the image processing device 35. Find each orbit. In this step, as shown in FIG. 12, in the image data 20g, a plurality of (up to 640 in this embodiment) coordinate points 20h constituting the edge 20e are selected, and the radius r of the wafer 20 is centered on these coordinate points 20h. The arc trajectories 20k having the same radius as are respectively obtained.

ところで、ウエハ２０の半径ｒの値が既知である場合には、中心とする座標点２０ｈを決定すれば、円弧軌道２０ｋを容易に求めることができる。しかし、半径ｒが未知である場合、あるいは、ウエハ２０の加工時の誤差を補正して中心位置を検出する場合には半径ｒを以下のように算出することもできる。   By the way, when the value of the radius r of the wafer 20 is known, the arc trajectory 20k can be easily obtained by determining the center coordinate point 20h. However, when the radius r is unknown, or when the center position is detected by correcting an error in processing the wafer 20, the radius r can be calculated as follows.

図１３に示すように、ウエハ２０の中心位置Ｃとエッジ２０ｅを構成する座標点２０ｈのうち、任意の２つの点Ａ、Ｂを選択する。また、線分ＡＢの中心をＤとして、線分ＣＤをエッジ２０ｅ方向に延長した時のエッジ２０ｅとの交点をＥとする。この時、線分ＣＥは線分ＡＢの垂直二等分線となる。したがって、三角形ＣＡＤは直角三角形となるので、三平方の定理より下記の式（１）が成り立つ。   As shown in FIG. 13, arbitrary two points A and B are selected from the coordinate point 20h constituting the center position C of the wafer 20 and the edge 20e. Further, let D be the center of the line segment AB, and let E be the intersection with the edge 20e when the line segment CD is extended in the direction of the edge 20e. At this time, the line segment CE is a perpendicular bisector of the line segment AB. Therefore, since the triangle CAD is a right triangle, the following formula (1) is established from the three-square theorem.

（ＣＡ）２＝（ＡＤ）２＋（ＣＤ）２ ・・・（１）
ここで、線分ＣＡおよび線分ＣＥは半径ｒであり、線分ＣＤは線分ＣＥと線分ＤＥの差なので、これらを代入して半径ｒについて解くと以下の式（２）となる。 (CA) 2 = (AD) 2 + (CD) 2 (1)
Here, the line segment CA and the line segment CE have the radius r, and the line segment CD is the difference between the line segment CE and the line segment DE. Therefore, when these are substituted and solved for the radius r, the following equation (2) is obtained.

ｒ＝｛（ＡＤ）２＋（ＤＥ）２｝／２（ＤＥ） ・・・（２）
このようにウエハ２０の半径ｒは点Ａ、Ｂの座標の位置から容易に算出することができる線分ＡＤの長さと線分ＤＥの長さから算出することができる。つまり、半径ｒはエッジ２０ｅを構成する任意の２つの座標点２０ｈから算出することができる。 r = {(AD) 2 + (DE) 2 } / 2 (DE) (2)
Thus, the radius r of the wafer 20 can be calculated from the length of the line segment AD and the length of the line segment DE that can be easily calculated from the coordinates of the points A and B. That is, the radius r can be calculated from any two coordinate points 20h constituting the edge 20e.

ウエハ２０の半径ｒをエッジ２０ｅを構成する任意の２つの座標点２０ｈから算出することにより、半径ｒが未知の場合でもウエハ２０の中心位置Ｃを算出することができる。また、半径ｒが既知の場合であっても、ウエハ２０の加工上の誤差を補正して中心位置Ｃの検出精度を向上させることができる。   By calculating the radius r of the wafer 20 from any two coordinate points 20h constituting the edge 20e, the center position C of the wafer 20 can be calculated even when the radius r is unknown. Even if the radius r is known, the processing accuracy of the wafer 20 can be corrected and the detection accuracy of the center position C can be improved.

この場合、例えば、画像処理装置３５が画像データ２０ｇにおいて、ウエハ２０のエッジ２０ｅを構成する任意の複数の座標点２０ｈのデータからウエハ２０の半径ｒを算出する工程を、本工程の前に行うこととなる。   In this case, for example, the step of the image processing device 35 calculating the radius r of the wafer 20 from the data of any of a plurality of coordinate points 20h constituting the edge 20e of the wafer 20 in the image data 20g is performed before this step. It will be.

（ｄ）次に、中心位置算出工程として、画像処理装置３５を用いて、上記（ｃ）工程で求めた複数の円弧軌道２０ｋの交点を求めることによりウエハ２０の中心位置Ｃを算出する。本工程で、円弧軌道２０ｋの交点を求めるためには、上記（ｃ）工程で少なくとも２本以上の円弧軌道２０ｋを求める必要がある。また、図１２に示す座標点２０ｈが、例えば図１４に示すノッチ２０ｃなどの方向識別部を構成する点である場合や、ウエハ２０のエッジ２０ｅが真円ではなく、僅かに変形している場合がある。これらの影響に伴う検出精度の低下を防止するためには、上記（ｃ）工程で３つ以上の座標点２０ｈを中心として円弧軌道２０ｋをそれぞれ求め、本工程では３本以上の円弧軌道２０ｋの各交点が最も多く重なる位置をウエハ２０の中心位置Ｃとして算出することが好ましい。また、さらに検出精度を向上させるためには、より多くの円弧軌道２０ｋを求めることが好ましい。   (D) Next, as the center position calculation step, the center position C of the wafer 20 is calculated by obtaining the intersection of the plurality of circular arc trajectories 20k obtained in the step (c) using the image processing device 35. In this step, in order to obtain the intersection of the arc trajectories 20k, it is necessary to obtain at least two arc trajectories 20k in the step (c). Further, when the coordinate point 20h shown in FIG. 12 is a point constituting a direction identification unit such as the notch 20c shown in FIG. 14, or when the edge 20e of the wafer 20 is not a perfect circle but slightly deformed. There is. In order to prevent a decrease in detection accuracy due to these influences, the arc trajectories 20k are respectively obtained around the three or more coordinate points 20h in the step (c), and in this step, three or more arc trajectories 20k are obtained. It is preferable to calculate the center position C of the wafer 20 as the position where each intersection overlaps most. In order to further improve the detection accuracy, it is preferable to obtain a larger number of arc trajectories 20k.

ここで、エッジ２０ｅの検出手段としてラインセンサを用いる場合（以下ラインセンサ方式と呼ぶ）には、１回の検出動作で、最大２箇所までしかエッジ２０ｅの座標点２０ｈを検出することができない。このため、検出精度を向上させるためには、ウエハ２０を回転させて複数回検出動作を行う必要がある。また、処理時間との関係でウエハ２０の回転速度を高速（例えば、５０００ｒｐｍ）にする必要があるため、塵埃などの異物が舞い上がるという新たな課題が生じることとなる。特に、異物がウエハ２０の主面２０ａ側に付着した場合、ウエハテスト工程での検査が困難となるばかりでなく、最終的な製品であるＣＳＰ７（図１参照）の信頼性低下の原因となる場合もある。   Here, when a line sensor is used as the detection means for the edge 20e (hereinafter referred to as a line sensor method), the coordinate point 20h of the edge 20e can be detected only at a maximum of two places in one detection operation. For this reason, in order to improve the detection accuracy, it is necessary to rotate the wafer 20 and perform the detection operation a plurality of times. Further, since it is necessary to increase the rotation speed of the wafer 20 in relation to the processing time (for example, 5000 rpm), there arises a new problem that foreign matters such as dust rise. In particular, when foreign matter adheres to the main surface 20a side of the wafer 20, not only inspection in the wafer test process becomes difficult, but also causes a decrease in reliability of the final product CSP 7 (see FIG. 1). In some cases.

そこで本実施の形態では、エッジ２０ｅの検出手段として図８に示すカメラ３４を用いて、ウエハ２０の画像データ２０ｇを画像処理装置３５が取得する。したがって、１回の検査で多数（本実施の形態では最大で６４０個）の座標点２０ｈを検出することができる。このため、中心位置を算出するために用いるデータ（座標点２０ｈ）を１回の撮像処理で最大６４０点とすることができるので、中心位置の算出を高い精度で行うことができる。すなわち、ウエハ２０の中心位置を高い検出精度で検出することができる。   Therefore, in the present embodiment, the image processing device 35 acquires the image data 20g of the wafer 20 by using the camera 34 shown in FIG. 8 as the means for detecting the edge 20e. Accordingly, a large number (up to 640 in this embodiment) of coordinate points 20h can be detected by one inspection. For this reason, since data (coordinate point 20h) used for calculating the center position can be set to a maximum of 640 points in one imaging process, the center position can be calculated with high accuracy. That is, the center position of the wafer 20 can be detected with high detection accuracy.

また、本実施の形態によれば、ウエハ２０を回転させなくても中心位置Ｃの検出精度を十分に向上させることができるので、ウエハ２０の回転に伴って塵埃などの異物が舞い上がることを防止することができる。   In addition, according to the present embodiment, the detection accuracy of the center position C can be sufficiently improved without rotating the wafer 20, so that foreign matters such as dust are prevented from rising with the rotation of the wafer 20. can do.

なお、ウエハ２０を回転させて複数の視野で画像データ２０ｇを取得することもできる。この場合、検出精度をさらに向上させることができる。本実施の形態ではウエハ２０を回転させる場合でも、最大で１周分回転させれば良く、また、１回の検出動作でラインセンサ方式と比較して選択できる座標点の数が多いので回転速度を抑制することができる。したがって、塵埃などの異物が舞い上がることを防止ないしは抑制することができる。なお、ウエハ２０を回転させる場合には、連続的に回転させても良いし、間欠的に回転させても良い。   Note that the wafer 20 can be rotated to acquire the image data 20g in a plurality of fields of view. In this case, detection accuracy can be further improved. In this embodiment, even when the wafer 20 is rotated, it is sufficient to rotate the wafer 20 at a maximum, and since the number of coordinate points that can be selected in one detection operation is larger than that of the line sensor method, the rotation speed is increased. Can be suppressed. Therefore, foreign matters such as dust can be prevented or suppressed from rising. When the wafer 20 is rotated, it may be rotated continuously or intermittently.

（ｅ）一方、ウエハ２０のノッチ２０ｃの検出工程は、例えば、以下のように行う。本工程は、中心位置Ｃの検出工程と独立して行うこともできるし、並行して行うこともできる。本工程を中心位置Ｃの検出工程と並行して行えば、トータルの検出時間を短縮することができるので、製造効率を向上させることができる。   (E) On the other hand, the detection process of the notch 20c of the wafer 20 is performed as follows, for example. This step can be performed independently of the step of detecting the center position C, or can be performed in parallel. If this process is performed in parallel with the process of detecting the center position C, the total detection time can be shortened, so that the manufacturing efficiency can be improved.

本工程では、前記（ｂ）で説明した画像取得工程で得られた画像データ２０ｇを用いて行うことができる。ノッチ２０ｃの位置は、画像処理装置３５を用いて、エッジ２０ｅの位置の変化量を抽出することにより検出する。例えば、図１４に示す画像データ２０ｇにおいて、ノッチ２０ｃの位置に配置される座標点２０ｈは、その両隣の座標点２０ｈと比較して座標位置の変化量が非常に大きい。つまり、ノッチ２０ｃが形成された場所は、画像データ２０ｇにおいて各座標点２０ｈの変化量が最も大きくなるので、これをノッチ２０ｃの位置検出手段として用いることができる。   In this step, the image data 20g obtained in the image acquisition step described in (b) can be used. The position of the notch 20c is detected by extracting the amount of change in the position of the edge 20e using the image processing device 35. For example, in the image data 20g shown in FIG. 14, the coordinate point 20h arranged at the position of the notch 20c has a very large change in the coordinate position compared to the adjacent coordinate point 20h. That is, since the change amount of each coordinate point 20h is the largest in the image data 20g at the place where the notch 20c is formed, this can be used as a position detecting means of the notch 20c.

また、本実施の形態では上記の通り、ＶＧＡモードのカメラ３４（図８参照）を用いているので６４０点の座標点２０ｈを検出することができる。したがって、カメラ３４とウエハ２０との距離Ｌを調整することにより、ノッチ２０ｃの検出洩れを防止することができる。   In the present embodiment, as described above, since the VGA mode camera 34 (see FIG. 8) is used, 640 coordinate points 20h can be detected. Therefore, by adjusting the distance L between the camera 34 and the wafer 20, it is possible to prevent the detection leak of the notch 20c.

ところで、図１１に示すように得られた画像データ２０ｇの範囲内にノッチ２０ｃが配置されていない場合もあり得る。この場合、以下のように検出することができる。まず、画像処理装置３５（図８参照）において、隣り合う座標点２０ｈの位置の変化量に予め閾値（基準値）を設定する。次に画像データ２０ｇを取得して、予め設定した閾値を超える変化量の有無を判定する（ノッチ位置判定工程）。閾値を超える座標点２０ｈが検出された場合（つまりノッチ２０ｃが検出された場合）には、その時点でノッチ位置の検出工程を完了させることができる。   By the way, as shown in FIG. 11, the notch 20c may not be arranged within the range of the image data 20g obtained. In this case, it can be detected as follows. First, in the image processing device 35 (see FIG. 8), a threshold value (reference value) is set in advance for the amount of change in the position of the adjacent coordinate point 20h. Next, the image data 20g is acquired, and the presence / absence of a change amount exceeding a preset threshold is determined (notch position determination step). When the coordinate point 20h exceeding the threshold is detected (that is, when the notch 20c is detected), the notch position detection process can be completed at that time.

一方、閾値を超える座標点２０ｈが検出されなかった場合（つまりノッチ２０ｃが未検出の場合）には、ウエハ２０を数十度回転させて次の撮像範囲３４ａ（図９参照）で画像処理装置３５（図８参照）が画像データ２０ｇを再取得する。このサイクルを繰り返すことにより、ウエハ２０を最大で１周分回転させれば、ノッチ２０ｃの位置を検出することができる。   On the other hand, when the coordinate point 20h exceeding the threshold is not detected (that is, when the notch 20c is not detected), the wafer 20 is rotated several tens of degrees and the image processing apparatus is operated in the next imaging range 34a (see FIG. 9). 35 (see FIG. 8) re-acquires the image data 20g. By repeating this cycle, the position of the notch 20c can be detected if the wafer 20 is rotated by one turn at maximum.

また、別の方法としてウエハ２０を１周分回転させて複数の画像データ２０ｇを連続的に取得して、エッジ２０ｅを構成する各座標点２０ｈにおける周辺の座標点２０ｈに対する変化量が最大の所をノッチ２０ｃの位置として検出する方法でも良い。   As another method, the wafer 20 is rotated by one turn to continuously acquire a plurality of image data 20g, and each coordinate point 20h constituting the edge 20e has a maximum change amount with respect to the surrounding coordinate points 20h. May be detected as the position of the notch 20c.

いずれの方法であっても、ウエハ２０を最大で１周分回転させればノッチ２０ｃを検出することができるので、ウエハ２０の高速回転に伴う塵埃の発生を大幅に抑制することができる。   In any of the methods, the notch 20c can be detected if the wafer 20 is rotated by one turn at the maximum, so that generation of dust accompanying high-speed rotation of the wafer 20 can be significantly suppressed.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the above embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

例えば、本実施の形態では、ウエハテスト工程およびダイシング工程を行う際の位置合わせの準備として、ウエハ２０の中心位置およびノッチ２０ｃの位置を検出する方法について説明した。しかし、図２においてステップＳ２として示す半導体素子形成・電極形成工程などウエハ２０の状態で加工を施す各プロセスに広く適用できることは言うまでもない。   For example, in the present embodiment, the method of detecting the center position of the wafer 20 and the position of the notch 20c has been described as preparation for alignment when performing the wafer test process and the dicing process. However, it goes without saying that the present invention can be widely applied to each process in which processing is performed in the state of the wafer 20, such as the semiconductor element formation / electrode formation process shown as step S2 in FIG.

本発明は、半導体ウエハを加工して製造する半導体装置に利用可能である。   The present invention can be used for a semiconductor device which processes and manufactures a semiconductor wafer.

本発明の一実施の形態である半導体装置であるＣＳＰの要部断面図である。It is principal part sectional drawing of CSP which is a semiconductor device which is one embodiment of this invention. 図１に示すＣＳＰの製造工程の概要を示す説明図であって、ウエハプロセスおよびパッケージングプロセスの一例を示すプロセスフロー図である。It is explanatory drawing which shows the outline | summary of the manufacturing process of CSP shown in FIG. 1, Comprising: It is a process flow figure which shows an example of a wafer process and a packaging process. 図１に示すＣＳＰの製造に用いるウエハの一例を示す斜視図である。It is a perspective view which shows an example of the wafer used for manufacture of CSP shown in FIG. 図２に示す半導体素子形成・電極形成工程の詳細を示すプロセスフロー図である。FIG. 3 is a process flow diagram showing details of a semiconductor element formation / electrode formation step shown in FIG. 2. 図２に示すウエハテスト工程の詳細を示すプロセスフロー図である。FIG. 3 is a process flow diagram showing details of a wafer test process shown in FIG. 2. 図２に示すダイシング工程の詳細を示すプロセスフロー図である。It is a process flow figure which shows the detail of the dicing process shown in FIG. 図２に示す配線基板準備工程で準備する多数個取り配線基板の要部斜視図である。It is a principal part perspective view of the multi-piece production wiring board prepared by the wiring board preparation process shown in FIG. 本発明の一実施の形態である位置検出装置の概要構造を示す要部斜視図である。It is a principal part perspective view which shows schematic structure of the position detection apparatus which is one embodiment of this invention. 図８に示すウエハと、カメラの撮像範囲および光源の平面的位置関係を示す平面図である。It is a top view which shows the planar positional relationship of the wafer shown in FIG. 8, the imaging range of a camera, and a light source. 図５あるいは図６に示すウエハ位置検出工程の詳細を示すフロー図である。FIG. 7 is a flowchart showing details of the wafer position detection step shown in FIG. 5 or FIG. 6. 図８に示すカメラにより撮像された画像の一例を示す平面図である。It is a top view which shows an example of the image imaged with the camera shown in FIG. 図８に示す画像処理装置において、ウエハのエッジを構成する複数の点を中心とする複数の円弧の軌道を求める工程を示す説明図である。FIG. 9 is an explanatory diagram showing a step of obtaining trajectories of a plurality of arcs centering on a plurality of points constituting the edge of the wafer in the image processing apparatus shown in FIG. 8. 図８に示すウエハの半径を求める方法について説明するための平面図である。FIG. 9 is a plan view for explaining a method for obtaining the radius of the wafer shown in FIG. 8. 図８に示すカメラにより撮像された画像の別の例を示す平面図である。It is a top view which shows another example of the image imaged with the camera shown in FIG.

符号の説明Explanation of symbols

１ 半導体チップ
１ａ 主面
１ｂ 裏面
１ｃ パッド（電極）
２ 接着剤
３ パッケージ基板（配線基板）
３ａ 主面
３ｂ 裏面
３ｃ コア材
３ｄ ランド部
３ｅ ボンディング用端子（ワイヤ接合部）
３ｆ ソルダレジスト膜
４ ワイヤ
６ 封止体
７ ＣＳＰ（半導体装置）
８ 半田ボール
２０ ウエハ（半導体ウエハ）
２０ａ 主面
２０ｂ 裏面
２０ｃ ノッチ
２０ｄ チップ領域
２０ｅ エッジ（外縁）
２０ｆ ダイシングライン
２０ｇ 画像データ
２０ｈ 座標点
２０ｋ 円弧軌道
２１ 多数個取り配線基板
２１ａ 主面
２１ｂ 裏面
２１ｄ パッケージ領域
２１ｆ ダイシングライン
３０ 位置検出装置
３１ 支持台
３２ ウエハステージ
３３ 光源
３４ カメラ
３５ 画像処理装置
３６ ケーブル
Ｃ 中心位置
Ｌ 距離
ｒ 半径 DESCRIPTION OF SYMBOLS 1 Semiconductor chip 1a Main surface 1b Back surface 1c Pad (electrode)
2 Adhesive 3 Package substrate (wiring substrate)
3a Main surface 3b Back surface 3c Core material 3d Land portion 3e Bonding terminal (wire bonding portion)
3f Solder resist film 4 Wire 6 Sealing body 7 CSP (semiconductor device)
8 Solder balls 20 Wafer (semiconductor wafer)
20a Main surface 20b Back surface 20c Notch 20d Chip region 20e Edge (outer edge)
20f Dicing line 20g Image data 20h Coordinate point 20k Circular trajectory 21 Multi-piece wiring board 21a Main surface 21b Back surface 21d Package area 21f Dicing line 30 Position detection device 31 Support base 32 Wafer stage 33 Light source 34 Camera 35 Image processing device 36 Cable C Center position L Distance r Radius

Claims (5)

円形板状の半導体ウエハを準備する工程と、
前記半導体ウエハの位置決めをする前に予め前記半導体ウエハの中心位置を検出する工程とを有し、
前記半導体ウエハの中心位置を検出する工程には、
前記半導体ウエハの外縁を含む前記半導体ウエハの一部の画像データを画像処理装置が取得する工程と、
前記画像処理装置を用いて、前記半導体ウエハの外縁を構成する複数の点を中心として、前記半導体ウエハの半径と等しい半径を有する複数の円弧の軌道をそれぞれ求める工程と、
前記画像処理装置を用いて、前記複数の円弧の軌道の交点を求めることにより、前記半導体ウエハの中心位置を算出する工程とが含まれることを特徴とする半導体装置の製造方法。 A step of preparing a circular plate-shaped semiconductor wafer;
Detecting the center position of the semiconductor wafer in advance before positioning the semiconductor wafer,
In the step of detecting the center position of the semiconductor wafer,
An image processing apparatus acquiring image data of a part of the semiconductor wafer including an outer edge of the semiconductor wafer;
Using the image processing apparatus, respectively, obtaining a plurality of arc trajectories having a radius equal to the radius of the semiconductor wafer around a plurality of points constituting the outer edge of the semiconductor wafer;
And a step of calculating a center position of the semiconductor wafer by obtaining intersections of the trajectories of the plurality of arcs using the image processing apparatus. 請求項１に記載の半導体装置の製造方法において、
前記複数の円弧の軌道を求める工程では、前記半導体ウエハの外縁を構成する３つ以上の点を中心として前記複数の円弧の軌道をそれぞれ求め、
前記半導体ウエハの中心位置を算出する工程では、前記複数の円弧の軌道の各交点が最も多く重なる位置を前記半導体ウエハの中心位置として算出することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the step of obtaining trajectories of the plurality of arcs, the trajectories of the plurality of arcs are obtained respectively around three or more points constituting the outer edge of the semiconductor wafer,
In the step of calculating the center position of the semiconductor wafer, a position where the intersections of the plurality of arc trajectories overlap most is calculated as the center position of the semiconductor wafer. 円形板状の半導体ウエハの主面に集積回路を形成する工程と、
前記集積回路が形成された半導体ウエハを個片化する前に電気的試験を行う工程とを有し、
前記電気的試験を行う工程は、
前記集積回路が形成された半導体ウエハを準備する工程と、
前記半導体ウエハの中心位置を検出する工程と、
中心位置を予め検出した前記半導体ウエハを、前記電気的試験を行う装置に位置決めする工程と、
前記半導体ウエハの電気的検査を行う工程とを有し、
前記半導体ウエハの中心位置を検出する工程には、
前記半導体ウエハの外縁を含む前記半導体ウエハの一部の画像データを画像処理装置が取得する工程と、
前記画像処理装置を用いて、前記半導体ウエハの外縁を構成する複数の点を中心として、前記半導体ウエハの半径と等しい半径を有する複数の円弧の軌道をそれぞれ求める工程と、
前記画像処理装置を用いて、前記複数の円弧の軌道の交点を求めることにより、前記半導体ウエハの中心位置を算出する工程とが含まれることを特徴とする半導体装置の製造方法。 Forming an integrated circuit on a main surface of a circular plate-shaped semiconductor wafer;
A step of performing an electrical test before separating the semiconductor wafer on which the integrated circuit is formed,
The step of performing the electrical test includes
Preparing a semiconductor wafer on which the integrated circuit is formed;
Detecting a center position of the semiconductor wafer;
Positioning the semiconductor wafer whose center position has been detected in advance in an apparatus for performing the electrical test;
Performing an electrical inspection of the semiconductor wafer,
In the step of detecting the center position of the semiconductor wafer,
An image processing apparatus acquiring image data of a part of the semiconductor wafer including an outer edge of the semiconductor wafer;
Using the image processing apparatus, respectively, obtaining a plurality of arc trajectories having a radius equal to the radius of the semiconductor wafer around a plurality of points constituting the outer edge of the semiconductor wafer;
And a step of calculating a center position of the semiconductor wafer by obtaining intersections of the trajectories of the plurality of arcs using the image processing apparatus. 円形板状の半導体ウエハを準備する工程と、
前記半導体ウエハの位置決めをする前に予め前記半導体ウエハの中心位置および方向識別部を検出する工程とを有し、
前記半導体ウエハの中心位置を検出する工程には、
前記半導体ウエハの外縁を含む前記半導体ウエハの一部の画像データを画像処理装置が取得する工程と、
前記画像処理装置を用いて、前記半導体ウエハの外縁を構成する複数の点を中心として、前記半導体ウエハの半径と等しい半径を有する複数の円弧の軌道をそれぞれ求める工程と、
前記画像処理装置を用いて、前記複数の円弧の軌道の交点を求めることにより、前記半導体ウエハの中心位置を算出する工程とが含まれ、
前記半導体ウエハの方向識別部を検出する工程には、
前記半導体ウエハの外縁を含む前記半導体ウエハの一部の画像データを画像処理装置が取得する工程と、
前記画像処理装置を用いて、前記画像データにおける前記半導体ウエハの外縁を構成する複数の点の変化量を抽出することにより前記方向識別部の位置を検出する工程とが含まれることを特徴とする半導体装置の製造方法。 A step of preparing a circular plate-shaped semiconductor wafer;
Detecting the center position and the direction identification part of the semiconductor wafer in advance before positioning the semiconductor wafer,
In the step of detecting the center position of the semiconductor wafer,
An image processing apparatus acquiring image data of a part of the semiconductor wafer including an outer edge of the semiconductor wafer;
Using the image processing apparatus, respectively, obtaining a plurality of arc trajectories having a radius equal to the radius of the semiconductor wafer around a plurality of points constituting the outer edge of the semiconductor wafer;
Calculating the center position of the semiconductor wafer by obtaining intersection points of the trajectories of the plurality of arcs using the image processing apparatus,
In the step of detecting the direction identification part of the semiconductor wafer,
An image processing apparatus acquiring image data of a part of the semiconductor wafer including an outer edge of the semiconductor wafer;
And detecting the position of the direction identification unit by extracting the amount of change of a plurality of points constituting the outer edge of the semiconductor wafer in the image data using the image processing apparatus. A method for manufacturing a semiconductor device. 請求項４に記載の半導体装置の製造方法において、
前記半導体ウエハの前記方向識別部を検出する工程には、
前記画像処理装置が取得した画像データに前記複数の点の変化量が予め設定した閾値を超えない場合に、前記ウエハを回転させて、画像データを画像処理装置が再取得する工程が含まれていることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 4,
In the step of detecting the direction identification portion of the semiconductor wafer,
A step in which the image processing apparatus re-acquires the image data by rotating the wafer when the amount of change of the plurality of points does not exceed a preset threshold in the image data acquired by the image processing apparatus; A method for manufacturing a semiconductor device, comprising:
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