JP2010021363A - Semiconductor device and method of producing the same - Google Patents

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康由 三島
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device having a laminated gate electrode for suppressing a rise of a connecting resistance between a metal layer and a semiconductor layer and also provide a method of producing the semiconductor device. <P>SOLUTION: The semiconductor device 10 includes a source region and a drain region 14 of the first conductivity type formed on a semiconductor substrate 11, a channel region 16 formed between the source region and the drain region, and a gate insulating film 21 formed on the channel region. The semiconductor device 10 further includes a metal gate electrode layer 22 formed on the gate insulating film, and a semiconductor gate electrode layer 23 of the second conductivity type, which is the inverted conductivity type of the first conductivity type, formed on the metal gate electrode layer. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体領域上にゲート絶縁膜を介してゲート電極が形成されてなるＭＯＳ型半導体装置、及びその製造方法に関する。   The present invention relates to a MOS semiconductor device in which a gate electrode is formed on a semiconductor region via a gate insulating film, and a method for manufacturing the same.

近年、半導体装置の高性能化のためにＭＯＳ型半導体装置の微細化が進められるにつれて、ＭＯＳ型半導体装置のチャネル長が短縮されてきている。ＭＯＳ型半導体装置のゲート電極には一般的にポリシリコンが使用されている。より具体的には、Ｎチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）、及びＰチャネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳ）のそれぞれにおいて、それぞれの閾値電圧の観点から、Ｎ型、及びＰ型にドープされたポリシリコンが使用されている。今後の更なる微細化の進展によりチャネル長がますます短縮されると、ゲート電極が幅狭化し、ポリシリコンゲートのゲート抵抗が増大する。   In recent years, the channel length of a MOS type semiconductor device has been shortened as the miniaturization of the MOS type semiconductor device has been advanced in order to improve the performance of the semiconductor device. Polysilicon is generally used for the gate electrode of the MOS type semiconductor device. More specifically, in each of an N-channel MOSFET (hereinafter referred to as NMOS) and a P-channel MOSFET (hereinafter referred to as PMOS), polysilicon doped into N-type and P-type from the viewpoint of the respective threshold voltages. Is used. As the channel length is further shortened due to further miniaturization in the future, the gate electrode becomes narrower and the gate resistance of the polysilicon gate increases.

これに関連し、ゲート電極を金属で形成する試みがなされている。しかしながら、金属ゲート電極は、半導体であるポリシリコンから成るゲート電極と比較して加工性に劣るという性質を有する。   In this connection, attempts have been made to form the gate electrode from metal. However, the metal gate electrode has a property of being inferior in workability as compared with a gate electrode made of polysilicon which is a semiconductor.

この金属ゲート電極の問題を解決するために、ゲート電極として、ゲート絶縁膜上に薄く形成された金属層とその上に形成されたポリシリコン層とから成る積層ゲート電極を採用することが検討されている。また、このような積層ゲート電極において、ポリシリコン層の上にシリサイド層を形成してゲート電極を更に低抵抗化することや、金属層／ポリシリコン層界面での反応を抑制するために金属層を多層化することが提案されている。
米国特許第７０９８５１６号明細書 米国特許第７２２６８３１号明細書 米国特許出願公開第２００６／０１７１２２号明細書 特開２００６−１５６８０７号公報 In order to solve the problem of the metal gate electrode, it is considered to adopt a laminated gate electrode composed of a metal layer thinly formed on the gate insulating film and a polysilicon layer formed thereon as the gate electrode. ing. Further, in such a stacked gate electrode, a metal layer is formed in order to further reduce the resistance of the gate electrode by forming a silicide layer on the polysilicon layer and to suppress reaction at the metal layer / polysilicon layer interface. It has been proposed to have a multilayer structure.
US Pat. No. 7,098,516 US Pat. No. 7,226,831 US Patent Application Publication No. 2006/017122 JP 2006-156807 A

ゲート電極として、ゲート絶縁膜上に金属層とポリシリコン層とを含む積層ゲート電極を形成した場合、金属層に接する側のポリシリコン層に空乏層が形成され、トランジスタのオン電流が減少するという問題が生じる。   When a stacked gate electrode including a metal layer and a polysilicon layer is formed on the gate insulating film as the gate electrode, a depletion layer is formed in the polysilicon layer on the side in contact with the metal layer, and the on-current of the transistor is reduced. Problems arise.

本発明の一観点に従った半導体装置は、半導体基板に形成された第１導電型のソース領域及び第１導電型のドレイン領域と、ソース領域とドレイン領域との間に形成されたチャネル領域と、チャネル領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された金属ゲート電極層と、金属ゲート電極層上に形成された第１導電型とは逆の導電型である第２導電型の半導体ゲート電極層とを有する。   A semiconductor device according to an aspect of the present invention includes a first conductivity type source region and a first conductivity type drain region formed in a semiconductor substrate, and a channel region formed between the source region and the drain region. A gate insulating film formed on the channel region, a metal gate electrode layer formed on the gate insulating film, and a second conductivity type opposite to the first conductivity type formed on the metal gate electrode layer. A conductive type semiconductor gate electrode layer.

本発明の他の一観点に従った半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に金属ゲート電極層を形成する工程と、金属ゲート電極層上に第１導電型の半導体ゲート電極層を形成する工程と、半導体ゲート電極層及び金属ゲート電極層をパターニングしてゲート電極を形成する工程と、ゲート電極をマスクとしてイオン注入を行い、半導体基板内に前記第１導電型とは逆の導電型である第２導電型のソース／ドレイン領域を形成する工程とを有する。   A method of manufacturing a semiconductor device according to another aspect of the present invention includes a step of forming a gate insulating film on a semiconductor substrate, a step of forming a metal gate electrode layer on the gate insulating film, and a step on the metal gate electrode layer. Forming a first conductivity type semiconductor gate electrode layer, patterning the semiconductor gate electrode layer and the metal gate electrode layer to form a gate electrode, and performing ion implantation using the gate electrode as a mask, Forming a second conductivity type source / drain region having a conductivity type opposite to the first conductivity type.

ここで開示される半導体装置及びその製造方法によれば、金属層と半導体層との接続抵抗の上昇を抑えた積層ゲート電極を有する半導体装置が提供される。   According to the semiconductor device and the manufacturing method thereof disclosed herein, a semiconductor device having a stacked gate electrode in which an increase in connection resistance between the metal layer and the semiconductor layer is suppressed is provided.

以下、添付図面を参照しながら本発明の実施形態について詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

図１は、本発明の第１実施形態に係る半導体装置１０の主要部を概略的に示す。半導体装置１０は、半導体基板１１、素子分離領域１２、ゲート電極１３、ソース／ドレイン領域１４を有する。この半導体装置１０はまた、必要に応じてのＬＤＤ（Lightly Doped Drain）領域１５を有する。ソース／ドレイン領域１４及びＬＤＤ領域１５は、一対のソース／ドレインとして機能し、ゲート電極１３の下の半導体基板１１内に、チャネル領域１６を画成している。図示された半導体装置１０はＰＭＯＳであり、ソース／ドレイン領域１４及びＬＤＤ領域１５はＰ型にドープされ、Ｎ型半導体基板内、あるいはＮ型又はＰ型の半導体基板に形成されたＮウェルなどのＮ型半導体領域内に形成されている。半導体基板１１は、例えばシリコン（Ｓｉ）ウェハ、又はＳＯＩ（Silicon On Insulator）ウェハ等とし得る。素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）であり、同一の半導体基板内に形成された隣接する半導体装置を絶縁分離する。   FIG. 1 schematically shows a main part of a semiconductor device 10 according to a first embodiment of the present invention. The semiconductor device 10 includes a semiconductor substrate 11, an element isolation region 12, a gate electrode 13, and source / drain regions 14. The semiconductor device 10 also has an LDD (Lightly Doped Drain) region 15 as necessary. The source / drain region 14 and the LDD region 15 function as a pair of source / drain, and define a channel region 16 in the semiconductor substrate 11 below the gate electrode 13. The illustrated semiconductor device 10 is a PMOS, and the source / drain region 14 and the LDD region 15 are doped P-type, such as an N-well formed in an N-type semiconductor substrate or an N-type or P-type semiconductor substrate. It is formed in the N-type semiconductor region. The semiconductor substrate 11 may be, for example, a silicon (Si) wafer or an SOI (Silicon On Insulator) wafer. The element isolation region 12 is, for example, STI (Shallow Trench Isolation), and insulates adjacent semiconductor devices formed in the same semiconductor substrate.

ゲート電極１３は、ゲート絶縁膜２１上に形成された、金属ゲート電極層２２及び半導体ゲート電極層２３を有し、半導体装置１０は更に、半導体ゲート電極層２３上に保護膜２４、及びこれらを含む積層体の側壁にサイドウォール２５を有する。ゲート絶縁膜２１は、例えば二酸化シリコン（ＳｉＯ２）層、窒化シリコン（ＳｉＮ）層、ハフニウム酸化物（ＨｆＯ２）等の高誘電率誘電体層、又はこれらの組み合わせを有する。ゲート絶縁膜２１として高誘電率誘電体層を用いる場合、チャネル領域でのキャリア移動度の観点から、ゲート絶縁膜２１は、０．５ｎｍ−０．７ｎｍ程度のＳｉＯ２層とその上の２ｎｍ程度の高誘電率誘電体層との積層とするのが好ましい。金属ゲート電極層２２は、この場合はＰＭＯＳである半導体装置１０の閾値電圧Ｖｔｈを制御するものであり、ＰＭＯＳの動作に適した仕事関数の金属を有する。例えば、図１における金属ゲート電極層２２は、５ｅＶ程度の仕事関数の金属を有する。他の例では、図１における金属ゲート電極層２２は、例えばハフニウム窒化物（ＨｆＮ）、チタン窒化物（ＴｉＮ）又はタンタル窒化物（ＴａＮ）等の導電性金属窒化物を有する。半導体ゲート電極層２３は、ソース／ドレイン領域１４の導電型（Ｐ型）と逆の導電型（Ｎ型）にドープされたポリシリコンを有する。保護膜２４は、サイドウォール２５をマスクとしたソース／ドレイン領域１４への不純物注入時に、半導体ゲート電極層２３に不純物が注入されるのを阻止するのに十分な厚さを有し、例えば、３０ｎｍ程度の厚さのＳｉＮ膜を含む。 The gate electrode 13 includes a metal gate electrode layer 22 and a semiconductor gate electrode layer 23 formed on the gate insulating film 21. The semiconductor device 10 further includes a protective film 24 on the semiconductor gate electrode layer 23, and these layers. Sidewalls 25 are provided on the side walls of the stacked body. The gate insulating film 21 includes, for example, a silicon dioxide (SiO 2 ) layer, a silicon nitride (SiN) layer, a high dielectric constant dielectric layer such as hafnium oxide (HfO 2 ), or a combination thereof. When a high dielectric constant dielectric layer is used as the gate insulating film 21, from the viewpoint of carrier mobility in the channel region, the gate insulating film 21 has an SiO 2 layer of about 0.5 nm to 0.7 nm and an upper layer of about 2 nm. It is preferable to laminate with a high dielectric constant dielectric layer. In this case, the metal gate electrode layer 22 controls the threshold voltage Vth of the semiconductor device 10 which is a PMOS, and has a metal having a work function suitable for the operation of the PMOS. For example, the metal gate electrode layer 22 in FIG. 1 includes a metal having a work function of about 5 eV. In another example, the metal gate electrode layer 22 in FIG. 1 comprises a conductive metal nitride such as hafnium nitride (HfN), titanium nitride (TiN), or tantalum nitride (TaN). The semiconductor gate electrode layer 23 has polysilicon doped with a conductivity type (N type) opposite to that of the source / drain region 14 (P type). The protective film 24 has a thickness sufficient to prevent impurities from being implanted into the semiconductor gate electrode layer 23 when impurities are implanted into the source / drain regions 14 using the sidewalls 25 as a mask. A SiN film having a thickness of about 30 nm is included.

金属ゲート電極層２２は、上述のように、半導体装置１０の閾値電圧を制御する機能も有する。また、金属ゲート電極層２２は、加工の容易性を考慮して、例えば１０ｎｍ程度など、半導体ゲート電極層２３の厚さ（例えば、５０ｎｍ）より小さい厚さに形成されることが好ましい。   The metal gate electrode layer 22 also has a function of controlling the threshold voltage of the semiconductor device 10 as described above. The metal gate electrode layer 22 is preferably formed to have a thickness smaller than the thickness of the semiconductor gate electrode layer 23 (for example, 50 nm) such as about 10 nm in consideration of ease of processing.

半導体装置１０のゲート電極１３は、金属ゲート電極層２２及びＮ型ポリシリコンゲート電極層２３を含む積層ゲート電極を有する。これにより、ＰＭＯＳトランジスタである半導体装置１０のゲート電極に負電圧が印加され、ＰＭＯＳトランジスタである半導体装置１０がオンとなる状態において、Ｎ型ポリシリコンゲート電極層２３中のキャリアは金属ゲート電極層側に移動するため、空乏化の問題が発生しない。従って、Ｎ型ポリシリコンの半導体ゲート電極層２３と金属ゲート電極層２２との電気的接続が確保される。   The gate electrode 13 of the semiconductor device 10 has a stacked gate electrode including a metal gate electrode layer 22 and an N-type polysilicon gate electrode layer 23. Thus, in the state where a negative voltage is applied to the gate electrode of the semiconductor device 10 which is a PMOS transistor and the semiconductor device 10 which is a PMOS transistor is turned on, carriers in the N-type polysilicon gate electrode layer 23 are metal gate electrode layers. The problem of depletion does not occur. Accordingly, electrical connection between the semiconductor gate electrode layer 23 of N-type polysilicon and the metal gate electrode layer 22 is ensured.

以上、本発明の第１実施形態に係る半導体装置１０を、ＰＭＯＳを参照して説明した。しかしながら、この第１実施形態はＮＭＯＳにも同様に適用可能である。その場合、Ｎ型及びＰ型の各導電型は逆にされる。すなわち、ソース／ドレイン領域１４及びＬＤＤ領域１５はＮ型、半導体ゲート電極層２３はＰ型にドープされる。また、この場合、金属ゲート電極層２２は、ＮＭＯＳの動作に適した仕事関数を有する金属から成る。例えば、ＮＭＯＳの金属ゲート電極層２２は、４ｅＶ程度の仕事関数を有する金属を有する。他の例では、ＮＭＯＳの金属ゲート電極層２２は、例えばハフニウム炭化物（ＨｆＣ）、チタン炭化物（ＴｉＣ）又はタンタル炭化物（ＴａＣ）等の導電性金属炭化物を有する。さらに、半導体装置１０は、所謂ポケット領域等を有していてもよい。   The semiconductor device 10 according to the first embodiment of the present invention has been described above with reference to the PMOS. However, the first embodiment can be similarly applied to the NMOS. In that case, the N-type and P-type conductivity types are reversed. That is, the source / drain region 14 and the LDD region 15 are doped N-type, and the semiconductor gate electrode layer 23 is doped P-type. In this case, the metal gate electrode layer 22 is made of a metal having a work function suitable for NMOS operation. For example, the NMOS metal gate electrode layer 22 includes a metal having a work function of about 4 eV. In another example, the NMOS metal gate electrode layer 22 comprises a conductive metal carbide such as hafnium carbide (HfC), titanium carbide (TiC), or tantalum carbide (TaC). Furthermore, the semiconductor device 10 may have a so-called pocket region or the like.

続いて、図２を用いて、図１の半導体装置１０の製造方法を説明する。図２において、図１と同一の構成要素には同一の参照符号を用いる。   Next, a method for manufacturing the semiconductor device 10 of FIG. 1 will be described with reference to FIG. In FIG. 2, the same reference numerals are used for the same components as in FIG.

先ず図２（ａ）に示すように、例えばシリコンウェハである半導体基板１１に素子分離領域としてＳＴＩ１２を形成した後、半導体基板１１の全面に、後にゲート酸化膜２１に画成される絶縁層２１’を形成する。半導体基板１１は、必要に応じて、形成されるＰＭＯＳ又はＮＭＯＳに対応したＮウェル又はＰウェルを有する。ＳＴＩ１２の形成方法は、当業者に周知であり、ここでは説明を要しない。絶縁層２１’は、例えば、熱酸化により成長されたＳｉＯ２層、化学的気相成長（ＣＶＤ）法により堆積されたＳｉＯ２層、ＳｉＮ層、若しくはＨｆＯ２等の高誘電率誘電体層、又はこれらの組み合わせを有する。 First, as shown in FIG. 2A, after an STI 12 is formed as an element isolation region on a semiconductor substrate 11 that is, for example, a silicon wafer, an insulating layer 21 that is later defined by a gate oxide film 21 is formed on the entire surface of the semiconductor substrate 11. 'Form. The semiconductor substrate 11 has an N well or a P well corresponding to the formed PMOS or NMOS as necessary. The method of forming STI 12 is well known to those skilled in the art and need not be described here. Insulating layer 21 ', for example, SiO 2 layer, which is grown by thermal oxidation, chemical vapor deposition (CVD) SiO 2 layer deposited by technique, SiN layer, or the high-k dielectric layer such as HfO 2, Or a combination thereof.

次に、図２（ｂ）に示すように、後に金属ゲート電極層２２に形成される金属層２２’、半導体ゲート電極層２３に形成される半導体層２３’、及び保護膜２４に形成される例えばＳｉＮ膜から成る絶縁層２４’を堆積する。さらに、絶縁層２４’上に、パターニングされたレジスト層２６を形成する。金属層２２’は、例えば、ＨｆＮ、ＴｉＮ又はＴａＮ等の導電性金属窒化物であってもよく、その場合、物理的気相成長（ＰＶＤ）法又は原子層堆積（ＡＬＤ）法によって、例えば１０ｎｍの厚さに成膜し得る。ＳｉＮ層２４’は、例えばＮＨ３及びＳｉＨ４の混合ガスを用いたＣＶＤ法によって、例えば３０ｎｍの厚さに成膜し得る。レジスト層２６は、例えば、周知のフォトリソグラフィによってパターニングし得る。 Next, as shown in FIG. 2B, a metal layer 22 ′ to be formed later on the metal gate electrode layer 22, a semiconductor layer 23 ′ formed on the semiconductor gate electrode layer 23, and a protective film 24 are formed. For example, an insulating layer 24 ′ made of a SiN film is deposited. Further, a patterned resist layer 26 is formed on the insulating layer 24 ′. The metal layer 22 ′ may be, for example, a conductive metal nitride such as HfN, TiN or TaN, in which case, for example, 10 nm by physical vapor deposition (PVD) or atomic layer deposition (ALD). The film can be formed to a thickness. The SiN layer 24 ′ can be formed to a thickness of, for example, 30 nm by, for example, a CVD method using a mixed gas of NH 3 and SiH 4 . The resist layer 26 can be patterned by, for example, well-known photolithography.

半導体層２３’は、ポリシリコンとしてもよく、その場合、例えばＳｉＨ４ガスを用いたＣＶＤ法によって、例えば５８０℃の温度で５０ｎｍの厚さに成膜し得る。半導体層２３’は、堆積時に、あるいは堆積後のイオン注入によって、ＰＭＯＳの場合はリン（Ｐ）又はヒ素（Ａｓ）等のＮ型不純物、ＮＭＯＳの場合にはボロン（Ｂ）等のＰ型不純物でドープされる。 The semiconductor layer 23 ′ may be polysilicon, and in that case, the semiconductor layer 23 ′ can be formed to a thickness of, for example, 50 nm at a temperature of 580 ° C., for example, by a CVD method using SiH 4 gas. The semiconductor layer 23 ′ is formed by N-type impurities such as phosphorus (P) or arsenic (As) in the case of PMOS, and P-type impurities such as boron (B) in the case of NMOS by deposition or after ion implantation. Doped with.

次に、図２（ｃ）に示すように、レジスト層２６をマスクとして用いて、ゲート絶縁膜２１、金属ゲート電極層２２、半導体ゲート電極層２３及び保護膜２４を含んだ積層体を形成する。さらに、必要に応じて、イオン注入２７によってＬＤＤ領域１５を形成し、レジスト層２６を除去する。この積層体（２１−２４）の形成は、反応性イオンエッチング（ＲＩＥ）等のエッチングを用いて行い得る。代替的に、レジスト層２６をマスクとしたエッチングによって保護膜２４を画成した後にレジスト層２６を除去し、保護膜２４をハードマスクとして残りの層をエッチングしてもよい。なお、図２においては、この段階で絶縁層２１’をエッチングしているが、絶縁層２１’は、後のサイドウォール２５形成の工程で除去してもよい。   Next, as illustrated in FIG. 2C, a stacked body including the gate insulating film 21, the metal gate electrode layer 22, the semiconductor gate electrode layer 23, and the protective film 24 is formed using the resist layer 26 as a mask. . Further, if necessary, the LDD region 15 is formed by ion implantation 27, and the resist layer 26 is removed. Formation of this laminated body (21-24) can be performed using etching, such as reactive ion etching (RIE). Alternatively, after the protective film 24 is defined by etching using the resist layer 26 as a mask, the resist layer 26 may be removed, and the remaining layers may be etched using the protective film 24 as a hard mask. In FIG. 2, the insulating layer 21 ′ is etched at this stage, but the insulating layer 21 ′ may be removed in a later step of forming the sidewall 25.

イオン注入２７によるＬＤＤ領域１５の形成は、レジスト層２６及び／又は積層体（２１−２４）をマスクとして、例えば、ＰＭＯＳの場合はＢを１ｋｅＶの加速エネルギー、１×１０１５ｃｍ−２のドーズ量で、ＮＭＯＳの場合にはＡｓを４ｋｅＶの加速エネルギー、１×１０１５ｃｍ−２のドーズ量で、半導体基板１１に注入して行う。さらに、この段階で、ポケット注入を行ってもよい。これは、例えば、ＰＭＯＳの場合はＡｓを８０ｋｅＶの加速エネルギー、２×１０１３ｃｍ−２のドーズ量で、ＮＭＯＳの場合にはＢを１０ｋｅＶの加速エネルギー、２×１０１３ｃｍ−２のドーズ量で、半導体基板１１に注入して行う。 The formation of the LDD region 15 by the ion implantation 27 is performed using the resist layer 26 and / or the stacked body (21-24) as a mask, for example, in the case of PMOS, B is an acceleration energy of 1 keV and a dose of 1 × 10 15 cm −2 . In the case of NMOS, As is implanted into the semiconductor substrate 11 with an acceleration energy of 4 keV and a dose amount of 1 × 10 15 cm −2 . Further, pocket injection may be performed at this stage. For example, in the case of PMOS, As is an acceleration energy of 80 keV and a dose amount of 2 × 10 13 cm −2 , and in the case of NMOS, B is an acceleration energy of 10 keV and a dose amount of 2 × 10 13 cm −2 . Then, it is injected into the semiconductor substrate 11.

そして、図２（ｄ）に示すように、積層体（２１−２４）の両側の側壁にサイドウォール２５を形成し、イオン注入２８及びその後の熱処理によってソース／ドレイン領域１４を形成する。サイドウォール２５の形成は、例えば、積層体（２１−２４）の上方及び側方を含めて半導体基板１１の全面にＳｉＯ２膜などの絶縁膜を堆積した後、この絶縁膜を異方性エッチングすることによって行うことができる。イオン注入２８は、例えば、ＰＭＯＳの場合はＢを５ｋｅＶの加速エネルギー、５×１０１５ｃｍ−２のドーズ量で、ＮＭＯＳの場合にはＰを２０ｋｅＶの加速エネルギー、７×１０１５ｃｍ−２のドーズ量で、半導体基板１１に注入して行う。このとき、図２（ｂ）の段階で不純物がドープされた半導体ゲート電極層２３は、保護膜２４によってイオン注入２８から保護される。すなわち、ＰＭＯＳの場合には、半導体ゲート電極層２３はＮ型、ソース／ドレイン領域１４はＰ型にドープされ、ＮＭＯＳの場合には、半導体ゲート電極層２３はＰ型、ソース／ドレイン領域１４はＮ型にドープされる。イオン注入２８後の熱処理は、ソース／ドレイン領域１４に注入された不純物が活性化されるように、例えば急速熱アニール（ＲＴＡ）によって行うことができる。以上の工程群により、図１の半導体装置１０が得られる。 Then, as shown in FIG. 2D, sidewalls 25 are formed on the sidewalls on both sides of the laminate (21-24), and the source / drain regions 14 are formed by ion implantation 28 and subsequent heat treatment. For example, the sidewall 25 is formed by depositing an insulating film such as a SiO 2 film on the entire surface of the semiconductor substrate 11 including the upper side and the side of the stacked body (21-24) and then anisotropically etching the insulating film. Can be done. In the case of PMOS, for example, B is 5 keV acceleration energy and 5 × 10 15 cm −2 in the case of PMOS, and P is 20 keV acceleration energy and 7 × 10 15 cm −2 in the case of NMOS. This is performed by implanting the semiconductor substrate 11 in a dose amount. At this time, the semiconductor gate electrode layer 23 doped with impurities in the stage of FIG. 2B is protected from the ion implantation 28 by the protective film 24. That is, in the case of PMOS, the semiconductor gate electrode layer 23 is doped N-type and the source / drain region 14 is doped in P-type. In the case of NMOS, the semiconductor gate electrode layer 23 is P-type and the source / drain region 14 is doped. N-type doped. The heat treatment after the ion implantation 28 can be performed by, for example, rapid thermal annealing (RTA) so that the impurities implanted into the source / drain regions 14 are activated. The semiconductor device 10 of FIG. 1 is obtained by the above process group.

続いて、図３及び図４を用いて、本発明の第１実施形態に係る半導体装置１０の変形例を説明する。図３及び図４において、図１及び図２と同一の構成要素には同一の参照符号を用いる。   Subsequently, a modification of the semiconductor device 10 according to the first embodiment of the present invention will be described with reference to FIGS. 3 and 4. 3 and 4, the same reference numerals are used for the same components as those in FIGS. 1 and 2.

図３に示す半導体装置３０は、図１の半導体装置１０と、ゲート電極３３上に保護膜２４に代えて金属半導体化合物層３４を有する点、及びソース／ドレイン領域１４に金属半導体化合物層３９を有する点を除いて同様である。   The semiconductor device 30 shown in FIG. 3 is different from the semiconductor device 10 shown in FIG. 1 in that a metal semiconductor compound layer 34 is provided on the gate electrode 33 instead of the protective film 24, and a metal semiconductor compound layer 39 is provided in the source / drain regions 14. It is the same except that it has.

金属半導体化合物層３４は、例えば、ニッケル（Ｎｉ）シリサイド、コバルト（Ｃｏ）シリサイド又はタングステン（Ｗ）シリサイド等の金属シリサイドを含み、金属ゲート電極層２２及び半導体ゲート電極層２３とともにゲート電極を構成する。金属ゲート電極層２２、及び例えばポリシリコンを含む半導体ゲート電極層２３の上に、低抵抗の金属シリサイド層を有することにより、この半導体装置３０は図１の半導体装置１０より低抵抗のゲート電極を実現することが可能である。特に、金属ゲート電極層２２が上述のような金属窒化物又は金属炭化物から成る場合など、金属ゲート電極層２２より低抵抗の金属半導体化合物層３４を形成することが好ましい。なお、金属半導体化合物層３４が厚いほど全体としてのゲート抵抗が低減されるが、製造プロセスの観点から、金属半導体化合物層３４と３９とは同一工程にて形成することが好ましい。その場合、金属半導体化合物層３４の厚さは、ソース／ドレイン領域１４に適したシリサイド化プロセスによって制約されるため、半導体ゲート電極層２３は部分的にのみシリサイド化され、シリサイド化されない部分が残存することになる。   The metal semiconductor compound layer 34 includes, for example, metal silicide such as nickel (Ni) silicide, cobalt (Co) silicide, or tungsten (W) silicide, and constitutes a gate electrode together with the metal gate electrode layer 22 and the semiconductor gate electrode layer 23. . By having a low-resistance metal silicide layer on the metal gate electrode layer 22 and the semiconductor gate electrode layer 23 including, for example, polysilicon, the semiconductor device 30 has a lower resistance gate electrode than the semiconductor device 10 of FIG. It is possible to realize. In particular, it is preferable to form the metal semiconductor compound layer 34 having a resistance lower than that of the metal gate electrode layer 22 when the metal gate electrode layer 22 is made of the above-described metal nitride or metal carbide. In addition, although the gate resistance as a whole is reduced as the metal semiconductor compound layer 34 is thicker, the metal semiconductor compound layers 34 and 39 are preferably formed in the same process from the viewpoint of the manufacturing process. In that case, since the thickness of the metal semiconductor compound layer 34 is restricted by a silicidation process suitable for the source / drain region 14, the semiconductor gate electrode layer 23 is only partially silicidized, and a portion that is not silicidized remains. Will do.

図４は、図３の半導体装置３０の製造方法を示す。半導体装置３０の製造方法は、図２（ａ）−（ｄ）に示された半導体装置１０の製造方法を含み、図４（ａ）の工程は図２（ｄ）の工程に続くものである。   FIG. 4 shows a method for manufacturing the semiconductor device 30 of FIG. The manufacturing method of the semiconductor device 30 includes the manufacturing method of the semiconductor device 10 shown in FIGS. 2A to 2D, and the process of FIG. 4A is a process following the process of FIG. .

図４（ａ）に示すように、先ず、半導体ゲート電極層２３上の保護膜２４を除去する。この除去は、例えば、保護膜２４がＳｉＮから成り、サイドウォール２５がＳｉＯ２から成る場合、ＳｉＮとＳｉＯ２との間で選択性を有するエッチングによって行うことができる。 As shown in FIG. 4A, first, the protective film 24 on the semiconductor gate electrode layer 23 is removed. For example, when the protective film 24 is made of SiN and the sidewall 25 is made of SiO 2 , this removal can be performed by etching having selectivity between SiN and SiO 2 .

次に、図４（ｂ）に示すように、半導体ゲート電極層２３上の金属半導体化合物層３４及びソース／ドレイン領域１４上部の金属半導体化合物層３９を形成する。金属半導体化合物層３４及び３９の形成は、図４（ａ）の構造の全面に、Ｎｉ、Ｃｏ又はＷ等の高融点金属を堆積し、この金属のシリサイドを形成するのに適した温度で熱処理することにより行うことができる。例えば、スパッタ法によってＮｉを厚さ５ｎｍに堆積した後に熱処理を加えることで、半導体ゲート電極層２３の上部及びソース／ドレイン領域１４の上部がニッケルシリサイド層３４及び３９に変換される。また、シリサイド層を均一に形成するために、ＮｉにＰｔを添加してもよい。   Next, as shown in FIG. 4B, a metal semiconductor compound layer 34 on the semiconductor gate electrode layer 23 and a metal semiconductor compound layer 39 on the source / drain region 14 are formed. The metal semiconductor compound layers 34 and 39 are formed by depositing a refractory metal such as Ni, Co or W on the entire surface of the structure shown in FIG. 4A, and performing a heat treatment at a temperature suitable for forming a silicide of the metal. This can be done. For example, by depositing Ni to a thickness of 5 nm by sputtering and then applying heat treatment, the upper part of the semiconductor gate electrode layer 23 and the upper part of the source / drain region 14 are converted into nickel silicide layers 34 and 39. Further, Pt may be added to Ni in order to form a silicide layer uniformly.

なお、金属半導体化合物層３４及び３９は、異なる工程で、異なる金属を用いて、あるいは、異なる厚さに形成することも可能である。例えば、ゲート抵抗の低減の観点から、金属半導体化合物層３４を金属半導体化合物層３９より厚く形成してもよい。   Note that the metal semiconductor compound layers 34 and 39 can be formed in different steps using different metals or in different thicknesses. For example, the metal semiconductor compound layer 34 may be formed thicker than the metal semiconductor compound layer 39 from the viewpoint of reducing gate resistance.

また、ソース／ドレイン領域１４の金属半導体化合物層３９は、ゲート抵抗低減の観点からは必ずしも必要なものではない。   Further, the metal semiconductor compound layer 39 in the source / drain region 14 is not always necessary from the viewpoint of reducing the gate resistance.

以上、本発明の一実施形態に係るＰＭＯＳ及びＮＭＯＳの構造及びその製造方法を説明した。続いて、ＰＭＯＳ及びＣＭＯＳの双方を有する相補型ＭＯＳＦＥＴ（ＣＭＯＳ）への本発明の適用を説明する。   The structure of the PMOS and NMOS and the manufacturing method thereof according to an embodiment of the present invention have been described above. Subsequently, application of the present invention to a complementary MOSFET (CMOS) having both PMOS and CMOS will be described.

図５は、本発明の第２実施形態に係るＣＭＯＳ型半導体装置５０の主要部を概略的に示す。ＣＭＯＳ型半導体装置５０は、ＰＭＯＳ５０ａ及びＮＭＯＳ５０ｂを有し、これらのＭＯＳＦＥＴ５０ａ、５０ｂは、それぞれ、半導体基板５１内の素子分離領域５２によって隔てられたＮ型半導体領域、Ｐ型半導体領域に形成されている。ＰＭＯＳ５０ａ、ＮＭＯＳ５０ｂは、それぞれ、ゲート電極５３ａ、５３ｂと、ソース／ドレイン領域５４ａ、５４ｂと、必要に応じてのＬＤＤ領域５５ａ、５５ｂとを有する。ＰＭＯＳ５０ａのソース／ドレイン領域５４ａ及びＬＤＤ領域５５ａはＰ型にドープされ、ＮＭＯＳ５０ｂのソース／ドレイン領域５４ｂ及びＬＤＤ領域５５ｂはＮ型にドープされている。半導体基板５１は、例えばＳｉウェハ、又はＳＯＩウェハ等とし得る。素子分離領域１２は、例えばＳＴＩであり、ＰＭＯＳ５０ａとＮＭＯＳ５０ｂとを絶縁分離する。   FIG. 5 schematically shows a main part of a CMOS type semiconductor device 50 according to the second embodiment of the present invention. The CMOS semiconductor device 50 includes a PMOS 50a and an NMOS 50b, and these MOSFETs 50a and 50b are formed in an N-type semiconductor region and a P-type semiconductor region separated by an element isolation region 52 in the semiconductor substrate 51, respectively. . The PMOS 50a and NMOS 50b have gate electrodes 53a and 53b, source / drain regions 54a and 54b, and LDD regions 55a and 55b as needed. The source / drain region 54a and the LDD region 55a of the PMOS 50a are doped P-type, and the source / drain region 54b and the LDD region 55b of the NMOS 50b are doped N-type. The semiconductor substrate 51 can be, for example, a Si wafer or an SOI wafer. The element isolation region 12 is an STI, for example, and insulates and isolates the PMOS 50a and the NMOS 50b.

ＰＭＯＳ５０ａのゲート電極５３ａは、金属ゲート電極層６２ａ及び半導体ゲート電極層６３ａを含む。ＰＭＯＳ５０ａは更に、ゲート電極５３ａ下のゲート絶縁膜６１、ゲート電極５３ａ上の保護膜６４、及びこれらを含む積層体の側壁に形成されたサイドウォール６５を有する。金属ゲート電極層６２ａは、ＰＭＯＳ５０ａの動作に適した仕事関数を有する金属から成る。例えば、金属ゲート電極層６２ａは、５ｅＶ程度の仕事関数を有する金属、又はＨｆＮ、ＴｉＮ若しくはＴａＮ等の導電性金属窒化物を有する。半導体ゲート電極層６３ａは、ソース／ドレイン領域５４ａの導電型（Ｐ型）と逆の導電型（Ｎ型）に高濃度にドープされたポリシリコンを有する。   The gate electrode 53a of the PMOS 50a includes a metal gate electrode layer 62a and a semiconductor gate electrode layer 63a. The PMOS 50a further includes a gate insulating film 61 below the gate electrode 53a, a protective film 64 on the gate electrode 53a, and a side wall 65 formed on the side wall of the stacked body including these. The metal gate electrode layer 62a is made of a metal having a work function suitable for the operation of the PMOS 50a. For example, the metal gate electrode layer 62a includes a metal having a work function of about 5 eV, or a conductive metal nitride such as HfN, TiN, or TaN. The semiconductor gate electrode layer 63a has polysilicon doped with a high conductivity type (N type) opposite to the conductivity type (P type) of the source / drain region 54a.

一方、ＮＭＯＳ５０ｂのゲート電極５３ｂは、金属ゲート電極層６２ｂ及び半導体ゲート電極層６３ｂを含む。ＮＭＯＳ５０ｂは更に、ゲート電極５３ｂ下のゲート絶縁膜６１、ゲート電極５３ｂ上の保護膜６４、及びこれらを含む積層体の側壁に形成されたサイドウォール６５を有する。金属ゲート電極層６２ｂは、ＮＭＯＳ５０ｂの動作に適した仕事関数を有する金属から成る。例えば、金属ゲート電極層６２ｂは、４ｅＶ程度の仕事関数を有する金属、又はＨｆＣ、ＴｉＣ若しくはＴａＣ等の導電性金属炭化物を有する。半導体ゲート電極層６３ｂは、ソース／ドレイン領域５４ｂの導電型（Ｎ型）と逆の導電型（Ｐ型）に高濃度にドープされたポリシリコンを有する。   On the other hand, the gate electrode 53b of the NMOS 50b includes a metal gate electrode layer 62b and a semiconductor gate electrode layer 63b. The NMOS 50b further includes a gate insulating film 61 below the gate electrode 53b, a protective film 64 on the gate electrode 53b, and a sidewall 65 formed on the side wall of the stacked body including these. The metal gate electrode layer 62b is made of a metal having a work function suitable for the operation of the NMOS 50b. For example, the metal gate electrode layer 62b includes a metal having a work function of about 4 eV, or a conductive metal carbide such as HfC, TiC, or TaC. The semiconductor gate electrode layer 63b has polysilicon doped with a high conductivity type (P type) opposite to the conductivity type (N type) of the source / drain region 54b.

また、ＰＭＯＳ５０ａ及びＮＭＯＳ５０ｂそれぞれの金属ゲート電極層６２ａ及び６２ｂは、例えば１０ｎｍ程度など、それぞれの半導体ゲート電極層６３ａ及び６３ｂの厚さ（例えば、５０ｎｍ）より小さい厚さに形成されるのが好ましい。   The metal gate electrode layers 62a and 62b of the PMOS 50a and NMOS 50b are preferably formed to a thickness smaller than the thickness (for example, 50 nm) of the respective semiconductor gate electrode layers 63a and 63b, such as about 10 nm.

ＣＭＯＳ型半導体装置５０においては、ＰＭＯＳ５０ａのゲート電極５３ａは、金属ゲート電極層６２ａ及びＮ型ポリシリコンゲート電極層６３ａを含む積層ゲート電極を有する。また、ＮＭＯＳ５０ｂのゲート電極５３ｂは、金属ゲート電極層６２ｂ及びＰ型ポリシリコンゲート電極層６３ｂを含む積層ゲート電極を有する。これにより、ＰＭＯＳ５０ａ及びＮＭＯＳ５０ｂそれぞれのオン状態において、ポリシリコンゲート電極層６３ａ及び６３ｂには空乏化の問題が発生しない。   In the CMOS type semiconductor device 50, the gate electrode 53a of the PMOS 50a has a stacked gate electrode including a metal gate electrode layer 62a and an N type polysilicon gate electrode layer 63a. The gate electrode 53b of the NMOS 50b has a stacked gate electrode including a metal gate electrode layer 62b and a P-type polysilicon gate electrode layer 63b. Thus, the depletion problem does not occur in the polysilicon gate electrode layers 63a and 63b in the ON state of the PMOS 50a and the NMOS 50b, respectively.

なお、ゲート絶縁膜６１、保護膜６４、サイドウォール６５の材料及び厚さなどは、図１のＰＭＯＳ１０を参照して説明されたものと同様とし得る。しかしながら、これらの構造の材料及び厚さなどは、必要に応じて、ＰＭＯＳ５０ａとＮＭＯＳ５０ｂとで異なるように選定されてもよい。また、ＣＭＯＳ型半導体装置５０は、所謂ポケット領域等を有していてもよい。   The materials and thicknesses of the gate insulating film 61, the protective film 64, and the sidewall 65 can be the same as those described with reference to the PMOS 10 in FIG. However, the materials and thicknesses of these structures may be selected to be different between the PMOS 50a and the NMOS 50b as necessary. The CMOS semiconductor device 50 may have a so-called pocket region or the like.

続いて、図６及び図７を用いて、図５のＣＭＯＳ型半導体装置５０の製造方法を説明する。図６及び図７において、図５と同一の構成要素には同一の参照符号を用いる。また、図２に示されたＰＭＯＳ又はＮＭＯＳの製造方法と共通する事項については詳細には説明しない。   Next, a method for manufacturing the CMOS type semiconductor device 50 of FIG. 5 will be described with reference to FIGS. 6 and 7, the same reference numerals are used for the same components as in FIG. Further, matters common to the manufacturing method of the PMOS or NMOS shown in FIG. 2 will not be described in detail.

先ず図６（ａ）に示すように、半導体基板５１に素子分離領域としてＳＴＩ５２を形成した後、半導体基板５１の全面に、絶縁層６１’、金属層６２ａ’、及び誘電体層６６を順次形成し、レジスト層６７の塗布・パターニングを行う。半導体基板５１は、例えばシリコンウェハであり、ＰＭＯＳが形成されるＮ型のＰＭＯＳ領域と、ＮＭＯＳが形成されるＰ型のＮＭＯＳ領域とを有している。絶縁層６１’は、後にＰＭＯＳ及びＮＭＯＳのゲート絶縁膜に形成される層であり、例えば、ＳｉＯ２層、ＳｉＮ層、若しくはＨｆＯ２等の高誘電率誘電体層、又はこれらの組み合わせを有する。金属層６２ａ’は、例えば、厚さ１０ｎｍのＨｆＮ層から成る。誘電体層６６は後に除去される層であり、例えばＳｉＮから成る。レジスト層６７は、ＰＭＯＳ領域を覆い且つＮＭＯＳ領域を露出させるようにパターニングされる。 First, as shown in FIG. 6A, after an STI 52 is formed as an element isolation region in a semiconductor substrate 51, an insulating layer 61 ′, a metal layer 62a ′, and a dielectric layer 66 are sequentially formed on the entire surface of the semiconductor substrate 51. Then, the resist layer 67 is applied and patterned. The semiconductor substrate 51 is, for example, a silicon wafer, and has an N-type PMOS region where a PMOS is formed and a P-type NMOS region where an NMOS is formed. The insulating layer 61 ′ is a layer to be formed later on the gate insulating films of PMOS and NMOS, and includes, for example, a high dielectric constant dielectric layer such as SiO 2 layer, SiN layer, HfO 2 , or a combination thereof. The metal layer 62a ′ is made of, for example, an HfN layer having a thickness of 10 nm. The dielectric layer 66 is a layer to be removed later, and is made of, for example, SiN. The resist layer 67 is patterned so as to cover the PMOS region and expose the NMOS region.

次に、誘電体層６６及び金属層６２ａ’のパターニングにより、図６（ｂ）に示すようにＰＭＯＳ領域上にのみ誘電体層６６及び金属層６２ａ’を残存させる。金属層６２ａ’は、例えば、硝酸アンモニウムを用いてエッチングすることができる。   Next, by patterning the dielectric layer 66 and the metal layer 62a ', the dielectric layer 66 and the metal layer 62a' are left only on the PMOS region as shown in FIG. 6B. The metal layer 62a 'can be etched using, for example, ammonium nitrate.

次に、図６（ｃ）に示すように、図６（ｂ）の構造上に、金属層６２ｂ’、及び誘電体層６８を形成し、レジスト層６９の塗布・パターニングを行う。金属層６２ｂ’は、例えば、厚さ１０ｎｍのＨｆＣ層から成る。誘電体層６８は後に除去される層であり、例えばＳｉＮから成る。レジスト層６９は、ＮＭＯＳ領域を覆い且つＰＭＯＳ領域を露出させるようにパターニングされる。   Next, as shown in FIG. 6C, a metal layer 62b 'and a dielectric layer 68 are formed on the structure of FIG. 6B, and a resist layer 69 is applied and patterned. The metal layer 62b 'is made of, for example, an HfC layer having a thickness of 10 nm. The dielectric layer 68 is a layer to be removed later, and is made of, for example, SiN. The resist layer 69 is patterned to cover the NMOS region and expose the PMOS region.

次に、図６（ｂ）の工程と同様にして、誘電体層６８及び金属層６２ｂ’のパターニングにより、図６（ｄ）に示すようにＮＭＯＳ領域上にのみ誘電体層６８及び金属層６２ｂ’を残存させる。これにより、ＰＭＯＳ領域上には絶縁層６１’、金属層６２ａ’及び誘電体層６６が積層され、ＮＭＯＳ領域上には絶縁層６１’、金属層６２ｂ’及び誘電体層６８が積層された構造が得られる。   Next, in the same manner as in the step of FIG. 6B, the dielectric layer 68 and the metal layer 62b ′ are patterned only on the NMOS region as shown in FIG. 6D by patterning the dielectric layer 68 and the metal layer 62b ′. 'Remain. Thus, an insulating layer 61 ′, a metal layer 62a ′, and a dielectric layer 66 are stacked on the PMOS region, and an insulating layer 61 ′, a metal layer 62b ′, and a dielectric layer 68 are stacked on the NMOS region. Is obtained.

続いて、図７（ａ）に示すように、ＰＭＯＳ領域上の誘電体層６６の除去と、Ｎ型にドープされたポリシリコン層６３ａ’の全面堆積と、誘電体層６４’の堆積及びパターニングとを行う。Ｎ型のポリシリコン層６３ａ’は、好ましくは、Ｐ又はＡｓでドープされる。誘電体層６４’は例えば、ＳｉＮ膜を有し、フォトリソグラフィ及びエッチングを用いて、ＰＭＯＳ領域を覆い且つＮＭＯＳ領域を露出させるようにパターニングされる。   Subsequently, as shown in FIG. 7A, the removal of the dielectric layer 66 on the PMOS region, the entire deposition of the N-type doped polysilicon layer 63a ′, and the deposition and patterning of the dielectric layer 64 ′. And do. The N-type polysilicon layer 63a 'is preferably doped with P or As. The dielectric layer 64 ′ includes, for example, a SiN film, and is patterned using photolithography and etching so as to cover the PMOS region and expose the NMOS region.

次に、図７（ｂ）に示すように、誘電体層６４’をマスクとして、ＮＭＯＳ領域上のポリシリコン層６３ａ’及び誘電体層６８を除去する。   Next, as shown in FIG. 7B, the polysilicon layer 63a 'and the dielectric layer 68 on the NMOS region are removed using the dielectric layer 64' as a mask.

次に、図７（ｃ）に示すように、Ｐ型にドープされたポリシリコン層６３ｂ’の全面堆積と、誘電体層６４’の堆積及びパターニングと、ＰＭＯＳ領域上のポリシリコン層６３ｂ’の除去を行う。Ｐ型のポリシリコン層６３ｂ’は、好ましくは、Ｂでドープされる。ここで堆積された誘電体層６４’は、ＰＭＯＳ領域上のポリシリコン層６３ｂ’の除去のため、ＮＭＯＳ領域を覆い且つＰＭＯＳ領域を露出させるようにパターニングされる。また、ここで堆積された誘電体層６４’は、図７（ａ）の工程で堆積された誘電体層と同一の材料（例えば、ＳｉＮ）及び実質的に同一の厚さ（例えば、３０ｎｍ）とし得る。これにより、ＰＭＯＳ領域上には絶縁層６１’、金属層６２ａ’、Ｎ型ポリシリコン層６３ａ’及び誘電体層６４’が積層され、ＮＭＯＳ領域上には絶縁層６１’、金属層６２ｂ’、Ｐ型ポリシリコン層６３ｂ’及び誘電体層６４’が積層された構造が得られる。   Next, as shown in FIG. 7C, the entire surface of the P-type doped polysilicon layer 63b ′, the deposition and patterning of the dielectric layer 64 ′, and the polysilicon layer 63b ′ on the PMOS region are formed. Remove. The P-type polysilicon layer 63b 'is preferably doped with B. The deposited dielectric layer 64 'is patterned so as to cover the NMOS region and expose the PMOS region in order to remove the polysilicon layer 63b' on the PMOS region. The dielectric layer 64 ′ deposited here has the same material (for example, SiN) and substantially the same thickness (for example, 30 nm) as the dielectric layer deposited in the step of FIG. It can be. Thus, the insulating layer 61 ′, the metal layer 62a ′, the N-type polysilicon layer 63a ′, and the dielectric layer 64 ′ are stacked on the PMOS region, and the insulating layer 61 ′, the metal layer 62b ′, A structure in which a P-type polysilicon layer 63b ′ and a dielectric layer 64 ′ are stacked is obtained.

次に、図７（ｄ）に示すように、ＰＭＯＳ領域において、図２（ｂ）−（ｄ）を参照して説明されたようにして、積層構造のパターニング、ＬＤＤ領域５５ａのイオン注入、サイドウォール６５の形成、及びソース／ドレイン領域５４ａのイオン注入を行う。この間、ＮＭＯＳ領域をフォトレジストで覆ったままにすることにより、ＮＭＯＳ領域をエッチングやイオン注入から保護することができる。   Next, as shown in FIG. 7D, in the PMOS region, as described with reference to FIGS. 2B to 2D, the patterning of the stacked structure, the ion implantation of the LDD region 55a, and the side are performed. Formation of the wall 65 and ion implantation of the source / drain region 54a are performed. During this time, the NMOS region can be protected from etching and ion implantation by leaving the NMOS region covered with the photoresist.

そして、図７（ｅ）に示すように、ＮＭＯＳ領域において、図２（ｂ）−（ｄ）を参照して説明されたようにして、積層構造のパターニング、ＬＤＤ領域５５ｂのイオン注入、サイドウォール６５の形成、及びソース／ドレイン領域５４ｂのイオン注入を行う。この間、ＰＭＯＳ領域をフォトレジストで覆ったままにすることにより、ＰＭＯＳ領域をエッチングやイオン注入から保護することができる。以上の工程群により、図５のＣＭＯＳ型半導体装置５０が得られる。   Then, as shown in FIG. 7E, in the NMOS region, as described with reference to FIGS. 2B to 2D, the patterning of the stacked structure, the ion implantation of the LDD region 55b, the sidewalls are performed. 65 and ion implantation of the source / drain region 54b are performed. During this time, the PMOS region can be protected from etching and ion implantation by leaving the PMOS region covered with a photoresist. Through the above process group, the CMOS type semiconductor device 50 of FIG. 5 is obtained.

図６及び図７に示したＣＭＯＳ型半導体装置５０の製造方法によれば、ＰＭＯＳ５０ａ及びＮＭＯＳ５０ｂの半導体ゲート電極層６３ａ及び６３ｂは、それぞれ、ポリシリコン層６３ａ’及び６３ｂ’の堆積時にＮ型及びＰ型にドープされる。そして、保護膜６４はソース／ドレイン領域５４ａ及び５４ｂを形成する際のイオン注入工程において、半導体ゲート電極層６３ａ及び６３ｂにイオンが注入されることを防ぐ。   According to the method for manufacturing the CMOS type semiconductor device 50 shown in FIGS. 6 and 7, the semiconductor gate electrode layers 63a and 63b of the PMOS 50a and the NMOS 50b are formed with the N type and P type when the polysilicon layers 63a ′ and 63b ′ are deposited, respectively. Doped into mold. The protective film 64 prevents ions from being implanted into the semiconductor gate electrode layers 63a and 63b in the ion implantation step when forming the source / drain regions 54a and 54b.

図８は、ＣＭＯＳ型半導体装置５０を製造する他の１つの方法を示す。この方法は、図６及び図７の方法と比較して、半導体ゲート電極層６３ａ及び６３ｂのドーピングがソース／ドレイン領域５４ａ及び５４ｂのイオン注入に先立って行われる点で同じであるが、このドーピングがイオン注入によって行われる点で相違する。   FIG. 8 shows another method for manufacturing the CMOS type semiconductor device 50. This method is the same as the method of FIGS. 6 and 7 in that the doping of the semiconductor gate electrode layers 63a and 63b is performed prior to the ion implantation of the source / drain regions 54a and 54b. Is different by ion implantation.

図８に示す製造方法は、図６及び図７の製造方法と、図６（ａ）−（ｄ）の工程群を共通とする。すなわち、図８（ａ）に示す工程は、図６（ｄ）の工程に続くものである。図８の製造方法においては、図８（ａ）に示すように、図６（ｄ）に示したＰＭＯＳ領域上の誘電体層６６及びＮＭＯＳ領域上の誘電体層６８をともに除去し、ＰＭＯＳ領域及びＮＭＯＳ領域の双方上にポリシリコン層６３’及び誘電体層６４’を堆積する。ポリシリコン層６３’は、好ましくはアンドープのポリシリコンから成るが、Ｎ型又はＰ型にドープされていてもよい。   The manufacturing method illustrated in FIG. 8 shares the process group illustrated in FIGS. 6A to 6D with the manufacturing method illustrated in FIGS. That is, the process shown in FIG. 8A is a process following the process shown in FIG. In the manufacturing method of FIG. 8, as shown in FIG. 8A, both the dielectric layer 66 on the PMOS region and the dielectric layer 68 on the NMOS region shown in FIG. And a polysilicon layer 63 'and a dielectric layer 64' are deposited on both the NMOS region. The polysilicon layer 63 'is preferably made of undoped polysilicon, but may be doped N-type or P-type.

次に、図８（ｂ）に示すように、ＮＭＯＳ領域を覆い且つＰＭＯＳ領域を露出させるようにパターニングされたレジスト層８１を形成し、Ｎ型不純物のイオン注入８２を行う。これにより、ＰＭＯＳ領域上のポリシリコン層６３’のみが選択的にドープされ、Ｎ型のポリシリコン層６３ａ’に変換される。このＮ型不純物のイオン注入８２においては、好ましくは、Ｐ、Ａｓ又はＳｂを注入し得る。   Next, as shown in FIG. 8B, a resist layer 81 patterned so as to cover the NMOS region and expose the PMOS region is formed, and ion implantation 82 of N-type impurities is performed. As a result, only the polysilicon layer 63 'on the PMOS region is selectively doped and converted into an N-type polysilicon layer 63a'. In the ion implantation 82 of the N-type impurity, P, As, or Sb can be preferably implanted.

次に、図８（ｃ）に示すように、ＮＭＯＳ領域上のレジスト層８１を除去し、レジスト層８１とは逆にＰＭＯＳ領域を覆い且つＮＭＯＳ領域を露出させるようにパターニングされたレジスト層８３を形成し、Ｐ型不純物のイオン注入８４を行う。これにより、ＮＭＯＳ領域上のポリシリコン層６３’のみが選択的にドープされ、Ｐ型のポリシリコン層６３ｂ’に変換される。このＰ型不純物のイオン注入８４においては、好ましくは、Ｂ、Ｇａ又はＩｎを注入し得る。   Next, as shown in FIG. 8C, the resist layer 81 on the NMOS region is removed, and on the contrary to the resist layer 81, a resist layer 83 patterned so as to cover the PMOS region and expose the NMOS region is formed. Then, ion implantation 84 of P-type impurities is performed. As a result, only the polysilicon layer 63 'on the NMOS region is selectively doped and converted into a P-type polysilicon layer 63b'. In the ion implantation 84 of the P-type impurity, B, Ga, or In can be preferably implanted.

そして、図８（ｄ）及び（ｅ）に示すようにして、図５のＣＭＯＳ型半導体装置５０が得られる。これらの工程は、図７（ｄ）及び（ｅ）と同様である。   Then, as shown in FIGS. 8D and 8E, the CMOS type semiconductor device 50 of FIG. 5 is obtained. These steps are the same as those shown in FIGS. 7D and 7E.

図８の製造方法は、ＰＭＯＳ及びＮＭＯＳの双方に対して、ポリシリコン層６３’及び誘電体層６４’を同時に形成することが可能であり、製造上のスループット向上及びコスト削減が可能である。   In the manufacturing method of FIG. 8, the polysilicon layer 63 'and the dielectric layer 64' can be simultaneously formed for both PMOS and NMOS, and the manufacturing throughput can be improved and the cost can be reduced.

図９は、ＣＭＯＳ型半導体装置５０を製造する更なる他の１つの方法を示す。この方法は、図６−図８を用いて説明された２つの方法と比較して、半導体ゲート電極層６３ａ及び６３ｂのドーピングがソース／ドレイン領域５４ａ及び５４ｂのイオン注入と同時に行われる点で相違する。   FIG. 9 shows still another method for manufacturing the CMOS type semiconductor device 50. This method is different from the two methods described with reference to FIGS. 6 to 8 in that the doping of the semiconductor gate electrode layers 63a and 63b is performed simultaneously with the ion implantation of the source / drain regions 54a and 54b. To do.

図９に示す製造方法は、図６及び図７の製造方法と、図６（ａ）−（ｄ）の工程群を共通とする。すなわち、図９（ａ）に示す工程は、図６（ｄ）の工程に続くものである。図９の製造方法においては、図９（ａ）に示すように、図６（ｄ）に示したＰＭＯＳ領域上の誘電体層６６及びＮＭＯＳ領域上の誘電体層６８をともに除去し、ＰＭＯＳ領域及びＮＭＯＳ領域の双方上にポリシリコン層６３’及び誘電体層６４’を堆積する。ポリシリコン層６３’は、好ましくはアンドープのポリシリコンから成るが、Ｎ型又はＰ型にドープされていてもよい。誘電体層６４’は、この場合、後に行われるソース／ドレイン領域５４ａ及び５４ｂへのイオン注入によってＣＭＯＳ型半導体装置５０の半導体ゲート電極層６３ａ及び６３ｂにも不純物が注入されるように十分薄く形成される。他の例では、誘電体層６４’ひいてはＣＭＯＳ型半導体装置５０の保護層６４は形成されなくてもよい。   The manufacturing method shown in FIG. 9 shares the process group of FIGS. 6A to 6D with the manufacturing method of FIGS. That is, the process shown in FIG. 9A is a process following the process shown in FIG. In the manufacturing method of FIG. 9, as shown in FIG. 9A, both the dielectric layer 66 on the PMOS region and the dielectric layer 68 on the NMOS region shown in FIG. And a polysilicon layer 63 'and a dielectric layer 64' are deposited on both the NMOS region. The polysilicon layer 63 'is preferably made of undoped polysilicon, but may be doped N-type or P-type. In this case, the dielectric layer 64 ′ is formed sufficiently thin so that impurities are implanted also into the semiconductor gate electrode layers 63a and 63b of the CMOS type semiconductor device 50 by ion implantation into the source / drain regions 54a and 54b performed later. Is done. In another example, the dielectric layer 64 ′ and thus the protective layer 64 of the CMOS type semiconductor device 50 may not be formed.

次に、図９（ｂ）に示すように、ＰＭＯＳ及びＮＭＯＳの、ゲート積層体の形成と、ＬＤＤ領域５５ａ及び５５ｂのイオン注入と、サイドウォール６５の形成とを行う。ゲート積層体の形成のためのエッチングやサイドウォール６５の形成は、この場合、ＰＭＯＳ及びＮＭＯＳの双方に対して同時に行うことができる。   Next, as shown in FIG. 9B, formation of gate stacks of PMOS and NMOS, ion implantation of LDD regions 55a and 55b, and formation of sidewalls 65 are performed. In this case, the etching for forming the gate stacked body and the formation of the sidewall 65 can be simultaneously performed on both the PMOS and the NMOS.

次に、図９（ｃ）に示すように、ＰＭＯＳのゲート積層体の頂部とＮＭＯＳのゲート積層体の頂部以外とを覆い、それ以外の領域を露出させるようにパターニングされたレジスト層９１を形成し、Ｐ型不純物のイオン注入９２を行う。これにより、ＰＭＯＳのソース／ドレイン領域５４ａが形成されるとともに、ＮＭＯＳのポリシリコンゲート電極層６３’がＰ型ポリシリコンゲート電極層６３ｂに変換される。このＰ型不純物のイオン注入９２においては、好ましくは、Ｂ、Ｇａ又はＩｎを注入し得る。   Next, as shown in FIG. 9C, a resist layer 91 is formed that covers the top of the PMOS gate stack and other than the top of the NMOS gate stack, and is patterned to expose other regions. Then, ion implantation 92 of P-type impurities is performed. As a result, the PMOS source / drain region 54a is formed, and the NMOS polysilicon gate electrode layer 63 'is converted into the P-type polysilicon gate electrode layer 63b. In the ion implantation 92 of the P-type impurity, preferably B, Ga or In can be implanted.

次に、図９（ｄ）に示すように、レジスト層９１を除去し、レジスト層９１とは逆にＮＭＯＳのゲート積層体の頂部とＰＭＯＳのゲート積層体の頂部以外とを覆い、それ以外の領域を露出させるようにパターニングされたレジスト層９３を形成し、Ｎ型不純物のイオン注入９４を行う。これにより、ＮＭＯＳのソース／ドレイン領域５４ｂが形成されるとともに、ＰＭＯＳのポリシリコンゲート電極層６３’がＮ型ポリシリコンゲート電極層６３ａに変換される。最後に、レジスト層９３を除去することにより、保護層６４の厚さ又は有無を除いて図５のＣＭＯＳ型半導体装置５０と同一の構造が得られる。   Next, as shown in FIG. 9D, the resist layer 91 is removed, and the top of the NMOS gate stack and the top other than the top of the PMOS gate stack are covered opposite to the resist layer 91. A resist layer 93 patterned so as to expose the region is formed, and ion implantation 94 of N-type impurities is performed. As a result, an NMOS source / drain region 54b is formed, and the PMOS polysilicon gate electrode layer 63 'is converted into an N-type polysilicon gate electrode layer 63a. Finally, by removing the resist layer 93, the same structure as that of the CMOS semiconductor device 50 of FIG. 5 is obtained except for the thickness or presence of the protective layer 64.

図９の製造方法は、ゲート電極５３ａ及び５３ｂ上でのレジスト層９１及び９３のパターニングを必要とするが、ＰＭＯＳ及びＮＭＯＳの双方に対して、ポリシリコン層６３’及び誘電体層６４’の形成、並びにゲート電極５３ａ及び５３ｂの形成を同時に行うことができ、製造上のスループット向上及びコスト削減が可能である。   The manufacturing method of FIG. 9 requires patterning of the resist layers 91 and 93 on the gate electrodes 53a and 53b, but the formation of the polysilicon layer 63 ′ and the dielectric layer 64 ′ for both PMOS and NMOS. In addition, the gate electrodes 53a and 53b can be formed at the same time, and the manufacturing throughput can be improved and the cost can be reduced.

図１０は、本発明の第３実施形態に係るＣＭＯＳ型半導体装置１００の主要部を概略的に示す。ＣＭＯＳ型半導体装置１００は、該装置が含むＰＭＯＳ１００ａ及びＮＭＯＳ１００ｂの双方の半導体ゲート電極層１１３がともにＮ型にドープされていることを除いて、図５に示した第２実施形態に係るＣＭＯＳ型半導体装置５０と同一である。   FIG. 10 schematically shows a main part of a CMOS type semiconductor device 100 according to the third embodiment of the present invention. The CMOS type semiconductor device 100 is the CMOS type semiconductor device according to the second embodiment shown in FIG. 5 except that both semiconductor gate electrode layers 113 of the PMOS 100a and the NMOS 100b included in the device are doped N-type. Identical to device 50.

すなわち、ＰＭＯＳ１００ａ、ＮＭＯＳ１００ｂは、それぞれ、ゲート電極１０３ａ、１０３ｂと、ソース／ドレイン領域１０４ａ、１０４ｂと、必要に応じてＬＤＤ領域１０５ａ、１０５ｂとを有する。そして、ＰＭＯＳ１００ａのゲート電極１０３ａは金属ゲート電極層１１２ａ及び半導体ゲート電極層１１３を含む。ＰＭＯＳ１００ａは更に、ゲート電極１０３ａ下のゲート絶縁膜１１１、ゲート電極１０３ａ上の保護膜１１４、及びこれらを含む積層体の側壁に形成されたサイドウォール１１５を有する。一方、ＮＭＯＳ１００ｂのゲート電極１０３ｂは金属ゲート電極層１１２ｂ及び半導体ゲート電極層１１３を含む。ＮＭＯＳ１００ｂは更に、ゲート電極１０３ｂ下のゲート絶縁膜１１１、ゲート電極１０３ｂ上の保護膜１１４、及びこれらを含む積層体の側壁に形成されたサイドウォール１１５を有する。   That is, the PMOS 100a and the NMOS 100b have gate electrodes 103a and 103b, source / drain regions 104a and 104b, and LDD regions 105a and 105b as necessary. The gate electrode 103a of the PMOS 100a includes a metal gate electrode layer 112a and a semiconductor gate electrode layer 113. The PMOS 100a further includes a gate insulating film 111 below the gate electrode 103a, a protective film 114 on the gate electrode 103a, and a side wall 115 formed on the side wall of the stacked body including these. On the other hand, the gate electrode 103b of the NMOS 100b includes a metal gate electrode layer 112b and a semiconductor gate electrode layer 113. The NMOS 100b further includes a gate insulating film 111 below the gate electrode 103b, a protective film 114 on the gate electrode 103b, and a side wall 115 formed on the side wall of the stacked body including these.

金属ゲート電極層１１２ａは、ＰＭＯＳ１００ａの動作に適した仕事関数を有する金属層を含む。例えば、金属ゲート電極層６２ａは、５ｅＶ程度の仕事関数を有する金属、又はＨｆＮ、ＴｉＮ若しくはＴａＮ等の導電性金属窒化物を有する。一方、金属ゲート電極層１１２ｂは、ＮＭＯＳ１００ｂの動作に適した仕事関数を有する金属層を含む。例えば、金属ゲート電極層１１２ｂは、４ｅＶ程度の仕事関数を有する金属、又はＨｆＣ、ＴｉＣ若しくはＴａＣ等の導電性金属炭化物を有する。   The metal gate electrode layer 112a includes a metal layer having a work function suitable for the operation of the PMOS 100a. For example, the metal gate electrode layer 62a includes a metal having a work function of about 5 eV, or a conductive metal nitride such as HfN, TiN, or TaN. On the other hand, the metal gate electrode layer 112b includes a metal layer having a work function suitable for the operation of the NMOS 100b. For example, the metal gate electrode layer 112b includes a metal having a work function of about 4 eV, or a conductive metal carbide such as HfC, TiC, or TaC.

半導体ゲート電極層１１３は、この場合、ＰＭＯＳ１００ａにおいては、図５のＰＭＯＳ５０ａと同様にＮ型にドープされているが、ＮＭＯＳ１００ｂにおいては、図５のＮＭＯＳ５０ｂとは逆にＮ型にドープされている。すなわち、ＰＭＯＳ１００ａのみが、ソース／ドレイン領域の導電型と逆の導電型にドープされたポリシリコンゲート電極層を有する。   In this case, the semiconductor gate electrode layer 113 is doped N-type in the PMOS 100a similarly to the PMOS 50a in FIG. 5, but is doped N-type in the NMOS 100b, contrary to the NMOS 50b in FIG. That is, only the PMOS 100a has a polysilicon gate electrode layer doped with a conductivity type opposite to that of the source / drain regions.

従って、ＰＭＯＳ１００ａにおいては、オン状態においてポリシリコンゲート電極層１１３の空乏化の問題は発生しないが、ＮＭＯＳ１００ｂにおいては、オン状態において、ポリシリコンゲート電極層１１３に空乏層が発生する。しかしながら、半導体ゲート電極層と金属ゲート電極層との界面付近において、Ｎ型不純物はＰ型不純物よりも高濃度に存在させることにより、空乏層の広がりを抑制することができる。   Therefore, in the PMOS 100a, the problem of depletion of the polysilicon gate electrode layer 113 does not occur in the on state, but in the NMOS 100b, a depletion layer is generated in the polysilicon gate electrode layer 113 in the on state. However, in the vicinity of the interface between the semiconductor gate electrode layer and the metal gate electrode layer, the N-type impurity is present at a higher concentration than the P-type impurity, whereby the spread of the depletion layer can be suppressed.

図１１は、図１０のＣＭＯＳ型半導体装置１００の製造方法の一例を示す。この方法は、図６及び図７のＣＭＯＳ型半導体装置５０の製造方法に対応するものであり、図６及び図７の製造方法と、図６（ａ）−（ｄ）の工程群を共通とする。すなわち、図１１（ａ）に示す工程は、図６（ｄ）の工程に続くものである。   FIG. 11 shows an example of a manufacturing method of the CMOS type semiconductor device 100 of FIG. This method corresponds to the manufacturing method of the CMOS type semiconductor device 50 of FIGS. 6 and 7, and the manufacturing method of FIGS. 6 and 7 and the process groups of FIGS. 6A to 6D are shared. To do. That is, the process shown in FIG. 11A is a process following the process shown in FIG.

図１１のＣＭＯＳ型半導体装置１００の製造方法においては、図１１（ａ）に示すように、図６（ｄ）に示したＰＭＯＳ領域上の誘電体層６６及びＮＭＯＳ領域上の誘電体層６８をともに除去し、ＰＭＯＳ領域及びＮＭＯＳ領域の双方上にポリシリコン層１１３’及び誘電体層１１４’を堆積する。ポリシリコン層１１３’は堆積時に、好ましくはＰ又はＡｓで、Ｎ型にドープされる。   In the method for manufacturing the CMOS type semiconductor device 100 of FIG. 11, as shown in FIG. 11A, the dielectric layer 66 on the PMOS region and the dielectric layer 68 on the NMOS region shown in FIG. Both are removed and a polysilicon layer 113 ′ and a dielectric layer 114 ′ are deposited on both the PMOS and NMOS regions. Polysilicon layer 113 'is doped N-type during deposition, preferably with P or As.

そして、図１１（ｂ）及び（ｃ）に示すようにして、図１０のＣＭＯＳ型半導体装置１００が得られる。これらの工程は、図７（ｄ）及び（ｅ）と同様である。   Then, as shown in FIGS. 11B and 11C, the CMOS type semiconductor device 100 of FIG. 10 is obtained. These steps are the same as those shown in FIGS. 7D and 7E.

図１１の製造方法は、ＰＭＯＳ及びＮＭＯＳの双方に対して、ポリシリコン層１１３’及び誘電体層１１４’を同時に形成することが可能であり、図６及び図７の製造方法と比較して、製造上のスループット向上及びコスト削減が可能である。   In the manufacturing method of FIG. 11, the polysilicon layer 113 ′ and the dielectric layer 114 ′ can be simultaneously formed for both PMOS and NMOS. Compared with the manufacturing method of FIG. 6 and FIG. It is possible to improve manufacturing throughput and reduce costs.

なお、ここでは、ＣＭＯＳ型半導体装置１００の製造方法を、図６及び図７のＣＭＯＳ型半導体装置５０の製造方法に対応する方法、すなわち、ＰＭＯＳ１００ａ及びＮＭＯＳ１００ｂの半導体ゲート電極層１１３が堆積時にＮ型にドープされる方法を例にとって説明した。しかしながら、ＣＭＯＳ型半導体装置１００は、図８のＣＭＯＳ型半導体装置５０の製造方法に対応する方法、すなわち、半導体ゲート電極層１１３が堆積後且つパターニング前にＮ型不純物のイオン注入によってドープされる方法によっても製造され得る。この場合にも、ＣＭＯＳ型半導体装置１００は、ＣＭＯＳ型半導体装置５０と比較して、このイオン注入時のレジスト形成（図８のレジスト層８１、８３）やＰ型不純物のイオン注入（図８のイオン注入８４）が不要となり、製造上のスループット向上及びコスト削減が可能である。さらに、ＣＭＯＳ型半導体装置１００は、図９のＣＭＯＳ型半導体装置５０の製造方法に対応する方法、すなわち、半導体ゲート電極層１１３がＮＭＯＳ１００ｂのソース／ドレイン領域１１４ｂと同時にドープされる方法によっても製造され得る。この場合には、ＰＭＯＳ及びＮＭＯＳのソース／ドレイン領域１１４ａ及び１１４ｂのイオン注入時のレジスト層（図９の９１及び９３）のパターンに変更を加えればよい。   Here, the manufacturing method of the CMOS type semiconductor device 100 is a method corresponding to the manufacturing method of the CMOS type semiconductor device 50 of FIGS. 6 and 7, that is, the semiconductor gate electrode layer 113 of the PMOS 100a and the NMOS 100b is N-type when deposited. The method of doping is described as an example. However, the CMOS type semiconductor device 100 is a method corresponding to the manufacturing method of the CMOS type semiconductor device 50 of FIG. 8, that is, a method in which the semiconductor gate electrode layer 113 is doped by ion implantation of N type impurities after deposition and before patterning. Can also be manufactured. Also in this case, the CMOS type semiconductor device 100 is different from the CMOS type semiconductor device 50 in resist formation at the time of ion implantation (resist layers 81 and 83 in FIG. 8) and ion implantation of P type impurities (in FIG. 8). The ion implantation 84) becomes unnecessary, and the manufacturing throughput can be improved and the cost can be reduced. Further, the CMOS type semiconductor device 100 is manufactured by a method corresponding to the manufacturing method of the CMOS type semiconductor device 50 of FIG. 9, that is, a method in which the semiconductor gate electrode layer 113 is doped simultaneously with the source / drain regions 114b of the NMOS 100b. obtain. In this case, the pattern of the resist layer (91 and 93 in FIG. 9) at the time of ion implantation of the PMOS / NMOS source / drain regions 114a and 114b may be changed.

以上、本発明の実施の形態について詳述したが、本発明は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形及び変更が可能である。例えば、第１実施形態について図３及び図４を参照して説明した、半導体ゲート電極層２３上に金属半導体化合物層３４を有する変形例は、図５−図１１に示した第２及び第３の実施形態にも等しく適用可能である。   Although the embodiment of the present invention has been described in detail above, the present invention is not limited to the specific embodiment, and various modifications and changes are within the scope of the gist of the present invention described in the claims. It can be changed. For example, the modified example having the metal semiconductor compound layer 34 on the semiconductor gate electrode layer 23 described in the first embodiment with reference to FIGS. 3 and 4 is the second and third examples shown in FIGS. This embodiment is equally applicable.

以上の説明に関し、更に以下の項を開示する。
（付記１）
半導体基板に形成された、第１導電型のソース領域及び前記第１導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間に形成されたチャネル領域と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属ゲート電極層と、
前記金属ゲート電極層上に形成された、前記第１導電型とは逆の導電型である第２導電型の半導体ゲート電極層と
を有することを特徴とする半導体装置。
（付記２）
前記半導体ゲート電極層上に形成された金属半導体化合物層、を更に有することを特徴とする付記１に記載の半導体装置。
（付記３）
前記半導体ゲート電極層上に形成された保護膜、を更に有することを特徴とする付記１に記載の半導体装置。
（付記４）
前記金属ゲート電極層は金属窒化物又は金属炭化物を有することを特徴とする付記１乃至３いずれか一に記載の半導体装置。
（付記５）
半導体基板の第１領域に形成された、Ｎ型ソース領域とＮ型ドレイン領域と、
前記Ｎ型ソース領域と前記Ｎ型ドレイン領域との間に形成された第１チャネル領域と、
該第１チャネル領域上に形成された第１ゲート絶縁膜と、
該第１ゲート絶縁膜上に形成された第１金属ゲート電極層と、
該第１金属ゲート電極層上に形成されたＰ型半導体ゲート電極層と、
前記半導体基板の第２領域に形成された、Ｐ型ソース領域とＰ型ドレイン領域と、
前記Ｐ型ソース領域と前記Ｐ型ドレイン領域との間に形成された第２チャネル領域と、
該第２チャネル領域上に形成された第２ゲート絶縁膜と、
該第２ゲート絶縁膜上に形成された第２金属ゲート電極層と、
該第２金属ゲート電極層上に形成されたＮ型半導体ゲート電極層と、
を有することを特徴とする半導体装置。
（付記６）
前記第１金属ゲート電極層及び前記第２金属ゲート電極層は、それぞれ、金属炭化物及び金属窒化物を有することを特徴とする付記５に記載の半導体装置。
（付記７）
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属ゲート電極層を形成する工程と、
前記金属ゲート電極層上に第１導電型の半導体ゲート電極層を形成する工程と、
前記半導体ゲート電極層及び前記金属ゲート電極層をパターニングしてゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入を行い、前記半導体基板内に前記第１導電型とは逆の導電型である第２導電型のソース／ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記８）
前記イオン注入を行う前に、前記半導体ゲート電極層上に保護膜を形成する工程を更に有することを特徴とする付記７に記載の半導体装置の製造方法。
（付記９）
前記ソース／ドレイン領域を形成する工程の後に、前記半導体ゲート電極層を露出させるように前記保護膜を除去する工程と、
露出された前記半導体ゲート電極層上に金属半導体化合物層を形成する工程と、
を更に有することを特徴とする付記８に記載の半導体装置の製造方法。 Regarding the above description, the following items are further disclosed.
(Appendix 1)
A source region of a first conductivity type and a drain region of the first conductivity type formed in a semiconductor substrate;
A channel region formed between the source region and the drain region;
A gate insulating film formed on the channel region;
A metal gate electrode layer formed on the gate insulating film;
A semiconductor device comprising: a second conductivity type semiconductor gate electrode layer formed on the metal gate electrode layer and having a conductivity type opposite to the first conductivity type.
(Appendix 2)
The semiconductor device according to appendix 1, further comprising a metal semiconductor compound layer formed on the semiconductor gate electrode layer.
(Appendix 3)
The semiconductor device according to appendix 1, further comprising a protective film formed on the semiconductor gate electrode layer.
(Appendix 4)
The semiconductor device according to any one of appendices 1 to 3, wherein the metal gate electrode layer includes a metal nitride or a metal carbide.
(Appendix 5)
An N-type source region and an N-type drain region formed in the first region of the semiconductor substrate;
A first channel region formed between the N-type source region and the N-type drain region;
A first gate insulating film formed on the first channel region;
A first metal gate electrode layer formed on the first gate insulating film;
A P-type semiconductor gate electrode layer formed on the first metal gate electrode layer;
A P-type source region and a P-type drain region formed in the second region of the semiconductor substrate;
A second channel region formed between the P-type source region and the P-type drain region;
A second gate insulating film formed on the second channel region;
A second metal gate electrode layer formed on the second gate insulating film;
An N-type semiconductor gate electrode layer formed on the second metal gate electrode layer;
A semiconductor device comprising:
(Appendix 6)
The semiconductor device according to appendix 5, wherein the first metal gate electrode layer and the second metal gate electrode layer each include a metal carbide and a metal nitride.
(Appendix 7)
Forming a gate insulating film on the semiconductor substrate;
Forming a metal gate electrode layer on the gate insulating film;
Forming a first conductivity type semiconductor gate electrode layer on the metal gate electrode layer;
Patterning the semiconductor gate electrode layer and the metal gate electrode layer to form a gate electrode;
Performing ion implantation using the gate electrode as a mask to form a second conductivity type source / drain region having a conductivity type opposite to the first conductivity type in the semiconductor substrate;
A method for manufacturing a semiconductor device, comprising:
(Appendix 8)
8. The method of manufacturing a semiconductor device according to appendix 7, further comprising a step of forming a protective film on the semiconductor gate electrode layer before the ion implantation.
(Appendix 9)
Removing the protective film so as to expose the semiconductor gate electrode layer after the step of forming the source / drain regions;
Forming a metal semiconductor compound layer on the exposed semiconductor gate electrode layer;
The method for manufacturing a semiconductor device according to appendix 8, further comprising:

本発明の第１実施形態に係る半導体装置を概略的に示す断面図である。1 is a cross-sectional view schematically showing a semiconductor device according to a first embodiment of the present invention. 図１の半導体装置を製造する方法の工程群を示す断面図である。FIG. 2 is a cross-sectional view showing a process group of the method for manufacturing the semiconductor device of FIG. 1. 図１の半導体装置の変形例を概略的に示す断面図である。FIG. 7 is a cross-sectional view schematically showing a modification of the semiconductor device of FIG. 1. 図３の半導体装置を製造する方法の工程群を示す断面図である。FIG. 4 is a cross-sectional view showing a process group of a method for manufacturing the semiconductor device of FIG. 3. 本発明の第２実施形態に係る半導体装置を概略的に示す断面図である。It is sectional drawing which shows schematically the semiconductor device which concerns on 2nd Embodiment of this invention. 図５の半導体装置を製造する方法の工程群を示す断面図である。FIG. 6 is a cross-sectional view showing a process group of the method for manufacturing the semiconductor device of FIG. 5. 図５の半導体装置を製造する方法の、図６に続く工程群を示す断面図である。FIG. 7 is a cross-sectional view showing a group of steps following FIG. 6 in the method for manufacturing the semiconductor device of FIG. 5. 図５の半導体装置を製造する他の方法の工程群を示す断面図である。It is sectional drawing which shows the process group of the other method of manufacturing the semiconductor device of FIG. 図５の半導体装置を製造する更なる他の方法の工程群を示す断面図である。FIG. 10 is a cross-sectional view showing a process group of still another method for manufacturing the semiconductor device of FIG. 5. 本発明の第３実施形態に係る半導体装置を概略的に示す断面図である。It is sectional drawing which shows schematically the semiconductor device which concerns on 3rd Embodiment of this invention. 図１０の半導体装置を製造する方法の工程群を示す断面図である。FIG. 11 is a cross-sectional view showing a process group in the method for manufacturing the semiconductor device of FIG. 10.

符号の説明Explanation of symbols

１０、３０、５０、１００ 半導体装置
１１、５１、１０１ 半導体基板
１２、５２、１０２ 素子分離領域
１３、３３、５３ａ、５３ｂ、１０３ａ、１０３ｂ ゲート電極
１４、５４ａ、５４ｂ、１０４ａ、１０４ｂ ソース／ドレイン領域
１５、５５ａ、５５ｂ、１０５ａ、１０５ｂ ＬＤＤ領域
１６ チャネル領域
２１、６１、１１１ ゲート絶縁膜
２２、６２ａ、６２ｂ、１１２ａ、１１２ｂ 金属ゲート電極層
２３、６３ａ、６３ｂ、１１３ 半導体ゲート電極層
２４、６４、１１４ 保護膜
２５、６５、１１５ サイドウォール
２７、２８、８２、８４、９２、９４ イオン注入
３４、３９ 金属半導体化合物層
５０ａ、１００ａ ＰＭＯＳ
５０ｂ、１００ｂ ＮＭＯＳ
６７、６９、８１、８３、９１、９３ レジスト層 10, 30, 50, 100 Semiconductor devices 11, 51, 101 Semiconductor substrates 12, 52, 102 Element isolation regions 13, 33, 53a, 53b, 103a, 103b Gate electrodes 14, 54a, 54b, 104a, 104b Source / drain regions 15, 55a, 55b, 105a, 105b LDD region 16 Channel region 21, 61, 111 Gate insulating film 22, 62a, 62b, 112a, 112b Metal gate electrode layer 23, 63a, 63b, 113 Semiconductor gate electrode layer 24, 64, 114 Protective films 25, 65, 115 Side walls 27, 28, 82, 84, 92, 94 Ion implantation 34, 39 Metal semiconductor compound layers 50a, 100a PMOS
50b, 100b NMOS
67, 69, 81, 83, 91, 93 Resist layer

Claims (4)

半導体基板に形成された、第１導電型のソース領域及び前記第１導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間に形成されたチャネル領域と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属ゲート電極層と、
前記金属ゲート電極層上に形成された、前記第１導電型とは逆の導電型である第２導電型の半導体ゲート電極層と
を有することを特徴とする半導体装置。 A source region of a first conductivity type and a drain region of the first conductivity type formed in a semiconductor substrate;
A channel region formed between the source region and the drain region;
A gate insulating film formed on the channel region;
A metal gate electrode layer formed on the gate insulating film;
A semiconductor device comprising: a second conductivity type semiconductor gate electrode layer formed on the metal gate electrode layer and having a conductivity type opposite to the first conductivity type. 前記半導体ゲート電極層上に形成された金属半導体化合物層、を更に有することを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, further comprising a metal semiconductor compound layer formed on the semiconductor gate electrode layer. 半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属ゲート電極層を形成する工程と、
前記金属ゲート電極層上に第１導電型の半導体ゲート電極層を形成する工程と、
前記半導体ゲート電極層及び前記金属ゲート電極層をパターニングしてゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入を行い、前記半導体基板内に前記第１導電型とは逆の導電型である第２導電型のソース／ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 Forming a gate insulating film on the semiconductor substrate;
Forming a metal gate electrode layer on the gate insulating film;
Forming a first conductivity type semiconductor gate electrode layer on the metal gate electrode layer;
Patterning the semiconductor gate electrode layer and the metal gate electrode layer to form a gate electrode;
Performing ion implantation using the gate electrode as a mask to form a second conductivity type source / drain region having a conductivity type opposite to the first conductivity type in the semiconductor substrate;
A method for manufacturing a semiconductor device, comprising: 前記イオン注入を行う前に、前記半導体ゲート電極層上に保護膜を形成する工程と、
前記ソース／ドレイン領域を形成する工程の後に、前記半導体ゲート電極層を露出させるように前記保護膜を除去する工程と、
露出された前記半導体ゲート電極層上に金属半導体化合物層を形成する工程と
を更に有することを特徴とする請求項３に記載の半導体装置の製造方法。 Before performing the ion implantation, forming a protective film on the semiconductor gate electrode layer;
Removing the protective film so as to expose the semiconductor gate electrode layer after the step of forming the source / drain regions;
The method of manufacturing a semiconductor device according to claim 3, further comprising: forming a metal semiconductor compound layer on the exposed semiconductor gate electrode layer.
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