JP2010020322A - 表示基板 - Google Patents
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Abstract
【課題】薄膜トランジスタを有する表示基板を提供する。
【解決手段】表示基板は、基板と、基板上に設けられるゲート電極と、ゲート電極上に設けられる半導体パターンと、半導体パターン上に設けられるソース電極と、半導体パターン上に設けられてソース電極と離間するドレーン電極と、ソース電極及びドレーン電極上に設けられてソース電極及びドレーン電極をカバーする絶縁膜と、絶縁膜上に設けられて半導体パターンと整列される導電膜パターンと、ドレーン電極と電気的に接続される画素電極と、基板上に設けられて導電膜パターンと電気的に接続されるストレージ電極とを含む。
【選択図】図１
【解決手段】表示基板は、基板と、基板上に設けられるゲート電極と、ゲート電極上に設けられる半導体パターンと、半導体パターン上に設けられるソース電極と、半導体パターン上に設けられてソース電極と離間するドレーン電極と、ソース電極及びドレーン電極上に設けられてソース電極及びドレーン電極をカバーする絶縁膜と、絶縁膜上に設けられて半導体パターンと整列される導電膜パターンと、ドレーン電極と電気的に接続される画素電極と、基板上に設けられて導電膜パターンと電気的に接続されるストレージ電極とを含む。
【選択図】図１
Description
本発明は、表示基板に関し、より詳細には、薄膜トランジスタを有する表示基板に関する。
一般的に、表示装置用アレイ基板として作用する表示基板は、基板と、前記基板上に設けられる複数の薄膜トランジスタと、薄膜トランジスタと一対一で対応して薄膜トランジスタと電気的に接続される画素電極とを含む。
薄膜トランジスタは、画素電極側に提供されるデータ信号をスイッチングするために特定条件下で導体になる半導体物質を含む。半導体物質には、シリコンが広範囲に使われ、半導体物質にシリコンの他にも有機物半導体及び酸化物半導体が使われている。
酸化物半導体は、電気移動度の特性に優れており、薄膜トランジスタのスイッチング特性を向上させることができるが、酸化物半導体を構成する元素の組成比率によって薄膜トランジスタのスイッチング特性が異なる。
本発明は、上述の問題点に鑑みてなされたもので、その目的は、スレッショルド電圧を容易に変更することができる薄膜トランジスタを有する表示基板を提供することである。
上述の目的を達成するため、本発明による表示基板は、基板と、基板上に設けられるゲート電極と、ゲート電極の上部に設けられる半導体パターンと、半導体パターン上に設けられるソース電極と、ソース電極と離間して半導体パターン上に設けられるドレーン電極と、ソース電極及びドレーン電極上に設けられる絶縁膜と、絶縁膜上に設けられて半導体パターンと整列される導電膜パターンとを含む。また、表示基板は、ドレーン電極と電気的に接続される画素電極と、基板上に設けられて画素電極と重畳するストレージ電極とを含み、ストレージ電極は、導電膜パターンと電気的に接続される。
本発明の一実施形態によると、ゲート電極、ソース電極、ドレーン電極、及び半導体パターンにより定義される薄膜トランジスタにおいて、導電膜パターンは、絶縁膜を間に置いて半導体パターンと整列されるので、導電膜パターンは、薄膜トランジスタのトップゲート電極として作用することができる。その結果、薄膜トランジスタのスレッショルド電圧は、導電膜パターン側に提供される共通電圧の大きさによって調節することができる。
上述の目的を達成するため、本発明による他の表示基板は、基板と、基板上に設けられて第１共通電圧が提供される導電膜パターンと、導電膜パターン上に設けられて導電膜パターンをカバーする第１絶縁膜と、第１絶縁膜上に設けられて導電膜パターンと整列されるソース電極と、ソース電極と離間するドレーン電極と、ソース電極及びドレーン電極上に設けられる半導体パターンと、半導体パターン上に設けられる第２絶縁膜と、第２絶縁膜上に設けられて半導体パターンと整列されるゲート電極とを含む。
ゲート電極、ソース電極、ドレーン電極、及び半導体パターンにより定義される薄膜トランジスタにおいて、導電膜パターンは、第１絶縁膜を間に置いて半導体パターンと整列されるので、導電膜パターンは、薄膜トランジスタのボトムゲート電極として作用することができる。その結果、薄膜トランジスタのスレッショルド電圧は、導電膜パターン側に提供される第１共通電圧の大きさによって調節することができる。
上述の目的を達成するため、本発明によるまた他の表示基板は、基板と、基板上に設けられるゲート電極と、ゲート電極の上部に設けられる半導体パターンと、半導体パターン上に設けられるソース電極と、ソース電極と離間して半導体パターン上に設けられるドレーン電極と、ソース電極及びドレーン電極上に設けられソース電極及びドレーン電極をカバーする絶縁膜と、絶縁膜上に設けられて半導体パターンと重畳してゲート電極と電気的に接続される導電膜パターンとを含む。
薄膜トランジスタを有する表示基板において、薄膜トランジスタのスレッショルド電圧が半導体物質によって変化しても、導電膜パターン側に提供される共通電圧の大きさを調節して薄膜トランジスタのスレッショルド電圧を容易に調節することができる。
以下、添付した図面を参照して本発明の実施形態を詳細に説明するようにする。前述した本発明の目的、特徴及び効果は、添付した図面と関連する実施形態を通じて容易に理解されるはずである。但し、本発明は、ここで説明される実施形態に限定されるものではなく、多様な形態に応用して変形が可能である。下記の実施形態は、本発明によって開示された技術思想をより明確にし、かつ、本発明が属する分野で平均的な知識を有した当業者に本発明の技術思想が十分に伝えられるように提供されることである。従って、本発明の範囲が下記の実施形態によって限定されるものではない。一方、下記の実施形態と共に提示された図面は、明確な説明のために多少簡略化され、或いは誇張された記載が含まれている。また、図面上で同一の参照符号を付した部分は同一の構成要素を示すものとする。
図１は、本発明の第１実施形態による表示基板の平面図であり、図２は、図１のI-I'に沿って切断した断面図であり、図３は、II-II'に沿って切断した断面図である。
図１〜図３に示すように、表示基板２００は、液晶表示装置のような表示装置に使われるアレイ基板である。表示基板２００は、基板１００と、ゲートラインＧＬと、データラインＤＬと、ストレージラインＳＬと、ストレージ電極ＳＴと、画素ＰＸＬとを含む。また、画素ＰＸＬは、薄膜トランジスタＴＲ及び薄膜トランジスタＴＲと電気的に接続される画素電極ＰＥを含む。一方、表示基板２００上には、複数の画素が設けられるが、画素の各々は、同一の構造を有するので、図１では１つの画素ＰＸＬを例示し、残りの画素に対する説明は省略する。
ゲートラインＧＬは、第１方向Ｄ１に延長されて基板１００上に設けられ、薄膜トランジスタＴＲをターンオンさせるゲート信号を伝送する。データラインＤＬは、シリコン酸化物ＳｉＯｘまたはシリコン窒化物ＳｉＮｘのような絶縁物を含む第１絶縁膜１１０を間に置いてゲートラインＧＬ上に設けられ、画素電極ＰＥ側に提供されるデータ信号を伝送する。また、データラインＤＬは、第１方向Ｄ１と直交する第２方向Ｄ２に延長されてゲートラインＧＬと交差する。
ストレージラインＳＬは、第１方向Ｄ１に延長されて共通電圧を伝送し、ストレージラインＳＬは、ゲートラインＧＬと離間して設けられる。本発明の一実施形態では、ストレージラインＳＬ及びゲートラインＧＬは、同一の物質で構成することができる。ストレージラインＳＬ及びゲートラインＧＬが同一の物質で構成される場合には、ストレージラインＳＬは、１つのフォトリソグラフィ工程を利用してゲートラインＧＬと共に形成することができ、その結果、製造工程におけるステップを減少することができ製造費用を節減できる。
ストレージ電極ＳＴは、第２方向Ｄ２に延長される第１枝（ｂｒａｎｃｈ）部及び第１方向Ｄ１に延長される幹（ｓｔｅｍ）部を含んでおり、Ｕ字形状に構成されている。ストレージ電極ＳＴは、導電膜パターン１５１によってストレージラインＳＬと電気的に接続される。
ストレージ電極ＳＴは、データラインＤＬ、画素電極ＰＥ、及びデータラインＤＬを間に置いて画素電極ＰＥと隣接した異なる画素電極と平面上で重畳されてストレージキャパシタを形成する。表示基板２００が液晶表示装置用アレイ基板に使われる場合に、ストレージキャパシタは、画素電極ＰＥ側に提供されるデータ信号を一定時間維持させることに使用される。
導電膜パターン１５１は、第１コンタクト孔ＣＨ１でストレージ電極ＳＴと電気的に接続され、導電膜パターン１５１は、第２コンタクト孔ＣＨ２でストレージラインＳＬと電気的に接続される。従って、ストレージラインＳＬを通じて伝送される共通電圧は、ストレージ電極ＳＴ側に提供されてストレージキャパシタを形成することに使用できる。
薄膜トランジスタＴＲは、ゲート電極ＧＥと、ドレーン電極ＤＥと、ソース電極ＳＥと、半導体パターンＡＰと、導電膜パターン１５１とを含む。薄膜トランジスタＴＲは、ゲートラインＧＬからゲート信号が提供されてターンオンされてデータラインＤＬから画素電極ＰＥ側に伝送されるデータ信号をスイッチングする。
ゲート電極ＧＥは、ゲートラインＧＬから分岐して基板１００上に設けられる。半導体パターンＡＰは、第１絶縁膜１１０上に設けられてゲート電極ＧＥと重畳する。半導体パターンＡＰは、ＧａＩｎＺｎＯ（ＧＩＺＯ）、ＭｇＡｌＯｘ、ＭｇＺｎＯｘ、及びＺｎＯのような酸化物半導体を含む。
ソース電極ＳＥは、データラインＤＬから分岐して半導体パターンＡＰ上に設けられる。また、ソース電極ＳＥは、ドレーン電極ＤＥと離間して半導体パターンＡＰ上に設けられる。本発明の実施形態では、ソース電極ＳＥは、ドレーン電極ＤＥの３個の側部を囲むＣ字形状を有する。また、本発明の実施形態では、ソース電極ＳＥ及びドレーン電極ＤＥの上には、シリコン酸化物のような絶縁物を含む第２絶縁膜１２０が設けられる。
上述のように、導電膜パターン１５１は、ストレージラインＳＬとストレージ電極ＳＴを電気的に接続するとともに、第２絶縁膜１２０上に半導体パターンＡＰと重畳するように設けることにより、薄膜トランジスタＴＲのトップゲート電極の役割をすることができる。従って、薄膜トランジスタＴＲは、ゲート電極ＧＥをボトムゲート電極とし、導電膜パターン１５０をトップゲート電極にとするデュアルゲート型薄膜トランジスタ構造とすることができる。
導電膜パターン１５１はストレージラインＳＬと電気的に接続されるので、ストレージラインＳＬによって伝送される共通電圧が提供される。その結果、共通電圧の大きさによって薄膜トランジスタＴＲのスレッショルド電圧が変更される。
表１に示すように、ゲート電極ＧＥ側に提供される電圧が一定である場合、共通電圧の大きさが変更されると、薄膜トランジスタＴＲのスレッショルド電圧が変更される。より詳細には、導電膜パターン１５１に印加される共通電圧が−１０Ｖ〜２０Ｖ範囲内で増加する際、薄膜トランジスタＴＲのスレッショルド電圧は、２３Ｖ〜−２１Ｖ範囲内で減少する。
一般的に、薄膜トランジスタが酸化物半導体に形成されるアクティブパターン及び１つのゲート電極を有する場合、薄膜トランジスタのスレッショルド電圧は、酸化物半導体の物質によって異なる。本発明の第１実施形態のように、導電膜パターン１５１の共通電圧の大きさを調節することで、薄膜トランジスタのスレッショルド電圧を調節できるので、酸化物半導体物質によって異なるスレッショルド電圧を容易に調節することができる。
表２は、ゲート電極ＧＥ側に提供される電圧が−２０Ｖに一定であり、導電膜パターン１５１に印加される共通電圧が各々５Ｖ、−５Ｖ、及び−１０Ｖである際、測定時間による薄膜トランジスタのスレッショルド電圧の変化量を示す。
表２に示すように、導電膜パターン１５１に印加される共通電圧が５Ｖである際、駆動時間が増加することによってスレッショルド電圧は、０Ｖ〜−１６Ｖ範囲内で変化する。また、導電膜パターン１５１に印加される共通電圧が−５Ｖである際、駆動時間が増加することによってスレッショルド電圧は、０Ｖ〜−４．４Ｖ範囲内で変化する。また、導電膜パターン１５１に印加される共通電圧が−１０Ｖである際、駆動時間が増加することによってスレッショルド電圧は、０Ｖ〜−０．２６Ｖ範囲内で変化して、共通電圧が−１０Ｖである際のスレッショルド電圧の変化量は、共通電圧が−５Ｖ及び５Ｖである際の共通電圧の変化量より小さい。
一般的に、薄膜トランジスタが酸化物半導体に形成されるアクティブパターン及び１つのゲート電極を有し、ゲート電極側に陰のゲート電圧を提供する際、駆動時間が増加することによって薄膜トランジスタのスレッショルド電圧が持続的に低くなる問題点が発生されうる。しかし、本発明の第１実施形態のように、導電膜パターン１５１側に提供される共通電圧の大きさを調節して、駆動時間が増加することによって薄膜トランジスタＴＲのスレッショルド電圧が変化する程度を調節できる。
一方、画素電極ＰＥは、第３コンタクト孔ＣＨ３でドレーン電極ＤＥと電気的に接続される。画素電極ＰＥは、導電膜パターン１５１と同一の物質を含むことができ、画素電極ＰＥは、導電膜パターン１５１と同一の層上に形成することができる。本発明の実施形態では、画素電極ＰＥ及び導電膜パターン１５１は、インジウムティンオキサイド又はインジウムジンクオキサイドのような透明な導電物質に１つのフォトリソグラフィ工程を利用して同時に形成することができる。
図４は、本発明の第２実施形態による表示基板の平面図であり、図５は、図４のI-I'に沿って切断した断面図であり、図６は、II-II'に沿って切断した断面図である。図４〜図６を説明することにおいて、上述の本発明の第１実施形態で説明された構成要素に対しては、図面符号を併記し、構成要素に対する重複説明は省略する。
図４〜図６に示すように、表示基板２０１は、基板１００と、ゲートラインＧＬと、データラインＤＬと、ストレージラインＳＬと、ストレージ電極ＳＴと、共通電圧ラインＣＬと、導電膜パターン１５２と、接続電極ＢＥと、画素ＰＸＬとを含み、画素ＰＸＬは、薄膜トランジスタＴＲと、薄膜トランジスタＴＲと電気的に接続される画素電極ＰＥとを含む。
共通電圧ラインＣＬは、第２方向Ｄ２に延長される。また、共通電圧ラインＣＬは、第１共通電圧を伝送する。ストレージラインＳＬは、第２方向Ｄ２と垂直である第１方向Ｄ１に延長されて第１共通電圧と別途に制御される第２共通電圧を伝送し、ゲートラインＧＬと離間して設けられる。また、ストレージ電極ＳＴは、第２方向Ｄ２に延長されて接続電極ＢＥによってストレージラインＳＬと電気的に接続される。その結果、ストレージ電極ＳＴは、ストレージラインＳＬから第２共通電圧が提供されて画素電極ＰＥと共にストレージキャパシタを形成する。
接続電極ＢＥは、第２コンタクト孔ＣＨ２でストレージ電極ＳＴと電気的に接続され、第３コンタクト孔ＣＨ３でストレージ電極ＳＬと電気的に接続される。接続電極ＢＥは、画素電極ＰＥと同一の物質を含むことができる。接続電極ＢＥ及び画素電極ＰＥが同一の物質を含む場合には、接続電極ＢＥ及び画素電極ＰＥは、インジウムティンオキサイドまたはインジウムジンクオキサイドのような、透明な導電物質に１つのフォトリソグラフィ工程を利用して同時に形成することができる。
薄膜トランジスタＴＲは、導電膜パターン１５２と、ソース電極ＳＥと、ドレーン電極ＤＥと、半導体パターンＡＰと、ゲート電極ＧＥとを含む。薄膜トランジスタＴＲは、ゲートラインＧＬからゲート信号が提供されてターンオンし、データラインＤＬから画素電極ＰＥ側に伝送されるデータ信号をスイッチングする。
導電膜パターン１５２は、共通電圧ラインＣＬから分岐されて基板１００上に設けられる。導電膜パターン１５２上には、第１絶縁膜１１０が設けられる。ソース電極ＳＥは、導電膜パターン１５２と重畳されるように第１絶縁膜１１０上に設けられ、ドレーン電極ＤＥは、ソース電極ＳＥと離間して導電膜パターン１５２と重畳するように第１絶縁膜１１０上に設けられる。
半導体パターンＡＰは、ソース電極ＳＥ及びドレーン電極ＤＥ上に設けられ、半導体パターンＡＰ上には、第２絶縁膜１２０が設けられる。また、ゲート電極ＧＥは、第２絶縁膜１２０上に半導体パターンＡＰと重畳されるように設けられ、ゲート電極ＧＥ上には、薄膜トランジスタＴＲをカバーする第３絶縁膜１３０が設けられる。
一方、導電膜パターン１５２は、半導体パターンＡＰと重畳するように基板１００上に設けられて薄膜トランジスタＴＲのボトムゲート電極の役割をする。従って、薄膜トランジスタＴＲは、ゲート電極ＧＥをトップゲート電極とし、導電膜パターン１５２をボトムゲート電極とするデュアルゲート型薄膜トランジスタ構造とすることができる。
導電膜パターン１５２は、共通電圧ラインＣＬから分岐されるので、共通電圧ラインＣＬによって伝送される第１共通電圧が提供されることができる。従って、上述の本発明の第１実施形態のように、第１共通電圧の大きさを調節して薄膜トランジスタＴＲのスレッショルド電圧を調節することができるのみではなく、駆動時間が増加することによって薄膜トランジスタＴＲのスレッショルド電圧が変化する程度を最小化させることができる。
再び、図１を参照すると、本発明の第１実施形態では、薄膜トランジスタＴＲのトップゲート電極に作用する導電膜パターン１５１は、共通電圧を伝送するストレージラインＳＬと電気的に接続される。共通電圧は、薄膜トランジスタＴＲのスレッショルド電圧を変更させることに使われるのみではなく、ストレージキャパシタを形成することに使われる。従って、共通電圧の大きさを調節する際、共通電圧の大きさは、ストレージキャパシタを形成することに容易な範囲内で選択することが望ましい。
しかし、本発明の第２実施形態では、導電膜パターン１５２は、第２共通電圧を伝送するストレージラインＳＬと電気的に接続されず、第２共通電圧と相異する第１共通電圧を伝送する共通電圧ラインＣＬから分岐される。従って、第１共通電圧は、薄膜トランジスタＴＲのスレッショルド電圧のみを変更することに使用することができる。即ち、第１共通電圧の大きさを調節する際、第１共通電圧の大きさは、ストレージキャパシタを形成することと関係なく、調節することができる。また、第１共通電圧の大きさは、薄膜トランジスタＴＲ側に提供されるゲートオフ電圧と同一とすることができる。第１共通電圧の大きさがゲートオフ電圧と同一である場合に、外部からゲートオフ電圧が提供されるラインは、第１共通電圧を伝送する共通電圧ラインと電気的に接続することができる。
画素電極ＰＥは、第１コンタクト孔ＣＨ１でドレーン電極ＤＥと電気的に接続される。画素電極ＰＥは、接続電極ＢＥと同一の物質を含むことができる。画素電極ＰＥ及び接続電極ＢＥが同一の物質を含む場合には、画素電極ＰＥ及び接続電極ＢＥは、インジウムティンオキサイドまたはインジウムジンクオキサイドのような透明な導電物質に１つのフォトリソグラフィ工程を利用して同時に形成することができる。
図７は、本発明の第３実施形態による表示基板の平面図であり、図８は、図７のI-I'に沿って切断した断面図であり、図９は、図７のII-II'に沿って切断した断面図である。図７〜図９を説明することにおいて、上述の本発明の第１実施形態で説明された構成要素に対しては図面符号を併記し、構成要素に対する重複した説明は省略する。
図７〜図９に示すように、表示基板２０２は、基板１００と、ゲートラインＧＬと、データラインＤＬと、ストレージラインＳＬと、ストレージ電極ＳＴと、接続電極ＢＥと、画素ＰＸＬとを含む。また、画素ＰＸＬは、薄膜トランジスタＴＲと、薄膜トランジスタＴＲと第２コンタクト孔ＣＨ２から電気的に接続される画素電極ＰＥとを含む。
接続電極ＢＥは、ストレージラインＳＬ及びストレージ電極ＳＴを電気的に接続される。接続電極ＢＥは、第３コンタクト孔ＣＨ３でストレージ電極ＳＴと電気的に接続され、第４コンタクト孔ＣＨ４でストレージラインＳＬと電気的に接続される。接続電極ＢＥは、画素電極ＰＥと同一の物質で構成できる。接続電極ＢＥ及び画素電極ＰＥが同一の物質である場合には、接続電極ＢＥ及び画素電極ＰＥは、インジウムティンオキサイドまたはインジウムジンクオキサイドのような透明な導電物質に１つのフォトリソグラフィ工程を利用して同時に形成されることができる。
薄膜トランジスタＴＲは、ゲート電極ＧＥと、ドレーン電極ＤＥと、ソース電極ＳＥと、半導体パターンＡＰと、導電膜パターン１５０とを含む。薄膜トランジスタＴＲは、ゲートラインＧＬからゲート信号が提供されてターンオンしてデータラインＤＬから画素電極ＰＥ側に伝送されるデータ信号をスイッチングする。
ゲート電極ＧＥは、ゲートラインＧＬから分岐して基板１００上に設けられる。半導体パターンＡＰは、第１絶縁膜１１０上に設けられてゲート電極ＧＥと重畳する。ドレーン電極ＤＥは、データラインＤＬから分岐し、半導体パターンＡＰ上に設けられる。また、ソース電極ＳＥは、ドレーン電極ＤＥと離間して半導体パターンＡＰ上に設けられる。また、ソース電極ＳＥ及びドレーン電極ＤＥ上には、シリコン酸化物のような絶縁物を含む第２絶縁膜１２０が設けられる。
導電膜パターン１５０は、半導体パターンＡＰと重畳されて第２絶縁膜１２０上に設けられ、第１コンタクト孔ＣＨ１でゲートラインＧＬと電気的に接続されて薄膜トランジスタＴＲのトップゲート電極の役割をする。従って、薄膜トランジスタＴＲは、ゲート電極ＧＥをボトムゲート電極とし、導電膜パターン１５０をトップゲート電極とするデュアルゲート型薄膜トランジスタ構造とすることができる。
上述のように、導電膜パターン１５０及びゲート電極ＧＥは、互いに電気的に接続されるので、導電膜パターン１５０及びゲート電極ＧＥ側に同一の極性の電圧が提供される。薄膜トランジスタＴＲのトップゲート電極に作用する導電膜パターン１５０とボトムゲート電極に作用するゲート電極ＧＥ側に同一の極性の電圧が印加される場合、薄膜トランジスタＴＲがサチュレーションする時点でオン電流の電流量を増加することができ、薄膜トランジスタＴＲがオフされる時点でオフ電流の電流量を減少することができる。
導電膜パターン１５０は、画素電極ＰＥ及び接続電極ＢＥと同一の物質で構成することができる。導電膜パターン１５０、画素電極ＰＥ及び接続電極ＢＥが同一の物質で構成される場合には、画素電極ＰＥ、接続電極ＢＥ、及び導電膜パターン１５０は、インジウムティンオキサイド及びインジウムジンクオキサイドのような透明な導電物質に１つのフォトリソグラフィ工程を利用して同時に形成することができる。
以上、実施形態を参照して説明したが、当該技術分野の熟練された当業者は特許請求の範囲に記載された本発明の思想及び領域から抜け出さない範囲内で本発明を多様に修正及び変更することができる。
１００ 基板
１５１ 導電膜パターン
２００ 表示基板
ＰＥ 画素電極
ＣＬ 共通電圧ライン
ＧＬ ゲートライン
ＤＬ データライン
ＴＲ 薄膜トランジスタ
ＢＥ 接続電極
ＳＬ ストレージライン
ＳＴ ストレージ電極
ＰＸＬ 画素
１５１ 導電膜パターン
２００ 表示基板
ＰＥ 画素電極
ＣＬ 共通電圧ライン
ＧＬ ゲートライン
ＤＬ データライン
ＴＲ 薄膜トランジスタ
ＢＥ 接続電極
ＳＬ ストレージライン
ＳＴ ストレージ電極
ＰＸＬ 画素
Claims (10)
- 基板と、
前記基板上に設けられるゲート電極と、
前記ゲート電極の上部に設けられる半導体パターンと、
前記半導体パターン上に設けられるソース電極と、
前記ソース電極と離間して前記半導体パターン上に設けられるドレーン電極と、
前記ソース電極及び前記ドレーン電極上に設けられて前記ソース電極及び前記ドレーン電極をカバーする絶縁膜と、
前記絶縁膜上に設けられて前記半導体パターンと整列される導電膜パターンと、
前記ドレーン電極と電気的に接続される画素電極と、
前記基板上に設けられて前記画素電極と重畳し、前記導電膜パターンと電気的に接続されるストレージ電極と、
を含むことを特徴とする表示基板。 - 前記半導体パターンは、酸化物半導体を含むことを特徴とする請求項１に記載の表示基板。
- 前記基板上に設けられ、前記ゲート電極と電気的に接続されるゲートラインと、
前記ゲートラインと絶縁されて前記基板の上部に設けられるデータラインと、
前記ストレージ電極及び前記導電膜パターンと電気的に接続され前記ストレージ電極及び前記導電膜パターン側に共通電圧を提供するストレージラインと、
をさらに含むことを特徴とする請求項１に記載の表示基板。 - 前記導電膜パターン及び前記画素電極は、前記表示基板の同一層上に形成されて互いに同一の物質で形成されることを特徴とする請求項３に記載の表示基板。
- 前記ストレージライン及び前記ストレージ電極は、互いに離間し、前記導電膜パターンは、前記ストレージ電極及び前記ストレージラインを電気的に接続されることを特徴とする請求項４に記載の表示基板。
- 前記ゲート電極、前記半導体パターン、前記ソース電極、及び前記ドレーン電極によって定義される薄膜トランジスタのスレッショルド電圧は、前記共通電圧の大きさによって調節されることを特徴とする請求項３に記載の表示基板。
- 前記共通電圧の大きさが増加するほど前記スレッショルド電圧の大きさが減少し、前記共通電圧の大きさが減少するほど前記スレッショルド電圧の大きさが増加することを特徴とする請求項６に記載の表示基板。
- 平面上で前記ストレージ電極は、前記データライン及び前記データラインを間に置いて接する画素電極と重畳することを特徴とする請求項３に記載の表示基板。
- 基板と、
前記基板上に設けられ第１共通電圧が提供される導電膜パターンと、
前記導電膜パターン上に設けられ前記導電膜パターンをカバーする第１絶縁膜と、
前記第１絶縁膜上に設けられ前記導電膜パターンと整列されたソース電極と、
前記第１絶縁膜上に設けられ前記導電膜パターンと整列されたドレーン電極と、
前記ソース電極及び前記ドレーン電極上に設けられる半導体パターンと、
前記半導体パターン上に設けられる第２絶縁膜と、
前記第２絶縁膜上に設けられて前記半導体パターンと重畳するゲート電極と、
を含むことを特徴とする表示基板。 - 基板と、
前記基板上に設けられるゲート電極と、
前記ゲート電極の上部に設けられる半導体パターンと、
前記半導体パターン上に設けられるソース電極と、
前記ソース電極と離間して前記半導体パターン上に設けられるドレーン電極と、
前記ソース電極及び前記ドレーン電極上に設けられて前記ソース電極及び前記ドレーン電極をカバーする絶縁膜と、
前記絶縁膜上に設けられて前記半導体パターンと重畳し、前記ゲート電極と電気的に接続される導電膜パターンと、
を含むことを特徴とする表示基板。
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