CN110649003A - 半导体基板、阵列基板、逆变器电路及开关电路 - Google Patents

半导体基板、阵列基板、逆变器电路及开关电路 Download PDF

Info

Publication number
CN110649003A
CN110649003A CN201810669271.4A CN201810669271A CN110649003A CN 110649003 A CN110649003 A CN 110649003A CN 201810669271 A CN201810669271 A CN 201810669271A CN 110649003 A CN110649003 A CN 110649003A
Authority
CN
China
Prior art keywords
thin film
film transistor
substrate
semiconductor substrate
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810669271.4A
Other languages
English (en)
Inventor
高逸群
林欣桦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hongfujin Precision Industry Shenzhen Co Ltd
Hon Hai Precision Industry Co Ltd
Original Assignee
Hongfujin Precision Industry Shenzhen Co Ltd
Hon Hai Precision Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hongfujin Precision Industry Shenzhen Co Ltd, Hon Hai Precision Industry Co Ltd filed Critical Hongfujin Precision Industry Shenzhen Co Ltd
Priority to CN201810669271.4A priority Critical patent/CN110649003A/zh
Publication of CN110649003A publication Critical patent/CN110649003A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明一种半导体基板，其包括基板、设置于基板上的第一薄膜晶体管以及第二薄膜晶体管，该第一薄膜晶体管为金属氧化物薄膜晶体管，该第二薄膜晶体管为低温多晶硅薄膜晶体管；该第一薄膜晶体管包括该第一源极以及第一漏极，该第二薄膜晶体管包括第二源极以及第二漏极。该第一源极或第一漏极中的一者与该第二源极或第二漏极中的一者电性连接。本发明还提供应用上述半导体基板的阵列基板、逆变器电路及开关电路，本发明的半导体基板包括金属氧化物薄膜晶体管，且金属氧化物薄膜晶体管与低温多晶硅薄膜晶体管共用源/漏极，可以减小使用该半导体基板的电子元件体积和漏电流。

Description

半导体基板、阵列基板、逆变器电路及开关电路
技术领域
本发明涉及一种半导体基板、阵列基板、逆变器电路及开关电路。
背景技术
平面显示装置具有机身薄、省电、无辐射等众多优点，得到了广泛的应用。现有的平面显示装置主要包括液晶显示器(Liquid Crystal Display，LCD)及有机电致发光器件(Organic Electroluminescence Device，OELD)，也称为有机发光二极管(Organic LightEmitting Diode，OLED)。一般而言，显示器的阵列基板包括一基板，该基板上设置有包括多个像素单元的像素阵列及驱动该像素阵列的驱动电路，该驱动电路中需要应用到薄膜晶体管。另外，显示装置的周边电路也应用到薄膜晶体管。采用低温多晶硅技术(LTPS)制造的多晶硅薄膜晶体管的电子迁移率大于金属氧化物薄膜晶体管的电子迁移率，但多晶硅薄膜晶体管的漏电流高于金属氧化物薄膜晶体管的漏电流，影响了阵列基板或者周边电路的性能。
发明内容
鉴于此，有必要提供一种性能良好的半导体基板。
一种半导体基板，其包括基板、设置于基板上的第一薄膜晶体管以及第二薄膜晶体管，该第一薄膜晶体管为顶栅型的金属氧化物薄膜晶体管，该第二薄膜晶体管为底栅型的低温多晶硅薄膜晶体管；第一薄膜晶体管包括设置于所述基板上的第一栅极、金属氧化物半导体层及与该金属氧化物半导体层连接且彼此间隔的第一源极与第一漏极；第二薄膜晶体管包括依次设置于所述基板上的多晶硅半导体层、第二栅极、与该多晶硅半导体层连接且彼此间隔的第二源极与第二漏极；该第一源极或第一漏极中的一者与该第二源极或第二漏极中的一者电性连接。
本发明还提供一种阵列基板、一种逆变器电路及一种开关电路，其包括上述的半导体基板。
相较于现有技术，本发明的半导体基板包括金属氧化物薄膜晶体管，且金属氧化物薄膜晶体管与低温多晶硅薄膜晶体管共用源/漏极，可以减小使用该半导体基板的电子元件体积和漏电流。
附图说明
图1是本发明第一实施例的半导体基板的剖面结构示意图。
图2是本发明第二实施例的半导体基板的剖面结构示意图。
图3是本发明第三实施例的半导体基板的剖面结构示意图。
图4是应用本发明一实施例的阵列基板的平面示意图。
图5是本发明一实施例的像素单元中像素驱动电路的等效电路图。
图6是本发明一实施例的阵列基板的剖面示意图。
图7是本发明一实施例的逆变器电路的等效电路图。
图8是本发明一实施例的逆变器电路的平面结构示意图。
图9是本发明一实施例的开关电路的等效电路图。
主要元件符号说明
Figure BDA0001707864060000021
Figure BDA0001707864060000031
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
请参考图1，图1是本发明第一实施例的半导体基板10的剖面结构示意图。该半导体基板10包括至少两种不同类型的薄膜晶体管(Thin Film Transistor,TFT)的复合晶体管结构，在本实施方式中，该两种不同类型的薄膜晶体管为低温多晶硅(Low TemperaturePoly Silicon,LTPS)薄膜晶体管与金属氧化物(Metal Oxide)薄膜晶体管。该低温多晶硅薄膜晶体管具有高电子迁移率的特性，该金属氧化物(Metal Oxide)薄膜晶体管具有低漏电流、体积小的特性。
如图1所示，在本实施方式中，该半导体基板10包括基板101以及形成在所述基板101上的第一薄膜晶体管T1和第二薄膜晶体管T2。在本实施方式中，该第一薄膜晶体管T1为金属氧化物薄膜晶体管，该第二薄膜晶体管T2为低温多晶硅薄膜晶体管。
该第一薄膜晶体管T1为一底栅(Bottom-gate)型薄膜晶体管，其包括缓冲层103、第一栅极105、栅极绝缘层107、第一源极109、第一漏极111及金属氧化物半导体层113。该缓冲层103、该第一栅极105、该栅极绝缘层107依次设置在该基板101上。该栅极绝缘层107受第一栅极105厚度的影响，从而对应该第一栅极105处呈一凸台形状。该第一源极109与该第一漏极111同层分离设置，且分别设置在该栅极绝缘层107的凸台的两相对侧。该金属氧化物半导体层113对应第一栅极105设置在该第一源极109与第一漏极111之间的该栅极绝缘层107上，并分别部分覆盖该第一源极109与该第一漏极111。该金属氧化物半导体层113电连接该第一源极109与该第一漏极111。在本实施方式中，该金属氧化物半导体层113为氧化铟镓锌(Indium Gallium Zinc Oxide,IGZO)。在其他实施方式中，该金属氧化物半导体层113可为含锌、铟、镓中的至少一种的金属氧化物材料。
该第二薄膜晶体管T2位于该第一薄膜晶体管T1的旁边，其为一顶栅(Top-gate)型薄膜晶体管，其包括多晶硅(Poly-silicon)半导体层201、所述缓冲层103、第二栅极205、所述栅极绝缘层107、第二源极209与第二漏极211。该多晶硅半导体层201、该缓冲层103、该第二栅极205、该栅极绝缘层107自下而上依次层叠设置在该基板101上，且该第二栅极205对应该多晶硅半导体层201设置。该第二源极209经贯穿该缓冲层103、栅极绝缘层107的第二过孔215与该多晶硅半导体层201电连接，该第二漏极211经贯穿该缓冲层103、栅极绝缘层107的第二过孔215与该多晶硅半导体层201电连接。
在本实施方式中，该缓冲层103、103的材料为绝缘材料，如氧化硅、氮化硅。该栅极绝缘层107包括沿远离基板101的方向依次层叠设置的第一栅极绝缘层1071与第二栅极绝缘层1072，也即第一栅极绝缘层1071相对更靠近所述基板101。该第一栅极绝缘层1071、1071的材料为氧化硅，该第二栅极绝缘层1072、1072的材料为氮化硅。
该第一源极109或者第一漏极111中的一者与该第二源极209或该第二漏极211中的一者电性连接。如图1所示，在本实施例中，该第一漏极111与该第二源极209为同层设置且直接连接。在本实施例中，该第一源极109、该第一漏极111、该第二源极209以及该第二漏极211由同一导电层图案化形成，该第一漏极111与该第二源极209为一连续的导电层。
在本实施例中，该第一薄膜晶体管T1的金属氧化物半导体层113在该第一源极109与第一漏极111形成之后形成，从而可以避免该第二薄膜晶体管T2进行高温氢化制程时对该金属氧化物半导体113的损害，且该金属氧化物半导体层113在形成该第一源极109与第一漏极111之后形成，可避免蚀刻该第一源极109与第一漏极111所在的金属层对该金属氧化物半导体层113的损害。
在本实施例中，该第一栅极105与该第二栅极205位于同一层，该第一栅极105与该第二栅极205可以由同一导电层在同一制造工序中形成。
为了描述方便，以下实施例中，与第一实施例结构和功能相同的元件在此不再赘述，并且沿用第一实施例中的元件符号。
请参考图2，图2是本发明第二实施例的半导体基板10的剖面结构示意图。本实施例的半导体基板10的结构与第一实施例的半导体基板10的结构相似，不同之处在于：在本实施例中，该第一薄膜晶体管T1的第二栅极绝缘层1072对应该金属氧化物半导体层113开设有贯穿其厚度方向的第一过孔115，以使第一栅极绝缘层1071露出。该金属氧化物半导体层113通过该第一过孔115与该第一栅极绝缘层1071直接接触并局部覆盖该第一源极109与第一漏极111。
在本实施例中，由于第二栅极绝缘层1072开设有贯穿其厚度方向的第一过孔115，该第一源极109、该第一漏极111与第一栅极105之间的栅极绝缘层107的厚度减小，减小了该第一源极109、该第一漏极111与第一栅极105之间的电容。
请参考图3，图3是本发明第三实施例的半导体基板10的剖面结构示意图。为了简洁起见，在本实施例中，与第一实施例结构和功能相同的元件在此不再赘述。
在本实施例中，该栅极绝缘层107包括垂直并远离基板101的方向依次层叠设置的第一栅极绝缘层1071与第二栅极绝缘层1072。该缓冲层103、该第二栅极205、该第一栅极绝缘层1071、该第一栅极105、该第二栅极绝缘层1072依次设置在该基板101上。该第二栅极205位于该第一栅极绝缘层1071远离第二栅极绝缘层1072的一侧,该第一栅极105位于该第一栅极绝缘层1071与第二栅极绝缘层1072之间。
在本实施方式中，该第一栅极绝缘层1071、1071的材料为氮化硅，该第二栅极绝缘层1072、1072的材料为氧化硅。
在本实施例中，该第一栅极105通过第二栅极绝缘层1072与第一源极109、该第一漏极111间隔开来，该第一栅极105与第一源极109、该第一漏极111之间不具有第一栅极绝缘层1071，使该第一源极109、该第一漏极111与第一栅极105之间的栅极绝缘层107的厚度减小，减小了该第一源极109、该第一漏极111与第一栅极105之间的电容。
在本实施例中，该第一栅极105与该第二栅极205位于不同的层，该第一栅极105与该第二栅极205由不同的导电层形成。
上述第一～三实施例的半导体基板10可以应用于电子装置中阵列基板的像素单元内的像素驱动电路，也可以应用于电子装置中周边电路中的逆变器电路或者开关电路。以下仅以第三实施例的半导体基板10的应用作说明，可以理解的，以下实施例中所应用的第三实施例的半导体基板10也可以替换为第一实施例的半导体基板10或者第二实施例的半导体基板10。
请参考图4，图4是应用本发明一实施例的阵列基板100的平面示意图。本发明一实施例的阵列基板100为有机电致发光(OLED)显示面板，该阵列基板100包括基材11，该基材11上设置有多条相互平行设置的扫描线S1-Sn以及多条相互平行且与该扫描线S1-Sn交叉设置的数据线D1-Dn。该多条扫描线S1-Sn分别与该第一驱动电路12电性连接，该多条数据线D1-Dn分别与该第二驱动电路13电性连接。该多条扫描线S1-Sn与该多条数据线D1-Dn垂直绝缘相交，定义出多个像素单元14。每个像素单元14具有一个对应的像素驱动电路15(如图5所示)。在本实施方式中，第一驱动电路12可包括多任务电路和栅极驱动电路。第二驱动电路13为数据驱动电路。
请参考图5，图5是本发明一实施例的像素单元14中像素驱动电路15的等效电路图。包括电源线VDD、初始端Vini、第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第一结点A、第二结点B、有机发光二极管OLED、存储电容Cs、寄生电容COLED以及接地端Vss。在本实施方式中，该第一薄膜晶体管T1为低温多晶硅薄膜晶体管，第二薄膜晶体管T2为金属氧化物薄膜晶体管，该第三薄膜晶体管T3以及第四薄膜晶体管T4可以为低温多晶硅薄膜晶体管、非晶硅薄膜晶体管或有机薄膜晶体管中的任意一种。在本实施例中，该第三薄膜晶体管T3以及第四薄膜晶体管T4为低温多晶硅薄膜晶体管。
该第三薄膜晶体管T3的栅极与第一扫描线S1电性连接，漏极与该数据线D1电性连接，源极通过该第一结点A与该第一薄膜晶体管T1的栅极电性连接。该第一薄膜晶体管T1的漏极与该第二薄膜晶体管T2的源极电性连接，该第一薄膜晶体管T1的源极通过第二结点B与该有机发光二极管OLED的阳极(Anode)电性连接。该第二薄膜晶体管T2的栅极与该第三扫描线S3电性连接，该第二薄膜晶体管T2的漏极与该电源线VDD电性连接。该第四薄膜晶体管T4的栅极与该第二扫描线S2电性连接，该第四薄膜晶体管T4的漏极与该第二结点B电性连接。该有机发光二极管OLED的阳极与该第一薄膜晶体管T1的源极电性连接，阴极与该接地端Vss电性连接。该存储电容Cs电性连接于该第一薄膜晶体管T1的栅极和源极之间。该寄生电容COLED电性连接于该有机发光二极管OLED阴极和阳极之间。
可以理解的，该像素单元14并不限于图5所示的结构，还可以为5T1C的像素结构(包括5个薄膜晶体管(Thin Film Transistor,TFT)及一个电容C)(图未示)等等，只要其适用第一薄膜晶体管T1的第一源极109或者第一漏极111中的一者与第二薄膜晶体管T2的第二源极209或者第二漏极211中的一者电性连接的结构。
请参考图6，图6是本发明一实施例的阵列基板100的剖面示意图。为了描述方便，图6中示出了第一薄膜晶体管T1和第二薄膜晶体管T2，省略了第三薄膜晶体管T3、第四薄膜晶体管T4等其他元件。本实施例中的阵列基板100使用前述第三实施例的半导体基板10，为了简洁起见，对于第一薄膜晶体管T1和第二薄膜晶体管T2的结构将不再赘述。
如图6所示，该阵列基板100还包括覆盖该第一薄膜晶体管T1及该第二薄膜晶体管T2的平坦化层16。该平坦化层16设置有贯穿其垂直于基板101的厚度方向上的第三过孔17，该第三过孔17内填充有有机发光二极管OLED的阳极18，该平坦化层16上设置有像素限定层19(Pixel Defining Layer,PDL)，该阳极18的一端连接该第一源极109，另一端连接至该像素限定层19。
在本实施例的阵列基板100中，该第二薄膜晶体管T2为金属氧化物薄膜晶体管，相较于仅采用低温多晶硅薄膜晶体管的阵列基板，为金属氧化物薄膜晶体管的第二薄膜晶体管T2体积更小、制程工艺更为简单，且具有低漏电流可降低功耗，提高了阵列基板100的性能。
在本实施例中，该第一漏极111与该第二源极209同层设置。该第一漏极111与该第三源/漏极为一连续的导电层，可以减小第一薄膜晶体管T2和第二薄膜晶体管T2占用的排布空间，此外，该第二薄膜晶体管T2无需开设通孔便可以实现金属氧化物半导体层113与第一源极109、第一漏极111的电性连接，也能够减小第二薄膜晶体管T2占用的面积。
请参考图7和图8，图7是本发明一实施例的逆变器电路30的等效电路图。图8是本发明一实施例的逆变器电路30的平面结构示意图。在本实施例中，该逆变器电路30应用了本发明第三实施例的半导体基板10。为了描述方便，图8中省略了栅极绝缘层等元件。
如图8所示，该逆变器电路30的第一薄膜晶体管T1的第一栅极105和第二薄膜晶体管T2的第二栅极205电性连接。如图7所示，在本实施例中，当输入端IN输入高电平时，该第一薄膜晶体管T1导通，该第二薄膜晶体管T2关断，该第一薄膜晶体管T1输出低电平。当输入端IN输入低电平时，该第二薄膜晶体管T2导通，该第一薄膜晶体管T1关断，该第二薄膜晶体管T2输出高电平。
请参考图9，图9是本发明一实施例的开关电路40的等效电路图。在本实施例中，该开关电路40应用了本发明第三实施例的半导体基板10。在本实施例中，该开关电路40的输入端IN输入信号，该第一薄膜晶体管T1的第一栅极105控制该第一薄膜晶体管T1的开关，该第二薄膜晶体管T2的第二栅极205控制该第二薄膜晶体管T2的开关。当该第一薄膜晶体管T1开启时，该输入端IN输入的信号经由该第一薄膜晶体管T1输出；当第二薄膜晶体管T2开启时，该输入端IN输入的信号经由该第二薄膜晶体管T2输出。
以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或等同替换，而不脱离本发明技术方案的精神和范围。

Claims (10)

1.一种半导体基板，其包括基板、设置于基板上的第一薄膜晶体管以及第二薄膜晶体管，其特征在于：
该第一薄膜晶体管为顶栅型的金属氧化物薄膜晶体管，该第二薄膜晶体管为底栅型的低温多晶硅薄膜晶体管；
第一薄膜晶体管包括设置于所述基板上的第一栅极、金属氧化物半导体层及与该金属氧化物半导体层连接且彼此间隔的第一源极与第一漏极；
第二薄膜晶体管包括依次设置于所述基板上的多晶硅半导体层、第二栅极、与该多晶硅半导体层连接且彼此间隔的第二源极与第二漏极；以及
该第一源极或第一漏极中的一者与该第二源极或第二漏极中的一者电性连接。
2.如权利要求1所述的半导体基板，其特征在于：该第一源极或第一漏极中的一者与该第二源极或第二漏极中的一者为同层设置且直接连接。
3.如权利要求2所述的半导体基板，其特征在于：该第一源极、该第一漏极、该第二源极以及该第二漏极由同一导电层图案化形成。
4.如权利要求1所述的半导体基板，其特征在于：该金属氧化物半导体层位于该第一源极与第一漏极远离基板的一侧。
5.如权利要求1所述的半导体基板，其特征在于：该半导体基板还包括形成在所述基板上且覆盖该第一栅极与该第二栅极的栅极绝缘层；
该栅极绝缘层包括沿向远离基板的方向依次层叠设置的第一栅极绝缘层与第二栅极绝缘层；以及
该第二栅极绝缘层开设有贯穿其厚度方向的至少一个过孔，该第一源极与第一漏极通过该至少一个过孔与该第一栅极绝缘层直接接触。
6.如权利要求5所述的半导体基板，其特征在于：该第一栅极与该第二栅极由同一导电层图案化形成。
7.如权利要求1所述的半导体基板，其特征在于：该半导体基板包括依次层叠于所述基板上的第一栅极绝缘层和第二栅极绝缘层，该第二栅极位于该第一栅极绝缘层远离第二栅极绝缘层的一侧,该第一栅极位于该第一栅极绝缘层与第二栅极绝缘层之间。
8.一种阵列基板，其包括权利要求1-7中任意一项所述的半导体基板。
9.一种逆变器电路，其包括权利要求1-7中任意一项所述的半导体基板。
10.一种开关电路，其包括权利要求1-7中任意一项所述的半导体基板。
CN201810669271.4A 2018-06-26 2018-06-26 半导体基板、阵列基板、逆变器电路及开关电路 Pending CN110649003A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810669271.4A CN110649003A (zh) 2018-06-26 2018-06-26 半导体基板、阵列基板、逆变器电路及开关电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810669271.4A CN110649003A (zh) 2018-06-26 2018-06-26 半导体基板、阵列基板、逆变器电路及开关电路

Publications (1)

Publication Number Publication Date
CN110649003A true CN110649003A (zh) 2020-01-03

Family

ID=69008672

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810669271.4A Pending CN110649003A (zh) 2018-06-26 2018-06-26 半导体基板、阵列基板、逆变器电路及开关电路

Country Status (1)

Country Link
CN (1) CN110649003A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113764437A (zh) * 2021-09-06 2021-12-07 深圳市华星光电半导体显示技术有限公司 一种显示面板及显示面板的制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105960712A (zh) * 2014-02-07 2016-09-21 株式会社半导体能源研究所 半导体装置
CN106057735A (zh) * 2016-06-07 2016-10-26 深圳市华星光电技术有限公司 Tft背板的制作方法及tft背板
US20170084641A1 (en) * 2015-09-18 2017-03-23 Hon Hai Precision Industry Co., Ltd. Array substrate and display device and method for making the array substrate
CN107004682A (zh) * 2014-02-25 2017-08-01 乐金显示有限公司 具有多种类型的薄膜晶体管的显示器背板
CN107507841A (zh) * 2017-09-22 2017-12-22 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN107818989A (zh) * 2017-10-20 2018-03-20 武汉华星光电技术有限公司 阵列基板及其制作方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105960712A (zh) * 2014-02-07 2016-09-21 株式会社半导体能源研究所 半导体装置
CN107004682A (zh) * 2014-02-25 2017-08-01 乐金显示有限公司 具有多种类型的薄膜晶体管的显示器背板
US20170084641A1 (en) * 2015-09-18 2017-03-23 Hon Hai Precision Industry Co., Ltd. Array substrate and display device and method for making the array substrate
US20170084636A1 (en) * 2015-09-18 2017-03-23 Hon Hai Precision Industry Co., Ltd. Array substrate and display device and method for making the array substrate
CN106057735A (zh) * 2016-06-07 2016-10-26 深圳市华星光电技术有限公司 Tft背板的制作方法及tft背板
CN107507841A (zh) * 2017-09-22 2017-12-22 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN107818989A (zh) * 2017-10-20 2018-03-20 武汉华星光电技术有限公司 阵列基板及其制作方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113764437A (zh) * 2021-09-06 2021-12-07 深圳市华星光电半导体显示技术有限公司 一种显示面板及显示面板的制作方法

Similar Documents

Publication Publication Date Title
CN106558593B (zh) 阵列基板、显示面板、显示装置及阵列基板的制备方法
US11264443B2 (en) Display substrate with light shielding layer and manufacturing method thereof, and display panel
US8212247B2 (en) Organic light emitting display device and fabricating method thereof
US10332919B2 (en) Organic light-emitting diode (OLED) array substrate and manufacturing method thereof and display device
US10978531B2 (en) Transparent display substrate, manufacturing method thereof and transparent display panel
US10020354B2 (en) Organic light-emitting diode displays with silicon and semiconducting oxide thin-film transistors
US9053986B2 (en) Semiconductor device and flat panel display including the same
US9589995B2 (en) TFT substrate having three parallel capacitors
US20100182223A1 (en) Organic light emitting display device
US11088230B2 (en) Pixel circuit, manufacturing method thereof, and display device
KR102565380B1 (ko) 박막 트랜지스터 기판
US9960188B2 (en) Thin film transistor, array substrate, and fabrication method there of, and display apparatus
US11482170B2 (en) Display panel and display device
US20170194405A1 (en) Organic light emitting display and method of manufacturing the same
WO2022179142A1 (zh) 显示面板及其制作方法和显示装置
CN111710685B (zh) 显示面板及其制作方法、显示装置
US20200127071A1 (en) Oled display panel and oled display
CN113192986A (zh) 显示面板及其制备方法
JP2023505359A (ja) ディスプレイおよび電子デバイス
TWI703735B (zh) 半導體基板、陣列基板、逆變器電路及開關電路
CN110649003A (zh) 半导体基板、阵列基板、逆变器电路及开关电路
CN220829962U (zh) 一种阵列基板和显示装置
US20240194126A1 (en) Display apparatus including light emitting device and pixel driving circuit
JP2022146789A (ja) 薄膜トランジスタ基板
CN117096159A (zh) 一种显示基板及其制作方法及显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20200103

WD01 Invention patent application deemed withdrawn after publication