JP2010010449A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2010010449A JP2010010449A JP2008168714A JP2008168714A JP2010010449A JP 2010010449 A JP2010010449 A JP 2010010449A JP 2008168714 A JP2008168714 A JP 2008168714A JP 2008168714 A JP2008168714 A JP 2008168714A JP 2010010449 A JP2010010449 A JP 2010010449A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- semiconductor device
- barrier metal
- dielectric constant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
- H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
【課題】配線抵抗の面内ばらつきを低減することが可能な半導体装置の製造方法を提供する。
【解決手段】低誘電率膜101上にキャップ絶縁膜102を形成し、キャップ絶縁膜および低誘電率膜の上部をエッチングして、配線層105aを形成する領域にキャップ絶縁膜を貫通して低誘電率膜にトレンチ103を形成する。トレンチ内およびキャップ絶縁膜上に、バリアメタル膜104と導電性材料を成膜する。バリアメタル膜をストッパとして導電性材料を第1のCMPにより平坦化する。次に、導電性材料に対する濡れ性が低誘電率膜に対する濡れ性よりも高いスラリーを用いた第2のCMPにより、導電体層、バリアメタル膜およびキャップ絶縁膜を研磨する。このとき、キャップ絶縁膜は途中まで研磨する。残ったキャップ絶縁膜をエッチング除去する。この後、バリア膜、層間絶縁膜を形成する。
【選択図】図3F
【解決手段】低誘電率膜101上にキャップ絶縁膜102を形成し、キャップ絶縁膜および低誘電率膜の上部をエッチングして、配線層105aを形成する領域にキャップ絶縁膜を貫通して低誘電率膜にトレンチ103を形成する。トレンチ内およびキャップ絶縁膜上に、バリアメタル膜104と導電性材料を成膜する。バリアメタル膜をストッパとして導電性材料を第1のCMPにより平坦化する。次に、導電性材料に対する濡れ性が低誘電率膜に対する濡れ性よりも高いスラリーを用いた第2のCMPにより、導電体層、バリアメタル膜およびキャップ絶縁膜を研磨する。このとき、キャップ絶縁膜は途中まで研磨する。残ったキャップ絶縁膜をエッチング除去する。この後、バリア膜、層間絶縁膜を形成する。
【選択図】図3F
Description
本発明は、低誘電率膜(Low−k膜)を用いたダマシン配線構造を有する半導体装置の製造方法に関する。
半導体装置の微細化によって、RC(R:Resistance、C:Capacitance)遅延が問題となっている。
この問題に対する対策の1つとして層間絶縁膜に低誘電率膜(Low−k膜)を適用し、線間容量および層間容量を低減することでRC遅延を小さくする検討が進められている(例えば、特許文献1参照。)。
特開2007−220934
本発明は、面内の配線抵抗のばらつきを低減することが可能な半導体装置の製造方法を提供することを目的とする。
本発明の一態様に係る実施例に従った半導体装置の製造方法は、低誘電率膜中に配線層を形成するための半導体装置の製造方法であって、
前記低誘電率膜上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜および前記低誘電率膜の上部をエッチングして、前記配線層を形成する領域に前記第1の絶縁膜を貫通して前記低誘電率膜にトレンチを形成する工程と、
前記トレンチ内および前記第1の絶縁膜上に、第1のバリアメタル膜を成膜する工程と、
前記第1のバリアメタル膜の表面に導電性材料を成膜することにより、前記第1のバリアメタル膜が成膜された前記トレンチ内に前記導電性材料を埋め込んで導電体層を形成する工程と、
スラリーを用いたCMPにより、前記導電体層、前記第1のバリアメタル膜および前記第1の絶縁膜を研磨して、前記第1の絶縁膜中まで平坦化することにより、前記トレンチ内に前記配線層を形成する工程と、
前記CMPによる平坦化の後に残った前記第1の絶縁膜を、選択的にエッチングする工程と、備えることを特徴とする。
前記低誘電率膜上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜および前記低誘電率膜の上部をエッチングして、前記配線層を形成する領域に前記第1の絶縁膜を貫通して前記低誘電率膜にトレンチを形成する工程と、
前記トレンチ内および前記第1の絶縁膜上に、第1のバリアメタル膜を成膜する工程と、
前記第1のバリアメタル膜の表面に導電性材料を成膜することにより、前記第1のバリアメタル膜が成膜された前記トレンチ内に前記導電性材料を埋め込んで導電体層を形成する工程と、
スラリーを用いたCMPにより、前記導電体層、前記第1のバリアメタル膜および前記第1の絶縁膜を研磨して、前記第1の絶縁膜中まで平坦化することにより、前記トレンチ内に前記配線層を形成する工程と、
前記CMPによる平坦化の後に残った前記第1の絶縁膜を、選択的にエッチングする工程と、備えることを特徴とする。
本発明の半導体装置の製造方法によれば、配線抵抗の面内ばらつきを低減することができる。
(比較例)
図1Aないし図1Hは、比較例の半導体装置の製造方法の各工程の断面を示す断面図である。また、図2は、比較例における疎な配線パターンが形成された領域のCMP削り量が配線密度依存性を有する断面を示す断面図である。
図1Aないし図1Hは、比較例の半導体装置の製造方法の各工程の断面を示す断面図である。また、図2は、比較例における疎な配線パターンが形成された領域のCMP削り量が配線密度依存性を有する断面を示す断面図である。
なお、図1Aから図1Hの密配線パターン形成領域Xは、ウェハ面内において配線パターンの面密度が大きい領域を表す。一方、疎配線パターン形成領域Yは、ウェハ面内において配線パターンの面密度が小さい領域を表す。
先ず、半導体基板(図示せず)上に形成された低誘電率膜1上に、例えば、PCVD(Plasma Chemical Vapor Deposition)により、キャップ膜2を形成する(図1A)。なお、このPCVDにより、低誘電率膜1の上面は、プラズマダメージを受け、ダメージ層1aが形成される。ここで、キャップ膜2は、低誘電率膜1中にダマシン配線形状を形成する場合、後にトレンチを形成するリソグラフィ工程のリワークを考慮して形成されるものである。すなわち、このリワークにおいて、レジスト膜をアッシャにより除去する際に、キャップ膜2は、該アッシャによるLow−k膜へのダメージを抑制する。
次に、RIE(Reactive Ion Etching)により、キャップ膜2および低誘電率膜1の上部をエッチングして、後に配線層を形成する領域にトレンチ3を形成する(図1B)。なお、このRIEにより、低誘電率膜1のトレンチ3の内面部分がプラズマダメージを受け、この部分にもダメージ層1aが形成される。
次に、例えば、PECVD(Plasma Enhanced Chemical Vapor Deposition)により、トレンチ3内およびキャップ膜2上に、バリアメタル膜4を成膜する(図1C)。このバリアメタル膜4は、後に形成される導電性材料が、低誘電率膜1に拡散するのを防止する。
次に、シード層をバリアメタル膜4の表面に形成した後、例えば、電界メッキ等により、該シード層の表面にCuを成膜させる。これにより、バリアメタル膜4が成膜されたトレンチ3内に、Cuによる導電体層5が形成される(図1D)。
そして、CMP(Chemical Mechanical Polishing)により、バリアメタル膜4をストッパとして、導電体層5を研磨して、平坦化する(図1E)。
そして、タッチアップCMPにより、バリアメタル膜4、キヤップ膜2、ダメージ層1aを研磨し、平坦化する(図1F)。これにより、配線層6a、6bが形成される。
ここで、疎配線パターン形成領域Yにおいて、低誘電率膜1は、後述するLow−k膜の削り量の配線疎密パターン依存性により、必要以上に(60nm程度)削られてしまうこととなる。すなわち、疎配線パターン形成領域Yの配線層6bの膜厚は、密配線パターン形成領域Xの配線層6aの膜厚よりも、薄くなる。
次に、配線層6a、6bの上面に、バリアメタル膜7を形成する(図1G)。
次に、絶縁膜であるILD(inter−Layer dielectric)膜8を形成する(図1H)。なお、ILD膜8の上面には、密配線パターン形成領域Xと疎配線パターン形成領域Yとの間で低誘電率膜1上面に形成された段差に応じた段差が、形成されることとなる。
ここで、既述のLow−k膜の削り量の配線疎密パターン依存性には、少なくとも2つの要因が考えられる。
1つの要因は、タッチアップCMPにおいて、Low−k膜との濡れ性が小さくCuとの濡れ性が大きいスラリーを適用していることにより、スラリーに含まれる研粒が、疎に配置されたCu配線パターン上に集まることにある。もう1つの要因は、RIE、PECVDによるプラズマダメージを受けたLow−k膜のCMP研磨レートが、Low−k膜のダメージを受けてない部分と比較して早いことである。
これらの2つの要因が重なり、疎な配線パターンが形成された領域は、局所的にCMPの研摩レートが上昇する。すなわち、疎な配線パターンほど削り込み量が大きくなる。これにより、図2に示すような、疎な配線パターンが形成された領域のCMP削り量が配線密度依存性を有する断面が形成される。
このため、疎な配線パターンが形成された領域の配線層の膜厚がより薄くなる傾向がある。特に、Low−k膜は、誘電率が低くなるほど(k値が3以下)、この傾向は強くなる。
例えば、密配線パターン形成領域Xが10um角程度の局所的な配線パターンの割合が50%に近い領域では、この傾向は殆ど現れない。一方、疎配線パターン形成領域Yが10um角程度の局所的な配線パターンの割合が10%以下である領域とすると、この傾向が顕著に表れる。
このように、Low−k膜の削り量の配線疎密パターン依存性により、配線層の高さのばらつきが生じる。これにより、金属配線(Cu)の抵抗ばらつきが増大するという問題が生じ得る。
また、将来的により低いk値を持つLow−k膜を適用する場合には、Low−k膜自体をCMPすることが困難になると考えられる。
そこで、本発明に係る実施例では、配線抵抗の面内ばらつきを低減することが可能な半導体装置の製造方法を提案する。
以下、本発明に係る実施例について図面に基づいて説明する。
図3Aないし図3Iは、実施例1に係る半導体装置の製造方法の各工程の断面を示す断面図である。
なお、図3Aないし図3Iにおいて、比較例と同様に、密配線パターン形成領域Xは、ウェハ面内において配線パターンの面密度が大きい領域を表す。一方、疎配線パターン形成領域Yは、ウェハ面内において配線パターンの面密度が小さい領域を表す。例えば、密配線パターン形成領域Xを10um角程度の局所的な配線パターンの割合が50%に近い領域とし、疎配線パターン形成領域Yを10um角程度の局所的な配線パターンの割合が10%以下である領域とする。このように、ウェハ面内において、配線層の面密度が異なる領域があるものとする。
先ず、半導体基板(図示せず)上に形成された低誘電率膜101上に、例えば、PCVDにより、キャップ膜(絶縁膜)102を形成する(図3A)。
なお、この低誘電率膜101には、SiCo、SiCoH等のk値が3未満の膜が適用される。また、このPCVDにより、低誘電率膜101の上面は、プラズマダメージを受け、ダメージ層1aが形成される。また、キャップ膜2には、例えば、TEOS膜(SiO2膜)が選択される。
次に、RIEにより、キャップ膜102および低誘電率膜101の上部をエッチングして、後に配線層105aを形成する領域に、キャップ膜102を貫通して低誘電率膜101にトレンチ103を形成する(図3B)。なお、このRIEにより、低誘電率膜101の少なくともトレンチ103の内面部分がプラズマダメージを受け、この部分にもダメージ層1aが形成される。
次に、例えば、PECVDにより、トレンチ103内およびキャップ膜102上に、バリアメタル膜104を成膜する(図3C)。このバリアメタル膜104は、後に形成される導電性材料が、低誘電率膜101に拡散するのを防止する。
なお、バリアメタル膜104には、例えば、TaあるいはTaN/Ta積層が選択される。
次に、バリアメタル膜104の表面にシード層を形成後さらにその上面に、例えば、電界メッキ等により、導電性材料(ここでは、例えば、Cu)を成膜させる。これにより、バリアメタル膜104が成膜されたトレンチ103内に、導電性材料を埋め込んで導電体層105を形成する(図3D)。
次に、CMP(1回目)により、バリアメタル膜104をストッパとして、導電体層105を平坦化する(図3E)。
なお、この1回目のCMPのスラリーおよび研磨条件には、例えば、スラリー:CMS7501/7552(JSR社製)と過硫酸アンモニウム、流量:300cc/min、研磨パッド:IC1000(ニッタ・ハース社製)、荷重:300gf/cm2、キャリア/テーブル回転数:100rpm、研磨時間:120secが選択される。
次に、CMP(2回目)により、導電体層105、バリアメタル膜104およびキャップ膜102を研磨して、キャップ膜102中まで平坦化する。これにより、トレンチ103内に配線層105aを形成する(図3F)。平坦化後のキャップ膜102の膜厚は、例えば、40nm程度である。
この2回目のCMPのキャップ膜102に対する研磨を途中で止めることにより、低誘電率膜101は露出しない。これにより、前述のCMP削り量の配線密度依存の発生を回避することができる。すなわち、この時点において、密配線パターン形成領域Xの配線層105aの膜厚と、疎配線パターン形成領域Yの配線層105aの膜厚とは、等しい。
なお、この2回目のCMPには、導電性材料(ここでは、Cu)に対する濡れ性が低誘電率膜に対する濡れ性よりも高いスラリーを用いる。この2回目のCMPのスラリーおよび研磨条件には、例えば、スラリー:CMS8401/8452(JSR社製)と過水、流量:300cc/min、研磨パッド:IC1000(ニッタ・ハース社製)、荷重:300gf/cm2、キャリア/テーブル回転数:100rpm、研磨時間:60secが選択される。
次に、2回目のCMPによる平坦化の後に残ったキャップ膜102を、例えば、DHF(希フッ酸)等を用いたウエットエッチングにより、選択的にエッチングする(図3G)。
これにより、配線層105aは、エッチングされない。すなわち、疎な配線パターンが形成された領域の配線層105aがCMPにより必要以上に研磨されて、配線層105aの膜厚がより薄くなるのを防止できる。すなわち、配線抵抗の面内ばらつきを低減することができる。
なお、ここでは、PCVDにより低誘電率膜101の上面に形成されたダメージ層101aも、キャップ膜102とともに選択的にエッチングする。これにより、バリアメタル膜104の周辺(ダメージ層101aが存在していた部分)に、凹部101bが形成される。
なお、残ったキャップ膜102を選択的にエッチングするこのエッチバックプロセスは、低誘電率膜101へのダメージを考慮する必要があるが、ウエットエッチングに代えて、RIEを選択してもよい。
そして、キャップ膜102を選択的にエッチングした後、少なくとも配線層105aの上面に、PECVDにより、後に形成される膜への配線層6a、6bからの導電性材料(ここではCu)の拡散を防止するバリアメタル膜107を形成する(図3H)。なお、バリアメタル膜107には、例えば、SiCN膜が選択される。
次に、絶縁膜であるILD(inter−Layer dielectric)膜108を形成する(図3I)。このILD膜108には、例えば、低誘電率膜101と同様の膜が選択される。なお、CMP削り量の配線密度依存が発生しないので、ILD膜8の上面の密配線パターン形成領域Xと疎配線パターン形成領域Yとの間の段差は、既述の比較例の段差よりも小さくなる。
ここで、配線層105aの上側壁部に、k値が高いバリアメタル膜(ストッパ膜)107が存在する。特に、密配線パターン形成領域Xにおいて、若干のk値上昇が予想される。しかし、ILD膜108の成膜時に、バリアメタル膜107の段差形状に起因したエアギャップが形成され得る。この場合、密配線パターン形成領域Xにおける配線容量の低減効果が見込める。
なお、バリアメタル膜107に代えて、CMP後の後処理により選択的にCu配線上部にバリアメタルを形成する工程を適用して、バリアメタル膜を配線層(Cu)上部に形成し、そのままILD膜(Low−k膜)108を成膜してもよい。すなわち、本発明は、ストッパ膜適用の有無に限定されない。原理的に、低誘電率膜101をCMPで研磨しないようにするというコンセプトのもと適用されるものである。
なお、既述の図3Fで説明したように、キャップ膜102中でCMPによる研磨を止める。したがって、キャップ膜102を、例えば、上方に配置されCMPの研磨レートが早い上部膜と、下方に配置されCMPの研磨レートが遅い下部膜と、を含む積層構造にしてもよい。これにより、CMPによるキャップ膜102の研摩量の制御性を向上することができる。
さらに、キャップ膜102の該下部膜には、ウエットエッチングによる除去性が良好である特性を持つようにしてもよい。これにより、後のウエットエッチングによるキャップ膜102の除去性を向上することができる。
以上のように、本実施例に係る半導体装置の製造方法によれば、配線抵抗の面内ばらつきを低減することができる。
1、101 低誘電率膜(Low−k膜)
1a、101a ダメージ層
101b 凹部
2 絶縁膜(キャップ膜)
3、103 トレンチ
4、104、8、108 バリアメタル膜
5、5a、105 導電体層
6a、6b、105a 配線層
7 バリアメタル膜
8、108 絶縁膜(層間絶縁膜)
109 エアギャップ
X 密配線パターン形成領域
Y 疎配線パターン形成領域
1a、101a ダメージ層
101b 凹部
2 絶縁膜(キャップ膜)
3、103 トレンチ
4、104、8、108 バリアメタル膜
5、5a、105 導電体層
6a、6b、105a 配線層
7 バリアメタル膜
8、108 絶縁膜(層間絶縁膜)
109 エアギャップ
X 密配線パターン形成領域
Y 疎配線パターン形成領域
Claims (5)
- 低誘電率膜中に配線層を形成するための半導体装置の製造方法であって、
前記低誘電率膜上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜および前記低誘電率膜の上部をエッチングして、前記配線層を形成する領域に前記第1の絶縁膜を貫通して前記低誘電率膜にトレンチを形成する工程と、
前記トレンチ内および前記第1の絶縁膜上に、第1のバリアメタル膜を成膜する工程と、
前記第1のバリアメタル膜の表面に導電性材料を成膜することにより、前記第1のバリアメタル膜が成膜された前記トレンチ内に前記導電性材料を埋め込んで導電体層を形成する工程と、
スラリーを用いたCMPにより、前記導電体層、前記第1のバリアメタル膜および前記第1の絶縁膜を研磨して、前記第1の絶縁膜中まで平坦化することにより、前記トレンチ内に前記配線層を形成する工程と、
前記CMPによる平坦化の後に残った前記第1の絶縁膜を、選択的にエッチングする工程と、備える
ことを特徴とする半導体装置の製造方法。 - 前記導電性材料は、Cuであることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1の絶縁膜中まで平坦化する前記CMPのスラリーは、前記導電性材料に対する濡れ性が前記低誘電率膜に対する濡れ性よりも高いことを特徴とする請求項1または2に記載の半導体装置の製造方法。
- 前記第1の絶縁膜は、ウエットエッチングにより選択的にエッチングされることを特徴とする請求項1ないし3の何れかに半導体装置の製造方法。
- 前記低誘電率膜の上面に形成されたダメージ層を、前記第1の絶縁膜とともに選択的にエッチングする
ことを特徴とする請求項1ないし4の何れかに記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008168714A JP2010010449A (ja) | 2008-06-27 | 2008-06-27 | 半導体装置の製造方法 |
US12/404,706 US20090325384A1 (en) | 2008-06-27 | 2009-03-16 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008168714A JP2010010449A (ja) | 2008-06-27 | 2008-06-27 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010010449A true JP2010010449A (ja) | 2010-01-14 |
Family
ID=41447973
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008168714A Abandoned JP2010010449A (ja) | 2008-06-27 | 2008-06-27 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20090325384A1 (ja) |
JP (1) | JP2010010449A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9443796B2 (en) * | 2013-03-15 | 2016-09-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Air trench in packages incorporating hybrid bonding |
US9312204B2 (en) * | 2013-09-27 | 2016-04-12 | Intel Corporation | Methods of forming parallel wires of different metal materials through double patterning and fill techniques |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1995004372A1 (en) * | 1993-07-30 | 1995-02-09 | Semitool, Inc. | Methods for processing semiconductors to reduce surface particles |
US6080628A (en) * | 1998-05-15 | 2000-06-27 | Vanguard International Semiconductor Corporation | Method of forming shallow trench isolation for integrated circuit applications |
US6150272A (en) * | 1998-11-16 | 2000-11-21 | Taiwan Semiconductor Manufacturing Company | Method for making metal plug contacts and metal lines in an insulating layer by chemical/mechanical polishing that reduces polishing-induced damage |
US6875687B1 (en) * | 1999-10-18 | 2005-04-05 | Applied Materials, Inc. | Capping layer for extreme low dielectric constant films |
US20020164868A1 (en) * | 2001-05-02 | 2002-11-07 | Ting-Chang Chang | Method for forming a silicon dioxide-low k dielectric stack |
EP1482539A1 (en) * | 2003-05-26 | 2004-12-01 | S.O.I. Tec Silicon on Insulator Technologies S.A. | Preparation method for protecting the back side of a wafer and back side protected wafer |
US7193325B2 (en) * | 2004-04-30 | 2007-03-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reliability improvement of SiOC etch with trimethylsilane gas passivation in Cu damascene interconnects |
US20050247675A1 (en) * | 2004-05-04 | 2005-11-10 | Texas Instruments Incorporated | Treatment of dies prior to nickel silicide formation |
-
2008
- 2008-06-27 JP JP2008168714A patent/JP2010010449A/ja not_active Abandoned
-
2009
- 2009-03-16 US US12/404,706 patent/US20090325384A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20090325384A1 (en) | 2009-12-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8709942B2 (en) | Methods for fabricating semiconductor devices | |
JP5898991B2 (ja) | 半導体装置および半導体装置の製造方法 | |
US7838415B2 (en) | Method of fabricating dual damascene structure | |
US8404580B2 (en) | Methods for fabricating semiconductor devices | |
US20120196442A1 (en) | Chemical mechanical polishing method | |
KR101517851B1 (ko) | 반도체 소자의 제조 방법 | |
US7670947B2 (en) | Metal interconnect structure and process for forming same | |
EP1286388A1 (en) | Aluminium hardmask for dielectric ETCH | |
KR20030024551A (ko) | 반도체 장치 및 그 제조 방법 | |
WO2010084538A1 (ja) | 半導体装置及びその製造方法 | |
CN101740476A (zh) | 双镶嵌结构的形成方法 | |
JP5047504B2 (ja) | ビアキャッピング保護膜を使用する半導体素子のデュアルダマシン配線の製造方法 | |
US20080174027A1 (en) | Semiconductor interconnect structure with rounded edges and method for forming the same | |
JP2010010449A (ja) | 半導体装置の製造方法 | |
JP4540504B2 (ja) | 半導体装置の製造方法 | |
JP2006344815A (ja) | 半導体装置の製造方法 | |
KR100833424B1 (ko) | 반도체 메모리 소자의 금속배선 제조방법 | |
US11232981B2 (en) | Semiconductor device and fabrication method thereof | |
JP2005229052A (ja) | 半導体装置の製造方法 | |
JP2010016236A (ja) | 半導体装置の製造方法 | |
US8048799B2 (en) | Method for forming copper wiring in semiconductor device | |
JP2012253121A (ja) | 半導体装置の製造方法 | |
US7361575B2 (en) | Semiconductor device and method for manufacturing the same | |
KR100842670B1 (ko) | 반도체 소자 제조방법 | |
JP2011181585A (ja) | 半導体装置および半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100915 |
|
A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20120621 |