JP2010010372A - Electronic device and method of manufacturing the same - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide an electronic device including a base film which is interposed between an insulating film and wiring containing Cu and has a high barrier property, especially, against oxygen. <P>SOLUTION: The electronic device has the insulating film in which a recess is formed, a wiring layer which is formed in the recess and contains Cu, and the base film which is formed between the insulating film and wiring layer and contains Ta and Mn. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、電子装置及びその製造方法に関し、特に、Ｃｕ配線を有する電子装置及びその製造方法に関する。   The present invention relates to an electronic device and a manufacturing method thereof, and more particularly, to an electronic device having a Cu wiring and a manufacturing method thereof.

半導体素子の高集積化とチップサイズの縮小化に伴い、配線の微細化及び多層配線化が加速的に進められている。こうした多層配線構造を有するロジックデバイスにおいては、配線遅延がデバイス信号遅延の支配的要因の１つになりつつある。デバイスの信号遅延は、配線抵抗と配線容量との積に比例しており、配線遅延の改善のために、例えば配線抵抗を低減することが望ましい。   With the high integration of semiconductor elements and the reduction in chip size, miniaturization of wiring and multilayer wiring are being accelerated. In a logic device having such a multilayer wiring structure, wiring delay is becoming one of the dominant factors of device signal delay. The signal delay of the device is proportional to the product of the wiring resistance and the wiring capacitance, and it is desirable to reduce the wiring resistance, for example, in order to improve the wiring delay.

配線抵抗低減のために、低抵抗金属であるＣｕを材料として配線を形成することが実用化されている。ただし、Ｃｕをパターニングして配線形成することは極めて困難であるため、絶縁膜に配線溝や接続孔（ビア孔）となる開口を形成し、この開口にＣｕを充填して配線形成する方法、いわゆるダマシン法が案出されている。   In order to reduce wiring resistance, it has been put into practical use to form wiring using Cu, which is a low-resistance metal, as a material. However, since it is very difficult to form a wiring by patterning Cu, a method of forming a wiring groove and a connection hole (via hole) in the insulating film and filling the opening with Cu to form a wiring, A so-called damascene method has been devised.

ダマシン法によりＣｕ配線を形成する際には、Ｃｕの絶縁膜内への拡散を防止することを主な目的として、Ｃｕ充填の前に、開口の内面を覆うバリアメタルと称される下地膜を形成する。   When the Cu wiring is formed by the damascene method, an underlying film called a barrier metal covering the inner surface of the opening is formed before Cu filling, mainly for the purpose of preventing diffusion of Cu into the insulating film. Form.

下地膜に使われる材料として、例えばＴａやＷ等が知られている。これらの材料はＣｕよりも抵抗が高く、特に、直径０．１μｍ以下のビア孔や、幅０．１μｍ以下の配線を含む微細配線層では、配線抵抗を低く抑えるために、下地膜を薄く形成することが好ましい。   For example, Ta and W are known as materials used for the base film. These materials have higher resistance than Cu. In particular, in a fine wiring layer including a via hole having a diameter of 0.1 μm or less and a wiring having a width of 0.1 μm or less, a thin base film is formed in order to keep wiring resistance low. It is preferable to do.

しかし、薄膜化に起因して、例えば、下地膜が絶縁膜に含まれる酸素や水による腐食に弱くなったり、酸素や水の配線側への拡散防止機能が低下したりする。   However, due to the thinning, for example, the base film becomes weak against corrosion by oxygen or water contained in the insulating film, or the function of preventing diffusion of oxygen or water to the wiring side is reduced.

なお、ＣｕＭｎをアニール処理して形成されるマンガン化合物膜をバリアメタルとして用いる技術が開示されている。   A technique using a manganese compound film formed by annealing CuMn as a barrier metal is disclosed.

特開２００７−２２０７４２号公報JP 2007-220742 A

本発明の一目的は、絶縁膜とＣｕを含む配線との間に介在する下地膜であって、特に酸素のバリア性が高い下地膜を含む電子装置及びその製造方法を提供することである。   An object of the present invention is to provide an electronic device including a base film interposed between an insulating film and a wiring containing Cu and having a particularly high oxygen barrier property, and a method for manufacturing the same.

本発明の一観点によれば、凹部の形成された絶縁膜と、前記凹部内に形成され、Ｃｕを含む配線層と、前記絶縁膜と前記配線層との間に形成され、Ｔａ及びＭｎを含む第１の下地膜とを有する電子装置が提供される。   According to one aspect of the present invention, an insulating film having a recess, a wiring layer formed in the recess and including Cu, and formed between the insulating film and the wiring layer, Ta and Mn are formed. There is provided an electronic device having a first base film including the first base film.

本発明の他の観点によれば、絶縁膜に凹部を形成する工程と、前記凹部の内面に、Ｔａ及びＭｎを含む第１の下地膜を形成する工程と、前記凹部を埋め込んで、前記下地膜の上に、Ｃｕを含む配線層を形成する工程とを有する電子装置の製造方法が提供される。   According to another aspect of the present invention, a step of forming a recess in the insulating film, a step of forming a first base film containing Ta and Mn on the inner surface of the recess, the recess is embedded, and the lower There is provided an electronic device manufacturing method including a step of forming a wiring layer containing Cu on a base film.

Ｔａ及びＭｎを含む下地膜を用いることにより、例えば、絶縁膜中に含まれる酸素の拡散を抑制することができる。   By using the base film containing Ta and Mn, for example, diffusion of oxygen contained in the insulating film can be suppressed.

まず、図１（Ａ）〜図１（Ｃ）を参照して、バリアメタルの耐酸化性について調べた第１の実験について説明する。   First, with reference to FIG. 1 (A) to FIG. 1 (C), a first experiment for examining the oxidation resistance of a barrier metal will be described.

図１（Ａ）は、この実験で作製したサンプルの構造を示す概略断面図である。シリコン基板１上に、厚さ１００ｎｍの熱酸化シリコン膜２が形成されている。熱酸化シリコン膜２の上に、スパッタリングにより厚さ１０ｎｍのＴａ層３が形成され、Ｔａ層３の上に、スパッタリングにより厚さ６０ｎｍのＣｕ層４が形成されている。   FIG. 1A is a schematic cross-sectional view showing the structure of a sample manufactured in this experiment. A thermal silicon oxide film 2 having a thickness of 100 nm is formed on the silicon substrate 1. A Ta layer 3 having a thickness of 10 nm is formed on the thermally oxidized silicon film 2 by sputtering, and a Cu layer 4 having a thickness of 60 nm is formed on the Ta layer 3 by sputtering.

Ｔａ層３は、Ｃｕ層４中のＣｕの、熱酸化シリコン膜２側への拡散を抑制する。   The Ta layer 3 suppresses diffusion of Cu in the Cu layer 4 toward the thermally oxidized silicon film 2 side.

Ｃｕ層４の上に、バリアメタル層５が形成されている。本実験では、バリアメタル層５の材料を変えた３種類のサンプルを形成した。   A barrier metal layer 5 is formed on the Cu layer 4. In this experiment, three types of samples in which the material of the barrier metal layer 5 was changed were formed.

第１のバリアメタル層５は、Ｔａで形成し、第２のバリアメタル層５は、Ｔｉを５ａｔｏｍ％含有するＴａＴｉ合金で形成し、第３のバリアメタル層５は、Ｍｎを５ａｔｏｍ％含有するＴａＭｎ合金で形成した。   The first barrier metal layer 5 is formed of Ta, the second barrier metal layer 5 is formed of a TaTi alloy containing 5 atom% of Ti, and the third barrier metal layer 5 contains 5 atom% of Mn. A TaMn alloy was used.

第１〜第３のバリアメタル層５はすべて、スパッタリングにより厚さ１５ｎｍ形成した。同じスパッタ装置を用いて、スパッタターゲットを交換して各サンプルを作製した。スパッタ条件は、どのサンプルについても、ＤＣパワーを３００Ｗとし、放電圧力を０．６７Ｐａ程度とし、Ａｒ流量を５ｓｃｃｍとした。   All the first to third barrier metal layers 5 were formed by sputtering to a thickness of 15 nm. Using the same sputtering apparatus, each sample was produced by changing the sputtering target. As for the sputtering conditions, the DC power was 300 W, the discharge pressure was about 0.67 Pa, and the Ar flow rate was 5 sccm for all samples.

バリアメタル層５を形成した後、各サンプルを３００℃で３０分間、大気中においてアニールした。その後、Ｘ線光電子分光（ＸＰＳ）で表面分析を行った。   After the barrier metal layer 5 was formed, each sample was annealed in the atmosphere at 300 ° C. for 30 minutes. Thereafter, surface analysis was performed by X-ray photoelectron spectroscopy (XPS).

各サンプルについて、ＸＰＳによる表面分析は、まずバリアメタル層５最表面について行い、次いで、バリアメタル層５表面をＡｒスパッタリングにより厚さ約２ｎｍ削って露出した部分（以下、膜中と呼ぶこととする）について行った。   For each sample, the surface analysis by XPS is first performed on the outermost surface of the barrier metal layer 5, and then the exposed portion of the surface of the barrier metal layer 5 that is scraped by about 2 nm in thickness by Ar sputtering (hereinafter referred to as in the film). )

図１（Ｂ）は、ＸＰＳによる分析結果をまとめた表である。各サンプルについて、バリアメタル層最表面と膜中の元素濃度が示されている。   FIG. 1B is a table summarizing the analysis results by XPS. For each sample, the outermost surface of the barrier metal layer and the element concentration in the film are shown.

バリアメタル層最表面の酸素濃度は、Ｔａ、ＴａＴｉ、及びＴａＭｎでそれぞれ５６％、６１％、及び５７％であり、ほとんど差が見られなかった。しかし、膜中の酸素濃度は、Ｔａ、ＴａＴｉ、及びＴａＭｎでそれぞれ４６％、４０％、及び２７％であり、ＴａＭｎで形成したバリアメタル層で非常に低かった。   The oxygen concentration on the outermost surface of the barrier metal layer was 56%, 61%, and 57% for Ta, TaTi, and TaMn, respectively, and almost no difference was observed. However, the oxygen concentration in the film was 46%, 40%, and 27% for Ta, TaTi, and TaMn, respectively, and the barrier metal layer formed of TaMn was very low.

図１（Ｃ）は、各バリアメタル層の膜中の酸素濃度を示すグラフである。ＴａＴｉを用いたバリアメタル層は、Ｔａを用いたバリアメタル層と同程度の酸素濃度を示す。ＴａＭｎを用いたバリアメタル層の酸素濃度は、Ｔａを用いたバリアメタル層と比べて、濃度の絶対値として約２０％低く、Ｔａの酸素濃度を１００％とする相対値を考えるならば、約４０％も低い。このように、ＴａＭｎを用いたバリアメタル層は、酸素の透過を抑制する効果が高いことがわかった。   FIG. 1C is a graph showing the oxygen concentration in each barrier metal layer. The barrier metal layer using TaTi has the same oxygen concentration as the barrier metal layer using Ta. The oxygen concentration of the barrier metal layer using TaMn is about 20% lower as an absolute value of the concentration than the barrier metal layer using Ta, and if considering the relative value where the oxygen concentration of Ta is 100%, As low as 40%. Thus, it was found that the barrier metal layer using TaMn is highly effective in suppressing oxygen permeation.

なお、酸素がバリアメタル層５を透過してＣｕ層４に到達し、Ｃｕ層４が酸化されたならば、Ｃｕ層４が赤く変色し、このような変色が、バリアメタル層５を透して観察される。ＴａＴｉを用いたバリアメタル層を有するサンプルでは、このような変色が観察されず、Ｃｕ層４が酸化されていないことも確認した。   If oxygen passes through the barrier metal layer 5 to reach the Cu layer 4 and the Cu layer 4 is oxidized, the Cu layer 4 changes to red, and such discoloration passes through the barrier metal layer 5. Observed. In the sample having the barrier metal layer using TaTi, such discoloration was not observed, and it was also confirmed that the Cu layer 4 was not oxidized.

以上説明したように、ＴａＭｎは、酸素に対する高いバリア性を有しており、また、Ｃｕに対する高いバリア性を有する。   As described above, TaMn has a high barrier property against oxygen and a high barrier property against Cu.

次に、図２、図３（Ａ）〜図３（Ｆ）を参照して、本発明の第１の実施例による半導体装置について説明する。   Next, a semiconductor device according to a first embodiment of the present invention will be described with reference to FIGS. 2 and 3A to 3F.

図２は、第１の実施例の半導体装置の概略断面図である。例えばシリコンを有する半導体基板１０１の表層部に、シャロートレンチアイソレーション（ＳＴＩ）構造の素子分離絶縁膜１０２が形成され、活性領域が画定されている。この活性領域内に、ＭＯＳトランジスタ１０３が形成されている。ＭＯＳトランジスタ１０３は、ソース領域１０３Ｓ、ドレイン領域１０３Ｄ、ゲート絶縁膜１０３Ｉ、及びゲート電極１０３Ｇを含んで形成される。   FIG. 2 is a schematic cross-sectional view of the semiconductor device of the first embodiment. For example, an element isolation insulating film 102 having a shallow trench isolation (STI) structure is formed on a surface layer portion of a semiconductor substrate 101 containing silicon to define an active region. A MOS transistor 103 is formed in this active region. The MOS transistor 103 is formed including a source region 103S, a drain region 103D, a gate insulating film 103I, and a gate electrode 103G.

半導体基板１０１の上に、ＭＯＳトランジスタ１０３を覆うように、酸化シリコンを含む厚さ３００ｎｍの層間絶縁膜１０４、及びＳｉＯＣを含む厚さ５０ｎｍの保護膜１０５が形成されている。保護膜１０５及び層間絶縁膜１０４を貫通するビアホール１０６が形成され、その底面に、ドレイン領域１０３Ｄの表面の一部が露出する。   On the semiconductor substrate 101, an interlayer insulating film 104 having a thickness of 300 nm containing silicon oxide and a protective film 105 having a thickness of 50 nm containing SiOC are formed so as to cover the MOS transistor 103. A via hole 106 penetrating the protective film 105 and the interlayer insulating film 104 is formed, and a part of the surface of the drain region 103D is exposed on the bottom surface thereof.

ビアホール１０６内に、Ｗを含む導電プラグ１０８が充填されている。導電プラグ１０８とビアホール１０６の内面との間に、ＴｉＮを含む厚さ２５ｎｍのバリアメタル層１０７が配置されている。   The via hole 106 is filled with a conductive plug 108 containing W. A 25 nm thick barrier metal layer 107 containing TiN is disposed between the conductive plug 108 and the inner surface of the via hole 106.

以上の構造は、周知のフォトリソグラフィ、エッチング、化学気相堆積（ＣＶＤ）、化学機械研磨（ＣＭＰ）等により形成することができる。   The above structure can be formed by well-known photolithography, etching, chemical vapor deposition (CVD), chemical mechanical polishing (CMP), or the like.

保護膜１０５の上に、低誘電率絶縁材料からなる層間絶縁膜１１０が形成されている。層間絶縁膜１１０に、その底面まで達し、導電プラグ１０８の上方を通過する配線溝１１１が形成されている。配線溝１１１内に第１層目のＣｕ配線１１３が充填されており、Ｃｕ配線１１３が、導電プラグ１０８に接続される。Ｃｕ配線１１３と配線溝１１１の内面との間に、バリアメタル層１１２が配置されている。   An interlayer insulating film 110 made of a low dielectric constant insulating material is formed on the protective film 105. A wiring trench 111 is formed in the interlayer insulating film 110 so as to reach the bottom surface thereof and pass over the conductive plug 108. The wiring trench 111 is filled with the first layer Cu wiring 113, and the Cu wiring 113 is connected to the conductive plug 108. A barrier metal layer 112 is disposed between the Cu wiring 113 and the inner surface of the wiring groove 111.

層間絶縁膜１１０の上に、キャップ膜１２０、ビア層の層間絶縁膜１２１、エッチングストッパ膜１２２、及び配線層の層間絶縁膜１２３がこの順番に積層されている。   On the interlayer insulating film 110, a cap film 120, an interlayer insulating film 121 of a via layer, an etching stopper film 122, and an interlayer insulating film 123 of a wiring layer are laminated in this order.

配線層の層間絶縁膜１２３に配線溝１２５が形成され、ビア層の層間絶縁膜１２１にビアホール１２４が形成されている。配線溝１２５はエッチングストッパ膜１２２の上面まで達する。ビアホール１２４は、配線溝１２５の底面に開口するとともに、キャップ膜１２０を貫通して下層の配線１１３の上面まで達する。   A wiring groove 125 is formed in the interlayer insulating film 123 of the wiring layer, and a via hole 124 is formed in the interlayer insulating film 121 of the via layer. The wiring groove 125 reaches the upper surface of the etching stopper film 122. The via hole 124 opens to the bottom surface of the wiring trench 125 and reaches the upper surface of the lower wiring 113 through the cap film 120.

配線溝１２５及びビアホール１２４内に、ＣｕまたはＣｕ合金を含む導電部材１２７が充填されている。Ｃｕ合金としては、例えばＣｕにＡｌを添加したものやさらにＳｉを添加したものなどが挙げられる。導電部材１２７は、第１層目の配線１１３に接続されており、第２層目の配線を構成する。導電部材１２７と、配線溝１２５及びビアホール１２４の内面との間に、バリアメタル層１２６が配置されている。   The wiring groove 125 and the via hole 124 are filled with a conductive member 127 containing Cu or Cu alloy. Examples of the Cu alloy include those obtained by adding Al to Cu and those obtained by further adding Si. The conductive member 127 is connected to the first layer wiring 113 and constitutes the second layer wiring. A barrier metal layer 126 is disposed between the conductive member 127 and the inner surfaces of the wiring groove 125 and the via hole 124.

さらに、配線層の層間絶縁膜１２３の上に、キャップ膜１２０、ビア層の層間絶縁膜１２１、エッチングストッパ膜１２２、配線層の層間絶縁膜１２３、ビアホール１２４及び配線溝１２５内に形成されたバリアメタル層１２６及び導電部材１２７を含む配線構造と同様な構造が繰り返し積層されることにより、多層配線が形成される。   Further, a barrier film is formed on the interlayer insulating film 123 of the wiring layer, in the cap film 120, the interlayer insulating film 121 of the via layer, the etching stopper film 122, the interlayer insulating film 123 of the wiring layer, the via hole 124, and the wiring groove 125. A multilayer wiring is formed by repeatedly laminating the same structure as the wiring structure including the metal layer 126 and the conductive member 127.

Ｃｕを含む配線（１層目の配線１１３、２層目の配線１２７等）の下地膜となるバリアメタル層（バリアメタル層１１２、１２６等）として、ＴａＭｎを用いることができる。   TaMn can be used as a barrier metal layer (barrier metal layers 112, 126, etc.) serving as a base film for wiring containing Cu (first wiring 113, second wiring 127, etc.).

図３（Ａ）〜図３（Ｆ）を参照し、形成工程に沿って、さらに配線構造について説明する。ここでは、例として、キャップ膜１２０から層間絶縁膜１２３までを含む第２層目の配線構造の形成工程を説明する。   With reference to FIGS. 3A to 3F, the wiring structure will be further described along the forming process. Here, as an example, a process of forming a second-layer wiring structure including the cap film 120 to the interlayer insulating film 123 will be described.

第２層目及びそれ以後の各層の配線構造は、デュアルダマシン法で形成される。なお、第１層目の配線１１３はシングルダマシン法で形成されるが、バリアメタル層１１２の形成方法、配線溝１１１内への導電部材の充填方法等は、第２層目の配線構造の形成方法で採用される方法と同一である。   The wiring structure of the second layer and subsequent layers is formed by a dual damascene method. Note that the first layer wiring 113 is formed by a single damascene method, but the formation method of the barrier metal layer 112, the method of filling the wiring groove 111 with a conductive member, and the like are the same as the formation of the second layer wiring structure. It is the same as the method adopted in the method.

なお、本実施例では、上記のようにデュアルダマシン法及びシングルダマシン法を用いて半導体装置を製造する例を挙げて説明したが、本発明は、デュアルダマシン法、シングルダマシン法の何れを用いたデバイスにも適用可能である。   In this embodiment, an example of manufacturing a semiconductor device using the dual damascene method and the single damascene method as described above has been described. However, the present invention uses either the dual damascene method or the single damascene method. It can also be applied to devices.

まず、図３（Ａ）に示すように、第１層目の配線１１３が形成された層間絶縁膜１１０の上に、キャップ膜１２０、ビア層の層間絶縁膜１２１、エッチングストッパ膜１２２、及び配線層の層間絶縁膜１２３を順番に形成する。キャップ膜１２０は、例えば、酸化シリコン膜と炭化シリコン膜との２層構造を有し、合計の厚さは２０ｎｍ〜７０ｎｍである。エッチングストッパ膜１２２は、例えば、炭化シリコンや窒化シリコンで形成され、その厚さは２０ｎｍ〜７０ｎｍである。これらの膜は、ＣＶＤで成膜することができる。   First, as shown in FIG. 3A, a cap film 120, an interlayer insulating film 121 of a via layer, an etching stopper film 122, and a wiring are formed on the interlayer insulating film 110 on which the first-layer wiring 113 is formed. The interlayer insulating film 123 is formed in order. The cap film 120 has, for example, a two-layer structure of a silicon oxide film and a silicon carbide film, and the total thickness is 20 nm to 70 nm. The etching stopper film 122 is made of, for example, silicon carbide or silicon nitride and has a thickness of 20 nm to 70 nm. These films can be formed by CVD.

層間絶縁膜１２１及び１２３は、有機系または無機系の絶縁材料で形成され、その厚さは例えば５０ｎｍ〜３００ｎｍである。無機系の絶縁材料として、例えばポーラスシリカやＳｉＯＣが挙げられる。有機系の絶縁材料として、有機ＳＯＤ膜、例えばポリアリールエーテル系の絶縁膜を用いることができる。これらの材料は、膜中に酸素や水を含んでいる。なお、絶縁膜の比誘電率は３．０以下の値であることが好ましい。本明細書では比誘電率が３．０以下の絶縁膜を低誘電率絶縁膜と呼ぶこととする。   The interlayer insulating films 121 and 123 are formed of an organic or inorganic insulating material, and the thickness thereof is, for example, 50 nm to 300 nm. Examples of the inorganic insulating material include porous silica and SiOC. As the organic insulating material, an organic SOD film such as a polyaryl ether insulating film can be used. These materials contain oxygen and water in the film. Note that the dielectric constant of the insulating film is preferably a value of 3.0 or less. In this specification, an insulating film having a relative dielectric constant of 3.0 or less is referred to as a low dielectric constant insulating film.

次に、図３（Ｂ）に示すように、配線層の層間絶縁膜１２３に配線溝１２５を形成し、ビア層の層間絶縁膜１２１にビアホール１２４を形成する。ビアホール１２４の平断面の寸法は、例えば０．０６μｍ〜０．１μｍであり、配線溝１２５の最小幅は、例えば０．０６μｍである。配線溝１２５及びビアホール１２４は、例えば酸化シリコン膜と炭化シリコン膜との２層を含む膜をハードマスクとし、ＣＦ系のエッチングガスを用いたドライエッチングにより形成することができる。配線溝１２５は、エッチングストッパ膜１２２の上面まで達し、ビアホール１２４が、第１層目の配線１１３の上面まで達する。   Next, as shown in FIG. 3B, a wiring groove 125 is formed in the interlayer insulating film 123 of the wiring layer, and a via hole 124 is formed in the interlayer insulating film 121 of the via layer. The dimension of the planar cross section of the via hole 124 is, for example, 0.06 μm to 0.1 μm, and the minimum width of the wiring groove 125 is, for example, 0.06 μm. The wiring trench 125 and the via hole 124 can be formed by dry etching using a CF-based etching gas using, for example, a film including two layers of a silicon oxide film and a silicon carbide film as a hard mask. The wiring groove 125 reaches the upper surface of the etching stopper film 122, and the via hole 124 reaches the upper surface of the first-layer wiring 113.

次に、図３（Ｃ）に示すように、配線層の層間絶縁膜１２３の上面、配線溝１２５の内面、及びビアホール１２４の内面を覆うように、Ｔａ及びＭｎを含むバリアメタル層１２６を、スパッタリングにより形成する。   Next, as shown in FIG. 3C, a barrier metal layer 126 containing Ta and Mn is formed so as to cover the upper surface of the interlayer insulating film 123 of the wiring layer, the inner surface of the wiring groove 125, and the inner surface of the via hole 124. It is formed by sputtering.

スパッタ条件は、例えば、ＤＣパワーを１０ｋＷ〜１５ｋＷ、放電圧力を５×１０^−２Ｐａ程度、Ａｒ流量を５ｓｃｃｍ〜５０ｓｃｃｍ、基板温度を２０℃〜３００℃として、Ｔａ及びＭｎを含むターゲットを用いてスパッタする。 Sputtering conditions are, for example, a DC power of 10 kW to 15 kW, a discharge pressure of about 5 × 10 ⁻² Pa, an Ar flow rate of 5 sccm to 50 sccm, a substrate temperature of 20 ° C. to 300 ° C., and a target containing Ta and Mn. Sputter.

バリアメタル層１２６のＭｎ含有量は、０．１ａｔｏｍ％〜１０ａｔｏｍ％の範囲とすることが好ましい。例えば５ａｔｏｍ％である。バリアメタル層１２６の抵抗を低く抑えるために、Ｍｎ含有量を１０ａｔｏｍ％以下とすることが好ましく、また、耐酸化性を向上させるために、Ｍｎ含有量を０．１ａｔｏｍ％以上とすることが好ましい。バリアメタル層１２６のＭｎ含有量は、使用するターゲットのＭｎ濃度を調節することにより制御できる。   The Mn content of the barrier metal layer 126 is preferably in the range of 0.1 atom% to 10 atom%. For example, 5 atom%. In order to keep the resistance of the barrier metal layer 126 low, the Mn content is preferably 10 atom% or less, and in order to improve the oxidation resistance, the Mn content is preferably 0.1 atom% or more. . The Mn content of the barrier metal layer 126 can be controlled by adjusting the Mn concentration of the target used.

バリアメタル層１２６の厚さは、２ｎｍ〜２０ｎｍの範囲とすることが好ましい。配線抵抗を低く抑えるために、２０ｎｍ以下とすることが好ましく、また、良好なバリア性を得るために、２ｎｍ以上とすることが好ましい。   The thickness of the barrier metal layer 126 is preferably in the range of 2 nm to 20 nm. In order to keep wiring resistance low, the thickness is preferably 20 nm or less, and in order to obtain good barrier properties, it is preferably 2 nm or more.

次に、図３（Ｄ）に示すように、バリアメタル層１２６を覆うように、シード金属膜としてＣｕ膜１２７ｓをスパッタリングにより膜厚４０ｎｍ〜２００ｎｍ程度に堆積形成する。スパッタ条件は、例えばターゲットパワーを５ｋＷ〜３０ｋＷ、ＲＦバイアスを０．３２Ｗ／ｃｍ^２〜１．６Ｗ／ｃｍ^２、Ａｒ流量を５ｓｃｃｍ〜５０ｓｃｃｍ、基板温度を２０℃〜１００℃とする。 Next, as shown in FIG. 3D, a Cu film 127s is deposited as a seed metal film to a thickness of about 40 nm to 200 nm by sputtering so as to cover the barrier metal layer 126. The sputtering conditions are, for example, a target power of 5 kW to 30 kW, an RF bias of 0.32 W / cm ^{2 to} 1.6 W / cm ² , an Ar flow rate of 5 sccm to 50 sccm, and a substrate temperature of 20 ° C. to 100 ° C.

次に、図３（Ｅ）に示すように、シードＣｕ膜１２７ｓを電極として、Ｃｕを厚さ１μｍ程度になるまで電解めっきする。これによりＣｕからなる導電部材１２７が、ビアホール１２４及び配線溝１２５内に充填されると共に、層間絶縁膜１２３の上に堆積する。   Next, as shown in FIG. 3E, using the seed Cu film 127s as an electrode, Cu is electroplated to a thickness of about 1 μm. As a result, the conductive member 127 made of Cu is filled in the via hole 124 and the wiring trench 125 and is deposited on the interlayer insulating film 123.

次に、図３（Ｆ）に示すように、ＣＭＰにより、余分な導電部材１２７を除去する。配線溝１２５の外側の、層間絶縁膜１２３上面が露出する。配線溝１２５及びビアホール１２４内に残った導電部材１２７が、第２層目の配線を構成するとともに、第１層目の配線と第２層目の配線とを接続する層間接続部材を兼ねる。   Next, as shown in FIG. 3F, the excess conductive member 127 is removed by CMP. The upper surface of the interlayer insulating film 123 outside the wiring trench 125 is exposed. The conductive member 127 remaining in the wiring groove 125 and the via hole 124 constitutes the second layer wiring, and also serves as an interlayer connection member for connecting the first layer wiring and the second layer wiring.

このようにして、Ｔａ及びＭｎを含むバリアメタル層を有する配線構造を形成することができる。なお、Ｔａ及びＭｎを含むバリアメタル層をスパッタリングで成膜する例を説明したが、例えばＣＶＤにより、Ｔａ原料とＭｎ原料とを混合して成膜することも可能である。   In this manner, a wiring structure having a barrier metal layer containing Ta and Mn can be formed. In addition, although the example which forms the barrier metal layer containing Ta and Mn by sputtering was demonstrated, it is also possible to mix and form Ta raw material and Mn raw material, for example by CVD.

次に、図４（Ａ）及び図４（Ｂ）を参照して、Ｔａ及びＭｎを含むバリアメタル層上に形成したＣｕ層のシート抵抗が、アニールによってどのように変化するか調べた第２の実験について説明する。   Next, with reference to FIGS. 4A and 4B, a second study was conducted to examine how the sheet resistance of the Cu layer formed on the barrier metal layer containing Ta and Mn changes due to annealing. The experiment will be described.

図４（Ａ）は、この実験で作製したサンプルの構造を示す概略断面図である。シリコン基板１１上に、熱酸化シリコン膜１２（図４（Ｂ）の表中ではＴＯＸと表記）が形成されている。熱酸化シリコン膜１２の上に、バリアメタル層１５が形成されている。バリアメタル層１５は、第１の実験と同様な条件でスパッタリングにより形成され、厚さが１５ｎｍであり、Ｔａ及びＭｎを含む層である。バリアメタル層１５の上に、スパッタリングにより厚さ６０ｎｍのＣｕ層１４が形成されている。Ｃｕ層１４表面に電極２０を接触させて、Ｃｕ層１４のシート抵抗を測定した。アニールは、真空中で３０分行った。   FIG. 4A is a schematic cross-sectional view showing the structure of a sample manufactured in this experiment. A thermally oxidized silicon film 12 (denoted as TOX in the table of FIG. 4B) is formed on the silicon substrate 11. A barrier metal layer 15 is formed on the thermally oxidized silicon film 12. The barrier metal layer 15 is formed by sputtering under the same conditions as in the first experiment, has a thickness of 15 nm, and includes Ta and Mn. A Cu layer 14 having a thickness of 60 nm is formed on the barrier metal layer 15 by sputtering. The electrode 20 was brought into contact with the surface of the Cu layer 14, and the sheet resistance of the Cu layer 14 was measured. Annealing was performed in a vacuum for 30 minutes.

図４（Ｂ）は、Ｃｕ層成膜直後に、アニールを行わなかった場合と、それぞれ１００℃、２５０℃、３００℃、３５０℃、及び４００℃でアニールした場合のシート抵抗を示す表である。   FIG. 4B is a table showing sheet resistance when annealing is not performed immediately after Cu layer deposition and when annealing is performed at 100 ° C., 250 ° C., 300 ° C., 350 ° C., and 400 ° C., respectively. .

シート抵抗は、アニールなしの場合０．６Ω／□程度であるが、１００℃以上でのアニールにより、０．４Ω／□程度以下まで減少することがわかった。なお、２５０℃以上でのアニールとすれば、０．３８Ω／□程度まで減少することがわかった。   The sheet resistance was about 0.6Ω / □ without annealing, but was found to decrease to about 0.4Ω / □ by annealing at 100 ° C. or higher. It has been found that if annealing is performed at 250 ° C. or higher, the temperature decreases to about 0.38Ω / □.

従って、上記実施例のような多層配線構造の作製工程で、ＴａＭｎバリアメタル層上方にＣｕ配線を形成した後、１００℃以上、より好ましくは２５０℃以上でアニールを行うことにより、配線抵抗を低下させられる。なお、既に形成した下層の配線の劣化を抑制するために、アニール温度は４００℃以下とすることが好ましい。   Therefore, after forming the Cu wiring above the TaMn barrier metal layer in the manufacturing process of the multilayer wiring structure as in the above embodiment, annealing is performed at 100 ° C. or more, more preferably 250 ° C. or more, thereby reducing the wiring resistance. Be made. Note that the annealing temperature is preferably set to 400 ° C. or lower in order to suppress deterioration of the already formed lower layer wiring.

次に、図５（Ａ）〜図５（Ｄ）を参照して、第２の実施例の半導体装置について説明する。第２の実施例では、以下に説明するように、Ｃｕ配線とＴａＭｎバリアメタル層との間に、さらに、Ｍｎ拡散を抑制するＴａバリアメタル層を形成する。第１の実施例と同様に、多層配線の第２層目の配線構造の形成工程を例として説明する。   Next, with reference to FIGS. 5A to 5D, a semiconductor device of a second embodiment will be described. In the second embodiment, as will be described below, a Ta barrier metal layer that further suppresses Mn diffusion is formed between the Cu wiring and the TaMn barrier metal layer. Similar to the first embodiment, a description will be given by taking as an example the process of forming the second layer wiring structure of the multilayer wiring.

図３（Ｃ）に示した工程、すなわち、配線層の層間絶縁膜１２３の上面、配線溝１２５の内面、及びビアホール１２４の内面を覆うように、Ｔａ及びＭｎを含むバリアメタル層１２６（第２の実施例では、第１のバリアメタル層１２６と呼ぶこととする）を形成する工程までは、第１の実施例と同様である。   The process shown in FIG. 3C, that is, the barrier metal layer 126 (second layer) containing Ta and Mn so as to cover the upper surface of the interlayer insulating film 123 of the wiring layer, the inner surface of the wiring groove 125, and the inner surface of the via hole 124. In this embodiment, the steps up to forming the first barrier metal layer 126 are the same as those in the first embodiment.

次に、図５（Ａ）に示すように、第１のバリアメタル層１２６を覆うように、Ｔａを含む第２のバリアメタル層１２６Ａをスパッタリングにより形成する。スパッタ条件は、例えばＤＣパワーを１０ｋＷ〜１５ｋＷ、放電圧力を５×１０^−２Ｐａ程度、Ａｒ流量を５ｓｃｃｍ〜５０ｓｃｃｍとして、膜厚が２ｎｍ〜２０ｎｍとなるようにＴａターゲットを用いてスパッタする。 Next, as shown in FIG. 5A, a second barrier metal layer 126A containing Ta is formed by sputtering so as to cover the first barrier metal layer 126. As sputtering conditions, for example, sputtering is performed using a Ta target so that the film thickness is ² nm to 20 nm with a DC power of 10 kW to 15 kW, a discharge pressure of about 5 × 10 ⁻² Pa, an Ar flow rate of 5 sccm to 50 sccm.

その後、図５（Ｂ）、図５（Ｃ）、及び図５（Ｄ）に示すように、第２のバリアメタル層１２６Ａを覆うようにシードＣｕ膜１２７ｓを形成し、次にシードＣｕ膜１２７ｓを電極とし銅を電解めっきして導電部材１２７を形成し、次にＣＭＰで余分な導電部材１２７を除去する。これらの工程は、第１の実施例の図３（Ｄ）、図３（Ｅ）、及び図３（Ｆ）を参照して説明した工程と同様にして行うことができる。このようにして、第２の実施例の配線構造を形成することができる。   Thereafter, as shown in FIGS. 5B, 5C, and 5D, a seed Cu film 127s is formed so as to cover the second barrier metal layer 126A, and then the seed Cu film 127s is formed. Is used as an electrode to form a conductive member 127 by electrolytic plating of copper, and then the excess conductive member 127 is removed by CMP. These steps can be performed in the same manner as the steps described with reference to FIGS. 3D, 3E, and 3F of the first embodiment. In this way, the wiring structure of the second embodiment can be formed.

第２の実施例では、Ｍｎを含有する第１のバリアメタル層１２６とＣｕ導電部材１２７との間に、Ｍｎを含有せず、Ｍｎに対するバリアとなる第２のバリアメタル層１２６Ａが介在する。ＭｎのＣｕ配線への拡散を抑制することにより、配線抵抗の上昇が抑えられる。   In the second embodiment, a second barrier metal layer 126A that does not contain Mn and serves as a barrier against Mn is interposed between the first barrier metal layer 126 containing Mn and the Cu conductive member 127. By suppressing the diffusion of Mn into the Cu wiring, an increase in wiring resistance can be suppressed.

なお、ＴａＭｎバリアメタル層とＣｕ導電部材が接する第１の実施例の場合も、例えば第２の実験でシート抵抗として０．４Ω／□程度が得られており、十分に低い配線抵抗が得られる。第２の実施例のように、さらにＭｎバリアとなるバリアメタル層が形成されていれば、低い配線抵抗が得られる。   In the case of the first example in which the TaMn barrier metal layer and the Cu conductive member are in contact with each other, for example, a sheet resistance of about 0.4Ω / □ is obtained in the second experiment, and a sufficiently low wiring resistance is obtained. . If a barrier metal layer serving as a Mn barrier is further formed as in the second embodiment, a low wiring resistance can be obtained.

なお、ＴａＭｎバリアメタル層の下地となる絶縁膜にＳｉが含有されている場合は、Ｓｉにより絶縁膜側にＭｎをトラップする効果もあるものと推測される。   In addition, when Si is contained in the insulating film used as the foundation | substrate of a TaMn barrier metal layer, it is estimated that there exists an effect which traps Mn by the insulating film side by Si.

第２の実施例において、第１のバリアメタル層１２６のＭｎ含有量は、第１のバリアメタル層１２６と第２のバリアメタル層１２６Ａを積層したバリアメタル層におけるＭｎ濃度が、０．１ａｔｏｍ％〜１０ａｔｏｍ％の範囲となるように選ぶことが出来る。   In the second embodiment, the Mn content of the first barrier metal layer 126 is such that the Mn concentration in the barrier metal layer in which the first barrier metal layer 126 and the second barrier metal layer 126A are stacked is 0.1 atom%. It can be selected to be in the range of -10 atom%.

すなわち、Ｍｎを含む第１のバリアメタル層のＭｎ濃度をＣ_１、膜厚をＴ_１とし、Ｍｎバリアとなる第２のバリアメタル層の膜厚をＴ_２とすると、Ｃ_１・Ｔ_１／（Ｔ_１＋Ｔ_２）が、０．１ａｔｏｍ％〜１０ａｔｏｍ％であればよい。 That is, when the Mn concentration of the first barrier metal layer containing Mn is C ₁ , the film thickness is T _1, and the film thickness of the second barrier metal layer serving as the Mn barrier is T ₂ , C ₁ · T ₁ / (T ₁ + T ₂ ) may be 0.1 atom% to 10 atom%.

なお、Ｍｎバリアとする第２のバリアメタル層の材料は、Ｔａに限らない。例えば、Ｔａ、Ｚｒ、及びＴｉのいずれか、または、これらの合金もしくはこれらの窒化物を含む材料を用いることができる。   Note that the material of the second barrier metal layer serving as the Mn barrier is not limited to Ta. For example, any of Ta, Zr, and Ti, an alloy thereof, or a material containing a nitride thereof can be used.

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。   Although the present invention has been described with reference to the embodiments, the present invention is not limited thereto. It will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.

以上の第１、第２の実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
凹部の形成された絶縁膜と、
前記凹部内に形成され、Ｃｕを含む配線層と、
前記絶縁膜と前記配線層との間に形成され、Ｔａ及びＭｎを含む第１の下地膜と
を有する電子装置。
（付記２）
前記下地膜中のＭｎ濃度が０．１ａｔｏｍ％〜１０ａｔｏｍ％の範囲である付記１に記載の電子装置。
（付記３）
前記第１の下地膜と前記配線層との間に、第２の下地膜が介在する付記１または２に記載の電子装置。
（付記４）
前記第２の下地膜は、Ｔａ、Ｚｒ、及びＴｉのいずれか、または、これらの合金もしくはこれらの窒化物からなる付記３に記載の電子装置。
（付記５）
前記絶縁膜は、Ｓｉを含有する付記１〜４のいずれか１つに記載の電子装置。
（付記６）
絶縁膜に凹部を形成する工程と、
前記凹部の内面に、Ｔａ及びＭｎを含む第１の下地膜を形成する工程と、
前記凹部を埋め込んで、前記下地膜の上に、Ｃｕを含む配線層を形成する工程と
を有する電子装置の製造方法。
（付記７）
前記Ｔａ及びＭｎを含む第１の下地膜を形成する工程の後に、
該第１の下地膜の上に、第２の下地膜を形成する工程
をさらに含む付記６に記載の電子装置の製造方法。
（付記８）
前記配線層を形成した後に、アニールを行う工程をさらに有する付記６または７に記載の電子装置の製造方法。 The following additional notes are further disclosed regarding the embodiment including the first and second examples.
(Appendix 1)
An insulating film having a recess,
A wiring layer formed in the recess and containing Cu;
An electronic device having a first under film formed between the insulating film and the wiring layer and containing Ta and Mn.
(Appendix 2)
The electronic device according to appendix 1, wherein the Mn concentration in the base film is in the range of 0.1 atom% to 10 atom%.
(Appendix 3)
The electronic device according to appendix 1 or 2, wherein a second base film is interposed between the first base film and the wiring layer.
(Appendix 4)
The electronic device according to appendix 3, wherein the second base film is made of any one of Ta, Zr, and Ti, or an alloy or nitride thereof.
(Appendix 5)
The electronic device according to any one of appendices 1 to 4, wherein the insulating film contains Si.
(Appendix 6)
Forming a recess in the insulating film;
Forming a first base film containing Ta and Mn on the inner surface of the recess;
And a step of forming a wiring layer containing Cu on the base film by filling the recess.
(Appendix 7)
After the step of forming the first base film containing Ta and Mn,
The method for manufacturing an electronic device according to appendix 6, further including a step of forming a second base film on the first base film.
(Appendix 8)
The method for manufacturing an electronic device according to appendix 6 or 7, further comprising a step of annealing after forming the wiring layer.

図１（Ａ）〜図１（Ｃ）は、第１の実験について、それぞれ、サンプルの構造を示す概略断面図、ＸＰＳによる分析結果をまとめた表、及び、各サンプルのバリアメタル層膜中のＯ濃度を示すグラフである。FIGS. 1A to 1C are schematic cross-sectional views showing the structure of a sample, a table summarizing analysis results by XPS, and a barrier metal layer film of each sample for the first experiment, respectively. It is a graph which shows O concentration. 図２は、第１の実施例の半導体装置の概略断面図である。FIG. 2 is a schematic cross-sectional view of the semiconductor device of the first embodiment. 図３（Ａ）及び図３（Ｂ）は、第１の実施例の半導体装置の製造工程を示す概略断面図である。3A and 3B are schematic cross-sectional views illustrating the manufacturing steps of the semiconductor device of the first embodiment. 図３（Ｃ）及び図３（Ｄ）は、図３（Ａ）及び図３（Ｂ）に引き続き、第１の実施例の半導体装置の製造工程を示す概略断面図である。3 (C) and 3 (D) are schematic cross-sectional views illustrating the manufacturing process of the semiconductor device of the first embodiment, following FIGS. 3 (A) and 3 (B). 図３（Ｅ）及び図３（Ｆ）は、図３（Ｃ）及び図３（Ｄ）に引き続き、第１の実施例の半導体装置の製造工程を示す概略断面図である。FIGS. 3E and 3F are schematic cross-sectional views showing the manufacturing process of the semiconductor device of the first embodiment, following FIGS. 3C and 3D. 図４（Ａ）及び図４（Ｂ）は、第２の実験について、それぞれ、サンプルの構造を示す概略断面図、及び、シート抵抗の測定結果をまとめた表である。4A and 4B are a schematic cross-sectional view showing the structure of the sample and a table summarizing the measurement results of the sheet resistance, respectively, for the second experiment. 図５（Ａ）及び図５（Ｂ）は、第２の実施例の半導体装置の製造工程を示す概略断面図である。FIGS. 5A and 5B are schematic cross-sectional views showing the manufacturing steps of the semiconductor device of the second embodiment. 図５（Ｃ）及び図５（Ｄ）は、図５（Ａ）及び図５（Ｂ）に引き続き、第２の実施例の半導体装置の製造工程を示す概略断面図である。FIGS. 5C and 5D are schematic cross-sectional views showing the manufacturing process of the semiconductor device of the second embodiment, following FIGS. 5A and 5B.

符号の説明Explanation of symbols

１１０ 層間絶縁膜
１１１ 配線溝
１１２ バリアメタル層
１１３ 配線
１２０ キャップ膜
１２１ ビア層の層間絶縁膜
１２２ エッチングストッパ膜
１２３ 配線層の層間絶縁膜
１２４ ビアホール
１２５ 配線溝
１２６ バリアメタル層
１２７ｓ シードＣｕ膜
１２７ 導電部材 110 Interlayer insulating film 111 Wiring groove 112 Barrier metal layer 113 Wiring 120 Cap film 121 Interlayer insulating film 122 of via layer Etching stopper film 123 Interlayer insulating film 124 of wiring layer Via hole 125 Wiring groove 126 Barrier metal layer 127s Seed Cu film 127 Conductive member

Claims (5)

凹部の形成された絶縁膜と、
前記凹部内に形成され、Ｃｕを含む配線層と、
前記絶縁膜と前記配線層との間に形成され、Ｔａ及びＭｎを含む第１の下地膜と
を有する電子装置。 An insulating film having a recess,
A wiring layer formed in the recess and containing Cu;
An electronic device having a first under film formed between the insulating film and the wiring layer and containing Ta and Mn. 前記下地膜中のＭｎ濃度が０．１ａｔｏｍ％〜１０ａｔｏｍ％の範囲である請求項１に記載の電子装置。   The electronic device according to claim 1, wherein the Mn concentration in the base film is in a range of 0.1 atom% to 10 atom%. 前記第１の下地膜と前記配線層との間に、第２の下地膜が介在する請求項１または２に記載の電子装置。   3. The electronic device according to claim 1, wherein a second base film is interposed between the first base film and the wiring layer. 絶縁膜に凹部を形成する工程と、
前記凹部の内面に、Ｔａ及びＭｎを含む第１の下地膜を形成する工程と、
前記凹部を埋め込んで、前記下地膜の上に、Ｃｕを含む配線層を形成する工程と
を有する電子装置の製造方法。 Forming a recess in the insulating film;
Forming a first base film containing Ta and Mn on the inner surface of the recess;
And a step of forming a wiring layer containing Cu on the base film by filling the recess. 前記配線層を形成した後に、アニールを行う工程をさらに有する請求項４に記載の電子装置の製造方法。   The method for manufacturing an electronic device according to claim 4, further comprising a step of performing annealing after forming the wiring layer.

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