JP2010010372A - Electronic device and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は、電子装置及びその製造方法に関し、特に、Cu配線を有する電子装置及びその製造方法に関する。 The present invention relates to an electronic device and a manufacturing method thereof, and more particularly, to an electronic device having a Cu wiring and a manufacturing method thereof.
半導体素子の高集積化とチップサイズの縮小化に伴い、配線の微細化及び多層配線化が加速的に進められている。こうした多層配線構造を有するロジックデバイスにおいては、配線遅延がデバイス信号遅延の支配的要因の1つになりつつある。デバイスの信号遅延は、配線抵抗と配線容量との積に比例しており、配線遅延の改善のために、例えば配線抵抗を低減することが望ましい。 With the high integration of semiconductor elements and the reduction in chip size, miniaturization of wiring and multilayer wiring are being accelerated. In a logic device having such a multilayer wiring structure, wiring delay is becoming one of the dominant factors of device signal delay. The signal delay of the device is proportional to the product of the wiring resistance and the wiring capacitance, and it is desirable to reduce the wiring resistance, for example, in order to improve the wiring delay.
配線抵抗低減のために、低抵抗金属であるCuを材料として配線を形成することが実用化されている。ただし、Cuをパターニングして配線形成することは極めて困難であるため、絶縁膜に配線溝や接続孔(ビア孔)となる開口を形成し、この開口にCuを充填して配線形成する方法、いわゆるダマシン法が案出されている。 In order to reduce wiring resistance, it has been put into practical use to form wiring using Cu, which is a low-resistance metal, as a material. However, since it is very difficult to form a wiring by patterning Cu, a method of forming a wiring groove and a connection hole (via hole) in the insulating film and filling the opening with Cu to form a wiring, A so-called damascene method has been devised.
ダマシン法によりCu配線を形成する際には、Cuの絶縁膜内への拡散を防止することを主な目的として、Cu充填の前に、開口の内面を覆うバリアメタルと称される下地膜を形成する。 When the Cu wiring is formed by the damascene method, an underlying film called a barrier metal covering the inner surface of the opening is formed before Cu filling, mainly for the purpose of preventing diffusion of Cu into the insulating film. Form.
下地膜に使われる材料として、例えばTaやW等が知られている。これらの材料はCuよりも抵抗が高く、特に、直径0.1μm以下のビア孔や、幅0.1μm以下の配線を含む微細配線層では、配線抵抗を低く抑えるために、下地膜を薄く形成することが好ましい。 For example, Ta and W are known as materials used for the base film. These materials have higher resistance than Cu. In particular, in a fine wiring layer including a via hole having a diameter of 0.1 μm or less and a wiring having a width of 0.1 μm or less, a thin base film is formed in order to keep wiring resistance low. It is preferable to do.
しかし、薄膜化に起因して、例えば、下地膜が絶縁膜に含まれる酸素や水による腐食に弱くなったり、酸素や水の配線側への拡散防止機能が低下したりする。 However, due to the thinning, for example, the base film becomes weak against corrosion by oxygen or water contained in the insulating film, or the function of preventing diffusion of oxygen or water to the wiring side is reduced.
なお、CuMnをアニール処理して形成されるマンガン化合物膜をバリアメタルとして用いる技術が開示されている。 A technique using a manganese compound film formed by annealing CuMn as a barrier metal is disclosed.
本発明の一目的は、絶縁膜とCuを含む配線との間に介在する下地膜であって、特に酸素のバリア性が高い下地膜を含む電子装置及びその製造方法を提供することである。 An object of the present invention is to provide an electronic device including a base film interposed between an insulating film and a wiring containing Cu and having a particularly high oxygen barrier property, and a method for manufacturing the same.
本発明の一観点によれば、凹部の形成された絶縁膜と、前記凹部内に形成され、Cuを含む配線層と、前記絶縁膜と前記配線層との間に形成され、Ta及びMnを含む第1の下地膜とを有する電子装置が提供される。 According to one aspect of the present invention, an insulating film having a recess, a wiring layer formed in the recess and including Cu, and formed between the insulating film and the wiring layer, Ta and Mn are formed. There is provided an electronic device having a first base film including the first base film.
本発明の他の観点によれば、絶縁膜に凹部を形成する工程と、前記凹部の内面に、Ta及びMnを含む第1の下地膜を形成する工程と、前記凹部を埋め込んで、前記下地膜の上に、Cuを含む配線層を形成する工程とを有する電子装置の製造方法が提供される。 According to another aspect of the present invention, a step of forming a recess in the insulating film, a step of forming a first base film containing Ta and Mn on the inner surface of the recess, the recess is embedded, and the lower There is provided an electronic device manufacturing method including a step of forming a wiring layer containing Cu on a base film.
Ta及びMnを含む下地膜を用いることにより、例えば、絶縁膜中に含まれる酸素の拡散を抑制することができる。 By using the base film containing Ta and Mn, for example, diffusion of oxygen contained in the insulating film can be suppressed.
まず、図1(A)〜図1(C)を参照して、バリアメタルの耐酸化性について調べた第1の実験について説明する。 First, with reference to FIG. 1 (A) to FIG. 1 (C), a first experiment for examining the oxidation resistance of a barrier metal will be described.
図1(A)は、この実験で作製したサンプルの構造を示す概略断面図である。シリコン基板1上に、厚さ100nmの熱酸化シリコン膜2が形成されている。熱酸化シリコン膜2の上に、スパッタリングにより厚さ10nmのTa層3が形成され、Ta層3の上に、スパッタリングにより厚さ60nmのCu層4が形成されている。
FIG. 1A is a schematic cross-sectional view showing the structure of a sample manufactured in this experiment. A thermal
Ta層3は、Cu層4中のCuの、熱酸化シリコン膜2側への拡散を抑制する。
The
Cu層4の上に、バリアメタル層5が形成されている。本実験では、バリアメタル層5の材料を変えた3種類のサンプルを形成した。
A
第1のバリアメタル層5は、Taで形成し、第2のバリアメタル層5は、Tiを5atom%含有するTaTi合金で形成し、第3のバリアメタル層5は、Mnを5atom%含有するTaMn合金で形成した。
The first
第1〜第3のバリアメタル層5はすべて、スパッタリングにより厚さ15nm形成した。同じスパッタ装置を用いて、スパッタターゲットを交換して各サンプルを作製した。スパッタ条件は、どのサンプルについても、DCパワーを300Wとし、放電圧力を0.67Pa程度とし、Ar流量を5sccmとした。
All the first to third
バリアメタル層5を形成した後、各サンプルを300℃で30分間、大気中においてアニールした。その後、X線光電子分光(XPS)で表面分析を行った。
After the
各サンプルについて、XPSによる表面分析は、まずバリアメタル層5最表面について行い、次いで、バリアメタル層5表面をArスパッタリングにより厚さ約2nm削って露出した部分(以下、膜中と呼ぶこととする)について行った。
For each sample, the surface analysis by XPS is first performed on the outermost surface of the
図1(B)は、XPSによる分析結果をまとめた表である。各サンプルについて、バリアメタル層最表面と膜中の元素濃度が示されている。 FIG. 1B is a table summarizing the analysis results by XPS. For each sample, the outermost surface of the barrier metal layer and the element concentration in the film are shown.
バリアメタル層最表面の酸素濃度は、Ta、TaTi、及びTaMnでそれぞれ56%、61%、及び57%であり、ほとんど差が見られなかった。しかし、膜中の酸素濃度は、Ta、TaTi、及びTaMnでそれぞれ46%、40%、及び27%であり、TaMnで形成したバリアメタル層で非常に低かった。 The oxygen concentration on the outermost surface of the barrier metal layer was 56%, 61%, and 57% for Ta, TaTi, and TaMn, respectively, and almost no difference was observed. However, the oxygen concentration in the film was 46%, 40%, and 27% for Ta, TaTi, and TaMn, respectively, and the barrier metal layer formed of TaMn was very low.
図1(C)は、各バリアメタル層の膜中の酸素濃度を示すグラフである。TaTiを用いたバリアメタル層は、Taを用いたバリアメタル層と同程度の酸素濃度を示す。TaMnを用いたバリアメタル層の酸素濃度は、Taを用いたバリアメタル層と比べて、濃度の絶対値として約20%低く、Taの酸素濃度を100%とする相対値を考えるならば、約40%も低い。このように、TaMnを用いたバリアメタル層は、酸素の透過を抑制する効果が高いことがわかった。 FIG. 1C is a graph showing the oxygen concentration in each barrier metal layer. The barrier metal layer using TaTi has the same oxygen concentration as the barrier metal layer using Ta. The oxygen concentration of the barrier metal layer using TaMn is about 20% lower as an absolute value of the concentration than the barrier metal layer using Ta, and if considering the relative value where the oxygen concentration of Ta is 100%, As low as 40%. Thus, it was found that the barrier metal layer using TaMn is highly effective in suppressing oxygen permeation.
なお、酸素がバリアメタル層5を透過してCu層4に到達し、Cu層4が酸化されたならば、Cu層4が赤く変色し、このような変色が、バリアメタル層5を透して観察される。TaTiを用いたバリアメタル層を有するサンプルでは、このような変色が観察されず、Cu層4が酸化されていないことも確認した。
If oxygen passes through the
以上説明したように、TaMnは、酸素に対する高いバリア性を有しており、また、Cuに対する高いバリア性を有する。 As described above, TaMn has a high barrier property against oxygen and a high barrier property against Cu.
次に、図2、図3(A)〜図3(F)を参照して、本発明の第1の実施例による半導体装置について説明する。 Next, a semiconductor device according to a first embodiment of the present invention will be described with reference to FIGS. 2 and 3A to 3F.
図2は、第1の実施例の半導体装置の概略断面図である。例えばシリコンを有する半導体基板101の表層部に、シャロートレンチアイソレーション(STI)構造の素子分離絶縁膜102が形成され、活性領域が画定されている。この活性領域内に、MOSトランジスタ103が形成されている。MOSトランジスタ103は、ソース領域103S、ドレイン領域103D、ゲート絶縁膜103I、及びゲート電極103Gを含んで形成される。
FIG. 2 is a schematic cross-sectional view of the semiconductor device of the first embodiment. For example, an element isolation
半導体基板101の上に、MOSトランジスタ103を覆うように、酸化シリコンを含む厚さ300nmの層間絶縁膜104、及びSiOCを含む厚さ50nmの保護膜105が形成されている。保護膜105及び層間絶縁膜104を貫通するビアホール106が形成され、その底面に、ドレイン領域103Dの表面の一部が露出する。
On the
ビアホール106内に、Wを含む導電プラグ108が充填されている。導電プラグ108とビアホール106の内面との間に、TiNを含む厚さ25nmのバリアメタル層107が配置されている。
The
以上の構造は、周知のフォトリソグラフィ、エッチング、化学気相堆積(CVD)、化学機械研磨(CMP)等により形成することができる。 The above structure can be formed by well-known photolithography, etching, chemical vapor deposition (CVD), chemical mechanical polishing (CMP), or the like.
保護膜105の上に、低誘電率絶縁材料からなる層間絶縁膜110が形成されている。層間絶縁膜110に、その底面まで達し、導電プラグ108の上方を通過する配線溝111が形成されている。配線溝111内に第1層目のCu配線113が充填されており、Cu配線113が、導電プラグ108に接続される。Cu配線113と配線溝111の内面との間に、バリアメタル層112が配置されている。
An
層間絶縁膜110の上に、キャップ膜120、ビア層の層間絶縁膜121、エッチングストッパ膜122、及び配線層の層間絶縁膜123がこの順番に積層されている。
On the interlayer
配線層の層間絶縁膜123に配線溝125が形成され、ビア層の層間絶縁膜121にビアホール124が形成されている。配線溝125はエッチングストッパ膜122の上面まで達する。ビアホール124は、配線溝125の底面に開口するとともに、キャップ膜120を貫通して下層の配線113の上面まで達する。
A
配線溝125及びビアホール124内に、CuまたはCu合金を含む導電部材127が充填されている。Cu合金としては、例えばCuにAlを添加したものやさらにSiを添加したものなどが挙げられる。導電部材127は、第1層目の配線113に接続されており、第2層目の配線を構成する。導電部材127と、配線溝125及びビアホール124の内面との間に、バリアメタル層126が配置されている。
The
さらに、配線層の層間絶縁膜123の上に、キャップ膜120、ビア層の層間絶縁膜121、エッチングストッパ膜122、配線層の層間絶縁膜123、ビアホール124及び配線溝125内に形成されたバリアメタル層126及び導電部材127を含む配線構造と同様な構造が繰り返し積層されることにより、多層配線が形成される。
Further, a barrier film is formed on the
Cuを含む配線(1層目の配線113、2層目の配線127等)の下地膜となるバリアメタル層(バリアメタル層112、126等)として、TaMnを用いることができる。
TaMn can be used as a barrier metal layer (
図3(A)〜図3(F)を参照し、形成工程に沿って、さらに配線構造について説明する。ここでは、例として、キャップ膜120から層間絶縁膜123までを含む第2層目の配線構造の形成工程を説明する。
With reference to FIGS. 3A to 3F, the wiring structure will be further described along the forming process. Here, as an example, a process of forming a second-layer wiring structure including the
第2層目及びそれ以後の各層の配線構造は、デュアルダマシン法で形成される。なお、第1層目の配線113はシングルダマシン法で形成されるが、バリアメタル層112の形成方法、配線溝111内への導電部材の充填方法等は、第2層目の配線構造の形成方法で採用される方法と同一である。
The wiring structure of the second layer and subsequent layers is formed by a dual damascene method. Note that the
なお、本実施例では、上記のようにデュアルダマシン法及びシングルダマシン法を用いて半導体装置を製造する例を挙げて説明したが、本発明は、デュアルダマシン法、シングルダマシン法の何れを用いたデバイスにも適用可能である。 In this embodiment, an example of manufacturing a semiconductor device using the dual damascene method and the single damascene method as described above has been described. However, the present invention uses either the dual damascene method or the single damascene method. It can also be applied to devices.
まず、図3(A)に示すように、第1層目の配線113が形成された層間絶縁膜110の上に、キャップ膜120、ビア層の層間絶縁膜121、エッチングストッパ膜122、及び配線層の層間絶縁膜123を順番に形成する。キャップ膜120は、例えば、酸化シリコン膜と炭化シリコン膜との2層構造を有し、合計の厚さは20nm〜70nmである。エッチングストッパ膜122は、例えば、炭化シリコンや窒化シリコンで形成され、その厚さは20nm〜70nmである。これらの膜は、CVDで成膜することができる。
First, as shown in FIG. 3A, a
層間絶縁膜121及び123は、有機系または無機系の絶縁材料で形成され、その厚さは例えば50nm〜300nmである。無機系の絶縁材料として、例えばポーラスシリカやSiOCが挙げられる。有機系の絶縁材料として、有機SOD膜、例えばポリアリールエーテル系の絶縁膜を用いることができる。これらの材料は、膜中に酸素や水を含んでいる。なお、絶縁膜の比誘電率は3.0以下の値であることが好ましい。本明細書では比誘電率が3.0以下の絶縁膜を低誘電率絶縁膜と呼ぶこととする。
The
次に、図3(B)に示すように、配線層の層間絶縁膜123に配線溝125を形成し、ビア層の層間絶縁膜121にビアホール124を形成する。ビアホール124の平断面の寸法は、例えば0.06μm〜0.1μmであり、配線溝125の最小幅は、例えば0.06μmである。配線溝125及びビアホール124は、例えば酸化シリコン膜と炭化シリコン膜との2層を含む膜をハードマスクとし、CF系のエッチングガスを用いたドライエッチングにより形成することができる。配線溝125は、エッチングストッパ膜122の上面まで達し、ビアホール124が、第1層目の配線113の上面まで達する。
Next, as shown in FIG. 3B, a
次に、図3(C)に示すように、配線層の層間絶縁膜123の上面、配線溝125の内面、及びビアホール124の内面を覆うように、Ta及びMnを含むバリアメタル層126を、スパッタリングにより形成する。
Next, as shown in FIG. 3C, a
スパッタ条件は、例えば、DCパワーを10kW〜15kW、放電圧力を5×10−2Pa程度、Ar流量を5sccm〜50sccm、基板温度を20℃〜300℃として、Ta及びMnを含むターゲットを用いてスパッタする。 Sputtering conditions are, for example, a DC power of 10 kW to 15 kW, a discharge pressure of about 5 × 10 −2 Pa, an Ar flow rate of 5 sccm to 50 sccm, a substrate temperature of 20 ° C. to 300 ° C., and a target containing Ta and Mn. Sputter.
バリアメタル層126のMn含有量は、0.1atom%〜10atom%の範囲とすることが好ましい。例えば5atom%である。バリアメタル層126の抵抗を低く抑えるために、Mn含有量を10atom%以下とすることが好ましく、また、耐酸化性を向上させるために、Mn含有量を0.1atom%以上とすることが好ましい。バリアメタル層126のMn含有量は、使用するターゲットのMn濃度を調節することにより制御できる。
The Mn content of the
バリアメタル層126の厚さは、2nm〜20nmの範囲とすることが好ましい。配線抵抗を低く抑えるために、20nm以下とすることが好ましく、また、良好なバリア性を得るために、2nm以上とすることが好ましい。
The thickness of the
次に、図3(D)に示すように、バリアメタル層126を覆うように、シード金属膜としてCu膜127sをスパッタリングにより膜厚40nm〜200nm程度に堆積形成する。スパッタ条件は、例えばターゲットパワーを5kW〜30kW、RFバイアスを0.32W/cm2〜1.6W/cm2、Ar流量を5sccm〜50sccm、基板温度を20℃〜100℃とする。
Next, as shown in FIG. 3D, a
次に、図3(E)に示すように、シードCu膜127sを電極として、Cuを厚さ1μm程度になるまで電解めっきする。これによりCuからなる導電部材127が、ビアホール124及び配線溝125内に充填されると共に、層間絶縁膜123の上に堆積する。
Next, as shown in FIG. 3E, using the
次に、図3(F)に示すように、CMPにより、余分な導電部材127を除去する。配線溝125の外側の、層間絶縁膜123上面が露出する。配線溝125及びビアホール124内に残った導電部材127が、第2層目の配線を構成するとともに、第1層目の配線と第2層目の配線とを接続する層間接続部材を兼ねる。
Next, as shown in FIG. 3F, the excess
このようにして、Ta及びMnを含むバリアメタル層を有する配線構造を形成することができる。なお、Ta及びMnを含むバリアメタル層をスパッタリングで成膜する例を説明したが、例えばCVDにより、Ta原料とMn原料とを混合して成膜することも可能である。 In this manner, a wiring structure having a barrier metal layer containing Ta and Mn can be formed. In addition, although the example which forms the barrier metal layer containing Ta and Mn by sputtering was demonstrated, it is also possible to mix and form Ta raw material and Mn raw material, for example by CVD.
次に、図4(A)及び図4(B)を参照して、Ta及びMnを含むバリアメタル層上に形成したCu層のシート抵抗が、アニールによってどのように変化するか調べた第2の実験について説明する。 Next, with reference to FIGS. 4A and 4B, a second study was conducted to examine how the sheet resistance of the Cu layer formed on the barrier metal layer containing Ta and Mn changes due to annealing. The experiment will be described.
図4(A)は、この実験で作製したサンプルの構造を示す概略断面図である。シリコン基板11上に、熱酸化シリコン膜12(図4(B)の表中ではTOXと表記)が形成されている。熱酸化シリコン膜12の上に、バリアメタル層15が形成されている。バリアメタル層15は、第1の実験と同様な条件でスパッタリングにより形成され、厚さが15nmであり、Ta及びMnを含む層である。バリアメタル層15の上に、スパッタリングにより厚さ60nmのCu層14が形成されている。Cu層14表面に電極20を接触させて、Cu層14のシート抵抗を測定した。アニールは、真空中で30分行った。
FIG. 4A is a schematic cross-sectional view showing the structure of a sample manufactured in this experiment. A thermally oxidized silicon film 12 (denoted as TOX in the table of FIG. 4B) is formed on the
図4(B)は、Cu層成膜直後に、アニールを行わなかった場合と、それぞれ100℃、250℃、300℃、350℃、及び400℃でアニールした場合のシート抵抗を示す表である。 FIG. 4B is a table showing sheet resistance when annealing is not performed immediately after Cu layer deposition and when annealing is performed at 100 ° C., 250 ° C., 300 ° C., 350 ° C., and 400 ° C., respectively. .
シート抵抗は、アニールなしの場合0.6Ω/□程度であるが、100℃以上でのアニールにより、0.4Ω/□程度以下まで減少することがわかった。なお、250℃以上でのアニールとすれば、0.38Ω/□程度まで減少することがわかった。 The sheet resistance was about 0.6Ω / □ without annealing, but was found to decrease to about 0.4Ω / □ by annealing at 100 ° C. or higher. It has been found that if annealing is performed at 250 ° C. or higher, the temperature decreases to about 0.38Ω / □.
従って、上記実施例のような多層配線構造の作製工程で、TaMnバリアメタル層上方にCu配線を形成した後、100℃以上、より好ましくは250℃以上でアニールを行うことにより、配線抵抗を低下させられる。なお、既に形成した下層の配線の劣化を抑制するために、アニール温度は400℃以下とすることが好ましい。 Therefore, after forming the Cu wiring above the TaMn barrier metal layer in the manufacturing process of the multilayer wiring structure as in the above embodiment, annealing is performed at 100 ° C. or more, more preferably 250 ° C. or more, thereby reducing the wiring resistance. Be made. Note that the annealing temperature is preferably set to 400 ° C. or lower in order to suppress deterioration of the already formed lower layer wiring.
次に、図5(A)〜図5(D)を参照して、第2の実施例の半導体装置について説明する。第2の実施例では、以下に説明するように、Cu配線とTaMnバリアメタル層との間に、さらに、Mn拡散を抑制するTaバリアメタル層を形成する。第1の実施例と同様に、多層配線の第2層目の配線構造の形成工程を例として説明する。 Next, with reference to FIGS. 5A to 5D, a semiconductor device of a second embodiment will be described. In the second embodiment, as will be described below, a Ta barrier metal layer that further suppresses Mn diffusion is formed between the Cu wiring and the TaMn barrier metal layer. Similar to the first embodiment, a description will be given by taking as an example the process of forming the second layer wiring structure of the multilayer wiring.
図3(C)に示した工程、すなわち、配線層の層間絶縁膜123の上面、配線溝125の内面、及びビアホール124の内面を覆うように、Ta及びMnを含むバリアメタル層126(第2の実施例では、第1のバリアメタル層126と呼ぶこととする)を形成する工程までは、第1の実施例と同様である。
The process shown in FIG. 3C, that is, the barrier metal layer 126 (second layer) containing Ta and Mn so as to cover the upper surface of the
次に、図5(A)に示すように、第1のバリアメタル層126を覆うように、Taを含む第2のバリアメタル層126Aをスパッタリングにより形成する。スパッタ条件は、例えばDCパワーを10kW〜15kW、放電圧力を5×10−2Pa程度、Ar流量を5sccm〜50sccmとして、膜厚が2nm〜20nmとなるようにTaターゲットを用いてスパッタする。
Next, as shown in FIG. 5A, a second
その後、図5(B)、図5(C)、及び図5(D)に示すように、第2のバリアメタル層126Aを覆うようにシードCu膜127sを形成し、次にシードCu膜127sを電極とし銅を電解めっきして導電部材127を形成し、次にCMPで余分な導電部材127を除去する。これらの工程は、第1の実施例の図3(D)、図3(E)、及び図3(F)を参照して説明した工程と同様にして行うことができる。このようにして、第2の実施例の配線構造を形成することができる。
Thereafter, as shown in FIGS. 5B, 5C, and 5D, a
第2の実施例では、Mnを含有する第1のバリアメタル層126とCu導電部材127との間に、Mnを含有せず、Mnに対するバリアとなる第2のバリアメタル層126Aが介在する。MnのCu配線への拡散を抑制することにより、配線抵抗の上昇が抑えられる。
In the second embodiment, a second
なお、TaMnバリアメタル層とCu導電部材が接する第1の実施例の場合も、例えば第2の実験でシート抵抗として0.4Ω/□程度が得られており、十分に低い配線抵抗が得られる。第2の実施例のように、さらにMnバリアとなるバリアメタル層が形成されていれば、低い配線抵抗が得られる。 In the case of the first example in which the TaMn barrier metal layer and the Cu conductive member are in contact with each other, for example, a sheet resistance of about 0.4Ω / □ is obtained in the second experiment, and a sufficiently low wiring resistance is obtained. . If a barrier metal layer serving as a Mn barrier is further formed as in the second embodiment, a low wiring resistance can be obtained.
なお、TaMnバリアメタル層の下地となる絶縁膜にSiが含有されている場合は、Siにより絶縁膜側にMnをトラップする効果もあるものと推測される。 In addition, when Si is contained in the insulating film used as the foundation | substrate of a TaMn barrier metal layer, it is estimated that there exists an effect which traps Mn by the insulating film side by Si.
第2の実施例において、第1のバリアメタル層126のMn含有量は、第1のバリアメタル層126と第2のバリアメタル層126Aを積層したバリアメタル層におけるMn濃度が、0.1atom%〜10atom%の範囲となるように選ぶことが出来る。
In the second embodiment, the Mn content of the first
すなわち、Mnを含む第1のバリアメタル層のMn濃度をC1、膜厚をT1とし、Mnバリアとなる第2のバリアメタル層の膜厚をT2とすると、C1・T1/(T1+T2)が、0.1atom%〜10atom%であればよい。 That is, when the Mn concentration of the first barrier metal layer containing Mn is C 1 , the film thickness is T 1, and the film thickness of the second barrier metal layer serving as the Mn barrier is T 2 , C 1 · T 1 / (T 1 + T 2 ) may be 0.1 atom% to 10 atom%.
なお、Mnバリアとする第2のバリアメタル層の材料は、Taに限らない。例えば、Ta、Zr、及びTiのいずれか、または、これらの合金もしくはこれらの窒化物を含む材料を用いることができる。 Note that the material of the second barrier metal layer serving as the Mn barrier is not limited to Ta. For example, any of Ta, Zr, and Ti, an alloy thereof, or a material containing a nitride thereof can be used.
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。 Although the present invention has been described with reference to the embodiments, the present invention is not limited thereto. It will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.
以上の第1、第2の実施例を含む実施形態に関し、さらに以下の付記を開示する。
(付記1)
凹部の形成された絶縁膜と、
前記凹部内に形成され、Cuを含む配線層と、
前記絶縁膜と前記配線層との間に形成され、Ta及びMnを含む第1の下地膜と
を有する電子装置。
(付記2)
前記下地膜中のMn濃度が0.1atom%〜10atom%の範囲である付記1に記載の電子装置。
(付記3)
前記第1の下地膜と前記配線層との間に、第2の下地膜が介在する付記1または2に記載の電子装置。
(付記4)
前記第2の下地膜は、Ta、Zr、及びTiのいずれか、または、これらの合金もしくはこれらの窒化物からなる付記3に記載の電子装置。
(付記5)
前記絶縁膜は、Siを含有する付記1〜4のいずれか1つに記載の電子装置。
(付記6)
絶縁膜に凹部を形成する工程と、
前記凹部の内面に、Ta及びMnを含む第1の下地膜を形成する工程と、
前記凹部を埋め込んで、前記下地膜の上に、Cuを含む配線層を形成する工程と
を有する電子装置の製造方法。
(付記7)
前記Ta及びMnを含む第1の下地膜を形成する工程の後に、
該第1の下地膜の上に、第2の下地膜を形成する工程
をさらに含む付記6に記載の電子装置の製造方法。
(付記8)
前記配線層を形成した後に、アニールを行う工程をさらに有する付記6または7に記載の電子装置の製造方法。
The following additional notes are further disclosed regarding the embodiment including the first and second examples.
(Appendix 1)
An insulating film having a recess,
A wiring layer formed in the recess and containing Cu;
An electronic device having a first under film formed between the insulating film and the wiring layer and containing Ta and Mn.
(Appendix 2)
The electronic device according to
(Appendix 3)
The electronic device according to
(Appendix 4)
The electronic device according to
(Appendix 5)
The electronic device according to any one of
(Appendix 6)
Forming a recess in the insulating film;
Forming a first base film containing Ta and Mn on the inner surface of the recess;
And a step of forming a wiring layer containing Cu on the base film by filling the recess.
(Appendix 7)
After the step of forming the first base film containing Ta and Mn,
The method for manufacturing an electronic device according to appendix 6, further including a step of forming a second base film on the first base film.
(Appendix 8)
The method for manufacturing an electronic device according to appendix 6 or 7, further comprising a step of annealing after forming the wiring layer.
110 層間絶縁膜
111 配線溝
112 バリアメタル層
113 配線
120 キャップ膜
121 ビア層の層間絶縁膜
122 エッチングストッパ膜
123 配線層の層間絶縁膜
124 ビアホール
125 配線溝
126 バリアメタル層
127s シードCu膜
127 導電部材
110
Claims (5)
前記凹部内に形成され、Cuを含む配線層と、
前記絶縁膜と前記配線層との間に形成され、Ta及びMnを含む第1の下地膜と
を有する電子装置。 An insulating film having a recess,
A wiring layer formed in the recess and containing Cu;
An electronic device having a first under film formed between the insulating film and the wiring layer and containing Ta and Mn.
前記凹部の内面に、Ta及びMnを含む第1の下地膜を形成する工程と、
前記凹部を埋め込んで、前記下地膜の上に、Cuを含む配線層を形成する工程と
を有する電子装置の製造方法。 Forming a recess in the insulating film;
Forming a first base film containing Ta and Mn on the inner surface of the recess;
And a step of forming a wiring layer containing Cu on the base film by filling the recess.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008167621A JP2010010372A (en) | 2008-06-26 | 2008-06-26 | Electronic device and method of manufacturing the same |
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JP2008167621A JP2010010372A (en) | 2008-06-26 | 2008-06-26 | Electronic device and method of manufacturing the same |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010123586A (en) * | 2008-11-17 | 2010-06-03 | Nec Electronics Corp | Semiconductor device, and method of manufacturing the same |
JP2012164942A (en) * | 2011-02-09 | 2012-08-30 | Canon Inc | Semiconductor device manufacturing method and solid state image pickup device manufacturing method |
-
2008
- 2008-06-26 JP JP2008167621A patent/JP2010010372A/en not_active Withdrawn
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