JP2010004058A - Dry etching method for silicon film - Google Patents
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Abstract
Description
この発明はシリコン膜のドライエッチング方法に関する。 The present invention relates to a silicon film dry etching method.
例えば、従来の薄膜トランジスタには、逆スタガ型のものがある(例えば、特許文献1参照)。この薄膜トランジスタでは、基板の上面にゲート電極が設けられている。ゲート電極を含む基板の上面にはゲート絶縁膜が設けられている。ゲート電極上におけるゲート絶縁膜の上面には真性アモルファスシリコンからなる半導体薄膜が設けられている。半導体薄膜の上面両側にはn型アモルファスシリコンからなるオーミックコンタクト層が設けられている。各オーミックコンタクト層の上面にはソース電極およびドレイン電極が設けられている。 For example, a conventional thin film transistor includes an inverted staggered type (see, for example, Patent Document 1). In this thin film transistor, a gate electrode is provided on the upper surface of the substrate. A gate insulating film is provided on the upper surface of the substrate including the gate electrode. A semiconductor thin film made of intrinsic amorphous silicon is provided on the upper surface of the gate insulating film on the gate electrode. Ohmic contact layers made of n-type amorphous silicon are provided on both sides of the upper surface of the semiconductor thin film. A source electrode and a drain electrode are provided on the upper surface of each ohmic contact layer.
ところで、上記従来の薄膜トランジスタにおけるオーミックコンタクト層および半導体薄膜の形成方法では、ゲート絶縁膜の上面に成膜された真性アモルファスシリコン膜(半導体薄膜形成用膜)およびn型アモルファスシリコン膜(オーミックコンタクト層形成用膜)を連続してドライエッチングしている。この場合、エッチングガスとしてはSF6(六フッ化イオウ)ガスを用いている(特許文献1の第130段落)。 By the way, in the conventional method for forming an ohmic contact layer and a semiconductor thin film in a thin film transistor, an intrinsic amorphous silicon film (film for forming a semiconductor thin film) and an n-type amorphous silicon film (formation of an ohmic contact layer) formed on the upper surface of a gate insulating film. The film is continuously dry-etched. In this case, SF 6 (sulfur hexafluoride) gas is used as the etching gas (paragraph 130 of Patent Document 1).
しかしながら、上記従来のドライエッチング方法で使用するエッチングガスとしてのSF6は、近年、地球温暖化の一因として問題視されるようになってきており、したがってこれに替わる代替ガスの選択が重要な課題となっている。 However, SF 6 as an etching gas used in the above conventional dry etching method has recently been regarded as a problem as a cause of global warming. Therefore, selection of an alternative gas to replace this is important. It has become a challenge.
そこで、この発明は、SF6等の地球温暖化の一因となるガスを用いずに、アモルファスシリコン等のシリコン膜を良好にドライエッチングすることができるシリコン膜のドライエッチング方法を提供することを目的とする。 Accordingly, the present invention provides a dry etching method for a silicon film that can satisfactorily dry etch a silicon film such as amorphous silicon without using a gas that causes global warming such as SF 6. Objective.
請求項1に記載の発明は、フッ素ガスおよび塩素ガスを含む混合ガスを用いた平行平板型のドライエッチングによりシリコン膜をドライエッチングすることを特徴とするものである。
請求項2に記載の発明は、請求項1に記載の発明において、前記ドライエッチングはカソードカップリングによるドライエッチングであることを特徴とするものである。
請求項3に記載の発明は、請求項1に記載の発明において、前記ドライエッチングはアノードカップリングによるドライエッチングであることを特徴とするものである。
請求項4に記載の発明は、請求項1に記載の発明において、前記シリコン膜は窒化シリコン膜上に形成されていることを特徴とするものである。
請求項5に記載の発明は、請求項1に記載の発明において、前記混合ガスはさらに不活性ガスを含むことを特徴とするものである。
請求項6に記載の発明は、請求項1に記載の発明において、前記フッ素ガスに対する前記塩素ガスの流量比は1〜10であることを特徴とするものである。
請求項7に記載の発明は、請求項1に記載の発明において、前記フッ素ガスに対する前記塩素ガスの流量比は1〜20であることを特徴とするものである。
請求項8に記載の発明は、請求項1に記載の発明において、前記ドライエッチングは1〜100Paの真空雰囲気下で行うことを特徴とするものである。
The invention described in
The invention described in
The invention described in
According to a fourth aspect of the present invention, in the first aspect of the present invention, the silicon film is formed on a silicon nitride film.
The invention according to
The invention according to
The invention according to
The invention described in
この発明によれば、フッ素ガスおよび塩素ガスを含む混合ガスを用いた平行平板型のドライエッチングによりアモルファスシリコン等のシリコン膜をドライエッチングすることにより、SF6等の地球温暖化の一因となるガスを用いずに、アモルファスシリコン等のシリコン膜を良好にドライエッチングすることができる。 According to the present invention, dry etching of a silicon film such as amorphous silicon by parallel plate type dry etching using a mixed gas containing fluorine gas and chlorine gas contributes to global warming of SF 6 and the like. A silicon film such as amorphous silicon can be satisfactorily dry etched without using a gas.
図1はこの発明のドライエッチング方法を含む製造方法により製造された薄膜トランジスタパネルの一例の断面図を示す。この薄膜トランジスタパネルはガラス基板1を備えている。ガラス基板1の上面の所定の箇所にはクロム等からなるゲート電極2が設けられている。ゲート電極2を含むガラス基板1の上面には窒化シリコンからなるゲート絶縁膜3が設けられている。
FIG. 1 shows a sectional view of an example of a thin film transistor panel manufactured by a manufacturing method including a dry etching method of the present invention. The thin film transistor panel includes a
ゲート電極2上におけるゲート絶縁膜3の上面の所定の箇所には真性アモルファスシリコンからなる半導体薄膜4が設けられている。半導体薄膜4の上面の所定の箇所には窒化シリコンからなるチャネル保護膜5が設けられている。チャネル保護膜5の上面両側およびその両側における半導体薄膜4の上面にはn型アモルファスシリコンからなるオーミックコンタクト層6、7が設けられている。オーミックコンタクト層6、7の各上面にはクロム等からなるソース電極8およびドレイン電極9が設けられている。
A semiconductor
ここで、ゲート電極2、ゲート絶縁膜3、半導体薄膜4、チャネル保護膜5、オーミックコンタクト層6、7、ソース電極8およびドレイン電極9により、逆スタガ型でチャネル保護膜型の薄膜トランジスタ10が構成されている。
Here, the
薄膜トランジスタ10を含むゲート絶縁膜3の上面には窒化シリコンからなるオーバーコート膜11が設けられている。ソース電極8の所定の箇所に対応する部分におけるオーバーコート膜11にはコンタクトホール12が設けられている。オーバーコート膜11の上面の所定の箇所にはITOからなる画素電極13がコンタクトホール12を介してソース電極8に接続されて設けられている。
An
次に、この薄膜トランジスタパネルの製造方法の一例について説明する。まず、図2に示すように、ガラス基板1の上面の所定の箇所に、スパッタ法により成膜されたクロム等からなる金属膜をフォトリソグラフィ法によりパターニングすることにより、ゲート電極2を形成する。
Next, an example of a method for manufacturing the thin film transistor panel will be described. First, as shown in FIG. 2, a
次に、ゲート電極2を含むガラス基板1の上面に、プラズマCVD法により、窒化シリコンからなるゲート絶縁膜3、真性アモルファスシリコン膜(半導体薄膜形成用膜)21および窒化シリコン膜(チャネル保護膜形成用膜)22を連続して成膜する。次に、窒化シリコン膜22の上面のチャネル保護膜形成領域に、印刷法等により塗布されたレジスト膜をフォトリソグラフィ法によりパターニングすることにより、レジスト膜23を形成する。
Next, on the upper surface of the
次に、レジスト膜23をマスクとして窒化シリコン膜22をドライエッチングすると、レジスト膜23下以外の領域における窒化シリコン膜22が除去され、図3に示すように、レジスト膜23下にチャネル保護膜5が形成される。次に、レジスト膜23を剥離する。
Next, when the
次に、図4に示すように、チャネル保護膜5を含む真性アモルファスシリコン膜21の上面に、プラズマCVD法により、n型アモルファスシリコン膜(オーミックコンタクト層形成用膜)24を成膜する。次に、n型アモルファスシリコン膜24の上面に、スパッタ法により、クロム等からなるソース・ドレイン電極形成用膜25を成膜する。
Next, as shown in FIG. 4, an n-type amorphous silicon film (ohmic contact layer forming film) 24 is formed on the upper surface of the intrinsic
次に、ソース・ドレイン電極形成用膜25の上面のソース電極形成領域およびドレイン電極形成領域に、印刷法等により塗布されたレジスト膜をフォトリソグラフィ法によりパターニングすることにより、レジスト膜26、27を形成する。
Next, a resist film applied by a printing method or the like is patterned on the source electrode forming region and the drain electrode forming region on the upper surface of the source / drain
次に、レジスト膜26、27をマスクとしてソース・ドレイン電極形成用膜25をウェットエッチングすると、レジスト膜26、27下以外の領域におけるソース・ドレイン電極形成用膜25が除去され、図5に示すように、レジスト膜26、27下にソース電極8およびドレイン電極9が形成される。
Next, when the source / drain
次に、レジスト膜26、27およびチャネル保護膜5をマスクとしてn型アモルファスシリコン膜24および真性アモルファスシリコン膜21を連続して後述の如くドライエッチングすると、レジスト膜26、27下以外の領域におけるn型アモルファスシリコン膜24が除去され、且つ、レジスト膜26、27およびチャネル保護膜5下以外の領域における真性アモルファスシリコン膜21が除去され、図6に示すように、ソース電極8およびドレイン電極9下にオーミックコンタクト層6、7が形成され、且つ、オーミックコンタクト層6、7およびチャネル保護膜5下に半導体薄膜4が形成される。次に、レジスト膜26、27を剥離する。
Next, when the n-type
次に、図1に示すように、薄膜トランジスタ10を含むゲート絶縁膜3の上面に、プラズマCVD法により、窒化シリコンからなるオーバーコート膜11を成膜する。次に、オーバーコート膜11の所定の箇所に、フォトリソグラフィ法により、コンタクトホール12を形成する。
Next, as shown in FIG. 1, an
次に、オーバーコート膜11の上面の所定の箇所に、スパッタ法により成膜されたITO膜をフォトリソグラフィ法によりパターニングすることにより、画素電極13をコンタクトホール12を介してソース電極8に接続させて形成する。かくして、図1に示す薄膜トランジスタパネルが得られる。
Next, the
次に、上記製造方法においてドライエッチングを行なうためのドライエッチング装置の一例について、図7に示す概略構成図を参照して説明する。このドライエッチング装置は、平行平板型であり、反応容器31を備えている。反応容器31内の下部には下部電極32が設けられ、上部には上部電極33が設けられている。この場合、下部電極32は高周波電源34に接続され、上部電極33は接地されている。下部電極32の上面には被加工物35が載置されるようになっている。反応容器31の下部の所定の箇所は配管36を介して真空ポンプ37に接続されている。
Next, an example of a dry etching apparatus for performing dry etching in the above manufacturing method will be described with reference to a schematic configuration diagram shown in FIG. This dry etching apparatus is a parallel plate type and includes a
反応容器31の上部中央部にはガス導入管38が上部電極33の中央部を貫通して設けられている。ガス導入管36は共通配管39に接続されている。共通配管39には第1、第2の配管40、41が接続されている。第1、第2の配管40、41には第1、第2の電磁弁42、43および第1、第2のマスフローコントローラ44、45が介在されている。第1、第2の配管40、41の各先端部にはボンベ等からなるフッ素ガス供給源46および塩素ガス供給源47が接続されている。
A
次に、上記構成のドライエッチング装置を用いて、下部電極32の上面に載置された被加工物35が図5に示す状態にあり、窒化シリコンからなるゲート絶縁膜3上のn型アモルファスシリコン膜24および真性アモルファスシリコン膜21を連続してドライエッチングする場合について説明する。まず、真空ポンプ37の駆動により、反応容器31内のガスを排出し、反応容器31内の圧力を10Paとした。
Next, using the dry etching apparatus configured as described above, the
次に、第1、第2の電磁弁42、43を開弁し、フッ素ガス供給源46および塩素ガス供給源47から供給されるフッ素ガスおよび塩素ガスの混合ガスをガス導入管38から反応容器31内に導入する。この場合、第1、第2のマスフローコントローラ44、45によりフッ素ガスおよび塩素ガスの各流量を調整し、フッ素ガスの流量を100sccmとし、塩素ガスの流量を100〜1000sccmとした。また、高周波電源34から13.56MHzの高周波電力700Wを印加した。
Next, the first and second
すると、レジスト膜27、28およびチャネル保護膜5下以外の領域におけるn型アモルファスシリコン膜24および真性アモルファスシリコン膜21が連続してドライエッチングされて除去され、そのエッチングレートは約1500Å/minであった。この場合、真性アモルファスシリコン膜21が完全に除去されると、下地の窒化シリコンからなるゲート絶縁膜3が露出され、この露出されたゲート絶縁膜3がある程度ドライエッチングされて除去されるが、そのエッチングレートは約400Å/minであった。したがって、この場合の選択比は約4倍であり、実用可能である。しかも、フッ素ガスの温暖化係数はゼロであり、温暖化ガスの排出量の抑制に大きく寄与することができる。
Then, the n-type
なお、フッ素ガス供給源46は、窒素、ヘリウム、ネオン、アルゴン等の不活性ガスのいずれか1種または複数種のガスで希釈された希釈フッ素ガスを供給するものであってもよい。例えば、窒素ガスで20vol%に希釈された希釈フッ素ガスの流量を500sccm(フッ素ガスのみの流量は100sccm)とし、塩素ガスの流量を100〜1000sccmとしてもよい。
The fluorine
また、フッ素ガス供給源46とは別に不活性ガス供給源を設けるようにしてもよい。また、上記のいずれの場合でも、フッ素ガスに対する塩素ガスの流量比は1〜10であるが、1〜20の範囲内であればよい。さらに、反応容器31内の圧力は1〜100Paの範囲内であればよい。
Further, an inert gas supply source may be provided separately from the fluorine
ところで、図7に示すドライエッチング装置では、被加工物35が載置される下部電極32に高周波を印加して、接地された上部電極33側つまりカソード側の陰極降下電圧を発生しやすくし、放電によって発生したイオンを反応に利用したものであり、反応性イオンエッチング(RIE)と呼ばれており、カソードカップリングによるドライエッチングである。
By the way, in the dry etching apparatus shown in FIG. 7, a high frequency is applied to the
このカソードカップリングによるドライエッチングでは、サイドエッチングの少ない異方性エッチングが可能である。しかしながら、カソードカップリングによるドライエッチングでは、カソード側の陰極降下電圧によるイオン衝撃がトランジスタ特性にダメージを与えることがある。そこで、次に、イオンダメージを低減することができる場合について説明する。 In this dry etching by cathode coupling, anisotropic etching with less side etching is possible. However, in dry etching by cathode coupling, ion bombardment due to cathode fall voltage on the cathode side may damage transistor characteristics. Then, next, the case where ion damage can be reduced is demonstrated.
図8はドライエッチング装置の他の例の概略構成図を示す。このドライエッチング装置において、図7に示すドライエッチング装置と異なる点は、下部電極32を接地し、上部電極33を高周波電源34に接続した点である。したがって、このドライエッチング装置では、アノードカップリングによるドライエッチングが行なわれ、カソードカップリングによるドライエッチングの場合と比較して、イオンダメージを低減することができる。
FIG. 8 shows a schematic configuration diagram of another example of the dry etching apparatus. This dry etching apparatus is different from the dry etching apparatus shown in FIG. 7 in that the
そして、アノードカップリングによるドライエッチングの場合とカソードカップリングによるドライエッチングの場合とにおけるトランジスタ特性(Vg(ゲート電圧)−Id(ドレイン電流)特性)を調べたところ、図9に示す結果が得られた。図9から明らかなように、実線で示すアノードカップリングの場合では、点線で示すカソードカップリングの場合と比較して、立上り部分のコブがなくなり、トランジスタ特性が改善されている。 Then, when transistor characteristics (Vg (gate voltage) -Id (drain current) characteristics) in the case of dry etching by anode coupling and in the case of dry etching by cathode coupling were examined, the result shown in FIG. 9 was obtained. It was. As can be seen from FIG. 9, in the case of anode coupling indicated by a solid line, the bump at the rising portion is eliminated and the transistor characteristics are improved as compared with the case of cathode coupling indicated by a dotted line.
ところで、このドライエッチング装置において、エッチング条件を上記の場合と同じとし、すなわち、反応容器31内の圧力を10Paとし、フッ素ガスの流量を100sccmとし、塩素ガスの流量を100〜1000sccmと、高周波電源34から13.56MHzの高周波電力700Wを印加したところ、n型アモルファスシリコン膜24および真性アモルファスシリコン膜21のエッチングレートは約1500Å/minであり、下地の窒化シリコンからなるゲート絶縁膜3のエッチングレートは約500Å/minであった。したがって、この場合の選択比は約3倍であり、実用可能である。
By the way, in this dry etching apparatus, the etching conditions are the same as those described above, that is, the pressure in the
なお、上記実施形態では、アモルファスシリコンを用いた薄膜トランジスタにおいて、窒化シリコンからなるゲート絶縁膜3の上面に成膜された真性アモルファスシリコン膜21およびn型アモルファスシリコン膜24をドライエッチングする場合について説明したが、これに限定されるものではない。
In the above embodiment, the case where the intrinsic
例えば、多結晶シリコンを用いた薄膜トランジスタにおいて、窒化シリコン膜の上面に成膜された多結晶シリコン膜をドライエッチングするようにしてもよい。また、シリコンを用いた薄膜ダイオード(TED:Thin Eilm Diode)において、窒化シリコン膜の上面に成膜されたシリコン膜をドライエッチングするようにしてもよい。 For example, in a thin film transistor using polycrystalline silicon, the polycrystalline silicon film formed on the upper surface of the silicon nitride film may be dry-etched. Further, in a thin-film diode (TED: Thin Eilm Diode) using silicon, the silicon film formed on the upper surface of the silicon nitride film may be dry-etched.
1 ガラス基板
2 ゲート電極
3 ゲート絶縁膜
4 半導体薄膜
5 チャネル保護膜
6、7 オーミックコンタクト層
8 ソース電極
9 ドレイン電極
10 薄膜トランジスタ
11 オーバーコート膜
12 コンタクトホール
13 画素電極
21 真性アモルファスシリコン膜
22 窒化シリコン膜
23 レジスト膜
24 n型アモルファスシリコン膜
25 ソース・ドレイン電極形成用膜
26、27 レジスト膜
31 反応容器
32 下部電極
33 上部電極
34 高周波電源
35 被加工物
37 真空ポンプ
38 ガス導入管
42、43 電磁弁
44、45 マスフローコントローラ
46 フッ素ガス供給源
47 塩素ガス供給源
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