JP2010003988A - Method for processing sic film, and manufacturing method of semiconductor device - Google Patents
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Abstract
Description
本発明は、ＳｉＣ膜の加工方法およびその加工方法が用いられる半導体装置の製造方法に関する。 The present invention relates to a method for processing a SiC film and a method for manufacturing a semiconductor device in which the processing method is used.
従来、パワーデバイスの微細化およびオン抵抗の低減のための構造として、トレンチゲート構造が知られている。そして、パワーＭＯＳＦＥＴでは、トレンチゲート構造を採用したものが主流になりつつある。
また、近年では、高耐圧、低オン抵抗を実現する次世代のパワーデバイス材料として、ＳｉＣ（シリコンカーバイト：炭化ケイ素）の使用が検討されている。
Conventionally, a trench gate structure is known as a structure for miniaturization of power devices and reduction of on-resistance. In power MOSFETs, those adopting a trench gate structure are becoming mainstream.
In recent years, the use of SiC (silicon carbide: silicon carbide) as a next-generation power device material that realizes high breakdown voltage and low on-resistance has been studied.
ＳｉＣを半導体層の材料として用い、トレンチゲート型ＭＯＳＦＥＴを有する半導体装置では、半導体層に、その表面から掘り下がったゲートトレンチが形成されている。ゲートトレンチは、ドライエッチングにより形成される。ドライエッチング工程では、半導体層上に開口を有するメタルマスク（たとえば、Ａｌ、Ｎｉなど）が形成され、このメタルマスクを介して、ＳＦ６およびＯ２からなるエッチングガスが半導体層に供給される。 In a semiconductor device having a trench gate type MOSFET using SiC as a material for a semiconductor layer, a gate trench dug from the surface is formed in the semiconductor layer. The gate trench is formed by dry etching. In the dry etching process, a metal mask (for example, Al, Ni, etc.) having an opening is formed on the semiconductor layer, and an etching gas composed of SF 6 and O 2 is supplied to the semiconductor layer through the metal mask.
ゲートトレンチの内面には、ゲート絶縁膜がその全域を覆うように形成されている。ゲート絶縁膜の内側には、ゲートトレンチを埋め尽くすゲート電極が埋設されている。
そして、ゲートトレンチが形成された半導体層に、Ｎ型のドレイン領域、Ｐ型のボディ領域およびＮ型のソース領域が形成されることにより、トレンチゲート型ＭＯＳＦＥＴが構成されている。ドレイン領域には、ドレイン電極が電気的に接続されている。一方、ソース領域には、ソース電極が電気的に接続されている。
A gate insulating film is formed on the inner surface of the gate trench so as to cover the entire area. A gate electrode that fills the gate trench is buried inside the gate insulating film.
A trench gate MOSFET is configured by forming an N-type drain region, a P-type body region, and an N-type source region in the semiconductor layer in which the gate trench is formed. A drain electrode is electrically connected to the drain region. On the other hand, a source electrode is electrically connected to the source region.
ソース電極が接地され、ドレイン電極に適当な大きさの正電圧が印加されつつ、ゲート電極の電位（ゲート電圧）が制御されると、ゲート電極からの電界によりボディ領域におけるゲート絶縁膜との界面近傍にチャネルが形成される。これにより、ソース電極とドレイン電極との間に電流が流れる。
ＳｉＣからなる半導体層のエッチングには、上記したように、ＳｉＣとの選択比を大きく確保できるメタルマスクが一般的に用いられる。
しかし、メタルマスクは、それをパターニングしたときに、パターニングにより形成される開口の内面が荒れる。そのため、メタルマスクを用いたエッチングにより形成されるトレンチでは、その側面の平坦性が低い。トレンチの側面の平坦性が低いと、ゲートトレンチの側面とゲート絶縁膜との密着性が低く、ゲート絶縁膜に電界が集中して絶縁破壊するおそれがある。
As described above, a metal mask that can ensure a large selection ratio with SiC is generally used for etching a semiconductor layer made of SiC.
However, when the metal mask is patterned, the inner surface of the opening formed by patterning becomes rough. Therefore, in the trench formed by etching using a metal mask, the flatness of the side surface is low. If the flatness of the side surface of the trench is low, the adhesion between the side surface of the gate trench and the gate insulating film is low, and an electric field may concentrate on the gate insulating film to cause dielectric breakdown.
また、ＳｉＣからなる半導体層に、ＳＦ６およびＯ２からなるエッチングガスを供給することによりトレンチを形成すると、トレンチ底部のエッジに、底面から掘り下がる微小なサブトレンチが形成されてしまう。そのため、トレンチゲート型ＭＯＳＦＥＴでは、トレンチ底部のエッジに電界が集中しやすい。なお、トレンチ底部のエッジとは、トレンチ底部における、底面と側面との接続部分のことである。 In addition, when a trench is formed by supplying an etching gas composed of SF 6 and O 2 to a semiconductor layer composed of SiC, a minute sub-trench that is dug from the bottom surface is formed at the edge of the bottom of the trench. Therefore, in the trench gate type MOSFET, the electric field tends to concentrate on the edge of the bottom of the trench. The edge at the bottom of the trench is a connection portion between the bottom surface and the side surface at the bottom of the trench.
本発明の目的は、トレンチ側面の平坦性を向上させつつ、トレンチ底部のエッジにおけるサブトレンチの形成を抑制できるＳｉＣ膜の加工方法およびその加工方法が用いられる半導体装置の製造方法を提供することにある。 An object of the present invention is to provide an SiC film processing method capable of suppressing the formation of a sub-trench at the edge of the trench bottom while improving the flatness of the trench side surface, and a semiconductor device manufacturing method using the processing method. is there.
上記目的を達成するための請求項１記載の発明は、ＳｉＣ膜の表面に、アモルファス構造または多結晶構造を有する材料からなるエッチングマスクを形成する工程と、前記エッチングマスクが形成されたＳｉＣ膜の表面に、ＨＢｒを含むエッチングガスを供給することにより、前記ＳｉＣ膜にトレンチを形成する工程とを備える、ＳｉＣ膜の加工方法である。 In order to achieve the above object, the invention as set forth in claim 1 includes a step of forming an etching mask made of a material having an amorphous structure or a polycrystalline structure on the surface of the SiC film, and an SiC film having the etching mask formed thereon. And a step of forming a trench in the SiC film by supplying an etching gas containing HBr to the surface.
この加工方法によれば、トレンチの形成に際して、ＳｉＣ（シリコンカーバイト：炭化ケイ素）膜に、アモルファス構造または多結晶構造を有する材料からなるエッチングマスクが形成される。そして、このエッチングマスクを利用したエッチングにより、トレンチが形成される。エッチングマスクがアモルファス構造または多結晶構造を有することにより、エッチングマスクをパターニングしたときに、パターニングにより形成される開口内面の荒れを抑制することができる。そのため、ＳｉＣ膜に形成されるトレンチの側面の平坦性を向上させることができる。その結果、この加工方法を用いた半導体装置の製造方法により製造されるトレンチゲート型の半導体装置では、ゲートトレンチの側面とゲート絶縁膜との密着性を高めることができる。したがって、ゲート絶縁膜への電界集中を抑制することができる。 According to this processing method, when the trench is formed, an etching mask made of a material having an amorphous structure or a polycrystalline structure is formed on the SiC (silicon carbide: silicon carbide) film. Then, a trench is formed by etching using this etching mask. Since the etching mask has an amorphous structure or a polycrystalline structure, when the etching mask is patterned, it is possible to suppress the roughness of the inner surface of the opening formed by patterning. Therefore, the flatness of the side surface of the trench formed in the SiC film can be improved. As a result, in the trench gate type semiconductor device manufactured by the semiconductor device manufacturing method using this processing method, the adhesion between the side surface of the gate trench and the gate insulating film can be improved. Therefore, electric field concentration on the gate insulating film can be suppressed.
また、ＳｉＣ膜に形成されるトレンチは、ＨＢｒ（臭化水素）を含むエッチングガスが供給されることにより形成される。そのため、トレンチ底部のエッジにおけるサブトレンチの形成を抑制することができる。その結果、この加工方法を用いた半導体装置の製造方法により製造されるトレンチゲート型半導体装置では、ゲートトレンチ底部のエッジへの電界集中を抑制することができる。 The trench formed in the SiC film is formed by supplying an etching gas containing HBr (hydrogen bromide). Therefore, formation of a sub-trench at the edge of the trench bottom can be suppressed. As a result, in the trench gate type semiconductor device manufactured by the semiconductor device manufacturing method using this processing method, electric field concentration on the edge of the bottom of the gate trench can be suppressed.
また、請求項２に記載の発明は、前記エッチングガスが、ＳＦ６およびＯ２を含み、前記エッチングガスのガス流量比が、ＳＦ６：Ｏ２：ＨＢｒ＝１：１：６である、請求項１に記載のＳｉＣ膜の加工方法である。
この加工方法によれば、エッチングガスのガス流量比がＳＦ６（六フッ化硫黄）：Ｏ２（酸素）：ＨＢｒ＝１：１：６であるので、トレンチ側面の平坦性を一層向上させつつ、トレンチへのサブトレンチの形成を一層抑制することができる。
In the invention according to claim 2, the etching gas contains SF 6 and O 2 , and a gas flow rate ratio of the etching gas is SF 6 : O 2 : HBr = 1: 1: 6. Item 6. A method for processing an SiC film according to Item 1.
According to this processing method, since the gas flow ratio of the etching gas is SF 6 (sulfur hexafluoride): O 2 (oxygen): HBr = 1: 1: 6, the flatness of the trench side surface is further improved. The formation of the sub-trench in the trench can be further suppressed.
また、請求項３に記載の発明は、トレンチゲート構造を有する半導体装置の製造方法であって、ＳｉＣからなる半導体層の表面に、アモルファス構造または多結晶構造を有する材料からなるエッチングマスクを形成する工程と、前記エッチングマスクが形成された前記半導体層の表面に、ＨＢｒを含むエッチングガスを供給することにより、前記半導体層にゲートトレンチを形成する工程とを備える、半導体装置の製造方法である。 According to a third aspect of the present invention, there is provided a method of manufacturing a semiconductor device having a trench gate structure, wherein an etching mask made of a material having an amorphous structure or a polycrystalline structure is formed on a surface of a semiconductor layer made of SiC. And a step of forming a gate trench in the semiconductor layer by supplying an etching gas containing HBr to the surface of the semiconductor layer on which the etching mask is formed.
この製造方法によれば、ゲート絶縁膜およびゲートトレンチ底部のエッジへの電界集中を抑制できる半導体装置を製造することができる。つまり、この製造方法によれば、耐圧に優れる半導体装置を製造することができる。 According to this manufacturing method, it is possible to manufacture a semiconductor device capable of suppressing electric field concentration on the edges of the gate insulating film and the gate trench bottom. That is, according to this manufacturing method, a semiconductor device having excellent breakdown voltage can be manufactured.
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の模式的な断面図である。
半導体装置１は、トレンチゲート型ＶＤＭＯＳＦＥＴの単位セルがマトリクス状に配置された構造を有している。なお、図１では、複数の単位セルのうちの一部が示されている。
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention.
The semiconductor device 1 has a structure in which unit cells of trench gate type VDMOSFETs are arranged in a matrix. In FIG. 1, some of the plurality of unit cells are shown.
半導体装置１は、半導体装置１の基体をなすＮ＋型のＳｉＣ基板２を備えている。ＳｉＣ基板２上には、ＳｉＣ基板２よりもＮ型不純物が低濃度にドーピングされたＳｉＣ（シリコンカーバイト：炭化ケイ素）からなる、Ｎ−型のエピタキシャル層３が積層されている。半導体層としてのエピタキシャル層３の基層部は、エピタキシャル成長後のままの状態が維持された、Ｎ−型のドレイン領域４をなしている。また、エピタキシャル層３には、ドレイン領域４上に、Ｐ型のボディ領域５がドレイン領域４に接して形成されている。 The semiconductor device 1 includes an N + type SiC substrate 2 that forms the base of the semiconductor device 1. On the SiC substrate 2, an N − type epitaxial layer 3 made of SiC (silicon carbide: silicon carbide) doped with an N type impurity at a lower concentration than the SiC substrate 2 is laminated. The base layer portion of the epitaxial layer 3 as a semiconductor layer forms an N − -type drain region 4 that is maintained as it is after epitaxial growth. In the epitaxial layer 3, a P-type body region 5 is formed on the drain region 4 in contact with the drain region 4.
エピタキシャル層３には、ゲートトレンチ６がその表面３１から掘り下がって形成されている。ゲートトレンチ６は、図１では図示しないが、一定の間隔を空けて複数形成され、それらが互いに平行をなして同一方向（図１の紙面に垂直な方向、以下、この方向を「ゲート幅に沿う方向」ということがある。）に延びている。ゲートトレンチ６は、断面視において、互いに対向する平面状の１対の側面６１と、１対の側面６１の下端において、これらを連設する平面状の底面６２とが一体的に形成されている。ゲートトレンチ６は、ボディ領域５を層厚方向に貫通し、その最深部（底面６２）がドレイン領域４に達している。 A gate trench 6 is dug from the surface 31 of the epitaxial layer 3. Although not shown in FIG. 1, a plurality of gate trenches 6 are formed at regular intervals, and they are parallel to each other in the same direction (a direction perpendicular to the plane of FIG. 1, hereinafter this direction is referred to as “gate width”). It is sometimes referred to as the “direction along”. The gate trench 6 is integrally formed with a pair of planar side surfaces 61 opposed to each other in a cross-sectional view and a planar bottom surface 62 connecting them at the lower ends of the pair of side surfaces 61. . The gate trench 6 penetrates the body region 5 in the layer thickness direction, and the deepest portion (bottom surface 62) reaches the drain region 4.
ゲートトレンチ６内には、ゲートトレンチ６の内面全域を覆うように、ＳｉＯ２からなるゲート絶縁膜７が形成されている。
そして、ゲート絶縁膜７の内側をＮ型不純物が高濃度にドーピングされたポリシリコンで埋め尽くすことにより、ゲートトレンチ６内にゲート電極８が埋設されている。
エピタキシャル層３の表層部には、ゲートトレンチ６に対してゲート幅と直交する方向（図１における左右方向）の両側に、ソース領域９が形成されている。ソース領域９は、ドレイン領域４のＮ型不純物濃度よりも高いＮ型不純物濃度（たとえば、１０１９／ｃｍ３）を有している。ソース領域９は、ゲートトレンチ６に沿ってゲート幅に沿う方向に延び、その底部がエピタキシャル層３の表面側からボディ領域５に接している。
A gate insulating film 7 made of SiO 2 is formed in the gate trench 6 so as to cover the entire inner surface of the gate trench 6.
A gate electrode 8 is embedded in the gate trench 6 by filling the inside of the gate insulating film 7 with polysilicon doped with N-type impurities at a high concentration.
In the surface layer portion of the epitaxial layer 3, source regions 9 are formed on both sides of the gate trench 6 in a direction orthogonal to the gate width (left and right direction in FIG. 1). Source region 9 has an N-type impurity concentration (for example, 10 19 / cm 3 ) that is higher than the N-type impurity concentration of drain region 4. The source region 9 extends in the direction along the gate width along the gate trench 6, and the bottom thereof is in contact with the body region 5 from the surface side of the epitaxial layer 3.
また、エピタキシャル層３には、その表面３１から、ゲート幅と直交する方向におけるソース領域９の中央部を貫通し、ボディ領域５に接続されるＰ＋型のボディコンタクト領域１０が形成されている。
すなわち、ゲートトレンチ６およびソース領域９は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そして、ソース領域９上に、ソース領域９に沿って、ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。ボディコンタクト領域１０は、ゲート幅と直交する方向に隣接する２つのユニットセル間に跨って少なくとも１つ以上設けられている。また、ゲート幅に沿う方向に隣接するユニットセル間の境界は、各ユニットセルに含まれるゲート電極８が一定のゲート幅を有するように設定されている。
Further, in the epitaxial layer 3, a P + -type body contact region 10 that penetrates from the surface 31 of the source region 9 in the direction orthogonal to the gate width and is connected to the body region 5 is formed. .
That is, the gate trenches 6 and the source regions 9 are alternately provided in a direction orthogonal to the gate width, and each extend in a direction along the gate width. A boundary between adjacent unit cells is set on the source region 9 along the source region 9 in a direction orthogonal to the gate width. At least one body contact region 10 is provided across two unit cells adjacent in a direction orthogonal to the gate width. The boundary between unit cells adjacent in the direction along the gate width is set so that the gate electrode 8 included in each unit cell has a constant gate width.
エピタキシャル層３上には、ＳｉＯ２からなる層間絶縁膜１１が積層されている。層間絶縁膜１１上には、ソース配線１２が形成されている。ソース配線１２は、接地されている。そして、ソース配線１２は、層間絶縁膜１１に形成されたコンタクトホール１３を介して、ソース領域９およびボディコンタクト領域１０に電気的に接続されている。
ゲート電極８には、層間絶縁膜１１に形成されたコンタクトホール（図示せず）を介して、ゲート配線１４が電気的に接続されている。
An interlayer insulating film 11 made of SiO 2 is laminated on the epitaxial layer 3. A source wiring 12 is formed on the interlayer insulating film 11. The source wiring 12 is grounded. The source wiring 12 is electrically connected to the source region 9 and the body contact region 10 through a contact hole 13 formed in the interlayer insulating film 11.
A gate wiring 14 is electrically connected to the gate electrode 8 through a contact hole (not shown) formed in the interlayer insulating film 11.
ＳｉＣ基板２の裏面には、ドレイン電極１５が形成されている。
ドレイン電極１５に適当な大きさの正電圧を印加しつつ、ゲート電極８の電位を制御すると、ゲート電極８からの電界によりボディ領域５におけるゲート絶縁膜７との界面近傍にチャネルを形成することができる。したがって、ソース配線１２とドレイン電極１５との間に電流を流すことができる。
A drain electrode 15 is formed on the back surface of the SiC substrate 2.
When the potential of the gate electrode 8 is controlled while applying an appropriate positive voltage to the drain electrode 15, a channel is formed near the interface with the gate insulating film 7 in the body region 5 by the electric field from the gate electrode 8. Can do. Therefore, a current can flow between the source wiring 12 and the drain electrode 15.
図２Ａ〜図２Ｋは、図１の半導体装置の製造方法を工程順に説明する模式的な断面図である。
まず、図２Ａに示すように、エピタキシャル成長法により、ＳｉＣ基板２上に、エピタキシャル層３が形成される。
次いで、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）などの方法により、エピタキシャル層３上に、アモルファス構造を有するＳｉＯ２（酸化シリコン）が付着（堆積）される。ＳｉＯ２は、たとえば、０．５〜１．５μｍの厚さになるまで付着される。これにより、図２Ａに示すように、エピタキシャル層３の表面３１に、ＳｉＯ２からなるエッチングマスク１６が形成される。なお、エッチングマスク１６は、アモルファス構造または多結晶構造を有する材料、たとえば、ＳｉＮ（窒化シリコン）、Ａｌ２Ｏ３（酸化ルミニウム）またはＺｒＯ２（酸化ジルコニウム）などを用いて形成することもできる。
2A to 2K are schematic cross-sectional views for explaining the manufacturing method of the semiconductor device of FIG. 1 in the order of steps.
First, as shown in FIG. 2A, an epitaxial layer 3 is formed on SiC substrate 2 by an epitaxial growth method.
Next, SiO 2 (silicon oxide) having an amorphous structure on the epitaxial layer 3 by a method such as P-CVD (Plasma Chemical Vapor Deposition) or LP-CVD (Low Pressure Chemical Vapor Deposition). Is deposited (deposited). For example, SiO 2 is deposited to a thickness of 0.5 to 1.5 μm. As a result, an etching mask 16 made of SiO 2 is formed on the surface 31 of the epitaxial layer 3 as shown in FIG. 2A. Note that the etching mask 16 can also be formed using a material having an amorphous structure or a polycrystalline structure, such as SiN (silicon nitride), Al 2 O 3 (rumium oxide), or ZrO 2 (zirconium oxide).
次いで、図２Ｂに示すように、エッチングマスク１６の表面にフォトレジスト１７が塗布される。
続いて、フォトレジスト１７がパターニングされることにより、図２Ｃに示すように、エッチングマスク１６の、ゲートトレンチ６を形成すべき部分と対向する部分を露出させる開口１８がフォトレジスト１７に形成される。
Next, as shown in FIG. 2B, a photoresist 17 is applied to the surface of the etching mask 16.
Subsequently, by patterning the photoresist 17, as shown in FIG. 2C, an opening 18 is formed in the photoresist 17 that exposes a portion of the etching mask 16 that faces the portion where the gate trench 6 is to be formed. .
次いで、フォトレジスト１７上から、Ｃ４Ｆ８（四フッ化炭素）を含む混合ガスからなるエッチングガスが供給される。上記エッチングガスの供給により、図２Ｄに示すように、エッチングマスク１６に、エピタキシャル層３の表面３１を露出させる開口１９が形成される（パターニング）。
開口１９の形成後、図２Ｅに示すように、フォトレジスト１７が除去される。
Next, an etching gas made of a mixed gas containing C 4 F 8 (carbon tetrafluoride) is supplied from above the photoresist 17. By supplying the etching gas, as shown in FIG. 2D, an opening 19 exposing the surface 31 of the epitaxial layer 3 is formed in the etching mask 16 (patterning).
After the opening 19 is formed, the photoresist 17 is removed as shown in FIG. 2E.
そして、エピタキシャル層３の形成されたＳｉＣ基板２が、ドライエッチング装置に搬送される。ドライエッチング装置としては、たとえば、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）装置、ＥＣＲ（Electron Cyclotron Resonance：電子サイクロトロン共鳴）装置、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）装置などが使用され、好ましくは、ＩＣＰ装置が使用される。 Then, SiC substrate 2 on which epitaxial layer 3 is formed is conveyed to a dry etching apparatus. Examples of the dry etching apparatus include an RIE (Reactive Ion Etching) apparatus, an ECR (Electron Cyclotron Resonance) apparatus, and an ICP (Inductively Coupled Plasma) apparatus. Preferably, an ICP device is used.
ＩＣＰ装置が使用される場合には、高周波電界により誘導結合型プラズマが発生されてエッチングが行なわれる。
誘導結合型プラズマを発生させるためのコイルには、たとえば、５００〜８００Ｗのアンテナ電力（ＩＣＰ電力）が一定に供給される。
また、ＳｉＣ基板２が配置されるウエハステージには、誘導結合型プラズマとＳｉＣ基板２との間に電位差を形成するための、３０〜５０Ｗのバイアス電力が一定に供給される。
When an ICP apparatus is used, inductively coupled plasma is generated by a high frequency electric field and etching is performed.
For example, 500 to 800 W of antenna power (ICP power) is constantly supplied to the coil for generating inductively coupled plasma.
In addition, a bias power of 30 to 50 W for forming a potential difference between the inductively coupled plasma and the SiC substrate 2 is constantly supplied to the wafer stage on which the SiC substrate 2 is disposed.
また、装置内には、ＳＦ６（六フッ化硫黄）、Ｏ２（酸素）およびＨＢｒ（臭化水素）を含むエッチングガス（混合ガス）が供給される。エッチングガスの供給圧力は、たとえば、５〜３０ｍＴｏｒｒであり、好ましくは、１０〜２０ｍＴｏｒｒである。また、エッチングガスのガス成分の流量比は、たとえば、ＳＦ６：Ｏ２：ＨＢｒ＝１：１：６（具体的な流量として、ＳＦ６：Ｏ２：ＨＢｒ＝２５：２５：１５０（単位は全てｓｃｃｍ））であることが最も好ましく、ＳＦ６：Ｏ２：ＨＢｒ＝１：１：４（具体的な流量として、ＳＦ６：Ｏ２：ＨＢｒ＝２５：２５：１００（単位は全てｓｃｃｍ））であってもよい。ガス成分の流量比が上記した流量であると、ゲートトレンチ６底部のエッジにおけるサブトレンチの形成を一層抑制することができる。なお、ゲートトレンチ６底部のエッジとは、ゲートトレンチ６の底部における、底面６２と側面６１との接続部分のことである。 Further, an etching gas (mixed gas) containing SF 6 (sulfur hexafluoride), O 2 (oxygen) and HBr (hydrogen bromide) is supplied into the apparatus. The supply pressure of the etching gas is, for example, 5 to 30 mTorr, and preferably 10 to 20 mTorr. The flow rate ratio of the gas components of the etching gas is, for example, SF 6 : O 2 : HBr = 1: 1: 6 (specific flow rate is SF 6 : O 2 : HBr = 25: 25: 150 (unit is most preferably all sccm)), SF 6: O 2: HBr = 1: 1: 4 ( specific flow rate, SF 6: O 2: HBr = 25: 25: all 100 (in sccm) ). When the flow rate ratio of the gas component is the above flow rate, the formation of the sub-trench at the edge of the bottom of the gate trench 6 can be further suppressed. The edge at the bottom of the gate trench 6 is a connection portion between the bottom surface 62 and the side surface 61 at the bottom of the gate trench 6.
そして、アンテナ電力およびバイアス電力が供給されるとともに、各ガス成分が一定流量で、たとえば、６００〜３０００ｓ供給される。これにより、開口１９を介してエピタキシャル層３の表面３１に対してエッチングガスが入射される。これにより、図２Ｆに示すように、エピタキシャル層３が、開口１９から露出する部分からエッチングされて、底面６２および側面６１を有するゲートトレンチ６が形成される。 The antenna power and the bias power are supplied, and each gas component is supplied at a constant flow rate, for example, 600 to 3000 s. As a result, the etching gas is incident on the surface 31 of the epitaxial layer 3 through the opening 19. Thereby, as shown in FIG. 2F, the epitaxial layer 3 is etched from the portion exposed from the opening 19 to form the gate trench 6 having the bottom surface 62 and the side surface 61.
ゲートトレンチ６の形成後、エッチングマスク１６が除去される。
次いで、熱酸化処理により、図２Ｇに示すように、ゲートトレンチ６の内面およびエピタキシャル層３の表面３１に酸化膜２０が形成される。
次いで、ＣＶＤ法により、図２Ｇに示すように、エピタキシャル層３上に、ゲート電極の材料としてのポリシリコンの堆積層２１が形成される。ゲートトレンチ６は、堆積層２１により埋め尽くされ、エピタキシャル層３は、酸化膜２０を介して堆積層２１により覆われる。
After the formation of the gate trench 6, the etching mask 16 is removed.
Next, as shown in FIG. 2G, an oxide film 20 is formed on the inner surface of the gate trench 6 and the surface 31 of the epitaxial layer 3 by thermal oxidation treatment.
Next, as shown in FIG. 2G, a polysilicon deposition layer 21 is formed on the epitaxial layer 3 by CVD as a gate electrode material. The gate trench 6 is filled with the deposited layer 21, and the epitaxial layer 3 is covered with the deposited layer 21 through the oxide film 20.
その後、エッチバックにより、堆積層２１のゲートトレンチ６外に存在する部分が除去される。堆積層２１は、図２Ｇに示すように、そのエッチバック面が、エピタキシャル層３の表面３１に対して面一になるまでエッチバックされる。これにより、ゲートトレンチ６内に残存する堆積層２１が、ゲート電極８として形成される。
次いで、イオン注入法により、Ｐ型不純物（たとえば、ホウ素イオン）が、酸化膜２０の表面からエピタキシャル層３の内部に向けて注入される。そして、Ｐ型不純物を拡散させるための熱処理が行なわれることにより、図２Ｉに示すように、ゲートトレンチ６の側方に、ゲートトレンチ６の上端から底部に至るボディ領域５が形成される。また、ゲートトレンチ６の底部からＳｉＣ基板２に至るエピタキシャル層３の基層部には、ボディ領域５と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域４が形成される。
Thereafter, the portion existing outside the gate trench 6 of the deposited layer 21 is removed by etch back. As shown in FIG. 2G, the deposited layer 21 is etched back until its etch back surface is flush with the surface 31 of the epitaxial layer 3. As a result, the deposited layer 21 remaining in the gate trench 6 is formed as the gate electrode 8.
Next, a P-type impurity (for example, boron ions) is implanted from the surface of the oxide film 20 into the epitaxial layer 3 by ion implantation. Then, by performing heat treatment for diffusing the P-type impurity, as shown in FIG. 2I, a body region 5 extending from the upper end to the bottom of the gate trench 6 is formed on the side of the gate trench 6. In addition, a drain region 4 that is separated from the body region 5 and maintains the state after epitaxial growth is formed in the base layer portion of the epitaxial layer 3 extending from the bottom of the gate trench 6 to the SiC substrate 2.
次いで、酸化膜２０上に、ソース領域９を形成すべき部分と対向する部分に開口を有するマスク（図示せず）が形成される。そして、そのマスクの開口を介して、エピタキシャル層３の表層部に、Ｎ型不純物（たとえば、ヒ素イオン）のイオンが注入される。このイオン注入後、マスクは除去される。
さらに、酸化膜２０上に、ボディコンタクト領域１０を形成すべき部分と対向する部分に開口を有するマスク（図示せず）が形成される。そして、そのマスクの開口を介して、エピタキシャル層３の表層部に、Ｐ型不純物（たとえば、ホウ素イオン）のイオンが注入される。このイオン注入後、マスクは除去される。
Next, a mask (not shown) having an opening in a portion facing the portion where the source region 9 is to be formed is formed on the oxide film 20. Then, ions of N-type impurities (for example, arsenic ions) are implanted into the surface layer portion of the epitaxial layer 3 through the opening of the mask. After this ion implantation, the mask is removed.
Further, a mask (not shown) having an opening in a portion facing the portion where body contact region 10 is to be formed is formed on oxide film 20. Then, ions of P-type impurities (for example, boron ions) are implanted into the surface layer portion of the epitaxial layer 3 through the opening of the mask. After this ion implantation, the mask is removed.
その後、アニール処理が行なわれる。このアニール処理により、エピタキシャル層３の表層部に注入されたＮ型不純物およびＰ型不純物のイオンが活性化され、図２Ｉに示すように、エピタキシャル層３の表層部に、ソース領域９およびボディコンタクト領域１０が形成される。
以上の工程を経た後、酸化膜２０のゲートトレンチ６外に存在する部分が除去され、ゲートトレンチ６の内面上のみに酸化膜２０が残されることにより、図２Ｊに示すように、ゲート絶縁膜７が得られる。
Thereafter, an annealing process is performed. By this annealing treatment, ions of N-type impurities and P-type impurities implanted into the surface layer portion of the epitaxial layer 3 are activated, and as shown in FIG. Region 10 is formed.
After passing through the above steps, the portion of the oxide film 20 existing outside the gate trench 6 is removed, and the oxide film 20 is left only on the inner surface of the gate trench 6, as shown in FIG. 7 is obtained.
その後、ＣＶＤ法により、エピタキシャル層３上に層間絶縁膜１１が積層される。そして、フォトリソグラフィおよびエッチングにより、図２Ｊに示すように、層間絶縁膜１１にコンタクトホール１３が形成される。
次いで、スパッタ法により、エピタキシャル層３上に、導電材料が成膜される。導電材料は、コンタクトホール１３を埋め尽くし、層間絶縁膜１１上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、層間絶縁膜１１上の導電材料がパターニングされる。これにより、図２Ｋに示すように、ソース配線１２が形成される。また、ゲート電極８と電気的に接続されるゲート配線１４が形成される。さらに、ＳｉＣ基板２の裏面にドレイン電極１５が形成される。
Thereafter, the interlayer insulating film 11 is laminated on the epitaxial layer 3 by the CVD method. Then, contact holes 13 are formed in the interlayer insulating film 11 by photolithography and etching, as shown in FIG. 2J.
Next, a conductive material is formed on the epitaxial layer 3 by sputtering. The conductive material is deposited (deposited) so as to fill the contact hole 13 and form a thin film on the interlayer insulating film 11. Then, the conductive material on the interlayer insulating film 11 is patterned by photolithography and etching. Thereby, the source wiring 12 is formed as shown in FIG. 2K. A gate wiring 14 electrically connected to the gate electrode 8 is formed. Further, drain electrode 15 is formed on the back surface of SiC substrate 2.
以上の工程を経て、図１に示す半導体装置１が得られる。
上記の製造方法によれば、ゲートトレンチ６の形成に際して、エピタキシャル層３に、アモルファス構造を有するＳｉＯ２からなるエッチングマスク１６が形成される。そして、このエッチングマスク１６を利用したエッチングにより、ゲートトレンチ６が形成される。エッチングマスク１６がアモルファス構造を有することにより、エッチングマスク１６をパターニングしたときに、パターニングにより形成される開口１９の内面の荒れを抑制することができる。そのため、開口１９を介してエッチングガスが入射されることにより形成されるゲートトレンチ６の側面の平坦性を向上させることができる。その結果、ゲートトレンチ６の側面とゲート絶縁膜７との密着性を高めることができるので、ゲート絶縁膜７への電界集中を抑制することができる。
Through the above steps, the semiconductor device 1 shown in FIG. 1 is obtained.
According to the above manufacturing method, when the gate trench 6 is formed, the etching mask 16 made of SiO 2 having an amorphous structure is formed in the epitaxial layer 3. Then, the gate trench 6 is formed by etching using the etching mask 16. Since the etching mask 16 has an amorphous structure, it is possible to suppress the roughness of the inner surface of the opening 19 formed by patterning when the etching mask 16 is patterned. Therefore, the flatness of the side surface of the gate trench 6 formed when the etching gas is incident through the opening 19 can be improved. As a result, the adhesion between the side surface of the gate trench 6 and the gate insulating film 7 can be improved, and the electric field concentration on the gate insulating film 7 can be suppressed.
また、ＳｉＣからなるエピタキシャル層３に形成されるゲートトレンチ６は、ＳＦ６、Ｏ２およびＨＢｒを含むエッチングガス（混合ガス）が供給されることにより形成される。そのため、ゲートトレンチ６底部のエッジにおけるサブトレンチの形成を抑制することができる。その結果、ゲートトレンチ６底部のエッジへの電界集中を抑制することができる。 The gate trench 6 formed in the epitaxial layer 3 made of SiC is formed by supplying an etching gas (mixed gas) containing SF 6 , O 2 and HBr. Therefore, formation of a sub-trench at the edge of the bottom of the gate trench 6 can be suppressed. As a result, electric field concentration at the edge of the bottom of the gate trench 6 can be suppressed.
以上のように、上記の製造方法によれば、ゲート絶縁膜７およびゲートトレンチ６底部のエッジへの電界集中を抑制できる半導体装置を製造することができる。つまり、上記の製造方法によれば、耐圧に優れる半導体装置を製造することができる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
As described above, according to the above manufacturing method, it is possible to manufacture a semiconductor device that can suppress electric field concentration on the edges of the gate insulating film 7 and the bottom of the gate trench 6. That is, according to the manufacturing method described above, a semiconductor device having excellent breakdown voltage can be manufactured.
As mentioned above, although embodiment of this invention was described, this invention can also be implemented with another form. For example, a configuration in which the conductivity type of each semiconductor portion of the semiconductor device 1 is inverted may be employed. That is, in the semiconductor device 1, the P-type portion may be N-type and the N-type portion may be P-type.
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 In addition, various design changes can be made within the scope of matters described in the claims.
次に、本発明を実施例および比較例に基づいて説明するが、この発明は下記の実施例によって限定されるものではない。
実施例１〜２および比較例１〜２
ウエハ状のＳｉＣ基板（Ｃｒｅｅ社製）に、下記表１に示すエッチングマスクを形成した。次いで、ＩＣＰ装置（ＵＬＶＡＣ社製 ＮＥ５５０）のウエハステージに、上記により得られたＳｉＣ基板を配置した。そして、表１に示すエッチング条件でＳｉＣ基板にトレンチを形成した。
Next, although this invention is demonstrated based on an Example and a comparative example, this invention is not limited by the following Example.
Examples 1-2 and Comparative Examples 1-2
An etching mask shown in Table 1 below was formed on a wafer-like SiC substrate (manufactured by Cree). Next, the SiC substrate obtained as described above was placed on the wafer stage of the ICP apparatus (NE550 manufactured by ULVAC). And the trench was formed in the SiC substrate on the etching conditions shown in Table 1.
１）走査型電子顕微鏡（Scanning Electron Microscope：SEM）による撮影
実施例１〜２および比較例１〜２により形成されたトレンチに対し、走査型電子顕微鏡を用いて電子線を走査した。電子線走査によって検出された情報を画像処理してＳＥＭ画像を得た。得られたＳＥＭ画像を図３〜図６Ｂに示す。なお、図３〜図６Ａは、トレンチの断面を表すＳＥＭ画像である。また、図６Ｂは、トレンチを斜め上方から見たときのＳＥＭ画像である。
２）トレンチ側面の平坦性
上記により形成されたトレンチについて、トレンチ側面の平坦性を確認した。
1) Image | photographing by a scanning electron microscope (Scanning Electron Microscope: SEM) The electron beam was scanned using the scanning electron microscope with respect to the trench formed by Examples 1-2 and Comparative Examples 1-2. Information detected by electron beam scanning was subjected to image processing to obtain an SEM image. The obtained SEM images are shown in FIGS. 3A to 6A are SEM images showing a cross section of the trench. FIG. 6B is an SEM image when the trench is viewed obliquely from above.
2) Flatness of trench side surface With respect to the trench formed as described above, the flatness of the trench side surface was confirmed.
比較例２では、ＳｉＣ基板にＡｌからなるエッチングマスク（メタルマスク）を形成し、これを利用したエッチングによりトレンチを形成した。そのため、図６Ａおよび図６Ｂに示すように、トレンチ側面にたくさんの凹凸が生じ、側面が荒れていることが確認された。
これに対し、実施例１〜２および比較例１では、いずれもＳｉＯ２からなるエッチングマスクを形成し、これを利用したエッチングによりトレンチを形成した。そのため、図３〜図５に示すように、いずれのトレンチ側面も平坦化されていることが確認された。
３）サブトレンチの有無
比較例１〜２では、ＳＦ６およびＯ２のみからなるエッチングガスによりトレンチを形成した。そのため、図５、図６Ａおよび図６Ｂに示すように、トレンチ底部のエッジにサブトレンチが形成されていることが確認された。
In Comparative Example 2, an etching mask (metal mask) made of Al was formed on the SiC substrate, and a trench was formed by etching using this. Therefore, as shown in FIG. 6A and FIG. 6B, it was confirmed that many irregularities were generated on the side surface of the trench and the side surface was rough.
In contrast, in Examples 1 and 2 and Comparative Example 1, an etching mask made of SiO 2 was formed, and a trench was formed by etching using this. Therefore, as shown in FIGS. 3 to 5, it was confirmed that any trench side surface was flattened.
3) Presence / absence of sub-trench In Comparative Examples 1 and 2, a trench was formed using an etching gas consisting of only SF 6 and O 2 . Therefore, as shown in FIG. 5, FIG. 6A and FIG. 6B, it was confirmed that a sub-trench was formed at the edge of the trench bottom.
これに対し、実施例１〜２では、ＳＦ６、Ｏ２およびＨＢｒを含むエッチングガスによりトレンチを形成した。そのため、図３および図４に示すように、トレンチ底面が平坦になっており、エッジにサブトレンチが形成されていないことが確認された。
４）結論
上記２）および３）により、実施例１〜２では、トレンチ側面を平坦にしつつ、トレンチ底部のエッジにおけるサブトレンチの形成を防止できることが確認された。一方、比較例１〜２では、少なくともトレンチ側面が荒れるか、トレンチ底部のエッジにサブトレンチが形成されることが確認された。
In contrast, in Examples 1 and 2 were formed trench by etching gas containing SF 6, O 2, and HBr. Therefore, as shown in FIGS. 3 and 4, it was confirmed that the bottom surface of the trench was flat and no sub-trench was formed at the edge.
4) Conclusion According to the above 2) and 3), in Examples 1 and 2, it was confirmed that the formation of the sub-trench at the edge of the trench bottom can be prevented while flattening the side surface of the trench. On the other hand, in Comparative Examples 1 and 2, it was confirmed that at least the side surface of the trench was rough or a sub-trench was formed at the edge of the bottom of the trench.
１ 半導体装置
３ エピタキシャル層（ＳｉＣ膜）
６ ゲートトレンチ
１６ エッチングマスク
３１ 表面（ＳｉＣ膜の表面）
1 Semiconductor device 3 Epitaxial layer (SiC film)
6 Gate trench 16 Etching mask 31 Surface (SiC film surface)
Claims (3)
前記エッチングマスクが形成されたＳｉＣ膜の表面に、ＨＢｒを含むエッチングガスを供給することにより、前記ＳｉＣ膜にトレンチを形成する工程とを備える、ＳｉＣ膜の加工方法。 Forming an etching mask made of a material having an amorphous structure or a polycrystalline structure on the surface of the SiC film;
And a step of forming a trench in the SiC film by supplying an etching gas containing HBr to the surface of the SiC film on which the etching mask is formed.
前記エッチングガスのガス流量比が、ＳＦ６：Ｏ２：ＨＢｒ＝１：１：６である、請求項１に記載のＳｉＣ膜の加工方法。 The etching gas comprises SF 6 and O 2 ;
The SiC film processing method according to claim 1, wherein a gas flow ratio of the etching gas is SF 6 : O 2 : HBr = 1: 1: 6.
ＳｉＣからなる半導体層の表面に、アモルファス構造または多結晶構造を有する材料からなるエッチングマスクを形成する工程と、
前記エッチングマスクが形成された前記半導体層の表面に、ＨＢｒを含むエッチングガスを供給することにより、前記半導体層にゲートトレンチを形成する工程とを備える、半導体装置の製造方法。 A method of manufacturing a semiconductor device having a trench gate structure,
Forming an etching mask made of a material having an amorphous structure or a polycrystalline structure on a surface of a semiconductor layer made of SiC;
Forming a gate trench in the semiconductor layer by supplying an etching gas containing HBr to the surface of the semiconductor layer on which the etching mask is formed.
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