JP2009522796A - 同じ基板上に同じ導電型の低性能及び高性能デバイスを有する半導体デバイス構造体 - Google Patents

同じ基板上に同じ導電型の低性能及び高性能デバイスを有する半導体デバイス構造体 Download PDF

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Abstract

【課題】 同じ基板上に同じ導電型の低性能及び高性能デバイスを有する半導体デバイス構造体を提供すること。
【解決方法】 半導体デバイス構造体を製造する方法は、基板（１０）を準備するステップと、第１スペーサ（ＳＰ）を備える第１ゲート（Ｇ１）、第２スペーサ（ＳＰ）を備える第２ゲート（Ｇ２）、第１ゲート及び第２ゲートに隣接する、同じ導電型のそれぞれのソース（Ｓ）／ドレイン（Ｄ）領域、第１ゲートと第２ゲートとの中間に配置された分離領域（ＳＴＩ）、及び第１ゲート、第２ゲート、並びにそれぞれのソース及びドレイン領域の上にあるシリサイドを基板上に形成するステップと、中間構造体を製造するために第１スペーサ上に付加的なスペーサ（ＲＳＰＳ）を形成し、次いで、中間構造体全体の上に応力層を配置するステップと、を含む。
【選択図】 図７

Description

本発明は、金属酸化膜半導体（ＭＯＳ）デバイス構造体を製造するための方法、より特定的には、（例えば、ｎＦＥＴ、ｐＦＥＴのような）ＭＯＳ電界効果トランジスタのチャネル応力及び性能に影響を与えるのにスペーサ及びフィルムを用いるための方法、及び結果として得られるデバイス構造体に関する。
ＭＯＳＦＥＴ及びその種々の製造方法は周知である。通常、ＭＯＳＦＥＴは、好適な基板内又は基板上に形成された表面のソース及びドレイン領域と、その間に配置されたゲートとを含む。シリサイド電気層又はコンタクトはゲート上、並びに、ソース及びドレイン領域上に形成される。一般的に、通常の既知のシリサイド化プロセスは以下の通りである。ソース及びドレイン注入が行われた後で、金属堆積が行われ、次にアニール処理をして金属と注入された又はドープされたシリコンを反応させて、シリサイドを形成する。例えば基板は、他の基板の中でも特に、（例えば、シリコンのような）バルク半導体、シリコン・オン・インシュレータ（ＳＯＩ）を含む。例えば、全体が引用によりここに組み入れられる、２００５年８月１６日に発行されたＲａｕｓｃｈ他による「ＭＥＴＨＯＤ ＯＦ ＦＯＲＭＩＮＧ ＡＮ ＥＬＥＣＴＲＯＮＩＣ ＤＥＶＩＣＥ ＯＮ Ａ ＲＥＣＥＳＳ ＩＮ ＴＨＥ ＳＵＲＦＡＣＥ ＯＦ ＴＨＩＮ ＦＩＬＭ ＯＦ ＳＩＬＩＣＯＮ ＥＴＣＨＥＤ ＴＯ Ａ ＰＲＥＣＩＳＥ ＴＨＩＣＫＮＥＳＳ」という名称の特許文献１を参照されたい。本明細書では図８として部分的に再現される上記特許‘０３０号の図２Ｍは、ＳＯＩ基板内に形成されたｎＦＥＴデバイス２０のポリシリコン・ゲート４４の上面に配置された、シリサイド層／コンタクト５４を示す。さらに、ゲート、及びゲートの側壁に配置されたスペーサ４８の下に配置された酸化物層４２が示される。
ＣＭＯＳ技術においては、ｎＦＥＴ及びｐＦＥＴデバイスは所要のＣＭＯＳ性能を実現するように最適化される。ｎＦＥＴデバイス及びｐＦＥＴデバイスには、それに応じて、非常に異なったドーパント種がそれに応じて用いられる。こうしたドーパント種は、拡散率及び最大活性濃度などの点で、非常に異なる物理的特性を有する。従来のＣＭＯＳ技術では、ｎＦＥＴ及びｐＦＥＴの両方は、通常、同じスペーサ・プロセス及びトポロジを共有する。ＣＭＯＳ性能を最適化するために、スペーサは通常１つの最大幅であることが可能であり、ｎＦＥＴとｐＦＥＴとの間の性能の妥協のもとで設計される。例えば、ヒ素及びホウ素が、それぞれｎＦＥＴ及びｐＦＥＴのソース及びドレイン・ドーパントとして用いられる場合には、幅狭のスペーサがｎＦＥＴに適しているが、幅広のスペーサがｐＦＥＴに適していることが知られており、これはヒ素がホウ素に比べてはるかにゆっくりと拡散するためである。この場合、ｐＦＥＴは限定要因である。従って、全てのスペーサの最大幅は、ｐＦＥＴのために最適化され、ｎＦＥＴ性能を犠牲にする。
さらに、ｎＦＥＴのチャネルには引張応力を与え、ｐＦＥＴのチャネルには圧縮応力を与え、及び／又は、例えば、チャネルからのシリサイド距離を制御するために異なるスペーサ幅を与えることにより、ｎ型電界効果トランジスタ・デバイス（ｎＦＥＴ）及びｐ型電界効果トランジスタ・デバイス（ｐＦＥＴ）の性能を高めることも知られている。
例えば、すべて、全体が引用によりここに組み入れられる、２００３年９月２２日に出願され、２００５年３月２２日に発行されたＣｈｉｄａｍｂａｒｒａｏ他による「ＳＩＬＩＣＩＤＥ ＰＲＯＸＩＭＩＴＹ ＳＴＲＵＣＴＵＲＥＳ ＦＯＲ ＣＭＯＳ ＤＥＶＩＣＥ ＰＥＲＦＯＲＭＡＮＣＥ ＩＭＰＲＯＶＥＭＥＮＴＳ」という名称の特許文献２、２００３年９月１０日に出願され、２００５年５月１０日に発行されたＣｈｉｄａｍｂａｒｒａｏ他による「ＭＥＴＨＯＤ ＡＮＤ ＳＴＲＵＣＴＵＲＥ ＦＯＲ ＩＭＰＲＯＶＥＤ ＭＯＳＦＥＴＳ ＵＳＩＮＧ ＰＯＬＹ／ＳＩＬＩＣＩＤＥ ＧＡＴＥ ＨＥＩＧＨＴ ＣＯＮＴＲＯＬ」という名称の特許文献３、及び２００２年１０月２１日に出願され、２００４年１０月１９日に発行されたＦｕｎｇ他による「ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥ ＳＴＲＵＣＴＵＲＥ ＩＮＣＬＵＤＩＮＧ ＭＵＬＴＩＰＬＥ ＦＥＴＳ ＨＡＶＩＮＧ ＤＩＦＦＥＲＥＮＴ ＳＰＡＣＥＲ ＷＩＤＴＨＳ」という名称の特許文献４を参照されたい。
米国特許第６，９３０，０３０ Ｂ２ 米国特許第６、８６９、８６６ Ｂ１ 米国特許第６、８９０、８０８ Ｂ２ 米国特許第６、８０６、５８４ Ｂ２ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ， ２ｎｄ Ｅｄｉｔｉｏｎ（ＭｃＧｒａｗ Ｈｉｌｌ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ．， １９８８） 「Ａ Ｈｉｇｈｌｙ Ｄｅｎｓｅ，Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ １３０ｎｍ ｎｏｄｅ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｌａｒｇｅ Ｓｃａｌｅ Ｓｙｓｔｅｍ−ｏｎ−ａ−Ｃｈｉｐ Ａｐｐｌｉｃａｔｉｏｎｓ」の２３．５．１ページから２３．５．４ページ
しかしながら、本発明者らは、従来技術による方法及び結果として得られるデバイス構造体をさらに改善して、同じ基板上に同じ導電型の低性能及び高性能デバイス両方を提供できると考える。
本発明の第１の態様は、同じ基板上に同じ導電型の低性能半導体デバイス及び高性能半導体デバイスを製造するための方法を提供し、その方法は半導体デバイス構造体を製造するための従来のプロセスと容易に適合するものである。
本発明の第２の態様は、両方ともｎＦＥＴで形成される低性能半導体デバイス及び高性能半導体デバイスを含む半導体デバイス構造体を提供する。
本発明の第３の態様は、両方ともｐＦＥＴで形成される低性能半導体デバイス及び高性能半導体デバイスを含む半導体デバイス構造体を提供する。
本発明の１つの実施形態によれば、半導体デバイス構造体を製造するための方法は、基板を準備するステップと、第１スペーサを備える第１ゲート、第２スペーサを備える第２ゲート、第１ゲート及び第２ゲートに隣接する、同じ導電型のそれぞれのソース／ドレイン領域、第１ゲートと第２ゲートとの中間に配置された分離領域、第１ゲート、第２ゲート、及びそれぞれのソース／ドレイン領域の上のシリサイドを基板上に形成するステップと、中間構造体を製造するために第１スペーサ上にのみ付加的なスペーサを形成し、次いで、中間構造体全体の上に応力層を配置するステップと、を含む。
別の実施形態によれば、本発明は、同じ基板上に配置され、同じ導電型であり、それぞれの側壁スペーサを含む、第１電界効果トランジスタ及び第２電界効果トランジスタと、第１電界効果トランジスタの側壁スペーサ上にのみ配置された付加的なスペーサであって、応力フィルムが第１電界効果トランジスタ、付加的なスペーサ、及び第２電界効果トランジスタの上に配置されて、第１電界効果トランジスタのチャネル内に生じる最大応力が第２電界効果トランジスタのチャネル内に生じる最大応力とは異なるものになる、付加的なスペーサと、を含む半導体デバイス構造体を提供する。
本発明の１つの好ましい実施形態においては、第１電界効果トランジスタのチャネル内に生じる最大応力は第２電界効果トランジスタのチャネル内に生じる最大応力より小さい。
本発明の付加的な特徴及び利点は、以下の詳細な説明を、以下の図面と併せて読まれたときにより容易に明らかになるであろう。
本発明の実施形態は、例示的なものとして、添付図面を参照しながら、以下に詳細に説明される。
ここで、２つのｎＦＥＴを含む半導体デバイス構造体を製造するための本発明の好ましい実施形態及び最良の形態を、図１から図７を参照して説明する。しかし、当業者であれば、本開示を考慮すると、本出願者の方法は、２つのｐＦＥＴを含む半導体デバイス構造体を製造するのにも適用可能であることが理解される。
最初に図１を参照すると、第１側壁スペーサＳＰを備えるゲートＧ１と、第２側壁スペーサＳＰを備える第２ゲートＧ２と、第１ゲート及び第２ゲートに隣接して形成され、好適に注入されたそれぞれのソース／ドレイン領域Ｓ、Ｄと、第１ゲートＧ１と第２ゲートＧ２との中間に配置された分離領域ＳＴＩと、第１ゲート、第２ゲート、並びにそれぞれのソース領域及びドレイン領域の上に配置されたシリサイドとがその上に形成された基板１０が提供されている。
半導体基板１０は、例えば、バルク・シリコン（Ｓｉ）基板又はシリコン・オン・インシュレータ（ＳＯＩ）基板である。或いは、基板１０は１つより多い表面配向を含むハイブリッド基板である。或いは、基板はＧｅ、又はＩＩＩ−Ｖ族元素或いはＩＩ−Ｖ族元素の任意の組み合わせのような、Ｓｉ以外の半導体材料を含む。
最初の（従来の）基板洗浄手順の後で、分離法が実行される。半導体製造において周知のように、分離法は、選択された半導体デバイスを電気的に互いから分離するために用いられる。分離法は、標準型又は改良型の浅トレンチ分離（ＳＴＩ）法である。分離領域ＳＴＩは、図１に示されている。或いは、分離は、半導体デバイス製造技術で周知のように、ＬＯＣＯＳプロセス又はメサ分離法を用いて達成される。半導体デバイス製造のための種々の既知の又は従来のプロセスに関しては、例えばＳ．Ｍ．Ｓｚｅによる非特許文献１を参照されたい。
分離領域ＳＴＩが形成された後で、従来のゲート酸化物前洗浄プロセスが実行される。既知の（例えば、論理のような）高性能又は（例えば、メモリ又はアナログのような）低性能製造プロセスの場合にそうであるように、種々の従来のゲート酸化物プロセスを、異なるゲート酸化物厚さを有するデバイスの製造に用いることができる。例えば、ゲート酸化物３は、従来の熱酸化プロセスを用いて形成される。ゲート酸化物３は、Ｎ２Ｏ、ＮＯ、Ｏ２又はそれらの任意の組み合わせを用いて形成される。酸化膜３は、従来のプラズマ・プロセスを用いて窒化することができる。或いは、ゲート酸化物３は、ベース酸化物を用いて形成され、その後で、酸化アルミニウム、酸化ハフニウム、又は別の高ｋゲート誘電体のような高ｋゲート誘電体材料の堆積が続く。例えば、ゲート誘電体材料は、約（±１０％）０．６ｎｍから約．７ｎｍまでの範囲から選択された、１つのほぼ（±１０％）一様な厚さを有する。
次にゲート電極又はゲートＧ１、Ｇ２は、従来の方法で形成される。各々のゲートＧ１、Ｇ２は、シラン（ＳｉＨ４）のような反応ガスを用いる低圧化学気相堆積（ＬＰＣＶＤ）によって堆積されるポリシリコン層（図示せず）から形成されることが好ましい。層の厚さは、約１０００から３０００オングストロームまでの間である。層は次にヒ素（Ａｓ７５）又はリン（Ｐ３１）をイオン注入することによって導電的にｎ型ドープされる。注入後の層の最終ドーパント濃度は、約１．０×１０１８から１．０×１０２１イオン／ｃｍ３までの間であることが好ましい。従来のフォトリソグラフィ技術及び異方性プラズマ・エッチングがポリシリコン層にパターン形成するのに用いられ、これはデバイス領域上にゲート電極を形成することを含む。ポリシリコン層は、反応性イオン・エッチング（ＲＩＥ）又は高密度プラズマ（ＨＤＰ）エッチング及び塩素（Ｃｌ２）のようなエッチングガスを用いて、プラズマ・エッチングされる。
フォトレジスト・マスク（図示せず）を、例えば酸素（Ｏ２）中でのプラズマ・エッチングによって除去した後で、低濃度ドープされたソース及びドレイン（ＬＤＤ）又は延長領域（図示せず）が、Ａｓ又はＰといった第２の導電型ドーパントを用いて、イオン注入によって前述のゲート電極に隣接するデバイス領域内に形成される。ポリシリコン側壁の再酸化又はオフセット・スペーサを用いて、ＬＤＤ注入をオフセットすることができる。通常、ＬＤＤ領域は、約１．０×１０１９から５．０×１０２０原子／ｃｍ３までの間の濃度にドープされる。次に、コンフォーマルな絶縁層（図示せず）が、従来の技術により堆積され、異方性プラズマエッチバックを行ってゲート電極Ｇ１、Ｇ２の側壁上に側壁スペーサＳＰを形成する。
通常、絶縁層は酸化シリコン（ＳｉＯ２）であり、反応ガスとしてテトラエトシロキサン（ＴＥＯＳ）を用いる低圧ＣＶＤ（ＬＰＣＶＤ）によって堆積され、約２００から１０００オングストロームまでの好ましい厚さに堆積される。他の選択肢は、窒化物スペーサ又は窒化物及び酸化物材料をもつ複数のスペーサの組み合わせを含む。
次に従来のエッチバックがＲＩＥ及び四フッ化炭素（ＣＦ４）、水素（Ｈ２）、又はフッ化メチル（ＣＨＦ３）のようなエッチングガスを用いて実行され、ＳｉＯ２層を、選択的に、シリコン基板及びポリシリコン・ゲート電極までエッチングする。次に、高濃度ドープされたソース及びドレイン・コンタクト領域Ｓ、Ｄが、ヒ素のような第２の導電型ドーパントをイオン注入することによって、絶縁側壁スペーサＳＰに隣接するデバイス領域内に形成される。コンタクト領域は１．０×１０１８及び１．０×１０２１原子／ｃｍ３の最終濃度にドープされる。ソース／ドレイン・コンタクト領域及びポリシリコン・ゲート電極の露出された上面上に残るあらゆる残留自然酸化物は、例えばフッ化水素酸希釈溶液中での浸漬エッチングを用いて除去される。
次に両方のｎＦＥＴが任意の従来の方法でシリサイド化され、それによって図１に示される場所にシリサイドが形成される。図１のより詳細な構造体については、例えば、図８に示される従来技術のｎＦＥＴデバイス構造に示され、引用により本明細書に前に組み入れられた特許文献１に説明される。
上記の図１の説明は、ｎＦＥＴに対するものである。当然、当業者であれば、本開示を考慮すると、ｐＦＥＴが用いられるときにはドーパントの極性の型が逆になり、プロセス中には従来のマスキング、パターン形成等が必要とされることが理解される。
次に図２を参照すると、第１のコンフォーマルな誘電体層又は膜２０は、基板１０の上に堆積される。より具体的には、第１スペーサＳＰを備えるシリサイド化された第１ゲート、第２スペーサＳＰを備えるシリサイド化された第２ゲート、シリサイド化されたそれぞれのソース／ドレイン領域、及び分離領域ＳＴＩの上に、第１のコンフォーマルな誘電体層又は層２０を堆積する。層２０は、窒化シリコンであることが好ましく、約２０ナノメートルから約７０ナノメートルまでの厚さの範囲から選択された、１つのほぼ（±１０％）一様な厚さに堆積される。例えば、Ｓｉ３Ｎ４は、ＣＶＤ、ＨＤＰ、ＡＬＤ又は他の従来の堆積技術によって堆積することができる。
次に図３を参照すると、第１スペーサＳＰを備えるシリサイド化された第１ゲートＧ１、シリサイド化されたそれぞれのソース／ドレイン領域Ｓ、Ｄ、及びＳＴＩ領域の一部の上に配置された誘電体層２０を覆う。この覆うステップは、例えば従来のフォトレジスト・マスク（図示せず）を堆積することによって達成される。
次に、覆われていない領域、すなわち、スペーサを備えるシリサイド化された第２ゲートＧ２、シリサイド化されたそれぞれのソース／ドレイン領域、及びＳＴＩ領域の一部から層２０を除去する。その結果生じる構造体は図３に示される。除去は、例えば従来のＲＩＥによって達成される。次に、ストリッピング又はエッチングのような従来の技術を用いて、フォトレジスト・マスク（図示せず）を除去する。
フォトレジスト・マスクを除去した後で、スペーサを備えるシリサイド化されたゲートＧ２、隣接するシリサイド化された領域Ｓ、Ｄ、及びＳＴＩ領域の別の部分を覆う。従来のフォトレジスト・マスク（図示せず）は、シリサイド化されたゲートＧ２等を覆うために用いられる。次に、シリサイド化されたゲートＧ１、シリサイド化されたＳ、Ｄ、ＳＴＩ、及び図４に示すスペーサＳＰ上に配置された層２０の部分は除いたスペーサＳＰから、層２０を選択的に除去して、シリサイド化されたゲートＧ１を有するｎＦＥＴのスペーサＳＰ上においてのみ、付加的なスペーサ又は逆応力近接スペーサＲＳＰＳを形成する。１つのデバイスに対して、スペーサＲＳＰＳ及び側壁スペーサＳＰの最大合計幅（２Ｗ）は、９０ｎｍ製造技術の場合には５０ｎｍ以下であり、６５ｎｍ製造技術の場合には３０ｎｍ以下であることが好ましい。層２０の除去は、ＲＩＥのような従来のエッチングによって達成される。
付加的なスペーサＲＳＰＳの形成後、適切な応力フィルム又は層３０を、中間構造体全体の上に堆積して、図５に示される半導体デバイス構造体を形成する。層３０は、例えば、窒化シリコン又は炭化シリコンであり、約１０ｎｍから約１００ｎｍまでの厚さの範囲から選択された、１つのほぼ（±１０％）一様な厚さにコンフォーマルに堆積される。種々の応力フィルム又は層の組成、及びイオン堆積技術に関しては、例えばＦ．Ｏｏｔｓｕｋａ他による２０００年ＩＥＤＭ発行の非特許文献２を参照されたい。
従って、一般的には、本発明による方法は、シリサイド化の後で、ＦＥＴ上にスペーサＲＳＰＳを選択的に形成して、応力ライナ／層の近接性、従ってＦＥＴデバイスの移動／駆動電流を制御する。
層３０、側壁スペーサＳＰ、及び付加的なスペーサＲＳＰＳは、シリサイド化されたゲートＧ１を有するデバイスのチャネルＣに、適切な第１応力を生成するのに役立つ。例えば、図６の図表を参照されたい。図５及び図６から理解されるように、第１応力は、シリサイド化されたゲートＧ２を有するデバイスのチャネルＣで生成された応力とは異なる（好ましくは、それよりも小さい）。
図７は、シリサイド化されたゲートＧ１１、Ｇ２２を有する２つのｐＦＥＴと、ゲートＧ１１の側壁スペーサ上にのみ配置されたスペーサＲＳＰＳと、構造体全体の上に配置された応力層３００とを含む、結果として得られる半導体デバイス構造体の概略図である。
本発明は、その好ましい実施形態を参照することで特定的に示され、説明されたが、当業者であれば、本発明の範囲から逸脱することなく、形態及び詳細に種々の変更を加えることができることが理解される。
それぞれのチャネルＣを有する２つのｎＦＥＴを含み、側壁スペーサＳＰ及び付加的なスペーサＲＳＰＳは組み合わされた最大幅Ｗを有する２つのデバイス構造体を製造するのに用いられるときの、本発明の１つの好ましい実施形態による種々の連続するステップによりもたらされる半導体デバイス構造体の概略側面図である。 それぞれのチャネルＣを有する２つのｎＦＥＴを含み、側壁スペーサＳＰ及び付加的なスペーサＲＳＰＳは組み合わされた最大幅Ｗを有する２つのデバイス構造体を製造するのに用いられるときの、本発明の１つの好ましい実施形態による種々の連続するステップによりもたらされる半導体デバイス構造体の概略側面図である。 それぞれのチャネルＣを有する２つのｎＦＥＴを含み、側壁スペーサＳＰ及び付加的なスペーサＲＳＰＳは組み合わされた最大幅Ｗを有する２つのデバイス構造体を製造するのに用いられるときの、本発明の１つの好ましい実施形態による種々の連続するステップによりもたらされる半導体デバイス構造体の概略側面図である。 それぞれのチャネルＣを有する２つのｎＦＥＴを含み、側壁スペーサＳＰ及び付加的なスペーサＲＳＰＳは組み合わされた最大幅Ｗを有する２つのデバイス構造体を製造するのに用いられるときの、本発明の１つの好ましい実施形態による種々の連続するステップによりもたらされる半導体デバイス構造体の概略側面図である。 それぞれのチャネルＣを有する２つのｎＦＥＴを含み、側壁スペーサＳＰ及び付加的なスペーサＲＳＰＳは組み合わされた最大幅Ｗを有する２つのデバイス構造体を製造するのに用いられるときの、本発明の１つの好ましい実施形態による種々の連続するステップによりもたらされる半導体デバイス構造体の概略側面図である。 ９０ｎｍ技術及び５０ｎｍの１．２ＧＰａ応力フィルム３０に関して、１つのデバイスのチャネルにもたらされる最大応力と、両方の付加的なスペーサＲＳＰＳ及び両方の従来の側壁スペーサ（ＳＰ）の組み合わされた最大幅（２ｗ）との間の関係を示す、例示的な凡例をもつ図である。 本発明による、２つのｐＦＥＴを含む半導体デバイス構造体の概略側面図である。 従来技術によるｎＦＥＴ概略側面図である。

Claims (20)

  1. 半導体デバイス構造体を製造するための方法であって、
    基板を提供するステップと、
    第１スペーサを備える第１ゲート、第２スペーサを備える第２ゲート、前記第１ゲート及び前記第２ゲートに隣接する同じ導電型のそれぞれのソース／ドレイン領域、前記第１ゲートと前記第２ゲートとの中間に配置された分離領域、並びに、前記第１ゲート、前記第２ゲート、及びそれぞれの前記ソース／ドレイン領域の上のシリサイドを、前記基板上に形成するステップと、
    中間構造体を製造するために前記第１スペーサ上にのみ付加的なスペーサを形成し、次いで、前記中間構造体全体の上に応力層を配置するステップと
    を含む方法。
  2. 前記付加的なスペーサを形成するステップは、
    前記第１スペーサを備えるシリサイド化された前記第１ゲート、前記第２スペーサを備えるシリサイド化された前記第２ゲート、シリサイド化されたそれぞれの前記ソース／ドレイン領域、及び前記分離領域の上に第１誘電体層を配置するステップと、
    前記第１スペーサを備えるシリサイド化された前記第１ゲート、前記第１ゲートに隣接するシリサイド化されたそれぞれの前記ソース／ドレイン領域、及び前記分離領域の一部の上に配置された前記第１誘電体層を覆い、次に前記第１誘電体層を前記覆うステップによって覆われなかった前記構造体の部分から除去するステップと
    をさらに含む、請求項１に記載の方法。
  3. 前記除去するステップは、前記第１誘電体層を前記構造体の前記部分から異方性エッチングするステップを含む、請求項２に記載の方法。
  4. 前記スペーサを備えるシリサイド化された前記第１ゲート、前記第１ゲートに隣接するシリサイド化されたそれぞれの前記ソース／ドレイン領域、及び前記分離領域の前記一部の上に配置された前記第１誘電体層の覆いを取るステップと、
    前記第２スペーサを備えるシリサイド化された前記第２ゲート、前記第２ゲートに隣接するシリサイド化されたそれぞれの前記ソース／ドレイン領域、及び前記分離領域の別の一部の上に配置された前記第１誘電体層を覆うステップと、
    前記付加的なスペーサを形成するために、前記第１スペーサ上に配置された特定の部分を除いて前記第１誘電体層を除去するステップと
    をさらに含む、請求項２に記載の方法。
  5. 前記異方性エッチングするステップは、前記第１誘電体層を反応性イオン・エッチングするステップを含む、請求項３に記載の方法。
  6. 前記第１スペーサは６０ナノメートル以下の最大幅を有する、請求項１に記載の方法。
  7. 前記付加的なスペーサの各々は、１５ｎｍ、３０ｎｍ、及び５０ｎｍから成る群から選択される最大幅を有する、請求項１に記載の方法。
  8. 前記配置するステップは、本質的に、窒化ケイ素及び炭化ケイ素から成る群から選択される応力層を堆積させるステップをさらに含む、請求項１に記載の方法。
  9. 前記第１誘電体層を配置するステップは、本質的に、窒化シリコン、炭化シリコン、及び二酸化シリコンから成る群から選択される前記第１誘電体層を堆積させるステップをさらに含む、請求項２に記載の方法。
  10. 前記第１スペーサ及び前記第１誘電体層は共に７０ｎｍ以下の最大厚さを有する、請求項２に記載の方法。
  11. 同じ導電型はｎ型である、請求項１に記載の方法。
  12. 同じ導電型はｐ型である、請求項１に記載の方法。
  13. 同じ基板上に配置され、同じ導電型であり、それぞれの側壁スペーサを含む、第１電界効果トランジスタ及び第２電界効果トランジスタと、
    前記第１電界効果トランジスタの前記側壁スペーサ上にのみ配置された付加的なスペーサであって、応力フィルムが前記第１電界効果トランジスタ、前記付加的なスペーサ、及び前記第２電界効果トランジスタの上に配置されて、前記第１電界効果トランジスタのチャネル内に生じる最大応力が前記第２電界効果トランジスタのチャネル内に生じる最大応力とは異なるものになる、付加的なスペーサと
    を含む半導体デバイス構造体。
  14. 前記第１電界効果トランジスタのチャネル内にもたらされる最大応力は、前記第２電界効果トランジスタのチャネル内にもたらされる最大応力より小さい、請求項１３に記載の半導体デバイス構造体。
  15. 前記第１電界効果トランジスタは第１ｎＦＥＴであり、前記第２電界効果トランジスタは第２ｎＦＥＴである、請求項１３に記載の半導体デバイス構造体。
  16. 前記第１電界効果トランジスタは第１ｐＦＥＴであり、前記第２電界効果トランジスタは第２ｐＦＥＴである、請求項１３に記載の半導体デバイス構造。
  17. 前記付加的なスペーサ及び前記応力フィルムは本質的に窒化シリコンから成る、請求項１３に記載の半導体デバイス構造体。
  18. 前記付加的なスペーサは前記応力フィルムの化学組成とは異なる化学組成を有する、請求項１３に記載の半導体デバイス構造体。
  19. 前記付加的なスペーサの各々は複数の一体部品を含む、請求項１３に記載の半導体デバイス構造体。
  20. 前記複数は２つである、請求項１９に記載の半導体デバイス構造。
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