JP2009521153A - マルチキャリア信号を受信する方法、その送信方法、受信機および送信機 - Google Patents

Abstract

本発明は、キャリアの個数が多くはない時に減らされた複雑さを有する、マルチキャリア信号を受信する方法に関する。この方法は、マルチキャリア信号を復調することと、２進表現（２１８）で受け取られた受信信号を少なくとも２つの互いに素な数の積と等しいサイズの有限空間上の互いに素な数の底でのモード表現に変換することとを含み、復調は変換を含む。

Description

本発明は、無線通信領域に関し、より具体的には、マルチキャリア信号の送信および受信に関する。

従来技術によれば、ＤＭＴ（Ｄｉｓｃｒｅｔｅ ＭｕｌｔｉＴｏｎｅ）変調、ＯＦＤＭ（直交周波数分割多重）変調、またはＣＯＦＤＭ（ｃｏｄｅｄ ＯＦＤＭ ｍｏｄｕｌａｔｉｏｎに対応する）など、マルチキャリア信号に関する複数の変調方法がある。従来技術によるマルチキャリア信号の復調においては、ＯＦＤＭシンボルの２進表現に基づくＦＦＴ（高速フーリエ変換）が実装されている。例えば、ＦＦＴを実装するＯＦＤＭ信号の復調の方法が提案されている（例えば、非特許文献１参照）。ＣＯＦＤＭ変調も、特にＤＡＢ（Ｄｉｇｉｔａｌ Ａｕｄｉｏ Ｂｒｏａｄｃａｓｔｉｎｇ）、ＤＶＢ−Ｔ（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｂｒｏａｄｃａｓｔｉｎｇ−Ｔｅｒｒｅｓｔｒｉａｌ）、ＤＶＢ−Ｈ（ＤＶＢ−Ｈａｎｄｈｅｌｄ）、ＩＥＥＥ ８０２．１１ ｔｏ ５ＧＨｚ、ＩＥＥＥ ８０２．１６に関する多数の無線遠隔通信標準規格で実装されている。

Ｎ（例えば、２５６）点でのＦＦＴは、以下に定義するように、Ｎ個の複素入力をとり（第ｉ入力をｉｎｐｕｔ（ｉ）と表す）、Ｎ個の出力を供給する（第ｋ出力をｏｕｔｐｕｔ（ｋ）と表す）。

ｋ個の整数は、区間］−Ｎ／２；＋Ｎ／２］に含まれ、ｊは、純虚数である。

式（１）によれば、乗算および加算の回数は、Ｎ²のオーダーである。従来技術によれば、演算の回数を減らすために、バタフライと呼ばれる基本演算が使用される。この演算は、複数のステップからなり、Ｎ＊Ｌｏｇ（Ｎ）演算のオーダーの複雑さを有するが、ここで対数Ｌｏｇは、通常は基本的に２または４の「底」である。したがって、６４点でのＦＦＴは、通常、４の底では３ステップ、２の底では６ステップとなる（６４＝４²＝２⁶）。各ステップでは、入力信号が、ｐビットの「回転」因子によってｎビットで乗算される。１ステップの結果は、その乗数が特に大きく（例えば、１２×１０ビット）、次のステップの入力として使用する前に丸められる。通常、ＦＦＴモジュールは、最後のブロックサンプルが来るのを待ち、２〜３クロックサイクル後にＦＦＴ出力を配送する可能性がある。

"Principles of modulation and channel coding for digital broadcasting for mobile receivers" (by Alard and Lassale and published in August 1987 in the EBU technical revue)

したがって、従来技術は、不都合なことに特にキャリアの個数が少ない時、相対的に複雑になってしまう。

そこで、本発明の目的は、従来技術の短所を克服することである。

より具体的には、本発明の目的は、より効率的であり、かつ／またはエネルギの消費をより少なくすると同時に、より複雑でない復調を可能にすることである。

このために、本発明は、マルチキャリア信号（例えば、ＣＯＦＤＭまたはＤＭＴ）の受信方法であって、
−マルチキャリア信号の復調ステップと、
−２進表現で受け取られた信号の、少なくとも２つの相対的に素な数の積と等しいサイズの有限空間上の互いに素な数の底でのモード表現（例えば、ＲＮＳまたはＱＲＮＳ）への変換ステップと
−を含み、復調ステップは、変換ステップを含む
ことを特徴とする方法を提案する。

有利なことに、復調ステップは、マルチキャリア信号のフーリエ変換ステップを含み、フーリエ変換ステップは、
−２進表現のマルチキャリア信号の、少なくとも２つの相対的に素な数の積と等しいサイズの有限空間上の相対的に素な数の底での表現への変換ステップと、
−有限空間内の周波数タイプマルチキャリア信号の、有限空間内で表現された時間信号への変換ステップと、
−有限空間内の時間信号の、２進信号への変換ステップと
を含む。

有利なことに、この方法は、相対的に素な数の各々について、１次元モーダル空間計算ステップとして知られる、数によって生成される空間に射影されたモード表現での信号のフーリエ変換計算ステップを含む。

好ましくは、１次元モーダル空間計算のステップは、マルチキャリア信号のキャリアの各々についてフーリエ変換計算のステップを含む。

有利な特性によれば、１次元モーダル空間計算のステップは、マルチキャリア信号の減らされた個数のキャリアに関するフーリエ変換計算ステップを含む。

特定の特性によれば、１次元モーダル空間計算のステップは、検討されるキャリアに従って区別される周波数補正を含む。

有利な特性によれば、この方法は、スライディングウィンドウフーリエ変換ステップを含む。

優先的に、この方法は、信号値の比較を可能にするための、中間表現へのモード表現の信号変換ステップを含む。

有利なことに、この方法は、少なくとも２つの相対的に素な数の積と等しいサイズの有限空間上の相対的に素な数の底での表現への２進表現のマルチキャリア信号の変換ステップを含む同期化ステップを含む。

実施態様を単純にするために、同期化に使用される変換ステップは、フーリエ変換で使用される変換ステップと部分的に共通または完全に共通である。

有利な特性によれば、この方法は、少なくとも２つの相対的に素な数の積と等しいサイズの有限空間上の相対的に素な数の底での表現への２進表現のマルチキャリア信号の変換ステップを含むチャネル応答計算のステップを含む。

特定の特性によれば、チャネル応答計算に使用される変換ステップは、フーリエ変換および／または同期化で使用される変換ステップと部分的に共通または完全に共通である。

好ましくは、モード表現は、ＲＮＳ表現またはＱＲＮＳ表現である。

有利なことに、マルチキャリア信号は、ＯＦＤＭ信号である。

本発明は、マルチキャリア信号（ＣＯＦＤＭ、ＤＭＴ）の送信の方法であって、
−２進表現で受け取られたソース信号の、少なくとも２つの相対的に素な数の積と等しいサイズの有限空間上の相対的に素な数の底でのモード表現への変換ステップと、
−マルチキャリア信号を形成するためにモード表現を使用する、ソース信号の変調ステップと
を含むことを特徴とする方法をも含む。

さらに、本発明は、マルチキャリア信号受信デバイス（ＣＯＦＤＭ、ＤＭＴ）であって、２進表現で受け取られた信号を、少なくとも２つの相対的に素な数の積と等しいサイズの有限空間上の相対的に素な数の底でのモード表現に変換する手段をそれ自体が含むマルチキャリア信号を復調する手段を含むことを特徴とするマルチキャリア信号受信デバイスを含む。

さらに、本発明は、マルチキャリア信号送信デバイス（ＣＯＦＤＭ、ＤＭＴ）であって、２進表現で受け取られた信号を、少なくとも２つの相対的に素な数の積と等しいサイズの有限空間上の相対的に素な数の底でのモード表現に変換する手段をそれ自体が含む変調手段を含み、変調手段は、マルチキャリア信号を形成するためにソース信号を変調することを特徴とするマルチキャリア信号送信デバイスを含む。

次の説明を読むことから、本発明がよりよく理解され、他の特定の特徴および利益が生じ、この説明は、添付図面を参照して行われる。

本発明によれば、モード表現（ｍｏｄａｌ ｒｅｐｒｅｓｅｎｔａｔａｔｉｏｎ）が、送信機または受信機における信号処理計算、特にフーリエ変換、同期化、または等化係数の計算を実行するのに使用される。具体的には、サンプルおよび上記で定義した式（１）のさまざまなパラメータのモード表現を使用して、優先的に比較的小さいＮ、例えば２５６、１２８、またはより小さい値を用いるフーリエ変換を計算する。本発明によれば、数はモード形式（ｍｏｄａｌ ｆｏｒｍ）で表現され、式（１）の計算が単純になり、Ｎ個のサンプルを並列に処理することが可能となる。特に、タイプＲＮＳ（剰余数系）または整数論の枠組で実証された「中国人剰余」定理に基づくタイプＱＲＮＳ（ＲＮＳ ｑｕａｄｒａｔｉｃ）の別の実施形態のモード表現が使用される。モード表現によれば、信号は、マルチキャリア変調および対応する復調で使用される演算の底を定める相対的に素な数（ｒｅｌａｔｉｖｅｌｙ ｐｒｉｍｅ ｎｕｍｂｅｒ）のモジュロベースで表現する。

底を定義する数は、好ましくは、演算の効率を改善し、乗算演算を単純にするため優先的に素数とする。

本発明は、４相変調ＱＰＳＫ（４相位相変調）またはＱＡＭ（直交振幅変調）に関連付けることができるＯＦＤＭ変調またはＯＦＤＭ復調に適用される点で有利である。

素数底での表現
ここで、検討に有用ないくつかの数学的基礎を説明する。素数の集合ｍ１、ｍ２、ｍ３、…、ｍｊが、基底集合と呼ばれ、ｎが、任意の数であると考えられる。基底集合の要素のｍｏｄｕｌｏ ｎ数が、計算され（「ｍｏｄｕｌｏ ｉ」演算を［ｉ］と記す）、数の集合が、ｎ１、ｎ２、…、ｎｊと定義され、数ｎｉが、１とｊとの間のｉについてｎ［ｍｉ］（ｎ ｍｏｄｕｌｏ ｍｉ）と等しい。

ｎ１＝ｎ［ｍ１］、ｎ２＝ｎ［ｍ２］、ｎ３＝ｎ［ｍ１］、ｎ４＝ｎ［ｍ４］、…、ｎｊ＝ｎ［ｍｊ］
１とｊとの間のｉについて、ｍｉ個の要素の積を、Ｍと表す、すなわち、Ｍ＝ｍ１＊ｍ２＊ｍ３＊…＊ｍｊ−１（ただし、

）である。中国人剰余定理によれば、ｊ個の要素からなる（ｎ１、ｎ２、…、ｎｊ）は、一対一の（ｂｉｕｎｉｖｏｃａｌ）形で、０と要素積ｍｉとの間に含まれる区間すなわち［０，Ｍ−１］内の数ｎを定義する。したがって、表現ｎと（ｎ１、ｎ２、…、ｎｊ）は、区間［０，Ｍ−１］で同等である。本発明の範囲内で、ｎは、０の前後の区間すなわち［−Ｍ／２，＋Ｍ／２］（上下の点の最も近い単位までで、この区間は、Ｍ個の要素を含まなければならない）内にあると考えられるので有利である。

モード表現と呼ばれるこの表現の利点は、加算タイプおよび乗算タイプの演算を別々に実行できることである。実際に、ａがｊ−ｕｐｌｅｔ（ａ１，ａ２，…，ａｊ）であり、ｂがｊ−ｕｐｌｅｔ（ｂ１，ｂ２，ｂ３，ｂｊ）である場合に、ａおよびｂの合計（各々積）は、ｊ−ｕｐｌｅｔの形で表され、各成分は、ｊ−ｕｐｌｅｔ内の同一ランクのａおよびｂの成分の各々の合計（各々積）として表される。
ａ＋ｂ＝（ａ１＋ｂ１，ａ２＋ｂ２，ａ３＋ｂ３，…，ａｊ＋ｂｊ）かつ
ａ＋ｂ＝（ａ１＊ｂ１，ａ２＊ｂ２，ａ３＊ｂ３，…，ａｊ＊ｂｊ）

したがって、本発明により、一般に、複素演算（フーリエ変換）は、かなり単純化される。一例として、底（ｎ１，ｎ２，ｎ３，ｎ４）が、（２５１、２４１、２３９、および２３３）の値を有する場合に、各加算演算および乗算演算は、値２５１＊２４１＊２３９＊２３３＊（ほぼ３１ビットの数である）を有する積Ｍを超えない限り、精度を失わずに８ビットで実行することができる。

この表現は、従来技術で演算を行った場合その演算が一見しては単純ではなく、したがって「オーバーフロー」を回避するために「レベル維持（ｌｅｖｅｌ ｃｌａｍｐｉｎｇ）」を実行する必要があるため、従来技術に従って使用されることはいない。したがって、上述の底で表現された２つの数（１２；２０１；１２３；５６）と（１１１；９８；８３；１０６）との間で、より大きい数がどちらであるかを簡単に確かめることは、非常にむずかしい。

この不利益を解決するために、本発明に従って、ＭＲＣ（混合基数係数、Ｍｉｘｅｄ Ｒａｄｉｘ Ｃｏｅｆｆｉｃｉｅｎｔ）と呼ばれる中間表現を考慮する。

中間表現
ＭＲＣ表現によれば、数ｎは、次のように、素数ｖ１と、数ｖ２およびｍ１の積と、数ｖ３、ｍ１、および素数であるｍ２の積との合計の形で表現される。
ｎ＝ｖ１＋ｖ２＊ｍ１＋ｖ３＊ｍ１＊ｍ２
より一般的には、
ｎ＝ｖ１＋ｖ２＊ｍ１＋ｖ３＊ｍ１＊ｍ２＋…ｖｊ＊ｍ１＊ｍ２＊…＊ｍｊ−１
である。

したがって、形式（ｖ１，ｖ２，ｖ３）で表された数ｎを、ｎおよびｍを明示的に計算せずに、形式（ｖ１’，ｖ２’，ｖ３’）の下で同一の底（ｍ１，ｍ２，…ｍｊ）で表現された数ｎ’と比較することができる。

この表現によるすべての演算が、Ｍ個の要素を含む検討されている区間の「オーバーフロー」および「アンダーフロー」を生じないことが重要である。

標準表現からＲＮＳ表現へおよびその逆の変換
一示として、以下に、標準表現から（２５１；２４１；２３９）と等しい底Ｂ（ｍ１，ｍ２，ｍ３）でのＲＮＳ表現への変換およびその逆の変換の例を説明する。

１０ビットの入力信号に対応する数ｎから底Ｂでの表現への変換は、次のように単純なものである。
ｎ１＝ｎ［ｍ１］、ｎ２＝ｎ［ｍ２］、およびｎ３＝ｎ［ｍ３］

実際には、これらの演算は、１Ｋ×８ビットの３つの「ルックアップ」テーブル（例えばｎ個のアドレスに演算結果ｎ［ｍｉ］を含むＰＲＯＭの形で）を使用して示すことができる。

底Ｂの表現から標準表現への変換は、より複雑である。ｎが底Ｂで（ｎ１，ｎ２，ｎ３）の値を有するか、ｎを区間［−Ｍ／２，Ｍ／２［内にあるかのように区間［０，Ｍ［で表すことが当初に望まれるかのいずれかである。

次のようになる数ｐ１、ｐ２、およびｐ３が存在する。
ｎ＝ｎ１＋ｐ１＊ｍ１、ただし０＝＜ｎ１＜ｍ１かつ０＝＜ｐ１＜ｍ２＊ｍ３ （１’）
ｎ＝ｎ２＋ｐ２＊ｍ１、ただし０＝＜ｎ２＜ｍ２かつ０＝＜ｐ２＜ｍ１＊ｍ３ （２）
ｎ＝ｎ３＋ｐ３＊ｍ１、ただし０＝＜ｎ３＜ｍ３かつ０＝＜ｐ３＜ｍ１＊ｍ２ （３’）
ｎ１＋ｐ１＊ｍ１＝ｎ２＋ｐ２＊ｍ２

ｃ１すなわちＺ／ｍ２Ｚでのｍ１の逆数（Ｚは、相対的な整数（ｒｅｌａｔｉｖｅ ｗｈｏｌｅ ｎｕｍｂｅｒ）の集合を表す）：ｃ１＊ｍ１＝１［ｍ２］は、
ｎ１＊ｃ１＋ｐ１＊ｍ１＊ｃ１＝ｎ２＊ｃ１＋ｐ２＊ｍ２＊ｃ１ （４’）
したがって、ｐ１［ｍ２］＝（ｎ２−ｎ１）＊ｃ１［ｍ２］である。

あるいは、［０；ｍ１［でｖ１＝ｎ１、［０；ｍ２［でｖ２＝（ｎ２−ｎ１）＊ｃ１であり、ｖ３は、ｐ１＝ｖ２＋ｖ３＊ｍ２になっている。中間表現の形で、
ｎ＝ｖ１＋ｐ１＊ｍ１＝ｖ１＋（ｖ２＋ｖ３＊ｍ２）＊ｍ１＝ｖ１＋ｖ２＊ｍ１＋ｖ３＊ｍ１＊ｍ２ （５’）
がある、のいずれかである。

関係（３’）および（５’）から、
ｖ１＋ｖ２＊ｍ１＋ｖ３＊ｍ１＊ｍ２＝ｎ３＋ｐ３＊ｍ３ （６’）
であることを演繹することができる。

ｃ２は、Ｚ／ｍ３Ｚでのｍ１＊ｍ２の逆数と考えられ、これからｃ２＊ｍ１＊ｍ２＝１［ｍ３］である。

上記と同様に、
ｖ１＊ｃ２＋ｖ２＊ｍ１＊ｃ２＋ｖ３＊ｍ１＊ｍ２＊ｃ２＝ｎ３＊ｃ２＋ｐ３＊ｍ３＊ｃ２かつ
ｖ１＊ｃ２＋ｖ２＊ｍ１＊ｃ２＋ｖ３＝ｎ３＊ｃ２［ｍ３］
が得られ、これから
ｖ３＝（ｎ３−ｖ１−ｖ２＊ｍ１））＊ｃ２
である。

それぞれの剰余での符号付きの数として座標ＭＲＣ ｖ１、ｖ２、およびｖ３を考えると、これは、区間［−ｍ１＊ｍ２＊ｍ３／２；ｍ１＊ｍ２＊ｍ３／２［に約される。

ハードウェア実施形態は、例えば、３つのパスの各々の後に結果の数をますます大きくなるように処理する次のシーケンスのうちの１つを実行する。定数は、好ましくは事前に計算される。
すなわち、ｎ＝（ｎ１，ｎ２，ｎ３）である。

次の数が、定義されるか計算される。
・Ｘ＝ｖ１＝ｎ１（演算なし）、
・［０；ｍ２＊ｍ１［でＹ＝ｖ２＊ｍ１＝（ｎ２−ｎ１）＊ｃ１＊ｍ１、あるいは、実際には、所与の例による８ビットまたは９ビットでの減算、定数ｃ１＊ｍ１による乗算、および約１６ビットから１８ビットの中間結果、
・Ｚ＝ｖ３＊ｍ１＊ｍ２＝（ｎ３−ｖ１−Ｙ）＊ｃ２＊ｍ１＊ｍ２、あるいは、実際には、所与の例による１６ビットから１８ビットの二重の減算、定数ｃ２＊ｍ１＊ｍ２による乗算、約２５ビットから２８ビットの中間結果。

したがって、（ｖ１，ｖ２，ｖ３）の形式の数ｎのＭＲＣ表現が得られる。

図９に、ｍ１が５の値を有し、ｍ２が７の値を有し、ｍ３が５および７と素なもう１つの数である、タイプ（ｖ１，ｖ２，ｖ３）のＭＲＣ表現を示す。

目盛りを付された軸９３０は、単位ステップによる、ｎ個の数の連続を示す。ｖ３が各々１、０、および＋１の値を有するゾーンに対応する３つのゾーン９１０から９１２を定義することができる。これらのゾーン９１０から９１２の各々は、ｖ２の所与の値に対応するサブゾーンに分割され、ｖ２の値は、ｎがゾーン９１０から９１２内で増加する時に増える。したがって、ゾーン９１１は、各々３から＋３まで進むｖ２に対応する７つのゾーン９００から９０６に分割される。ｖ２の所与の値に対応する分割されたゾーンの各々の内部では、ｖ１の所与の値に対応する軸９３０の目盛りが見られ、ｖ１の値は、ｖ２およびｖ３の所与の値のゾーンの１つの内部でｎが増加する時に増える。したがって、（２，０）の値を有する（ｖ２，ｖ３）に対応するゾーン９０５は、−２から＋２まで進むｖ１に対応する５つの連続する目盛りを含む。例示のために、符号９２０に対応する数ｎは、ゾーン９０５および９１１内の軸９３０上の最初の目盛りに対応し、したがって、形式（ｖ１，ｖ２，ｖ３）＝（−２，＋２，０）で表すことができる。要約すると、各ｖ２およびｖ３ゾーンは、ｍ１個のｎの値を含む。各ｖ３定数ゾーンは、積ｍ１＊ｍ２個のｎの値を含む。区間のセットは、Ｍ＝ｍ１＊ｍ２＊ｍ３個の値を含む。

ＭＲＣ形式で表された２つ数は、まず対応するｖ３値を比較し、ｖ３値が等しい場合に、ｖ２値を比較し、ｖ２値も等しい場合に、ｖ１値を比較することで十分であることからから、相互に比較することが容易であることに留意されたい。

２進表現に戻るためには、ｎは、Ｘ、Ｙ、およびＺの合計と等しく（すなわち、ｎ＝Ｘ＋Ｙ＋Ｚ）、これは、実際には、２６ビットから１９ビットでの３回の減算に対応する。その結果を丸めることができる（例えば、１０ビットまたは１２ビットに）。

乗算は優先して実行することはない。しかし実際には、定数の乗算はある。したがって、乗算は、事前に計算された（ルックアップ）テーブルまたは加算器によって実行するのが好ましい。

数の基本（Ｎｕｍｂｅｒｓ ｂａｓｅ）
本発明で実装されるタイプＲＮＳのモード表現によれば、信号を表すのに使用される底は、２つずつの相対的に素な数である。原則として、素数が優先的に使用される。

ここで、基数は４の倍数足す１の形（すなわち、４ｐ＋１）で表される（例えば、２２９、２３３および２４１は、この、８ビットで符号化できる形からの数である）。実際に、通常は実数の２回の乗算および２回の加算を含む複素数の乗算が、そのような底を使用することによって、ＱＲＮＳ（「Ｑｕａｄｒａｔｉｃ ＲＮＳ」）と呼ばれる、入力と出力との間の単純な変換に置き換えられる。実際に、ＲＮＳによれば、入力信号の純実部および純虚部が、別々に純実ＲＮＳ表現および純虚ＲＮＳ表現に変換される。ＱＲＮＳによれば、この変換は、「交差結合」される。より正確に言うと、複素数ｘｒ＋ｊ＊ｘｉのすべての成分が、ＲＮＳでは実数底ｒ１、ｒ２、およびｒ３と虚数底ｊ＊ｉ１、ｊ＊ｉ２、およびｊ＊ｉ３に変換される。次に、ＱＲＮＳでは、Ｚ／ｍｌＺ（Ｉは１、２、または３である）で、この数が、形式（Ｘｉ，Ｘｉ’）で表され、
−Ｘｉは、ｘｒとｘｉによるｑの積との合計であり（Ｘｉ＝ｘｒ＋ｑｌ＊ｘｉ［ｍｌ］）、
−Ｘｉは、ｘｒとｘｉによるｑの積との間の差であり（Ｘｉ＝ｘｒ−ｑｌ＊ｘｉ［ｍｌ］）、
−ｑｌは、Ｚ／ｍｌＺでの−１の平方根である。

したがって、本発明によれば、ＲＮＳ表現またはＱＲＮＳ表現により、例えばすべての入力サンプルについて出力結果を作る、非常に短い待ち時間および迅速な順序付け（ｓｅｑｕｅｎｃｉｎｇ）のフーリエ変換コアの構築が可能となる。モード表現（ＲＮＳおよび／またはＱＲＮＳ）は、プリアンブル同期化ならびに等化係数の計算を実行するためにも有利なものである。

実施形態の詳細な説明
図１に、本発明の特定の実施形態による無線通信システム１の図を示す。

システム１は、ＯＦＤＭタイプの変調を実施する端末および／または中継局１０ないし１２を含む。

図２は、ネットワーク１の送信機／受信機１０を概略的に示し、物理層に対応する部分をより正確に示す。

送信機／受信機１０は、
−アプリケーションに対応し、物理層とのインターフェースを実行するモジュール２６と、
−送信するデータをモジュール２６から受け取る送信機モジュール２０と、
−送信機モジュール２０から受け取ったディジタル信号をアナログ信号に変換するディジタル／アナログ変換器２２と、
−変換器２２からの信号の送信およびシステム１の他のＯＦＤＭ送信機１１、１２によって変換器２３に送信された信号の受信を実行する、アンテナ２５に接続された無線フロントエンド２４と、
−無線フロントエンド２４からアナログ信号を受け取るアナログ／ディジタル変換器２３と、
−無線フロントエンドによって受け取られ、変換器２３によってディジタル化された信号を受け取り、復号して、利用可能なデータ信号をモジュール２６に送る受信機モジュール２１と
を含む。

図３に、ＯＦＤＭ送信機モジュール２０を示すが、ＯＦＤＭ送信機モジュール２０は、
−リンク２０４を介するモジュール２６からのチャネル符号（例えば、リードソロモン、畳み込み、ターボ符号など）を用いてデータ入力信号を符号化する符号化器２００と、
−符号化器２００によって符号化された信号に対して逆フーリエ変換を実行し、ＯＦＤＭシンボルを供給するＩＦＴ演算器２０１と、
−受信機側での同期を容易にするための、ＩＦＴ演算器２０１から受け取られるＯＦＤＭシンボルフロー内のガードインターバル挿入モジュール２０２と、
−モジュール２０２からＯＦＤＭシンボルフローをガードインターバルと共に受け取り、フィルタリングされた信号をリンク２０５を介して変換器２２に送る補間フィルタ２０３（補間フィルタは、送信モジュールによって実現されるフィルタテンプレートに関して容易にする）と
を含む。

図４に、ＯＦＤＭ受信機モジュール２１を示すが、ＯＦＤＭ受信機モジュール２１は、
−リンク２１６を介して変換器２３からＯＦＤＭフレームに対応する信号を受け取る（この信号は、インターフェース２４によって受け取られ、雑音を含む伝送チャネルの通過および複数のエコーへの信号の提供の後に一般に劣化し、雑音があるプリアンブルを有するフレームに対応する）デシメーションフィルタ２１０と、
−受信されたフレームのプリアンブルおよび自動利得制御を使用してフィルタ２１０によってフィルタリングされた信号の同期化を実行する同期化モジュール２１１（同期化情報は、必要な場合に同期化の洗練を可能にするために復調器２１５によって供給される）と、
−モジュール２１１によって同期化された信号の周波数を補正する周波数補正モジュール２１２（補正情報は、必要な場合に周波数補正の微調整をするために復調器２１５によって供給される）と、
−モジュール２１１によって送られるＯＦＤＭシンボルに対してフーリエ変換を実行し（これらのシンボルは、モジュール２１２が受け取る信号内に存在する）、基準データに対応する信号をチャネル評価器（ｅｓｔｉｍａｔｏｒ）２１４に、復号されるデータに対応する信号を復調器２１５に供給するＦＴ演算器２１３と、
−演算器２１３によって供給された基準シンボルおよび等化係数を基礎としてチャネル応答を計算し、その後、これらを復調器２１５に供給するチャネル評価器２１４と、
−復調器２１５と
を含む。

復調器２１５は、評価器２１４によって供給されるチャネル応答および等化係数とＯＦＤＭ信号内に挿入されたパイロットの支援による同期化とを使用して演算器２１３によって供給される復号すべきデータの信号を復調する。さらに、復調器２１５は、データからインターレースを除去し（二重インターリーブの処理が、送信側で実行される）、インターレースを除去されたデータを復号する（送信側で実行される二重符号化に従って、例えばデータが畳み込み符号を使用して符号化された場合にビタビアルゴリズムを使用する）。最後に、復調器２１５は、復号されたデータをリンク２１７を介してモジュール２６に、周波数補正情報を周波数補正モジュール２１２に供給する。

したがって、物理層は、変換器２２または２３に直接にリンクされた時間領域（ＩＦＴ演算器２０１の後またはＦＴ演算器２１３の前）と、信号処理動作をサポートする周波数領域（ＩＦＴ演算器２０１の前またはＦＴ演算器２１３の後）とに分割される（この２つの領域の間の分離は、破線２０６によって表される）。

本発明によれば、ＩＦＴ演算器２０１、ＦＴ演算器２１３、同期化モジュール２１１、および補正係数を計算する評価器２１４は、ＲＮＳ表現、ＱＲＮＳ表現、および／または中間信号表現を使用して、動作のすべてまたは一部を実行する。したがって、モジュール２０および／またはモジュール２１内で実施されるＯＦＤＭコアは、容量を抑えられ、複雑さが軽減され、より効率的であり、エネルギの消費がより少なくなる。

Ｎ点（例えば２５６の値を有する）でのＦＴが、後で定義するように、Ｎ個の複素入力をとり（第ｉ入力をｉｎｐｕｔ（ｉ）と表す）、Ｎ個の出力を供給する（第ｋ出力をｏｕｔｐｕｔ（ｋ）と表すことを考慮する。

この式を使用し、本発明に従うと、結果のサイズ（ビット数単位）は、バタフライとして知られる連続パスを用いる場合より小さい。したがって、入力信号および指数係数が１０ビットまでに保たれる場合に、結果は、せいぜい２０ビットまでに保たれ、これに、合計のために少数のビットが追加されるだけである（通常、２５６点でのＦＴについて多くとも６ビット）。したがって、これは、値（２４１；２３３；２２９）を有するＲＮＳ底を用いて実行することが可能である。

底の数は、好ましくは、ビット数を制限する（ここでは８）と同時に、最大に動的であることを利用するために２のべきに近い（ここでは２５６）。別の実施形態によれば、実行コストが許容範囲である場合、９ビットで符号化された数を使用することもできる。

上述のとおり、底の数は互いに素である。底の数は、後述する「ガロア体」の研究を利用するためには、素であることが好ましくい。

数が定義される有限の順序付き集合｛０，１，２，…，ｍ１−１｝を、Ｚ／ｍ１Ｚと呼ぶ。この集合は、ｍ１が素数である場合、ガロア体と呼ばれる。具体的には、原始元と呼ばれ、その連続するべきが０を除くＺ／ｍ１Ｚの全体を包含する、少なくとも１つの要素、マークされたａが存在する。すなわち、
Ｚ／ｍ１Ｚ＊＝｛ａ＊＊１，ａ＊＊２，ａ＊＊３，…，ａ＊＊ｍ１｝ （オーダーｍ１−１）（演算子＊＊は、べきの増加を示す）
（Ｚ／ｍ１Ｚ＊＝Ｚ／ｍ１Ｚ−｛０｝）
である。

これを、ｂ＝ａ＊＊ｅｘかつｃ＝ａ＊＊ｅｙの場合に、ｂ＊ｃ＝ａ＊＊ｅｘ ＊ ａ＊＊ｅｙ＝ａ＊＊（ｅｘ＋ｅｙ）と約すことができる。

したがって、数ｘおよびｙをその指数によって表現することによって、乗算が、加算に置換され、その結果を、逆表現動作を実行することによって得ることができる。電子システムは、加算器および表現変換動作用のルックアップテーブルを使用することによって、この動作を実装することができる。本発明によれば、関係（１）の計算は、この方法を使用して実装される。具体的に言うと、演算子ＬｏｇをＺ／ｍ１Ｚで定義することができ、これは、Ｚ／ｍ１Ｚでの原始元のべき関数の逆関数である（ｂ＝ａ＊＊ｅｘの場合に、Ｌｏｇ（ｂ）＝ｅｘ）。同様に、ａのべき関数は、次では、Ｚ／ｍ１Ｚでの指数関数と呼ばれる（ｂ＝ａ＊＊ｅｘの場合に、ｅｘｐ（ｅｘ）＝ｂ）。

図５に、信号のＱＲＮＳ表現を実施するＦＴ演算器２１３のアーキテクチャ設計を示すが、０とＮ−１との間のｉの値について後で注記する関係（１）に従うＦＴ演算（最も近い定数への）は、次の通りである（フーリエ変換がＯＦＤＭシンボルに対して開始される時に、最初のサンプルは０の番号を与えられ、最後のサンプルは、ガードインターバルが除去された時にＮ−１の番号を与えられる）。

例示として、ＲＮＳ底が、９ビットで符号化された３つの数ｍ１、ｍ２、およびｍ３を含むと仮定する。演算器２１３は、入力で、Ｎ個のｉｎｐｕｔ（ｉ）サンプルを含むディジタル信号を受け入れ、ｉは０とＮ−１との間であり、ｉｎｐｕｔ（ｉ）は、２進表現に従って、信号の大きさとその表現との間で直接対応している。

演算器２１３は、各々ｍ１、ｍ２、およびｍ３に関連する３つのプレーン４００から４０２に従って概略的に図示された動作を並列に実行する。

まず、ＱＲＮＳ底での受信信号の変換が実行される。したがって、プレーン４００から４０２では、最初、各々ｍ１、ｍ２、およびｍ３であるｍｏｄｕｌｏ Ｉｎｐｕｔ（ｉ）信号が表現される。

本発明の別の実施形態によれば、底には３つを超えるベクトルがあり、例えば、４つ、５つ、または６つのベクトルがあるものとすることができる。

次に、各プレーン内で、ｋ番目のＳＮサブキャリア（サブキャリアは、−Ｎ／２＋１からＮ／２までの番号を付けられる）ごとに、式

を計算する。したがって、ｍ３に対応するプレーン４０２について、変換４２すなわちｍｏｄｕｌｏ ｍ３の後に、並列の計算のＮ個の分岐４１３から４３Ｎがあり、ｋ番目の計算

ｍｏｄｕｌｏ ｍ３は、積結果を累算して、ｉがＯＦＤＭシンボルの周期にまたがって０からＮ−１まで変化する合計を取得する。複素数（ｊα）の指数表記が、モジュール１および偏角αの複素数すなわちｃｏｓα＋ｊｓｉｎαに対応することを想起されたい。

サブキャリアごとに、その指数がモード表現（ＲＮＳまたはＱＲＮＳ）で取得され、同一ランクの分岐の各プレーンは、モード表現で成分を作る。

次に、２進表現への変換を実行４１１から４１Ｎまでして、出力２１９（出力４４１から４４Ｎのシンボリック連結）に対応する出力での２進表現の結果、各々４４１から４４Ｎを作り、変換は、中間表現ＭＲＣを介してなされる。中間表現ＭＲＣは、出力２２０で送られる。

出力４１０から４１Ｎのすべての分岐が、２進表現を簡単に入手することが可能なブロックで終わる。大きな処理を要するブロックはない（具体的に言うと、これらの演算は、定数による乗算を実行するルックアップテーブルおよび加算を用いて実行することができる）。別の実施形態によれば、出力２１９および／または２２０の要件に従って、実施態様を単純にするために、モーダルモードからＭＲＣへ、およびその後に２進モードへと変換器の個数を減らして使用し、出力ステップのすべてまたは一部について出力ステップを分解する（ｆａｃｔｏｒｉｚｅｄ）ことができる。

動作４３ｋの実施態様を、図６に関して示す。

分岐４３ｋは、ｉｎｐｕｔ（ｉ）に対応する連続する入力を使用して演算

を実行するルックアップテーブルタイプの演算器６０を含む。演算器６０は、初期加算器６１に入力を提供する。

加算器６１の出力は、コマンド信号の立ち上がりエッジ（通常はサンプルの到着にクロック同期化される）時に入力に存在するデータを保持するアキュムレータレジスタ６２に供給される。レジスタ出力は、分岐４３ｋの出力に対応し、加算器６１の第２入力に供給される。

分岐４３０から４３Ｎおよび４１０から４１Ｎで実行される計算は、少数（例えば８つまたは９つ）のビットに対してｍｏｄｕｌｏ ｍｘで実行されるので、非常に高速である。また、演算器２１３の別の実施形態によれば、それを実施するコンポーネントの複雑さを軽減するため、いくつかの分岐が、共にグループ化され、複数の分岐に対応する計算が、同一の分岐によって逐次的に実行される。例示として、標準規格ＩＥＥＥ８０２．１６ａによる信号の受信の枠組での実施態様について、入力サンプルは、５ＭＨｚのレートで到着する可能性があるが、サブキャリアの処理は、８０ＭＨｚ以上（例えば１６０ＭＨｚ）の速度であり、その結果、１６個のサブキャリア（または、１６０ＭＨｚのクロック周波数を用いて３２個）を、受信時の処理を低速化することなく順次処理することができるようになる。

サブキャリアｋおよび−ｋのそれぞれの計算同士には、対称性がある。また、実際には、Ｎ／２回の計算が、実際に実行され（例えば、Ｎ／２個の最初の分岐に対応し）、式ｅｘｐ（−２ｉｊπｋ／Ｎ）は、ｅｘｐ（−２ｉｊπ（−ｋ）／Ｎ）の逆数であり、ｋに対応する分岐の中間結果は、（−ｋ）に対応する分岐によって再利用される。

さらに、ＣＯＦＤＭスペクトルの側部は使用されず、したがって、ＦＴの対応する部分は（チャネル間の干渉を回避するため）使用されない。したがって、別の実施形態によれば、サブキャリアのうちの８０％だけ、すなわち２５６個（例えば、標準規格ＩＥＥＥ８０２．１６で指定された２５６キャリアＯＦＤＭ伝送に対応する）のうちの２００個が計算される。実際に、ＯＦＤＭスペクトル内で、スペクトルの両側は使用されない（隣接周波数に関する周波数ガードがある）。

図６を参照して概略表現を説明したが、図７は、分岐４３１から４３Ｎに対応する分岐７のハードウェア実施形態を詳細に示す図である。

実行される動作（より明瞭にするために下ではＲＮＳで説明する）は、

である。

Ｒｅ（ｘ）が複素数ｘの実部であり、Ｉｍ（ｘ）が虚部である（すなわち、ｘ＝Ｒｅ（ｘ）＋ｊ＊Ｉｍ（ｘ））ことに留意されたい。

したがって、関係（１）は、２つの関係すなわち

および

に副分割（ｓｕｂ−ｄｉｖｉｄｅｓ）される。

この実施態様は、ＱＲＮＳで実行される。

分岐７は、各々Ｒｅ（ｉｎｐｕｔ（ｉ））およびＩｍ（ｉｎｐｕｔ（ｉ））に対応する２つの分岐７１および７２に副分割される、１８ビットのｉｎｐｕｔ（ｉ） ７０を含む。

分岐７は、９ビットのＬｏｇ値への入力（Ｒｅ（ｉｎｐｕｔ（ｉ）））７１（それぞれＩｍ（ｉｎｐｕｔ（ｉ））７２）の変換を可能にするルックアップテーブル７１０（それぞれ７２０）を含む。

テーブル７１０（それぞれ７２０）の出力およびＺ／ｍＺでのｅｘｐ（ｊ＊２π＊ｉ／Ｎ）の事前に計算された値を含むルックアップテーブル７１１からの出力の実部が、加算器７１２（それぞれ７２２）に供給される。

テーブル７１０（それぞれ２０）の出力およびルックアップテーブル７１１からの出力の虚部が、加算器７１３（それぞれ７２３）に供給される。

１０ビットの加算器７１２（それぞれ７２２）の出力により、ルックアップテーブル７１４（それぞれ７２４）がアドレッシングされ、入力およびそのｍｏｄｕｌｏ ｍの変換が可能になって、これにｅｘｐ演算子が適用される。テーブル７１４（それぞれ７２４）の出力で、ｉｎｐｕｔ（ｉ）＊ｃｏｓ（）の実部（各々虚部）を取得する。

１０ビットの加算器７１３（それぞれ７２３）の出力により、ルックアップテーブル７２８（それぞれ７１８）がアドレッシングされ、入力およびそのｍｏｄｕｌｏ ｍの変換が可能となって、これに係数（−１）（各々＋１）を割り当ててｅｘｐ演算子が適用される。ルックアップテーブル７２８（それぞれ７１８）の出力で、ｉｎｐｕｔ（ｉ）＊ｓｉｎ（）の虚部（各々、実部）を取得する。

サイン演算子（すなわちｓｉｎ（））およびコサイン（すなわちｃｏｓ（））は、−ｍとｍとの間に含まれる整数値で表され、その結果、これらをＺ／ｍＺで処理できるようになっている（ｍ要因が、サインおよびコサインに代入され、その結果、ｃｏｓ（０）がｍと同等になると仮定する）。

テーブル７１４および７２８（それぞれ７２４および７１８）の出力は、加算器７１５（それぞれ７２５）に供給され、加算器７１５（それぞれ７２５）の出力は、コマンド信号（通常はクロック立ち上がりエッジ）の際にレジスタ７１６（それぞれ７２６）に記憶される。レジスタ出力７１６（それぞれ７２６）は、加算器７１５（それぞれ７２６）にも供給される。出力では、−Ｎ／２＋１からＮ／２までのＮ個のｉｎｐｕｔ（ｉ）値が分岐７をカバーした時に、レジスタ７１６（それぞれ７２６）は、出力７１７上でＲｅ（Ｏｕｔｐｕｔ（ｋ））（それぞれ７２７ Ｉｍ（Ｏｕｔｐｕｔ（ｋ））を提示する。出力７１７および７２７は、出力７３に組み合わされて、複素Ｏｕｔｐｕｔ（ｋ）を形成する。

分岐７には乗算器がなく、分岐７は、したがって、実装するのが比較的容易である。

さらに、キャリアオフセット補正は、要因ｅｘｐ（）を用いてマージすることができ、これは、バタフライタイプＦＦＴを用いては実行できない。

サブキャリアの異なるサブセットに対するさまざまなオフセット補正を、余分なコストなしで適用することができ、これは、ＯＦＤＭＡ（ＯＦＤＭ−Ａｃｃｅｓｓ）受信機で有用な場合がある。実際に、本発明によれば、演算子ｅｘｐ（）テーブル７１４、７２４、７１８、および７２８を変更して、周波数補正を実行することができる。必要な場合、ＯＦＤＭスペクトル内の特定の周波数を訂正することもできる。これは、マルチキャリア伝送の複数のソースがある可能性があるシステム、特にＯＦＤＭＡシステム（例えば、ＯＦＤＭＡを使用するＩＥＥＥ８０２．１１システム（ＯＦＤＭスペクトルが複数の宛先の間で共有される）で有用である可能性がある。この場合に、受信機および／または送信機は、ソースに従って周波数補正を適用することができる（これは、従来技術に従ってＦＦＴを実行する時には不可能である）。

図８に、本発明の別の実施形態による、すべてのクロックサイクルで出力するためにスライディングフーリエ変換を用いる分岐８の実施態様を示す。分岐８は、モジュール２１３内の分岐４３１から４３Ｎの任意の１つを、考慮されるキャリアに固有のパラメータ（パラメータ値ｋ）および分岐を含むプレーン（ｍはｍ１、ｍ２、またはｍ３の値を有する）に置換する。この別の実施形態では、ｉｎｐｕｔ（ｉ）サンプルが分岐８に到着する時に連続フーリエ変換を入手することが可能になる。

この別の実施形態は、同期化モジュールまたはＳＤＲ（Ｓｏｆｔｗａｒｅ Ｄｅｆｉｎｅｄ Ｒａｄｉｏ）内で、あるいはスペクトル全体が既知ではないがスペクトルが使用可能な時に使用されるコグニティブ無線（ｃｏｇｎｉｔｉｖｅ ｒａｄｉｏ）内で有利に実施することができる。実際に、この別の実施形態は、入力信号の周波数分析を行うことが可能であり、かつ／または受信機を同期化できる信号を待っている間に周波数分析をスタンバイにすることが可能となる。ＯＦＤＭ信号受信のスコープ内で、スライディングフーリエ変換は、特に、受信機がプリアンブルを待っている時の粗い同期化を避け、微細で精密な同期化を直接に実行するため、本発明に従って実行することができる。

式に戻ると、次の式が瞬間Ｌ（ｉｎｓｔａｎｔ Ｌ）に適用される。

Ｏｕｔｐｕｔ（ｋ）が、ランクｋからの線形の形で増加する位相差を有するｅｘｐ（−ｊＬ．πｋ／Ｎ）と等しい位相フレーム上での瞬間Ｌのフーリエ変換を表すと言うことができる。

これから、この式を次のように置き換えることができる。

すると、

である。

ある関係を、各々瞬間Ｌ（ｔ＝Ｌと表す）に対応するＯｕｔｐｕｔ（ｋ）の出力と次の瞬間Ｌ＋１（ｔ＝Ｌ＋１と表す）に対応するＯｕｔｐｕｔ（ｋ）の出力との間で演繹することができる。
Ｏｕｔｐｕｔ（ｋ）_(t=L)＋（−ｉｎｐｕｔ（Ｌ）＋ｉｎｐｕｔ（Ｌ＋Ｎ））ｅｘｐ（−２ｊＬπｋ／Ｎ）＝Ｏｕｔｐｕｔ（ｋ）（ｔ＝Ｌ＋１）

したがって、この機構は、瞬間Ｌ＋１のＯｕｔｐｕｔ（ｋ）すなわち、ランクｋによるｅｘｐ（−ｊ（Ｌ＋１）．πｋ／Ｎ）と等しい線形フレーム基準を有する時刻Ｌ＋１でのＴＦの計算を可能にする。図８は、時刻Ｌの出力と時刻Ｌ＋１の出力との間の関係を考慮に入れた実施態様を示す。簡単に説明すると、Ｎサンプルの深さの遅延線８１を実行することによって、スペクトルの長さだけ立ち上がる線形位相の傾斜を有し、その傾きが各新しい出力で増やされる出力がフレーム内で与えられるという制約を伴って、各時刻にフーリエ変換出力がある。フーリエ変換出力の使用に従って、このフレームの抽象化を、必要な場合に、次の処理ステップで（例えば、等化器モジュールまたは同期化モジュール内で）行うことができる。

したがって、入力８２に存在するｉｎｐｕｔ（ｉ）の連続サンプルは、同時に（正入力によって）減算器８０１、およびこの信号をＮクロックサイクルだけオフセットする遅延線８１に供給される。Ｎクロックサイクルだけオフセットされたｉｎｐｕｔ（ｉ）に対応する遅延線出力８１は、減算器８０１の負入力に供給される。

それぞれの瞬間Ｌ＋ＮとＬとに入力されたｉｎｐｕｔ（ｉ）の間の差（すなわち、ｉｎｐｕｔ（ｉ＋Ｎ）−ｉｎｐｕｔ（ｉ））に対応する減算器出力８０１は、上述した分岐４３ｋにある類似するモジュールに供給される。

図１０に、本発明に従って信号のモード表現を適用する際に実行される同期化および等化係数の決定を示す。図１０は、具体的には、実装される表現の種類（モード表現、中間表現、および２進表現）と、種々の変換とを定義する。

ＣＯＦＤＭモーターは、同期化ブロック、ＡＧＣコマンド、プリアンブル検出器、計算チャネルパルス応答、および等化係数の計算を備える。これらの動作を同一領域のモード表現で実行することはむずかしい。というのは、自動利得制御およびプリアンブルが、出力に対する相対的な数を用い（すなわち、信号出力の二乗を合計するために）、これが、多数のビットを引き起こし、パルス応答が、しばしば２つの連続する変換の計算を必要とし、これにより多数のビットが使用されることとなるからである。また、本発明によれば、同期化処理は、２進表現への変換の前に、演算器２１３によって供給される中間表現を優先的に考慮して行われる。

通常、演算器出力２１３は、−Ｎ／２から＋Ｎ／２まで変化する各サブキャリアｋに対応する出力Ｏｕｔｐｕｔ（ｋ）のセットに対応する。したがって、Ｏｕｔｐｕｔ（ｋ）は、底（ｍ１，ｍ２，ｍ３）を有するＱＲＮＳ表現の３つのメンバｍ１ｋ、ｍ２ｋ、ｍ３ｋによって、またはｏｕｔｐｕｔ（ｋ）がｖ１ｋ＋ｍ１＊ｖ２ｋ＋ｍ１＊ｍ２＊ｖ３ｋの値を有するようになる中間表現の３つのメンバｖ１ｋ、ｖ２ｋ、およびｖ３ｋによって定義される。有利なことに、かなりの数のビットを減らすために、中間表現の最も重要な座標だけが保存される（これは、積ｍ１＊ｍ２＊ｖ３ｋの出力が丸められ、スケールが、ｍ１＊ｍ２の積によって除算される際に変更されることを意味する）。

図１０のブロック１００は、
−底（ｍ１，ｍ２，ｍ３）のＱＲＮＳで表された信号Ｏｕｔｐｕｔ（ｋ）を３×９ビットのＭＲＣ表現に変換する変換器１０００と、
−変換器１０００からのＭＲＣで表された信号Ｏｕｔｐｕｔ（ｋ）を２進表現に変換する変換器１００１と、
−２進形式で表された信号Ｏｕｔｐｕｔ（ｋ）のスケールを１０ビットまで減らすための上位ビットの識別１００２（そのように入手された信号は復調器２１５に供給される）と
を含むフーリエ変換演算出力ステップ２１３を示す。

演算器１００２ならびに点線によって示された図１０のすべての演算器は、信号通信に対応し、これらは自明であり、その実装には全くコストがかからない。

変換器１０００は、同期化し、等化係数を計算するブロック１０１に供給し、ブロック１０１は、
−ＭＲＣで表されたＯｕｔｐｕｔ（ｋ）からの最も重要な成分すなわちｖ３ｋの認識１０１０と、
−Ｏｕｔｐｕｔ（ｋ）の成分ｖ３ｋを底（ｍ１，ｍ２，ｍ３）のＱＮＲＳに変換する変換器１０１１（変換器１０１１の出力は９ビットである）と、
−同期化サブブロックと、
−チャネルパルス応答係数計算サブブロックと
を含む。

同期化サブブロック（乗算器なしで特に軽い）は、変換器１０１１によって供給されるＯｕｔｐｕｔ（ｋ）を供給され、
−変換器１０１１によって供給され、入力信号の二乗周波数合計（結果は２７ビットである）を実行する同期化モジュール１０１２と、
−底（ｍ１，ｍ２，ｍ３）のＱＲＮＳで表現された同期化モジュール１０１２からの信号をＭＲＣ表現に変換する変換器１０１３（結果は１８ビットである）と、
−２進形式で表された同期化信号Ｏｕｔｐｕｔ（ｋ）のスケールを８ビットまで減らすための上位ビットの識別１０１４（そのように入手された信号はＡＧＣモジュールに供給される）と
を含む。

周波数領域での同期化検索は、図８に示されたものなどのスライディングウィンドウフーリエ変換の実装を仮定する。

同期化モジュール１０１２は、ＡＧＣタイプを使用するための単純な周波数和およびプリアンブル検出用のパターンに従う加重和を実行する。

ＡＧＣタイプ動作について、２進表現に戻る必要はなく、利得変換テーブルを、ＭＣＲ表現によって直接にアドレッシングすることができる。

本発明により、ある種の周波数を十分省略することができるので、周波数フィルタリングによるノイズリダクションが可能になる。

チャネルパルス応答の計算サブブロックは、変換器１０１１によって出力される既知のＯＦＤＭ信号に対応するＯｕｔｐｕｔ（ｋ）によって供給され、
−チャネルパルス応答の決定を可能にする部分的逆フーリエ変換計算のモジュール１０１５（結果は１８ビットである）と、
−モジュール１０１５によって供給され、２７ビットの結果を供給する部分的フーリエ変換計算のモジュール１０１６と、
−モジュール１０１６によって供給され、ＱＲＮＳで表現された入力信号を２進信号に変換する変換器１０１６と
を含む。

パルス応答係数の計算のため、部分的フーリエ変換は、通常は完全なフーリエ変換の１／４以下で、モジュール１０１５および１０１６によって優先的に実行され、これは、バタフライ計算を使用する従来技術のＦＦＴとは対照的に可能であるブルートフォースタイプ計算を用いてモード表現で簡単に実行することができる。ここで、部分的逆フーリエ変換は、最も弱い（ｗｅａｋｅｓｔ）時間成分を計算する（これらの成分だけが、パルス応答に重要である）。

本発明によれば、送信機は、ＩＦＴ演算器２０１内で逆フーリエ変換を実行する。ＩＦＴ演算器は、受信機内で実施されるフーリエ変換演算器２１３の構造に類似する構造を有し、例えば４相すなわちＱＰＳＫ（４相位相変調）またはＱＡＭ（直交振幅変調）での性質（ここでは、変調に対応するコンステレーションに配置できる、送信すべきフレームデータ）およびｉｎｐｕｔ（ｉ）からのビット数（より少ない）だけが、逆フーリエ変換の式

において変化する。

当然、本発明は、前に説明した実施形態に限定されない。

具体的に言うと、本発明は、マルチキャリアを使用する無線通信、特にローカル無線通信ネットワークシステム、長距離または短距離のモバイルネットワークまたは固定ネットワーク、あるいはポイントツーポイント通信で実施される送信または受信（および対応するデバイス）と互換である。具体的に言うと、本発明は、固定ネットワークおよびノマディックネットワーク（ｎｏｍａｄｉｃ ｎｅｔｗｏｒｋ）のためのＩＥＥＥ ８０２．１６−２００４標準規格および将来の進化（ＩＥＥＥ ８０２．１６ｅと呼ばれる）の枠組内で適用することができる。さらに、本発明は、電力線またはｘＤＳＬによる通信など、マルチキャリア変調（特筆すべきはＯＦＤＭおよびＤＭＴ）を使用する有線伝送とも互換である。

本発明の別の実施形態によれば、モード表現は、マルチキャリア信号受信機モーターの一部と、モード表現で実施されたフーリエ変換、同期化、自動利得制御、プリアンブル検出、チャネルパルス応答計算、および等化係数計算のブロックの一部のみとで使用される。

本発明の特定の実施形態による無線通信システムを示す非常に概略的なブロック図である。 図１のシステムの送信機／受信機を概略的に示す図である。 図２の送信機／受信機で実施されるＯＦＤＭ送信機モジュールを示す図である。 図２の送信機／受信機で実施されるＯＦＤＭ受信機モジュールを示す図である。 図４の受信機モジュールで実施されるＦＦＴモジュールを示す概念図である。 図４の受信機モジュールで実施されるＦＦＴモジュールを示す概念図である。 図４の受信機モジュールで実施されるフーリエ変換モジュールを詳細に示す図である。 本発明の別の実施形態によるスライディングウィンドウを有するフーリエ変換モジュールを示す図である。 本発明に従って実施されるＭＲＣ表現を概略的に表す図である。 図４の受信機モジュールで実施される同期化および等化係数の決定を示す図である。

Claims (18)

1. マルチキャリア信号の受信方法であって、
   前記マルチキャリア信号を復調するステップ（２１）と、
   ２進表現で受信したソース信号の、少なくとも２つの相対的に素な数の積と等しいサイズの有限空間上の前記相対的に素な数の底でのモード表現へ変換するステップと
   を備え、
   前記復調するステップは、変換するステップを含むことを特徴とする方法。
2. 前記復調するステップは、
   ２進表現の前記マルチキャリア信号の、前記少なくとも２つの相対的に素な数の前記積と等しいサイズの有限空間上の前記相対的に素な数の底での表現へ変換するステップと、
   前記有限空間内の前記周波数タイプマルチキャリア信号を、前記有限空間内で表現された時間信号へ変換するステップと、
   前記有限空間内の前記時間信号を、２進信号へ変換するステップと
   を有する前記マルチキャリア信号をフーリエ変換するステップ（２１３）を含むことを特徴とする請求項１に記載の方法。
3. 相対的に素な数の各々について、１次元モーダル空間を計算するステップとして知られる、前記数によって生成される前記空間に射影されたモード表現で前記信号をフーリエ変換計算するステップ（４００から４０２）を備えたことを特徴とする請求項２に記載の方法。
4. 前記１次元モーダル空間を計算するステップは、前記マルチキャリア信号のキャリアごとのフーリエ変換を計算するステップ（４３１から４３Ｎ、７、８）を含むことを特徴とする請求項３に記載の方法。
5. 前記１次元モーダル空間を計算するステップは、前記マルチキャリア信号の減らされた個数のキャリアに関する前記フーリエ変換を計算するステップを含むことを特徴とする請求項３に記載の方法。
6. 前記１次元モーダル空間を計算するステップは、検討される前記キャリアに従って区別される周波数補正を含むことを特徴とする請求項４または５に記載の方法。
7. スライディングウィンドウフーリエ変換を備えたことを特徴とする請求項２ないし６のいずれかに記載の方法。
8. 信号値の比較を可能にするため、中間表現へモード表現の信号を変換するステップを備えたことを特徴とする請求項１ないし７のいずれかに記載の方法。
9. 前記少なくとも２つの相対的に素な数の前記積と等しいサイズの有限空間上の前記相対的に素な数の底での表現へ２進表現の前記マルチキャリア信号を変換するステップを含む同期化ステップ（２１１、１０１）を備えたことを特徴とする請求項１ないし８のいずれかに記載の方法。
10. 前記同期化に使用される前記マルチキャリア信号を変換するステップは、フーリエ変換で使用される変換ステップと部分的に共通または完全に共通であることを特徴とする請求項９に記載の方法。
11. 前記少なくとも２つの相対的に素な数の前記積と等しいサイズの有限空間上の前記相対的に素な数の底での表現へ２進表現の前記マルチキャリア信号を変換するステップを含むチャネル応答計算のステップを備えたことを特徴とする請求項１ないし１０のいずれか一項に記載の方法。
12. 前記チャネル応答計算に使用される前記変換ステップは、フーリエ変換および／または同期化で使用される前記マルチキャリア信号を変換するステップと、部分的に共通または完全に共通であることを特徴とする請求項１１に記載の方法。
13. 前記モード表現は、ＲＮＳ表現であることを特徴とする請求項１ないし１２のいずれかに記載の方法。
14. 前記モード表現は、ＱＲＮＳ表現であることを特徴とする請求項１ないし１３のいずれかに記載の方法。
15. 前記マルチキャリア信号は、ＯＦＤＭ信号であることを特徴とする請求項１ないし１４のいずれかに記載の方法。
16. マルチキャリア信号の送信の方法であって、
    ２進表現で受け取られたソース信号の、少なくとも２つの相対的に素な数の積と等しいサイズの有限空間上の前記相対的に素な数の底でモード表現へ変換するステップと、
    前記モーダルマルチキャリア信号を形成するために前記モード表現で動作する、入手された変調された信号を２進表現の信号へ変換するステップを含む、前記ソース信号の変調ステップと
    を備えたことを特徴とする方法。
17. マルチキャリア信号受信デバイス（２１）であって、２進表現で受け取られた信号を、少なくとも２つの相対的に素な数の積と等しいサイズの有限空間上の前記相対的に素な数の底でのモード表現に変換する手段をそれ自体が含む前記マルチキャリア信号の復調手段を含むことを特徴とするマルチキャリア信号受信デバイス（２１）。
18. マルチキャリア信号の送信デバイス（２０）であって、２進表現で受け取られた信号の、少なくとも２つの相対的に素な数の積と等しいサイズの有限空間上の前記相対的に素な数の底でのモード表現への変換手段と、変調された信号の２進表現の信号への変換手段とをそれ自体が含む変調手段を含み、前記変調手段は、前記マルチキャリア信号を形成するために前記ソース信号を変調することを特徴とするマルチキャリア信号の送信デバイス（２０）。

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