JP2009507285A - 消去／プログラミング電圧を監視するためのフラグを有する受動型非接触式集積回路 - Google Patents

Abstract

本発明は、電気的にプログラム可能な不揮発性データメモリ（ＭＥＭ）と、前記メモリにデータ（ＤＴＷ）を書き込むために必要な高電圧（Ｖｈｖ）を供給するための電荷蓄積ブースタ回路（ＨＶＣＴ、ＰＭＰ、ＨＧＥＮ）と備える受動型非接触式集積回路（ＩＣ２）に関するものである。本発明によれば、集積回路は、インジケータフラグ（ＴＨＲ２）を記憶するための揮発性の記憶手段（ＦＦ１）と、前記ブースタ回路を活性化した後で前記高電圧（Ｖｈｖ）が最初に臨界しきい値（Ｖｃ）に到達するときに、前記インジケータフラグ（ＴＨＲ２）の値を変更するための手段（ＴＨＤＥＴ、ＴＨＲ１、ＦＦ１）とを備える。

Description

本発明は、データメモリと、メモリにデータを書き込むために必要な高電圧を供給するための電荷蓄積ブースタ回路とを備える非接触式集積回路に関係する。

本発明は、更に特に、アンテナ信号から生成された電圧によって電気的に電力を供給される受動型の非接触式集積回路に関係する。

受動型非接触式集積回路は、一般的にＲＦＩＤアプリケーション（無線ＩＣタグ）に使用されると共に、誘導結合タイプか、もしくは“電気的結合”タイプの集積回路であり得る。

第１のタイプの受動型集積回路は、アンテナコイルと、負荷変調による送信データとを有すると共に、その周波数が通常約１０［ＭＨｚ］である磁界の存在下で誘導結合によって電力を供給される。これらの集積回路は、例えば１３．５６［ＭＨｚ］の使用周波数を提供する標準“ＩＳＯ／ＩＥＣ １４４４３Ａ／Ｂ”、“ＩＳＯ／ＩＥＣ １３６９３”によって説明される。

第２のタイプの受動型集積回路は、数百ＭＨｚで振動するＵＨＦ電界によって電気的に電力を供給されると共に、それらのアンテナ回路の反射率を変調することによってデータを送信する（この技術は、後方散乱（backscattering）と呼ばれる）。これらの集積回路は、例えば標準化の途中の産業仕様書（industrial specification）ＥＰＣＴＭ−ＧＥＮ２（“Radio-Frequency Identity Protocols Class-1 Generation-2 - UHF RFID Protocol for Communications at 860 MHz-960 MHz”）によって説明される。それらは、一般的に、集積回路と、電界を放出する、データ送信／データ受信のためのステーション（装置）（一般に読み取り装置、リーダとも呼ばれる）との間の距離が、何メートルかに達し得る、長距離のアプリケーションに使用される。

図１は、第２のタイプの集積回路ＩＣ１の構造を概略的に示す。集積回路は、ダイポールアンテナ回路ＡＣと、通信用インタフェース回路ＣＩＣＴと、制御ユニットＣＴＵ１と、ＥＥＰＲＯＭ（電気的に消去可能であると共にプログラム可能であるメモリ）タイプの不揮発性メモリＭＥＭと、電荷蓄積ブースタ回路ＨＶＣＴと、そしてクロック信号ＣＫをユニットＣＴＵ１に供給する発振器ＯＳＣとを備える。

回路ＣＩＣＴは、アンテナ回路を介したデータの受信及び送信を保証する。それは、制御ユニットＣＴＵ１から、アンテナ回路を介して送信されるべきデータＤＴｘを受信するか、またはユニットＣＴＵ１に、アンテナ回路を介して受信されたデータＤＴｒを供給する。更にそれは、集積回路の電源を保証すると共に、リーダ（読み取り装置）（図示せず）によって放出された電界Ｅの存在下で、アンテナ回路ＡＣに記載されるアンテナ信号Ｓ１、Ｓ２から生成される電圧Ｖｃｃを供給する。電圧Ｖｃｃは、一般的に約１ボルトから数ボルトの範囲の電圧である。

ブースタ回路ＨＶＣＴは、電圧Ｖｃｃから、メモリにデータを書き込む動作に必要な一般的に約１０〜１５［Ｖ］の高電圧Ｖｈｖを供給する。電圧Ｖｈｖは、通常、ユニットＣＴＵ１によって制御されるスイッチ回路ＳＣＴを通じてメモリに印加される。

書き込み命令が受信されるとき、ユニットＣＴＵ１は、ブースタ回路ＨＶＣＴを活性化し、書き込みアドレスＡＤＷと書き込まれるべきデータＤＴＷをメモリＭＥＭに印加し、そして電圧パルスＶｐｐがメモリに印加されるように、スイッチ回路ＳＣＴを活性化する。これらの動作は、ブースタ回路を活性化される状態にしている間に、実行されるべき書き込みサイクルの数に従って、数回繰り返され得る。

集積回路の受動的性質に固有のこの集積回路の欠点は、そこから電源電圧Ｖｃｃが抽出される電界Ｅの強度の変化によって引き起こされた臨界減衰（critical attenuation）を、電源電圧Ｖｃｃが有し得るということである。磁界の強度、及び／またはリーダ（読み取り装置）との誘導結合の割合が不十分である場合、誘導結合タイプの受動型集積回路にも、類似する欠点がある。例えば、集積回路の利用者、例えば集積回路を含む非接触式チップカードの保持者が、リーダと集積回路との間の通信の間に、リーダからカード／集積回路を引き離すときに、これらの減衰は発生する。電源電圧のこれらの減衰は、それらがメモリにおけるデータの書き込みの間に発生するとき、それらが高電圧Ｖｈｖに影響を及ぼすことがあり得るので、解決が難しい。従って、集積回路がメモリの書き込みを始動させるとき、もし電圧Ｖｈｖが不十分なレベルを有している場合、メモリセルは、期待されたデータを格納しないか、またはメモリセルに格納されるデータの破損に対応して、プログラムされた状態でも消去された状態でもない中間の状態にセットされるであろう。

米国特許番号6288629号明細書は、データがメモリで書かれるときに電源電圧Ｖｃｃを監視すると共に、電圧Ｖｃｃが書き込み段階の間の臨界しきい値以下に変化するとき、インジケータフラグをたてることを提案する。書き込み段階が終了するとき、集積回路は、フラグを読み取ると共に、もし電圧Ｖｃｃが書き込み段階の間に臨界しきい値未満になったことをそのフラグが示すならば、集積回路は、書き込み命令を発行したリーダに対して、この情報を通知する。

具体的なアプリケーションに対応する動作条件における非接触式集積回路の動作の観測を目的とする様々なシミュレーションを含んでいる、本発明の著者によって実行された研究によると、この方法は、それが適切に発展したのに対して、書き込み動作が不完全であるという診断を導くことができる。実際には、様々な動作条件において、電源電圧Ｖｃｃは、書き込みプロセスに影響を及ぼさない、減衰または本当に短いマイクロ切断を有し得ることが分かる。

従って、本発明は、適切に発展した書き込み動作が、電源電圧Ｖｃｃがその変化の間に特定のしきい値を下回っていたということだけを根拠として、不完全であると見なされないように、不完全な書き込み動作の診断を改善することを目的とする。

本発明は、大部分の状況及び動作条件において、電荷がこの書き込み動作を達成することを可能にするようにブースタ回路が十分な電荷を蓄積したとき、書き込み動作が有効に実行され得るという記述に基づいている。本発明によれば、ブースタ回路によって供給された高電圧Ｖｈｖが“臨界”と呼ばれるしきい値に到達したときにこの条件は満たされる。従って、本発明によれば、電源電圧によって決まる代りに、ブースタ回路により供給された高電圧の値によって決まるインジケータフラグが提供される。このインジケータフラグは、書き込み動作を事後診断する（post-diagnose）ために使用され得るが、しかし、以下に現れることになるように、同様に様々な他の用途を有する。

更に特に、本発明は、電気的にプログラム可能な不揮発性データメモリと、前記メモリにデータを書き込むために必要な高電圧を供給するための電荷蓄積ブースタ回路と、前記インジケータフラグを記憶するための揮発性の記憶手段と、前記ブースタ回路を活性化した後で前記高電圧が最初に臨界しきい値に到達するときに、前記インジケータフラグの値を変更するための手段とを備える受動型非接触式集積回路を提供する。

一実施例によれば、集積回路は、前記メモリに前記高電圧を印加するためのスイッチ回路と、前記ブースタ回路を活性化した後で前記高電圧が前記臨界しきい値に到達しなかったならば、前記スイッチ回路が前記メモリに前記高電圧を印加することを回避するための手段とを備える。

一実施例によれば、前記スイッチ回路は、前記メモリに前記高電圧を徐々に供給するための傾斜波発生器を備える。

一実施例によれば、集積回路は、前記メモリに前記データを書き込むための命令を実行するように構成されると共に、前記書き込むための命令の実行の間に前記高電圧が前記臨界しきい値に到達しなかったことを前記フラグが示すときに、その後特定の情報のメッセージを送信する制御ユニットを備える。

一実施例によれば、集積回路は、前記メモリに前記データを書き込むための命令に応答して、以下の、前記ブースタ回路に、それが前記高電圧を生成するように、活性化信号を印加する動作と、前記メモリに書き込みアドレス及び書き込まれるべきデータを印加する動作と、前記メモリに対して前記高電圧を供給するスイッチ回路に活性化信号を印加する動作とを無条件に実行するように構成された制御ユニットを備える。

一実施例によれば、集積回路は、前記メモリに前記データを書き込むための命令を受信すると、以下の、前記ブースタ回路に、それが前記高電圧を生成するように、活性化信号を印加する動作と、前記メモリに書き込みアドレス及び書き込まれるべきデータを印加する動作と、もし前記高電圧が前記臨界しきい値に到達する場合、前記メモリに対して前記高電圧を供給するスイッチ回路に活性化信号を印加する動作と、もし前記高電圧が判定された期間の終りに前記臨界しきい値に到達しなかった場合、前記スイッチ回路に前記活性化信号を印加しないと共に、前記高電圧が前記メモリに印加されなかったことを示す特定の情報のメッセージを送信する動作とを実行するように構成された制御ユニットを備える。

一実施例によれば、集積回路は、前記高電圧を監視すると共に、前記高電圧が前記臨界しきい値より低いか、もしくは前記臨界しきい値以上であるかどうかをその値が示す検出信号を供給する検出回路を備える。

一実施例によれば、集積回路は、前記高電圧が調整しきい値（regulation threshold）より高いかまたは調整しきい値に等しくなるたびに、有効な値（active value）を有する前記ブースタ回路の調整信号（regulation signal）を供給するレギュレータ回路を備える。

一実施例によれば、前記臨界しきい値は、前記調整しきい値に等しい。

一実施例によれば、調整信号と検出信号とは同一である。

一実施例によれば、前記インジケータフラグは、前記高電圧が前記臨界しきい値に到達したことを意味する第１の値を前記フラグに提供するための第１の制御入力端子と、前記高電圧が前記臨界しきい値に到達しなかったことを意味する第２の値を前記フラグに提供するための第２の制御入力端子とを有するフリップフロップによって記憶される。

一実施例によれば、前記フリップフロップの前記第１の制御入力端子は、前記検出信号を受信する。

一実施例によれば、前記フリップフロップの前記第２の制御入力端子は、以下の、ブースタ回路を非活性化するための信号、及び／または集積回路をリセットするための信号の２つの信号の内の少なくとも１つを受信する。

本発明は、更に、チップカードまたは電子タグのタイプの携帯用電子体であって、携帯用の担体と、前記携帯用の担体に搭載されるか、もしくは前記携帯用の担体に統合される本発明による集積回路とを備えることを特徴とする携帯用電子体に関係する。

本発明は、更に、受動型非接触式集積回路の電気的にプログラム可能な不揮発性メモリにデータを書き込むための方法であって、集積回路の揮発性の記憶手段におけるインジケータフラグを初期化する段階と、前記メモリにデータを書き込むために必要な高電圧を供給する電荷蓄積ブースタ回路を活性化する段階と、前記ブースタ回路を活性化した後で前記高電圧が最初に臨界しきい値に到達するときに、前記インジケータフラグの値を変更する段階とを有することを特徴とする方法に関係する。

一実施例によれば、前記高電圧が前記臨界しきい値に到達しない限り、前記高電圧は、前記メモリに印加されない。

一実施例によれば、前記方法は、前記メモリに前記データを書き込むことを目的とする所定の段階の無条件の実行段階を有すると共に、もし前記高電圧が前記所定の段階の実行の間に前記臨界しきい値に到達しなかったことを前記フラグが示す場合、その後前記インジケータフラグの値に関する情報のメッセージを送信する段階を有する。

一実施例によれば、前記方法は、調整しきい値の周辺に前記高電圧を調整する段階を有する。

一実施例によれば、前記臨界しきい値は、前記調整しきい値に等しい。

一実施例によれば、前記インジケータフラグは、前記高電圧が前記臨界しきい値より低いか、もしくは前記臨界しきい値以上であるかどうかをその値が示す検出信号が印加される制御入力端子を有するフリップフロップを用いて管理される。

一実施例によれば、前記ブースタ回路が活性化されない場合、前記フリップフロップはリセットされる。

本発明のこれら及び他の目的、利点、そして特徴は、添付の図面に関連して提供されるが、しかし添付の図面に制限されない、本発明による受動型非接触式集積回路の実施例の以下の説明において、更により詳細に提示されることになる。

図２において示された集積回路ＩＣ２は、古典的に、アンテナ回路ＡＣと、通信用インタフェース回路ＣＩＣＴと、制御ユニットＣＴＵ２と、ＥＥＰＲＯＭ（電気的に消去可能であると共にプログラム可能であるメモリ）タイプのメモリＭＥＭと、ブースタ回路ＨＶＣＴと、そしてクロック信号ＣＫをユニットＣＴＵ２に供給する発振器ＯＳＣとを備える。

ここでアンテナ回路は、ダイポールを形成する２つのワイヤＷ１、Ｗ２を備える。概略的に示されたリーダＲＤ１によって放出された電界Ｅの存在下において、低振幅（１０分の数ボルト（０．数ボルト））の交流のアンテナ信号Ｓ１、Ｓ２が、ワイヤＷ１、Ｗ２上に現れる。

回路ＣＩＣＴは、電源回路ＰＳＣＴ、変調回路ＭＣＴ、及び復調回路ＤＣＴを備える。回路ＰＳＣＴは、集積回路の電源を保証する電圧Ｖｃｃを供給する。電圧Ｖｃｃは、アンテナ信号Ｓ１、Ｓ２から生成される（か、もしくは、もしワイヤＷ１、Ｗ２の内の１つがグランドに連結されている場合、アンテナ信号Ｓ１、Ｓ２の内の１つから生成される）。回路ＰＳＣＴは、例えば、交流信号Ｓ１、Ｓ２をポンプ信号として使用する一次チャージポンプである。電圧Ｖｃｃは、一般的に約１ボルトから数ボルトの範囲の電圧であり、マイクロエレクトロニクスにおける最も最近の技術は、１［ｍｍ^２］より小さい表面積で、約１．８［Ｖ］の電源電圧によって動作するシリコンチップに埋め込まれた小さな面積の集積回路を組み立てることを可能にする。

変調回路ＭＣＴは、制御ユニットＣＴＵ２から、通常は符号化形式で、送信されるべきデータＤＴｘを受信すると共に、ここでは、一次チャージポンプのステージを短絡させる作用を有するインピーダンス変調信号Ｓ（ＤＴｘ）を回路ＰＳＣＴに印加することによって、これらのデータに従ってアンテナ回路ＡＣのインピーダンスを変調する。

回路ＤＣＴは、信号Ｓ１、Ｓ２を復調すると共に、ユニットＣＴＵ２に、これらの信号によって伝送されたデータＤＴｒを供給する。これらのデータは、リーダＲＤ１よって、電界Ｅの変調、例えば電界の振幅の変調により送信される。

ここでは、ブースタ回路ＨＶＣＴは、チャージポンプＰＭＰと、チャージポンプの励磁を保証する回路ＨＧＥＮを備える。回路ＨＧＥＮは、チャージポンプに、クロック信号ＣＫから生成された、位相が正反対の２つの低周波数ポンプ信号Ｈ１、Ｈ２を供給する。チャージポンプＰＭＰは、電圧Ｖｃｃより（もしくは、直接アンテナ信号Ｓ１、Ｓ２より）、一般的に１０［Ｖ］から１５［Ｖ］の高電圧Ｖｈｖを供給する。電圧Ｖｈｖは、スイッチ回路ＳＣＴによって、メモリＭＥＭに印加される。ここでは、回路ＳＣＴは、メモリセルを損傷することを回避するために、書き込み段階の間、メモリＭＥＭに高電圧Ｖｈｖが徐々に供給されることを可能にする傾斜波発生器である。スイッチ回路ＳＣＴの出力において、傾斜波形で供給された高電圧は、ここではＶｐｐと呼ばれる。

制御ユニットＣＴＵ２は、リーダＲＤ１から、アンテナ回路ＡＣとインタフェース回路ＣＩＣＴとを通して、読み取りアドレスＡＤＲまたは書き込みアドレスＡＤＷを含む、メモリＭＥＭから読み取るか、またはメモリＭＥＭに書き込むための命令を受信すると共に、ここで、書き込み命令は、更に書き込まれるべきデータＤＴＷを含む。それは、特に読み取り命令に応答して、メモリにおいて読まれたデータＤＴＲを含み得るメッセージを送り返す。データの書き込みは、一般的に、メモリセルに“０”を書き込むことに対応する、受信されたアドレスによって示されるメモリセルの消去動作、及びメモリセルが“１”を受け取ることである、メモリセルのプログラミング動作を含む。

書き込み命令が受信される場合、チャージポンプＰＭＰがポンプ信号Ｈ１、Ｈ２を受信すると共に、電圧Ｖｈｖを供給するように、ユニットＣＴＵ２は、回路ＨＧＥＮを活性化する。その場合に、ユニットＣＴＵ２は、メモリに、書き込みアドレスＡＤＷと書き込まれるべきデータＤＴＷを印加すると共に、電圧パルスＶｐｐがメモリに印加されるように、スイッチ回路ＳＣＴを活性化する。ここで、ユニットＣＴＵ２は、回路ＨＧＥＮの制御入力端子に、“１”に等しい信号“ＯＮ１”を印加することによって、回路ＨＧＥＮを活性化すると共に、スイッチ回路ＳＣＴの制御入力端子に、“１”に等しい信号“ＷＲＩＴＥ”を印加することによって、スイッチ回路ＳＣＴを活性化する。

本発明によれば、集積回路ＩＣ２は、高電圧Ｖｈｖを監視する、しきい値検出回路ＴＨＤＥＴを備える。回路ＴＨＤＥＴは、チャージポンプＰＭＰの出力端子に接続される入力端子と、検出信号ＴＨＲ１を供給する出力端子とを備える。高電圧Ｖｈｖがしきい値Ｖｃより低いとき、信号ＴＨＲ１は、デフォルトによって“０”である。電圧Ｖｈｖがしきい値Ｖｃを越えるとき、回路ＴＨＤＥＴは、信号ＴＨＲ１を“１”にセットする。

本発明によれば、しきい値Ｖｃは、その値から、たとえ電源電圧Ｖｃｃの減衰またはマイクロ切断があるとしても、ブースタ回路ＨＶＣＴがメモリＭＥＭを書き込む動作を保証するための十分な電荷を蓄積したと見なされる、臨界しきい値である。

更に集積回路ＩＣ２は、インジケータフラグＴＨＲ２を記憶するための揮発性の記憶手段（メモリポイント：memory point）を備える。ここでは、この記憶手段は、１つの入力端子ＳＥＴで信号ＴＨＲ１を受信すると共に、その出力端子がフラグＴＨＲ２を供給するフリップフロップＦＦ１である。フリップフロップＦＦ１をリセットした後で、最初に信号ＴＨＲ１が“１”になる時、フラグＴＨＲ２は、“１”になると共に、次のフリップフロップのリセットまで“１”のままである。このリセットは、フリップフロップの１つの入力端子ＲＥＳＥＴに、その入力端子で信号ＯＮ１を受信する反転ゲート回路（inverting gate）により供給される信号“／ＯＮ１”を印加することによって、保証される。従って、制御ユニットＣＴＵ２により信号ＯＮ１が“０”に維持されると共に、ブースタ回路ＨＶＣＴが非活性化される場合、フラグＴＨＲ２は、強制的に“０”にされる。ユニットＣＴＵ２が、回路ＨＶＣＴを活性化するために、信号ＯＮ１を“１”にセットするとき、フラグの値は“０”のままである。電圧Ｖｈｖがしきい値Ｖｃに到達するとき、信号ＴＨＲ１が“１”になると共に、フラグＴＨＲ２が“１”になる。

本発明の任意の、しかし有利な特徴によれば、電圧Ｖｈｖは、ここでは臨界しきい値Ｖｃに等しい調整しきい値の周辺に調整される。しかし有利に、ここでは、この調整は、信号ＴＨＲ１が“１”になるとき、ポンプ信号Ｈ１、Ｈ２がもはやチャージポンプに供給されないように、回路ＨＧＥＮを抑制することによって保証される。回路ＨＧＥＮの制御入力端子は、例えば非反転入力端子に信号ＯＮ１を受信し、反転入力端子に信号ＴＨＲ１を受信するＡＮＤタイプのゲート回路Ａ１の出力端子に連結される。信号ＯＮ１が“１”に等しいと共に、信号ＴＨＲ１が“０”に等しい場合（Ｖｈｖ＜Ｖｃ）、ゲート回路Ａ１は、信号ＯＮ１に関して透過的であると共に、回路ＨＧＥＮが活性化される。信号ＴＨＲ１が“１”になる場合（Ｖｈｖ≧Ｖｃ）、信号ＴＨＲ１が“０”に戻るまで電圧Ｖｈｖが減少するように（Ｖｈｖ＜Ｖｃ）、ゲート回路Ａ１の出力は、“０”になると共に、回路ＨＧＥＮは非活性化される。そして、電圧Ｖｈｖが再び増加すると共に、ＴＨＲ１が再び“１”になり、この繰り返しで、電圧Ｖｈｖは、従って、しきい値Ｖｃの周辺に調整される。

従って、ＴＨＲ１の検出回路は、フラグＴＨＲ２が管理されることを可能にするしきい値の検出のその機能に加えて、ゲート回路Ａ１によって、高電圧Ｖｈｖのレギュレータを有利に形成する。当業者は、回路ＨＧＥＮの抑制によるブースタ回路のこの調整が、集積回路の電力消費量を減少させると共に、チャージポンプを止めることなく高電圧Ｖｈｖを切断し、レギュレータにおける漏洩電流の出現を暗示するより、有利であることに注目することになる。同じように、信号Ｈ１、Ｈ２の抑制は、回路ＨＧＥＮを止めずに考察されるであろうが、しかし、それは不必要に電流を消費するであろう。

本発明の別の任意の、しかし有利な特徴によれば、高電圧Ｖｈｖが、ブースタ回路ＨＶＣＴを活性化した後で、少なくとも一度でも臨界しきい値Ｖｃに到達しない限り、スイッチ回路ＳＣＴは、制御ユニットＣＴＵによって始動されることができない。そのためには、スイッチ回路ＳＣＴの制御入力端子は、例えば第１の入力端子で信号ＷＲＩＴＥを受信すると共に、第２の入力端子でフラグＴＨＲ２を受信するＡＮＤタイプのゲート回路Ａ２の出力端子と連結される。メモリに電圧パルスＶｐｐを印加するために、信号ＷＲＩＴＥが、ユニットＣＴＵ２によって“１”にセットされるとき、フラグＴＨＲ２が“１”に等しくない限り、ゲート回路Ａ１は、信号ＷＲＩＴＥに関して透過的ではない。

従って、もし、高電圧Ｖｈｖが期待されるように増加することを、電源電圧Ｖｃｃの減衰が阻止する場合、及び、もし制御ユニットが信号ＷＲＩＴＥを“１”にセットするときに高電圧Ｖｈｖがしきい値Ｖｃに到達しない場合、スイッチ回路ＳＣＴの抑制は、メモリＭＥＭが、データを書くのに不十分であると共に、データの破損を引き起こすかもしれないレベルの電圧Ｖｐｐを受け取らないことを保証する。

図３Ａ〜図３Ｅは、メモリを書き込むサイクルＷＣ１、ＷＣ２、．．．を含むメモリの書き込み段階の間の信号ＯＮ１、ＷＲＩＴＥ、ＴＨＲ１、フラグＴＨＲ２、及び電圧Ｖｈｖ、Ｖｐｐの特徴を示す。信号ＯＮ１及びＷＲＩＴＥは、図３Ａにおいて示され、電圧Ｖｈｖは、図３Ｂにおいて示され（しきい値Ｖｃの周辺への調整によって引き起こされた電圧Ｖｈｖの変化は示されない）、信号ＴＨＲ１は、（ここでは、電圧Ｖｈｖの検出信号及び調整信号として）図３Ｃにおいて示され、フラグＴＨＲ２は、図３Ｄにおいて示されると共に、傾斜波発生器であるスイッチ回路ＳＣＴによって供給される電圧Ｖｐｐは、図３Ｅにおいて示される。

“書き込みサイクル”ＷＣ１、ＷＣ２は、１つ以上のメモリセルに関する消去またはプログラミングのサイクルを意味し、“書き込み段階”は、データを格納するために必要な全ての消去及びプログラミングのサイクルを含む期間を意味する。例えば、もしメモリＭＥＭが８ビットワードによって消去可能であると共に、８ビットワードによってプログラム可能で、書き込まれるべきデータがワードある場合、ワードを書き込む段階は、８つのメモリセルを消去するサイクル（集合的な消去サイクル、メモリセルに対する“０”の書き込み）と、“１”を受け取ることを意図されたメモリセルの集合的なプログラミングのサイクルとを含む。もしメモリＭＥＭがページ消去可能（page-erasable）（ワードライン）か、またはセクタ消去可能であり、かつバイトによってプログラム可能である場合、そして、もし書き込まれるべきデータが同じセクタまたは同じページに属するいくつかのワードを含む場合、ワードを書き込む段階は、全セクタの、もしくは全ページの集合的な消去のサイクルと、書き込まれるべきワードと同数のプログラミングサイクルとを含む。

第１の書き込みサイクルＷＣ１に先行する時刻“ｔ０”、例えば消去サイクルにおいて、信号ＯＮ１及びＷＲＩＴＥは、“０”であり、電圧Ｖｈｖは、ゼロに等しく、信号ＴＨＲ１は、“０”に等しく、そしてフラグＴＨＲ２は、（フリップフロップＦＦ１の入力端子ＲＥＳＥＴに作用する）信号ＯＮ１によって“０”に保持される。時刻“ｔ１”において、ユニットＣＴＵ２は、信号ＯＮ１を“１”にセットすると共に、電圧Ｖｈｖは、増加し始める。時刻“ｔ２”において、ユニットＣＴＵ２は、信号ＷＲＩＴＥを“１”にセットするが、しかしスイッチ回路ＳＣＴは、フラグＴＨＲ２が“０”に等しいと共に、回路ＳＣＴの制御入力端子に対する信号ＷＲＩＴＥの印加を抑制するので、遮断された状態を維持する。時刻“ｔ３”において、電圧Ｖｈｖは、しきい値Ｖｃに到達すると共に、ブースタ回路が電圧を印加されたので、同様にフラグＴＨＲ２が“１”になるように、信号ＴＨＲ１は、初めて“１”になる。回路ＳＣＴは、それ自身を始動すると共に、電圧Ｖｐｐの傾斜波形がメモリＭＥＭに印加される。同時に、信号ＯＮ１は、ブースタ回路の入力端子において抑制されると共に、高電圧Ｖｈｖは、減少する。時刻“ｔ３’”において、電圧Ｖｈｖは、再びしきい値Ｖｃより下に行き、そして信号ＴＨＲ１は、“０”に戻る。時刻“ｔ４”において、電圧Ｖｈｖは、しきい値Ｖｃに到達すると共に、信号ＴＨＲ１は、“１”に戻り、その後、時刻“ｔ４’”において“０”になる等．．．、電圧Ｖｈｖの調整によって引き起こされたこれらの変化は、信号ＯＮ１が“１”を維持する限り、書き込み段階の間ずっと“１”を維持するフラグＴＨＲ２に影響を及ぼさない。時刻“ｔ５”において、電圧Ｖｐｐは、Ｖｃ（または、もし回路ＳＴＣが電圧Ｖｍの電圧Ｖｈｖへの減少を強制するならば、“Ｖｃ−Ｖｍ”）に等しい水平状態に到達すると共に、ユニットＣＴＵ２が、信号ＯＮ１を“１”にする一方、信号ＷＲＩＴＥを“０”にセットする場合、書き込みサイクルＷＣ１の終了を示す時刻“ｔ６”まで、水平状態の周辺で安定した状態を維持する。信号ＴＨＲ１は、高電圧Ｖｈｖを調整するために、“０”から“１”及び“１”から“０”に交互に移行し続けると共に、フラグＴＨＲ２は、“１”を維持する。時刻“ｔ７”において、ユニットＣＴＵ２は、信号ＷＲＩＴＥを“１”に戻すようにセットすると共に、第２の書き込みサイクルＷＣ２、例えばプログラミングサイクルが開始される。ここでは、フラグＴＨＲ２は、サイクルＷＣ２の開始から“１”であると共に、書き込み段階の間ずっと“１”を維持する。

図４は、制御ユニットＣＴ２による書き込み段階の実行、及び高電圧Ｖｈｖの起こり得る障害を診断するためのフラグＴＨＲ２の使用を説明する図である。ステップＳ１００の間、ユニットＣＴＵ２は、リーダＲＤ１から、命令“［ＷＲＩＴＥ］［ＤＴＷ］［ＡＤＷ］”を受信する。ステップＳ１１０の間、ユニットＣＴＵ２は、ブースタ回路を活性化するために、信号ＯＮ１を“１”にセットする（上記の時刻“ｔ１”）と共に、メモリにデータＤＴＷとアドレスＡＤＷとを印加する。ステップＳ１２０の間、ユニットＣＴＵ２は、信号ＷＲＩＴＥを“１”にセットする（上記の時刻“ｔ２”）。ステップＳ１１０及びＳ１２０は、信号ＯＮ１を“１”に維持したままで、実行されるべき書き込みサイクルＣＷ１、ＣＷ２．．．の数と同じ数だけ忠実に繰り返され得る。

一度書き込み段階が終了されれば、ユニットＣＴＵ２は、ステップＳ１３０の間にフラグＴＨＲ２を検査し、もしフラグＴＨＲ２が“１”に等しいならば、書き込み段階は、正常に発生したと考えられると共に、ユニットＣＴＵ２は、それが新しい命令を待つステップＳ１４０（“ＷＡＩＴ”）にジャンプする。

変形において、ユニットＣＴＵ２は、それがメモリに書き込んだデータを読み取ると共に、書き込まれたデータが実際に命令に含まれるデータであることをリーダＲＤ１が確認し得るように、次のステップＳ１４０へジャンプする前に、それらを命令の実行を確認するためのメッセージに含めて送り返す。

もしフラグＴＨＲ２が“０”に等しいならば、それは、高電圧Ｖｈｖが臨界しきい値に到達しなかったということ、そしてそのメモリは書き込まれなかったということを意味する。ユニットＣＴＵ２は、それが失敗メッセージ“ＷＲＩＴＥＦＡＩＬ”を送信するステップＳ１５０にジャンプする。前述のように、ユニットＣＴＵ２は、破損したデータが書き込まれなかったことを証明し得るように、命令に現れる読み取りアドレスＡＤＲにおけるメモリ内のデータを読み取るため、及びそれらをメッセージＷＲＩＴＥＦＡＩＬによってリーダＲＤ１に送り返すために提供され得る。しかしながら、本発明に基づくフラグＴＨＲ２の利点は、集積回路が、電圧Ｖｃｃの観測ではなく電圧Ｖｈｖの観測に基づく信頼できる失敗診断のおかげで、メモリエリアを再度読み取る必要なく、書き込み失敗メッセージを迅速に送信することを可能にすることである。

自動的に傾斜波発生器回路ＳＣＴの活性化を抑制するためのインジケータフラグＴＨＲ２の使用は、集積回路ＩＣ２が、クロック信号ＣＫによって達成される固定の順序付けに従う書き込みサイクルを測定する有限の状態機械を含むワイヤードロジック制御ユニットＣＴＵを装備している場合に、本発明の特に有利な特徴であるということに、当業者は注目することになる。ワイヤードロジック制御ユニットの供給は、大規模なアプリケーションに対して低コストの集積回路を組み立てることを可能にする。

しかしながら、本発明は、制御ユニットの“知能”のレベル及び適応性に従って、様々な実施例が可能である。例えば、マイクロプロセッサ制御ユニットは、活性化信号ＷＲＩＴＥをスイッチ回路ＳＣＴに印加する前に、フラグＴＨＨＲ２を検査することができる。そのような場合、フラグＴＨＲ２による信号ＷＲＩＴＥの抑制は、必要ではない。制御ユニットは、タイマによって測定された期間の間にフラグＴＨＲ２が“１”になるのを待つと共に、もし電圧Ｖｈｖが臨界しきい値Ｖｃに到達することなく期間が終了するならば、制御ユニットは、書き込みサイクルをキャンセルすると共に、メッセージＷＲＩＴＥＦＡＩＬを送信する。

図５は、チャージポンプＰＭＰの標準的な実施例を示す。それは、各コンデンサのアノードが、ダイオードＤ１、Ｄ２．．．Ｄｎ−１によって、次の階層のコンデンサのアノードに連結されると共に、奇数の階層の各コンデンサのカソードが、ポンプ信号Ｈ１を受信し、偶数の階層の各コンデンサのカソードが、ポンプ信号Ｈ２を受信する、並列に接続されたコンデンサＣ１、Ｃ２．．．Ｃｎを備える。ダイオードＤｎは、最後のコンデンサのアノードを電圧Ｖｈｖを供給する出力のコンデンサＣｈｖに連結すると共に、電圧Ｖｃｃは、ダイオードＤ０を通して、第１のコンデンサＣ１のアノードに印加される。信号Ｈ１がプルアップされて、信号Ｈ２がプルダウンされる場合、信号Ｈ２がプルアップされて信号Ｈ１がプルダウンされる先行する半周期の間に電荷が蓄積される奇数の階層の各コンデンサは、直後に連結される偶数の階層のコンデンサに放電する。信号Ｈ２がプルアップされて、信号Ｈ１がプルダウンされる場合、信号Ｈ１がプルアップされて信号Ｈ２がプルダウンされる先行する半周期の間に電荷が蓄積される偶数の階層の各コンデンサは、直後に連結される奇数の階層のコンデンサに放電する。

図６は、検出回路ＴＨＤＥＴの実施例を示す。検出回路ＴＨＤＥＴは、そのソース端子がグランド（アース）に連結されたＮＭＯＳトランジスタＴＮ１のドレイン端子に連結されたダイオードによって形成される入力ステージを備える。ダイオードＤｄは、逆向きに搭載されると共に、電圧Ｖｈｖを受け取る。トランジスタＴＮ１は、そのゲート端子Ｇにおいて、好ましくは温度補償された固定のバイアス電圧Ｖｒｅｆを受け取る。ダイオードＤｄは、逆方向電圧Ｖｄを有していると共に、トランジスタは、電圧Ｖｒｅｆによって課されたドレーン−ソース間電圧Ｖｄｓを有している。トランジスタＴＮ１のドレインに位置するノードＮ１は、グランドと連結されたソース端子Ｓを有するＮＭＯＳトランジスタＴＮ２のゲート端子に連結される。このトランジスタのドレイン端子Ｄは、その出力端子が検出信号ＴＨＲ１を供給する反転ゲート回路ＩＮＶ１の入力端子に連結されるノードＮ２を形成する。ノードＮ２は、そのソース端子Ｓが電圧Ｖｃｃを受け取ると共に、そのゲート端子が電圧Ｖ２を受け取るＰＭＯＳトランジスタＴＰ２によってプルアップされる。電圧Ｖｈｖが、ここでは“Ｖｄ＋Ｖｄｓ”に等しいしきい値Ｖｃに到達するとき、入力ステージは、導通することになると共に、ノードＮ１は、ハイインピーダンス電位から電位Ｖｄｓになる。トランジスタＴＮ２は、導通することになると共に、ノードＮ２は、“１”（Ｖｃｃ）から“０”（グランド）になる。信号ＴＨＲ１は、“１”になる。

図７は、それぞれゲート回路がもう一方のゲート回路の入力端子と連結された出力端子を有する２つのゲート回路ＮＯＲ１、ＮＯＲ２（ノアゲート回路）を用いたフリップフロップＦＦ１の実施例を示す。ゲート回路ＮＯＲ１のもう一方の入力端子は、フリップフロップの入力端子ＳＥＴを形成すると共に、信号ＴＨＲ１を受け取る。ゲート回路ＮＯＲ２のもう一方の入力端子は、フリップフロップの入力端子ＲＥＳＥＴを形成すると共に、上述のように、信号“／ＯＮ１”を受け取る。ゲート回路ＮＯＲ２の出力端子は、フラグＴＨＲ２を供給する。任意に、ゲート回路ＮＯＲ２は、フリップフロップの入力端子ＲＥＳＥＴ’を形成すると共に、電源投入毎に集積回路によって生成されるＰＯＲ（パワーオンリセット）信号を受け取る第３の入力端子を備える。

図８は、メモリＭＥＭの実施例を概略的に示す。メモリＭＥＭは、メモリアレイＭＡ、アドレスデコーダＡＤＥＣ、プログラミング回路ＰＣＴ、選択回路ＳＣＴ、及び読み取り回路ＲＣＴを備える。メモリアレイＭＡは、水平ライン及び垂直のラインに従って配置されると共に、ワードラインＷＬｉとビットラインＢＬｊに連結された、電気的に消去可能で、かつプログラム可能なメモリセルＣｉ、ｊを備える。プログラミング回路ＰＣＴは、デコーダＡＤＥＣによって供給された信号ＣＯＬＳＥＬによって選択されると共に、メモリアレイに書き込まれるべきデータＤＴＷを受け取る、メモリアレイのビットラインに連結された消去−プログラミング安全装置（erase-programming locks）（図示せず）を備える。読み取り回路ＲＣＴは、選択回路ＳＣＴを通してメモリアレイＭＡのビットラインに連結された１つ以上のセンス増幅器を備えると共に、メモリアレイにおいて読み取られたデータＤＴＲを供給する。

図９は、ビットｂｉ、ｊがメモリアレイに格納されることを可能にする、電気的に消去可能で、かつプログラム可能なメモリセルＣｉ、ｊの実施例を示す。メモリセルは、ここではＮＭＯＳタイプである、フローティングゲートトランジスタＦＧＴと、アクセストランジスタＡＴとを備える。アクセストランジスタは、ビットラインＢＬｊに連結されたドレイン端子Ｄ、ワードラインＷＬｉに連結されたゲート端子Ｇ、及びトランジスタＦＧＴのドレイン端子Ｄに連結されたソース端子Ｓを備えている。更に、トランジスタＦＧＴは、フローティングゲート端子ＦＧ、制御ゲートラインＣＧＬに連結された制御ゲート端子ＣＧ、及びソースラインＳＬｉに連結されたソース端子Ｓを備える。メモリセルＣｉ、ｊは、例えば電圧Ｖｐｐを、アクセストランジスタＡＴを介して、トランジスタＦＧＴのドレイン端子Ｄに印加すると共に、より低い値の電圧、例えば０［Ｖ］を、その制御ゲート端子ＣＧに印加することによって、プログラムされた状態にセットされる。電荷が、トンネル効果によってフローティングゲート端子ＦＧに注入されると共に、一般的に負の状態になるトランジスタＦＧＴのスレショルド電圧Ｖｔを下げる。メモリセルＣｉ、ｊは、例えば電圧Ｖｐｐを、トランジスタＦＧＴの制御ゲート端子ＣＧに印加すると共に、より低い値の電圧、例えば０［Ｖ］を、そのソース端子Ｓに印加することによって、消去された状態にセットされる。電荷は、トンネル効果によってフローティングゲート端子ＦＧから抽出されると共に、トランジスタＦＧＴのスレショルド電圧は、一般的に正の状態になるように増加する。

メモリセルＣｉ、ｊの読み取りは、ビットラインＢＬｊとアクセストランジスタＡＴとを介してトランジスタＦＧＴのドレイン端子Ｄに連結されたセンス増幅器ＲＣＴｊによって保証される。増幅器ＲＣＴｊは、読み取り電圧ＶｒｅａｄがトランジスタＦＧＴの制御ゲート端子ＣＧに印加されると共に、そのソースラインがグランドに連結される間、ビットラインにバイアス電圧Ｖｐｏｌを印加する。もしトランジスタＦＧＴがプログラムされた状態にあるならば、メモリセルは、導通していると共に、読み取り電流Ｉｒｅａｄは、ビットラインＢＬｊを流れる決定されたしきい値電流を超えている。増幅器ＲＣＴｊは、その場合に、その値が慣例により定義された例えば“１”である、ビットｂｉ、ｊを供給する。もしトランジスタＦＧＴが消去された状態にあるならば、メモリセルは、導通していないか、または僅かに導通している状態であると共に、増幅器ＲＣＴｊは、逆の値である例えば“０”に等しいビットｂｉ、ｊを供給する。

トンネル効果によってセルを電気的に消去可能であると共に、プログラム可能である、このメモリＥＥＰＲＯＭの使用は、トンネル効果による電荷の注入及び抽出が非常に低い電流によって行われるので、電荷の注入がホットキャリヤの注入によって行われると共に、かなりのセル電流を必要とするメモリと異なり、有利である。従って、電圧Ｖｈｖの減衰がある場合においてさえも、臨界しきい値Ｖｃに到達するとすぐに、書き込みプロセスが通常は適切に進展しなければならないことに照らして、このメモリは本発明の基本原理を満足する。実際には、そして上述のことから明らかなように、しきい値Ｖｃは、好ましくはブースタ回路の調整しきい値に等しいか、またはブースタ回路の調整しきい値に近い、一般的にはこれらのメモリセルを作るために使用された技術に基づくと約１０〜１５［Ｖ］に選択される。

高電圧Ｖｈｖを監視するための手段、及びインジケータフラグＴＨＲ２を管理するための手段が、様々な実施例として可能であることは、当業者には明らかである。本発明は、更にいくつかのアプリケーションが可能であると共に、電気的結合によって動作する非接触式ＵＨＦ回路だけを対象としない。本発明は、例えば誘導結合を使用する集積回路に適用されると共に、その電源がメモリセルをプログラミングまたは消去する段階の間の失敗の影響を受けやすい、あらゆる集積回路またはトランスポンダに全体的に適用される。

不揮発性メモリを含む非接触式集積回路の構造を示す図である。 不揮発性メモリ及びメモリを書き込む途中の障害を診断するための手段を含む、本発明による非接触式集積回路の構造を示す図である。 メモリにデータを書き込む間に図２の回路に現れる様々な電気信号を示す図である。 メモリにデータを書き込む間に図２の回路に現れる様々な電気信号を示す図である。 メモリにデータを書き込む間に図２の回路に現れる様々な電気信号を示す図である。 メモリにデータを書き込む間に図２の回路に現れる様々な電気信号を示す図である。 メモリにデータを書き込む間に図２の回路に現れる様々な電気信号を示す図である。 メモリに書き込むための命令を受信した際の、図１の集積回路によって実行される動作を説明する図である。 図２においてブロック形式で表されたチャージポンプの実施例を示す図である。 図２においてブロック形式で表されたしきい値検出回路の実施例を示す図である。 本発明によるインジケータフラグを受信する、図２においてブロック形式で表された揮発性の記憶手段の実施例を示す図である。 図２においてブロック形式で表された不揮発性メモリの実施例を示す図である。 図８のメモリに存在する不揮発性メモリセルの実施例を示す図である。

符号の説明

ＩＣ１、ＩＣ２ 集積回路
ＡＣ ダイポールアンテナ回路
ＣＩＣＴ 通信用インタフェース回路
ＣＴＵ１、ＣＴＵ２ 制御ユニット
ＭＥＭ 不揮発性メモリ
ＨＶＣＴ 電荷蓄積ブースタ回路
ＣＫ クロック信号
ＯＳＣ 発振器
Ｖｃｃ 電源電圧
Ｖｈｖ 高電圧
Ｅ 電界
Ｗ１、Ｗ２ ダイポールを形成するワイヤ
ＲＤ１ リーダ
Ｓ１、Ｓ２ アンテナ信号
ＰＳＣＴ 電源回路
ＭＣＴ 変調回路
ＤＣＴ 復調回路
ＤＴｘ 送信されるべきデータ
Ｓ（ＤＴｘ） インピーダンス変調信号
ＤＴｒ 伝送されたデータ
ＰＭＰ チャージポンプ
ＨＧＥＮ チャージポンプの励磁を保証する回路
Ｈ１、Ｈ２ 低周波数ポンプ信号
ＳＣＴ スイッチ回路
ＡＤＲ 読み取りアドレス
ＡＤＷ 書き込みアドレス
ＤＴＷ 書き込まれるべきデータ
ＤＴＲ メモリにおいて読まれたデータ
ＴＨＤＥＴ しきい値検出回路
ＴＨＲ１ 検出信号
ＴＨＲ２ インジケータフラグ
ＦＦ１ フリップフロップ（揮発性の記憶手段／メモリポイント）
Ａ１、Ａ２ ゲート回路
Ｖｐｐ 傾斜波形で供給された高電圧
ＯＮ１、“／ＯＮ１”、ＷＲＩＴＥ 信号
Ｄ１、Ｄ２．．．Ｄｎ ダイオード
Ｃ１、Ｃ２．．．Ｃｎ コンデンサ
Ｃｈｖ 出力のコンデンサ
ＴＮ１ ＮＭＯＳトランジスタ
Ｄｄ ダイオード
Ｖｒｅｆ 固定のバイアス電圧
Ｖｄ ダイオードの逆方向電圧
Ｖｄｓ ドレーン−ソース間電圧
Ｎ１、Ｎ２ ノード
Ｖ２ 電圧
ＴＮ２ ＮＭＯＳトランジスタ
ＩＮＶ１ 反転ゲート回路
ＴＰ２ ＰＭＯＳトランジスタ
ＮＯＲ１、ＮＯＲ２ ノアゲート回路
ＰＯＲ パワーオンリセット信号
ＭＡ メモリアレイ
ＡＤＥＣ アドレスデコーダ
ＰＣＴ プログラミング回路
ＳＣＴ 選択回路
ＲＣＴ 読み取り回路
ＣＯＬＳＥＬ 信号
ＷＬｉ ワードライン
ＢＬｊ ビットライン
Ｃｉ、ｊ メモリセル
ＦＧＴ フローティングゲートトランジスタ
ＡＴ アクセストランジスタ
ＣＧＬ 制御ゲートライン
ＳＬｉ ソースライン
ＲＣＴｊ センス増幅器
Ｖｒｅａｄ 読み取り電圧
Ｖｐｏｌ バイアス電圧
Ｉｒｅａｄ 読み取り電流

Claims (21)

1. 電気的にプログラム可能な不揮発性データメモリ（ＭＥＭ）と、前記メモリにデータ（ＤＴＷ）を書き込むために必要な高電圧（Ｖｈｖ）を供給するための電荷蓄積ブースタ回路（ＨＶＣＴ、ＰＭＰ、ＨＧＥＮ）と備える受動型非接触式集積回路（ＩＣ２）であって、
   −インジケータフラグ（ＴＨＲ２）を記憶するための揮発性の記憶手段（ＦＦ１）と、
   −前記ブースタ回路を活性化した後で前記高電圧（Ｖｈｖ）が最初に臨界しきい値（Ｖｃ）に到達するときに、前記インジケータフラグ（ＴＨＲ２）の値を変更するための手段（ＴＨＤＥＴ、ＴＨＲ１、ＦＦ１）と
   を備えることを特徴とする集積回路。
2. 前記メモリ（ＭＥＭ）に前記高電圧（Ｖｈｖ）を印加するためのスイッチ回路（ＳＣＴ）と、
   前記ブースタ回路を活性化した後で前記高電圧が前記臨界しきい値（Ｖｃ）に到達しなかったならば、前記スイッチ回路（ＳＣＴ）が前記メモリ（ＭＥＭ）に前記高電圧を印加することを回避するための手段（Ａ２）と
   を備えることを特徴とする請求項１に記載の集積回路。
3. 前記スイッチ回路（ＳＣＴ）が、前記メモリ（ＭＥＭ）に前記高電圧（Ｖｈｖ）を徐々に供給するための傾斜波発生器を備える
   ことを特徴とする請求項２に記載の集積回路。
4. 前記メモリ（ＭＥＭ）に前記データ（ＤＴＷ）を書き込むための命令を実行するように構成されると共に、前記書き込むための命令の実行の間に前記高電圧（Ｖｈｖ）が前記臨界しきい値（Ｖｃ）に到達しなかったことを前記フラグ（ＴＨＲ２）が示すときに、その後特定の情報のメッセージ（ＷＲＩＴＥＦＡＩＬ）を送信する制御ユニット（ＣＴＵ２）を備える
   ことを特徴とする請求項１から請求項３のいずれか一項に記載の集積回路。
5. 前記メモリ（ＭＥＭ）に前記データ（ＤＴＷ）を書き込むための命令に応答して、以下の、
   −前記ブースタ回路（ＨＶＣＴ、ＨＧＥＮ、ＰＭＰ）に、それが前記高電圧（Ｖｈｖ）を生成するように、活性化信号（ＯＮ１＝１）を印加する動作と、
   −前記メモリに書き込みアドレス（ＡＤＷ）及び書き込まれるべきデータ（ＤＴＷ）を印加する動作と、
   −前記メモリに対して前記高電圧（Ｖｈｖ）を供給するスイッチ回路（ＳＣＴ）に活性化信号（ＷＲＩＴＥ＝１）を印加する動作と
   を無条件に実行するように構成された制御ユニット（ＣＴＵ２）を備える
   ことを特徴とする請求項１から請求項４のいずれか一項に記載の集積回路。
6. 前記メモリ（ＭＥＭ）に前記データ（ＤＴＷ）を書き込むための命令を受信すると、以下の、
   −前記ブースタ回路（ＨＶＣＴ、ＨＧＥＮ、ＰＭＰ）に、それが前記高電圧（Ｖｈｖ）を生成するように、活性化信号（ＯＮ１＝１）を印加する動作と、
   −前記メモリに書き込みアドレス（ＡＤＷ）及び書き込まれるべきデータ（ＤＴＷ）を印加する動作と、
   −もし前記高電圧が前記臨界しきい値（Ｖｃ）に到達する場合、前記メモリに対して前記高電圧（Ｖｈｖ）を供給するスイッチ回路（ＳＣＴ）に活性化信号（ＷＲＩＴＥ＝１）を印加する動作と、
   −もし前記高電圧が判定された期間の終りに前記臨界しきい値（Ｖｃ）に到達しなかった場合、前記スイッチ回路（ＳＣＴ）に前記活性化信号（ＷＲＩＴＥ＝１）を印加しないと共に、前記高電圧（Ｖｈｖ）が前記メモリに印加されなかったことを示す特定の情報のメッセージ（ＷＲＩＴＥＦＡＩＬ）を送信する動作と
   を実行するように構成された制御ユニット（ＣＴＵ２）を備える
   ことを特徴とする請求項１または請求項２のいずれか一項に記載の集積回路。
7. 前記高電圧を監視すると共に、前記高電圧（Ｖｈｖ）が前記臨界しきい値（Ｖｃ）より低いか、もしくは前記臨界しきい値（Ｖｃ）以上であるかどうかをその値が示す検出信号（ＴＨＲ１）を供給する検出回路（ＴＨＤＥＴ）を備える
   ことを特徴とする請求項１から請求項６のいずれか一項に記載の集積回路。
8. 前記高電圧（Ｖｈｖ）が調整しきい値（Ｖｃ）より高いかまたは調整しきい値（Ｖｃ）に等しくなるたびに、有効な値（１）を有する前記ブースタ回路の調整信号（ＴＨＲ１）を供給するレギュレータ回路（ＴＨＤＥＴ、Ａ１）を備える
   ことを特徴とする請求項１から請求項７のいずれか一項に記載の集積回路。
9. 前記臨界しきい値が、前記調整しきい値（Ｖｃ）に等しい
   ことを特徴とする請求項８に記載の集積回路。
10. 調整信号（ＴＨＲ１）と検出信号（ＴＨＲ１）とが同一である
    ことを特徴とする請求項７から請求項９のいずれか一項に記載の集積回路。
11. 前記インジケータフラグ（ＴＨＲ２）が、前記高電圧（Ｖｈｖ）が前記臨界しきい値（Ｖｃ）に到達したことを意味する第１の値を前記フラグ（ＴＨＲ２）に提供するための第１の制御入力端子（ＳＥＴ）と、前記高電圧（Ｖｈｖ）が前記臨界しきい値（Ｖｃ）に到達しなかったことを意味する第２の値を前記フラグ（ＴＨＲ２）に提供するための第２の制御入力端子（ＲＳＥＴ）とを有するフリップフロップ（ＦＦ１）によって記憶される
    ことを特徴とする請求項１から請求項９のいずれか一項に記載の集積回路。
12. 前記フリップフロップの前記第１の制御入力端子（ＳＥＴ）が、前記検出信号（ＴＨＲ１）を受信する
    ことを特徴とする請求項７または請求項１１のいずれか一項に記載の集積回路。
13. 前記フリップフロップの前記第２の制御入力端子（ＲＳＥＴ）が、以下の、ブースタ回路を非活性化するための信号（／ＯＮ１）、及び／または集積回路をリセットするための信号（ＰＯＲ）の２つの信号の内の少なくとも１つを受信する
    ことを特徴とする請求項１１または請求項１２のいずれか一項に記載の集積回路。
14. チップカードまたは電子タグのタイプの携帯用電子体であって、
    携帯用の担体と、
    前記携帯用の担体に搭載されるか、もしくは前記携帯用の担体に統合される請求項１から請求項１３のいずれか一項に記載の集積回路（ＩＣ２）と
    を備えることを特徴とする携帯用電子体。
15. 受動型非接触式集積回路（ＩＣ２）の電気的にプログラム可能な不揮発性メモリ（ＭＥＭ）にデータ（ＤＴＷ）を書き込むための方法であって、
    −集積回路の揮発性の記憶手段（ＦＦ１）内のインジケータフラグ（ＴＨＲ２）を初期化する段階と、
    −前記メモリにデータ（ＤＴＷ）を書き込むために必要な高電圧（Ｖｈｖ）を供給する電荷蓄積ブースタ回路（ＨＶＣＴ、ＰＭＰ、ＨＧＥＮ）を活性化する（ＯＮ１＝１）段階と、
    −前記ブースタ回路を活性化した後で前記高電圧（Ｖｈｖ）が最初に臨界しきい値（Ｖｃ）に到達するときに、前記インジケータフラグ（ＴＨＲ２）の値を変更する段階と
    を有することを特徴とする方法。
16. 前記高電圧（Ｖｈｖ）が前記臨界しきい値（Ｖｃ）に到達しない限り、前記高電圧（Ｖｈｖ）が、前記メモリ（ＭＥＭ）に印加されない
    ことを特徴とする請求項１５に記載の方法。
17. 前記メモリに前記データ（ＤＴＷ）を書き込むことを目的とする所定の段階の無条件の実行段階を有すると共に、もし前記高電圧が前記所定の段階の実行の間に前記臨界しきい値（Ｖｃ）に到達しなかったことを前記フラグ（ＴＨＲ２）が示す場合、その後前記インジケータフラグ（ＴＨＲ２）の値に関する情報のメッセージ（ＷＲＩＴＥＦＡＩＬ）を送信する段階を有する
    ことを特徴とする請求項１５または請求項１６のいずれか一項に記載の方法。
18. 調整しきい値（Ｖｃ）の周辺に前記高電圧（Ｖｈｖ）を調整する段階を有する
    ことを特徴とする請求項１５から請求項１７のいずれか一項に記載の方法。
19. 前記臨界しきい値（Ｖｃ）が、前記調整しきい値（Ｖｃ）に等しい
    ことを特徴とする請求項１８に記載の方法。
20. 前記インジケータフラグ（ＴＨＲ２）が、前記高電圧（Ｖｈｖ）が前記臨界しきい値（Ｖｃ）より低いか、もしくは前記臨界しきい値（Ｖｃ）以上であるかどうかをその値が示す検出信号（ＴＨＲ１）が印加される制御入力端子（ＳＥＴ）を有するフリップフロップ（ＦＦ１）を用いて管理される
    ことを特徴とする請求項１８または請求項１９のいずれか一項に記載の方法。
21. 前記ブースタ回路が活性化されない場合、前記フリップフロップ（ＦＦ１）がリセットされる
    ことを特徴とする請求項２０に記載の方法。

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