JP2009503749A - 複製されたロジックを使用するデバッグ及びテスト方法並びにシステム - Google Patents
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Abstract
【解決手段】回路の表現がコンパイルされる。回路は複製部分と複製部分への入力を遅延させる遅延ロジックとを含む。また、回路はトリガロジックとクロック制御ロジックとを含んで回路の複製部分の実行を可能にし、トリガ条件が発生したとき一時停止する。コンパイルされた回路表現は、ハードウェアデバイスの中にプログラムされる。次に、デバッガが起動され、1又は複数のトリガリング信号が選択される。選択されたトリガリング信号の各々に対して、1又は複数のステータスが選択されてトリガ条件がセットアップされる。次に、ハードウェアデバイスが実行される。回路の複製部分はトリガ条件が発生したとき一時停止する。回路の複製部分におけるレジスタの状態とトリガ条件へ導く入力シーケンスとが記録される。記録データは、デバッグ及びテストに使用される。
【選択図】図2
Description
本出願は、2005年4月22日に提出された出願番号11/112,092の一部継続出願(CIP)である。
本発明の実施形態は、集積回路のデバッグ及びテストの分野に関し、より詳細には複製されたロジックを使用するデバッグ及びテスト集積回路に関する。
Claims (20)
- 回路の表現をコンパイルし、前記回路は複製された部分と前記複製された部分への入力を遅延させるための遅延ロジックとを有し、
1又は複数のトリガリング信号を選択し、
選択されたトリガリング信号の各々に対して1又は複数の状態を設定してトリガ条件をセットアップし、
前記回路の複製された部分における1又は複数のレジスタの1又は複数の状態と、前記トリガ条件が発生したときに前記トリガ条件へ導く入力シーケンスとを含むデータを記録し、かつ、
前記記録されたデータに基づいてテストを生成し、前記テストは前記レジスタの前記記録された状態と前記トリガ条件へ導く入力シーケンスとを含む
ことを特徴とする方法。 - 前記回路の表現はハードウェア記述言語(HDL)で記述されていることを特徴とする請求項1に記載の方法。
- 前記記録されたデータに基づいて生成するテストは、前記記録されたデータを、ソフトウェアシミュレータと互換性のあるフォーマットに変換することを含む請求項1に記載の方法。
- 前記記録されたデータをソフトウェアシミュレータと互換性のあるフォーマットに変換することは、前記記録されたデータをVHDLシミュレータと互換性のあるVHDLフォーマットへ変換することを含む請求項3に記載の方法。
- 前記記録されたデータをソフトウェアシミュレータと互換性のあるフォーマットに変換することは、前記記録されたデータをVerilogシミュレータと互換性のあるVerilogフォーマットへ変換することを含む請求項3に記載の方法。
- 前記回路が修正されたとき前記ソフトウェアシミュレータ上で前記テストを実行する段階をさらに含む請求項3に記載の方法。
- 前記回路の表現をコンパイルすることは、前記回路の表現をコンパイルしてレジスタ伝達レベルネットリストを生成することを含む請求項1に記載の方法。
- 選択されたテクノロジアーキテクチャへ前記レジスタ伝達レベルネットリストをマッピングする段階をさらに含む請求項7に記載の方法。
- 前記選択されたテクノロジアーキテクチャにおける回路を実施するための配置及びルートオペレーションを実行する段階をさらに含む請求項8に記載の方法。
- 前記レジスタ伝達レベルネットリストをプログラマブルハードウェアデバイスの中にプログラミングする段階をさらに含む請求項9に記載の方法。
- 前記回路は、前記回路の複製された部分に結合されたトリガロジック及びクロック制御ロジックをさらに含み、前記トリガ条件が発生したとき前記回路の複製された部分の実行を一時停止することを可能にする請求項10に記載の方法。
- 前記トリガ条件が発生したとき、前記回路を前記プログラマブルハードウェアデバイス上で実行し、前記回路の複製された部分を一時停止することをさらに含む請求項11に記載の方法。
- 機械によってアクセスされたとき前記機械に作動を実行させるコンテンツを含む機械アクセス可能な媒体であって、
回路の表現をコンパイルする段階であって、前記回路は複製された部分と前記複製された部分への入力を遅延させるための遅延ロジックとを有する段階と、
1又は複数のトリガリング信号を選択する段階と、
選択されたトリガリング信号の各々に対して1又は複数の状態を設定してトリガ条件をセットアップする段階と、
前記回路の複製された部分における1又は複数のレジスタの1又は複数の状態と、前記トリガ条件が発生したときに前記トリガ条件へ導く入力シーケンスとを含むデータを記録する段階と、かつ、
前記記録されたデータに基づいてテストを生成する段階であって、前記テストは前記記録された前記レジスタの状態と前記トリガ条件へ導く入力シーケンスとを含む段階と
を含むことを特徴とする媒体からなる製品。 - 前記記録されたデータに基づいて生成するテストは、前記記録されたデータを、ソフトウェアシミュレータと互換性のあるフォーマットに変換することを含む請求項13に記載の製品。
- 前記機械アクセス可能な媒体は、前記回路が修正されたときに前記ソフトウェアシミュレータ上で前記テストを実行させることを含む作動を前記機械に実行させるコンテンツをさらに含む請求項14に記載の製品。
- 前記回路の表現をコンパイルすることは、前記回路の表現をコンパイルしてレジスタ伝達レベルネットリストを生成することを含む請求項13に記載の製品。
- 前記機械アクセス可能な媒体は、前記レジスタ伝達レベルネットリストを、選択されたテクノロジアーキテクチャへマッピングすることを含む作動を前記機械に実行させるコンテンツをさらに含む請求項16に記載の製品。
- 前記機械アクセス可能な媒体は、前記選択されたテクノロジアーキテクチャにおける回路を実施するための配置及びルートオペレーションを実行する段階を含む作動を前記機械に実行させるコンテンツをさらに含む請求項17に記載の製品。
- 前記機械アクセス可能な媒体は、前記レジスタ伝達レベルネットリストをプログラマブルハードウェアデバイスの中にプログラミングする段階を含む作動を前記機械に実行させるコンテンツをさらに含む請求項18に記載の製品。
- 前記機械アクセス可能な媒体は、前記記録されたデータの解析後、前記回路の表現を再コンパイルする段階を含む作動を前記機械に実行させるコンテンツをさらに含む請求項19に記載の製品。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/195,180 | 2005-08-02 | ||
US11/195,180 US7398445B2 (en) | 2002-08-09 | 2005-08-02 | Method and system for debug and test using replicated logic |
PCT/US2006/030417 WO2007016699A2 (en) | 2005-08-02 | 2006-08-02 | Method and system for debug and test using replicated logic |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2009503749A true JP2009503749A (ja) | 2009-01-29 |
JP2009503749A5 JP2009503749A5 (ja) | 2009-08-27 |
JP5039698B2 JP5039698B2 (ja) | 2012-10-03 |
Family
ID=37488031
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008525222A Active JP5039698B2 (ja) | 2005-08-02 | 2006-08-02 | 複製されたロジックを使用するデバッグ及びテスト方法並びにシステム |
Country Status (6)
Country | Link |
---|---|
US (1) | US7398445B2 (ja) |
EP (1) | EP1913410B1 (ja) |
JP (1) | JP5039698B2 (ja) |
AT (1) | ATE469359T1 (ja) |
DE (1) | DE602006014549D1 (ja) |
WO (1) | WO2007016699A2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010527476A (ja) * | 2007-05-09 | 2010-08-12 | シノプシス インコーポレイテッド | 自動回路設計及びシミュレーションに使用するための技術 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7222315B2 (en) * | 2000-11-28 | 2007-05-22 | Synplicity, Inc. | Hardware-based HDL code coverage and design analysis |
US7213216B2 (en) * | 2002-08-09 | 2007-05-01 | Synplicity, Inc. | Method and system for debugging using replicated logic and trigger logic |
US6904576B2 (en) * | 2002-08-09 | 2005-06-07 | Synplicity, Inc. | Method and system for debugging using replicated logic |
US7904859B2 (en) * | 2007-05-09 | 2011-03-08 | Synopsys, Inc. | Method and apparatus for determining a phase relationship between asynchronous clock signals |
US7984400B2 (en) * | 2007-05-09 | 2011-07-19 | Synopsys, Inc. | Techniques for use with automated circuit design and simulations |
US7908574B2 (en) * | 2007-05-09 | 2011-03-15 | Synopsys, Inc. | Techniques for use with automated circuit design and simulations |
US8397195B2 (en) * | 2010-01-22 | 2013-03-12 | Synopsys, Inc. | Method and system for packet switch based logic replication |
US8638792B2 (en) | 2010-01-22 | 2014-01-28 | Synopsys, Inc. | Packet switch based logic replication |
EP2586128B1 (en) * | 2010-06-23 | 2019-03-06 | Altera Corporation | Rescaling |
US9495492B1 (en) * | 2015-01-05 | 2016-11-15 | Cadence Design Systems, Inc. | Implementing synchronous triggers for waveform capture in an FPGA prototyping system |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1091677A (ja) * | 1996-06-13 | 1998-04-10 | Internatl Business Mach Corp <Ibm> | シミュレーション/エミュレーションの効率を増すための論理変換方法 |
JPH10177590A (ja) * | 1996-12-18 | 1998-06-30 | Toshiba Corp | 論理回路モデルのデバッグ装置およびデバッグ方法 |
JPH11296403A (ja) * | 1997-11-18 | 1999-10-29 | Altera Corp | 向上した埋め込みロジックアナライザ |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE68928837T2 (de) * | 1988-09-07 | 1999-05-12 | Texas Instruments Inc., Dallas, Tex. | Prüf-Puffer/Register |
US5056094A (en) * | 1989-06-09 | 1991-10-08 | Texas Instruments Incorporated | Delay fault testing method and apparatus |
US5272390A (en) * | 1991-09-23 | 1993-12-21 | Digital Equipment Corporation | Method and apparatus for clock skew reduction through absolute delay regulation |
US5452239A (en) * | 1993-01-29 | 1995-09-19 | Quickturn Design Systems, Inc. | Method of removing gated clocks from the clock nets of a netlist for timing sensitive implementation of the netlist in a hardware emulation system |
US5706473A (en) * | 1995-03-31 | 1998-01-06 | Synopsys, Inc. | Computer model of a finite state machine having inputs, outputs, delayed inputs and delayed outputs |
US5923676A (en) * | 1996-12-20 | 1999-07-13 | Logic Vision, Inc. | Bist architecture for measurement of integrated circuit delays |
US6286128B1 (en) * | 1998-02-11 | 2001-09-04 | Monterey Design Systems, Inc. | Method for design optimization using logical and physical information |
EP1145159A3 (en) * | 1998-09-30 | 2002-07-10 | Cadence Design Systems, Inc. | Block based design methodology |
US6519754B1 (en) * | 1999-05-17 | 2003-02-11 | Synplicity, Inc. | Methods and apparatuses for designing integrated circuits |
US6438735B1 (en) * | 1999-05-17 | 2002-08-20 | Synplicity, Inc. | Methods and apparatuses for designing integrated circuits |
US7065481B2 (en) * | 1999-11-30 | 2006-06-20 | Synplicity, Inc. | Method and system for debugging an electronic system using instrumentation circuitry and a logic analyzer |
US6551227B1 (en) * | 1999-12-08 | 2003-04-22 | Heidelberger Druckmaschinen Ag | Device for seizing of flat material on a transporting surface |
DE10030349A1 (de) | 2000-06-20 | 2002-01-10 | Kuratorium Offis E V | Verfahren zum Analysieren der Verlustleistung bzw. der Energieaufnahme einer elektrischen Schaltung bzw. eines elektrischen Bauelementes |
US6516449B2 (en) * | 2001-04-02 | 2003-02-04 | Sun Microsystems, Inc. | Methodology to create integrated circuit designs by replication maintaining isomorphic input output and fault behavior |
US6580299B2 (en) * | 2001-04-05 | 2003-06-17 | Parthus Ireland Limited | Digital circuit for, and a method of, synthesizing an input signal |
JP2003099495A (ja) * | 2001-09-25 | 2003-04-04 | Fujitsu Ltd | 集積回路の設計システム、集積回路の設計方法およびプログラム |
US6687882B1 (en) * | 2002-01-31 | 2004-02-03 | Synplicity, Inc. | Methods and apparatuses for non-equivalence checking of circuits with subspace |
US6904576B2 (en) * | 2002-08-09 | 2005-06-07 | Synplicity, Inc. | Method and system for debugging using replicated logic |
US7266489B2 (en) * | 2003-04-28 | 2007-09-04 | International Business Machines Corporation | Method, system and program product for determining a configuration of a digital design by reference to an invertible configuration database |
US7055117B2 (en) * | 2003-12-29 | 2006-05-30 | Agere Systems, Inc. | System and method for debugging system-on-chips using single or n-cycle stepping |
-
2005
- 2005-08-02 US US11/195,180 patent/US7398445B2/en active Active
-
2006
- 2006-08-02 JP JP2008525222A patent/JP5039698B2/ja active Active
- 2006-08-02 EP EP06800744A patent/EP1913410B1/en active Active
- 2006-08-02 DE DE602006014549T patent/DE602006014549D1/de active Active
- 2006-08-02 WO PCT/US2006/030417 patent/WO2007016699A2/en active Application Filing
- 2006-08-02 AT AT06800744T patent/ATE469359T1/de not_active IP Right Cessation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1091677A (ja) * | 1996-06-13 | 1998-04-10 | Internatl Business Mach Corp <Ibm> | シミュレーション/エミュレーションの効率を増すための論理変換方法 |
JPH10177590A (ja) * | 1996-12-18 | 1998-06-30 | Toshiba Corp | 論理回路モデルのデバッグ装置およびデバッグ方法 |
JPH11296403A (ja) * | 1997-11-18 | 1999-10-29 | Altera Corp | 向上した埋め込みロジックアナライザ |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010527476A (ja) * | 2007-05-09 | 2010-08-12 | シノプシス インコーポレイテッド | 自動回路設計及びシミュレーションに使用するための技術 |
Also Published As
Publication number | Publication date |
---|---|
ATE469359T1 (de) | 2010-06-15 |
US7398445B2 (en) | 2008-07-08 |
DE602006014549D1 (de) | 2010-07-08 |
WO2007016699A3 (en) | 2007-03-29 |
EP1913410A2 (en) | 2008-04-23 |
EP1913410B1 (en) | 2010-05-26 |
US20060259834A1 (en) | 2006-11-16 |
WO2007016699A2 (en) | 2007-02-08 |
JP5039698B2 (ja) | 2012-10-03 |
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Legal Events
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