JP2003099495A - 集積回路の設計システム、集積回路の設計方法およびプログラム - Google Patents

Abstract

(57)【要約】 【課題】 集積回路設計におけるレイアウト設計工程に
要する時間を短縮することができるようにする。 【解決手段】 タイミング検証部２でのタイミング検証
の結果に応じて、回路修正部５にて集積回路の回路情報
を修正し、遅延推定部６により修正された回路情報に係
る回路をモデル化して遅延情報を推定し、集積回路の回
路情報および遅延情報を情報更新部７にて更新し再びタ
イミング検証を行うようにして、従来の設計手法では必
須であった修正された回路情報でのレイアウト設計を行
うことなく、修正された回路のタイミング解析・検証を
行い、集積回路設計におけるレイアウト設計を行う回数
を減少し、レイアウト設計に要する時間を短縮すること
で、レイアウト設計工程（レイアウト設計、タイミング
解析・検証およびタイミング調整）に要する時間を短縮
することができるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路の設計シ
ステム、集積回路の設計方法およびプログラムに関し、
特に、集積回路のレイアウト設計工程において、集積回
路のタイミング解析および調整を行う集積回路の設計シ
ステムに用いて好適なものである。

【０００２】

【従来の技術】近年、集積回路の設計作業においては、
集積回路の大規模化、高速化およびプロセスの微細化に
伴って、集積回路を構成する各回路素子（論理ゲート
等）のチップ上での配置および回路素子間の配線を設計
するレイアウト設計が複雑化してきた。レイアウト設計
では、ハードウェア記述言語等を用いて記述された論理
イメージの回路接続情報に基づいて、実際のチップ上で
の物理的レイアウト、すなわち各回路素子の配置および
回路素子間の配線の設計を行っていた。また、レイアウ
ト設計は、通常、ソフトウェア等を用いて行われてい
た。

【０００３】そして、レイアウト設計された回路を構成
する回路素子およびその回路素子間の配線を示すネット
リスト等の情報に基づいて、回路の正常動作を妨げるタ
イミングエラーがレイアウト設計された回路に存在する
か否かをタイミング解析し検証していた。

【０００４】ここで、タイミングエラーについて図５お
よび図６に基づいて説明する。図５は、タイミングエラ
ーを説明するための回路模式図であり、図６は、上記図
５に示す回路の動作の一例を示すタイミングチャートで
ある。

【０００５】図５において、４１、４３は、Ｄフリップ
フロップ（以下、「ＤＦＦ」と称す。）であり、４２は
加算、乗算等の論理演算を行うための組み合わせ回路で
ある。ＤＦＦ４１に入力される信号ＤＴ１は、クロック
信号ＣＬＫの立ち上がりに同期してＤＦＦ４１から信号
ＤＴ２として出力される（例えば、図６の時刻Ｔ₁₂）。
信号ＤＴ２は、組み合わせ回路４２に入力され、組み合
わせ回路４２にて所定の論理演算が施される。そして、
組み合わせ回路４２による演算結果が、信号ＤＴ３とし
て出力され、ＤＦＦ４３に入力される。

【０００６】このとき、組み合わせ回路４２から出力さ
れた信号ＤＴ３がＤＦＦ４３に供給される時刻は、ＤＦ
Ｆ４１から信号ＤＴ２が出力された時刻に対して遅延
（遅延時間）が生じる。これは、組み合わせ回路４２に
よる演算処理や、組み合わせ回路４２を介してＤＦＦ４
１とＤＦＦ４３との間で信号の伝播経路となる配線等に
よるものである。

【０００７】また、一般に、同期信号（クロック信号
等）に同期して、入力信号を取り込むＤＦＦ等の順序回
路では、入力信号を取り込む時刻より以前に、入力信号
を確定させ維持すべき時間としてセットアップ時間Ｔ_s
が規定されている。また同様に、順序回路では、入力信
号を取り込む時刻において入力信号を取り込んだ後、入
力信号の変化を禁止し維持すべき時間としてホールド時
間Ｔ_hが規定されている。そして、これらの規定された
時間Ｔ_s、Ｔ_hを満足することができない場合をタイミン
グエラーと呼び、特に、セットアップ時間Ｔ_sの規定に
違反する場合をセットアップエラーと呼び、ホールド時
間Ｔ_hの規定に違反する場合をホールドエラーと呼ぶ。

【０００８】以下に、図６を用いてタイミングエラーに
ついて詳細に説明する。なお、図６において、信号ＣＬ
Ｋ、ＤＴ１、ＤＴ２は、図５にそれぞれ示した信号と同
じである。また、信号ＤＴ３−Ａ〜ＤＴ３−Ｃは、図５
に示した信号ＤＴ３の一例をそれぞれ示すものであり、
信号ＤＴ３−Ａは、信号ＤＴ３がタイミングエラーにな
らない場合を示している。また、信号ＤＴ３−Ｂは、信
号ＤＴ３がタイミングエラー（セットアップエラー）に
なる場合を示し、信号ＤＴ３−Ｃは、信号ＤＴ３がタイ
ミングエラー（ホールドエラー）になる場合を示してい
る。

【０００９】例えば、図６の信号ＤＴ３−Ａに示すよう
に、図５に示すＤＦＦ４１とＤＦＦ４３との間での信号
の伝播により生じた遅延時間が、ＤＦＦ４３のホールド
時間Ｔ_hより長く、クロック周期ＴとＤＦＦ４３のセッ
トアップ時間Ｔ_sとの差（Ｔ−Ｔ_s）より短いとする。こ
のとき、信号ＤＴ３−Ａはホールド時間Ｔ_h以降、次の
クロック信号ＣＬＫの立ち上がり時刻Ｔ₁₃に対するセッ
トアップ時間Ｔ_s以前に変化する。したがって、図５に
示す回路にはタイミングエラーは存在せず、正常に動作
する。

【００１０】一方、図６の信号ＤＴ３−Ｂに示すよう
に、ＤＦＦ４１とＤＦＦ４３との間での信号の伝播によ
り生じた遅延時間が、クロック周期ＴとＤＦＦ４３のセ
ットアップ時間Ｔ_sとの差（Ｔ−Ｔ_s）より長い場合に
は、信号ＤＴ３−Ｂが変化する時刻は、時刻Ｔ₁₃に対す
るセットアップ時間Ｔ_sの規定を満足しない。すなわ
ち、ＤＦＦ４１から出力された信号（データ）が、次段
に接続されたＤＦＦ４３に伝播されるのが遅すぎる。し
たがって、図５に示す回路には、タイミングエラー（セ
ットアップエラー）が存在することになる。

【００１１】また、図６の信号ＤＴ３−Ｃに示すよう
に、ＤＦＦ４１とＤＦＦ４３との間での信号の伝播によ
り生じた遅延時間が、ＤＦＦ４３のホールド時間Ｔ_hよ
り短い場合には、信号ＤＴ３−Ｃは時刻Ｔ₁₂に対するホ
ールド時間Ｔ_h内に変化し、ホールド時間Ｔ_hの規定を満
足しない。すなわち、ＤＦＦ４１から出力された信号
（データ）が、次段に接続されたＤＦＦ４３に伝播され
るのが早すぎる。したがって、図５に示す回路には、タ
イミングエラー（ホールドエラー）が存在することにな
る。

【００１２】したがって、集積回路の設計においては、
レイアウト設計された回路のタイミング解析による検証
の結果、上述したようなタイミングエラーがレイアウト
設計された回路に存在する場合には、タイミングエラー
が解消されるようにタイミング調整を行っていた。上記
タイミング調整では、回路素子の配置および配線を変更
したり、回路構成を変更（バッファの挿入等）したりし
ていた。

【００１３】上記タイミング調整は、タイミング解析に
よる検証で確認されたセットアップエラーおよびホール
ドエラー毎にそれぞれ行われていた。また、上記タイミ
ング調整は、一般に、他の回路に影響を与えずに単独で
解消することが困難なセットアップエラーを解消するよ
うにタイミング調整した後、ホールドエラーを解消する
ようにタイミング調整していた。

【００１４】

【発明が解決しようとする課題】しかしながら、従来の
集積回路の設計手法においては、上述のようにタイミン
グ解析による検証で確認されたセットアップエラーおよ
びホールドエラーを解消するようにそれぞれタイミング
調整するたびに、レイアウト設計およびタイミング解析
による検証を再び行わなければならなかった。

【００１５】すなわち、従来の集積回路の設計手法によ
り、集積回路を構成する各回路素子のチップ上での配置
および回路素子間の配線を最終的に決定するレイアウト
設計工程では、１回目のレイアウト設計→１回目のタイ
ミング解析・検証→１回目のタイミング調整（セットア
ップエラー調整）→２回目のレイアウト設計→２回目の
タイミング解析・検証→２回目のタイミング調整（ホー
ルドエラー調整）→３回目のレイアウト設計→３回目の
タイミング解析・検証と処理作業を行わなければならな
かった。しかも、近年の集積回路の大規模化（１つの集
積回路を構成するゲート数の増加）により、レイアウト
設計は、ソフトウェア等を用いて行ったとしても多大な
時間を要する。

【００１６】さらに、３回目のタイミング解析・検証に
て、２回目のタイミング調整（ホールドエラー調整）に
おいて発生した新たなセットアップエラーが確認された
場合には、再び１回目のタイミング調整（セットアップ
エラー調整）以降の処理作業を行わねばならなかった。
そのため、従来のレイアウト設計工程では、レイアウト
設計された回路にタイミングエラーが存在しなくなるま
で、レイアウト設計、タイミング解析による検証および
タイミング調整を繰り返し行わねばならなかった。

【００１７】したがって、集積回路の設計作業におい
て、全てのタイミングエラーを解消（収束）させ、集積
回路を構成する各回路素子のチップ上での配置および回
路素子間の配線を設計するレイアウト設計工程には多大
な時間を要してしまうという問題があった。

【００１８】本発明は、このような問題を解決するため
になされたものであり、集積回路設計におけるレイアウ
ト設計工程に要する時間を短縮することができるように
することを目的とする。

【００１９】

【課題を解決するための手段】本発明の集積回路の設計
システムは、集積回路のタイミング検証を行うタイミン
グ検証手段と、上記集積回路の回路情報を修正する回路
修正手段と、上記集積回路の遅延情報を推定する遅延推
定手段と、上記集積回路の回路情報および遅延情報を更
新し供給する情報更新手段とを備える。上記タイミング
検証手段により確認されたタイミングエラーを解消する
ために回路修正手段にて回路情報を修正した際に、上記
遅延推定手段は、レイアウト設計を行うことなく、上記
修正された回路情報から遅延情報を推定する。さらに、
上記修正された回路情報および推定された遅延情報に基
づいて、上記集積回路の回路情報および遅延情報が上記
情報更新手段により更新され、タイミング検証手段に供
給される。

【００２０】上記のように構成した本発明によれば、タ
イミングエラーを解消するために修正した回路情報から
遅延情報が直ちに推定されるので、従来の設計手法では
遅延情報を得るために必須であった回路情報の修正後の
レイアウト設計を行うことなく、タイミング解析による
検証を行うことができるようになる。

【００２１】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の一実施形態による
集積回路の設計システムを適用した回路設計システムの
一構成例を示すブロック図である。図１に示す回路設計
システムは、レイアウト設計された回路のタイミング解
析、検証およびタイミング調整を行うものである。

【００２２】図１において、情報入力部１は、本回路設
計システムにてタイミング解析、検証およびタイミング
調整するレイアウト設計された集積回路のネットリスト
および遅延情報を入力するためのものである。ここで、
上記ネットリストは、集積回路を構成する回路素子（論
理ゲート等）および回路素子間の配線に関する情報を論
理イメージで示した回路情報である。また、上記遅延情
報は、回路素子そのものの遅延に関する情報、および回
路素子間の配線に係る配線長に依存する抵抗成分、容量
成分（配線容量、寄生容量等）、遅延時間成分（伝播信
号のなまりの影響等）を示したものである。

【００２３】タイミング検証部２は、タイミング解析部
３および判定部４により構成される。タイミング解析部
３は、情報入力部１または情報更新部７より供給される
集積回路のネットリストおよび遅延情報を用いて、タイ
ミング解析を行う。判定部４は、タイミング解析部３か
ら供給されるタイミング解析結果に基づいて、集積回路
にタイミングエラー（セットアップエラー、ホールドエ
ラー）が存在するか否かを判定する。

【００２４】回路修正部５は、判定部４の判定結果に応
じて、タイミングエラーを解消するように集積回路のネ
ットリスト（回路素子の構成および回路素子間の配線）
に修正を施し、タイミング調整を行う。遅延推定部６
は、回路修正部５にて施された集積回路に対する修正内
容に従い、新たにレイアウト設計を行うことなく遅延情
報を推定する。

【００２５】情報更新部７は、回路修正部５にて施され
た集積回路に対する修正内容、および遅延推定部６にて
推定された遅延情報に基づいて、タイミング解析部３に
て用いられた集積回路のネットリストおよび遅延情報を
更新する。情報出力部８は、タイミングエラーを解消す
るための処理が終了したとタイミング検証部２により判
断された集積回路のネットリストおよび遅延情報を出力
するためのものである。

【００２６】次に、回路設計システムの動作について説
明する。図２は、上記図１に示した回路設計システムの
動作を示すフローチャートである。

【００２７】まず、ステップＳ１にて、レイアウト設計
された集積回路のネットリストおよび遅延情報を情報入
力部１より入力する。この情報入力部１より入力される
集積回路のネットリストおよび遅延情報は、供給される
クロック信号の周期で集積回路を動作させるために、集
積回路での物理的な信号（データ）の遅延によるセット
アップエラーが存在しないように既にタイミング調整さ
れたものである。すなわち、情報入力部１より入力され
る集積回路のネットリストおよび遅延情報は、一度レイ
アウト設計およびタイミング解析・検証を行い、セット
アップエラーを解消するためのタイミング調整が施され
ている。

【００２８】次に、ステップＳ２にて、タイミング検証
部２内のタイミング解析部３は、上記ステップＳ１にお
いて情報入力部１より入力された集積回路のネットリス
トおよび遅延情報を用いてタイミング解析を行う。さら
に、タイミング解析部３は、タイミング解析結果を判定
部４に供給する。上記タイミング解析結果には、集積回
路内のフリップフロップ間の信号伝播時間およびタイミ
ングエラー情報（セットアップエラー情報およびホール
ドエラー情報）等が含まれる。

【００２９】ここで、上述したようにステップＳ１にて
入力される集積回路のネットリストおよび遅延情報は、
セットアップエラーを解消するためのタイミング調整が
施されているものである。したがって、ステップＳ２で
は、実際にはタイミングエラー情報としてホールドエラ
ー情報のみが判定部４に供給される。

【００３０】ステップＳ３にて、タイミング検証部２内
の判定部４は、ステップＳ２においてタイミング解析部
３から供給されたタイミング解析結果に基づいて、ホー
ルドエラーが集積回路に存在するか否かを判定する。上
記判定の結果、ホールドエラーが集積回路に存在しない
と判定された場合にはステップＳ４に進み、タイミング
検証部２は、上記ステップＳ１において入力された集積
回路のネットリストおよび遅延情報を情報出力部８を介
して出力し処理を終了する。

【００３１】一方、上記ステップＳ３での判定の結果、
ホールドエラーが集積回路に存在すると判定部４により
判定された場合には、ステップＳ５に進む。ステップＳ
５にて、回路修正部５は、ホールドエラー情報に基づい
て、ホールドエラーが発生する信号の伝播経路（配線）
に、信号を遅延させるための回路素子（バッファ）を挿
入するようにネットリストを修正してタイミング調整
（ホールドエラー調整）を施す。これにより、集積回路
に存在するホールドエラーを解消する。このステップＳ
５では、上記ステップＳ３において、ホールドエラーと
判定された全ての信号伝播経路（配線）に対してタイミ
ング調整を施す。なお、上記タイミング調整（ホールド
エラー調整）は、ネットリストを修正するのみでレイア
ウト設計は行わない。

【００３２】なお、上記ステップＳ５において施される
タイミング調整（ホールドエラー調整）は、異なる遅延
時間を有する複数の種類のバッファから何れか１つの適
切なバッファを選択し挿入するようにネットリストを修
正しても良いし、一定の遅延時間を有するバッファを適
切な数だけ挿入するようにネットリストを修正しても良
いし、これらを併用しても良い。

【００３３】次に、ステップＳ６にて、遅延推定部６
は、上記ステップＳ５において施されたタイミング調整
（ホールドエラー調整）によりネットリストが修正され
た回路部分をモデル化し、遅延情報を推定する。なお、
この遅延情報を推定するためのモデル化についての詳細
は後述する。

【００３４】ステップＳ７にて、情報更新部７は、上記
ステップＳ５において施されたタイミング調整（ホール
ドエラー調整）によるネットリストの修正内容、および
上記ステップＳ６において推定された遅延情報と挿入す
るバッファの遅延情報とに基づいて、上記ステップＳ２
でのタイミング解析に用いられた集積回路のネットリス
トおよび遅延情報を更新する。これにより、タイミング
調整（ホールドエラー調整）により修正された結果が、
集積回路のネットリストおよび遅延情報に反映される。

【００３５】次に、ステップＳ８にて、タイミング解析
部３は、上記ステップＳ７において更新された集積回路
のネットリストおよび遅延情報を用いてタイミング解析
を行い、タイミング解析結果を判定部４に供給する。こ
のステップＳ８では、タイミング解析結果として、集積
回路内のフリップフロップ間の信号伝播時間およびタイ
ミングエラー情報（セットアップエラー情報およびホー
ルドエラー情報）等が判定部４に供給される。

【００３６】ステップＳ９にて、判定部４は、ステップ
Ｓ８においてタイミング解析部３から供給されたタイミ
ング解析結果に基づいて、セットアップエラーが集積回
路に存在するか否かを判定する。上記判定の結果、セッ
トアップエラーが集積回路に存在すると判定された場合
には、ステップＳ１０に進む。

【００３７】ステップＳ１０にて、回路修正部５は、セ
ットアップエラー情報に基づいて、セットアップエラー
が発生する信号の伝播経路（配線）上に挿入するバッフ
ァを削除するようにネットリストを自動で修正する。こ
の削除されるバッファは、上記ステップＳ５においてホ
ールドエラーを解消するために挿入するようにしたバッ
ファである。これにより、上記ステップＳ５でのバッフ
ァ挿入により発生した集積回路のセットアップエラーを
解消する。なお、セットアップエラーが発生する信号の
伝播経路（配線）上に複数のバッファが挿入されている
場合には、全てのバッファを削除するようにしても良い
し、一部のバッファを削除するようにしても良い。

【００３８】次に、ステップＳ１１にて、遅延推定部６
は、上記ステップＳ６と同様にして、上記ステップＳ１
０においてバッファを削除するようにした回路部分をモ
デル化し、遅延情報を推定する。

【００３９】ステップＳ１２にて、情報更新部７は、上
記ステップＳ１０でのネットリストの修正内容（バッフ
ァの削除）、および上記ステップＳ１１において推定さ
れた遅延情報と挿入するバッファの遅延情報とに基づい
て、上記ステップＳ８においてタイミング解析する際に
用いた集積回路のネットリストおよび遅延情報を更新
し、ステップＳ８に戻る。これにより、上記ステップＳ
１０にてネットリストを修正した結果が、集積回路のネ
ットリストおよび遅延情報に反映される。

【００４０】そして、上記ステップＳ８〜ステップＳ１
２の処理を、上記ステップＳ９にてセットアップエラー
が集積回路に存在しないと判定部４により判定されるま
で繰り返す。

【００４１】上記ステップＳ９にて、セットアップエラ
ーが集積回路に存在しないと判定部４により判定された
場合には、ステップＳ１３に進み、タイミング検証部２
は、更新された集積回路のネットリストおよび遅延情報
を情報出力部８を介して出力し処理を終了する。その
後、修正を終えたネットリストによりレイアウトを実施
する。（その際、事前に見積もりのタイミング検証を実
施しているので、タイミングエラーの発生率は低い。）

【００４２】なお、上記図２に示す動作においては、ホ
ールドエラーを解消するためのバッファを挿入する（ス
テップＳ５）ことにより新たなセットアップエラーが発
生した場合には、上記ステップＳ１０において挿入した
バッファを削除する。したがって、上記ステップＳ５に
おいて解消したホールドエラーが再び発生することが考
えられるが、ホールドエラーが再び発生した場合には、
バッファの挿入位置等を指示したりすることにより変更
し、再び図２に示す動作を行えば良い。

【００４３】図３（ａ）〜（ｄ）は、遅延推定部６が遅
延情報を推定する（見積る）際の遅延回路モデルの一例
を示す図である。図３（ａ）〜（ｄ）において、３１お
よび３２は、それぞれトランジスタで構成される回路素
子（セル）であり、ＢＦ１、ＢＦ２、ＢＦ３はタイミン
グ調整する（信号を遅延させる）ために挿入された回路
素子（バッファ）である。なお、信号は回路素子３１か
ら回路素子３２に伝播するものとする。

【００４４】上述したように遅延情報には、配線による
抵抗成分、容量成分および遅延時間成分を有する。遅延
推定部６は、図３（ａ）〜（ｄ）に示すように、各回路
素子間毎に、各回路素子間を接続する配線による抵抗成
分と容量成分とを、１つの抵抗と２つの容量とにより表
し、各回路素子間の配線をモデル化する。

【００４５】上記１つの抵抗は、信号の伝播経路（配
線）上に直列に接続される。また、上記２つの容量は、
信号の伝播経路（配線）と、基準電圧ＶＳＳの電源層あ
るいは配線との間にそれぞれ並列に接続され、一方の容
量は、抵抗の一端側に接続され、他方の容量は、抵抗の
他端側に接続される。なお、図３（ａ）〜（ｄ）におい
て、抵抗および容量の符号に付した括弧内は、抵抗が示
す抵抗成分の抵抗値、容量が示す容量成分の容量値をそ
れぞれ示すものとする。

【００４６】バッファが挿入されていないとき＜図３
（ａ）＞ （元の回路の場合）遅延推定部６は、図３（ａ）に示す
ように、回路素子３１と回路素子３２とを接続する配線
の抵抗成分および容量成分を、抵抗値ｒの抵抗Ｒ、容量
値ｃ１の容量Ｃ１、および容量値ｃ２の容量Ｃ２により
表し、回路素子間の配線をモデル化する。なお、回路素
子３１と回路素子３２とを接続する配線の配線長や配線
を伝播することによる信号のなまり等による遅延時間成
分はＴである。

【００４７】挿入するようにしたバッファＢＦ１が回
路素子３２に仮想的に重なって配置されるとしたとき＜
図３（ｂ）＞ （挿入するバッファが回路素子３２の近傍に配置される
と予め仮定した場合、あるいは回路素子３２側にバッフ
ァを挿入するように指示可能な場合）遅延推定部６は、
図３（ｂ）に示すように、回路素子３１と回路素子（バ
ッファ）ＢＦ１とを接続する配線の抵抗成分および容量
成分を、抵抗値ｒの抵抗Ｒ、容量値ｃ１の容量Ｃ１、お
よび容量値ｃ２の容量Ｃ２により表し、回路素子３１と
回路素子ＢＦ１とを接続する配線をモデル化する。ま
た、回路素子３１と回路素子ＢＦ１とを接続する配線の
遅延時間成分をＴとする。すなわち、回路素子３１と回
路素子ＢＦ１とを接続する配線は、図３（ａ）に示した
回路素子３１と回路素子３２とを接続する配線と等価で
あるとする。

【００４８】また、遅延推定部６は、回路素子ＢＦ１と
回路素子３２とを接続する配線の抵抗成分および容量成
分を、抵抗Ｒｍおよび２つの容量Ｃｍ１、Ｃｍ２により
表し、回路素子ＢＦ１と回路素子３２とを接続する配線
をモデル化する。このとき、遅延推定部６は、抵抗Ｒｍ
の抵抗値は０とし、容量Ｃｍ１の容量値ｃｍ１は、回路
素子３２の入力端子の容量値とし、容量Ｃｍ２の容量値
は０とする。また、回路素子ＢＦ１と回路素子３２とを
接続する配線の遅延時間成分は０とする。

【００４９】挿入するようにしたバッファＢＦ１が回
路素子３１に仮想的に重なって配置されるとしたとき＜
図３（ｃ）＞ （挿入するバッファが回路素子３１の近傍に配置される
と予め仮定した場合、あるいは回路素子３１側にバッフ
ァを挿入するように指示可能な場合）遅延推定部６は、
図３（ｃ）に示すように、回路素子３１と回路素子ＢＦ
１とを接続する配線の抵抗成分および容量成分を、抵抗
Ｒｍ’および２つの容量Ｃｍ１’、Ｃｍ２’により表
し、回路素子３１と回路素子ＢＦ１とを接続する配線を
モデル化する。このとき、遅延推定部６は、抵抗Ｒｍ’
の抵抗値は０とし、容量Ｃｍ１’の容量値ｃｍ１’は、
回路素子ＢＦ１の入力端子の容量値とし、容量Ｃｍ２’
の容量値は０とする。また、回路素子３１と回路素子Ｂ
Ｆ１とを接続する配線の遅延時間成分は０とする。ま
た、遅延推定部６は、回路素子ＢＦ１と回路素子３２と
を接続する配線は、図３（ａ）に示した回路素子３１と
回路素子３２とを接続する配線と等価であるとする。

【００５０】挿入バッファが２個存在し、回路素子３
２に仮想的に重なって配置されるとしたとき＜図３
（ｄ）＞ （挿入するバッファが回路素子３２の近傍に配置される
と予め仮定した場合、あるいは回路素子３２側にバッフ
ァを挿入するように指示可能な場合）遅延推定部６は、
図３（ｄ）に示すように、回路素子３１と回路素子ＢＦ
２とを接続する配線は、図３（ａ）に示した回路素子３
１と回路素子３２とを接続する配線と等価であるとす
る。

【００５１】また、遅延推定部６は、回路素子ＢＦ２と
回路素子ＢＦ３とを接続する配線の抵抗成分および容量
成分を、抵抗Ｒｍ１および２つの容量Ｃｍ３、Ｃｍ４に
より表し、回路素子ＢＦ２と回路素子ＢＦ３とを接続す
る配線をモデル化する。同様に、遅延推定部６は、回路
素子ＢＦ３と回路素子３２とを接続する配線の抵抗成分
および容量成分を、抵抗Ｒｍ２および２つの容量Ｃｍ
５、Ｃｍ６により表し、回路素子ＢＦ３と回路素子３２
とを接続する配線をモデル化する。

【００５２】このとき、遅延推定部６は、抵抗Ｒｍ１、
Ｒｍ２の抵抗値はそれぞれ０とし、容量Ｃｍ４、Ｃｍ６
の容量値は０とする。また、容量Ｃｍ３の容量値ｃｍ３
は、回路素子ＢＦ３の入力端子の容量値とし、容量Ｃｍ
５の容量値ｃｍ５は、回路素子３２の入力端子の容量値
とする。回路素子ＢＦ２と回路素子ＢＦ３とを接続する
配線、および回路素子ＢＦ２と回路素子ＢＦ３とを接続
する配線の遅延時間成分はそれぞれ０とする。

【００５３】このように遅延推定部６は、バッファの挿
入位置およびバッファの挿入個数に応じて、挿入された
バッファに係る各回路素子間の配線をモデル化した上記
図３（ａ）〜（ｄ）に示すような遅延見積りモデルを作
成し、遅延情報を推定するので、タイミング調整後にレ
イアウト設計を行うことなく遅延情報を更新することが
できる。したがって、従来はタイミング調整に必ず行わ
ねばならなかったレイアウト設計を行わずにタイミング
解析・検証を行うことができる。

【００５４】なお、上記図３においては、遅延見積りモ
デルの一例として、バッファが挿入されていないと
き、挿入するようにしたバッファが回路素子３２に仮
想的に重なって配置されるとしたとき、挿入するよう
にしたバッファが回路素子３１に仮想的に重なって配置
されるとしたとき、および挿入バッファが２個存在し
回路素子３２に仮想的に重なって配置されるとしたとき
についてそれぞれ示しているが、挿入バッファが２個存
在し回路素子３１に仮想的に重なって配置されると仮定
したときや、挿入バッファが３個以上のときについて
は、上述した〜と同様にモデル化すれば良い。

【００５５】このように修正されたネットリストに応じ
た遅延回路モデルを用いて遅延情報を推定し、タイミン
グ解析を行うことにより、修正されたネットリストでの
レイアウト設計を行い遅延情報を取得してタイミング解
析を行ったときとほぼ同様の解析結果が得られる。本発
明の発明者が行った遅延回路モデルを用いて推定した遅
延情報でのタイミング解析と、レイアウト設計を行い取
得した遅延情報でのタイミング解析との解析結果は、９
０％以上一致する。

【００５６】以上、詳しく説明したように本実施形態に
よれば、供給された集積回路のネットリストおよび遅延
情報を用いたタイミング検証部２でのタイミング検証に
よりタイミングエラーが確認されたときには、回路修正
部５は、上記タイミングエラーを解消するようにネット
リストを修正する。さらに、遅延推定部６は、修正され
たネットリストでのレイアウト設計を行うことなく、修
正されたネットリストに係る回路をモデル化することに
より遅延情報を推定する。そして、修正されたネットリ
ストおよび推定した遅延情報に基づいて、集積回路のネ
ットリストおよび遅延情報を情報更新部７にて更新し
て、タイミング検証部２にて再びタイミング検証を行
う。

【００５７】これにより、遅延推定部６にて、あたかも
レイアウト設計を行ったようにして、修正されたネット
リストに係る回路をモデル化することにより修正された
ネットリストでの遅延情報を直ちに推定することがで
き、従来の設計手法では遅延情報を得るために必須であ
った修正されたネットリストでのレイアウト設計を行う
ことなく、修正されたネットリストに係る回路のタイミ
ング解析による検証を行うことができる。したがって、
集積回路設計におけるレイアウト設計を行う回数を減少
させる、すなわち集積回路設計におけるレイアウト設計
に要する時間を短縮することで、レイアウト設計、タイ
ミング解析・検証およびタイミング調整を行うレイアウ
ト設計工程に要する時間を短縮することができる。

【００５８】例えば、上記図２に示した集積回路の設計
システムの動作では、従来の設計手法では、ステップＳ
７およびステップＳ１２にて遅延情報を更新するために
少なくとも２回はレイアウト設計を行わなければならな
かったが、本実施形態によれば、１回もレイアウト設計
を行うことなく、遅延情報を更新することができる。

【００５９】なお、以上に説明した本実施形態の集積回
路の設計システムは、コンピュータのＣＰＵあるいはＭ
ＰＵ、ＲＡＭ、ＲＯＭなどで構成できるものであり、Ｒ
ＡＭやＲＯＭに記憶されたプログラムが動作することに
よって実現でき、上記プログラムは本発明の実施形態に
含まれる。また、コンピュータが上記機能を果たすよう
に動作させるプログラムを、例えばＣＤ−ＲＯＭのよう
な記録媒体に記録し、コンピュータに読み込ませること
によって実現できるものであり、上記プログラムを記録
した記録媒体は本発明の実施形態に含まれる。上記プロ
グラムを記録する記録媒体としては、ＣＤ−ＲＯＭ以外
に、フレキシブルディスク、ハードディスク、磁気テー
プ、光磁気ディスク、不揮発性メモリカード等を用いる
ことができる。

【００６０】また、コンピュータが供給されたプログラ
ムを実行することにより上述の実施形態の機能が実現さ
れるだけでなく、そのプログラムがコンピュータにおい
て稼働しているＯＳ（オペレーティングシステム）ある
いは他のアプリケーションソフト等と共同して上述の実
施形態の機能が実現される場合や、供給されたプログラ
ムの処理の全てあるいは一部がコンピュータの機能拡張
ボードや機能拡張ユニットにより行われて上述の実施形
態の機能が実現される場合も、かかるプログラムは本発
明の実施形態に含まれる。また、本発明をネットワーク
環境で利用するべく、全部あるいは一部のプログラムが
他のコンピュータで実行されるようになっていても良
い。

【００６１】例えば、本実施形態に示した集積回路の設
計システムは、図４に示すようなコンピュータ機能５０
を有し、そのＣＰＵ５１により本実施形態での動作が実
施される。

【００６２】コンピュータ機能５０は、上記図４に示す
ように、ＣＰＵ５１と、ＲＯＭ５２と、ＲＡＭ５３と、
キーボード（ＫＢ）５９のキーボードコントローラ（Ｋ
ＢＣ）５５と、表示部としてのＣＲＴディスプレイ（Ｃ
ＲＴ）６０のＣＲＴコントローラ（ＣＲＴＣ）５６と、
ハードディスク（ＨＤ）６１およびフレキシブルディス
ク（ＦＤ）６２のディスクコントローラ（ＤＫＣ）５７
と、ネットワークインタフェースカード（ＮＩＣ）５８
とが、システムバス５４を介して互いに通信可能に接続
された構成としている。

【００６３】ＣＰＵ５１は、ＲＯＭ５２あるいはＨＤ６
１に記憶されたソフトウェア（プログラム）、あるいは
ＦＤ６２より供給されるソフトウェア（プログラム）を
実行することで、システムバス５４に接続された各構成
部を総括的に制御する。すなわち、ＣＰＵ５１は、上述
したような動作を行うための処理プログラムを、ＲＯＭ
５２、あるいはＨＤ６１、あるいはＦＤ６２から読み出
して実行することで、本実施形態での動作を実現するた
めの制御を行う。

【００６４】ＲＡＭ５３は、ＣＰＵ５１の主メモリある
いはワークエリア等として機能する。ＫＢＣ５５は、Ｋ
Ｂ５９や図示していないポインティングデバイス等から
の指示入力を制御する。ＣＲＴＣ５６は、ＣＲＴ６０の
表示を制御する。ＤＫＣ５７は、ブートプログラム、種
々のアプリケーション、ユーザファイル、ネットワーク
管理プログラム、および本実施形態における上記処理プ
ログラム等を記憶するＨＤ６１およびＦＤ６２とのアク
セスを制御する。ＮＩＣ５８はネットワーク６３上の他
の装置と双方向にデータをやりとりする。

【００６５】なお、上記実施形態は、何れも本発明を実
施するにあたっての具体化のほんの一例を示したものに
過ぎず、これらによって本発明の技術的範囲が限定的に
解釈されてはならないものである。すなわち、本発明は
その技術思想、またはその主要な特徴から逸脱すること
なく、様々な形で実施することができる。本発明の諸態
様を付記として以下に示す。

【００６６】（付記１）集積回路の回路構成を示す回路
情報および遅延情報に基づいて、上記集積回路のタイミ
ング検証を行うタイミング検証手段と、上記タイミング
検証手段により確認されたタイミングエラーに応じて、
上記回路情報を修正する回路修正手段と、上記回路修正
手段により修正された回路情報でのレイアウト設計を行
うことなく、上記修正された回路情報から遅延情報を推
定する遅延推定手段と、上記回路修正手段により修正さ
れた回路情報および上記遅延推定手段により推定された
遅延情報に基づいて、上記集積回路の回路情報および遅
延情報を更新し、上記タイミング検証手段に供給する情
報更新手段とを備えることを特徴とする集積回路の設計
システム。

【００６７】（付記２）上記遅延推定手段は、上記回路
修正手段により修正された回路情報に応じた遅延回路モ
デルを作成し、遅延情報を推定することを特徴とする付
記１に記載の集積回路の設計システム。 （付記３）上記遅延回路モデルは、上記集積回路を構成
する回路素子間の信号の伝播経路を、１つの抵抗と２つ
の容量とを用いて模式化したモデルであることを特徴と
する付記２に記載の集積回路の設計システム。

【００６８】（付記４）上記タイミング検証手段は、上
記集積回路の回路情報および遅延情報に基づいて、上記
集積回路のタイミング解析を行うタイミング解析手段
と、上記タイミング解析手段による解析結果に基づい
て、上記集積回路にタイミングエラーが存在するか否か
を判定する判定手段とを備えることを特徴とする付記１
に記載の集積回路の設計システム。

【００６９】（付記５）上記回路修正手段は、上記タイ
ミング検証手段によりホールドエラーが確認されたとき
には、上記ホールドエラーに係る信号の伝播経路に信号
を遅延させる回路素子を挿入するように上記回路情報を
修正することを特徴とする付記１に記載の集積回路の設
計システム。 （付記６）上記回路修正手段は、上記信号を遅延させる
回路素子を挿入するように上記回路情報を修正したこと
により、上記タイミング検証手段によりセットアップエ
ラーが確認されたときには、上記信号を遅延させる回路
素子を削除するように上記回路情報を修正することを特
徴とする付記５に記載の集積回路の設計システム。

【００７０】（付記７）回路構成を示す回路情報および
遅延情報が得られている集積回路の回路情報が変更され
た際に、変更された回路情報でのレイアウト設計を行う
ことなく、上記変更された回路情報から遅延情報を推定
する遅延推定手段と、上記変更された回路情報および上
記遅延推定手段により推定された遅延情報に基づいて、
上記集積回路の回路情報および遅延情報を更新する情報
更新手段と、上記情報更新手段により更新された回路情
報および遅延情報に基づいて、上記集積回路のタイミン
グ解析を行うタイミング解析手段とを備えることを特徴
とする集積回路の設計システム。

【００７１】（付記８）上記遅延推定手段は、上記変更
された回路情報に応じた遅延回路モデルを作成し、遅延
情報を推定することを特徴とする付記７に記載の集積回
路の設計システム。 （付記９）上記遅延回路モデルは、上記集積回路を構成
する回路素子間の信号の伝播経路を、１つの抵抗と２つ
の容量とを用いて模式化したモデルであることを特徴と
する付記８に記載の集積回路の設計システム。

【００７２】（付記１０）集積回路の回路構成を示す回
路情報および遅延情報に基づいて、上記集積回路のタイ
ミング検証を行い、上記タイミング検証にてタイミング
エラーが確認されたときには、上記タイミングエラーを
解消するように上記回路情報を修正し、上記修正された
回路情報でのレイアウト設計を行うことなく、上記修正
された回路情報から遅延情報を推定し、上記修正された
回路情報および上記推定された遅延情報に基づいて、上
記集積回路の回路情報および遅延情報を更新して上記集
積回路のタイミング検証を行うことを特徴とする集積回
路の設計方法。

【００７３】（付記１１）上記遅延情報を推定する際、
上記修正された回路情報に応じた遅延回路モデルを作成
し、遅延情報を推定することを特徴とする付記１０に記
載の集積回路の設計方法。 （付記１２）上記回路情報を修正する際、上記タイミン
グ検証にてホールドエラーが確認されたときには、上記
ホールドエラーに係る信号の伝播経路に信号を遅延させ
る回路素子を挿入するように上記回路情報を修正するこ
とを特徴とする付記１０に記載の集積回路の設計方法。 （付記１３）更新した集積回路の回路情報および遅延情
報に基づいてタイミング検証を行った際に、上記信号を
遅延させる回路素子を挿入するように回路情報を修正し
たことにより、上記タイミング検証にてセットアップエ
ラーが確認されたときには、上記信号を遅延させる回路
素子を削除するように上記回路情報を修正することを特
徴とする付記１２に記載の集積回路の設計方法。

【００７４】（付記１４）回路構成を示す回路情報およ
び遅延情報が得られている集積回路の回路情報が変更さ
れた際に、変更された回路情報でのレイアウト設計を行
うことなく、上記変更された回路情報から遅延情報を推
定し、上記変更された回路情報および上記推定された遅
延情報に基づいて、上記集積回路の回路情報および遅延
情報を更新し、上記更新された回路情報および遅延情報
に基づいて、上記集積回路のタイミング解析を行うこと
を特徴とする集積回路の設計方法。 （付記１５）上記遅延情報を推定する際、上記変更され
た回路情報に応じた遅延回路モデルを作成し、遅延情報
を推定することを特徴とする付記１４に記載の集積回路
の設計方法。

【００７５】（付記１６）集積回路の回路構成を示す回
路情報および遅延情報に基づいて、上記集積回路のタイ
ミング検証を行うタイミング検証ステップと、上記タイ
ミング検証ステップにて確認されたタイミングエラーに
応じて、上記回路情報を修正する回路修正ステップと、
上記回路修正ステップにて修正された回路情報でのレイ
アウト設計を行うことなく、上記修正された回路情報か
ら遅延情報を推定する遅延推定ステップと、上記回路修
正ステップにて修正された回路情報および上記遅延推定
ステップにて推定された遅延情報に基づいて、上記集積
回路の回路情報および遅延情報を更新する情報更新ステ
ップとをコンピュータに実行させるためのプログラム。

【００７６】（付記１７）上記遅延推定ステップは、上
記回路修正ステップにて修正された回路情報に応じた遅
延回路モデルを作成し、遅延情報を推定することを特徴
とする付記１６に記載のプログラム。 （付記１８）上記タイミング検証ステップは、上記集積
回路の回路情報および遅延情報に基づいて、上記集積回
路のタイミング解析を行うタイミング解析ステップと、
上記タイミング解析ステップでの解析結果に基づいて、
上記集積回路にタイミングエラーが存在するか否かを判
定する判定ステップとを有することを特徴とする付記１
６に記載のプログラム。

【００７７】（付記１９）回路構成を示す回路情報およ
び遅延情報が得られている集積回路の回路情報が変更さ
れた際に、変更された回路情報でのレイアウト設計を行
うことなく、上記変更された回路情報から遅延情報を推
定する遅延推定ステップと、上記変更された回路情報お
よび上記遅延推定ステップにて推定された遅延情報に基
づいて、上記集積回路の回路情報および遅延情報を更新
する情報更新ステップと、上記情報更新ステップにて更
新された回路情報および遅延情報に基づいて、上記集積
回路のタイミング解析を行うタイミング解析ステップと
をコンピュータに実行させるためのプログラム。 （付記２０）上記遅延推定ステップは、上記変更された
回路情報に応じた遅延回路モデルを作成し、遅延情報を
推定することを特徴とする付記１９に記載のプログラ
ム。

【００７８】

【発明の効果】以上説明したように、本発明によれば、
タイミング検証により確認されたタイミングエラーを解
消するために回路情報を修正した際に、レイアウト設計
を行うことなく、上記修正された回路情報から遅延情報
を推定し、集積回路の回路情報および遅延情報を更新し
てタイミング検証を再び行う。

【００７９】これにより、従来の設計手法では遅延情報
を得るために必須であった回路情報の修正後のレイアウ
ト設計を行うことなく、修正された回路情報から遅延情
報を直ちに推定し、タイミング解析による検証を行うこ
とができる。したがって、回路情報の修正後のレイアウ
ト設計に要する時間を省き、集積回路設計におけるレイ
アウト設計工程に要する時間を短縮することができる。

【図面の簡単な説明】

【図１】本発明の実施形態による集積回路の設計システ
ムを適用した回路設計システムの一構成例を示すブロッ
ク図である。

【図２】本実施形態による回路設計システムの動作を示
すフローチャートである。

【図３】遅延情報を見積るための遅延回路モデルの一例
を示す図である。

【図４】集積回路の設計システムを実現可能なコンピュ
ータの一構成例を示すブロック図である。

【図５】タイミングエラーを説明するための回路模式図
である。

【図６】図５に示す回路の動作の一例を示すタイミング
チャートである。

【符号の説明】

１ 情報入力部 ２ タイミング検証部 ３ タイミング解析部 ４ 判定部 ５ 回路修正部 ６ 遅延推定部 ７ 情報更新部 ８ 情報出力部

Claims (10)

【特許請求の範囲】
1. 【請求項１】 集積回路の回路構成を示す回路情報およ
   び遅延情報に基づいて、上記集積回路のタイミング検証
   を行うタイミング検証手段と、 上記タイミング検証手段により確認されたタイミングエ
   ラーに応じて、上記回路情報を修正する回路修正手段
   と、 上記回路修正手段により修正された回路情報でのレイア
   ウト設計を行うことなく、上記修正された回路情報から
   遅延情報を推定する遅延推定手段と、 上記回路修正手段により修正された回路情報および上記
   遅延推定手段により推定された遅延情報に基づいて、上
   記集積回路の回路情報および遅延情報を更新し、上記タ
   イミング検証手段に供給する情報更新手段とを備えるこ
   とを特徴とする集積回路の設計システム。
2. 【請求項２】 上記遅延推定手段は、上記回路修正手段
   により修正された回路情報に応じた遅延回路モデルを作
   成し、遅延情報を推定することを特徴とする請求項１に
   記載の集積回路の設計システム。
3. 【請求項３】 上記タイミング検証手段は、上記集積回
   路の回路情報および遅延情報に基づいて、上記集積回路
   のタイミング解析を行うタイミング解析手段と、 上記タイミング解析手段による解析結果に基づいて、上
   記集積回路にタイミングエラーが存在するか否かを判定
   する判定手段とを備えることを特徴とする請求項１に記
   載の集積回路の設計システム。
4. 【請求項４】 上記回路修正手段は、上記タイミング検
   証手段によりホールドエラーが確認されたときには、上
   記ホールドエラーに係る信号の伝播経路に信号を遅延さ
   せる回路素子を挿入するように上記回路情報を修正する
   ことを特徴とする請求項１に記載の集積回路の設計シス
   テム。
5. 【請求項５】 上記回路修正手段は、上記信号を遅延さ
   せる回路素子を挿入するように上記回路情報を修正した
   ことにより、上記タイミング検証手段によりセットアッ
   プエラーが確認されたときには、上記信号を遅延させる
   回路素子を削除するように上記回路情報を修正すること
   を特徴とする請求項４に記載の集積回路の設計システ
   ム。
6. 【請求項６】 回路構成を示す回路情報および遅延情報
   が得られている集積回路の回路情報が変更された際に、
   変更された回路情報でのレイアウト設計を行うことな
   く、上記変更された回路情報から遅延情報を推定する遅
   延推定手段と、 上記変更された回路情報および上記遅延推定手段により
   推定された遅延情報に基づいて、上記集積回路の回路情
   報および遅延情報を更新する情報更新手段と、 上記情報更新手段により更新された回路情報および遅延
   情報に基づいて、上記集積回路のタイミング解析を行う
   タイミング解析手段とを備えることを特徴とする集積回
   路の設計システム。
7. 【請求項７】 集積回路の回路構成を示す回路情報およ
   び遅延情報に基づいて、上記集積回路のタイミング検証
   を行い、 上記タイミング検証にてタイミングエラーが確認された
   ときには、上記タイミングエラーを解消するように上記
   回路情報を修正し、 上記修正された回路情報でのレイアウト設計を行うこと
   なく、上記修正された回路情報から遅延情報を推定し、 上記修正された回路情報および上記推定された遅延情報
   に基づいて、上記集積回路の回路情報および遅延情報を
   更新して上記集積回路のタイミング検証を行うことを特
   徴とする集積回路の設計方法。
8. 【請求項８】 回路構成を示す回路情報および遅延情報
   が得られている集積回路の回路情報が変更された際に、
   変更された回路情報でのレイアウト設計を行うことな
   く、上記変更された回路情報から遅延情報を推定し、 上記変更された回路情報および上記推定された遅延情報
   に基づいて、上記集積回路の回路情報および遅延情報を
   更新し、 上記更新された回路情報および遅延情報に基づいて、上
   記集積回路のタイミング解析を行うことを特徴とする集
   積回路の設計方法。
9. 【請求項９】 集積回路の回路構成を示す回路情報およ
   び遅延情報に基づいて、上記集積回路のタイミング検証
   を行うタイミング検証ステップと、 上記タイミング検証ステップにて確認されたタイミング
   エラーに応じて、上記回路情報を修正する回路修正ステ
   ップと、 上記回路修正ステップにて修正された回路情報でのレイ
   アウト設計を行うことなく、上記修正された回路情報か
   ら遅延情報を推定する遅延推定ステップと、 上記回路修正ステップにて修正された回路情報および上
   記遅延推定ステップにて推定された遅延情報に基づい
   て、上記集積回路の回路情報および遅延情報を更新する
   情報更新ステップとをコンピュータに実行させるための
   プログラム。
10. 【請求項１０】 回路構成を示す回路情報および遅延情
    報が得られている集積回路の回路情報が変更された際
    に、変更された回路情報でのレイアウト設計を行うこと
    なく、上記変更された回路情報から遅延情報を推定する
    遅延推定ステップと、 上記変更された回路情報および上記遅延推定ステップに
    て推定された遅延情報に基づいて、上記集積回路の回路
    情報および遅延情報を更新する情報更新ステップと、 上記情報更新ステップにて更新された回路情報および遅
    延情報に基づいて、上記集積回路のタイミング解析を行
    うタイミング解析ステップとをコンピュータに実行させ
    るためのプログラム。