JP2009302366A - Method of manufacturing semiconductor device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To prevent metal atoms from being injected into a gate insulating film in forming a gate electrode, and to prevent increase of gate leakage current, destabilization of threshold voltage, and the like. <P>SOLUTION: This method is used for manufacturing a semiconductor device having an MOS transistor. The gate insulating film 12 is formed on a semiconductor substrate 11. cluster ions 13, each containing a plurality of metal atoms, are deposited on the gate insulating film 12, and at least forms the lowest layer of the gate electrode 14. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明はＭＯＳトランジスタを備える半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device including a MOS transistor.

近年、コンピュータや通信機器の重要部分には、多数のトランジスタや抵抗等を電気回路として結びつけ、１チップ上に集積化して形成した大規模集積回路（ＬＳＩ）が多用されている。このため、機器全体の性能はＬＳＩ単体の性能と大きく結びついている。ＬＳＩ単体の性能向上は集積度を高めること、すなわち素子の微細化により実現できる。素子の微細化は、例えばＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）であればゲート長の短縮化やソース・ドレイン領域の薄層化により実現することができる。   In recent years, a large-scale integrated circuit (LSI) formed by integrating a large number of transistors, resistors, and the like as an electric circuit and integrated on a single chip has been widely used as an important part of computers and communication devices. For this reason, the performance of the entire device is greatly linked to the performance of the LSI alone. The performance improvement of a single LSI can be realized by increasing the degree of integration, that is, by miniaturizing elements. For example, in the case of a MOS field effect transistor (MOSFET), element miniaturization can be realized by shortening the gate length or thinning the source / drain regions.

浅いソース・ドレイン領域を形成する方法としては、低加速イオン注入法が広く用いられている。この方法を適用することによって、０．１μｍ以下の浅いソース・ドレイン領域を形成することができる。しかし、低加速イオン注入法で形成される不純物拡散層はシート抵抗が１００Ω／□以上という高い値になるため、このままでは微細化による高速化が期待できない。そこで、ＬＯＧＩＣ−ＬＳＩのように高速性を要求される半導体デバイスにおいては、ソース・ドレイン・ゲートの抵抗を低減するために、ソース・ドレイン拡散層およびゲート電極（ｎ⁺またはｐ⁺多結晶Ｓｉ）の表面に自己整合的に低抵抗のシリサイド膜を形成するサリサイド技術が用いられている。 As a method for forming a shallow source / drain region, a low acceleration ion implantation method is widely used. By applying this method, a shallow source / drain region of 0.1 μm or less can be formed. However, since the impurity diffusion layer formed by the low acceleration ion implantation method has a high sheet resistance of 100Ω / □ or more, it cannot be expected to increase the speed by miniaturization. Therefore, in a semiconductor device such as LOGIC-LSI that requires high speed, a source / drain diffusion layer and a gate electrode (n ⁺ or p ⁺ polycrystalline Si) are used to reduce the resistance of the source / drain / gate. A salicide technique is used that forms a low-resistance silicide film in a self-aligned manner on the surface of the substrate.

デュアルゲート構造（同一層内でシリサイド層の下地としてｎ⁺多結晶Ｓｉとｐ⁺多結晶Ｓｉを用いた構造）を採用する場合、サリサイド構造は単にゲート電極を低抵抗化するだけでなく、工程の簡略化に有効である。その理由は、ソース・ドレインへの不純物ドーピングの際に、同時にゲート電極を構成する多結晶Ｓｉにドーピングすることが可能であるためである。ただし、Ｗポリサイド等をゲート電極として用いた場合には、ゲート電極の底部の多結晶Ｓｉをｎ⁺／ｐ⁺にドーピング分けする工程と、ソース・ドレインをｎ⁺／ｐ⁺にドーピング分けする工程とを別のタイミングで行う必要があり、リソグラフィ工程が２回、イオン注入工程が２回、レジスト除去工程が２回増加する。 When a dual gate structure (a structure using n ⁺ polycrystalline Si and p ⁺ polycrystalline Si as a base of a silicide layer in the same layer) is adopted, the salicide structure not only reduces the resistance of the gate electrode but also the process. It is effective for simplification. The reason is that, at the time of impurity doping to the source / drain, it is possible to dope the polycrystalline Si constituting the gate electrode at the same time. However, when W polycide or the like is used as the gate electrode, the step of dividing the polycrystalline Si at the bottom of the gate electrode into n ⁺ / p ⁺ and the step of doping the source / drain into n ⁺ / p ⁺ Need to be performed at different timings, and the lithography process is increased twice, the ion implantation process is increased twice, and the resist removal process is increased twice.

このような問題を解決するために、ゲート材料に多結晶Ｓｉのような半導体材料ではなく、金属材料を直接ゲート絶縁膜上に設けた、いわゆるメタルゲートが提案されている。メタルゲートは半導体材料を用いた場合に起こる不純物原子の電気的不活性化や不純物のＳｉ基板への拡散による閾値電圧の変動等を抑制することができる。しかし、精密なゲート加工が難しく、またソース・ドレインへのドーピング後の活性化熱工程等の高温工程で薄いゲート絶縁膜との界面が不安定になる等の問題がある。   In order to solve such a problem, a so-called metal gate is proposed in which a metal material is provided directly on a gate insulating film instead of a semiconductor material such as polycrystalline Si as a gate material. The metal gate can suppress fluctuations in threshold voltage caused by electrical inactivation of impurity atoms and diffusion of impurities into the Si substrate, which occur when a semiconductor material is used. However, there is a problem that precise gate processing is difficult and the interface with the thin gate insulating film becomes unstable in a high temperature process such as an activation heat process after doping to the source / drain.

メタルゲートはゲート空乏化層を薄膜化または無くすのに有効であるが、ＣＭＯＳＦＥＴで低い閾値電圧を得るためには、通常のＳｉチャネル上でｎＭＯＳ用として４.０〜４．１ｅＶ、ｐＭＯＳ用として５．１〜５．２ｅＶの仕事関数の金属を成膜する必要がある。このため、工程数が多くなると共に、ｎＭＯＳまたはｐＭＯＳの片方の金属を剥離することで、ゲート絶縁膜にダメージが生じる等の問題がある。このように、２種類の仕事関数のメタルゲート電極をＣＭＯＳインテグレーションすることは非常に困難である。   A metal gate is effective for thinning or eliminating a gate depletion layer. However, in order to obtain a low threshold voltage in a CMOSFET, it is 4.0 to 4.1 eV for an nMOS on a normal Si channel, and for a pMOS. It is necessary to form a metal having a work function of 5.1 to 5.2 eV. For this reason, there are problems such as an increase in the number of steps and damage to the gate insulating film by peeling off one metal of the nMOS or pMOS. Thus, it is very difficult to CMOS-integrate two types of work function metal gate electrodes.

さらに、金属膜（メタルゲート）を従来のスパッタ法で成膜すると、スパッタされた金属原子のエネルギー分布が最大で数１００ｅＶ以上になるため、金属原子がゲート絶縁膜に注入されるおそれがある。その結果として、ゲートリーク電流を増加させたり、閾値電圧を不安定にするという問題がある。近年、スパッタ法の中でもＥＣＲ放電を用いて放電部と半導体基板との距離を離し、高エネルギー粒子の衝突を避けることが試みられているが、その場合においても１００ｅＶを超える金属粒子が存在するため、ＳｉＯ_２換算の膜厚で１．３ｎｍ以下の極薄のゲート絶縁膜（ＳｉＯＮ膜、ＨｆＳｉＯＮ膜、ＨｆＯ_２膜等）中に金属原子が注入され、リーク電流を増加させる要因となっている。 Further, when a metal film (metal gate) is formed by a conventional sputtering method, the energy distribution of the sputtered metal atoms becomes several hundred eV or more at maximum, so that metal atoms may be injected into the gate insulating film. As a result, there are problems of increasing the gate leakage current and making the threshold voltage unstable. In recent years, attempts have been made to avoid collision of high-energy particles by separating the distance between the discharge part and the semiconductor substrate using ECR discharge among sputtering methods, but even in that case, metal particles exceeding 100 eV exist. Further, metal atoms are injected into an extremely thin gate insulating film (SiON film, HfSiON film, HfO ₂ film, etc.) having a thickness of 1.3 nm or less in terms of SiO ₂ , which increases the leakage current.

なお、特許文献１にはソース・ドレインおよびゲートのシリコン領域上にシリサイドを形成する際に、非シリサイド金属（第１の金属）からなる金属クラスタ層を形成する工程と、金属クラスタ層上にシリサイド化金属（第２の金属）の層を堆積する工程と、第２の金属とシリコン領域とを反応させて金属シリサイドを形成する工程とを含む半導体装置の製造方法が記載されている。ここでは金属クラスタが存在する部位と存在しない部位とを混在させるために、ＣＶＤを適用して金属クラスタを堆積させており、スパッタ時における金属原子当たりのエネルギーについては何等考慮されていない。
特開２００５−１２３６２６号公報 Patent Document 1 discloses a step of forming a metal cluster layer made of a non-silicide metal (first metal) when silicide is formed on the source / drain and gate silicon regions, and a silicide on the metal cluster layer. A method of manufacturing a semiconductor device is described that includes a step of depositing a layer of metal halide (second metal) and a step of reacting the second metal with a silicon region to form a metal silicide. Here, in order to mix the site where the metal cluster exists and the site where the metal cluster does not exist, CVD is applied to deposit the metal cluster, and no consideration is given to the energy per metal atom during sputtering.
JP 2005-123626 A

本発明の目的は、ゲート電極を形成する際のゲート絶縁膜への金属原子の注入を抑えることによって、ゲートリーク電流の増加や閾値電圧の不安定化を抑制することを可能にした半導体装置の製造方法を提供することにある。   An object of the present invention is to provide a semiconductor device capable of suppressing an increase in gate leakage current and instability of a threshold voltage by suppressing injection of metal atoms into a gate insulating film when forming a gate electrode. It is to provide a manufacturing method.

本発明の一態様に係る半導体装置の製造方法は、ＭＯＳトランジスタを備える半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に複数個の金属原子を含むクラスタのイオンを堆積させ、ゲート電極の少なくとも最下層を形成する工程とを具備することを特徴としている。   A method for manufacturing a semiconductor device according to one embodiment of the present invention is a method for manufacturing a semiconductor device including a MOS transistor, the step of forming a gate insulating film on a semiconductor substrate, and a plurality of metals on the gate insulating film. And depositing ions of clusters containing atoms to form at least the lowest layer of the gate electrode.

本発明の他の態様に係る半導体装置の製造方法は、ＣＭＯＳトランジスタを備える半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板のｐＭＯＳ領域またはｎＭＯＳ領域の一方の領域の少なくとも一部を覆うように、前記ゲート絶縁膜上に第１のマスク材料層を形成する工程と、前記第１のマスク材料層で覆われた部分を含めて前記ゲート絶縁膜上に、複数個の金属原子を含むクラスタのイオンを堆積させ、第１のゲート電極を形成する工程と、前記第１のマスク材料層を除去した後、前記半導体基板の前記ｐＭＯＳ領域またはｎＭＯＳ領域の他方の領域の少なくとも一部を覆うように、前記第１のゲート電極上に第２のマスク材料層を形成する工程と、前記第２のマスク材料層で覆われた部分を含めて前記ゲート絶縁膜上に、複数個の金属原子を含むクラスタのイオンを堆積させ、第２のゲート電極を形成する工程とを具備することを特徴としている。   A method for manufacturing a semiconductor device according to another aspect of the present invention is a method for manufacturing a semiconductor device including a CMOS transistor, the step of forming a gate insulating film on a semiconductor substrate, and a pMOS region or an nMOS region of the semiconductor substrate. Including a step of forming a first mask material layer on the gate insulating film so as to cover at least a part of one region of the gate insulating film, and a portion covered with the first mask material layer A step of depositing ions of a cluster including a plurality of metal atoms to form a first gate electrode; and removing the first mask material layer, and then the pMOS region or nMOS region of the semiconductor substrate Forming a second mask material layer on the first gate electrode so as to cover at least a part of the other region of the first region, and a portion covered with the second mask material layer On the gate insulating layer including depositing a ion cluster including a plurality of metal atoms, it is characterized by comprising a step of forming a second gate electrode.

本発明のさらに他の態様に係る半導体装置の製造方法は、ＣＭＯＳトランジスタを備える半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に複数個の金属原子を含むクラスタのイオンを堆積させて導電膜を形成する工程と、ｐＭＯＳ領域およびｎＭＯＳ領域に応じて前記導電膜に異なる物質を導入し、ｐＭＯＳ用ゲート電極およびｎＭＯＳ用ゲート電極を形成する工程とを具備することを特徴としている。   A method for manufacturing a semiconductor device according to still another aspect of the present invention is a method for manufacturing a semiconductor device including a CMOS transistor, the step of forming a gate insulating film on a semiconductor substrate, and a plurality of methods on the gate insulating film. Forming a conductive film by depositing cluster ions including metal atoms, and introducing a different material into the conductive film in accordance with the pMOS region and the nMOS region to form a pMOS gate electrode and an nMOS gate electrode And a process.

本発明の態様に係る半導体装置の製造方法によれば、ゲート電極を形成する際のゲート絶縁膜への金属原子の注入が抑制される。従って、ゲートリーク電流の増加や閾値電圧の不安定化を防ぐことができ、ＭＯＳ（ＣＭＯＳを含む）トランジスタを備える半導体装置の信頼性や製造歩留りを向上させることが可能になる。   According to the method for manufacturing a semiconductor device according to the aspect of the present invention, injection of metal atoms into the gate insulating film when forming the gate electrode is suppressed. Accordingly, an increase in gate leakage current and an unstable threshold voltage can be prevented, and the reliability and manufacturing yield of a semiconductor device including a MOS (including CMOS) transistor can be improved.

以下、本発明を実施するための形態について説明する。まず、本発明の半導体装置の製造方法の第１の実施形態について、図１を参照して述べる。第１の実施形態においては、クラスタイオンを用いたゲート電極の基本的な形成工程について述べる。   Hereinafter, modes for carrying out the present invention will be described. First, a first embodiment of a method for manufacturing a semiconductor device of the present invention will be described with reference to FIG. In the first embodiment, a basic process of forming a gate electrode using cluster ions will be described.

図１に示すように、Ｓｉ基板１１上にゲート絶縁膜１２を形成する。ゲート絶縁膜１２にはＳｉ酸化物、Ｓｉ窒化酸化物、金属酸化物、金属窒化酸化物、金属Ｓｉ酸化物、金属Ｓｉ窒化酸化物等が適用される。ゲート絶縁膜１２は実効酸化膜厚が１．３ｎｍ以下のＳｉＯＮ膜、ＨｆＳｉＯＮ膜、ＨｆＯ_２膜等であることが好ましい。このようなゲート絶縁膜１２に、金属原子を複数個、例えば１０個以上含むクラスタのイオン１３を照射する。クラスタイオン１３はゲート絶縁膜１２上を移動しながら堆積する。クラスタイオン１３の堆積によって、ゲート電極１４となる導電膜が形成される。 As shown in FIG. 1, a gate insulating film 12 is formed on the Si substrate 11. Si oxide, Si nitride oxide, metal oxide, metal nitride oxide, metal Si oxide, metal Si nitride oxide, or the like is applied to the gate insulating film 12. The gate insulating film 12 is preferably an SiON film, an HfSiON film, an HfO ₂ film or the like having an effective oxide film thickness of 1.3 nm or less. Such a gate insulating film 12 is irradiated with a cluster of ions 13 containing a plurality of, for example, 10 or more metal atoms. The cluster ions 13 are deposited while moving on the gate insulating film 12. By depositing the cluster ions 13, a conductive film to be the gate electrode 14 is formed.

ゲート電極１４は金属や金属化合物から選ばれる少なくとも１種の導電性材料で構成される。ゲート電極１４に適用される金属化合物としては、導電性を有する金属珪化物、金属窒化物、金属炭化物、金属硼化物、金属ジャーマナイド、金属酸化物等が挙げられる。金属や金属的導電特性を示す金属化合物からなるゲート電極１４は、多結晶Ｓｉやそのサリサイドからなるゲート電極とは区別されることから、メタルゲートと呼ばれるものである。ＣＭＯＳトランジスタを作製する場合には、金属や金属化合物からなる導電性材料の仕事関数に基づいて、ｐＭＯＳ用ゲート材料およびｎＭＯＳ用ゲート材料を選択する。   The gate electrode 14 is made of at least one conductive material selected from metals and metal compounds. Examples of the metal compound applied to the gate electrode 14 include conductive metal silicides, metal nitrides, metal carbides, metal borides, metal germanides, and metal oxides. The gate electrode 14 made of a metal or a metal compound exhibiting metallic conductivity characteristics is called a metal gate because it is distinguished from a gate electrode made of polycrystalline Si or its salicide. When a CMOS transistor is manufactured, a pMOS gate material and an nMOS gate material are selected based on a work function of a conductive material made of metal or a metal compound.

ｐＭＯＳ用ゲート材料の代表例としては、タングステン（Ｗ）が挙げられる。Ｗ以外にも、白金（Ｐｔ）、パラジウム（Ｐｄ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、および炭素（Ｃ）から選ばれる少なくとも１種は、ｐＭＯＳ用の仕事関数が４．６ｅＶ以上のゲート材料として適用することができる。ただし、ｐＭＯＳ用ゲート材料はこれらに限られるものではなく、仕事関数が４．６ｅＶ以上の金属や金属化合物が適用可能である。   A typical example of the gate material for pMOS is tungsten (W). In addition to W, at least one selected from platinum (Pt), palladium (Pd), ruthenium (Ru), rhodium (Rh), iridium (Ir), nickel (Ni), cobalt (Co), and carbon (C). The seed can be applied as a gate material having a work function for pMOS of 4.6 eV or more. However, the gate material for pMOS is not limited to these, and a metal or a metal compound having a work function of 4.6 eV or more is applicable.

ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、イットリウム（Ｙ）、イッテルビウム（Ｙｂ）、エルビウム（Ｅｒ）、およびランタン（Ｌａ）から選ばれる少なくとも１種と、炭素（Ｃ）、窒素（Ｎ）、硼素（Ｂ）、珪素（Ｓｉ）、ゲルマニウム（Ｇｅ）、および酸素（Ｏ）から選ばれる少なくとも１種とを組合せた導電性の金属化合物は、ｎＭＯＳ用の仕事関数が４．６ｅＶ未満のゲート材料として適用することができる。ただし、ｎＭＯＳ用ゲート材料はこれらに限られるものではなく、仕事関数が４．６ｅＶ未満の金属や金属化合物が適用可能である。   At least one selected from niobium (Nb), tantalum (Ta), titanium (Ti), zirconium (Zr), hafnium (Hf), yttrium (Y), ytterbium (Yb), erbium (Er), and lanthanum (La) A conductive metal compound in which a seed is combined with at least one selected from carbon (C), nitrogen (N), boron (B), silicon (Si), germanium (Ge), and oxygen (O), It can be applied as a gate material having a work function for nMOS of less than 4.6 eV. However, the gate material for nMOS is not limited to these, and a metal or a metal compound having a work function of less than 4.6 eV is applicable.

例えば、１０個以上のＷ原子を含むクラスタイオン１３は、以下のようにして形成される。まず、１×１０^−５Ｐａ程度の高真空中に先端が１ｍｍ以下に加工されたノズルを通し、約１０気圧程度のＨｅで希釈されたＷ（ＣＯ）_６ガスを高真空中に放出する。このときに起こる断熱膨張でガス分子が冷却され、１０００個から５０００個のクラスタが形成される。このようなクラスタを低エネルギーの電子や電気陰性度の異なる低エネルギーの原子と衝突させてイオン化してクラスタイオン１３を形成する。 For example, cluster ions 13 containing 10 or more W atoms are formed as follows. First, W (CO) ₆ gas diluted with He of about 10 atm is discharged into a high vacuum through a nozzle whose tip is processed to 1 mm or less in a high vacuum of about 1 × 10 ⁻⁵ Pa. Gas molecules are cooled by adiabatic expansion that occurs at this time, and 1000 to 5000 clusters are formed. Such a cluster is ionized by colliding with low energy electrons or low energy atoms having different electronegativity to form cluster ions 13.

図２はクラスタイオンを用いた成膜装置の一例を示している。図２に示す成膜装置２０は主要構成部として、クラスタイオンの発生部２１とイオンビームの加速部２２と成膜室２３とを具備している。クラスタイオンの発生部２１は、１気圧以上１０気圧未満のガスを導入するガス導入部２４と、ガスの出口を１ｍｍ程度に細く絞ったオリフィス部２５とを有する。オリフィス部２５でクラスタはイオン化される。ガス導入部２４には、金属原子を含む気体を導入する部分２６と、不活性ガスまたはクリーニングガスを導入する部分２７とが構成要素として組み込まれている。   FIG. 2 shows an example of a film forming apparatus using cluster ions. The film forming apparatus 20 shown in FIG. 2 includes a cluster ion generating unit 21, an ion beam accelerating unit 22, and a film forming chamber 23 as main components. The cluster ion generation unit 21 includes a gas introduction unit 24 that introduces a gas of 1 atm or more and less than 10 atm, and an orifice unit 25 whose gas outlet is narrowed to about 1 mm. The cluster is ionized at the orifice portion 25. A part 26 for introducing a gas containing metal atoms and a part 27 for introducing an inert gas or a cleaning gas are incorporated in the gas introduction part 24 as components.

オリフィス部２５でイオン化されたクラスタイオン１３は、イオンビームの加速部２２で静電レンズや磁界レンズ等によりイオンの方向性を調節されながら加速される。加速されたクラスタイオン（イオンビーム）１３は、成膜室２３内のウエハサセプタ２８上に載置された半導体ウエハ２９に照射されて堆積する。ウエハサセプタ２８はイオンビーム１３と垂直方向の面で少なくとも２つの方向（Ｘ方向とＹ方向）に移動可能とされている。図２ではＸ方向しか図示していないが、Ｘ方向とクラスタイオン１３の移動方向とに垂直なＹ方向にも移動可能とされている。成膜する膜厚がウエハ面内で均一になるように、半導体ウエハ２９を移動させながら成膜させることが可能とされている。   The cluster ions 13 ionized by the orifice portion 25 are accelerated by the ion beam accelerating portion 22 while the directionality of the ions is adjusted by an electrostatic lens, a magnetic lens, or the like. The accelerated cluster ions (ion beam) 13 are irradiated and deposited on the semiconductor wafer 29 placed on the wafer susceptor 28 in the film forming chamber 23. The wafer susceptor 28 is movable in at least two directions (X direction and Y direction) on a plane perpendicular to the ion beam 13. Although only the X direction is illustrated in FIG. 2, the movement is also possible in the Y direction perpendicular to the X direction and the movement direction of the cluster ions 13. It is possible to form the film while moving the semiconductor wafer 29 so that the film thickness to be formed is uniform within the wafer surface.

成膜室２３は、イオンビーム電流をモニターするファラデーカップ３０と、クリーニングガス導入機構３１とを備える。クラスタイオン（イオンビーム）１３を用いて成膜する場合、クリーニングを行わないと最悪の場合にはウエハ５枚から１０枚くらいで、装置内のパーティクル数が増大し、０．１２μｍ以上のパーティクルの数がウエハ面内で１００個以上になる。これは微細な素子形成に悪影響を与えるため、定期的に装置内のクリーニングを実施することが好ましい。クリーニングガスとしては、ＮＦ_３、Ｆ_２、ＨＦ、ＳＦ_６、ＣｌＦ、ＸｅＦ、ＫｒＦ等を用いることができ、使用する金属や金属化合物の種類に応じて適宜選択する。この実施形態では主としてＮＦ_３やＦ_２が使用される。 The film forming chamber 23 includes a Faraday cup 30 that monitors the ion beam current and a cleaning gas introduction mechanism 31. When film formation is performed using cluster ions (ion beam) 13, the number of particles in the apparatus increases in the worst case when no cleaning is performed. The number becomes 100 or more in the wafer surface. Since this adversely affects the formation of fine elements, it is preferable to periodically clean the inside of the apparatus. As the cleaning gas, NF ₃ , F ₂ , HF, SF ₆ , ClF, XeF, KrF, or the like can be used, and is appropriately selected according to the type of metal or metal compound to be used. In this embodiment, NF ₃ and F ₂ are mainly used.

クラスタイオン１３を形成するにあたっては、不活性ガスとしてＨｅに代えてＮｅ、Ａｒ、Ｘｅ等を使用することができる。ただし、Ｎｅ、Ａｒ、Ｘｅを用いた場合に比べてＨｅを使用した場合にはクラスタの質量が小さくなるため、クラスタがビームラインやエンドステーションの壁、構成部品等に衝突した際に、スパッタリング現象により生じるパーティクルの発生数を減少させることができる。Ａｒを用いた場合には、直径３００ｍｍのＳｉウエハ上で検出される０．１２μｍ以上の大きさのパーティクル数が１００個以上であるのに対し、Ｈｅの場合には１０個程度以下まで減少させることができる。   In forming the cluster ions 13, Ne, Ar, Xe, or the like can be used instead of He as an inert gas. However, since the mass of the cluster is smaller when He is used than when Ne, Ar, or Xe is used, the sputtering phenomenon occurs when the cluster collides with the beam line, the wall of the end station, or a component. The number of generated particles can be reduced. When Ar is used, the number of particles having a size of 0.12 μm or more detected on a Si wafer having a diameter of 300 mm is 100 or more, whereas in the case of He, the number is reduced to about 10 or less. be able to.

さらに、メタルゲート電極１４の成膜後に、ソース・ドレイン領域への不純物ドーピングおよび活性化熱処理を実施するが、その後においてもＨｅの残存量が問題ないレベル、具体的には１×１０^１３ｃｍ^−２以下とすることができる。一方、Ｎｅの場合の残存量は１×１０^１３ｃｍ^−２以上、Ａｒの場合の残存量は１×１０^１４ｃｍ^−２以上となる。ただし、後述する高純度化熱処理等により不純物量を低減することができる。不活性ガスとしてＨｅを用いた場合にも、高純度化熱処理は有効である。 Further, after the formation of the metal gate electrode 14, impurity doping and activation heat treatment are performed on the source / drain regions, and the remaining amount of He does not have any problem even after that, specifically, 1 × 10 ¹³ cm ^{−. 2} or less. On the other hand, the residual amount in the case of Ne is 1 × 10 ¹³ cm ⁻² or more, and the residual amount in the case of Ar is 1 × 10 ¹⁴ cm ⁻² or more. However, the amount of impurities can be reduced by high-purity heat treatment described later. Even when He is used as the inert gas, the high-purity heat treatment is effective.

上記したような条件で形成したクラスタイオン１３中の原子比は、Ｈｅ原子が１０に対してＷ原子が３〜５個、ＣＯが５〜８個程度である。このようなクラスタイオン１３を加速し、ゲート絶縁膜１２を有するＳｉ基板１１に衝突させて堆積させる。この際、Ｓｉ基板１１を１００〜３００℃に加熱することによって、ＣＯやＨｅがＳｉ基板１１上から脱離するため、Ｗを９０％（原子比）以上含むゲート電極１４が得られる。   The atomic ratio in the cluster ions 13 formed under the conditions described above is about 3 to 5 W atoms and about 5 to 8 CO atoms with respect to 10 He atoms. Such cluster ions 13 are accelerated and deposited by colliding with the Si substrate 11 having the gate insulating film 12. At this time, by heating the Si substrate 11 to 100 to 300 ° C., CO and He are desorbed from the Si substrate 11, so that the gate electrode 14 containing 90% (atomic ratio) or more of W is obtained.

例えば、１０個以上のＷ原子を含むクラスタイオン１３において、Ｗ原子の運動エネルギーは図３に示すように１個当たりの平均値で１０ｅＶ程度、最大でも２０ｅＶである。金属原子１個当たりの運動エネルギーの最大値は１００ｅＶ未満であることが好ましい。このような運動エネルギーが小さい金属原子を含むクラスタイオン１３を用いて、ゲート電極１４を形成することによって、ゲート絶縁膜１２中への金属原子の注入を抑制することができる。特に、実効酸化膜厚が１．３ｎｍ以下というような極薄のゲート絶縁膜１２中への金属原子の注入が抑制される。従って、金属原子の注入に起因するゲートリーク電流の増加、またＭＯＳＦＥＴの閾値電圧の不安定化を防止することが可能となる。   For example, in the cluster ion 13 containing 10 or more W atoms, the kinetic energy of W atoms is about 10 eV as an average value per piece as shown in FIG. 3, and 20 eV at the maximum. The maximum value of kinetic energy per metal atom is preferably less than 100 eV. By forming the gate electrode 14 using such cluster ions 13 including metal atoms having low kinetic energy, injection of metal atoms into the gate insulating film 12 can be suppressed. In particular, the injection of metal atoms into the extremely thin gate insulating film 12 having an effective oxide film thickness of 1.3 nm or less is suppressed. Therefore, it is possible to prevent an increase in gate leakage current due to metal atom implantation and instability of the threshold voltage of the MOSFET.

ここで、図４に従来の一般的なスパッタ法によるスパッタ粒子（金属原子）のエネルギー分布（スパッタ１）とＥＣＲ放電を用いた低電圧スパッタによるスパッタ粒子（金属原子）のエネルギー分布（スパッタ２）とを示す。低電圧スパッタは、ＥＣＲ放電を用いて放電部と半導体基板との距離を離し、高エネルギー粒子の衝突を避ける方法である。従来の低電圧スパッタでも１００ｅＶを超える金属原子が存在するため、極薄のゲート絶縁膜中には金属原子が注入されるおそれが大きい。クラスタイオン１３を用いた成膜方法においては、１個当たりの最大エネルギーが１００ｅＶ以上の金属原子が存在しないため、ゲート絶縁膜１２中への金属原子の注入を抑制することが可能となる。   Here, FIG. 4 shows the energy distribution of sputtered particles (metal atoms) by conventional general sputtering (sputtering 1) and the energy distribution of sputtered particles (metal atoms) by low-voltage sputtering using ECR discharge (sputtering 2). It shows. Low voltage sputtering is a method of avoiding collision of high energy particles by separating the distance between the discharge part and the semiconductor substrate using ECR discharge. Since metal atoms exceeding 100 eV exist even in conventional low-voltage sputtering, there is a high possibility that metal atoms are implanted into an extremely thin gate insulating film. In the film formation method using the cluster ions 13, since there are no metal atoms having a maximum energy of 100 eV or more per one, it is possible to suppress the injection of metal atoms into the gate insulating film 12.

ゲート電極１４は、複数個の金属原子を含むクラスタイオン１３を用いた成膜方法で所定の膜厚まで形成してもよいし、クラスタイオン１３を用いた成膜方法でゲート電極１４の最下層（ゲート絶縁膜１２と接する部分）のみを形成してもよい。ゲート絶縁膜１２中への金属原子の注入は、ゲート絶縁膜１２と接する層領域（最下層）を形成するときに問題となるため、この層領域を上記成膜方法で形成し、その上に通常のスパッタ法等で所定の膜厚までゲート電極１４を形成してもよい。このように、クラスタイオン１３を用いた成膜方法は、ゲート電極１４の少なくとも最下層の形成に適用される。   The gate electrode 14 may be formed up to a predetermined thickness by a film formation method using cluster ions 13 including a plurality of metal atoms, or the lowermost layer of the gate electrode 14 by a film formation method using cluster ions 13. Only the portion in contact with the gate insulating film 12 may be formed. The injection of metal atoms into the gate insulating film 12 becomes a problem when a layer region (lowermost layer) in contact with the gate insulating film 12 is formed. The gate electrode 14 may be formed to a predetermined film thickness by a normal sputtering method or the like. As described above, the film forming method using the cluster ions 13 is applied to the formation of at least the lowermost layer of the gate electrode 14.

ゲート電極１４の成膜後には高純度化のための熱処理を施すことが好ましい。成膜した金属膜や金属化合物膜から不活性ガスや余分な不純物（Ｃ、Ｈ、Ｏ等）を減少させることによって、ゲート電極１４の仕事関数を安定化させることができる。高純度化のための熱処理は、８００℃以上の温度で１０ｍｓｅｃ以下の加熱条件下で行うことが有効である。例えば、ハロゲンランプやフラッシュランプによる加熱、レーザ光の照射等を適用して、ゲート電極１４を形成したＳｉ基板１１をアニール処理することによって、ゲート電極１４を高純度化して仕事関数を安定化させることができる。   After the gate electrode 14 is formed, it is preferable to perform a heat treatment for high purity. The work function of the gate electrode 14 can be stabilized by reducing the inert gas and excess impurities (C, H, O, etc.) from the formed metal film or metal compound film. It is effective to perform the heat treatment for high purity under a heating condition of 800 mC or higher and 10 msec or lower. For example, the Si substrate 11 on which the gate electrode 14 is formed is annealed by applying heating with a halogen lamp or flash lamp, laser light irradiation, or the like, so that the gate electrode 14 is highly purified and the work function is stabilized. be able to.

Ｓｉ基板１１のアニール処理には、Ｘｅガスを封入したＸｅフラッシュランプ、Ａｒガスを封入したＡｒフラッシュランプ、ＣＯ_２ガスを用いた赤外レーザ光、ＧａＡｓ系の半導体を用いた可視光領域のレーザ光、ＡｒＦエキシマレーザやＫｒＦエキシマレーザを用いた紫外レーザ光等が用いられる。これらを用いたアニール処理によれば、不純物原子の存在を１０％（原子比）程度から１％（原子比）以下まで減少させることができる。さらに、加熱条件を最適化することによって、不純物原子量を０．１％以下まで減少させることが可能である。これらによって、ゲート長が３０ｎｍのＭＯＳＦＥＴにおける閾値電圧のバラツキは＋／−５０ｍＶ程度から＋／−１５ｍＶ程度に減少する。 For annealing treatment of the Si substrate 11, a Xe flash lamp filled with Xe gas, an Ar flash lamp filled with Ar gas, an infrared laser beam using CO ₂ gas, and a laser in the visible light region using a GaAs semiconductor. Light, ultraviolet laser light using an ArF excimer laser, a KrF excimer laser, or the like is used. According to the annealing treatment using these, the presence of impurity atoms can be reduced from about 10% (atomic ratio) to 1% (atomic ratio) or less. Furthermore, the amount of impurity atoms can be reduced to 0.1% or less by optimizing the heating conditions. As a result, the variation in threshold voltage in a MOSFET having a gate length of 30 nm is reduced from about +/− 50 mV to about +/− 15 mV.

図５にゲート長を変化させた場合のＭＯＳＦＥＴの閾値電圧のバラツキ（ΔＶｔｈ）を示す。Ｒｕ膜はｐＭＯＳＦＥＴ用のゲート電極、ＴａＣ膜はｎＭＯＳＦＥＴ用のゲート電極として形成したものである。図５において、実施例は上述したクラスタイオンを用いた成膜方法を適用して形成したＲｕ膜およびＴａＣ膜を有するＭＯＳＦＥＴの測定結果である。比較例は従来の低電圧スパッタ法（低ダメージスパッタ法）を適用して形成したＲｕ膜およびＴａＣ膜を有するＭＯＳＦＥＴの測定結果である。   FIG. 5 shows the variation (ΔVth) in the threshold voltage of the MOSFET when the gate length is changed. The Ru film is formed as a gate electrode for pMOSFET, and the TaC film is formed as a gate electrode for nMOSFET. In FIG. 5, an example is a measurement result of a MOSFET having a Ru film and a TaC film formed by applying the above-described film forming method using cluster ions. The comparative example is a measurement result of a MOSFET having a Ru film and a TaC film formed by applying a conventional low voltage sputtering method (low damage sputtering method).

図５の実施例において、Ｒｕ膜の成膜にはＲｕ（ＥｔＣｐ）（ＥｔＣｐ：シクロペンタジエニル）とＨｅとの混合ガスを用いた。そして、Ｈｅ原子１０個に対してＲｕ原子が１０個程度のクラスタを形成してＲｕ膜を成膜した。ＴａＣ膜の成膜には、Ｔａ用としてＴａ［Ｎ（Ｃ_２Ｈ_５ＣＨ_３）］_５（ＰＥＭＡＴ）を用いると共に、Ｃ用としてＣＨ_４またはＣ_２Ｈ_６を用い、これらをＨｅガスで２〜３倍に希釈した。そして、Ｈｅ原子１０個に対してＴａ原子が５個、Ｃ原子が５個程度のクラスタを形成してＴａＣ膜を成膜した。 In the embodiment of FIG. 5, a Ru (EtCp) (EtCp: cyclopentadienyl) and He mixed gas was used for the formation of the Ru film. Then, a Ru film was formed by forming clusters having about 10 Ru atoms for 10 He atoms. For the formation of the TaC film, Ta [N (C ₂ H ₅ CH ₃ )] ₅ (PEMAT) is used for Ta, and CH ₄ or C ₂ H ₆ is used for C, and these are added with He gas. Dilute to 3-fold. Then, a cluster of about 5 Ta atoms and about 5 C atoms was formed for 10 He atoms to form a TaC film.

比較例のＭＯＳＦＥＴではゲート長が３０ｎｍ以下の領域で閾値電圧のバラツキ（ΔＶｔｈ）が５０ｍＶ以上であるのに対して、実施例のＭＯＳＦＥＴは閾値電圧のバラツキ（ΔＶｔｈ）が１５ｍＶ以下となっており、Ｖｔｈ＝０．２Ｖ＋／−１５ｍＶというバラツキの小さい結果が得られている。その理由は不純物元素が少ないことに加えて、クラスタイオンがＳｉ基板の表面に入射する際に、クラスタイオンの入射角が＋／−５度以内に揃っているため、Ｒｕ膜やＴａＣ膜を構成する結晶粒の面方位が一様に揃うためである。   In the MOSFET of the comparative example, the threshold voltage variation (ΔVth) is 50 mV or more in the region where the gate length is 30 nm or less, whereas in the MOSFET of the example, the threshold voltage variation (ΔVth) is 15 mV or less. A result with a small variation of Vth = 0.2 V +/− 15 mV is obtained. The reason is that, in addition to the small amount of impurity elements, when the cluster ions are incident on the surface of the Si substrate, the incident angles of the cluster ions are within +/− 5 degrees. This is because the plane orientation of crystal grains to be aligned is uniform.

図６および図７にゲート構造を示す。これらの図において、符号４１はクラスタイオンを用いた成膜方法を適用して形成した金属膜または金属化合物膜、符号４２低抵抗性が要求されるゲート電極用として金属膜または金属化合物膜より抵抗率の小さい金属層である。メタルゲートとしての仕事関数は金属膜または金属化合物膜により決定される。図６はゲート電極をＲＩＥ等で加工し、その後にソース・ドレインを形成する場合のゲート構造を示している。図７はダミーゲートを用いてソース・ドレインを形成し、次いでダミーゲートを除去した後、溝内にゲート電極を成膜する場合の形状を示している。   6 and 7 show the gate structure. In these figures, reference numeral 41 denotes a metal film or metal compound film formed by applying a film formation method using cluster ions, and reference numeral 42 denotes a resistance more than a metal film or metal compound film for a gate electrode requiring low resistance. It is a metal layer with a low rate. The work function as a metal gate is determined by a metal film or a metal compound film. FIG. 6 shows a gate structure when the gate electrode is processed by RIE or the like and then the source / drain is formed. FIG. 7 shows a shape in which a source / drain is formed using a dummy gate, and then after the dummy gate is removed, a gate electrode is formed in the trench.

次に、本発明の半導体装置の製造方法の第２の実施形態について、図８を参照して説明する。第２の実施形態においては、クラスタイオンを用いた成膜方法を適用して、デュアルゲート構造を有するＣＭＯＳＦＥＴを作製する工程について述べる。なお、図１と同一部分には同一符号を付し、その説明を一部省略する。   Next, a second embodiment of the semiconductor device manufacturing method of the present invention will be described with reference to FIG. In the second embodiment, a process of manufacturing a CMOSFET having a dual gate structure by applying a film forming method using cluster ions will be described. In addition, the same code | symbol is attached | subjected to FIG. 1 and an identical part, and the description is partially omitted.

まず、図８（ａ）に示すように、Ｓｉ基板１１のｎＭＯＳ領域を覆うように、ゲート絶縁膜１２上にフォトレジストマスク５１を形成する。ゲート絶縁膜１２は第１の実施形態と同様な材料で構成されており、例えば実効酸化膜厚が１．３ｎｍ以下のＳｉＯＮ膜、ＨｆＳｉＯＮ膜、ＨｆＯ_２膜等が用いられる。フォトレジストマスク５１はｎＭＯＳ領域の少なくとも一部を覆うように設けられる。フォトレジストマスク５１に代えて、Ｓｉ基板１１上から選択的に除去可能なマスク材料を用いてもよい。Ｓｉ基板１１のｐＭＯＳ領域はフォトレジストマスク５１のパターンに基づいて露出している。 First, as shown in FIG. 8A, a photoresist mask 51 is formed on the gate insulating film 12 so as to cover the nMOS region of the Si substrate 11. The gate insulating film 12 is made of the same material as that of the first embodiment. For example, an SiON film, an HfSiON film, an HfO ₂ film, or the like having an effective oxide film thickness of 1.3 nm or less is used. The photoresist mask 51 is provided so as to cover at least a part of the nMOS region. Instead of the photoresist mask 51, a mask material that can be selectively removed from the Si substrate 11 may be used. The pMOS region of the Si substrate 11 is exposed based on the pattern of the photoresist mask 51.

次いで、フォトレジストマスク５１で覆われた部分を含めてゲート絶縁膜１２上に、１０個以上のＰｔ原子を含むクラスタイオン（Ｐｔ原子１個当たりの運動エネルギーの平均値＝１０ｅＶ）１３を照射する。ゲート絶縁膜１２上にＰｔ原子を含むクラスタイオン１３を堆積させることによって、膜厚が１０ｎｍ以上のＰｔ膜５２を形成する。この後、フォトレジストマスク５１を例えば硫酸と過酸化水素水との混合液で除去することによって、図８（ｂ）に示すようにｐＭＯＳ領域のみに形成されたＰｔ膜５２を得る。Ｐｔ膜５２はｐＭＯＳ用メタルゲート（第１のゲート電極）の形成に用いられる。   Next, cluster ions including 10 or more Pt atoms (average value of kinetic energy per Pt atom = 10 eV) 13 are irradiated onto the gate insulating film 12 including the portion covered with the photoresist mask 51. . By depositing cluster ions 13 containing Pt atoms on the gate insulating film 12, a Pt film 52 having a thickness of 10 nm or more is formed. Thereafter, the photoresist mask 51 is removed by, for example, a mixed solution of sulfuric acid and hydrogen peroxide solution, thereby obtaining a Pt film 52 formed only in the pMOS region as shown in FIG. 8B. The Pt film 52 is used to form a pMOS metal gate (first gate electrode).

ｎＭＯＳ用メタルゲートの形成については図示を省略したが、ｐＭＯＳ用メタルゲートと同様にして形成される。すなわち、Ｓｉ基板１１のｐＭＯＳ領域の少なくとも一部を覆うように、Ｐｔ膜５２上に（必要に応じてゲート絶縁膜１２上にも）フォトレジストマスクを形成する。その上からＥｒ原子とＮ原子の数が１０個以上のクラスタイオン（Ｅｒ原子１個当たりの運動エネルギーの平均値＝１０ｅＶ）を照射して、膜厚が１０ｎｍ以上のＥｒＮ膜を形成する。そして、フォトレジストマスクを硫酸と過酸化水素水との混合液で除去することによって、ｎＭＯＳ領域のみに形成されたＥｒＮ膜を得る。ＥｒＮ膜はｎＭＯＳ用メタルゲート（第２のゲート電極）の形成に用いられる。   Although the illustration of the formation of the nMOS metal gate is omitted, it is formed in the same manner as the pMOS metal gate. That is, a photoresist mask is formed on the Pt film 52 (and also on the gate insulating film 12 as necessary) so as to cover at least a part of the pMOS region of the Si substrate 11. Then, cluster ions having 10 or more Er atoms and N atoms (average value of kinetic energy per Er atom = 10 eV) are irradiated to form an ErN film having a thickness of 10 nm or more. Then, the ErN film formed only in the nMOS region is obtained by removing the photoresist mask with a mixed solution of sulfuric acid and hydrogen peroxide solution. The ErN film is used to form an nMOS metal gate (second gate electrode).

図８（ｂ）はｐＭＯＳ用メタルゲートとしてのＰｔ膜５２しか示していないが、上記したような後工程でｎＭＯＳ用メタルゲートとしてＥｒＮ膜が形成される。すなわち、ゲート絶縁膜１２上のｐＭＯＳ領域のみに形成されたＰｔ膜とｎＭＯＳ領域のみに形成されたＥｒＮ膜とが得られる。この後、Ｐｔ膜およびＥｒＮ膜をゲート電極パターンに加工し、さらに通常のＭＯＳＦＥＴの形成工程を経ることによって、２種類のメタルゲートを有する低閾値電圧のＣＭＯＳトランジスタを作製する。なお、ここではｐＭＯＳ用メタルゲートとしてＰｔ膜、ｎＭＯＳ用メタルゲートとしてＥｒＮ膜を用いたが、これらに限定されるものではなく、第１の実施形態に示した各種材料を適用することができる。   FIG. 8B shows only the Pt film 52 as a pMOS metal gate, but an ErN film is formed as an nMOS metal gate in the subsequent process as described above. That is, a Pt film formed only in the pMOS region on the gate insulating film 12 and an ErN film formed only in the nMOS region are obtained. Thereafter, the Pt film and the ErN film are processed into a gate electrode pattern, and further through a normal MOSFET formation process, a low threshold voltage CMOS transistor having two types of metal gates is manufactured. Although a Pt film is used as the pMOS metal gate and an ErN film is used as the nMOS metal gate here, the present invention is not limited to these, and various materials shown in the first embodiment can be applied.

また、ここではｐＭＯＳ用メタルゲートを先に形成する工程を示しているため、ｎＭＯＳ領域を覆うようにフォトレジストマスク（第１のマスク材料層）５１を形成しているが、ｎＭＯＳ用メタルゲートを先に形成してもよい。その場合には、フォトレジストマスク（第１のマスク材料層）５１はｐＭＯＳ領域を覆うように形成される。第１のマスク材料層はｐＭＯＳ領域またはｎＭＯＳ領域の一方の領域を覆うように形成され、第２のマスク材料層はｐＭＯＳ領域またはｎＭＯＳ領域の他方の領域を覆うように形成される。   Here, since the process of forming the pMOS metal gate first is shown, the photoresist mask (first mask material layer) 51 is formed so as to cover the nMOS region. It may be formed first. In that case, a photoresist mask (first mask material layer) 51 is formed so as to cover the pMOS region. The first mask material layer is formed so as to cover one region of the pMOS region or the nMOS region, and the second mask material layer is formed so as to cover the other region of the pMOS region or the nMOS region.

上述したように、ｐＭＯＳ用およびｎＭＯＳ用のメタルゲートを、クラスタイオンを用いた成膜方法を適用して形成することによって、ゲート絶縁膜中への金属原子の注入を抑制することができる。従って、金属原子の注入に起因するゲートリーク電流の増加、また閾値電圧の不安定化を防ぐことが可能となる。さらに、クラスタイオンはＳｉ基板の表面に入射する際の角度（入射角）が揃っているため、フォトレジストマスクの除去と同時に不要な金属膜等を確実に取り除くことができる。従って、ＣＭＯＳトランジスタの形成精度や製造歩留りを向上させることが可能となる。   As described above, by forming a metal gate for pMOS and nMOS by applying a film formation method using cluster ions, it is possible to suppress injection of metal atoms into the gate insulating film. Therefore, it is possible to prevent an increase in gate leakage current due to metal atom implantation and instability of the threshold voltage. Furthermore, since the cluster ions have the same angle (incident angle) when incident on the surface of the Si substrate, unnecessary metal films and the like can be surely removed simultaneously with the removal of the photoresist mask. Therefore, it is possible to improve the formation accuracy and manufacturing yield of the CMOS transistor.

従来の成膜技術では図９（ａ）に示すように、半導体基板６１に設けられたゲート絶縁膜６２上にフォトレジストマスク６３を形成し、その上からスパッタ法やＣＶＤ法でＥｒＮ膜６４を成膜した場合、フォトレジストマスク６３の側面にもＥｒＮ膜６４が形成される。このため、硫酸と過酸化水素水との混合液でフォトレジストマスク６３を除去する際に、ＥｒＮ膜６４の堆積量が多い部分、すなわちフォトレジストマスク６３の側壁に堆積したＥｒＮ膜６４が厚い部分は、フォトレジストマスク６３が上記混合液に露出せず、リフトオフが不完全になる。図９（ｂ）はフォトレジストマスク６３のリフトオフが不完全な状態、すなわち不要なＥｒＮ膜６４Ａが残留した状態を示している。   In the conventional film forming technique, as shown in FIG. 9A, a photoresist mask 63 is formed on a gate insulating film 62 provided on a semiconductor substrate 61, and an ErN film 64 is formed thereon by sputtering or CVD. When the film is formed, the ErN film 64 is also formed on the side surface of the photoresist mask 63. For this reason, when the photoresist mask 63 is removed with a mixed solution of sulfuric acid and hydrogen peroxide, a portion where the deposited amount of the ErN film 64 is large, that is, a portion where the ErN film 64 deposited on the sidewall of the photoresist mask 63 is thick. In this case, the photoresist mask 63 is not exposed to the mixed solution, and the lift-off is incomplete. FIG. 9B shows a state where the lift-off of the photoresist mask 63 is incomplete, that is, an unnecessary ErN film 64A remains.

次に、本発明の半導体装置の製造方法の第３の実施形態について、図１０を参照して説明する。第３の実施形態においては、ゲート絶縁膜上にＴｉＮ膜を全面に成膜した後に、ｎＭＯＳ領域とｐＭＯＳ領域とで異なる物質を導入または反応させて、２種類の仕事関数を有するメタルゲートを作製する例について述べる。   Next, a third embodiment of the method for manufacturing a semiconductor device of the present invention will be described with reference to FIG. In the third embodiment, after forming a TiN film on the entire surface of the gate insulating film, different materials are introduced or reacted in the nMOS region and the pMOS region to produce a metal gate having two types of work functions. An example will be described.

まず、図１０（ａ）に示すように、Ｓｉ基板１００の素子分離絶縁膜１０１を介して隣接するｎＭＯＳ領域１０２およびｐＭＯＳ領域１０３上に、例えば膜厚が２〜３ｎｍのＨｆＳｉＯＮ膜やＨｆＯ_２膜等からなるゲート絶縁膜１０４を成膜する。さらに、ゲート絶縁膜１０４上に膜厚が３０ｎｍ程度のＴｉＮ膜１０５を成膜する。ＴｉＮ膜１０５は前述した実施形態で示したように、複数個の金属原子（ここではＴｉ原子）を含むクラスタイオンを用いた成膜方法を適用して成膜する。 First, as shown in FIG. 10A, an HfSiON film or an HfO ₂ film having a thickness of, for example, 2 to ₃ nm is formed on the nMOS region 102 and the pMOS region 103 adjacent to each other through the element isolation insulating film 101 of the Si substrate 100. A gate insulating film 104 made of or the like is formed. Further, a TiN film 105 having a thickness of about 30 nm is formed on the gate insulating film 104. The TiN film 105 is formed by applying a film formation method using cluster ions including a plurality of metal atoms (here, Ti atoms) as shown in the above-described embodiment.

次に、図１０（ｂ）に示すように、ｎＭＯＳ領域１０２上のＴｉＮ膜１０５が露出するように、ｐＭＯＳ領域１０３上のＴｉＮ膜１０５をマスク１０６で覆う。続いて、ｎＭＯＳ領域１０２上のＴｉＮ膜１０５に面密度で５×１０^１５ｃｍ^−２以上のＡｌ１０７を２００ｅＶ以下のエネルギーで照射し、ＴｉＮ膜１０５中およびＴｉＮ膜１０５上にＡｌを成膜する。Ａｌの成膜はクラスタイオンを用いた成膜方法を適用して実施する。 Next, as shown in FIG. 10B, the TiN film 105 on the pMOS region 103 is covered with a mask 106 so that the TiN film 105 on the nMOS region 102 is exposed. Subsequently, Al 107 having a surface density of 5 × 10 ¹⁵ cm ⁻² or more is irradiated to the TiN film 105 on the nMOS region 102 with an energy of 200 eV or less to form Al in the TiN film 105 and on the TiN film 105. The deposition of Al is performed by applying a deposition method using cluster ions.

マスク１０６を除去した後、図１０（ｃ）に示すように、ｎＭＯＳ領域１０２を覆うマスク１０８を形成する。続いて、クラスタイオンを用いた成膜方法を適用し、仕事関数が４．８ｅＶ以上のＰｔ、Ｐｄ、Ｎｉ、Ｃｏ、Ｉｒ等を２００ｅＶ以下のエネルギーで、５×１０^１５ｃｍ^−２以上の面密度となるように照射し、ｐＭＯＳ領域１０３のＴｉＮ膜１０５中およびＴｉＮ膜１０５上に成膜する。 After removing the mask 106, a mask 108 covering the nMOS region 102 is formed as shown in FIG. Subsequently, a film forming method using cluster ions is applied, and Pt, Pd, Ni, Co, Ir, or the like having a work function of 4.8 eV or more is applied at a surface of 5 × 10 ¹⁵ cm ⁻² or more with an energy of 200 eV or less. Irradiation is performed so as to have a density, and a film is formed in and on the TiN film 105 in the pMOS region 103.

この後、８００℃以上の温度で加熱処理して、不純物原子をＴｉＮ膜１０５とゲート絶縁膜１０４との界面に偏析させる。加熱処理は処理時間が１０ｍｓｅｃ以下となるように、フラッシュランプ、赤外線レーザ、可視光レーザ、紫外光レーザ等を用いて実施することが好ましい。加熱処理時間（照射時間）が１００ｍｓｅｃ以上になると、ＴｉＮ膜１０５とゲート絶縁膜１０４とが反応し、ゲートリーク電流の増大等を招くおそれがある。   Thereafter, heat treatment is performed at a temperature of 800 ° C. or higher to segregate impurity atoms at the interface between the TiN film 105 and the gate insulating film 104. The heat treatment is preferably performed using a flash lamp, an infrared laser, a visible light laser, an ultraviolet light laser, or the like so that the treatment time is 10 msec or less. When the heat treatment time (irradiation time) is 100 msec or longer, the TiN film 105 and the gate insulating film 104 may react to cause an increase in gate leakage current.

上述したような工程を適用することによって、ｎＭＯＳ領域１０２にはゲート絶縁膜１０４上にＡｌが偏析したＴｉＮゲート１０５Ａが形成され、ｐＭＯＳ領域１０３にはゲート絶縁膜１０４上にＰｔ、Ｐｄ、Ｎｉ、Ｃｏ、Ｉｒ等が偏析したＴｉＮゲート１０５Ｂが形成される。さらに、通常のＭＯＳＦＥＴの形成工程を経ることによって、２種類のメタルゲートを有する低閾値電圧のＣＭＯＳトランジスタを作製する。このような場合にも、クラスタイオンを用いた成膜方法を適用することによって、ゲート絶縁膜１０４中への金属原子の注入を抑制することができる。   By applying the process as described above, a TiN gate 105A in which Al is segregated on the gate insulating film 104 is formed in the nMOS region 102, and Pt, Pd, Ni, and the like are formed on the gate insulating film 104 in the pMOS region 103. A TiN gate 105B in which Co, Ir and the like are segregated is formed. Further, a low threshold voltage CMOS transistor having two types of metal gates is manufactured through a normal MOSFET formation process. Even in such a case, by applying a film formation method using cluster ions, injection of metal atoms into the gate insulating film 104 can be suppressed.

ｎＭＯＳ用ゲートおよびｐＭＯＳ用ゲートの作製は、例えばゲート絶縁膜上に厚さ１〜５ｎｍのＳｉ膜を形成し、さらにその上に厚さ５〜１０ｎｍ程度のＡｌ膜、Ｐｔ膜、Ｎｉ膜、Ｐｄ膜、Ｉｒ膜等を、クラスタイオンを用いた成膜方法を適用して形成した後、加熱処理を施して金属リッチの合金やシリサイドを形成することによっても実施可能である。例えば、Ａｌ膜をＳｉ膜上に形成した場合にはシリサイドを形成せず、共晶合金になるが、仕事関数はＡｌの仕事関数に近い４．１〜４．２ｅＶの値が得られる。   For example, an nMOS gate and a pMOS gate are formed by forming a Si film having a thickness of 1 to 5 nm on a gate insulating film, and further forming an Al film, a Pt film, a Ni film, Pd having a thickness of about 5 to 10 nm on the Si film. It is also possible to form a film, an Ir film, or the like by applying a film formation method using cluster ions, and then performing heat treatment to form a metal-rich alloy or silicide. For example, when an Al film is formed on a Si film, no silicide is formed and a eutectic alloy is formed, but the work function is 4.1 to 4.2 eV, which is close to the work function of Al.

一方、Ｐｔ、Ｎｉ、Ｐｄ、Ｉｒ等の金属膜は、金属リッチのシリサイドを形成する。この際、Ｓｉパターンがない領域に存在する未反応の金属膜を選択的に酸で除去するため、シリサイドの形成後にシリサイド表層のＳｉを酸化し、厚さ１〜３ｎｍ程度のＳｉＯ_２膜を形成することが好ましい。この薄いＳｉ酸化膜が硫酸と過酸化水素水との混合液による選択エッチングの際に保護膜として機能し、Ｓｉパターンがない領域の金属膜を選択的に除去することが可能になる。 On the other hand, metal films such as Pt, Ni, Pd, and Ir form a metal-rich silicide. At this time, in order to selectively remove an unreacted metal film existing in a region where there is no Si pattern with an acid, Si on the silicide surface layer is oxidized after the formation of the silicide to form a SiO ₂ film having a thickness of about 1 to 3 nm. It is preferable to do. This thin Si oxide film functions as a protective film during selective etching with a mixed solution of sulfuric acid and hydrogen peroxide solution, and it becomes possible to selectively remove a metal film in a region having no Si pattern.

なお、本発明の半導体装置の製造方法は上記した実施形態に限定されるものではなく、ゲート絶縁膜とメタルゲート電極とを有するトランジスタを備える各種半導体装置の作製に適用することができる。本発明の製造方法を適用して作製される半導体装置の構造は、本発明の基本構成を満足するものであれば種々に変形が可能であり、それらも本発明に含まれるものである。さらに、実施形態は本発明の技術的思想の範囲内で拡張または変更することができ、拡張、変更した実施形態も本発明の技術的範囲に含まれる。   Note that the method for manufacturing a semiconductor device of the present invention is not limited to the above-described embodiment, and can be applied to manufacturing various semiconductor devices including a transistor having a gate insulating film and a metal gate electrode. The structure of the semiconductor device manufactured by applying the manufacturing method of the present invention can be variously modified as long as it satisfies the basic configuration of the present invention, and these are also included in the present invention. Furthermore, the embodiments can be expanded or modified within the scope of the technical idea of the present invention, and the expanded and modified embodiments are also included in the technical scope of the present invention.

本発明の第１の実施形態におけるメタルゲート電極の形成工程を示す断面図である。It is sectional drawing which shows the formation process of the metal gate electrode in the 1st Embodiment of this invention. 本発明の実施形態に用いられる成膜装置の構成例を示す図である。It is a figure which shows the structural example of the film-forming apparatus used for embodiment of this invention. 本発明の実施形態の成膜方法における金属原子のエネルギー分布を示す図である。It is a figure which shows the energy distribution of the metal atom in the film-forming method of embodiment of this invention. 従来の成膜方法における金属原子のエネルギー分布を示す図である。It is a figure which shows the energy distribution of the metal atom in the conventional film-forming method. 本発明の実施例によるＭＯＳＦＥＴのゲート長を変化させた場合の閾値電圧のバラツキを示す図である。It is a figure which shows the variation in the threshold voltage at the time of changing the gate length of MOSFET by the Example of this invention. 本発明の実施形態によるメタルゲート電極の構造の一例を示す図である。It is a figure which shows an example of the structure of the metal gate electrode by embodiment of this invention. 本発明の実施形態によるメタルゲート電極の構造の他の例を示す図である。It is a figure which shows the other example of the structure of the metal gate electrode by embodiment of this invention. 本発明の第２の実施形態におけるメタルゲート電極の形成工程の一部を示す断面図である。It is sectional drawing which shows a part of formation process of the metal gate electrode in the 2nd Embodiment of this invention. 従来の成膜方法を適用したメタルゲート電極の形成工程の一部を示す断面図である。It is sectional drawing which shows a part of formation process of the metal gate electrode to which the conventional film-forming method is applied. 本発明の第３の実施形態におけるメタルゲート電極の形成工程を示す断面図である。It is sectional drawing which shows the formation process of the metal gate electrode in the 3rd Embodiment of this invention.

符号の説明Explanation of symbols

１１，１００…Ｓｉ基板、１２，１０４…ゲート絶縁膜、１３…クラスタイオン、１４…ゲート電極、５１…フォトレジストマスク、５２…ｐＭＯＳ用メタルゲート（Ｐｔ膜）、１０２…ｎＭＯＳ領域、１０３…ｐＭＯＳ領域、１０５…ＴｉＮ膜、１０５Ａ…Ａｌが偏析したＴｉＮゲート、１０５Ｂ…Ｐｔ等が偏析したＴｉＮゲート。   DESCRIPTION OF SYMBOLS 11,100 ... Si substrate, 12,104 ... Gate insulating film, 13 ... Cluster ion, 14 ... Gate electrode, 51 ... Photoresist mask, 52 ... Metal gate for PMOS (Pt film), 102 ... nMOS region, 103 ... pMOS Region, 105 ... TiN film, 105A ... TiN gate with segregated Al, 105B ... TiN gate with segregated Pt.

Claims (5)

ＭＯＳトランジスタを備える半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に複数個の金属原子を含むクラスタのイオンを堆積させ、ゲート電極の少なくとも最下層を形成する工程と
を具備することを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device including a MOS transistor,
Forming a gate insulating film on the semiconductor substrate;
Depositing cluster ions containing a plurality of metal atoms on the gate insulating film to form at least a lowermost layer of the gate electrode. ＣＭＯＳトランジスタを備える半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を形成する工程と、
前記半導体基板のｐＭＯＳ領域またはｎＭＯＳ領域の一方の領域の少なくとも一部を覆うように、前記ゲート絶縁膜上に第１のマスク材料層を形成する工程と、
前記第１のマスク材料層で覆われた部分を含めて前記ゲート絶縁膜上に、複数個の金属原子を含むクラスタのイオンを堆積させ、第１のゲート電極を形成する工程と、
前記第１のマスク材料層を除去した後、前記半導体基板の前記ｐＭＯＳ領域またはｎＭＯＳ領域の他方の領域の少なくとも一部を覆うように、前記第１のゲート電極上に第２のマスク材料層を形成する工程と、
前記第２のマスク材料層で覆われた部分を含めて前記ゲート絶縁膜上に、複数個の金属原子を含むクラスタのイオンを堆積させ、第２のゲート電極を形成する工程と
を具備することを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device comprising a CMOS transistor,
Forming a gate insulating film on the semiconductor substrate;
Forming a first mask material layer on the gate insulating film so as to cover at least part of one of the pMOS region and the nMOS region of the semiconductor substrate;
Depositing ions of clusters including a plurality of metal atoms on the gate insulating film including a portion covered with the first mask material layer, and forming a first gate electrode;
After removing the first mask material layer, a second mask material layer is formed on the first gate electrode so as to cover at least a part of the other region of the pMOS region or the nMOS region of the semiconductor substrate. Forming, and
Depositing cluster ions containing a plurality of metal atoms on the gate insulating film including the portion covered with the second mask material layer to form a second gate electrode. A method of manufacturing a semiconductor device. ＣＭＯＳトランジスタを備える半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に複数個の金属原子を含むクラスタのイオンを堆積させて導電膜を形成する工程と、
ｐＭＯＳ領域およびｎＭＯＳ領域に応じて前記導電膜に異なる物質を導入し、ｐＭＯＳ用ゲート電極およびｎＭＯＳ用ゲート電極を形成する工程と
を具備することを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device comprising a CMOS transistor,
Forming a gate insulating film on the semiconductor substrate;
Forming a conductive film by depositing ions of a cluster containing a plurality of metal atoms on the gate insulating film;
and a step of introducing a different material into the conductive film in accordance with the pMOS region and the nMOS region to form a gate electrode for pMOS and a gate electrode for nMOS. 請求項１ないし請求項３のいずれか１項記載の半導体装置の製造方法において、
前記クラスタに含まれる前記金属原子１個当たりの運動エネルギーの最大値が１００ｅＶ未満であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device of any one of Claim 1 thru | or 3,
The method of manufacturing a semiconductor device, wherein the maximum value of kinetic energy per metal atom contained in the cluster is less than 100 eV. 請求項１ないし請求項４のいずれか１項記載の半導体装置の製造方法において、
前記クラスタのイオンを堆積させた後に加熱処理を施し、前記堆積層内の不純物を除去する工程を具備することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device of any one of Claims 1 thru | or 4,
A method for manufacturing a semiconductor device, comprising the step of performing heat treatment after depositing the ions of the cluster and removing impurities in the deposited layer.

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