JP2000243723A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
- Publication number
- JP2000243723A JP2000243723A JP11046801A JP4680199A JP2000243723A JP 2000243723 A JP2000243723 A JP 2000243723A JP 11046801 A JP11046801 A JP 11046801A JP 4680199 A JP4680199 A JP 4680199A JP 2000243723 A JP2000243723 A JP 2000243723A
- Authority
- JP
- Japan
- Prior art keywords
- film
- reaction
- reaction preventing
- manufacturing
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に、ＭＯＳ電界効果トランジスタにお
けるポリメタル構造のゲート電極の形成に適用して好適
なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method suitable for forming a gate electrode having a polymetal structure in a MOS field effect transistor.
【０００２】[0002]
【従来の技術】従来、ＭＯＳ電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）などの半導体装置においては、スケーリン
グの法則に従って微細化が行われている。そして、０．
２５μｍ世代、または０．１８μｍ世代までの高性能高
速ＣＭＯＳＦＥＴにおいては、ケイ化タングステン（Ｗ
Ｓｉ）、ケイ化チタン（ＴｉＳｉ）、またはケイ化コバ
ルト（ＣｏＳｉ）に代表されるような高融点金属シリサ
イド膜をゲート電極材料として用いることによって、ゲ
ート電極の低抵抗化が行われてきた。2. Description of the Related Art Conventionally, MOS field-effect transistors (M
2. Description of the Related Art In semiconductor devices such as OSFETs, miniaturization is performed according to the law of scaling. And 0.
In high-performance high-speed CMOSFETs up to the 25 μm generation or the 0.18 μm generation, tungsten silicide (W
The use of a refractory metal silicide film typified by Si), titanium silicide (TiSi), or cobalt silicide (CoSi) as a gate electrode material has reduced the resistance of the gate electrode.
【０００３】しかしながら、一般的に、高融点金属シリ
サイド膜は、細線化を進めると比抵抗が増加することが
知られている。このような現象により、高融点シリサイ
ド膜ではこれからの素子の微細化に対応することが困難
になってきた。また、高速回路などにおいて、ゲート電
極に高融点シリサイド膜を用いる場合には、ゲート電極
の抵抗によるＲＣ遅延が回路に影響しないようにするた
めに、高融点シリサイド膜の膜厚を非常に大きくしなけ
ればならない。そのため、ゲート電極のアスペクト比が
増加してしまい、その加工が困難になってしまうという
問題もある。However, it is generally known that the refractory metal silicide film increases in specific resistance as the line is made thinner. Due to such a phenomenon, it has become difficult for the high-melting-point silicide film to cope with future miniaturization of elements. When a high-melting silicide film is used for a gate electrode in a high-speed circuit or the like, the thickness of the high-melting silicide film must be extremely large in order to prevent the RC delay due to the resistance of the gate electrode from affecting the circuit. There must be. Therefore, there is also a problem that the aspect ratio of the gate electrode increases, and the processing becomes difficult.
【０００４】そこで、ゲート電極を微細化しつつ低抵抗
化するために、多結晶Ｓｉ膜上に金属膜を堆積させた構
造、いわゆるポリメタル構造のゲート電極が検討されて
いる。金属は、その比抵抗がシリサイド膜の比抵抗に比
べて小さいため、ゲート電極を低アスペクト比化するこ
とができ、細線化を進めても抵抗が増加しないことが知
られている。In order to reduce the resistance while miniaturizing the gate electrode, a gate electrode having a so-called polymetal structure, in which a metal film is deposited on a polycrystalline Si film, has been studied. It is known that the resistivity of a metal is smaller than that of a silicide film, so that the aspect ratio of the gate electrode can be reduced, and the resistance does not increase even if the line is made thinner.
【０００５】また、一般的に、ポリメタル構造のゲート
電極においては、多結晶Ｓｉ膜と金属膜との間の反応を
防止する目的で、多結晶Ｓｉ膜と金属膜との間に金属窒
化膜からなる反応防止膜が挿入されている。In general, in a gate electrode having a polymetal structure, a metal nitride film is formed between a polycrystalline Si film and a metal film in order to prevent a reaction between the polycrystalline Si film and the metal film. A reaction prevention film is inserted.
【０００６】ここで、上述したポリメタル構造のゲート
電極を有するＣＭＯＳＦＥＴの製造方法について、図面
を参照して説明する。なお、図９〜図１２においては、
ｎチャネルＭＯＳＦＥＴの形成領域のみを示す。Here, a method for manufacturing a CMOSFET having a gate electrode having the above-mentioned polymetal structure will be described with reference to the drawings. 9 to 12,
Only the formation region of the n-channel MOSFET is shown.
【０００７】すなわち、図９Ａに示すように、まず、従
来公知の方法により、Ｓｉ基板１０１の上部に酸化シリ
コン（ＳｉＯ2 ）からなるトレンチ素子分離領域１０２
を形成し、素子分離を行う。That is, as shown in FIG. 9A, first, a trench element isolation region 102 made of silicon oxide (SiO 2 ) is formed on a Si substrate 101 by a conventionally known method.
Is formed, and element isolation is performed.
【０００８】次に、リソグラフィ工程により、ｎチャネ
ルＭＯＳＦＥＴの形成領域を覆うようにして、Ｓｉ基板
１０１上にレジストパターン（図示せず）を形成した
後、このレジストパターンをマスクとして、トレンチ素
子分離領域１０２によって分離されたｐチャネルＭＯＳ
ＦＥＴの形成領域に、リン（Ｐ）などのｎ型不純物をイ
オン注入する。これにより、ｎ型ウェル領域１０３が形
成される。その後、アッシングおよび洗浄を行うことに
よりレジストパターンを除去する。Next, a resist pattern (not shown) is formed on the Si substrate 101 by a lithography process so as to cover the formation region of the n-channel MOSFET. P-channel MOS separated by 102
An n-type impurity such as phosphorus (P) is ion-implanted into a formation region of the FET. As a result, an n-type well region 103 is formed. Thereafter, the resist pattern is removed by performing ashing and washing.
【０００９】次に、リソグラフィ工程により、ｐチャネ
ルＭＯＳＦＥＴの形成領域を覆うようにして、Ｓｉ基板
１０１上にレジストパターン（図示せず）を形成した
後、このレジストパターンをマスクとして、トレンチ素
子分離領域１０２によって分離されたｎチャネルＭＯＳ
ＦＥＴの形成領域に、ホウ素（Ｂ）などのｐ型不純物を
イオン注入する。これにより、ｐ型ウェル領域１０４が
形成される。その後、アッシングおよび洗浄を行うこと
によりレジストパターンを除去する。Next, a resist pattern (not shown) is formed on the Si substrate 101 by a lithography process so as to cover the formation region of the p-channel MOSFET. N-channel MOS separated by 102
A p-type impurity such as boron (B) is ion-implanted into a formation region of the FET. As a result, a p-type well region 104 is formed. Thereafter, the resist pattern is removed by performing ashing and washing.
【００１０】次に、図９Ｂに示すように、熱酸化法によ
り、ｎチャネルＭＯＳＦＥＴの形成領域およびｐチャネ
ルＭＯＳＦＥＴの形成領域の活性領域上にゲート絶縁膜
１０５を形成する。Next, as shown in FIG. 9B, a gate insulating film 105 is formed on the active regions of the n-channel MOSFET formation region and the p-channel MOSFET formation region by a thermal oxidation method.
【００１１】次に、図９Ｃに示すように、化学気相成長
（ＣＶＤ）法により、Ｓｉ基板１０１上の全面に多結晶
Ｓｉ膜１０６を製膜する。この多結晶Ｓｉ膜１０６の膜
厚は５０ｎｍである。Next, as shown in FIG. 9C, a polycrystalline Si film 106 is formed on the entire surface of the Si substrate 101 by a chemical vapor deposition (CVD) method. The thickness of this polycrystalline Si film 106 is 50 nm.
【００１２】次に、図１０Ａに示すように、リソグラフ
ィ工程により、ｐチャネルＭＯＳＦＥＴの形成領域を覆
うようにしてレジストパターン１０７を形成した後、こ
のレジストパターン１０７をマスクとして、多結晶Ｓｉ
膜１０６にＰなどのｎ型不純物をイオン注入する。その
後、アッシングおよび洗浄を行うことによりレジストパ
ターン１０７を除去する。次に、同様にして、リソグラ
フィ工程により、ｎチャネルＭＯＳＦＥＴの形成領域を
覆うようにしてレジストパターン（図示せず）を形成し
た後、このレジストパターンをマスクとして、多結晶Ｓ
ｉ膜１０６にＢなどのｐ型不純物をイオン注入する。そ
の後、アッシングおよび洗浄を行うことによりレジスト
パターンを除去する。Next, as shown in FIG. 10A, a resist pattern 107 is formed by a lithography process so as to cover a region where the p-channel MOSFET is to be formed.
An n-type impurity such as P is ion-implanted into the film 106. Thereafter, the resist pattern 107 is removed by performing ashing and cleaning. Next, similarly, a resist pattern (not shown) is formed by a lithography process so as to cover the formation region of the n-channel MOSFET.
A p-type impurity such as B is ion-implanted into the i-film 106. Thereafter, the resist pattern is removed by performing ashing and washing.
【００１３】次に、図１０Ｂに示すように、反応性スパ
ッタリング法により、多結晶Ｓｉ膜１０６上の全面に、
上層に形成される金属膜との反応を防止するための窒化
チタン（ＴｉＮ）からなる反応防止膜１０８を製膜す
る。この反応防止膜１０８の膜厚は１〜１０ｎｍであ
る。次に、スパッタリング法により、反応防止膜１０８
上の全面にタングステン（Ｗ）からなる金属膜１０９を
製膜する。金属膜１０９の膜厚は所望の抵抗になるよう
に決定される。すなわち、１．５Ω／□程度の抵抗値を
得たい場合には、金属膜１０９の膜厚を１００ｎｍ程度
とし、５Ω／□程度の抵抗値を得たい場合には、金属膜
１０９の膜厚を４０ｎｍ程度とする。Next, as shown in FIG. 10B, the entire surface of the polycrystalline Si film 106 is
A reaction prevention film 108 made of titanium nitride (TiN) for preventing a reaction with a metal film formed as an upper layer is formed. The thickness of the reaction prevention film 108 is 1 to 10 nm. Next, the reaction preventing film 108 is formed by a sputtering method.
A metal film 109 made of tungsten (W) is formed on the entire upper surface. The thickness of the metal film 109 is determined so as to have a desired resistance. That is, to obtain a resistance value of about 1.5 Ω / □, the thickness of the metal film 109 is set to about 100 nm. To obtain a resistance value of about 5 Ω / □, the thickness of the metal film 109 is set to It is about 40 nm.
【００１４】次に、図１１Ａに示すように、ＣＶＤ法に
より、金属膜１０９上にＳｉＯ2 からなるゲート上部保
護膜１１０を製膜する。Next, as shown in FIG. 11A, a gate upper protective film 110 made of SiO 2 is formed on the metal film 109 by a CVD method.
【００１５】次に、図１１Ｂに示すように、リソグラフ
ィ工程により、ｎチャネルＭＯＳＦＥＴの形成領域およ
びｐチャネルＭＯＳＦＥＴの形成領域において、ゲート
上部保護膜１１０上にゲート電極形状のレジストパター
ン１１１を形成する。Next, as shown in FIG. 11B, a resist pattern 111 having a gate electrode shape is formed on the upper gate protection film 110 in the formation region of the n-channel MOSFET and the formation region of the p-channel MOSFET by a lithography process.
【００１６】次に、図１２Ａに示すように、レジストパ
ターン１１１をマスクとして、反応性イオンエッチング
（ＲＩＥ）法により、ゲート上部保護膜１１０、金属膜
１０９、反応防止膜１０８および多結晶Ｓｉ膜１０６を
順次エッチングする。これにより、ポリメタル構造のゲ
ート電極Ｇが形成される。その後、アッシングおよび洗
浄を行うことによりレジストパターン１１１を除去す
る。Next, as shown in FIG. 12A, using the resist pattern 111 as a mask, the gate upper protective film 110, the metal film 109, the reaction preventing film 108, and the polycrystalline Si film 106 are formed by reactive ion etching (RIE). Are sequentially etched. Thus, a gate electrode G having a polymetal structure is formed. After that, the resist pattern 111 is removed by performing ashing and cleaning.
【００１７】次に、図１２Ｂに示すように、ｎチャネル
ＭＯＳＦＥＴの形成領域において、ゲート電極Ｇに対し
て自己整合的に、Ｐなどのｎ型不純物をｐ型ウェル領域
１０４中にイオン注入することにより、ｎ- 型の低濃度
ソース領域１１２ａおよび低濃度ドレイン領域１１３ａ
を形成する。その後、同様にして、ｐチャネルＭＯＳＦ
ＥＴの形成領域において、ゲート電極（図示せず）に対
して自己整合的に、ＢＦ2 などのｐ型不純物をｎ型ウェ
ル領域１０３中にイオン注入することにより、ｐ- 型の
低濃度ソース領域および低濃度ドレイン領域（いずれも
図示せず）を形成する。Next, as shown in FIG. 12B, in the formation region of the n-channel MOSFET, an n-type impurity such as P is ion-implanted into the p-type well region 104 in a self-aligned manner with respect to the gate electrode G. As a result, the n − -type lightly doped source region 112 a and the lightly doped drain region 113 a
To form Thereafter, similarly, the p-channel MOSF
In the ET formation region, a p-type impurity such as BF 2 is ion-implanted into the n-type well region 103 in a self-aligned manner with respect to a gate electrode (not shown), so that a p − -type low concentration source And a low-concentration drain region (both not shown) are formed.
【００１８】次に、ＣＶＤ法により全面にＳｉＯ2 膜を
製膜した後、このＳｉＯ2 膜をエッチバックすることに
よって、ゲート電極Ｇの側壁にサイドウォール１１４を
形成する。これと同時に、ｐチャネルＭＯＳＦＥＴの形
成領域におけるゲート電極の側壁にも同様のサイドウォ
ール（図示せず）が形成される。なお、ＳｉＯ2 膜の代
わりに、窒化シリコン（ＳｉＮ）膜を用いる場合もあ
る。Next, after forming an SiO 2 film on the entire surface by the CVD method, the SiO 2 film is etched back to form sidewalls 114 on the side walls of the gate electrode G. At the same time, a similar side wall (not shown) is formed on the side wall of the gate electrode in the formation region of the p-channel MOSFET. Note that a silicon nitride (SiN) film may be used instead of the SiO 2 film.
【００１９】次に、ｎチャネルＭＯＳＦＥＴの形成領域
において、ゲート電極Ｇおよびサイドウォール１１４を
マスクとして、ヒ素（Ａｓ）などのｎ型不純物をｐ型ウ
ェル領域１０４中に選択的にイオン注入する。これによ
り、ｎ+ 型の高濃度ソース領域１１２および高濃度ドレ
イン領域１１３が形成される。その後、ｐチャネルＭＯ
ＳＦＥＴの形成領域において、ゲート電極およびサイド
ウォールをマスクとしてＢＦ2 などのｐ型不純物をｎ型
ウェル領域１０３中に選択的にイオン注入する。これに
より、ｐ+ 型の高濃度ソース領域および高濃度ドレイン
領域（いずれも図示せず）が形成される。Next, in the formation region of the n-channel MOSFET, an n-type impurity such as arsenic (As) is selectively ion-implanted into the p-type well region 104 using the gate electrode G and the side wall 114 as a mask. As a result, an n + -type high concentration source region 112 and a high concentration drain region 113 are formed. Then, p-channel MO
In the SFET formation region, a p-type impurity such as BF 2 is selectively ion-implanted into the n-type well region 103 using the gate electrode and the sidewall as a mask. As a result, a p + -type high concentration source region and a high concentration drain region (both not shown) are formed.
【００２０】以上のようにして、ポリメタル構造のゲー
ト電極を有するＣＭＯＳＦＥＴが製造される。その後、
従来公知の方法により、層間絶縁膜、接続孔、プラグ、
配線を順次繰り返し形成することにより、所望の半導体
装置が製造される。As described above, a CMOSFET having a gate electrode having a polymetal structure is manufactured. afterwards,
By a conventionally known method, an interlayer insulating film, a connection hole, a plug,
A desired semiconductor device is manufactured by sequentially and repeatedly forming wirings.
【００２１】[0021]
【発明が解決しようとする課題】しかしながら、従来の
半導体装置の製造方法においては、反応防止膜上に製膜
された金属膜が、反応防止膜の結晶状態を反映してしま
うという問題があった。However, in the conventional method of manufacturing a semiconductor device, there is a problem that the metal film formed on the reaction preventing film reflects the crystal state of the reaction preventing film. .
【００２２】すなわち、上述のようなＣＭＯＳＦＥＴの
製造において、反応防止膜としてＴｉＮ膜を用い金属膜
としてＷ膜を用いた場合には、下地の反応防止膜の影響
によって金属膜の結晶粒径が小さくなってしまう。そし
て、金属膜の結晶粒径が小さくなってしまうと、金属膜
の比抵抗は増加してしまう。そのため、ゲート電極にお
いて所望のゲート抵抗を得るためには、ゲート電極のア
スペクト比を大きくしなければならないという問題があ
った。That is, when a TiN film is used as a reaction preventing film and a W film is used as a metal film in the manufacture of the above-mentioned CMOSFET, the crystal grain size of the metal film is small due to the influence of the underlying reaction preventing film. turn into. When the crystal grain size of the metal film becomes smaller, the specific resistance of the metal film increases. Therefore, there is a problem that the aspect ratio of the gate electrode must be increased in order to obtain a desired gate resistance in the gate electrode.
【００２３】したがって、この発明の目的は、反応防止
膜上の金属膜の結晶粒を大粒径化することができ、金属
膜の低抵抗化を図ることができる半導体装置の製造方法
を提供することにある。Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device in which the crystal grains of the metal film on the reaction preventing film can be made large in grain size and the resistance of the metal film can be reduced. It is in.
【００２４】[0024]
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の発明は、半導体基板上に反応防止
膜を製膜する工程と、反応防止膜の少なくとも表面を非
晶質化する工程と、非晶質化された反応防止膜上に金属
膜を製膜する工程とを有することを特徴とする半導体装
置の製造方法である。According to a first aspect of the present invention, there is provided a method for forming a reaction preventing film on a semiconductor substrate, wherein at least a surface of the reaction preventing film is made amorphous. And a step of forming a metal film on the amorphized reaction prevention film.
【００２５】この第１の発明において、典型的には、イ
オン注入を行うことにより、反応防止膜の少なくとも表
面を非晶質化する。また、この第１の発明において、製
造プロセスの増加を防止するために、好適には、反応防
止膜を介して半導体基板に不純物をイオン注入すること
により、反応防止膜の少なくとも表面を非晶質化すると
ともに、半導体基板に不純物をドーピングする。In the first invention, typically, at least the surface of the reaction preventing film is made amorphous by ion implantation. In the first aspect, in order to prevent an increase in the number of manufacturing processes, preferably, at least the surface of the reaction preventing film is made amorphous by ion-implanting impurities into the semiconductor substrate via the reaction preventing film. And doping the semiconductor substrate with impurities.
【００２６】この発明の第２の発明は、ＭＩＳトランジ
スタを有する半導体装置の製造方法において、半導体基
板上にゲート絶縁膜および半導体膜を順次製膜する工程
と、半導体膜上に反応防止膜を製膜する工程と、反応防
止膜の少なくとも表面を非晶質化する工程と、非晶質化
された反応防止膜上に金属膜を製膜する工程とを有する
ことを特徴とするものである。According to a second aspect of the present invention, in a method of manufacturing a semiconductor device having a MIS transistor, a step of sequentially forming a gate insulating film and a semiconductor film on a semiconductor substrate, and forming a reaction prevention film on the semiconductor film. The method includes a step of forming a film, a step of amorphizing at least a surface of the reaction prevention film, and a step of forming a metal film on the amorphized reaction prevention film.
【００２７】この第２の発明において、典型的には、半
導体膜は多結晶半導体膜、非晶質半導体膜または単結晶
半導体膜であり、好適には、半導体膜は、多結晶シリコ
ン膜、非晶質シリコン膜または単結晶シリコン膜であ
る。In the second invention, typically, the semiconductor film is a polycrystalline semiconductor film, an amorphous semiconductor film, or a single crystal semiconductor film, and preferably, the semiconductor film is a polycrystalline silicon film, It is a crystalline silicon film or a single crystal silicon film.
【００２８】この第２の発明において、典型的には、イ
オン注入を行うことにより、反応防止膜の少なくとも表
面を非晶質化する。また、この第２の発明において、好
適には、反応防止膜を介して半導体膜に不純物をイオン
注入することにより、反応防止膜の少なくとも表面を非
晶質化するとともに、半導体膜に不純物をドーピングす
る。In the second invention, typically, at least the surface of the reaction preventing film is made amorphous by performing ion implantation. In the second aspect, preferably, at least the surface of the reaction preventing film is made amorphous by ion-implanting the impurity into the semiconductor film via the reaction preventing film, and the semiconductor film is doped with the impurity. I do.
【００２９】この発明において、典型的には、反応防止
膜にイオンまたはプラズマを照射することにより、反応
防止膜の少なくとも表面を非晶質化する。In the present invention, typically, at least the surface of the reaction preventing film is made amorphous by irradiating the reaction preventing film with ions or plasma.
【００３０】この発明において、反応防止膜の表面の非
晶質状態を良好に保つようにし、反応防止膜上に製膜さ
れる金属膜の結晶粒の大粒径化を効果的に行うために、
好適には、金属膜の製膜を行う工程の前まで、反応防止
膜を大気にさらさないようにする。具体的には、少なく
とも、反応防止膜を製膜する工程から金属膜を製膜する
工程までをマルチチャンバを用いて行うことにより、反
応防止膜を製膜する工程の後、金属膜を製膜する工程の
前まで、反応防止膜を大気にさらさないようにする。In the present invention, in order to keep the amorphous state of the surface of the reaction preventing film in good condition and to effectively increase the crystal grain size of the metal film formed on the reaction preventing film. ,
Preferably, the reaction prevention film is not exposed to the atmosphere until before the step of forming the metal film. Specifically, by performing at least a step of forming a reaction prevention film and a step of forming a metal film using a multi-chamber, a step of forming the reaction prevention film, and then forming a metal film. The reaction preventing film is not exposed to the atmosphere until the step of performing the reaction.
【００３１】この発明において、反応防止膜とは、半導
体基板または半導体膜と金属との反応を防止するため
に、それらの間に挿入されるものであり、その材料とし
て、典型的には、窒化タングステン（ＷＮ）、窒化チタ
ン（ＴｉＮ）または窒化タンタル（ＴａＮ）などが用い
られる。In the present invention, the reaction preventing film is inserted between a semiconductor substrate or a semiconductor film and a metal in order to prevent a reaction between the metal and the metal. Tungsten (WN), titanium nitride (TiN), tantalum nitride (TaN), or the like is used.
【００３２】この発明において、金属膜の材料として、
典型的には、タングステン（Ｗ）、アルミニウム（Ａ
ｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タンタル
（Ｔａ）または銅（Ｃｕ）などが用いられる。In the present invention, as the material of the metal film,
Typically, tungsten (W), aluminum (A
l), titanium (Ti), nickel (Ni), tantalum (Ta), copper (Cu), or the like is used.
【００３３】上述のように構成されたこの発明による半
導体装置の製造方法によれば、少なくとも表面が非晶質
化された反応防止膜上に金属膜を製膜するようにしてい
ることにより、金属膜の結晶粒の大粒径化を図ることが
できる。According to the method of manufacturing a semiconductor device according to the present invention having the above-described structure, a metal film is formed on a reaction prevention film having at least a surface amorphized. The crystal grain size of the film can be increased.
【００３４】[0034]
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、以下の実施形態
の全図においては、同一または対応する部分には同一の
符号を付す。Embodiments of the present invention will be described below with reference to the drawings. In all the drawings of the following embodiments, the same or corresponding portions are denoted by the same reference numerals.
【００３５】まず、この発明の第１の実施形態によるＣ
ＭＯＳＦＥＴの製造方法について説明する。図１〜図４
は、この第１の実施形態によるＣＭＯＳＦＥＴの製造方
法を示す。なお、図１〜図４においては、ＣＭＯＳＦＥ
ＴのうちのｎチャネルＭＯＳＦＥＴの形成領域のみを示
す。First, C according to the first embodiment of the present invention will be described.
A method for manufacturing a MOSFET will be described. 1 to 4
Shows a method for manufacturing the CMOSFET according to the first embodiment. In FIGS. 1 to 4, the CMOSFE
Only the formation region of the n-channel MOSFET in T is shown.
【００３６】図１Ａに示すように、この第１の実施形態
によるＣＭＯＳＦＥＴの製造方法においては、まず、従
来公知の方法により、所定の導電型のＳｉ基板１の上部
に選択的に例えばＳｉＯ2 からなるトレンチ素子分離領
域２を形成し、素子分離を行う。As shown in FIG. 1A, in the method of manufacturing the CMOSFET according to the first embodiment, first, for example, SiO 2 is selectively formed on a predetermined conductivity type Si substrate 1 by a conventionally known method. The trench element isolation region 2 is formed, and element isolation is performed.
【００３７】次に、リソグラフィ工程により、ｎチャネ
ルＭＯＳＦＥＴの形成領域を覆うようにして、Ｓｉ基板
１上にレジストパターン（図示せず）を形成した後、こ
のレジストパターンをマスクとして、トレンチ素子分離
領域２によって分離されたｐチャネルＭＯＳＦＥＴ（図
示せず）の形成領域に、例えばＰなどのｎ型不純物をイ
オン注入する。これにより、Ｓｉ基板１の上部にｎ型ウ
ェル領域３が形成される。その後、アッシングおよび洗
浄を行うことによりレジストパターンを除去する。Next, a resist pattern (not shown) is formed on the Si substrate 1 by a lithography process so as to cover the formation region of the n-channel MOSFET, and the resist pattern is used as a mask to form a trench element isolation region. For example, an n-type impurity such as P is ion-implanted into a formation region of a p-channel MOSFET (not shown) separated by 2. As a result, an n-type well region 3 is formed above the Si substrate 1. Thereafter, the resist pattern is removed by performing ashing and washing.
【００３８】次に、リソグラフィ工程により、ｐチャネ
ルＭＯＳＦＥＴの形成領域を覆うようにして、Ｓｉ基板
１上にレジストパターン（図示せず）を形成した後、こ
のレジストパターンをマスクとして、トレンチ素子分離
領域２によって分離されたｎチャネルＭＯＳＦＥＴの形
成領域に、例えばＢなどのｐ型不純物をイオン注入す
る。これにより、Ｓｉ基板１の上部にｐ型ウェル領域４
が形成される。その後、アッシングおよび洗浄を行うこ
とによりレジストパターンを除去する。Next, a resist pattern (not shown) is formed on the Si substrate 1 by a lithography process so as to cover the formation region of the p-channel MOSFET. For example, a p-type impurity such as B is ion-implanted into the formation region of the n-channel MOSFET separated by 2. Thereby, the p-type well region 4 is formed above the Si substrate 1.
Is formed. Thereafter, the resist pattern is removed by performing ashing and washing.
【００３９】次に、熱酸化法によりｎチャネルＭＯＳＦ
ＥＴの形成領域およびｐチャネルＭＯＳＦＥＴの形成領
域のＳｉ基板１の表面にゲート絶縁膜５を形成する。次
に、例えばＣＶＤ法により、全面に多結晶Ｓｉ膜６を製
膜する。この多結晶Ｓｉ膜６の膜厚は例えば５０ｎｍで
ある。Next, an n-channel MOSF is formed by a thermal oxidation method.
A gate insulating film 5 is formed on the surface of the Si substrate 1 in the ET formation region and the p-channel MOSFET formation region. Next, a polycrystalline Si film 6 is formed on the entire surface by, for example, a CVD method. The thickness of the polycrystalline Si film 6 is, for example, 50 nm.
【００４０】次に、図１Ｂに示すように、例えば反応性
スパッタリング法により、多結晶Ｓｉ膜６上に例えばＴ
ｉＮからなる反応防止膜７を製膜する。この反応防止膜
７は、後述する上層に製膜される金属膜と下層の多結晶
Ｓｉ膜６との反応を防止するためのものである。また、
この反応防止膜７の膜厚は１〜１０ｎｍ、好適には５〜
１０ｎｍに選ばれ、この第１の実施形態においては例え
ば５ｎｍである。ここで、この反応防止膜７の製膜にお
けるスパッタ条件の一例を挙げると、雰囲気ガスとして
窒素（Ｎ2 ）ガスとＡｒガスとの混合ガスを用い、流量
をそれぞれ５０ｓｃｃｍとし、ＲＦパワーを０．５ｋＷ
とする。Next, as shown in FIG. 1B, for example, T is formed on the polycrystalline Si film 6 by a reactive sputtering method.
A reaction prevention film 7 made of iN is formed. The reaction preventing film 7 is for preventing a reaction between a metal film formed as an upper layer described later and the lower polycrystalline Si film 6. Also,
The thickness of the reaction preventing film 7 is 1 to 10 nm, preferably 5 to 10 nm.
10 nm, which is, for example, 5 nm in the first embodiment. Here, as an example of sputtering conditions in forming the reaction prevention film 7, a mixed gas of a nitrogen (N 2 ) gas and an Ar gas is used as an atmosphere gas, the flow rate is set to 50 sccm, and the RF power is set to 0. 5kW
And
【００４１】次に、図２Ａに示すように、リソグラフィ
工程により、ｐチャネルＭＯＳＦＥＴの形成領域を覆う
ようにしてレジストパターン８を形成した後、このレジ
ストパターン８をマスクとして、多結晶Ｓｉ膜６中に例
えばＰなどのｎ型不純物をイオン注入する。ここで、こ
のＰのイオン注入においては、エネルギーは５〜１５ｋ
ｅＶ、ドーズ量は１×１０15〜７×１０15ｃｍ-2の範囲
に選ばれ、この第１の実施形態においては、エネルギー
は１０ｋｅＶ、ドーズ量は７×１０15ｃｍ-2に選ばれ
る。この条件の下でイオン注入を行うことにより、反応
防止膜７のうち、Ｐがイオン注入された領域の少なくと
も表面を非晶質化させる。その後、アッシングおよび洗
浄を行うことによりレジストパターン８を除去する。Next, as shown in FIG. 2A, a resist pattern 8 is formed by a lithography process so as to cover the formation region of the p-channel MOSFET. Then, an n-type impurity such as P is ion-implanted. Here, in this ion implantation of P, the energy is 5 to 15 k.
The eV and the dose are selected in the range of 1 × 10 15 to 7 × 10 15 cm −2 , and in the first embodiment, the energy is set to 10 keV and the dose is set to 7 × 10 15 cm −2 . By performing ion implantation under these conditions, at least the surface of the region of the reaction prevention film 7 into which P has been ion-implanted is made amorphous. Thereafter, the resist pattern 8 is removed by performing ashing and washing.
【００４２】次に、上述のＰのイオン注入におけると同
様にして、リソグラフィ工程により、ｎチャネルＭＯＳ
ＦＥＴの形成領域を覆うようにしてレジストパターン
（図示せず）を形成した後、このレジストパターンをマ
スクとして、多結晶Ｓｉ膜６に例えばＢなどのｐ型不純
物をイオン注入する。ここで、このＢのイオン注入にお
いては、エネルギーは１〜１０ｋｅＶ、ドーズ量は１×
１０15〜１×１０16ｃｍ-2の範囲に選ばれ、この第１の
実施形態においては、エネルギーは５ｋｅＶ、ドーズ量
は３×１０15ｃｍ-2に選ばれる。この条件の下でイオン
注入を行うことにより、反応防止膜７のうち、Ｂがイオ
ン注入された領域の少なくとも表面を非晶質化させる。
その後、アッシングおよび洗浄を行うことによりレジス
トパターンを除去する。Next, in the same manner as in the P ion implantation described above, an n-channel MOS
After a resist pattern (not shown) is formed so as to cover the FET formation region, a p-type impurity such as B is ion-implanted into the polycrystalline Si film 6 using the resist pattern as a mask. Here, in the ion implantation of B, the energy is 1 to 10 keV and the dose is 1 ×.
Is selected in the range of 10 15 ~1 × 10 16 cm -2 , in this first embodiment, the energy is 5 keV, the dose is selected to 3 × 10 15 cm -2. By performing ion implantation under these conditions, at least the surface of the region of the reaction prevention film 7 into which B has been ion-implanted is made amorphous.
Thereafter, the resist pattern is removed by performing ashing and washing.
【００４３】次に、図２Ｂに示すように、例えばスパッ
タリング法により、反応防止膜７上の全面に、低抵抗化
を目的とした例えばＷからなる金属膜９を製膜する。こ
のとき、金属膜９の下層の反応防止膜７の少なくとも表
面が非晶質化されているため、金属膜９の結晶粒径は大
きくなる。また、金属膜９の膜厚は所望のゲート抵抗に
より決定され、この第１の実施形態においては、例えば
１００ｎｍである。Next, as shown in FIG. 2B, a metal film 9 made of, for example, W is formed on the entire surface of the reaction preventing film 7 by, for example, a sputtering method for the purpose of reducing the resistance. At this time, since at least the surface of the reaction prevention film 7 under the metal film 9 is amorphous, the crystal grain size of the metal film 9 is large. The thickness of the metal film 9 is determined by a desired gate resistance, and is, for example, 100 nm in the first embodiment.
【００４４】次に、図３Ａに示すように、例えばＣＶＤ
法により、金属膜９上の全面に例えばＳｉＯ2 またはＳ
ｉＮからなるゲート上部保護膜１０を製膜する。Next, as shown in FIG.
According to the method, for example, SiO 2 or S
An upper gate protection film 10 made of iN is formed.
【００４５】次に、図３Ｂに示すように、リソグラフィ
工程により、ゲート上部保護膜１０上にゲート電極形状
のレジストパターン１１を形成する。Next, as shown in FIG. 3B, a resist pattern 11 having a gate electrode shape is formed on the upper gate protection film 10 by a lithography process.
【００４６】次に、図４Ａに示すように、例えばＲＩＥ
法により、レジストパターン１１をマスクとして、ゲー
ト上部保護膜１０、金属膜９、反応防止膜７および多結
晶Ｓｉ膜６を順次エッチングする。これにより、ｎチャ
ネルＭＯＳＦＥＴの形成領域にポリメタル構造のゲート
電極１２が形成されるとともに、ｐチャネルＭＯＳＦＥ
Ｔの形成領域に同様のゲート電極（図示せず）が形成さ
れる。その後、アッシングおよび洗浄を行うことにより
レジストパターン１１を除去する。Next, as shown in FIG.
By using the resist pattern 11 as a mask, the gate upper protective film 10, the metal film 9, the reaction preventing film 7, and the polycrystalline Si film 6 are sequentially etched. As a result, a gate electrode 12 having a polymetal structure is formed in a region where an n-channel MOSFET is formed, and a p-channel MOSFET is formed.
A similar gate electrode (not shown) is formed in the region where T is formed. Thereafter, the resist pattern 11 is removed by performing ashing and cleaning.
【００４７】次に、図４Ｂに示すように、ｎチャネルＭ
ＯＳＦＥＴの形成領域において、ゲート電極１２をマス
クとして、例えばＰなどのｎ型不純物をｐ型ウェル領域
４中にイオン注入する。これにより、ｐ型ウェル領域４
の上部にゲート電極１２に対して自己整合的に、ｎ- 型
の低濃度ソース領域１３ａおよび低濃度ドレイン領域１
４ａが形成される。その後、ｐチャネルＭＯＳＦＥＴの
形成領域において、ゲート電極（図示せず）をマスクと
して、例えばＢＦ2 などのｐ型不純物をｎ型ウェル領域
３中にイオン注入する。これにより、ｎ型ウェル領域３
の上部にゲート電極に対して自己整合的に、ｐ- 型の低
濃度ソース領域および低濃度ドレイン領域（いずれも図
示せず）が形成される。Next, as shown in FIG.
In the OSFET formation region, an n-type impurity such as P is ion-implanted into the p-type well region 4 using the gate electrode 12 as a mask. Thereby, the p-type well region 4
The n − -type low-concentration source region 13 a and the low-concentration drain region 1 are self-aligned with the gate electrode 12.
4a is formed. Thereafter, in the formation region of the p-channel MOSFET, a p-type impurity such as BF 2 is ion-implanted into the n-type well region 3 using a gate electrode (not shown) as a mask. Thereby, the n-type well region 3
A p -- type low-concentration source region and a low-concentration drain region (both not shown) are formed in a self-alignment manner with the gate electrode.
【００４８】次に、例えばＣＶＤ法により全面にＳｉＯ
2 膜を製膜した後、このＳｉＯ2 膜をエッチバックする
ことにより、ｎチャネルＭＯＳＦＥＴのゲート電極１２
の側壁にサイドウォール１５を形成する。これと同時
に、ｐチャネルＭＯＳＦＥＴのゲート電極の側壁にも同
様のサイドウォール（図示せず）を形成する。なお、Ｓ
ｉＯ2 膜の代わりにＳｉＮ膜を用いることも可能であ
る。Next, for example, SiO
After forming the two films, the SiO 2 film is etched back to form the gate electrode 12 of the n-channel MOSFET.
Side wall 15 is formed on the side wall of. At the same time, a similar side wall (not shown) is formed on the side wall of the gate electrode of the p-channel MOSFET. Note that S
It is also possible to use a SiN film instead of the iO 2 film.
【００４９】次に、ゲート電極１２およびサイドウォー
ル１５をマスクとして、ｎチャネルＭＯＳＦＥＴの形成
領域に選択的に、例えばＡｓなどのｎ型不純物をイオン
注入する。これにより、ｎ+ 型の高濃度ソース領域１３
および高濃度ドレイン領域１４が形成される。その後、
ｐチャネルＭＯＳＦＥＴの形成領域におけるゲート電極
およびサイドウォールをマスクとして、ｐチャネルＭＯ
ＳＦＥＴの形成領域に選択的に、例えばＢＦ2 などのｐ
型不純物をイオン注入する。これにより、ｐ+型の高濃
度ソース領域および高濃度ドレイン領域（いずれも図示
せず）が形成される。Next, using the gate electrode 12 and the side wall 15 as a mask, an n-type impurity such as As is ion-implanted selectively into a region for forming the n-channel MOSFET. Thereby, the n + -type high-concentration source region 13
And a high concentration drain region 14 is formed. afterwards,
Using the gate electrode and the sidewall in the p-channel MOSFET formation region as a mask, the p-channel MOSFET
The pFET such as BF 2 is selectively formed in the formation region of the SFET.
Type impurities are ion-implanted. As a result, a p + -type high concentration source region and a high concentration drain region (both not shown) are formed.
【００５０】以上のようにして、ポリメタル構造のゲー
ト電極を有するＣＭＯＳＦＥＴが製造される。その後、
従来公知の方法により、層間絶縁膜、接続孔、プラグ、
配線を順次繰り返し形成することにより、所望の半導体
装置が製造される。As described above, a CMOSFET having a gate electrode having a polymetal structure is manufactured. afterwards,
By a conventionally known method, an interlayer insulating film, a connection hole, a plug,
A desired semiconductor device is manufactured by sequentially and repeatedly forming wirings.
【００５１】以上説明したように、この第１の実施形態
によるＣＭＯＳＦＥＴの製造方法によれば、多結晶Ｓｉ
膜６上に、上層の金属膜９との反応を防止するためのＴ
ｉＮからなる反応防止膜７を製膜した後、最適化された
条件のもとで、反応防止膜７を介して多結晶Ｓｉ膜６に
不純物をイオン注入して、反応防止膜７を非晶質化して
いることにより、反応防止膜７上に製膜される金属膜９
の結晶粒の大粒径化を図ることができ、その比抵抗を低
減することができる。そのため、ポリメタル構造のゲー
ト電極１２を高アスペクト比化することなく、その抵抗
値の低減を図ることができる。As described above, according to the method of manufacturing the CMOSFET according to the first embodiment, the polycrystalline Si
T on the film 6 to prevent a reaction with the upper metal film 9
After the formation of the reaction prevention film 7 made of iN, impurities are ion-implanted into the polycrystalline Si film 6 through the reaction prevention film 7 under the optimized conditions to form the reaction prevention film 7 in an amorphous state. The metal film 9 formed on the reaction prevention film 7
Can be made larger and the specific resistance thereof can be reduced. Therefore, the resistance value of the gate electrode 12 having a polymetal structure can be reduced without increasing the aspect ratio.
【００５２】次に、この発明の第２の実施形態によるＣ
ＭＯＳＦＥＴの製造方法について説明する。図５〜図８
は、この第２の実施形態によるＣＭＯＳＦＥＴの製造方
法を示す。なお、図５〜図８においては、ＣＭＯＳＦＥ
ＴのうちのｎチャネルＭＯＳＦＥＴの形成領域のみを示
す。Next, C according to the second embodiment of the present invention will be described.
A method for manufacturing a MOSFET will be described. 5 to 8
Shows a method for manufacturing the CMOSFET according to the second embodiment. 5 to 8, the CMOSFE
Only the formation region of the n-channel MOSFET in T is shown.
【００５３】図５Ａに示すように、この第２の実施形態
によるＣＭＯＳＦＥＴの製造方法においては、まず、従
来公知の方法により、所定の導電型のＳｉ基板２１の上
部に選択的に例えばＳｉＯ2 からなるトレンチ素子分離
領域２２を形成し、素子分離を行う。As shown in FIG. 5A, in the method of manufacturing a CMOSFET according to the second embodiment, first, for example, SiO 2 is selectively formed on a predetermined conductivity type Si substrate 21 by a conventionally known method. Then, a trench element isolation region 22 is formed, and element isolation is performed.
【００５４】次に、リソグラフィ工程により、ｎチャネ
ルＭＯＳＦＥＴを覆うようにして、Ｓｉ基板２１上にレ
ジストパターン（図示せず）を形成した後、このレジス
トパターンをマスクとして、トレンチ素子分離領域２２
によって分離されたｐチャネルＭＯＳＦＥＴ（図示せ
ず）の形成領域に、例えばＰなどのｎ型不純物をイオン
注入する。これにより、Ｓｉ基板２１の上部にｎ型ウェ
ル領域２３が形成される。その後、アッシングおよび洗
浄を行うことによりレジストパターンを除去する。Next, a resist pattern (not shown) is formed on the Si substrate 21 so as to cover the n-channel MOSFET by a lithography process, and then, using this resist pattern as a mask, the trench element isolation region 22 is formed.
An n-type impurity such as P is ion-implanted into a formation region of a p-channel MOSFET (not shown) separated by the above process. As a result, an n-type well region 23 is formed above the Si substrate 21. Thereafter, the resist pattern is removed by performing ashing and washing.
【００５５】次に、リソグラフィ工程により、ｐチャネ
ルＭＯＳＦＥＴを覆うようにして、Ｓｉ基板２１上にレ
ジストパターン（図示せず）を形成した後、このレジス
トパターンをマスクとして、トレンチ素子分離領域２２
によって分離されたｎチャネルＭＯＳＦＥＴの形成領域
に、例えばＢなどのｐ型不純物をイオン注入する。これ
により、Ｓｉ基板２１の上部にｐ型ウェル領域２４が形
成される。その後、アッシングおよび洗浄を行うことに
よりレジストパターンを除去する。Next, a resist pattern (not shown) is formed on the Si substrate 21 by a lithography process so as to cover the p-channel MOSFET, and then, using this resist pattern as a mask, the trench element isolation region 22 is formed.
For example, a p-type impurity such as B is ion-implanted into the formation region of the n-channel MOSFET separated by the above. As a result, a p-type well region 24 is formed above the Si substrate 21. Thereafter, the resist pattern is removed by performing ashing and washing.
【００５６】次に、例えば熱酸化法により、ｎチャネル
ＭＯＳＦＥＴの形成領域およびｐチャネルＭＯＳＦＥＴ
の形成領域の活性領域の表面にゲート絶縁膜２５を形成
する。次に、例えばＣＶＤ法により、全面に多結晶Ｓｉ
膜２６を製膜する。この多結晶Ｓｉ膜２６の膜厚は例え
ば５０ｎｍである。Next, an n-channel MOSFET forming region and a p-channel MOSFET are formed by, for example, a thermal oxidation method.
A gate insulating film 25 is formed on the surface of the active region in the formation region of. Next, polycrystalline Si
The film 26 is formed. The thickness of the polycrystalline Si film 26 is, for example, 50 nm.
【００５７】次に、図５Ｂに示すように、リソグラフィ
工程により、ｐチャネルＭＯＳＦＥＴの形成領域を覆う
ようにして、多結晶Ｓｉ膜２６上にレジストパターン２
７を形成した後、レジストパターン２７をマスクとし
て、多結晶Ｓｉ膜２６に例えばＰなどのｎ型不純物をイ
オン注入する。その後、アッシングおよび洗浄を行うこ
とによりレジストパターン２７を除去する。Next, as shown in FIG. 5B, a resist pattern 2 is formed on the polycrystalline Si film 26 by a lithography process so as to cover the formation region of the p-channel MOSFET.
After the formation of 7, an n-type impurity such as P is ion-implanted into the polycrystalline Si film 26 using the resist pattern 27 as a mask. Thereafter, the resist pattern 27 is removed by performing ashing and cleaning.
【００５８】次に、上述のＰのイオン注入におけると同
様にして、リソグラフィ工程により、ｎチャネルＭＯＳ
ＦＥＴの形成領域を覆うようにしてレジストパターン
（図示せず）を形成した後、このレジストパターンをマ
スクとして、多結晶Ｓｉ膜２６に例えばＢＦ2 などのｐ
型不純物をイオン注入する。その後、アッシングおよび
洗浄を行うことにより、レジストパターンを除去する。Next, in the same manner as in the P ion implantation described above, an n-channel MOS
After a resist pattern (not shown) is formed so as to cover the FET formation region, the resist pattern is used as a mask to form a p-type film such as BF 2 on the polycrystalline Si film 26.
Type impurities are ion-implanted. Thereafter, the resist pattern is removed by performing ashing and washing.
【００５９】次に、図６Ａに示すように、例えば反応性
スパッタリング法により、多結晶Ｓｉ膜２６上に例えば
ＴｉＮからなる反応防止膜２８を製膜する。この反応防
止膜２８は、後述する上層に製膜される金属膜と下層の
多結晶Ｓｉ膜２６との反応を防止するためのものであ
る。また、この反応防止膜２８の膜厚は１〜１０ｎｍ、
好適には５〜１０ｎｍに選ばれ、この第２の実施形態に
おいては例えば５ｎｍに選ばれる。Next, as shown in FIG. 6A, a reaction preventing film 28 made of, for example, TiN is formed on the polycrystalline Si film 26 by, for example, a reactive sputtering method. The reaction prevention film 28 is for preventing a reaction between a metal film formed as an upper layer described later and a polycrystalline Si film 26 as a lower layer. The thickness of the reaction prevention film 28 is 1 to 10 nm,
Preferably, it is selected to be 5 to 10 nm, and in this second embodiment, it is selected to be, for example, 5 nm.
【００６０】次に、反応防止膜２８の表面に例えばＡｒ
+ などの不活性ガスイオンを照射することにより、反応
防止膜２８の少なくとも表面を非晶質化する。なお、反
応防止膜２８の表面に、Ａｒ+ などの不活性ガスイオン
を照射する代わりにプラズマを照射することにより、反
応防止膜２８の少なくとも表面を非晶質化するようにし
てもよい。Next, for example, Ar
By irradiating inert gas ions such as + , at least the surface of the reaction prevention film 28 is made amorphous. Note that at least the surface of the reaction preventing film 28 may be made amorphous by irradiating the surface of the reaction preventing film 28 with plasma instead of irradiating inert gas ions such as Ar + .
【００６１】次に、図６Ｂに示すように、例えばスパッ
タリング法により、反応防止膜２８上の全面に、低抵抗
化を目的とした例えばＷからなる金属膜２９を製膜す
る。このとき、金属膜２９においては、下層の反応防止
膜２８が非晶質化されているため、その結晶粒径は大き
くなる。また、金属膜２９の膜厚は、所望のゲート抵抗
により決定され、この第２の実施形態においては例えば
１００ｎｍである。Next, as shown in FIG. 6B, a metal film 29 made of, for example, W for the purpose of lowering the resistance is formed on the entire surface of the reaction preventing film 28 by, for example, a sputtering method. At this time, in the metal film 29, since the lower reaction prevention film 28 is made amorphous, the crystal grain size becomes large. The thickness of the metal film 29 is determined by a desired gate resistance, and is, for example, 100 nm in the second embodiment.
【００６２】また、上述の反応防止膜２８の製膜から金
属膜２９の製膜までを、例えばマルチチャンバなどを用
いて行うことにより、少なくとも反応防止膜２８を大気
にさらすことなく非晶質化を行うようにする。The process from the formation of the above-described reaction preventing film 28 to the formation of the metal film 29 is performed by using, for example, a multi-chamber or the like, so that at least the reaction preventing film 28 is made amorphous without being exposed to the atmosphere. To do.
【００６３】次に、図７Ａに示すように、例えばＣＶＤ
法により、金属膜２９上の全面に例えばＳｉＯ2 からな
るゲート上部保護膜３０を製膜する。Next, as shown in FIG.
A gate upper protection film 30 made of, for example, SiO 2 is formed on the entire surface of the metal film 29 by a method.
【００６４】次に、図７Ｂに示すように、リソグラフィ
工程により、ゲート上部保護膜３０上にゲート電極形状
のレジストパターン３１を形成する。Next, as shown in FIG. 7B, a resist pattern 31 having a gate electrode shape is formed on the upper gate protection film 30 by a lithography process.
【００６５】次に、図８Ａに示すように、例えばＲＩＥ
法により、レジストパターン３１をマスクとして、ゲー
ト上部保護膜３０、金属膜２９、反応防止膜２８および
多結晶Ｓｉ膜２６を順次エッチングする。これにより、
ｎチャネルＭＯＳＦＥＴの形成領域にポリメタル構造の
ゲート電極３２が形成されるとともに、ｐチャネルＭＯ
ＳＦＥＴの形成領域に、同様のゲート電極（図示せず）
が形成される。その後、アッシングおよび洗浄を行うこ
とによりレジストパターン３１を除去する。Next, as shown in FIG.
Using the resist pattern 31 as a mask, the gate upper protection film 30, the metal film 29, the reaction prevention film 28, and the polycrystalline Si film 26 are sequentially etched by the method. This allows
A gate electrode 32 having a polymetal structure is formed in a region where an n-channel MOSFET is formed, and a p-channel MO is formed.
A similar gate electrode (not shown) is formed in the SFET formation region.
Is formed. Thereafter, the resist pattern 31 is removed by performing ashing and cleaning.
【００６６】次に、図８Ｂに示すように、ｎチャネルＭ
ＯＳＦＥＴの形成領域において、ゲート電極３２をマス
クとして、例えばＰなどのｎ型不純物をｐ型ウェル領域
２４中にイオン注入する。これにより、ｐ型ウェル領域
２４の上部に、ゲート電極３２に対して自己整合的に、
ｎ- 型の低濃度ソース領域３３ａおよび低濃度ドレイン
領域３４ａが形成される。その後、ｐチャネルＭＯＳＦ
ＥＴの形成領域において、ゲート電極（図示せず）をマ
スクとして、例えばＢＦ2 などのｐ型不純物をｎ型ウェ
ル領域２３中にイオン注入する。これにより、ｎ型ウェ
ル領域２３の上部にゲート電極に対して自己整合的にｐ
- 型の低濃度ソース領域および低濃度ドレイン領域（い
ずれも図示せず）が形成される。Next, as shown in FIG.
In the OSFET formation region, an n-type impurity such as P is ion-implanted into the p-type well region 24 using the gate electrode 32 as a mask. As a result, on the p-type well region 24, the gate electrode 32 is self-aligned,
An n − -type lightly doped source region 33a and a lightly doped drain region 34a are formed. After that, the p-channel MOSF
In the ET formation region, a p-type impurity such as BF 2 is ion-implanted into the n-type well region 23 using a gate electrode (not shown) as a mask. As a result, p is formed in a self-aligned manner with respect to the gate electrode above the n-type well region 23.
A- type low concentration source region and a low concentration drain region (both not shown) are formed.
【００６７】次に、例えばＣＶＤ法により全面にＳｉＯ
2 膜を製膜した後、このＳｉＯ2 膜をエッチバックする
ことにより、ｎチャネルＭＯＳＦＥＴにおけるゲート電
極３２の側壁にサイドウォール３５を形成する。これと
同時に、ｐチャネルＭＯＳＦＥＴにおけるゲート電極の
側壁にも同様のサイドウォール（図示せず）を形成す
る。Next, for example, the SiO
After the two films are formed, the SiO 2 film is etched back to form sidewalls 35 on the side walls of the gate electrode 32 in the n-channel MOSFET. At the same time, a similar side wall (not shown) is formed on the side wall of the gate electrode in the p-channel MOSFET.
【００６８】次に、ゲート電極３２およびサイドウォー
ル３５をマスクとして、ｎチャネルＭＯＳＦＥＴの形成
領域において、例えばＡｓなどのｎ型不純物をイオン注
入する。これにより、ｎ+ 型の高濃度ソース領域３３お
よび高濃度ドレイン領域３４が形成される。その後、ｐ
チャネルＭＯＳＦＥＴの形成領域におけるゲート電極お
よびサイドウォールをマスクとして、例えばＢＦ2 など
のｐ型不純物をイオン注入する。これにより、ｐ+ 型の
高濃度ソース領域および高濃度ドレイン領域（いずれも
図示せず）が形成される。Next, using the gate electrode 32 and the sidewall 35 as a mask, an n-type impurity such as As is ion-implanted in the formation region of the n-channel MOSFET. Thus, an n + -type high-concentration source region 33 and a high-concentration drain region 34 are formed. Then p
Using the gate electrode and the side wall in the channel MOSFET formation region as a mask, a p-type impurity such as BF 2 is ion-implanted. As a result, a p + -type high concentration source region and a high concentration drain region (both not shown) are formed.
【００６９】以上のようにして、ポリメタル構造のゲー
ト電極を有するＣＭＯＳＦＥＴが製造される。その後、
従来公知の方法により、層間絶縁膜、接続孔、プラグ、
配線を順次繰り返し形成することにより、所望の半導体
装置が製造される。As described above, a CMOSFET having a gate electrode having a polymetal structure is manufactured. afterwards,
By a conventionally known method, an interlayer insulating film, a connection hole, a plug,
A desired semiconductor device is manufactured by sequentially and repeatedly forming wirings.
【００７０】この第２の実施形態によるＣＭＯＳＦＥＴ
の製造方法によれば、多結晶Ｓｉ膜２６上にＴｉＮから
なる反応防止膜２８を製膜し、この反応防止膜２８にＡ
ｒ+などの不活性ガスイオンを照射して、少なくともそ
の表面を非晶質化した後、上層にＷからなる金属膜２９
を製膜していることにより、金属膜２９の結晶粒を大粒
径化することができ、その比抵抗を低減することができ
るので、第１の実施形態と同様の効果を得ることができ
る。The CMOSFET according to the second embodiment
According to the manufacturing method described above, a reaction prevention film 28 made of TiN is formed on the polycrystalline Si film 26, and the reaction prevention film 28
Irradiation with an inert gas ion such as r.sup. + is performed to amorphize at least the surface thereof, and then a metal film 29 made of W is formed as an upper layer.
Is formed, the crystal grains of the metal film 29 can be made large and the specific resistance thereof can be reduced, so that the same effect as that of the first embodiment can be obtained. .
【００７１】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above embodiments, and various modifications based on the technical concept of the present invention are possible.
【００７２】例えば、上述の実施形態において挙げた数
値はあくまでも例に過ぎず、必要に応じてこれと異なる
数値を用いてもよい。For example, the numerical values given in the above embodiment are merely examples, and different numerical values may be used as needed.
【００７３】また、例えば上述の第１および第２の実施
形態においては、トレンチ法によるトレンチ素子分離領
域を用いて素子分離を行っているが、ＬＯＣＯＳ法によ
るフィールド酸化膜を用いて素子分離を行うことも可能
である。また、例えば上述の第１および第２の実施形態
においては、ゲート上部保護膜１０、３０として、Ｓｉ
Ｏ2 膜を用いているが、例えばセルフアラインコンタク
ト（ＳＡＣ、Self-Aligne Contact ）構造など有する半
導体装置を製造する場合などでは、必要に応じて、例え
ばＳｉＮ膜などを用いることも可能である。In the first and second embodiments, for example, element isolation is performed by using a trench element isolation region by a trench method, but element isolation is performed by using a field oxide film by a LOCOS method. It is also possible. In the first and second embodiments, for example, the upper gate protection films 10 and 30 may be made of Si.
Although an O 2 film is used, for example, in the case of manufacturing a semiconductor device having a self-aligned contact (SAC, Self-Aligne Contact) structure or the like, for example, an SiN film or the like can be used as necessary.
【００７４】また、例えば上述の第１および第２の実施
形態においては、ゲート上部保護膜１０、３０上にゲー
ト電極形状のレジストパターン１１、３１を形成し、こ
のレジストパターン１１、３１をマスクとしてエッチン
グを行うことにより、ゲート電極１２、３２を形成する
ようにしているが、レジストパターン１１、３１をマス
クとしてゲート上部保護膜１０、３０をエッチングした
後、レジストパターン１１、３１を除去し、ゲート上部
保護膜１０、３０をマスクとして金属膜９、２９、反応
防止膜７、２８および多結晶Ｓｉ膜６、２６を順次エッ
チングして、ゲート電極１２、３２を形成するようにし
てもよい。In the first and second embodiments, for example, the gate electrode-shaped resist patterns 11 and 31 are formed on the upper gate protective films 10 and 30, and the resist patterns 11 and 31 are used as masks. The gate electrodes 12 and 32 are formed by performing etching. After the gate upper protective films 10 and 30 are etched using the resist patterns 11 and 31 as a mask, the resist patterns 11 and 31 are removed. The gate electrodes 12 and 32 may be formed by sequentially etching the metal films 9 and 29, the reaction preventing films 7 and 28, and the polycrystalline Si films 6 and 26 using the upper protective films 10 and 30 as a mask.
【００７５】また、例えば上述の第１および第２の実施
形態においては、反応防止膜７、２８や金属膜９、２９
を、反応性スパッタリング法により製膜しているが、反
応防止膜７、２８や金属膜９、２９をＣＶＤ法により製
膜するようにしてもよい。In the first and second embodiments described above, for example, the reaction preventing films 7 and 28 and the metal films 9 and 29
Is formed by the reactive sputtering method, but the reaction preventing films 7 and 28 and the metal films 9 and 29 may be formed by the CVD method.
【００７６】また、例えば上述の第１および第２の実施
形態においては、多結晶Ｓｉ膜中にＰをイオン注入して
いるが、イオン注入する不純物としてＰ以外にもＡｓを
用いることも可能である。Further, for example, in the above-described first and second embodiments, P is ion-implanted into the polycrystalline Si film, but As may be used as an impurity other than P as an ion to be ion-implanted. is there.
【００７７】[0077]
【発明の効果】以上説明したように、この発明による半
導体装置の製造方法によれば、少なくとも表面が非晶質
化された反応防止膜上に金属膜を製膜するようにしてい
ることにより、金属膜の結晶粒を大粒径化することがで
き、金属膜の低抵抗化を図ることができる。As described above, according to the method of manufacturing a semiconductor device according to the present invention, a metal film is formed at least on a reaction prevention film whose surface is made amorphous. Crystal grains of the metal film can be increased in size, and the resistance of the metal film can be reduced.
【図１】この発明の第１の実施形態によるＣＭＯＳＦＥ
Ｔの製造方法を説明するための断面図である。FIG. 1 is a CMOSFE according to a first embodiment of the present invention;
FIG. 4 is a cross-sectional view for describing a method for manufacturing T.
【図２】この発明の第１の実施形態によるＣＭＯＳＦＥ
Ｔの製造方法を説明するための断面図である。FIG. 2 is a CMOSFE according to the first embodiment of the present invention;
FIG. 4 is a cross-sectional view for describing a method for manufacturing T.
【図３】この発明の第１の実施形態によるＣＭＯＳＦＥ
Ｔの製造方法を説明するための断面図である。FIG. 3 is a CMOSFE according to the first embodiment of the present invention;
FIG. 4 is a cross-sectional view for describing a method for manufacturing T.
【図４】この発明の第１の実施形態によるＣＭＯＳＦＥ
Ｔの製造方法を説明するための断面図である。FIG. 4 is a CMOSFE according to the first embodiment of the present invention;
FIG. 4 is a cross-sectional view for describing a method for manufacturing T.
【図５】この発明の第２の実施形態によるＣＭＯＳＦＥ
Ｔの製造方法を説明するための断面図である。FIG. 5 is a CMOSFE according to a second embodiment of the present invention;
FIG. 4 is a cross-sectional view for describing a method for manufacturing T.
【図６】この発明の第２の実施形態によるＣＭＯＳＦＥ
Ｔの製造方法を説明するための断面図である。FIG. 6 shows a CMOSFE according to a second embodiment of the present invention;
FIG. 4 is a cross-sectional view for describing a method for manufacturing T.
【図７】この発明の第２の実施形態によるＣＭＯＳＦＥ
Ｔの製造方法を説明するための断面図である。FIG. 7 is a CMOS FE according to a second embodiment of the present invention;
FIG. 4 is a cross-sectional view for describing a method for manufacturing T.
【図８】この発明の第２の実施形態によるＣＭＯＳＦＥ
Ｔの製造方法を説明するための断面図である。FIG. 8 shows a CMOSFE according to a second embodiment of the present invention;
FIG. 4 is a cross-sectional view for describing a method for manufacturing T.
【図９】従来技術によるＣＭＯＳＦＥＴの製造方法を説
明するための断面図である。FIG. 9 is a cross-sectional view for explaining a method for manufacturing a CMOSFET according to the related art.
【図１０】従来技術によるＣＭＯＳＦＥＴの製造方法を
説明するための断面図である。FIG. 10 is a cross-sectional view for explaining a method for manufacturing a CMOSFET according to the related art.
【図１１】従来技術によるＣＭＯＳＦＥＴの製造方法を
説明するための断面図である。FIG. 11 is a cross-sectional view for explaining a conventional method for manufacturing a CMOSFET.
【図１２】従来技術によるＣＭＯＳＦＥＴの製造方法を
説明するための断面図である。FIG. 12 is a cross-sectional view for explaining a method for manufacturing a CMOSFET according to the related art.
１、２１・・・Ｓｉ基板、２、２２・・・トレンチ素子
分離領域、４、２４・・・ｐ型ウェル領域、６、２６・
・・多結晶Ｓｉ膜、７、２８・・・反応防止膜、９、２
９・・・金属膜1, 21 ... Si substrate, 2, 22 ... trench element isolation region, 4, 24 ... p-type well region, 6, 26
..Polycrystalline Si films, 7, 28... Reaction preventing films, 9, 2
9 ... Metal film
Claims (12)
程と、 上記反応防止膜の少なくとも表面を非晶質化する工程
と、 上記非晶質化された上記反応防止膜上に金属膜を製膜す
る工程とを有することを特徴とする半導体装置の製造方
法。A step of forming a reaction prevention film on a semiconductor substrate; a step of amorphizing at least a surface of the reaction prevention film; and a metal film on the amorphized reaction prevention film. Forming a film of a semiconductor device.
防止膜の少なくとも表面を非晶質化するようにしたこと
を特徴とする請求項１記載の半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein at least a surface of said reaction preventing film is made amorphous by performing ion implantation.
に不純物をイオン注入することにより、上記反応防止膜
の少なくとも表面を非晶質化するとともに、上記半導体
基板に上記不純物をドーピングするようにしたことを特
徴とする請求項１記載の半導体装置の製造方法。3. An impurity is ion-implanted into the semiconductor substrate via the reaction preventing film so that at least the surface of the reaction preventing film is made amorphous and the semiconductor substrate is doped with the impurity. 2. The method for manufacturing a semiconductor device according to claim 1, wherein:
により、上記反応防止膜の少なくとも表面を非晶質化す
るようにしたことを特徴とする請求項１記載の半導体装
置の製造方法。4. The method of manufacturing a semiconductor device according to claim 1, wherein at least a surface of the reaction preventing film is made amorphous by irradiating the reaction preventing film with ions.
とにより、上記反応防止膜の少なくとも表面を非晶質化
するようにしたことを特徴とする請求項１記載の半導体
装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 1, wherein at least a surface of the reaction preventing film is made amorphous by irradiating the reaction preventing film with plasma.
記反応防止膜を大気にさらさないようにすることを特徴
とする請求項１記載の半導体装置の製造方法。6. The method according to claim 1, wherein the reaction preventing film is not exposed to the atmosphere until before the step of forming the metal film.
の製造方法において、 半導体基板上にゲート絶縁膜および半導体膜を順次製膜
する工程と、 上記半導体膜上に反応防止膜を製膜する工程と、 上記反応防止膜の少なくとも表面を非晶質化する工程
と、 上記非晶質化された上記反応防止膜上に金属膜を製膜す
る工程とを有することを特徴とする半導体装置の製造方
法。7. A method for manufacturing a semiconductor device having a MIS transistor, comprising: sequentially forming a gate insulating film and a semiconductor film on a semiconductor substrate; forming a reaction prevention film on the semiconductor film; A method for manufacturing a semiconductor device, comprising: amorphizing at least a surface of a reaction preventing film; and forming a metal film on the amorphized reaction preventing film.
防止膜の少なくとも表面を非晶質化するようにしたこと
を特徴とする請求項７記載の半導体装置の製造方法。8. The method of manufacturing a semiconductor device according to claim 7, wherein at least a surface of said reaction preventing film is made amorphous by performing ion implantation.
不純物をイオン注入することにより、上記反応防止膜の
少なくとも表面を非晶質化するとともに、上記半導体膜
に上記不純物をドーピングするようにしたことを特徴と
する請求項７記載の半導体装置の製造方法。9. An ion implantation of impurities into the semiconductor film via the reaction preventing film, so that at least the surface of the reaction preventing film is made amorphous and the semiconductor film is doped with the impurities. The method of manufacturing a semiconductor device according to claim 7, wherein:
とにより、上記反応防止膜の少なくとも表面を非晶質化
するようにしたことを特徴とする請求項７記載の半導体
装置の製造方法。10. The method of manufacturing a semiconductor device according to claim 7, wherein at least a surface of the reaction preventing film is made amorphous by irradiating the reaction preventing film with ions.
ことにより、上記反応防止膜の少なくとも表面を非晶質
化するようにしたことを特徴とする請求項７記載の半導
体装置の製造方法。11. The method according to claim 7, wherein at least a surface of the reaction preventing film is made amorphous by irradiating the reaction preventing film with plasma.
上記反応防止膜を大気にさらさないようにすることを特
徴とする請求項７記載の半導体装置の製造方法。12. Before the step of forming the metal film,
8. The method according to claim 7, wherein the reaction preventing film is not exposed to the atmosphere.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11046801A JP2000243723A (en) | 1999-02-24 | 1999-02-24 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11046801A JP2000243723A (en) | 1999-02-24 | 1999-02-24 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000243723A true JP2000243723A (en) | 2000-09-08 |
Family
ID=12757446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11046801A Pending JP2000243723A (en) | 1999-02-24 | 1999-02-24 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000243723A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013102219A (en) * | 2005-04-27 | 2013-05-23 | Samsung Electronics Co Ltd | Manufacturing method for semiconductor device having polymetal gate electrode |
-
1999
- 1999-02-24 JP JP11046801A patent/JP2000243723A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013102219A (en) * | 2005-04-27 | 2013-05-23 | Samsung Electronics Co Ltd | Manufacturing method for semiconductor device having polymetal gate electrode |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100353551B1 (en) | Method of forming silicide | |
| US6030863A (en) | Germanium and arsenic double implanted pre-amorphization process for salicide technology | |
| US6806534B2 (en) | Damascene method for improved MOS transistor | |
| US20050116297A1 (en) | CMOS transistor having different PMOS and NMOS gate electrode structures and method of fabrication thereof | |
| US7655972B2 (en) | Structure and method for MOSFET with reduced extension resistance | |
| US20070069304A1 (en) | Semiconductor device and method for fabricating the same | |
| US6294448B1 (en) | Method to improve TiSix salicide formation | |
| US6492264B2 (en) | Semiconductor device having a silicide layer with silicon-rich region and method for making the same | |
| KR100568077B1 (en) | Method for manufacturing semiconductor device | |
| JPH05243555A (en) | Semiconductor device and its manufacture | |
| JP3190858B2 (en) | Semiconductor device and method of manufacturing the same | |
| US6780700B2 (en) | Method of fabricating deep sub-micron CMOS source/drain with MDD and selective CVD silicide | |
| US7709911B2 (en) | Semiconductor device having silicide transistors and non-silicide transistors formed on the same substrate and method for fabricating the same | |
| JP2000243723A (en) | Manufacture of semiconductor device | |
| KR100299896B1 (en) | Semiconductor device manufacturing method | |
| KR100513803B1 (en) | Contact formation method of semiconductor device | |
| WO2024077803A1 (en) | Semiconductor device and preparation method therefor | |
| KR20030002867A (en) | Method for fabricating semiconductor device | |
| KR101012241B1 (en) | Method for forming salicide of semiconductor device | |
| JPH10303422A (en) | Fabrication of semiconductor device | |
| JP2006024587A (en) | Method of manufacturing semiconductor device | |
| KR19980028694A (en) | Silicide Formation Method of Semiconductor Device | |
| JPH10294458A (en) | Manufacture of semiconductor device | |
| JP2003332460A (en) | Semiconductor device and its manufacturing method | |
| JPH1167690A (en) | Manufacture of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041222 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050111 |