JP2009290145A

JP2009290145A - Method for forming conductive member, method for manufacturing electronic device, and electronic device

Info

Publication number: JP2009290145A
Application number: JP2008143892A
Authority: JP
Inventors: Hiroyuki Sazawa; 洋幸佐沢
Original assignee: Sumitomo Chemical Co Ltd
Current assignee: Sumitomo Chemical Co Ltd
Priority date: 2008-05-30
Filing date: 2008-05-30
Publication date: 2009-12-10

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for forming a conductive member capable of suppressing a damage to be given to a substrate, and a method for forming the conductive member capable of suppressing occurrence of undercut. <P>SOLUTION: The method for forming a conductive member includes steps of: preparing the substrate; forming a lift-off layer which covers at least a part of the substrate; forming a first opening part which exposes a part of the surface of the substrate to the lift-off layer; forming a seed layer which covers the lift-off layer and the surface of the substrate exposed to the first opening part; forming a resist layer on the surface of the seed layer; forming a second opening part at least a part of which overlaps the first opening part and which exposes a part of the seed layer in the resist layer; forming the conductive member inside the second opening part; removing at least a part of the resist layer; and removing the lift-off layer by a lift-off method to remove the seed layer between the resist layer and the lift-off layer. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、導電部材の形成方法、電子デバイスの製造方法、および、電子デバイスに関する。本発明は、特に、基板への損傷を抑制できる導電部材の形成方法、基板への損傷が抑制された電子デバイスの製造方法、および、基板への損傷が抑制された電子デバイスに関する。 The present invention relates to a method for forming a conductive member, a method for manufacturing an electronic device, and an electronic device. In particular, the present invention relates to a method for forming a conductive member capable of suppressing damage to a substrate, a method for manufacturing an electronic device in which damage to the substrate is suppressed, and an electronic device in which damage to the substrate is suppressed.

半導体装置、電子回路等の電子デバイスには、配線抵抗を下げるオーバーレイ配線、基板への実装に用いられるバンプ電極等が形成される。これらのオーバーレイ配線、バンプ電極等は、例えば、電解めっき法により形成される。特許文献１には、電解めっき法による配線構体形成法が開示されている。特許文献１に記載された配線構体形成法によれば、まず、絶縁性基板上に、窓を有するマスク層を形成する。次に、上記窓の内面を含んだ表面上に、めっき用電極となる導電性層を形成する。そして、上記導電性層をめっき電極として、上記窓を埋めるように配線構体の主要部分となる導電性層を形成する。その後、めっき用電極となる導電性層の不要部分と、配線構体の主要部分となる導電性層の不要部分とをイオンミリングにより除去した後、上記マスク層を溶去処理して、配線構体を形成する。
特開平４−２６２５３６号公報 In an electronic device such as a semiconductor device or an electronic circuit, an overlay wiring for reducing wiring resistance, a bump electrode used for mounting on a substrate, and the like are formed. These overlay wirings, bump electrodes, and the like are formed by, for example, an electrolytic plating method. Patent Document 1 discloses a wiring structure forming method using an electrolytic plating method. According to the wiring structure forming method described in Patent Document 1, first, a mask layer having a window is formed on an insulating substrate. Next, a conductive layer to be a plating electrode is formed on the surface including the inner surface of the window. Then, using the conductive layer as a plating electrode, a conductive layer serving as a main part of the wiring structure is formed so as to fill the window. After that, unnecessary portions of the conductive layer to be the plating electrode and unnecessary portions of the conductive layer to be the main portion of the wiring structure are removed by ion milling, and then the mask layer is melted to remove the wiring structure. Form.
JP-A-4-262536

特許文献１に記載された配線構体形成法では、めっき電極となる導電性層をイオンミリングにより除去しているので、上記導電性層の下に存在する層が損傷を受ける場合がある。上記導電性層の下に存在する層が絶縁層である場合には、当該絶縁層の表面がイオンミリングされて絶縁不良を招く。上記導電性層の下に存在する層が半導体層である場合には、当該半導体層の表面がイオンミリングされて半導体層中に欠陥が発生する。また、電解めっき法により形成された電極自身も、イオンミリングにより損傷を受けて、電極に表面荒れが発生する。さらに、オーバーレイ配線、バンプ電極等が比較的狭いピッチで隣接して配された基板をイオンミリングにより処理する場合には、オーバーレイ配線、バンプ電極等の陰になる部分の導電性層が十分に除去されず、短絡の原因となる場合がある。そこで、基板に与える損傷を抑制できる導電部材の形成方法が求められている。 In the wiring structure forming method described in Patent Document 1, since the conductive layer to be the plating electrode is removed by ion milling, the layer existing under the conductive layer may be damaged. When the layer under the conductive layer is an insulating layer, the surface of the insulating layer is ion-milled to cause insulation failure. In the case where the layer existing under the conductive layer is a semiconductor layer, the surface of the semiconductor layer is ion-milled and defects are generated in the semiconductor layer. Further, the electrode itself formed by the electrolytic plating method is also damaged by ion milling, and the surface is roughened. In addition, when processing a substrate on which overlay wiring, bump electrodes, etc. are arranged adjacent to each other at a relatively narrow pitch by ion milling, the conductive layer in the shadow area of overlay wiring, bump electrodes, etc. is sufficiently removed. May cause a short circuit. Therefore, there is a demand for a method for forming a conductive member that can suppress damage to the substrate.

上記導電性層をウエットエッチングにより除去することで、上記基板への損傷を抑制できる。しかし、本発明者は、スパッタリング法、真空蒸着法等により形成された導電性材料は、めっき法により形成された導電性材料と比較して、ウエットエッチングにおけるエッチングレートが大きいことを見出した。即ち、複数の導電性材料を含む導電部材、または、異なる製造方法により形成された複数の導電性材料を含む導電部材の製造工程において、上記導電性材料の一部をウエットエッチングにより除去した場合には、上記導電部材にアンダーカットが発生することを見出した。例えば、めっき法以外の方法により形成した導電性層をめっき用電極として用いて、電解めっきによりオーバーレイ配線、バンプ電極等を形成した後、上記導電性層の不要部分をウエットエッチングにより除去すると、オーバーレイ配線等にアンダーカットが発生する場合がある。オーバーレイ配線等にアンダーカットが発生すると、剥離による断線等が生じて、電子デバイスの信頼性が低下する。そこで、アンダーカットの発生を抑制できる導電部材の形成方法が求められている。 By removing the conductive layer by wet etching, damage to the substrate can be suppressed. However, the present inventor has found that a conductive material formed by sputtering, vacuum deposition, or the like has a higher etching rate in wet etching than a conductive material formed by plating. That is, when a part of the conductive material is removed by wet etching in a manufacturing process of a conductive member including a plurality of conductive materials or a conductive member including a plurality of conductive materials formed by different manufacturing methods. Found that undercuts occur in the conductive member. For example, after forming an overlay wiring, bump electrode, etc. by electrolytic plating using a conductive layer formed by a method other than plating as an electrode for plating, the unnecessary portion of the conductive layer is removed by wet etching. Undercuts may occur in wiring. When an undercut occurs in an overlay wiring or the like, a disconnection or the like due to peeling occurs, and the reliability of the electronic device decreases. Therefore, there is a demand for a method for forming a conductive member that can suppress the occurrence of undercut.

上記課題を解決するために、本発明者は、鋭意検討を重ね、本発明を完成するに至った。すなわち、本発明の第１の形態においては、基板を準備する段階と、前記基板の少なくとも一部を覆うリフトオフ層を形成する段階と、前記リフトオフ層に、前記基板の表面の一部を露出させる第１開口部を形成する段階と、前記リフトオフ層と前記第１開口部に露出した前記基板の表面とを覆うシード層を形成する段階と、前記シード層の表面に、レジスト層を形成する段階と、前記レジスト層に、少なくとも一部が前記第１開口部と重なり、かつ、前記シード層の一部を露出させる第２開口部を形成する段階と、前記第２開口部の内部に、導電部材を形成する段階と、前記レジスト層の少なくとも一部を除去する段階と、前記リフトオフ層をリフトオフ法により除去して、前記レジスト層と前記リフトオフ層との間の前記シード層を除去する段階とを備える導電部材の形成方法が提供される。 In order to solve the above-mentioned problems, the present inventor has intensively studied and has completed the present invention. That is, in the first embodiment of the present invention, a step of preparing a substrate, a step of forming a lift-off layer covering at least a portion of the substrate, and a portion of the surface of the substrate being exposed to the lift-off layer. Forming a first opening; forming a seed layer covering the lift-off layer and the surface of the substrate exposed in the first opening; and forming a resist layer on the surface of the seed layer. And forming a second opening in the resist layer that at least partially overlaps the first opening and exposing a portion of the seed layer, and conductive inside the second opening. Forming a member; removing at least a portion of the resist layer; and removing the lift-off layer by a lift-off method to remove the seed layer between the resist layer and the lift-off layer. Forming method of the conductive member is provided with a that stage.

上記導電部材の形成方法において、前記シード層に、前記シード層の電気的接続を遮断することなく、前記シード層を貫通するリフトオフ剤浸透部を形成する段階をさらに備えてよい。また、前記リフトオフ剤浸透部を形成する段階は、前記シード層の少なくとも一部をライン状またはメッシュ状に形成して、前記リフトオフ剤浸透部を形成する段階であってよい。前記リフトオフ剤浸透部を形成する段階は、前記シード層を貫通する第３開口部を形成して、前記リフトオフ剤浸透部を形成する段階であってよい。 The method for forming a conductive member may further include a step of forming, in the seed layer, a lift-off agent permeation portion that penetrates the seed layer without interrupting electrical connection of the seed layer. The step of forming the lift-off agent permeation portion may be a step of forming the lift-off agent permeation portion by forming at least a part of the seed layer in a line shape or a mesh shape. The step of forming the lift-off agent permeation portion may be a step of forming a third opening that penetrates the seed layer to form the lift-off agent permeation portion.

上記導電部材の形成方法において、前記リフトオフ層を形成する前に、前記基板の表面に絶縁層を形成する段階をさらに備えてよい。前記絶縁層を形成する段階は、感光性ポリイミド、フッ素系樹脂、またはＳＯＧを含む絶縁層を形成する段階であってよい。 The method for forming a conductive member may further include a step of forming an insulating layer on the surface of the substrate before forming the lift-off layer. The step of forming the insulating layer may be a step of forming an insulating layer containing photosensitive polyimide, fluorine resin, or SOG.

上記導電部材の形成方法において、前記リフトオフ層を形成する前に、前記基板の表面に配線層を形成する段階をさらに備えてよい。また、上記導電部材の形成方法において、前記導電部材を形成する段階は、前記シード層に電圧を印加して、電解めっきにより前記導電部材を形成する段階であってよい。前記導電部材を形成する段階は、無電解めっきにより、前記シード層の表面から前記導電部材を形成する段階であってよい。 The method for forming a conductive member may further include forming a wiring layer on the surface of the substrate before forming the lift-off layer. In the method for forming a conductive member, the step of forming the conductive member may be a step of applying a voltage to the seed layer and forming the conductive member by electrolytic plating. The step of forming the conductive member may be a step of forming the conductive member from the surface of the seed layer by electroless plating.

本発明の第２の形態においては、機能素子を有する基板を準備する段階と、前記基板の少なくとも一部を覆うリフトオフ層を形成する段階と、前記リフトオフ層に、前記基板の表面の一部を露出させる第１開口部を形成する段階と、前記リフトオフ層と前記第１開口部に露出した前記基板の表面とを覆うシード層を形成する段階と、前記シード層の表面に、レジスト層を形成する段階と、前記レジスト層に、少なくとも一部が前記第１開口部と重なり、かつ、前記シード層の一部を露出させる第２開口部を形成する段階と、前記第２開口部の内部に、導電部材を形成する段階と、前記レジスト層の少なくとも一部を除去する段階と、前記リフトオフ層をリフトオフ法により除去して、前記レジスト層と前記リフトオフ層との間の前記シード層を除去する段階とを備える電子デバイスの製造方法が提供される。 In the second embodiment of the present invention, a step of preparing a substrate having a functional element, a step of forming a lift-off layer covering at least a part of the substrate, and a part of the surface of the substrate on the lift-off layer Forming a first opening to be exposed; forming a seed layer covering the lift-off layer and the surface of the substrate exposed to the first opening; and forming a resist layer on the surface of the seed layer Forming a second opening in the resist layer at least partially overlapping the first opening and exposing a part of the seed layer; and inside the second opening. Forming a conductive member; removing at least a portion of the resist layer; and removing the lift-off layer by a lift-off method to form the seed layer between the resist layer and the lift-off layer. Method for fabricating an electronic device and a removing is provided.

本発明の第３の形態においては、機能素子を有する基板と、前記基板の表面に形成された下地層と、前記下地層の表面に形成された導電部材とを備える電子デバイスであって、前記下地層は、前記基板の少なくとも一部を覆うリフトオフ層を形成し、前記リフトオフ層に前記基板の表面の一部を露出させる第１開口部を形成し、前記リフトオフ層と前記第１開口部に露出した前記基板の表面とを覆うシード層を形成し、前記シード層の表面にレジスト層を形成し、前記レジスト層の少なくとも一部を除去し、前記リフトオフ層をリフトオフ法により除去して前記レジスト層と前記リフトオフ層との間にある前記シード層を除去して形成され、前記導電部材は、前記基板の少なくとも一部を覆うリフトオフ層を形成し、前記リフトオフ層に前記基板の表面の一部を露出させる第１開口部を形成し、前記リフトオフ層と前記第１開口部に露出した前記基板の表面とを覆うシード層を形成し、前記シード層の表面にレジスト層を形成し、前記レジスト層に少なくとも一部が前記第１開口部と重なりかつ前記シード層の一部を露出させる第２開口部を形成し、前記第２開口部の内部に導電性材料を埋め込んで形成された電子デバイスが提供される。 According to a third aspect of the present invention, there is provided an electronic device comprising a substrate having a functional element, a base layer formed on the surface of the substrate, and a conductive member formed on the surface of the base layer, The underlayer forms a lift-off layer that covers at least a portion of the substrate, forms a first opening that exposes a portion of the surface of the substrate in the lift-off layer, and forms a first opening in the lift-off layer and the first opening. Forming a seed layer covering the exposed surface of the substrate; forming a resist layer on the surface of the seed layer; removing at least part of the resist layer; and removing the lift-off layer by a lift-off method. Forming the lift-off layer covering at least a part of the substrate, and removing the seed layer between the lift-off layer and the conductive member. Forming a first opening exposing a part of the surface of the plate; forming a seed layer covering the lift-off layer and the surface of the substrate exposed in the first opening; and forming a resist layer on the surface of the seed layer Forming a second opening at least partially overlapping the first opening and exposing a part of the seed layer, and embedding a conductive material in the second opening. An electronic device formed of is provided.

上記電子デバイスにおいて、前記シード層のウエット法によるエッチングレートは、前記導電部材のウエット法によるエッチングレートよりも大きくてよい。 In the electronic device, an etching rate of the seed layer by a wet method may be larger than an etching rate of the conductive member by a wet method.

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 It should be noted that the above summary of the invention does not enumerate all the necessary features of the present invention. In addition, a sub-combination of these feature groups can also be an invention.

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。以下、図面を参照して、実施形態について説明するが、図面の記載において、同一または類似の部分には同一の参照番号を付して重複する説明を省く場合がある。なお、図面は模式的なものであり、厚みと平面寸法との関係、比率等は現実のものとは異なる場合がある。また、説明の都合上、図面相互間においても互いの寸法の関係又は比率が異なる部分が含まれる場合がある。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. In addition, not all the combinations of features described in the embodiments are essential for the solving means of the invention. Hereinafter, embodiments will be described with reference to the drawings. In the description of the drawings, the same or similar parts may be denoted by the same reference numerals, and redundant description may be omitted. The drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio, and the like may be different from the actual ones. In addition, for convenience of explanation, there may be a case where the drawings have different dimensional relationships or ratios.

図１は、半導体装置１００の断面を概略的に表す。半導体装置１００は、電子デバイスの一例であってよい。以下の説明において、半導体装置１００として１つのＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒｆｉｅｌｄ−ｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒ）を含む電子デバイスを例示するが、電子デバイスは、多数のトランジスタ素子を備えてよい。本実施形態における半導体装置１００は、基板１１０と、バンプ電極１４０と、保護層１７０とを備える。基板１１０は、シリコン基板１１２と、多層配線層１１４と、絶縁層１１６と、配線１１８とを有する。また、基板１１０は、機能素子の一例であるＭＯＳ型トランジスタ１２０と、層間配線１３０とを有する。バンプ電極１４０は、導電部材の一例であってよい。バンプ電極１４０は、下地層１５０と、導電部材１６０とを有する。 FIG. 1 schematically shows a cross section of the semiconductor device 100. The semiconductor device 100 may be an example of an electronic device. In the following description, an electronic device including one MOSFET (metal-oxide-field-effect transistor) is exemplified as the semiconductor device 100, but the electronic device may include a number of transistor elements. The semiconductor device 100 in this embodiment includes a substrate 110, a bump electrode 140, and a protective layer 170. The substrate 110 includes a silicon substrate 112, a multilayer wiring layer 114, an insulating layer 116, and wiring 118. The substrate 110 includes a MOS transistor 120 which is an example of a functional element, and an interlayer wiring 130. The bump electrode 140 may be an example of a conductive member. The bump electrode 140 includes a base layer 150 and a conductive member 160.

同図に示す通り、半導体装置１００は、一対の主面を有するシリコン基板１１２の一方の主面の側に形成された保護層１７０と、保護層１７０とシリコン基板１１２との間に形成された絶縁層１１６と、絶縁層１１６とシリコン基板１１２との間に形成された多層配線層１１４とを備えてよい。また、半導体装置１００は、多層配線層１１４のシリコン基板１１２に対向する面と反対側の面の側に形成された配線１１８と、配線１１８の上に形成された導電部材１６０と、導電部材１６０と配線１１８との間に形成された下地層１５０とを備えてよい。 As shown in the figure, the semiconductor device 100 is formed between a protective layer 170 formed on one main surface side of a silicon substrate 112 having a pair of main surfaces, and between the protective layer 170 and the silicon substrate 112. An insulating layer 116 and a multilayer wiring layer 114 formed between the insulating layer 116 and the silicon substrate 112 may be provided. In addition, the semiconductor device 100 includes a wiring 118 formed on the surface of the multilayer wiring layer 114 opposite to the surface facing the silicon substrate 112, a conductive member 160 formed on the wiring 118, and a conductive member 160. And a base layer 150 formed between the wiring 118 and the wiring 118.

シリコン基板１１２は、市販のシリコンウェハであってよい。シリコン基板１１２は、機能素子を有してよい。機能素子は、シリコン基板１１２の表面に形成されてよい。本実施形態では、シリコン基板１１２を用いるので、コストパフォーマンスに優れた半導体装置１００を提供できる。また、半導体装置１００の放熱管理が容易になる。ここで、本明細書において「機能素子」とは、半導体素子、電子機能を有する電子素子、光機能を有する光機能素子を意味する。機能素子としては、例えば、結晶成長により形成された半導体動作層、フォトダイオード等の受光素子、レーザダイオード等の発光素子、回路として形成された回路素子等を例示できる。 The silicon substrate 112 may be a commercially available silicon wafer. The silicon substrate 112 may include a functional element. The functional element may be formed on the surface of the silicon substrate 112. In this embodiment, since the silicon substrate 112 is used, the semiconductor device 100 with excellent cost performance can be provided. In addition, the heat dissipation management of the semiconductor device 100 is facilitated. Here, the “functional element” in this specification means a semiconductor element, an electronic element having an electronic function, and an optical functional element having an optical function. Examples of functional elements include semiconductor operating layers formed by crystal growth, light receiving elements such as photodiodes, light emitting elements such as laser diodes, circuit elements formed as circuits, and the like.

なお、本実施形態において、シリコン基板１１２は基板１１０の一部を構成するが、シリコン基板１１２は、基板１１０の一例であってもよい。また、本実施形態において、基板１１０の一部としてシリコン基板１１２が使用されているが、サファイア、シリコンカーバイド、ガリウムナイトライド等の半導体を含む基板、ガラス等の絶縁性材料を含む基板、プラスチック等の有機材料を含む基板、または樹脂材料の薄膜フィルム等を用いてもよい。 In the present embodiment, the silicon substrate 112 constitutes a part of the substrate 110, but the silicon substrate 112 may be an example of the substrate 110. In this embodiment, the silicon substrate 112 is used as a part of the substrate 110. However, the substrate includes a semiconductor such as sapphire, silicon carbide, and gallium nitride, the substrate includes an insulating material such as glass, the plastic, and the like. A substrate containing any organic material or a thin film of a resin material may be used.

多層配線層１１４は、シリコン基板１１２の上に形成される。多層配線層１１４として、フェノール樹脂、ポリエステル樹脂、エポキシ樹脂、ポリイミド樹脂、フッ素樹脂等の有機系の絶縁性材料を用いてよい。上記有機系の絶縁性材料は、例えば、スピン塗布法、印刷法等の塗布法により形成できる。また、多層配線層１１４として、酸化アルミニウム、酸化シリコン、窒化シリコン等の無機系の絶縁性材料を用いてもよい。上記無機系の絶縁性材料は、例えば、ＣＶＤ法により形成できる。ここで、本明細書において「上に形成される」とは、積層方向に形成されることを意味する。また、接して形成される場合だけでなく、別の層を介して形成される場合をも含む。 The multilayer wiring layer 114 is formed on the silicon substrate 112. As the multilayer wiring layer 114, an organic insulating material such as a phenol resin, a polyester resin, an epoxy resin, a polyimide resin, or a fluorine resin may be used. The organic insulating material can be formed by a coating method such as a spin coating method or a printing method. Further, as the multilayer wiring layer 114, an inorganic insulating material such as aluminum oxide, silicon oxide, or silicon nitride may be used. The inorganic insulating material can be formed by, for example, a CVD method. Here, in this specification, “formed on” means formed in the stacking direction. Moreover, it includes not only the case of being formed in contact but also the case of being formed through another layer.

絶縁層１１６は、多層配線層１１４の上に形成される。絶縁層１１６は、開口部を有してもよい。絶縁層１１６として、感光性ポリイミド、ベンゾシクロブテン、またはフッ素樹脂等の有機系の絶縁性材料を用いてよい。フッ素樹脂として、フッ素化ポリイミド、熱硬化型フッ素ポリマー等を用いてよい。上記有機系の絶縁性材料は、例えば、スピン塗布法、印刷法等の塗布法により形成できる。また、絶縁層１１６として、ＳＯＧ、ＳｉＯ_２、ＳｉＮ等の無機系の絶縁性材料を用いてもよい。上記無機系の絶縁性材料は、例えば、酸化、ＣＶＤ法により形成できる。 The insulating layer 116 is formed on the multilayer wiring layer 114. The insulating layer 116 may have an opening. As the insulating layer 116, an organic insulating material such as photosensitive polyimide, benzocyclobutene, or a fluororesin may be used. As the fluororesin, fluorinated polyimide, thermosetting fluoropolymer, or the like may be used. The organic insulating material can be formed by a coating method such as a spin coating method or a printing method. Further, as the insulating layer 116, an inorganic insulating material such as SOG, SiO ₂ or SiN may be used. The inorganic insulating material can be formed by, for example, oxidation or CVD.

配線１１８は、多層配線層１１４の上に形成される。配線１１８は、絶縁層１１６の上記開口部の内部に配されてよい。配線１１８として、アルミニウム（Ａｌ）、銅（Ｃｕ）等の導電性材料を用いてよい。配線１１８は、例えば、スパッタリング法、真空蒸着法、めっき法により形成できる。 The wiring 118 is formed on the multilayer wiring layer 114. The wiring 118 may be disposed inside the opening of the insulating layer 116. As the wiring 118, a conductive material such as aluminum (Al) or copper (Cu) may be used. The wiring 118 can be formed by, for example, a sputtering method, a vacuum evaporation method, or a plating method.

ＭＯＳ型トランジスタ１２０は、ウエル１２２と、ソース領域１２４と、ドレイン領域１２６と、ゲート電極１２８とを含んでもよい。ウエル１２２、ソース領域１２４およびドレイン領域１２６は、シリコン基板１１２の内部に形成されてよい。ゲート電極１２８は、多層配線層１１４の内部に形成されてよい。ＭＯＳ型トランジスタ１２０は、半導体製造プロセスにより形成できる。層間配線１３０は、多層配線層１１４の内部に形成され、配線１１８とＭＯＳ型トランジスタ１２０とを電気的に接続する。層間配線１３０として、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等の導電性材料を用いてよい。層間配線１３０は、例えば、スパッタリング法、真空蒸着法、めっき法により形成できる。 The MOS transistor 120 may include a well 122, a source region 124, a drain region 126, and a gate electrode 128. The well 122, the source region 124, and the drain region 126 may be formed inside the silicon substrate 112. The gate electrode 128 may be formed inside the multilayer wiring layer 114. The MOS transistor 120 can be formed by a semiconductor manufacturing process. The interlayer wiring 130 is formed inside the multilayer wiring layer 114 and electrically connects the wiring 118 and the MOS transistor 120. As the interlayer wiring 130, a conductive material such as tungsten (W), aluminum (Al), or copper (Cu) may be used. The interlayer wiring 130 can be formed by, for example, a sputtering method, a vacuum evaporation method, or a plating method.

下地層１５０は、基板１１０の表面に形成される。下地層１５０としては、導電性およびエッチング性を有する材料が好ましい。下地層１５０として、金属、多結晶シリコン、導電性ポリマー等の導電性材料を用いてよい。上記金属として、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、ニオブ（Ｎｂ）を用いてよい。下地層１５０は、鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）パラジウム（Ｐｄ）等の鉄族元素の金属、または、白金族元素の金属を、さらに含んでもよい。下地層１５０は、５００Å〜１５００Åの厚みを有することが好ましい。５００Åより薄くなると電気抵抗が大きくなる。また、１５００Åより厚くなると加工性が低下する。ここで、本明細書において「表面に形成される」とは、厳密に接することまでは要求されない。例えば、導電部材１６０と下地層１５０との間に、導電性の薄膜、製造過程で混入する不純物等が含まれてよい。また、導電部材１６０と下地層１５０との一部が、物理的または電気的に隔離されてよい。 The foundation layer 150 is formed on the surface of the substrate 110. The underlayer 150 is preferably a material having conductivity and etching properties. As the underlayer 150, a conductive material such as metal, polycrystalline silicon, or conductive polymer may be used. As the metal, gold (Au), silver (Ag), copper (Cu), aluminum (Al), titanium (Ti), nickel (Ni), palladium (Pd), or niobium (Nb) may be used. The underlayer 150 may further include a metal of an iron group element such as iron (Fe), nickel (Ni), cobalt (Co) palladium (Pd), or a metal of a platinum group element. The underlayer 150 preferably has a thickness of 500 to 1500 mm. When the thickness is less than 500 mm, the electric resistance increases. Moreover, if it becomes thicker than 1500 mm, workability will fall. Here, in the present specification, “formed on the surface” is not required to be strictly in contact. For example, the conductive member 160 and the base layer 150 may include a conductive thin film, impurities mixed in during the manufacturing process, and the like. Further, a part of the conductive member 160 and the base layer 150 may be physically or electrically isolated.

また、基板１１０と下地層１５０との間に、Ｔｉ、Ｎｉ等の導電性材料を含む接着層を設けてもよい。これにより、基板１１０と下地層１５０との接着性を向上させることができる。上記接着層は、５０Å〜５００Åの厚みを有することが好ましい。５０Åより薄くなると電気抵抗が大きくなる。また、５００Åより厚くなると加工性が低下する。下地層１５０および上記薄膜は、例えば、スパッタリング法、真空蒸着法、無電解めっき等のめっき法、塗布法、ＣＶＤ法により形成できる。ここで、本明細書において「厚み」とは、積層方向（図中、上下方向）の距離を意味する。 Further, an adhesive layer containing a conductive material such as Ti or Ni may be provided between the substrate 110 and the base layer 150. Thereby, the adhesiveness of the board | substrate 110 and the base layer 150 can be improved. The adhesive layer preferably has a thickness of 50 to 500 mm. When it is thinner than 50 mm, the electric resistance increases. Moreover, workability will fall when it becomes thicker than 500 mm. The underlayer 150 and the thin film can be formed by, for example, a sputtering method, a vacuum deposition method, a plating method such as electroless plating, a coating method, or a CVD method. Here, “thickness” in this specification means a distance in the stacking direction (vertical direction in the figure).

導電部材１６０は、下地層１５０の表面に形成される。導電部材１６０として、金属、多結晶シリコン、導電性ポリマー等の導電性材料を用いてよい。上記金属として、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）を用いてよい。導電部材１６０は、下地層１５０と同じ材料で形成されてよい。例えば、導電部材１６０はめっきにより形成された金（Ａｕ）であってよく、下地層１５０はスパッタリング法または真空蒸着法により形成された金（Ａｕ）であってよい。導電部材１６０は、１μｍ〜１５μｍの厚みを有してもよい。１μｍより薄くなると導電部材１６０の電気抵抗が大きくなる。１５μｍより厚くなると加工性が低下する。導電部材１６０は、１μｍ〜数十μｍの幅を有してもよい。導電部材１６０は、例えば、めっき法、塗布法、ＣＶＤ法により形成できる。ここで、本明細書において「幅」とは、積層方向に垂直な方向の距離（図中、左右方向の距離）を意味する。 The conductive member 160 is formed on the surface of the foundation layer 150. As the conductive member 160, a conductive material such as metal, polycrystalline silicon, or conductive polymer may be used. As the metal, gold (Au), silver (Ag), or copper (Cu) may be used. The conductive member 160 may be formed of the same material as the base layer 150. For example, the conductive member 160 may be gold (Au) formed by plating, and the base layer 150 may be gold (Au) formed by a sputtering method or a vacuum evaporation method. The conductive member 160 may have a thickness of 1 μm to 15 μm. When the thickness is less than 1 μm, the electric resistance of the conductive member 160 increases. When it becomes thicker than 15 μm, workability deteriorates. The conductive member 160 may have a width of 1 μm to several tens of μm. The conductive member 160 can be formed by, for example, a plating method, a coating method, or a CVD method. Here, “width” in this specification means a distance in the direction perpendicular to the stacking direction (a distance in the left-right direction in the figure).

保護層１７０は、半導体装置１００の表面を外的な損傷から保護する目的で、基板１１０の上に形成される。保護層１７０として、ポリイミド、ベンゾシクロブテン、ＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）、ＳｉＮを用いてよい。保護層１７０は、例えば、塗布法、ＣＶＤにより形成できる。絶縁層１１６の材質によっては、絶縁層１１６を保護層１７０として利用できる。 The protective layer 170 is formed on the substrate 110 for the purpose of protecting the surface of the semiconductor device 100 from external damage. As the protective layer 170, polyimide, benzocyclobutene, PSG (Phospho-Silicate-Glass), or SiN may be used. The protective layer 170 can be formed by, for example, a coating method or CVD. Depending on the material of the insulating layer 116, the insulating layer 116 can be used as the protective layer 170.

以下、図２から図９を用いて、半導体装置１００の製造方法の一例について説明する。図２から図９は、半導体装置１００の製造過程における断面の一例を表す。図２に示す工程では、基板１１０が準備される。基板１１０は、シリコン基板１１２と、多層配線層１１４とを有してよい。基板１１０は、機能素子の一例であるＭＯＳ型トランジスタ１２０と、多層配線層１１４の内部に形成される層間配線１３０とを有してよい。基板１１０の表面２９０に、絶縁層１１６が形成されてもよい。絶縁層１１６は、感光性ポリイミド、フッ素系樹脂、またはＳＯＧを含んでよい。絶縁層１１６は、絶縁層１１６を貫通して多層配線層１１４を露出させる開口部２８０を有してよい。基板１１０の表面２９０に、配線１１８が形成されてよい。配線１１８は、開口部２８０の内部に形成されてよい。 Hereinafter, an example of a method for manufacturing the semiconductor device 100 will be described with reference to FIGS. 2 to 9 show examples of cross sections in the manufacturing process of the semiconductor device 100. In the step shown in FIG. 2, a substrate 110 is prepared. The substrate 110 may include a silicon substrate 112 and a multilayer wiring layer 114. The substrate 110 may include a MOS transistor 120 that is an example of a functional element, and an interlayer wiring 130 formed inside the multilayer wiring layer 114. An insulating layer 116 may be formed on the surface 290 of the substrate 110. The insulating layer 116 may include photosensitive polyimide, fluorine resin, or SOG. The insulating layer 116 may have an opening 280 that penetrates the insulating layer 116 and exposes the multilayer wiring layer 114. A wiring 118 may be formed on the surface 290 of the substrate 110. The wiring 118 may be formed inside the opening 280.

図３に示す工程では、基板１１０の少なくとも一部を覆うリフトオフ層３１０が形成される。リフトオフ層３１０として、ポリイミド等の感光性フォトレジストが好適に用いられる。リフトオフ層３１０として、感光性フォトレジストの他に、樹脂等の有機材料、導電部材１６０よりイオン化傾向の大きな金属等を用いてよい。リフトオフ層３１０は、例えば、スピン塗布法、印刷法等の塗布法により形成できる。また、リフトオフ層３１０に、基板１１０の表面２９０の一部を露出させる第１開口部３８０が形成される。本実施形態において、第１開口部３８０は、基板１１０の表面２９０の一部を構成する配線１１８を露出させる。第１開口部３８０は、例えば、フォトリソグラフィ、エッチング、イオンミリングにより形成できる。 In the process shown in FIG. 3, a lift-off layer 310 that covers at least a part of the substrate 110 is formed. As the lift-off layer 310, a photosensitive photoresist such as polyimide is preferably used. As the lift-off layer 310, in addition to the photosensitive photoresist, an organic material such as a resin, a metal having a higher ionization tendency than the conductive member 160, or the like may be used. The lift-off layer 310 can be formed by, for example, a coating method such as a spin coating method or a printing method. In addition, a first opening 380 that exposes a part of the surface 290 of the substrate 110 is formed in the lift-off layer 310. In the present embodiment, the first opening 380 exposes the wiring 118 that constitutes a part of the surface 290 of the substrate 110. The first opening 380 can be formed by, for example, photolithography, etching, or ion milling.

図４に示す工程では、リフトオフ層３１０と第１開口部３８０に露出した基板１１０の表面２９０とを覆うシード層４５０が形成された。シード層４５０は、凹部４５２を有してもよい。凹部４５２は、開口部２８０の内側、または、開口部２８０および第１開口部３８０の内側が、シード層４５０に覆われて形成された。シード層４５０は、導電部材１６０を電解めっきによって形成する場合に、外部から電圧を印加する給電層であってよい。また、シード層４５０は、導電部材１６０を無電解めっき法によって形成する場合に、めっき堆積反応を活性化するシード層であってよい。 In the process illustrated in FIG. 4, a seed layer 450 that covers the lift-off layer 310 and the surface 290 of the substrate 110 exposed in the first opening 380 is formed. The seed layer 450 may have a recess 452. The recess 452 was formed by covering the inside of the opening 280 or the inside of the opening 280 and the first opening 380 with the seed layer 450. The seed layer 450 may be a power feeding layer that applies a voltage from the outside when the conductive member 160 is formed by electrolytic plating. The seed layer 450 may be a seed layer that activates a plating deposition reaction when the conductive member 160 is formed by an electroless plating method.

シード層４５０として、金属、多結晶シリコン、導電性ポリマー等の導電性材料を用いてよい。上記金属として、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、ニオブ（Ｎｂ）を用いてよい。導電部材１６０を無電解めっき法によって形成する場合には、シード層４５０は、鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）パラジウム（Ｐｄ）等の鉄族元素の金属、または、白金族元素の金属を、さらに含んでもよい。シード層４５０は、５００Å〜１５００Åの厚みを有することが好ましい。 As the seed layer 450, a conductive material such as a metal, polycrystalline silicon, or a conductive polymer may be used. As the metal, gold (Au), silver (Ag), copper (Cu), aluminum (Al), titanium (Ti), nickel (Ni), palladium (Pd), or niobium (Nb) may be used. When the conductive member 160 is formed by an electroless plating method, the seed layer 450 is formed of a metal of an iron group element such as iron (Fe), nickel (Ni), cobalt (Co) palladium (Pd), or a platinum group. An elemental metal may be further included. The seed layer 450 preferably has a thickness of 500 to 1500 mm.

シード層４５０が形成される前に、リフトオフ層３１０と、第１開口部３８０に露出した基板１１０の表面２９０とを覆う、接着層が形成されてよい。接着層として、Ｔｉ、Ｎｉ等を用いてよい。これにより、リフトオフ層３１０または表面２９０と、シード層４５０との接着性を向上させることができる。接着層は、５０Å〜５００Åの厚みを有することが好ましい。シード層４５０および接着層は、スパッタリング法、真空蒸着法、めっき法、塗布法、ＣＶＤ法等により形成できる。 Before the seed layer 450 is formed, an adhesive layer that covers the lift-off layer 310 and the surface 290 of the substrate 110 exposed in the first opening 380 may be formed. Ti, Ni or the like may be used as the adhesive layer. Thereby, the adhesion between the lift-off layer 310 or the surface 290 and the seed layer 450 can be improved. The adhesive layer preferably has a thickness of 50 to 500 mm. The seed layer 450 and the adhesive layer can be formed by a sputtering method, a vacuum evaporation method, a plating method, a coating method, a CVD method, or the like.

図５に示す工程では、シード層４５０に、シード層４５０の電気的接続を遮断することなく、シード層４５０を貫通する第３開口部５８０が形成される。第３開口部５８０は、リフトオフ層３１０を露出させる。第３開口部５８０の形状は特に限定されるものでなく、円形、楕円形、正方形、長方形であってよい。第３開口部５８０は、リフトオフ剤浸透部の一例であってよい。 In the process shown in FIG. 5, a third opening 580 that penetrates the seed layer 450 is formed in the seed layer 450 without interrupting the electrical connection of the seed layer 450. The third opening 580 exposes the lift-off layer 310. The shape of the third opening 580 is not particularly limited, and may be a circle, an ellipse, a square, or a rectangle. The third opening 580 may be an example of a lift-off agent penetration part.

第３開口部５８０は、複数形成されてよい。複数の第３開口部５８０は、同一の形状であってもよく、異なる形状であってもよい。例えば、凹部４５２の近傍に配された第３開口部５８０は、凹部４５２から離れた位置に配された第３開口部５８０より大きな面積を有してよい。複数の第３開口部５８０は、シード層４５０に略均等に配されてよいが、これに限定されない。例えば、凹部４５２の近傍には、凹部４５２から離れた位置と比較して多数の第３開口部５８０が配されてもよい。本実施形態において、シード層４５０を貫通する第３開口部５８０を形成して、リフトオフ剤浸透部を形成したが、シード層４５０の少なくとも一部をライン状またはメッシュ状に形成して、リフトオフ剤浸透部を形成してもよい。リフトオフ剤浸透部は、例えば、エッチング、イオンミリングにより形成できる。 A plurality of third openings 580 may be formed. The plurality of third openings 580 may have the same shape or different shapes. For example, the third opening 580 disposed in the vicinity of the recess 452 may have a larger area than the third opening 580 disposed at a position away from the recess 452. The plurality of third openings 580 may be substantially evenly disposed in the seed layer 450, but is not limited thereto. For example, a large number of third openings 580 may be arranged near the recess 452 as compared to a position away from the recess 452. In the present embodiment, the third opening 580 penetrating the seed layer 450 is formed to form the lift-off agent permeating portion. However, the lift-off agent is formed by forming at least a part of the seed layer 450 in a line shape or a mesh shape. An infiltration portion may be formed. The lift-off agent permeation portion can be formed by, for example, etching or ion milling.

図６に示す工程では、シード層４５０の表面に、レジスト層６１０が形成される。また、レジスト層６１０に、少なくとも一部が第１開口部３８０と重なり、かつ、シード層４５０の一部６５０を露出させる第２開口部６８０が形成される。これにより、シード層４５０のうち、後のリフトオフ工程で除去される部分、即ち、シード層４５０のうち、第２開口部６８０に露出したシード層４５０の一部６５０以外の部分が、レジスト層６１０とリフトオフ層３１０との間に挟まれるように配される。レジスト層６１０は、第１開口部３８０の内部を充填するように形成されてよい。レジスト層６１０は、リフトオフ層３１０と同様の材料で形成されてよく、リフトオフ層３１０と同様の方法で形成できる。レジスト層６１０は、シード層４５０の表面に形成された後、ポストベークされてもよい。これにより、レジスト層６１０の強度を向上させることができる。 In the step shown in FIG. 6, a resist layer 610 is formed on the surface of the seed layer 450. In addition, the resist layer 610 is formed with a second opening 680 that at least partially overlaps the first opening 380 and exposes the part 650 of the seed layer 450. Accordingly, a portion of the seed layer 450 that is removed in a later lift-off process, that is, a portion of the seed layer 450 other than the portion 650 of the seed layer 450 exposed in the second opening 680 is formed in the resist layer 610. And the lift-off layer 310. The resist layer 610 may be formed so as to fill the inside of the first opening 380. The resist layer 610 may be formed using the same material as the lift-off layer 310 and can be formed using the same method as the lift-off layer 310. The resist layer 610 may be post-baked after being formed on the surface of the seed layer 450. Thereby, the strength of the resist layer 610 can be improved.

図７に示す工程では、少なくとも、第２開口部６８０の内部に、導電部材１６０が形成される。即ち、導電部材１６０は、第２開口部６８０の内部、または、凹部４５２および第２開口部６８０の内部に、導電性材料を埋め込んで形成される。これにより、シード層４５０の一部６５０が、配線１１８と導電部材１６０との間に挟まれるように配される。上記導電性材料として、金属、多結晶シリコン、導電性ポリマーを用いてよい。上記金属として、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）を用いてよい。導電部材１６０は、シード層４５０に電圧を印加して、電解めっきにより形成されてよい。これにより、膜厚の厚い導電部材１６０を形成できる。また、導電部材１６０は、無電解めっきにより、シード層４５０の表面から形成されてよく、塗布法、ＣＶＤ法により形成されてもよい。 In the process illustrated in FIG. 7, the conductive member 160 is formed at least inside the second opening 680. That is, the conductive member 160 is formed by embedding a conductive material in the second opening 680 or in the recess 452 and the second opening 680. Accordingly, a part 650 of the seed layer 450 is disposed so as to be sandwiched between the wiring 118 and the conductive member 160. As the conductive material, a metal, polycrystalline silicon, or a conductive polymer may be used. As the metal, gold (Au), silver (Ag), or copper (Cu) may be used. The conductive member 160 may be formed by electrolytic plating while applying a voltage to the seed layer 450. Thereby, the thick conductive member 160 can be formed. Further, the conductive member 160 may be formed from the surface of the seed layer 450 by electroless plating, or may be formed by a coating method or a CVD method.

図８および図９は、半導体装置１００の製造工程のうち、リフトオフ工程における断面の一例を概略的に表す。図８および図９に示す工程では、リフトオフ層３１０がリフトオフ法により除去され、レジスト層６１０とリフトオフ層３１０との間のシード層４５０が除去される。即ち、図８に示す通り、レジスト層６１０がリフトオフ剤に曝され、レジスト層６１０の少なくとも一部が除去される。これにより、シード層４５０がリフトオフ剤に曝される。シード層４５０には、シード層４５０を貫通する第３開口部５８０が設けられているので、第３開口部５８０が設けられていない場合と比較して、リフトオフ層３１０とリフトオフ剤との接触面積が大きい。その結果、リフトオフ層３１０を溶去するのに要する時間を短縮できる。 8 and 9 schematically illustrate an example of a cross section in a lift-off process in the manufacturing process of the semiconductor device 100. FIG. 8 and FIG. 9, the lift-off layer 310 is removed by a lift-off method, and the seed layer 450 between the resist layer 610 and the lift-off layer 310 is removed. That is, as shown in FIG. 8, the resist layer 610 is exposed to a lift-off agent, and at least a part of the resist layer 610 is removed. Thereby, the seed layer 450 is exposed to the lift-off agent. Since the seed layer 450 is provided with the third opening 580 penetrating the seed layer 450, the contact area between the lift-off layer 310 and the lift-off agent is compared with the case where the third opening 580 is not provided. Is big. As a result, the time required for melting the lift-off layer 310 can be shortened.

図９に示す通り、レジスト層６１０およびリフトオフ層３１０が溶去されるとともに、レジスト層６１０とリフトオフ層３１０との間に配されていたシード層４５０が除去される。これにより、配線１１８と導電部材１６０との間に挟まれるように配された下地層１５０が形成される。その後、保護層１７０が形成され、半導体装置１００が得られた。リフトオフ剤として、レジスト剥離液等の有機溶剤を用いてよい。有機溶剤は、例えば、アルキルベンゼンスルホン酸等の有機酸、エタノールアミン類を代表とした有機アミンを含んでよい。なお、図８と図９とに分けて、上記リフトオフ工程を説明したが、上記リフトオフ工程は、レジスト層６１０が溶去された後、リフトオフ層３１０およびシード層４５０がリフトオフされる場合に限定されない。 As shown in FIG. 9, the resist layer 610 and the lift-off layer 310 are removed, and the seed layer 450 disposed between the resist layer 610 and the lift-off layer 310 is removed. As a result, the base layer 150 is formed so as to be sandwiched between the wiring 118 and the conductive member 160. Then, the protective layer 170 was formed and the semiconductor device 100 was obtained. An organic solvent such as a resist stripping solution may be used as the lift-off agent. The organic solvent may contain, for example, an organic acid such as an alkylbenzene sulfonic acid or an organic amine represented by ethanolamines. 8 and 9, the lift-off process has been described. However, the lift-off process is not limited to the case where the lift-off layer 310 and the seed layer 450 are lifted off after the resist layer 610 is removed. .

シード層４５０と、絶縁層１１６に例示される基板１１０の表面２９０との選択比が小さい場合、即ち、シード層４５０のミリングレートと基板１１０の表面２９０のミリングレートとが同程度である場合には、シード層４５０をイオンミリングにより除去すると、絶縁層１１６の表面がイオンミリングにより損傷を受けて絶縁不良を招く場合がある。しかし、本実施形態によれば、シード層４５０がリフトオフにより除去されるので、上記選択比が小さい場合であっても、絶縁層１１６の表面が損傷を受けることが抑制される。 When the selection ratio between the seed layer 450 and the surface 290 of the substrate 110 exemplified by the insulating layer 116 is small, that is, when the milling rate of the seed layer 450 and the milling rate of the surface 290 of the substrate 110 are approximately the same. If the seed layer 450 is removed by ion milling, the surface of the insulating layer 116 may be damaged by ion milling, leading to poor insulation. However, according to the present embodiment, since the seed layer 450 is removed by lift-off, the surface of the insulating layer 116 is suppressed from being damaged even when the selection ratio is small.

また、シード層４５０がスパッタリング法または真空蒸着法により形成されており、導電部材１６０が電解めっきにより形成されている場合には、シード層４５０および下地層１５０のウエット法によるエッチングレートは、導電部材１６０のウエット法によるエッチングレートよりも大きい。このような場合に、ウエット法によりシード層４５０をエッチングして除去すると、下地層１５０の一部もエッチングされて、バンプ電極１４０にアンダーカットが発生する場合がある。しかし、そのような場合であっても、本実施形態によれば、シード層４５０がリフトオフにより除去されるので、アンダーカットの発生が抑制される。 When the seed layer 450 is formed by sputtering or vacuum evaporation and the conductive member 160 is formed by electrolytic plating, the etching rate of the seed layer 450 and the base layer 150 by the wet method is set to The etching rate is larger than 160 by the wet method. In such a case, if the seed layer 450 is etched away by the wet method, a part of the foundation layer 150 is also etched, and the bump electrode 140 may be undercut. However, even in such a case, according to the present embodiment, since the seed layer 450 is removed by lift-off, the occurrence of undercut is suppressed.

以上の記載によれば、機能素子を有する基板を準備する段階と、前記基板の少なくとも一部を覆うリフトオフ層を形成する段階と、前記リフトオフ層に、前記基板の表面の一部を露出させる第１開口部を形成する段階と、前記リフトオフ層と前記第１開口部に露出した前記基板の表面とを覆うシード層を形成する段階と、前記シード層の表面に、レジスト層を形成する段階と、前記レジスト層に、少なくとも一部が前記第１開口部と重なり、かつ、前記シード層の一部を露出させる第２開口部を形成する段階と、前記第２開口部の内部に、導電部材を形成する段階と、前記レジスト層の少なくとも一部を除去する段階と、前記リフトオフ層をリフトオフ法により除去して、前記レジスト層と前記リフトオフ層との間の前記シード層を除去する段階とを備える、導電部材または電子デバイスの形成方法が開示される。また、上記電子デバイスの形成方法において、前記リフトオフ層を形成する前に、前記基板の表面に絶縁層または配線層を形成する段階をさらに備える、導電部材または電子デバイスの形成方法が開示される。 According to the above description, the step of preparing a substrate having functional elements, the step of forming a lift-off layer covering at least a part of the substrate, and the step of exposing a part of the surface of the substrate to the lift-off layer. Forming a first opening; forming a seed layer covering the lift-off layer and the surface of the substrate exposed in the first opening; forming a resist layer on the surface of the seed layer; Forming a second opening in the resist layer at least partially overlapping the first opening and exposing a part of the seed layer; and a conductive member in the second opening. Forming at least a part of the resist layer, removing the lift-off layer by a lift-off method, and removing the seed layer between the resist layer and the lift-off layer And a floor, the method of forming the conductive members or electronic device is disclosed. Further, in the method for forming an electronic device, a method for forming a conductive member or an electronic device is further provided, further comprising a step of forming an insulating layer or a wiring layer on the surface of the substrate before forming the lift-off layer.

また、以上の記載によれば、下記の電子デバイスが開示される。即ち、機能素子を有する基板と、前記基板の表面に形成された下地層と、前記下地層の表面に形成された導電部材とを備える半導体装置であって、前記下地層は、前記基板の少なくとも一部を覆うリフトオフ層を形成して、前記リフトオフ層に前記基板の表面の一部を露出させる第１開口部を形成して、前記リフトオフ層と前記第１開口部に露出した前記基板の表面とを覆うシード層を形成して、前記シード層の表面にレジスト層を形成して、前記レジスト層の少なくとも一部を除去して、前記リフトオフ層をリフトオフ法により除去して前記レジスト層と前記リフトオフ層との間にある前記シード層を除去して形成され、前記導電部材は、前記基板の少なくとも一部を覆うリフトオフ層を形成して、前記リフトオフ層に前記基板の表面の一部を露出させる第１開口部を形成して、前記リフトオフ層と前記第１開口部に露出した前記基板の表面とを覆うシード層を形成して、前記シード層の表面にレジスト層を形成して、前記レジスト層に少なくとも一部が前記第１開口部と重なりかつ前記シード層の一部を露出させる第２開口部を形成して、前記第２開口部の内部に導電性材料を埋め込んで形成された、電子デバイスが開示される。 Moreover, according to the above description, the following electronic devices are disclosed. That is, a semiconductor device comprising a substrate having functional elements, a base layer formed on the surface of the substrate, and a conductive member formed on the surface of the base layer, wherein the base layer is at least of the substrate A lift-off layer is formed to cover a portion, a first opening is formed in the lift-off layer to expose a part of the surface of the substrate, and the substrate surface exposed to the lift-off layer and the first opening is formed. And forming a resist layer on the surface of the seed layer, removing at least part of the resist layer, removing the lift-off layer by a lift-off method, and the resist layer and the The conductive member is formed by removing a seed layer between the lift-off layer and the conductive member so as to form a lift-off layer covering at least a part of the substrate. Forming a first opening that exposes the substrate, forming a seed layer covering the lift-off layer and the surface of the substrate exposed in the first opening, and forming a resist layer on the surface of the seed layer Forming a second opening in the resist layer at least partially overlapping the first opening and exposing a part of the seed layer, and embedding a conductive material in the second opening. An electronic device is disclosed.

図１０は、別の実施形態に係る半導体装置１０００の断面を概略的に表す。本実施形態における半導体装置１０００は、基板１０１０と、層間配線１０４０と、保護層１０７０とを備える。基板１０１０は、シリコン基板１０１２と、配線１０１８と、絶縁層１０１６とを有する。層間配線１０４０は、下地層１０５０と、導電部材１０６０とを有する。層間配線１０４０は、導電部材の一例であってよい。同図に示す通り、半導体装置１０００は、一対の主面を有するシリコン基板１０１２の一方の主面の側に形成された保護層１０７０と、保護層１０７０とシリコン基板１０１２との間に形成された導電部材１０６０と、導電部材１０６０とシリコン基板１０１２との間に形成された下地層１０５０と、下地層１０５０とシリコン基板１０１２との間に形成された絶縁層１０１６と、絶縁層１０１６とシリコン基板１０１２との間に形成された配線１０１８とを備えてよい。 FIG. 10 schematically shows a cross section of a semiconductor device 1000 according to another embodiment. The semiconductor device 1000 according to this embodiment includes a substrate 1010, an interlayer wiring 1040, and a protective layer 1070. The substrate 1010 includes a silicon substrate 1012, a wiring 1018, and an insulating layer 1016. The interlayer wiring 1040 has a base layer 1050 and a conductive member 1060. The interlayer wiring 1040 may be an example of a conductive member. As shown in the figure, the semiconductor device 1000 is formed between a protective layer 1070 formed on one main surface side of a silicon substrate 1012 having a pair of main surfaces, and between the protective layer 1070 and the silicon substrate 1012. Conductive member 1060, base layer 1050 formed between conductive member 1060 and silicon substrate 1012, insulating layer 1016 formed between base layer 1050 and silicon substrate 1012, insulating layer 1016 and silicon substrate 1012 And a wiring 1018 formed between them.

シリコン基板１０１２は、基板の一部を構成してよく、シリコン基板１１２と同様の構成であってよい。配線１０１８は、一部がシリコン基板１０１２の上に形成され、配線１１８と同様の構成であってよい。絶縁層１０１６は、配線１０１８の上に形成され、絶縁層１１６と同様の構成であってよい。下地層１０５０は、基板１０１０の上に形成され、下地層１５０と同様の構成であってよい。導電部材１０６０は、下地層１０５０の表面に形成され、導電部材１６０と同様の構成であってよい。保護層１０７０は、半導体装置１０００の表面を外的な損傷から保護する目的で、基板１０１０および層間配線１０４０の上に形成され、保護層１７０と同様の構成であってよい。 The silicon substrate 1012 may constitute a part of the substrate and may have the same configuration as the silicon substrate 112. A part of the wiring 1018 is formed on the silicon substrate 1012 and may have the same structure as the wiring 118. The insulating layer 1016 is formed over the wiring 1018 and may have a structure similar to that of the insulating layer 116. The underlayer 1050 may be formed on the substrate 1010 and have the same configuration as the underlayer 150. The conductive member 1060 is formed on the surface of the base layer 1050 and may have the same configuration as the conductive member 160. The protective layer 1070 is formed on the substrate 1010 and the interlayer wiring 1040 for the purpose of protecting the surface of the semiconductor device 1000 from external damage, and may have the same configuration as the protective layer 170.

以下、図１１から図１８を用いて、半導体装置１０００の製造方法の一例について説明する。図１１から図１８は、半導体装置１０００の製造過程における断面の一例を表す。図１１に示す工程では、基板１０１０が準備される。基板１０１０は、シリコン基板１０１２を有してよい。シリコン基板１０１２の表面に、配線１０１８が形成されてよい。シリコン基板１０１２および配線１０１８の上に絶縁層１０１６が形成されてよい。即ち、基板１０１０の表面１１９０に、絶縁層１０１６が形成されてもよい。絶縁層１０１６は、感光性ポリイミド、フッ素系樹脂、またはＳＯＧを含んでよい。絶縁層１０１６は、絶縁層１０１６を貫通して配線１０１８を基板１０１０の表面１１９０に露出させる開口１１８０を有してよい。 Hereinafter, an example of a method for manufacturing the semiconductor device 1000 will be described with reference to FIGS. 11 to 18 show an example of a cross section in the manufacturing process of the semiconductor device 1000. FIG. In the step shown in FIG. 11, a substrate 1010 is prepared. The substrate 1010 may include a silicon substrate 1012. A wiring 1018 may be formed on the surface of the silicon substrate 1012. An insulating layer 1016 may be formed over the silicon substrate 1012 and the wiring 1018. That is, the insulating layer 1016 may be formed on the surface 1190 of the substrate 1010. The insulating layer 1016 may include photosensitive polyimide, fluorine resin, or SOG. The insulating layer 1016 may have an opening 1180 that penetrates the insulating layer 1016 and exposes the wiring 1018 to the surface 1190 of the substrate 1010.

図１２に示す工程では、基板１０１０の少なくとも一部を覆うリフトオフ層１２１０が形成される。リフトオフ層１２１０は、基板１０１０の層間配線１０４０を形成しない領域を覆うように形成されてよい。図１２に示す通り、本実施形態において、リフトオフ層１２１０は、基板１０１０の表面１１９０のうち層間配線１０４０が形成される領域１２８０には形成されない。リフトオフ層１２１０は、リフトオフ層３１０と同様の材料が使用でき、同様の方法で形成できる。領域１２８０は、第１開口部の一例であってよい。第１開口部は、基板１０１０の上にライン状に形成されてもよい。 In the step shown in FIG. 12, a lift-off layer 1210 that covers at least part of the substrate 1010 is formed. The lift-off layer 1210 may be formed so as to cover a region of the substrate 1010 where the interlayer wiring 1040 is not formed. As shown in FIG. 12, in this embodiment, the lift-off layer 1210 is not formed in the region 1280 where the interlayer wiring 1040 is formed in the surface 1190 of the substrate 1010. The lift-off layer 1210 can use the same material as the lift-off layer 310 and can be formed by the same method. The region 1280 may be an example of a first opening. The first opening may be formed in a line shape on the substrate 1010.

図１３に示す工程では、シード層１３５０が形成される。シード層１３５０は、リフトオフ層１２１０と、領域１２８０に露出した基板１０１０の表面１１９０とを覆うように形成されてよい。シード層１３５０は、凹部１３５２を有してもよい。凹部１３５２は、開口１１８０の内側がシード層１３５０に覆われて形成される。シード層１３５０は、シード層４５０と同様の機能と構成とを有してよい。また、シード層４５０の場合と同様に、シード層１３５０が形成される前に、リフトオフ層１２１０と領域１２８０に露出した基板１０１０の表面１１９０とを覆う、接着層が形成されてよい。 In the step shown in FIG. 13, a seed layer 1350 is formed. The seed layer 1350 may be formed to cover the lift-off layer 1210 and the surface 1190 of the substrate 1010 exposed in the region 1280. The seed layer 1350 may have a recess 1352. The recess 1352 is formed so that the inside of the opening 1180 is covered with the seed layer 1350. The seed layer 1350 may have the same function and configuration as the seed layer 450. Similarly to the case of the seed layer 450, an adhesive layer that covers the lift-off layer 1210 and the surface 1190 of the substrate 1010 exposed in the region 1280 may be formed before the seed layer 1350 is formed.

図１４に示す工程では、シード層１３５０に、シード層１３５０の電気的接続を遮断することなく、シード層１３５０を貫通する第３開口部１４８０が形成される。第３開口部１４８０は、リフトオフ剤浸透部の一例であってよい。第３開口部１４８０は、第３開口部５８０と同様の機能および構成を有してよい。 In the process illustrated in FIG. 14, a third opening 1480 that penetrates the seed layer 1350 is formed in the seed layer 1350 without interrupting electrical connection of the seed layer 1350. The third opening 1480 may be an example of a lift-off agent penetration part. The third opening 1480 may have the same function and configuration as the third opening 580.

図１５に示す工程では、シード層１３５０の表面に、レジスト層１５１０が形成される。レジスト層１５１０は、シード層１３５０を介してリフトオフ層１２１０の上に形成されてよい。これにより、レジスト層１５１０に、少なくとも一部が領域１２８０と重なり、かつ、シード層１３５０の一部を露出させる領域１５８０が形成される。領域１５８０は、第２開口部の一例であってよい。レジスト層１５１０は、レジスト層６１０と同様の機能および構成を有してよい。 In the step shown in FIG. 15, a resist layer 1510 is formed on the surface of the seed layer 1350. The resist layer 1510 may be formed on the lift-off layer 1210 with the seed layer 1350 interposed therebetween. Thus, a region 1580 is formed in the resist layer 1510 so that at least a portion thereof overlaps the region 1280 and a portion of the seed layer 1350 is exposed. Region 1580 may be an example of a second opening. The resist layer 1510 may have the same function and configuration as the resist layer 610.

図１６に示す工程では、少なくとも、領域１２８０の内部に、導電部材１０６０が形成される。即ち、図１６に示されるように、領域１２８０の内部に存在するシード層１３５０の上に導電部材１０６０が形成される。これにより、シード層１３５０の一部が、基板１０１０と導電部材１０６０との間に挟まれるように配される。導電部材１０６０は、導電部材１６０と同様の材料が使用でき、同様の方法で形成できる。 In the process illustrated in FIG. 16, the conductive member 1060 is formed at least inside the region 1280. That is, as shown in FIG. 16, the conductive member 1060 is formed on the seed layer 1350 existing inside the region 1280. Thus, a part of the seed layer 1350 is disposed so as to be sandwiched between the substrate 1010 and the conductive member 1060. The conductive member 1060 can use the same material as the conductive member 160 and can be formed by the same method.

図１７および図１８は、半導体装置１０００の製造工程のうち、リフトオフ工程における断面の一例を概略的に表す。図１７および図１８に示す工程では、リフトオフ層１２１０がリフトオフ法により除去され、レジスト層１５１０とリフトオフ層１２１０との間に配されていたシード層１３５０が除去される。これにより、基板１０１０と導電部材１０６０との間に挟まれるように配された下地層１０５０が形成される。その後、保護層１０７０が形成され、半導体装置１０００が得られる。上記リフトオフ工程において、半導体装置１００を製造する場合と同様のリストオフ剤を使用できる。 17 and 18 schematically show an example of a cross section in a lift-off process in the manufacturing process of the semiconductor device 1000. FIG. 17 and FIG. 18, the lift-off layer 1210 is removed by a lift-off method, and the seed layer 1350 disposed between the resist layer 1510 and the lift-off layer 1210 is removed. As a result, the base layer 1050 disposed so as to be sandwiched between the substrate 1010 and the conductive member 1060 is formed. Thereafter, the protective layer 1070 is formed, and the semiconductor device 1000 is obtained. In the lift-off process, the same wrist-off agent as that used for manufacturing the semiconductor device 100 can be used.

図１９は、別の実施形態に係る半導体装置１９００の断面を概略的に表す。半導体装置１９００は、電子デバイスの一例であってよく、例えば、高電子移動度トランジスタ（ＨＥＭＴ）であってよい。本実施形態における半導体装置１９００は、基板１９１０と、ソース／ドレイン電極１９４０と、ゲート電極１９４２と、保護層１９７０とを備える。基板１９１０は、サファイア基板１９１１と、電子走行層１９１２と、電子供給層１９１３とを有する。ソース／ドレイン電極１９４０は、下地層１９５０と、導電部材１９６０とを有する。ゲート電極１９４２は、下地層１９５２と、導電部材１９６２とを有してよい。 FIG. 19 schematically illustrates a cross section of a semiconductor device 1900 according to another embodiment. The semiconductor device 1900 may be an example of an electronic device, for example, a high electron mobility transistor (HEMT). The semiconductor device 1900 in the present embodiment includes a substrate 1910, source / drain electrodes 1940, a gate electrode 1942, and a protective layer 1970. The substrate 1910 includes a sapphire substrate 1911, an electron transit layer 1912, and an electron supply layer 1913. The source / drain electrode 1940 includes a base layer 1950 and a conductive member 1960. The gate electrode 1942 may include a base layer 1952 and a conductive member 1962.

ソース／ドレイン電極１９４０は、基板１９１０とオーミック接合する導電部材の一例であってよい。ゲート電極１９４２は、基板１９１０とショットキー接合する導電部材の一例であってよい。保護層１９７０は、コンタクトホール１９７２を有してよい。また、図１０に示す通り、半導体装置１９００は、一対の主面を有するサファイア基板１９１１の一方の主面の側に形成された保護層１９７０と、保護層１９７０とサファイア基板１９１１との間に形成された導電部材１９６０と、導電部材１９６０とサファイア基板１９１１との間に形成された下地層１９５０と、下地層１９５０とサファイア基板１９１１との間に形成された電子供給層１９１３と、電子供給層１９１３とサファイア基板１９１１との間に形成された電子走行層１９１２とを備えてよい。 The source / drain electrode 1940 may be an example of a conductive member that is in ohmic contact with the substrate 1910. The gate electrode 1942 may be an example of a conductive member that performs Schottky junction with the substrate 1910. The protective layer 1970 may have a contact hole 1972. Further, as shown in FIG. 10, the semiconductor device 1900 is formed between a protective layer 1970 formed on one main surface side of a sapphire substrate 1911 having a pair of main surfaces, and between the protective layer 1970 and the sapphire substrate 1911. Conductive member 1960, base layer 1950 formed between conductive member 1960 and sapphire substrate 1911, electron supply layer 1913 formed between base layer 1950 and sapphire substrate 1911, and electron supply layer 1913 And an electron transit layer 1912 formed between the sapphire substrate 1911 and the sapphire substrate 1911.

サファイア基板１９１１は、エピタキシャル成長用の下地基板であってよく、例えば、単結晶のサファイアを含んでよい。サファイア基板１９１１は、市販されている基板を使用できる。本実施形態において、下地基板としてサファイア基板１９１１が使用されているが、砒化ガリウム（ＧａＡｓ）、シリコンカーバイト（ＳｉＣ）、シリコン（Ｓｉ）、ガリウムナイトライド（ＧａＮ）を含む基板を用いてよい。電子走行層１９１２は、サファイア基板１９１１の上に形成される。電子走行層１９１２は、サファイア基板１９１１の上に、３−５族化合物半導体を含むバッファ層を介して形成されてよい。 The sapphire substrate 1911 may be a base substrate for epitaxial growth, and may include, for example, single crystal sapphire. As the sapphire substrate 1911, a commercially available substrate can be used. In this embodiment, a sapphire substrate 1911 is used as a base substrate, but a substrate containing gallium arsenide (GaAs), silicon carbide (SiC), silicon (Si), or gallium nitride (GaN) may be used. The electron transit layer 1912 is formed on the sapphire substrate 1911. The electron transit layer 1912 may be formed on the sapphire substrate 1911 via a buffer layer containing a Group 3-5 compound semiconductor.

電子走行層１９１２は、アンドープのＧａＡｓ層、または、ＧａＮ層、ＩｎＧａＮ層、ＡｌＧａＮ層等の窒素を含む３−５族化合物半導体であってよい。電子供給層１９１３は、電子走行層１９１２の上に形成される。電子供給層１９１３は、電子走行層１９１２に電子を供給する。電子供給層１９１３と電子走行層１９１２との界面の電子走行層１９１２側には、２次元電子ガス（２ＤＥＧ）が形成される。電子供給層１９１３は、ＡｌＧａＡｓ層、ＡｌＧａＮ層、ＡｌＩｎＮ層またはＡｌＮ層であってよい。電子走行層１９１２および電子供給層１９１３は、例えば、有機金属気相成長法（ＭＯＶＰＥ）、ハライドＶＰＥ法または分子線エピタキシ法（ＭＢＥ）により形成できる。 The electron transit layer 1912 may be an undoped GaAs layer or a Group 3-5 compound semiconductor containing nitrogen, such as a GaN layer, an InGaN layer, or an AlGaN layer. The electron supply layer 1913 is formed on the electron transit layer 1912. The electron supply layer 1913 supplies electrons to the electron transit layer 1912. Two-dimensional electron gas (2DEG) is formed on the electron transit layer 1912 side of the interface between the electron supply layer 1913 and the electron transit layer 1912. The electron supply layer 1913 may be an AlGaAs layer, an AlGaN layer, an AlInN layer, or an AlN layer. The electron transit layer 1912 and the electron supply layer 1913 can be formed by, for example, metal organic chemical vapor deposition (MOVPE), halide VPE, or molecular beam epitaxy (MBE).

下地層１９５０および下地層１９５２は、基板１９１０の表面に形成され、下地層１５０と同様の構成であってよい。導電部材１９６０および導電部材１９６２は、下地層１９５０および下地層１９５２の表面に形成され、導電部材１６０と同様の構成であってよい。保護層１９７０は、半導体装置１９００の表面を外的な損傷から保護する目的で、基板１９１０、ソース／ドレイン電極１９４０およびゲート電極１９４２の上に形成され、保護層１７０と同様の構成であってよい。ソース／ドレイン電極１９４０と、基板１９１０との間に、化合物半導体を含むオーミック層が形成されてよい。 The base layer 1950 and the base layer 1952 are formed on the surface of the substrate 1910 and may have the same structure as the base layer 150. The conductive member 1960 and the conductive member 1962 are formed on the surfaces of the base layer 1950 and the base layer 1952 and may have the same structure as the conductive member 160. The protective layer 1970 is formed on the substrate 1910, the source / drain electrode 1940 and the gate electrode 1942 for the purpose of protecting the surface of the semiconductor device 1900 from external damage, and may have the same configuration as the protective layer 170. . An ohmic layer including a compound semiconductor may be formed between the source / drain electrode 1940 and the substrate 1910.

以下、図２０から図２７を用いて、半導体装置１９００の製造方法の一例について説明する。図２０から図２７は、半導体装置１９００の製造過程における断面の一例を表す。図２０に示す工程では、まず、基板１９１０が準備される。基板１９１０は、サファイア基板１９１１と、電子走行層１９１２と、電子供給層１９１３とを有してよい。図２１に示す工程では、基板１９１０の少なくとも一部を覆うリフトオフ層２１１０が形成される。また、リフトオフ層２１１０に、基板１９１０の表面２１９０の一部を露出させる第１開口部２１８０が、複数、形成される。リフトオフ層２１１０は、リフトオフ層３１０と同様の材料が使用でき、同様の方法で形成できる。 Hereinafter, an example of a method for manufacturing the semiconductor device 1900 will be described with reference to FIGS. 20 to 27 illustrate an example of a cross section in the manufacturing process of the semiconductor device 1900. FIG. In the process shown in FIG. 20, first, a substrate 1910 is prepared. The substrate 1910 may include a sapphire substrate 1911, an electron transit layer 1912, and an electron supply layer 1913. In the step shown in FIG. 21, a lift-off layer 2110 that covers at least part of the substrate 1910 is formed. In addition, a plurality of first openings 2180 that expose part of the surface 2190 of the substrate 1910 are formed in the lift-off layer 2110. The lift-off layer 2110 can be made of the same material as the lift-off layer 310 and can be formed by a similar method.

図２２に示す工程では、シード層２２５０が形成される。シード層２２５０は、リフトオフ層２１１０と、複数の第１開口部２１８０に露出した基板１９１０の表面２１９０とを覆うように形成されてよい。シード層２２５０は、複数の凹部２２５２を有してもよい。凹部２２５２は、第１開口部２１８０の内側がシード層２２５０に覆われて形成される。シード層２２５０は、シード層４５０と同様の機能と構成とを有してよい。また、シード層４５０の場合と同様に、シード層２２５０が形成される前に、リフトオフ層２１１０と第１開口部２１８０に露出した基板１９１０の表面２１９０とを覆う、接着層が形成されてよい。図２３に示す工程では、シード層２２５０に、シード層２２５０の電気的接続を遮断することなく、シード層２２５０を貫通する第３開口部２３８０が形成される。第３開口部２３８０は、リフトオフ剤浸透部の一例であってよい。第３開口部２３８０は、第３開口部５８０と同様の機能および構成を有してよい。 In the step shown in FIG. 22, a seed layer 2250 is formed. The seed layer 2250 may be formed to cover the lift-off layer 2110 and the surface 2190 of the substrate 1910 exposed to the plurality of first openings 2180. The seed layer 2250 may have a plurality of recesses 2252. The recess 2252 is formed so that the inside of the first opening 2180 is covered with the seed layer 2250. The seed layer 2250 may have the same function and configuration as the seed layer 450. Similarly to the case of the seed layer 450, an adhesive layer that covers the lift-off layer 2110 and the surface 2190 of the substrate 1910 exposed to the first opening 2180 may be formed before the seed layer 2250 is formed. In the step shown in FIG. 23, a third opening 2380 penetrating the seed layer 2250 is formed in the seed layer 2250 without interrupting electrical connection of the seed layer 2250. The third opening 2380 may be an example of a lift-off agent penetration part. The third opening 2380 may have the same function and configuration as the third opening 580.

図２４に示す工程では、シード層２２５０の表面に、レジスト層２４１０が形成される。また、レジスト層２４１０に、少なくとも一部が第１開口部２１８０と重なり、かつ、シード層２２５０の一部２４５０を露出させる第２開口部２４８０が、複数、形成される。これにより、シード層２２５０の一部２４５０を除いて、シード層２２５０は、レジスト層２４１０とリフトオフ層２１１０との間に挟まれるように配される。レジスト層２４１０は、レジスト層６１０と同様の機能および構成を有してよい。図２５に示す工程では、少なくとも、第２開口部２４８０の内部に、導電部材１９６０が形成される。即ち、導電部材１９６０は、第２開口部２４８０の内部、または、凹部２２５２および第２開口部２４８０の内部に、導電性材料を埋め込んで形成される。これにより、シード層２２５０の一部２４５０が、基板１９１０と導電部材１９６０との間に挟まれるように配される。導電部材１９６０は、導電部材１６０と同様の材料が使用でき、同様の方法で形成できる。 In the step shown in FIG. 24, a resist layer 2410 is formed on the surface of the seed layer 2250. In addition, a plurality of second openings 2480 that are at least partly overlapped with the first openings 2180 and expose a part 2450 of the seed layer 2250 are formed in the resist layer 2410. Accordingly, the seed layer 2250 is arranged so as to be sandwiched between the resist layer 2410 and the lift-off layer 2110 except for a part 2450 of the seed layer 2250. The resist layer 2410 may have the same function and configuration as the resist layer 610. In the process illustrated in FIG. 25, the conductive member 1960 is formed at least inside the second opening 2480. That is, the conductive member 1960 is formed by embedding a conductive material in the second opening 2480 or in the recess 2252 and the second opening 2480. Thus, a part 2450 of the seed layer 2250 is disposed so as to be sandwiched between the substrate 1910 and the conductive member 1960. The conductive member 1960 can use the same material as the conductive member 160 and can be formed by the same method.

図２６および図２７は、半導体装置１９００の製造工程のうち、リフトオフ工程における断面の一例を概略的に表す。図２６および図２７に示す工程では、リフトオフ層２１１０がリフトオフ法により除去され、レジスト層２４１０とリフトオフ層２１１０との間に配されていたシード層２２５０が除去される。これにより、基板１９１０と導電部材１９６０との間に挟まれるように配された下地層１９５０が形成される。その後、ゲート電極１９４２および保護層１９７０が形成され、半導体装置１９００が得られる。ゲート電極１９４２は、ソース／ドレイン電極１９４０と同様の方法により形成されてもよく、ショットキー接続の導電部材を形成する他の方法により形成されてもよい。上記リフトオフ工程において、半導体装置１００を製造する場合と同様のリストオフ剤を使用できる。本実施形態によれば、シード層２２５０がリフトオフ法により除去されるので、基板１９１０の活性領域が損傷を受けることを抑制できる。 26 and 27 schematically illustrate an example of a cross section in a lift-off process in the manufacturing process of the semiconductor device 1900. FIG. In the step shown in FIGS. 26 and 27, the lift-off layer 2110 is removed by a lift-off method, and the seed layer 2250 disposed between the resist layer 2410 and the lift-off layer 2110 is removed. As a result, a base layer 1950 arranged to be sandwiched between the substrate 1910 and the conductive member 1960 is formed. Thereafter, the gate electrode 1942 and the protective layer 1970 are formed, and the semiconductor device 1900 is obtained. The gate electrode 1942 may be formed by a method similar to that of the source / drain electrode 1940, or may be formed by another method of forming a conductive member having a Schottky connection. In the lift-off process, the same wrist-off agent as that used for manufacturing the semiconductor device 100 can be used. According to this embodiment, since the seed layer 2250 is removed by the lift-off method, it is possible to prevent the active region of the substrate 1910 from being damaged.

図１に示される半導体装置１００を、図２から図９に示された工程に従って製作した。ＭＯＳ型トランジスタおよび多層配線層を有するシリコン基板の表面に、ポリイミドの絶縁層と、絶縁層の開口部に形成されたアルミニウムの配線層とを有する基板を準備した。スピン塗布法により、感光性ポリイミド層を形成した後、フォトリソグラフィにより、上記感光性ポリイミド層に第１開口部を形成することで、リフトオフ層を形成した。リフトオフ層の上に、スパッタリング法により、Ｔｉの接着層と、Ａｕの給電層とを形成した。接着層および給電層の膜厚は、それぞれ、２００Åと１０００Åであった。接着層および給電層には、エッチングにより第３開口部を形成した。給電層のエッチングには、金エッチング液（関東化学株式会社製：ＡＵＲＵＭシリーズ）を用いた。 The semiconductor device 100 shown in FIG. 1 was manufactured according to the steps shown in FIGS. A substrate having a polyimide insulating layer and an aluminum wiring layer formed in an opening of the insulating layer on the surface of a silicon substrate having a MOS transistor and a multilayer wiring layer was prepared. After forming the photosensitive polyimide layer by spin coating, a lift-off layer was formed by forming a first opening in the photosensitive polyimide layer by photolithography. On the lift-off layer, a Ti adhesive layer and an Au power feeding layer were formed by sputtering. The film thicknesses of the adhesive layer and the power feeding layer were 200 mm and 1000 mm, respectively. A third opening was formed in the adhesive layer and the power feeding layer by etching. A gold etching solution (manufactured by Kanto Chemical Co., Inc .: AURUM series) was used for etching the power feeding layer.

リフトオフ層と同様の方法で、膜厚が１０μｍのレジスト層を形成した後、上記レジスト層に第２開口部を形成した。第２開口部の内部に金（Ａｕ）を埋めこんで、Ａｕの導電部材を形成した。導電部材は、Ａｕメッキ液（田中貴金属工業株式会社製：ミクロファブシリーズ）を用いて、温度＝６５℃、ｐＨ＝８．０、電流密度＝０．５Ａ／ｄｍ２の条件で、電解めっきにより形成した。陽極には白金電極を用いた。有機アルカリ系のレジスト剥離液を用いて、レジスト層およびリフトオフ層とともに、不要な給電層をリフトオフ法により除去した。以上により、上記シリコン基板の上にバンプ電極を形成した。その後、ポリイミドの保護層を形成して、半導体装置１００を得た。以上の通り、不要な給電層がリフトオフ法により除去されたので、半導体装置１００の絶縁不良が抑制された。また、バンプ電極のアンダーカットが抑制された。 A resist layer having a thickness of 10 μm was formed by the same method as the lift-off layer, and then a second opening was formed in the resist layer. Gold (Au) was embedded in the second opening to form a conductive member of Au. The conductive member is formed by electrolytic plating using an Au plating solution (Tanaka Kikinzoku Kogyo Co., Ltd .: Microfab series) under the conditions of temperature = 65 ° C., pH = 8.0, current density = 0.5 A / dm 2. did. A platinum electrode was used as the anode. Using an organic alkaline resist stripping solution, unnecessary power feeding layers were removed together with the resist layer and the lift-off layer by the lift-off method. Thus, bump electrodes were formed on the silicon substrate. Then, the protective layer of polyimide was formed and the semiconductor device 100 was obtained. As described above, since the unnecessary power feeding layer was removed by the lift-off method, the insulation failure of the semiconductor device 100 was suppressed. Moreover, the undercut of the bump electrode was suppressed.

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It will be apparent to those skilled in the art that various modifications or improvements can be added to the above-described embodiment. It is apparent from the scope of the claims that the embodiments added with such changes or improvements can be included in the technical scope of the present invention.

半導体装置１００の断面を概略的に表す。1 schematically shows a cross section of a semiconductor device 100. 半導体装置１００の製造工程における断面を概略的に表す。1 schematically shows a cross section in a manufacturing process of a semiconductor device 100. 半導体装置１００の製造工程における断面を概略的に表す。1 schematically shows a cross section in a manufacturing process of a semiconductor device 100. 半導体装置１００の製造工程における断面を概略的に表す。1 schematically shows a cross section in a manufacturing process of a semiconductor device 100. 半導体装置１００の製造工程における断面を概略的に表す。1 schematically shows a cross section in a manufacturing process of a semiconductor device 100. 半導体装置１００の製造工程における断面を概略的に表す。1 schematically shows a cross section in a manufacturing process of a semiconductor device 100. 半導体装置１００の製造工程における断面を概略的に表す。1 schematically shows a cross section in a manufacturing process of a semiconductor device 100. 半導体装置１００の製造工程における断面を概略的に表す。1 schematically shows a cross section in a manufacturing process of a semiconductor device 100. 半導体装置１００の製造工程における断面を概略的に表す。1 schematically shows a cross section in a manufacturing process of a semiconductor device 100. 半導体装置１０００の断面を概略的に表す。1 schematically shows a cross section of a semiconductor device 1000. 半導体装置１０００の製造工程における断面を概略的に表す。The cross section in the manufacturing process of the semiconductor device 1000 is represented roughly. 半導体装置１０００の製造工程における断面を概略的に表す。The cross section in the manufacturing process of the semiconductor device 1000 is represented roughly. 半導体装置１０００の製造工程における断面を概略的に表す。The cross section in the manufacturing process of the semiconductor device 1000 is represented roughly. 半導体装置１０００の製造工程における断面を概略的に表す。The cross section in the manufacturing process of the semiconductor device 1000 is represented roughly. 半導体装置１０００の製造工程における断面を概略的に表す。The cross section in the manufacturing process of the semiconductor device 1000 is represented roughly. 半導体装置１０００の製造工程における断面を概略的に表す。The cross section in the manufacturing process of the semiconductor device 1000 is represented roughly. 半導体装置１０００の製造工程における断面を概略的に表す。The cross section in the manufacturing process of the semiconductor device 1000 is represented roughly. 半導体装置１０００の製造工程における断面を概略的に表す。The cross section in the manufacturing process of the semiconductor device 1000 is represented roughly. 半導体装置１９００の断面を概略的に表す。A cross section of a semiconductor device 1900 is schematically represented. 半導体装置１９００の製造工程における断面を概略的に表す。A cross section in a manufacturing process of semiconductor device 1900 is represented roughly. 半導体装置１９００の製造工程における断面を概略的に表す。A cross section in a manufacturing process of semiconductor device 1900 is represented roughly. 半導体装置１９００の製造工程における断面を概略的に表す。A cross section in a manufacturing process of semiconductor device 1900 is represented roughly. 半導体装置１９００の製造工程における断面を概略的に表す。A cross section in a manufacturing process of semiconductor device 1900 is represented roughly. 半導体装置１９００の製造工程における断面を概略的に表す。A cross section in a manufacturing process of semiconductor device 1900 is represented roughly. 半導体装置１９００の製造工程における断面を概略的に表す。A cross section in a manufacturing process of semiconductor device 1900 is represented roughly. 半導体装置１９００の製造工程における断面を概略的に表す。A cross section in a manufacturing process of semiconductor device 1900 is represented roughly. 半導体装置１９００の製造工程における断面を概略的に表す。A cross section in a manufacturing process of semiconductor device 1900 is represented roughly.

符号の説明Explanation of symbols

１００半導体装置
１１０基板
１１２シリコン基板
１１４多層配線層
１１６絶縁層
１１８配線
１２０ＭＯＳ型トランジスタ
１２２ウエル
１２４ソース領域
１２６ドレイン領域
１２８ゲート電極
１３０層間配線
１４０バンプ電極
１５０下地層
１６０導電部材
１７０保護層
２８０開口部
２９０表面
３１０リフトオフ層
３８０第１開口部
４５０シード層
４５２凹部
５８０第３開口部
６１０レジスト層
６５０一部
６８０第２開口部
１０００半導体装置
１０１０基板
１０１２シリコン基板
１０１８配線
１０１６絶縁層
１０４０層間配線
１０５０下地層
１０６０導電部材
１０７０保護層
１１８０開口
１１９０表面
１２１０リフトオフ層
１２８０領域
１３５０シード層
１３５２凹部
１４８０第３開口部
１５１０レジスト層
１５８０領域
１９００半導体装置
１９１０基板
１９１１サファイア基板
１９１２電子走行層
１９１３電子供給層
１９４０ソース／ドレイン電極
１９４２ゲート電極
１９５０下地層
１９５２下地層
１９６０導電部材
１９６２導電部材
１９７０保護層
１９７２コンタクトホール
２１１０リフトオフ層
２１８０第１開口部
２１９０表面
２２５０シード層
２２５２凹部
２３８０第３開口部
２４１０レジスト層
２４５０一部
２４８０第２開口部 100 Semiconductor Device 110 Substrate 112 Silicon Substrate 114 Multilayer Wiring Layer 116 Insulating Layer 118 Wiring 120 MOS Transistor 122 Well 124 Source Region 126 Drain Region 128 Gate Electrode 130 Interlayer Wiring 140 Bump Electrode 150 Underlayer 160 Conductive Member 170 Protective Layer 280 Opening 290 Surface 310 Lift-off layer 380 First opening 450 Seed layer 452 Recess 580 Third opening 610 Resist layer 650 Part 680 Second opening 1000 Semiconductor device 1010 Substrate 1012 Silicon substrate 1018 Wiring 1016 Insulating layer 1040 Interlayer wiring 1050 Underlayer 1060 Conductive member 1070 Protective layer 1180 Opening 1190 Surface 1210 Lift-off layer 1280 Region 1350 Seed layer 1352 Recess 1480 Third opening 1510 Resist layer 158 0 region 1900 semiconductor device 1910 substrate 1911 sapphire substrate 1912 electron transit layer 1913 electron supply layer 1940 source / drain electrode 1942 gate electrode 1950 underlayer 1952 underlayer 1960 conductive member 1962 conductive member 1970 protective layer 1972 contact hole 2110 lift-off layer 2180 first Opening 2190 Surface 2250 Seed layer 2252 Recess 2380 Third opening 2410 Resist layer 2450 Part 2480 Second opening

Claims

基板を準備する段階と、
前記基板の少なくとも一部を覆うリフトオフ層を形成する段階と、
前記リフトオフ層に、前記基板の表面の一部を露出させる第１開口部を形成する段階と、
前記リフトオフ層と前記第１開口部に露出した前記基板の表面とを覆うシード層を形成する段階と、
前記シード層の表面に、レジスト層を形成する段階と、
前記レジスト層に、少なくとも一部が前記第１開口部と重なり、かつ、前記シード層の一部を露出させる第２開口部を形成する段階と、
前記第２開口部の内部に、導電部材を形成する段階と、
前記レジスト層の少なくとも一部を除去する段階と、
前記リフトオフ層をリフトオフ法により除去して、前記レジスト層と前記リフトオフ層との間の前記シード層を除去する段階と、
を備える、導電部材の形成方法。 Preparing a substrate;
Forming a lift-off layer covering at least a portion of the substrate;
Forming a first opening in the lift-off layer to expose a part of the surface of the substrate;
Forming a seed layer covering the lift-off layer and the surface of the substrate exposed in the first opening;
Forming a resist layer on the surface of the seed layer;
Forming a second opening in the resist layer at least partially overlapping the first opening and exposing a portion of the seed layer;
Forming a conductive member inside the second opening;
Removing at least a portion of the resist layer;
Removing the lift-off layer by a lift-off method to remove the seed layer between the resist layer and the lift-off layer;
A method for forming a conductive member.

前記シード層に、前記シード層の電気的接続を遮断することなく、前記シード層を貫通するリフトオフ剤浸透部を形成する段階、
をさらに備える、
請求項１に記載の導電部材の形成方法。 Forming, in the seed layer, a lift-off agent permeation portion that penetrates the seed layer without interrupting electrical connection of the seed layer;
Further comprising
The method for forming a conductive member according to claim 1.

前記リフトオフ剤浸透部を形成する段階は、前記シード層の少なくとも一部をライン状またはメッシュ状に形成して、前記リフトオフ剤浸透部を形成する段階である、
請求項２に記載の導電部材の形成方法。 The step of forming the lift-off agent permeation portion is a step of forming the lift-off agent permeation portion by forming at least a part of the seed layer in a line shape or a mesh shape.
The method for forming a conductive member according to claim 2.

前記リフトオフ剤浸透部を形成する段階は、前記シード層を貫通する第３開口部を形成して、前記リフトオフ剤浸透部を形成する段階である、
請求項２に記載の導電部材の形成方法。 The step of forming the lift-off agent permeation portion is a step of forming the lift-off agent permeation portion by forming a third opening that penetrates the seed layer.
The method for forming a conductive member according to claim 2.

前記リフトオフ層を形成する前に、前記基板の表面に絶縁層を形成する段階、
をさらに備える、請求項１から請求項４のいずれか１項に記載の導電部材の形成方法。 Forming an insulating layer on the surface of the substrate before forming the lift-off layer;
The method of forming a conductive member according to any one of claims 1 to 4, further comprising:

前記絶縁層を形成する段階は、感光性ポリイミド、フッ素系樹脂、またはＳＯＧを含む絶縁層を形成する段階である、
請求項５に記載の導電部材の形成方法。 The step of forming the insulating layer is a step of forming an insulating layer containing photosensitive polyimide, fluorine resin, or SOG.
The method for forming a conductive member according to claim 5.

前記リフトオフ層を形成する前に、前記基板の表面に配線層を形成する段階、
をさらに備える、請求項１から請求項６のいずれか１項に記載の導電部材の形成方法。 Forming a wiring layer on the surface of the substrate before forming the lift-off layer;
The method for forming a conductive member according to any one of claims 1 to 6, further comprising:

前記導電部材を形成する段階は、前記シード層に電圧を印加して、電解めっきにより前記導電部材を形成する段階である、
請求項１から請求項７のいずれか１項に記載の導電部材の形成方法。 The step of forming the conductive member is a step of applying a voltage to the seed layer and forming the conductive member by electrolytic plating.
The formation method of the electrically-conductive member of any one of Claims 1-7.

前記導電部材を形成する段階は、無電解めっきにより、前記シード層の表面から前記導電部材を形成する段階である、
請求項１から請求項７のいずれか１項に記載の導電部材の形成方法。 The step of forming the conductive member is a step of forming the conductive member from the surface of the seed layer by electroless plating.
The formation method of the electrically-conductive member of any one of Claims 1-7.

機能素子を有する基板を準備する段階と、
前記基板の少なくとも一部を覆うリフトオフ層を形成する段階と、
前記リフトオフ層に、前記基板の表面の一部を露出させる第１開口部を形成する段階と、
前記リフトオフ層と前記第１開口部に露出した前記基板の表面とを覆うシード層を形成する段階と、
前記シード層の表面に、レジスト層を形成する段階と、
前記レジスト層に、少なくとも一部が前記第１開口部と重なり、かつ、前記シード層の一部を露出させる第２開口部を形成する段階と、
前記第２開口部の内部に、導電部材を形成する段階と、
前記レジスト層の少なくとも一部を除去する段階と、
前記リフトオフ層をリフトオフ法により除去して、前記レジスト層と前記リフトオフ層との間の前記シード層を除去する段階と、
を備える、電子デバイスの製造方法。 Providing a substrate having functional elements;
Forming a lift-off layer covering at least a portion of the substrate;
Forming a first opening in the lift-off layer to expose a part of the surface of the substrate;
Forming a seed layer covering the lift-off layer and the surface of the substrate exposed in the first opening;
Forming a resist layer on the surface of the seed layer;
Forming a second opening in the resist layer at least partially overlapping the first opening and exposing a portion of the seed layer;
Forming a conductive member inside the second opening;
Removing at least a portion of the resist layer;
Removing the lift-off layer by a lift-off method to remove the seed layer between the resist layer and the lift-off layer;
A method for manufacturing an electronic device.

機能素子を有する基板と、
前記基板の表面に形成された下地層と、
前記下地層の表面に形成された導電部材と、
を備える電子デバイスであって、
前記下地層は、前記基板の少なくとも一部を覆うリフトオフ層を形成し、前記リフトオフ層に前記基板の表面の一部を露出させる第１開口部を形成し、前記リフトオフ層と前記第１開口部に露出した前記基板の表面とを覆うシード層を形成し、前記シード層の表面にレジスト層を形成し、前記レジスト層の少なくとも一部を除去し、前記リフトオフ層をリフトオフ法により除去して前記レジスト層と前記リフトオフ層との間にある前記シード層を除去して形成され、
前記導電部材は、前記基板の少なくとも一部を覆うリフトオフ層を形成し、前記リフトオフ層に前記基板の表面の一部を露出させる第１開口部を形成し、前記リフトオフ層と前記第１開口部に露出した前記基板の表面とを覆うシード層を形成し、前記シード層の表面にレジスト層を形成し、前記レジスト層に少なくとも一部が前記第１開口部と重なりかつ前記シード層の一部を露出させる第２開口部を形成し、前記第２開口部の内部に導電性材料を埋め込んで形成された、
電子デバイス。 A substrate having functional elements;
An underlayer formed on the surface of the substrate;
A conductive member formed on the surface of the underlayer;
An electronic device comprising:
The underlayer forms a lift-off layer that covers at least a portion of the substrate, forms a first opening that exposes a portion of the surface of the substrate in the lift-off layer, and the lift-off layer and the first opening Forming a seed layer covering the exposed surface of the substrate, forming a resist layer on the surface of the seed layer, removing at least part of the resist layer, removing the lift-off layer by a lift-off method, Formed by removing the seed layer between a resist layer and the lift-off layer;
The conductive member forms a lift-off layer that covers at least a portion of the substrate, forms a first opening that exposes a portion of the surface of the substrate in the lift-off layer, and the lift-off layer and the first opening Forming a seed layer covering the exposed surface of the substrate, forming a resist layer on the surface of the seed layer, wherein at least a portion of the resist layer overlaps the first opening and a portion of the seed layer Forming a second opening that exposes a conductive material embedded in the second opening,
Electronic devices.

前記シード層のウエット法によるエッチングレートは、前記導電部材のウエット法によるエッチングレートより大きい、
請求項１１に記載の電子デバイス。 The etching rate by the wet method of the seed layer is larger than the etching rate by the wet method of the conductive member,
The electronic device according to claim 11.