JP2009290145A - Method for forming conductive member, method for manufacturing electronic device, and electronic device - Google Patents
Method for forming conductive member, method for manufacturing electronic device, and electronic device Download PDFInfo
- Publication number
- JP2009290145A JP2009290145A JP2008143892A JP2008143892A JP2009290145A JP 2009290145 A JP2009290145 A JP 2009290145A JP 2008143892 A JP2008143892 A JP 2008143892A JP 2008143892 A JP2008143892 A JP 2008143892A JP 2009290145 A JP2009290145 A JP 2009290145A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- forming
- lift
- substrate
- conductive member
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Manufacturing Of Printed Wiring (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
本発明は、導電部材の形成方法、電子デバイスの製造方法、および、電子デバイスに関する。本発明は、特に、基板への損傷を抑制できる導電部材の形成方法、基板への損傷が抑制された電子デバイスの製造方法、および、基板への損傷が抑制された電子デバイスに関する。 The present invention relates to a method for forming a conductive member, a method for manufacturing an electronic device, and an electronic device. In particular, the present invention relates to a method for forming a conductive member capable of suppressing damage to a substrate, a method for manufacturing an electronic device in which damage to the substrate is suppressed, and an electronic device in which damage to the substrate is suppressed.
半導体装置、電子回路等の電子デバイスには、配線抵抗を下げるオーバーレイ配線、基板への実装に用いられるバンプ電極等が形成される。これらのオーバーレイ配線、バンプ電極等は、例えば、電解めっき法により形成される。特許文献1には、電解めっき法による配線構体形成法が開示されている。特許文献1に記載された配線構体形成法によれば、まず、絶縁性基板上に、窓を有するマスク層を形成する。次に、上記窓の内面を含んだ表面上に、めっき用電極となる導電性層を形成する。そして、上記導電性層をめっき電極として、上記窓を埋めるように配線構体の主要部分となる導電性層を形成する。その後、めっき用電極となる導電性層の不要部分と、配線構体の主要部分となる導電性層の不要部分とをイオンミリングにより除去した後、上記マスク層を溶去処理して、配線構体を形成する。
特許文献1に記載された配線構体形成法では、めっき電極となる導電性層をイオンミリングにより除去しているので、上記導電性層の下に存在する層が損傷を受ける場合がある。上記導電性層の下に存在する層が絶縁層である場合には、当該絶縁層の表面がイオンミリングされて絶縁不良を招く。上記導電性層の下に存在する層が半導体層である場合には、当該半導体層の表面がイオンミリングされて半導体層中に欠陥が発生する。また、電解めっき法により形成された電極自身も、イオンミリングにより損傷を受けて、電極に表面荒れが発生する。さらに、オーバーレイ配線、バンプ電極等が比較的狭いピッチで隣接して配された基板をイオンミリングにより処理する場合には、オーバーレイ配線、バンプ電極等の陰になる部分の導電性層が十分に除去されず、短絡の原因となる場合がある。そこで、基板に与える損傷を抑制できる導電部材の形成方法が求められている。 In the wiring structure forming method described in Patent Document 1, since the conductive layer to be the plating electrode is removed by ion milling, the layer existing under the conductive layer may be damaged. When the layer under the conductive layer is an insulating layer, the surface of the insulating layer is ion-milled to cause insulation failure. In the case where the layer existing under the conductive layer is a semiconductor layer, the surface of the semiconductor layer is ion-milled and defects are generated in the semiconductor layer. Further, the electrode itself formed by the electrolytic plating method is also damaged by ion milling, and the surface is roughened. In addition, when processing a substrate on which overlay wiring, bump electrodes, etc. are arranged adjacent to each other at a relatively narrow pitch by ion milling, the conductive layer in the shadow area of overlay wiring, bump electrodes, etc. is sufficiently removed. May cause a short circuit. Therefore, there is a demand for a method for forming a conductive member that can suppress damage to the substrate.
上記導電性層をウエットエッチングにより除去することで、上記基板への損傷を抑制できる。しかし、本発明者は、スパッタリング法、真空蒸着法等により形成された導電性材料は、めっき法により形成された導電性材料と比較して、ウエットエッチングにおけるエッチングレートが大きいことを見出した。即ち、複数の導電性材料を含む導電部材、または、異なる製造方法により形成された複数の導電性材料を含む導電部材の製造工程において、上記導電性材料の一部をウエットエッチングにより除去した場合には、上記導電部材にアンダーカットが発生することを見出した。例えば、めっき法以外の方法により形成した導電性層をめっき用電極として用いて、電解めっきによりオーバーレイ配線、バンプ電極等を形成した後、上記導電性層の不要部分をウエットエッチングにより除去すると、オーバーレイ配線等にアンダーカットが発生する場合がある。オーバーレイ配線等にアンダーカットが発生すると、剥離による断線等が生じて、電子デバイスの信頼性が低下する。そこで、アンダーカットの発生を抑制できる導電部材の形成方法が求められている。 By removing the conductive layer by wet etching, damage to the substrate can be suppressed. However, the present inventor has found that a conductive material formed by sputtering, vacuum deposition, or the like has a higher etching rate in wet etching than a conductive material formed by plating. That is, when a part of the conductive material is removed by wet etching in a manufacturing process of a conductive member including a plurality of conductive materials or a conductive member including a plurality of conductive materials formed by different manufacturing methods. Found that undercuts occur in the conductive member. For example, after forming an overlay wiring, bump electrode, etc. by electrolytic plating using a conductive layer formed by a method other than plating as an electrode for plating, the unnecessary portion of the conductive layer is removed by wet etching. Undercuts may occur in wiring. When an undercut occurs in an overlay wiring or the like, a disconnection or the like due to peeling occurs, and the reliability of the electronic device decreases. Therefore, there is a demand for a method for forming a conductive member that can suppress the occurrence of undercut.
上記課題を解決するために、本発明者は、鋭意検討を重ね、本発明を完成するに至った。すなわち、本発明の第1の形態においては、基板を準備する段階と、前記基板の少なくとも一部を覆うリフトオフ層を形成する段階と、前記リフトオフ層に、前記基板の表面の一部を露出させる第1開口部を形成する段階と、前記リフトオフ層と前記第1開口部に露出した前記基板の表面とを覆うシード層を形成する段階と、前記シード層の表面に、レジスト層を形成する段階と、前記レジスト層に、少なくとも一部が前記第1開口部と重なり、かつ、前記シード層の一部を露出させる第2開口部を形成する段階と、前記第2開口部の内部に、導電部材を形成する段階と、前記レジスト層の少なくとも一部を除去する段階と、前記リフトオフ層をリフトオフ法により除去して、前記レジスト層と前記リフトオフ層との間の前記シード層を除去する段階とを備える導電部材の形成方法が提供される。 In order to solve the above-mentioned problems, the present inventor has intensively studied and has completed the present invention. That is, in the first embodiment of the present invention, a step of preparing a substrate, a step of forming a lift-off layer covering at least a portion of the substrate, and a portion of the surface of the substrate being exposed to the lift-off layer. Forming a first opening; forming a seed layer covering the lift-off layer and the surface of the substrate exposed in the first opening; and forming a resist layer on the surface of the seed layer. And forming a second opening in the resist layer that at least partially overlaps the first opening and exposing a portion of the seed layer, and conductive inside the second opening. Forming a member; removing at least a portion of the resist layer; and removing the lift-off layer by a lift-off method to remove the seed layer between the resist layer and the lift-off layer. Forming method of the conductive member is provided with a that stage.
上記導電部材の形成方法において、前記シード層に、前記シード層の電気的接続を遮断することなく、前記シード層を貫通するリフトオフ剤浸透部を形成する段階をさらに備えてよい。また、前記リフトオフ剤浸透部を形成する段階は、前記シード層の少なくとも一部をライン状またはメッシュ状に形成して、前記リフトオフ剤浸透部を形成する段階であってよい。前記リフトオフ剤浸透部を形成する段階は、前記シード層を貫通する第3開口部を形成して、前記リフトオフ剤浸透部を形成する段階であってよい。 The method for forming a conductive member may further include a step of forming, in the seed layer, a lift-off agent permeation portion that penetrates the seed layer without interrupting electrical connection of the seed layer. The step of forming the lift-off agent permeation portion may be a step of forming the lift-off agent permeation portion by forming at least a part of the seed layer in a line shape or a mesh shape. The step of forming the lift-off agent permeation portion may be a step of forming a third opening that penetrates the seed layer to form the lift-off agent permeation portion.
上記導電部材の形成方法において、前記リフトオフ層を形成する前に、前記基板の表面に絶縁層を形成する段階をさらに備えてよい。前記絶縁層を形成する段階は、感光性ポリイミド、フッ素系樹脂、またはSOGを含む絶縁層を形成する段階であってよい。 The method for forming a conductive member may further include a step of forming an insulating layer on the surface of the substrate before forming the lift-off layer. The step of forming the insulating layer may be a step of forming an insulating layer containing photosensitive polyimide, fluorine resin, or SOG.
上記導電部材の形成方法において、前記リフトオフ層を形成する前に、前記基板の表面に配線層を形成する段階をさらに備えてよい。また、上記導電部材の形成方法において、前記導電部材を形成する段階は、前記シード層に電圧を印加して、電解めっきにより前記導電部材を形成する段階であってよい。前記導電部材を形成する段階は、無電解めっきにより、前記シード層の表面から前記導電部材を形成する段階であってよい。 The method for forming a conductive member may further include forming a wiring layer on the surface of the substrate before forming the lift-off layer. In the method for forming a conductive member, the step of forming the conductive member may be a step of applying a voltage to the seed layer and forming the conductive member by electrolytic plating. The step of forming the conductive member may be a step of forming the conductive member from the surface of the seed layer by electroless plating.
本発明の第2の形態においては、機能素子を有する基板を準備する段階と、前記基板の少なくとも一部を覆うリフトオフ層を形成する段階と、前記リフトオフ層に、前記基板の表面の一部を露出させる第1開口部を形成する段階と、前記リフトオフ層と前記第1開口部に露出した前記基板の表面とを覆うシード層を形成する段階と、前記シード層の表面に、レジスト層を形成する段階と、前記レジスト層に、少なくとも一部が前記第1開口部と重なり、かつ、前記シード層の一部を露出させる第2開口部を形成する段階と、前記第2開口部の内部に、導電部材を形成する段階と、前記レジスト層の少なくとも一部を除去する段階と、前記リフトオフ層をリフトオフ法により除去して、前記レジスト層と前記リフトオフ層との間の前記シード層を除去する段階とを備える電子デバイスの製造方法が提供される。 In the second embodiment of the present invention, a step of preparing a substrate having a functional element, a step of forming a lift-off layer covering at least a part of the substrate, and a part of the surface of the substrate on the lift-off layer Forming a first opening to be exposed; forming a seed layer covering the lift-off layer and the surface of the substrate exposed to the first opening; and forming a resist layer on the surface of the seed layer Forming a second opening in the resist layer at least partially overlapping the first opening and exposing a part of the seed layer; and inside the second opening. Forming a conductive member; removing at least a portion of the resist layer; and removing the lift-off layer by a lift-off method to form the seed layer between the resist layer and the lift-off layer. Method for fabricating an electronic device and a removing is provided.
本発明の第3の形態においては、機能素子を有する基板と、前記基板の表面に形成された下地層と、前記下地層の表面に形成された導電部材とを備える電子デバイスであって、前記下地層は、前記基板の少なくとも一部を覆うリフトオフ層を形成し、前記リフトオフ層に前記基板の表面の一部を露出させる第1開口部を形成し、前記リフトオフ層と前記第1開口部に露出した前記基板の表面とを覆うシード層を形成し、前記シード層の表面にレジスト層を形成し、前記レジスト層の少なくとも一部を除去し、前記リフトオフ層をリフトオフ法により除去して前記レジスト層と前記リフトオフ層との間にある前記シード層を除去して形成され、前記導電部材は、前記基板の少なくとも一部を覆うリフトオフ層を形成し、前記リフトオフ層に前記基板の表面の一部を露出させる第1開口部を形成し、前記リフトオフ層と前記第1開口部に露出した前記基板の表面とを覆うシード層を形成し、前記シード層の表面にレジスト層を形成し、前記レジスト層に少なくとも一部が前記第1開口部と重なりかつ前記シード層の一部を露出させる第2開口部を形成し、前記第2開口部の内部に導電性材料を埋め込んで形成された電子デバイスが提供される。 According to a third aspect of the present invention, there is provided an electronic device comprising a substrate having a functional element, a base layer formed on the surface of the substrate, and a conductive member formed on the surface of the base layer, The underlayer forms a lift-off layer that covers at least a portion of the substrate, forms a first opening that exposes a portion of the surface of the substrate in the lift-off layer, and forms a first opening in the lift-off layer and the first opening. Forming a seed layer covering the exposed surface of the substrate; forming a resist layer on the surface of the seed layer; removing at least part of the resist layer; and removing the lift-off layer by a lift-off method. Forming the lift-off layer covering at least a part of the substrate, and removing the seed layer between the lift-off layer and the conductive member. Forming a first opening exposing a part of the surface of the plate; forming a seed layer covering the lift-off layer and the surface of the substrate exposed in the first opening; and forming a resist layer on the surface of the seed layer Forming a second opening at least partially overlapping the first opening and exposing a part of the seed layer, and embedding a conductive material in the second opening. An electronic device formed of is provided.
上記電子デバイスにおいて、前記シード層のウエット法によるエッチングレートは、前記導電部材のウエット法によるエッチングレートよりも大きくてよい。 In the electronic device, an etching rate of the seed layer by a wet method may be larger than an etching rate of the conductive member by a wet method.
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 It should be noted that the above summary of the invention does not enumerate all the necessary features of the present invention. In addition, a sub-combination of these feature groups can also be an invention.
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。以下、図面を参照して、実施形態について説明するが、図面の記載において、同一または類似の部分には同一の参照番号を付して重複する説明を省く場合がある。なお、図面は模式的なものであり、厚みと平面寸法との関係、比率等は現実のものとは異なる場合がある。また、説明の都合上、図面相互間においても互いの寸法の関係又は比率が異なる部分が含まれる場合がある。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. In addition, not all the combinations of features described in the embodiments are essential for the solving means of the invention. Hereinafter, embodiments will be described with reference to the drawings. In the description of the drawings, the same or similar parts may be denoted by the same reference numerals, and redundant description may be omitted. The drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio, and the like may be different from the actual ones. In addition, for convenience of explanation, there may be a case where the drawings have different dimensional relationships or ratios.
図1は、半導体装置100の断面を概略的に表す。半導体装置100は、電子デバイスの一例であってよい。以下の説明において、半導体装置100として1つのMOSFET(metal−oxide−semiconductor field−effect transistor)を含む電子デバイスを例示するが、電子デバイスは、多数のトランジスタ素子を備えてよい。本実施形態における半導体装置100は、基板110と、バンプ電極140と、保護層170とを備える。基板110は、シリコン基板112と、多層配線層114と、絶縁層116と、配線118とを有する。また、基板110は、機能素子の一例であるMOS型トランジスタ120と、層間配線130とを有する。バンプ電極140は、導電部材の一例であってよい。バンプ電極140は、下地層150と、導電部材160とを有する。
FIG. 1 schematically shows a cross section of the
同図に示す通り、半導体装置100は、一対の主面を有するシリコン基板112の一方の主面の側に形成された保護層170と、保護層170とシリコン基板112との間に形成された絶縁層116と、絶縁層116とシリコン基板112との間に形成された多層配線層114とを備えてよい。また、半導体装置100は、多層配線層114のシリコン基板112に対向する面と反対側の面の側に形成された配線118と、配線118の上に形成された導電部材160と、導電部材160と配線118との間に形成された下地層150とを備えてよい。
As shown in the figure, the
シリコン基板112は、市販のシリコンウェハであってよい。シリコン基板112は、機能素子を有してよい。機能素子は、シリコン基板112の表面に形成されてよい。本実施形態では、シリコン基板112を用いるので、コストパフォーマンスに優れた半導体装置100を提供できる。また、半導体装置100の放熱管理が容易になる。ここで、本明細書において「機能素子」とは、半導体素子、電子機能を有する電子素子、光機能を有する光機能素子を意味する。機能素子としては、例えば、結晶成長により形成された半導体動作層、フォトダイオード等の受光素子、レーザダイオード等の発光素子、回路として形成された回路素子等を例示できる。
The
なお、本実施形態において、シリコン基板112は基板110の一部を構成するが、シリコン基板112は、基板110の一例であってもよい。また、本実施形態において、基板110の一部としてシリコン基板112が使用されているが、サファイア、シリコンカーバイド、ガリウムナイトライド等の半導体を含む基板、ガラス等の絶縁性材料を含む基板、プラスチック等の有機材料を含む基板、または樹脂材料の薄膜フィルム等を用いてもよい。
In the present embodiment, the
多層配線層114は、シリコン基板112の上に形成される。多層配線層114として、フェノール樹脂、ポリエステル樹脂、エポキシ樹脂、ポリイミド樹脂、フッ素樹脂等の有機系の絶縁性材料を用いてよい。上記有機系の絶縁性材料は、例えば、スピン塗布法、印刷法等の塗布法により形成できる。また、多層配線層114として、酸化アルミニウム、酸化シリコン、窒化シリコン等の無機系の絶縁性材料を用いてもよい。上記無機系の絶縁性材料は、例えば、CVD法により形成できる。ここで、本明細書において「上に形成される」とは、積層方向に形成されることを意味する。また、接して形成される場合だけでなく、別の層を介して形成される場合をも含む。
The
絶縁層116は、多層配線層114の上に形成される。絶縁層116は、開口部を有してもよい。絶縁層116として、感光性ポリイミド、ベンゾシクロブテン、またはフッ素樹脂等の有機系の絶縁性材料を用いてよい。フッ素樹脂として、フッ素化ポリイミド、熱硬化型フッ素ポリマー等を用いてよい。上記有機系の絶縁性材料は、例えば、スピン塗布法、印刷法等の塗布法により形成できる。また、絶縁層116として、SOG、SiO2、SiN等の無機系の絶縁性材料を用いてもよい。上記無機系の絶縁性材料は、例えば、酸化、CVD法により形成できる。
The insulating
配線118は、多層配線層114の上に形成される。配線118は、絶縁層116の上記開口部の内部に配されてよい。配線118として、アルミニウム(Al)、銅(Cu)等の導電性材料を用いてよい。配線118は、例えば、スパッタリング法、真空蒸着法、めっき法により形成できる。
The
MOS型トランジスタ120は、ウエル122と、ソース領域124と、ドレイン領域126と、ゲート電極128とを含んでもよい。ウエル122、ソース領域124およびドレイン領域126は、シリコン基板112の内部に形成されてよい。ゲート電極128は、多層配線層114の内部に形成されてよい。MOS型トランジスタ120は、半導体製造プロセスにより形成できる。層間配線130は、多層配線層114の内部に形成され、配線118とMOS型トランジスタ120とを電気的に接続する。層間配線130として、タングステン(W)、アルミニウム(Al)、銅(Cu)等の導電性材料を用いてよい。層間配線130は、例えば、スパッタリング法、真空蒸着法、めっき法により形成できる。
The
下地層150は、基板110の表面に形成される。下地層150としては、導電性およびエッチング性を有する材料が好ましい。下地層150として、金属、多結晶シリコン、導電性ポリマー等の導電性材料を用いてよい。上記金属として、金(Au)、銀(Ag)、銅(Cu)、アルミニウム(Al)、チタン(Ti)、ニッケル(Ni)、パラジウム(Pd)、ニオブ(Nb)を用いてよい。下地層150は、鉄(Fe)、ニッケル(Ni)、コバルト(Co)パラジウム(Pd)等の鉄族元素の金属、または、白金族元素の金属を、さらに含んでもよい。下地層150は、500Å〜1500Åの厚みを有することが好ましい。500Åより薄くなると電気抵抗が大きくなる。また、1500Åより厚くなると加工性が低下する。ここで、本明細書において「表面に形成される」とは、厳密に接することまでは要求されない。例えば、導電部材160と下地層150との間に、導電性の薄膜、製造過程で混入する不純物等が含まれてよい。また、導電部材160と下地層150との一部が、物理的または電気的に隔離されてよい。
The
また、基板110と下地層150との間に、Ti、Ni等の導電性材料を含む接着層を設けてもよい。これにより、基板110と下地層150との接着性を向上させることができる。上記接着層は、50Å〜500Åの厚みを有することが好ましい。50Åより薄くなると電気抵抗が大きくなる。また、500Åより厚くなると加工性が低下する。下地層150および上記薄膜は、例えば、スパッタリング法、真空蒸着法、無電解めっき等のめっき法、塗布法、CVD法により形成できる。ここで、本明細書において「厚み」とは、積層方向(図中、上下方向)の距離を意味する。
Further, an adhesive layer containing a conductive material such as Ti or Ni may be provided between the
導電部材160は、下地層150の表面に形成される。導電部材160として、金属、多結晶シリコン、導電性ポリマー等の導電性材料を用いてよい。上記金属として、金(Au)、銀(Ag)、銅(Cu)を用いてよい。導電部材160は、下地層150と同じ材料で形成されてよい。例えば、導電部材160はめっきにより形成された金(Au)であってよく、下地層150はスパッタリング法または真空蒸着法により形成された金(Au)であってよい。導電部材160は、1μm〜15μmの厚みを有してもよい。1μmより薄くなると導電部材160の電気抵抗が大きくなる。15μmより厚くなると加工性が低下する。導電部材160は、1μm〜数十μmの幅を有してもよい。導電部材160は、例えば、めっき法、塗布法、CVD法により形成できる。ここで、本明細書において「幅」とは、積層方向に垂直な方向の距離(図中、左右方向の距離)を意味する。
The
保護層170は、半導体装置100の表面を外的な損傷から保護する目的で、基板110の上に形成される。保護層170として、ポリイミド、ベンゾシクロブテン、PSG(Phospho−Silicate−Glass)、SiNを用いてよい。保護層170は、例えば、塗布法、CVDにより形成できる。絶縁層116の材質によっては、絶縁層116を保護層170として利用できる。
The
以下、図2から図9を用いて、半導体装置100の製造方法の一例について説明する。図2から図9は、半導体装置100の製造過程における断面の一例を表す。図2に示す工程では、基板110が準備される。基板110は、シリコン基板112と、多層配線層114とを有してよい。基板110は、機能素子の一例であるMOS型トランジスタ120と、多層配線層114の内部に形成される層間配線130とを有してよい。基板110の表面290に、絶縁層116が形成されてもよい。絶縁層116は、感光性ポリイミド、フッ素系樹脂、またはSOGを含んでよい。絶縁層116は、絶縁層116を貫通して多層配線層114を露出させる開口部280を有してよい。基板110の表面290に、配線118が形成されてよい。配線118は、開口部280の内部に形成されてよい。
Hereinafter, an example of a method for manufacturing the
図3に示す工程では、基板110の少なくとも一部を覆うリフトオフ層310が形成される。リフトオフ層310として、ポリイミド等の感光性フォトレジストが好適に用いられる。リフトオフ層310として、感光性フォトレジストの他に、樹脂等の有機材料、導電部材160よりイオン化傾向の大きな金属等を用いてよい。リフトオフ層310は、例えば、スピン塗布法、印刷法等の塗布法により形成できる。また、リフトオフ層310に、基板110の表面290の一部を露出させる第1開口部380が形成される。本実施形態において、第1開口部380は、基板110の表面290の一部を構成する配線118を露出させる。第1開口部380は、例えば、フォトリソグラフィ、エッチング、イオンミリングにより形成できる。
In the process shown in FIG. 3, a lift-
図4に示す工程では、リフトオフ層310と第1開口部380に露出した基板110の表面290とを覆うシード層450が形成された。シード層450は、凹部452を有してもよい。凹部452は、開口部280の内側、または、開口部280および第1開口部380の内側が、シード層450に覆われて形成された。シード層450は、導電部材160を電解めっきによって形成する場合に、外部から電圧を印加する給電層であってよい。また、シード層450は、導電部材160を無電解めっき法によって形成する場合に、めっき堆積反応を活性化するシード層であってよい。
In the process illustrated in FIG. 4, a
シード層450として、金属、多結晶シリコン、導電性ポリマー等の導電性材料を用いてよい。上記金属として、金(Au)、銀(Ag)、銅(Cu)、アルミニウム(Al)、チタン(Ti)、ニッケル(Ni)、パラジウム(Pd)、ニオブ(Nb)を用いてよい。導電部材160を無電解めっき法によって形成する場合には、シード層450は、鉄(Fe)、ニッケル(Ni)、コバルト(Co)パラジウム(Pd)等の鉄族元素の金属、または、白金族元素の金属を、さらに含んでもよい。シード層450は、500Å〜1500Åの厚みを有することが好ましい。
As the
シード層450が形成される前に、リフトオフ層310と、第1開口部380に露出した基板110の表面290とを覆う、接着層が形成されてよい。接着層として、Ti、Ni等を用いてよい。これにより、リフトオフ層310または表面290と、シード層450との接着性を向上させることができる。接着層は、50Å〜500Åの厚みを有することが好ましい。シード層450および接着層は、スパッタリング法、真空蒸着法、めっき法、塗布法、CVD法等により形成できる。
Before the
図5に示す工程では、シード層450に、シード層450の電気的接続を遮断することなく、シード層450を貫通する第3開口部580が形成される。第3開口部580は、リフトオフ層310を露出させる。第3開口部580の形状は特に限定されるものでなく、円形、楕円形、正方形、長方形であってよい。第3開口部580は、リフトオフ剤浸透部の一例であってよい。
In the process shown in FIG. 5, a
第3開口部580は、複数形成されてよい。複数の第3開口部580は、同一の形状であってもよく、異なる形状であってもよい。例えば、凹部452の近傍に配された第3開口部580は、凹部452から離れた位置に配された第3開口部580より大きな面積を有してよい。複数の第3開口部580は、シード層450に略均等に配されてよいが、これに限定されない。例えば、凹部452の近傍には、凹部452から離れた位置と比較して多数の第3開口部580が配されてもよい。本実施形態において、シード層450を貫通する第3開口部580を形成して、リフトオフ剤浸透部を形成したが、シード層450の少なくとも一部をライン状またはメッシュ状に形成して、リフトオフ剤浸透部を形成してもよい。リフトオフ剤浸透部は、例えば、エッチング、イオンミリングにより形成できる。
A plurality of
図6に示す工程では、シード層450の表面に、レジスト層610が形成される。また、レジスト層610に、少なくとも一部が第1開口部380と重なり、かつ、シード層450の一部650を露出させる第2開口部680が形成される。これにより、シード層450のうち、後のリフトオフ工程で除去される部分、即ち、シード層450のうち、第2開口部680に露出したシード層450の一部650以外の部分が、レジスト層610とリフトオフ層310との間に挟まれるように配される。レジスト層610は、第1開口部380の内部を充填するように形成されてよい。レジスト層610は、リフトオフ層310と同様の材料で形成されてよく、リフトオフ層310と同様の方法で形成できる。レジスト層610は、シード層450の表面に形成された後、ポストベークされてもよい。これにより、レジスト層610の強度を向上させることができる。
In the step shown in FIG. 6, a resist
図7に示す工程では、少なくとも、第2開口部680の内部に、導電部材160が形成される。即ち、導電部材160は、第2開口部680の内部、または、凹部452および第2開口部680の内部に、導電性材料を埋め込んで形成される。これにより、シード層450の一部650が、配線118と導電部材160との間に挟まれるように配される。上記導電性材料として、金属、多結晶シリコン、導電性ポリマーを用いてよい。上記金属として、金(Au)、銀(Ag)、銅(Cu)を用いてよい。導電部材160は、シード層450に電圧を印加して、電解めっきにより形成されてよい。これにより、膜厚の厚い導電部材160を形成できる。また、導電部材160は、無電解めっきにより、シード層450の表面から形成されてよく、塗布法、CVD法により形成されてもよい。
In the process illustrated in FIG. 7, the
図8および図9は、半導体装置100の製造工程のうち、リフトオフ工程における断面の一例を概略的に表す。図8および図9に示す工程では、リフトオフ層310がリフトオフ法により除去され、レジスト層610とリフトオフ層310との間のシード層450が除去される。即ち、図8に示す通り、レジスト層610がリフトオフ剤に曝され、レジスト層610の少なくとも一部が除去される。これにより、シード層450がリフトオフ剤に曝される。シード層450には、シード層450を貫通する第3開口部580が設けられているので、第3開口部580が設けられていない場合と比較して、リフトオフ層310とリフトオフ剤との接触面積が大きい。その結果、リフトオフ層310を溶去するのに要する時間を短縮できる。
8 and 9 schematically illustrate an example of a cross section in a lift-off process in the manufacturing process of the
図9に示す通り、レジスト層610およびリフトオフ層310が溶去されるとともに、レジスト層610とリフトオフ層310との間に配されていたシード層450が除去される。これにより、配線118と導電部材160との間に挟まれるように配された下地層150が形成される。その後、保護層170が形成され、半導体装置100が得られた。リフトオフ剤として、レジスト剥離液等の有機溶剤を用いてよい。有機溶剤は、例えば、アルキルベンゼンスルホン酸等の有機酸、エタノールアミン類を代表とした有機アミンを含んでよい。なお、図8と図9とに分けて、上記リフトオフ工程を説明したが、上記リフトオフ工程は、レジスト層610が溶去された後、リフトオフ層310およびシード層450がリフトオフされる場合に限定されない。
As shown in FIG. 9, the resist
シード層450と、絶縁層116に例示される基板110の表面290との選択比が小さい場合、即ち、シード層450のミリングレートと基板110の表面290のミリングレートとが同程度である場合には、シード層450をイオンミリングにより除去すると、絶縁層116の表面がイオンミリングにより損傷を受けて絶縁不良を招く場合がある。しかし、本実施形態によれば、シード層450がリフトオフにより除去されるので、上記選択比が小さい場合であっても、絶縁層116の表面が損傷を受けることが抑制される。
When the selection ratio between the
また、シード層450がスパッタリング法または真空蒸着法により形成されており、導電部材160が電解めっきにより形成されている場合には、シード層450および下地層150のウエット法によるエッチングレートは、導電部材160のウエット法によるエッチングレートよりも大きい。このような場合に、ウエット法によりシード層450をエッチングして除去すると、下地層150の一部もエッチングされて、バンプ電極140にアンダーカットが発生する場合がある。しかし、そのような場合であっても、本実施形態によれば、シード層450がリフトオフにより除去されるので、アンダーカットの発生が抑制される。
When the
以上の記載によれば、機能素子を有する基板を準備する段階と、前記基板の少なくとも一部を覆うリフトオフ層を形成する段階と、前記リフトオフ層に、前記基板の表面の一部を露出させる第1開口部を形成する段階と、前記リフトオフ層と前記第1開口部に露出した前記基板の表面とを覆うシード層を形成する段階と、前記シード層の表面に、レジスト層を形成する段階と、前記レジスト層に、少なくとも一部が前記第1開口部と重なり、かつ、前記シード層の一部を露出させる第2開口部を形成する段階と、前記第2開口部の内部に、導電部材を形成する段階と、前記レジスト層の少なくとも一部を除去する段階と、前記リフトオフ層をリフトオフ法により除去して、前記レジスト層と前記リフトオフ層との間の前記シード層を除去する段階とを備える、導電部材または電子デバイスの形成方法が開示される。また、上記電子デバイスの形成方法において、前記リフトオフ層を形成する前に、前記基板の表面に絶縁層または配線層を形成する段階をさらに備える、導電部材または電子デバイスの形成方法が開示される。 According to the above description, the step of preparing a substrate having functional elements, the step of forming a lift-off layer covering at least a part of the substrate, and the step of exposing a part of the surface of the substrate to the lift-off layer. Forming a first opening; forming a seed layer covering the lift-off layer and the surface of the substrate exposed in the first opening; forming a resist layer on the surface of the seed layer; Forming a second opening in the resist layer at least partially overlapping the first opening and exposing a part of the seed layer; and a conductive member in the second opening. Forming at least a part of the resist layer, removing the lift-off layer by a lift-off method, and removing the seed layer between the resist layer and the lift-off layer And a floor, the method of forming the conductive members or electronic device is disclosed. Further, in the method for forming an electronic device, a method for forming a conductive member or an electronic device is further provided, further comprising a step of forming an insulating layer or a wiring layer on the surface of the substrate before forming the lift-off layer.
また、以上の記載によれば、下記の電子デバイスが開示される。即ち、機能素子を有する基板と、前記基板の表面に形成された下地層と、前記下地層の表面に形成された導電部材とを備える半導体装置であって、前記下地層は、前記基板の少なくとも一部を覆うリフトオフ層を形成して、前記リフトオフ層に前記基板の表面の一部を露出させる第1開口部を形成して、前記リフトオフ層と前記第1開口部に露出した前記基板の表面とを覆うシード層を形成して、前記シード層の表面にレジスト層を形成して、前記レジスト層の少なくとも一部を除去して、前記リフトオフ層をリフトオフ法により除去して前記レジスト層と前記リフトオフ層との間にある前記シード層を除去して形成され、前記導電部材は、前記基板の少なくとも一部を覆うリフトオフ層を形成して、前記リフトオフ層に前記基板の表面の一部を露出させる第1開口部を形成して、前記リフトオフ層と前記第1開口部に露出した前記基板の表面とを覆うシード層を形成して、前記シード層の表面にレジスト層を形成して、前記レジスト層に少なくとも一部が前記第1開口部と重なりかつ前記シード層の一部を露出させる第2開口部を形成して、前記第2開口部の内部に導電性材料を埋め込んで形成された、電子デバイスが開示される。 Moreover, according to the above description, the following electronic devices are disclosed. That is, a semiconductor device comprising a substrate having functional elements, a base layer formed on the surface of the substrate, and a conductive member formed on the surface of the base layer, wherein the base layer is at least of the substrate A lift-off layer is formed to cover a portion, a first opening is formed in the lift-off layer to expose a part of the surface of the substrate, and the substrate surface exposed to the lift-off layer and the first opening is formed. And forming a resist layer on the surface of the seed layer, removing at least part of the resist layer, removing the lift-off layer by a lift-off method, and the resist layer and the The conductive member is formed by removing a seed layer between the lift-off layer and the conductive member so as to form a lift-off layer covering at least a part of the substrate. Forming a first opening that exposes the substrate, forming a seed layer covering the lift-off layer and the surface of the substrate exposed in the first opening, and forming a resist layer on the surface of the seed layer Forming a second opening in the resist layer at least partially overlapping the first opening and exposing a part of the seed layer, and embedding a conductive material in the second opening. An electronic device is disclosed.
図10は、別の実施形態に係る半導体装置1000の断面を概略的に表す。本実施形態における半導体装置1000は、基板1010と、層間配線1040と、保護層1070とを備える。基板1010は、シリコン基板1012と、配線1018と、絶縁層1016とを有する。層間配線1040は、下地層1050と、導電部材1060とを有する。層間配線1040は、導電部材の一例であってよい。同図に示す通り、半導体装置1000は、一対の主面を有するシリコン基板1012の一方の主面の側に形成された保護層1070と、保護層1070とシリコン基板1012との間に形成された導電部材1060と、導電部材1060とシリコン基板1012との間に形成された下地層1050と、下地層1050とシリコン基板1012との間に形成された絶縁層1016と、絶縁層1016とシリコン基板1012との間に形成された配線1018とを備えてよい。
FIG. 10 schematically shows a cross section of a
シリコン基板1012は、基板の一部を構成してよく、シリコン基板112と同様の構成であってよい。配線1018は、一部がシリコン基板1012の上に形成され、配線118と同様の構成であってよい。絶縁層1016は、配線1018の上に形成され、絶縁層116と同様の構成であってよい。下地層1050は、基板1010の上に形成され、下地層150と同様の構成であってよい。導電部材1060は、下地層1050の表面に形成され、導電部材160と同様の構成であってよい。保護層1070は、半導体装置1000の表面を外的な損傷から保護する目的で、基板1010および層間配線1040の上に形成され、保護層170と同様の構成であってよい。
The
以下、図11から図18を用いて、半導体装置1000の製造方法の一例について説明する。図11から図18は、半導体装置1000の製造過程における断面の一例を表す。図11に示す工程では、基板1010が準備される。基板1010は、シリコン基板1012を有してよい。シリコン基板1012の表面に、配線1018が形成されてよい。シリコン基板1012および配線1018の上に絶縁層1016が形成されてよい。即ち、基板1010の表面1190に、絶縁層1016が形成されてもよい。絶縁層1016は、感光性ポリイミド、フッ素系樹脂、またはSOGを含んでよい。絶縁層1016は、絶縁層1016を貫通して配線1018を基板1010の表面1190に露出させる開口1180を有してよい。
Hereinafter, an example of a method for manufacturing the
図12に示す工程では、基板1010の少なくとも一部を覆うリフトオフ層1210が形成される。リフトオフ層1210は、基板1010の層間配線1040を形成しない領域を覆うように形成されてよい。図12に示す通り、本実施形態において、リフトオフ層1210は、基板1010の表面1190のうち層間配線1040が形成される領域1280には形成されない。リフトオフ層1210は、リフトオフ層310と同様の材料が使用でき、同様の方法で形成できる。領域1280は、第1開口部の一例であってよい。第1開口部は、基板1010の上にライン状に形成されてもよい。
In the step shown in FIG. 12, a lift-
図13に示す工程では、シード層1350が形成される。シード層1350は、リフトオフ層1210と、領域1280に露出した基板1010の表面1190とを覆うように形成されてよい。シード層1350は、凹部1352を有してもよい。凹部1352は、開口1180の内側がシード層1350に覆われて形成される。シード層1350は、シード層450と同様の機能と構成とを有してよい。また、シード層450の場合と同様に、シード層1350が形成される前に、リフトオフ層1210と領域1280に露出した基板1010の表面1190とを覆う、接着層が形成されてよい。
In the step shown in FIG. 13, a
図14に示す工程では、シード層1350に、シード層1350の電気的接続を遮断することなく、シード層1350を貫通する第3開口部1480が形成される。第3開口部1480は、リフトオフ剤浸透部の一例であってよい。第3開口部1480は、第3開口部580と同様の機能および構成を有してよい。
In the process illustrated in FIG. 14, a
図15に示す工程では、シード層1350の表面に、レジスト層1510が形成される。レジスト層1510は、シード層1350を介してリフトオフ層1210の上に形成されてよい。これにより、レジスト層1510に、少なくとも一部が領域1280と重なり、かつ、シード層1350の一部を露出させる領域1580が形成される。領域1580は、第2開口部の一例であってよい。レジスト層1510は、レジスト層610と同様の機能および構成を有してよい。
In the step shown in FIG. 15, a resist
図16に示す工程では、少なくとも、領域1280の内部に、導電部材1060が形成される。即ち、図16に示されるように、領域1280の内部に存在するシード層1350の上に導電部材1060が形成される。これにより、シード層1350の一部が、基板1010と導電部材1060との間に挟まれるように配される。導電部材1060は、導電部材160と同様の材料が使用でき、同様の方法で形成できる。
In the process illustrated in FIG. 16, the
図17および図18は、半導体装置1000の製造工程のうち、リフトオフ工程における断面の一例を概略的に表す。図17および図18に示す工程では、リフトオフ層1210がリフトオフ法により除去され、レジスト層1510とリフトオフ層1210との間に配されていたシード層1350が除去される。これにより、基板1010と導電部材1060との間に挟まれるように配された下地層1050が形成される。その後、保護層1070が形成され、半導体装置1000が得られる。上記リフトオフ工程において、半導体装置100を製造する場合と同様のリストオフ剤を使用できる。
17 and 18 schematically show an example of a cross section in a lift-off process in the manufacturing process of the
図19は、別の実施形態に係る半導体装置1900の断面を概略的に表す。半導体装置1900は、電子デバイスの一例であってよく、例えば、高電子移動度トランジスタ(HEMT)であってよい。本実施形態における半導体装置1900は、基板1910と、ソース/ドレイン電極1940と、ゲート電極1942と、保護層1970とを備える。基板1910は、サファイア基板1911と、電子走行層1912と、電子供給層1913とを有する。ソース/ドレイン電極1940は、下地層1950と、導電部材1960とを有する。ゲート電極1942は、下地層1952と、導電部材1962とを有してよい。
FIG. 19 schematically illustrates a cross section of a
ソース/ドレイン電極1940は、基板1910とオーミック接合する導電部材の一例であってよい。ゲート電極1942は、基板1910とショットキー接合する導電部材の一例であってよい。保護層1970は、コンタクトホール1972を有してよい。また、図10に示す通り、半導体装置1900は、一対の主面を有するサファイア基板1911の一方の主面の側に形成された保護層1970と、保護層1970とサファイア基板1911との間に形成された導電部材1960と、導電部材1960とサファイア基板1911との間に形成された下地層1950と、下地層1950とサファイア基板1911との間に形成された電子供給層1913と、電子供給層1913とサファイア基板1911との間に形成された電子走行層1912とを備えてよい。
The source /
サファイア基板1911は、エピタキシャル成長用の下地基板であってよく、例えば、単結晶のサファイアを含んでよい。サファイア基板1911は、市販されている基板を使用できる。本実施形態において、下地基板としてサファイア基板1911が使用されているが、砒化ガリウム(GaAs)、シリコンカーバイト(SiC)、シリコン(Si)、ガリウムナイトライド(GaN)を含む基板を用いてよい。電子走行層1912は、サファイア基板1911の上に形成される。電子走行層1912は、サファイア基板1911の上に、3−5族化合物半導体を含むバッファ層を介して形成されてよい。
The
電子走行層1912は、アンドープのGaAs層、または、GaN層、InGaN層、AlGaN層等の窒素を含む3−5族化合物半導体であってよい。電子供給層1913は、電子走行層1912の上に形成される。電子供給層1913は、電子走行層1912に電子を供給する。電子供給層1913と電子走行層1912との界面の電子走行層1912側には、2次元電子ガス(2DEG)が形成される。電子供給層1913は、AlGaAs層、AlGaN層、AlInN層またはAlN層であってよい。電子走行層1912および電子供給層1913は、例えば、有機金属気相成長法(MOVPE)、ハライドVPE法または分子線エピタキシ法(MBE)により形成できる。
The
下地層1950および下地層1952は、基板1910の表面に形成され、下地層150と同様の構成であってよい。導電部材1960および導電部材1962は、下地層1950および下地層1952の表面に形成され、導電部材160と同様の構成であってよい。保護層1970は、半導体装置1900の表面を外的な損傷から保護する目的で、基板1910、ソース/ドレイン電極1940およびゲート電極1942の上に形成され、保護層170と同様の構成であってよい。ソース/ドレイン電極1940と、基板1910との間に、化合物半導体を含むオーミック層が形成されてよい。
The
以下、図20から図27を用いて、半導体装置1900の製造方法の一例について説明する。図20から図27は、半導体装置1900の製造過程における断面の一例を表す。図20に示す工程では、まず、基板1910が準備される。基板1910は、サファイア基板1911と、電子走行層1912と、電子供給層1913とを有してよい。図21に示す工程では、基板1910の少なくとも一部を覆うリフトオフ層2110が形成される。また、リフトオフ層2110に、基板1910の表面2190の一部を露出させる第1開口部2180が、複数、形成される。リフトオフ層2110は、リフトオフ層310と同様の材料が使用でき、同様の方法で形成できる。
Hereinafter, an example of a method for manufacturing the
図22に示す工程では、シード層2250が形成される。シード層2250は、リフトオフ層2110と、複数の第1開口部2180に露出した基板1910の表面2190とを覆うように形成されてよい。シード層2250は、複数の凹部2252を有してもよい。凹部2252は、第1開口部2180の内側がシード層2250に覆われて形成される。シード層2250は、シード層450と同様の機能と構成とを有してよい。また、シード層450の場合と同様に、シード層2250が形成される前に、リフトオフ層2110と第1開口部2180に露出した基板1910の表面2190とを覆う、接着層が形成されてよい。図23に示す工程では、シード層2250に、シード層2250の電気的接続を遮断することなく、シード層2250を貫通する第3開口部2380が形成される。第3開口部2380は、リフトオフ剤浸透部の一例であってよい。第3開口部2380は、第3開口部580と同様の機能および構成を有してよい。
In the step shown in FIG. 22, a
図24に示す工程では、シード層2250の表面に、レジスト層2410が形成される。また、レジスト層2410に、少なくとも一部が第1開口部2180と重なり、かつ、シード層2250の一部2450を露出させる第2開口部2480が、複数、形成される。これにより、シード層2250の一部2450を除いて、シード層2250は、レジスト層2410とリフトオフ層2110との間に挟まれるように配される。レジスト層2410は、レジスト層610と同様の機能および構成を有してよい。図25に示す工程では、少なくとも、第2開口部2480の内部に、導電部材1960が形成される。即ち、導電部材1960は、第2開口部2480の内部、または、凹部2252および第2開口部2480の内部に、導電性材料を埋め込んで形成される。これにより、シード層2250の一部2450が、基板1910と導電部材1960との間に挟まれるように配される。導電部材1960は、導電部材160と同様の材料が使用でき、同様の方法で形成できる。
In the step shown in FIG. 24, a resist
図26および図27は、半導体装置1900の製造工程のうち、リフトオフ工程における断面の一例を概略的に表す。図26および図27に示す工程では、リフトオフ層2110がリフトオフ法により除去され、レジスト層2410とリフトオフ層2110との間に配されていたシード層2250が除去される。これにより、基板1910と導電部材1960との間に挟まれるように配された下地層1950が形成される。その後、ゲート電極1942および保護層1970が形成され、半導体装置1900が得られる。ゲート電極1942は、ソース/ドレイン電極1940と同様の方法により形成されてもよく、ショットキー接続の導電部材を形成する他の方法により形成されてもよい。上記リフトオフ工程において、半導体装置100を製造する場合と同様のリストオフ剤を使用できる。本実施形態によれば、シード層2250がリフトオフ法により除去されるので、基板1910の活性領域が損傷を受けることを抑制できる。
26 and 27 schematically illustrate an example of a cross section in a lift-off process in the manufacturing process of the
図1に示される半導体装置100を、図2から図9に示された工程に従って製作した。MOS型トランジスタおよび多層配線層を有するシリコン基板の表面に、ポリイミドの絶縁層と、絶縁層の開口部に形成されたアルミニウムの配線層とを有する基板を準備した。スピン塗布法により、感光性ポリイミド層を形成した後、フォトリソグラフィにより、上記感光性ポリイミド層に第1開口部を形成することで、リフトオフ層を形成した。リフトオフ層の上に、スパッタリング法により、Tiの接着層と、Auの給電層とを形成した。接着層および給電層の膜厚は、それぞれ、200Åと1000Åであった。接着層および給電層には、エッチングにより第3開口部を形成した。給電層のエッチングには、金エッチング液(関東化学株式会社製:AURUMシリーズ)を用いた。
The
リフトオフ層と同様の方法で、膜厚が10μmのレジスト層を形成した後、上記レジスト層に第2開口部を形成した。第2開口部の内部に金(Au)を埋めこんで、Auの導電部材を形成した。導電部材は、Auメッキ液(田中貴金属工業株式会社製:ミクロファブシリーズ)を用いて、温度=65℃、pH=8.0、電流密度=0.5A/dm2の条件で、電解めっきにより形成した。陽極には白金電極を用いた。有機アルカリ系のレジスト剥離液を用いて、レジスト層およびリフトオフ層とともに、不要な給電層をリフトオフ法により除去した。以上により、上記シリコン基板の上にバンプ電極を形成した。その後、ポリイミドの保護層を形成して、半導体装置100を得た。以上の通り、不要な給電層がリフトオフ法により除去されたので、半導体装置100の絶縁不良が抑制された。また、バンプ電極のアンダーカットが抑制された。
A resist layer having a thickness of 10 μm was formed by the same method as the lift-off layer, and then a second opening was formed in the resist layer. Gold (Au) was embedded in the second opening to form a conductive member of Au. The conductive member is formed by electrolytic plating using an Au plating solution (Tanaka Kikinzoku Kogyo Co., Ltd .: Microfab series) under the conditions of temperature = 65 ° C., pH = 8.0, current density = 0.5 A / dm 2. did. A platinum electrode was used as the anode. Using an organic alkaline resist stripping solution, unnecessary power feeding layers were removed together with the resist layer and the lift-off layer by the lift-off method. Thus, bump electrodes were formed on the silicon substrate. Then, the protective layer of polyimide was formed and the
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It will be apparent to those skilled in the art that various modifications or improvements can be added to the above-described embodiment. It is apparent from the scope of the claims that the embodiments added with such changes or improvements can be included in the technical scope of the present invention.
100 半導体装置
110 基板
112 シリコン基板
114 多層配線層
116 絶縁層
118 配線
120 MOS型トランジスタ
122 ウエル
124 ソース領域
126 ドレイン領域
128 ゲート電極
130 層間配線
140 バンプ電極
150 下地層
160 導電部材
170 保護層
280 開口部
290 表面
310 リフトオフ層
380 第1開口部
450 シード層
452 凹部
580 第3開口部
610 レジスト層
650 一部
680 第2開口部
1000 半導体装置
1010 基板
1012 シリコン基板
1018 配線
1016 絶縁層
1040 層間配線
1050 下地層
1060 導電部材
1070 保護層
1180 開口
1190 表面
1210 リフトオフ層
1280 領域
1350 シード層
1352 凹部
1480 第3開口部
1510 レジスト層
1580 領域
1900 半導体装置
1910 基板
1911 サファイア基板
1912 電子走行層
1913 電子供給層
1940 ソース/ドレイン電極
1942 ゲート電極
1950 下地層
1952 下地層
1960 導電部材
1962 導電部材
1970 保護層
1972 コンタクトホール
2110 リフトオフ層
2180 第1開口部
2190 表面
2250 シード層
2252 凹部
2380 第3開口部
2410 レジスト層
2450 一部
2480 第2開口部
100
Claims (12)
前記基板の少なくとも一部を覆うリフトオフ層を形成する段階と、
前記リフトオフ層に、前記基板の表面の一部を露出させる第1開口部を形成する段階と、
前記リフトオフ層と前記第1開口部に露出した前記基板の表面とを覆うシード層を形成する段階と、
前記シード層の表面に、レジスト層を形成する段階と、
前記レジスト層に、少なくとも一部が前記第1開口部と重なり、かつ、前記シード層の一部を露出させる第2開口部を形成する段階と、
前記第2開口部の内部に、導電部材を形成する段階と、
前記レジスト層の少なくとも一部を除去する段階と、
前記リフトオフ層をリフトオフ法により除去して、前記レジスト層と前記リフトオフ層との間の前記シード層を除去する段階と、
を備える、導電部材の形成方法。 Preparing a substrate;
Forming a lift-off layer covering at least a portion of the substrate;
Forming a first opening in the lift-off layer to expose a part of the surface of the substrate;
Forming a seed layer covering the lift-off layer and the surface of the substrate exposed in the first opening;
Forming a resist layer on the surface of the seed layer;
Forming a second opening in the resist layer at least partially overlapping the first opening and exposing a portion of the seed layer;
Forming a conductive member inside the second opening;
Removing at least a portion of the resist layer;
Removing the lift-off layer by a lift-off method to remove the seed layer between the resist layer and the lift-off layer;
A method for forming a conductive member.
をさらに備える、
請求項1に記載の導電部材の形成方法。 Forming, in the seed layer, a lift-off agent permeation portion that penetrates the seed layer without interrupting electrical connection of the seed layer;
Further comprising
The method for forming a conductive member according to claim 1.
請求項2に記載の導電部材の形成方法。 The step of forming the lift-off agent permeation portion is a step of forming the lift-off agent permeation portion by forming at least a part of the seed layer in a line shape or a mesh shape.
The method for forming a conductive member according to claim 2.
請求項2に記載の導電部材の形成方法。 The step of forming the lift-off agent permeation portion is a step of forming the lift-off agent permeation portion by forming a third opening that penetrates the seed layer.
The method for forming a conductive member according to claim 2.
をさらに備える、請求項1から請求項4のいずれか1項に記載の導電部材の形成方法。 Forming an insulating layer on the surface of the substrate before forming the lift-off layer;
The method of forming a conductive member according to any one of claims 1 to 4, further comprising:
請求項5に記載の導電部材の形成方法。 The step of forming the insulating layer is a step of forming an insulating layer containing photosensitive polyimide, fluorine resin, or SOG.
The method for forming a conductive member according to claim 5.
をさらに備える、請求項1から請求項6のいずれか1項に記載の導電部材の形成方法。 Forming a wiring layer on the surface of the substrate before forming the lift-off layer;
The method for forming a conductive member according to any one of claims 1 to 6, further comprising:
請求項1から請求項7のいずれか1項に記載の導電部材の形成方法。 The step of forming the conductive member is a step of applying a voltage to the seed layer and forming the conductive member by electrolytic plating.
The formation method of the electrically-conductive member of any one of Claims 1-7.
請求項1から請求項7のいずれか1項に記載の導電部材の形成方法。 The step of forming the conductive member is a step of forming the conductive member from the surface of the seed layer by electroless plating.
The formation method of the electrically-conductive member of any one of Claims 1-7.
前記基板の少なくとも一部を覆うリフトオフ層を形成する段階と、
前記リフトオフ層に、前記基板の表面の一部を露出させる第1開口部を形成する段階と、
前記リフトオフ層と前記第1開口部に露出した前記基板の表面とを覆うシード層を形成する段階と、
前記シード層の表面に、レジスト層を形成する段階と、
前記レジスト層に、少なくとも一部が前記第1開口部と重なり、かつ、前記シード層の一部を露出させる第2開口部を形成する段階と、
前記第2開口部の内部に、導電部材を形成する段階と、
前記レジスト層の少なくとも一部を除去する段階と、
前記リフトオフ層をリフトオフ法により除去して、前記レジスト層と前記リフトオフ層との間の前記シード層を除去する段階と、
を備える、電子デバイスの製造方法。 Providing a substrate having functional elements;
Forming a lift-off layer covering at least a portion of the substrate;
Forming a first opening in the lift-off layer to expose a part of the surface of the substrate;
Forming a seed layer covering the lift-off layer and the surface of the substrate exposed in the first opening;
Forming a resist layer on the surface of the seed layer;
Forming a second opening in the resist layer at least partially overlapping the first opening and exposing a portion of the seed layer;
Forming a conductive member inside the second opening;
Removing at least a portion of the resist layer;
Removing the lift-off layer by a lift-off method to remove the seed layer between the resist layer and the lift-off layer;
A method for manufacturing an electronic device.
前記基板の表面に形成された下地層と、
前記下地層の表面に形成された導電部材と、
を備える電子デバイスであって、
前記下地層は、前記基板の少なくとも一部を覆うリフトオフ層を形成し、前記リフトオフ層に前記基板の表面の一部を露出させる第1開口部を形成し、前記リフトオフ層と前記第1開口部に露出した前記基板の表面とを覆うシード層を形成し、前記シード層の表面にレジスト層を形成し、前記レジスト層の少なくとも一部を除去し、前記リフトオフ層をリフトオフ法により除去して前記レジスト層と前記リフトオフ層との間にある前記シード層を除去して形成され、
前記導電部材は、前記基板の少なくとも一部を覆うリフトオフ層を形成し、前記リフトオフ層に前記基板の表面の一部を露出させる第1開口部を形成し、前記リフトオフ層と前記第1開口部に露出した前記基板の表面とを覆うシード層を形成し、前記シード層の表面にレジスト層を形成し、前記レジスト層に少なくとも一部が前記第1開口部と重なりかつ前記シード層の一部を露出させる第2開口部を形成し、前記第2開口部の内部に導電性材料を埋め込んで形成された、
電子デバイス。 A substrate having functional elements;
An underlayer formed on the surface of the substrate;
A conductive member formed on the surface of the underlayer;
An electronic device comprising:
The underlayer forms a lift-off layer that covers at least a portion of the substrate, forms a first opening that exposes a portion of the surface of the substrate in the lift-off layer, and the lift-off layer and the first opening Forming a seed layer covering the exposed surface of the substrate, forming a resist layer on the surface of the seed layer, removing at least part of the resist layer, removing the lift-off layer by a lift-off method, Formed by removing the seed layer between a resist layer and the lift-off layer;
The conductive member forms a lift-off layer that covers at least a portion of the substrate, forms a first opening that exposes a portion of the surface of the substrate in the lift-off layer, and the lift-off layer and the first opening Forming a seed layer covering the exposed surface of the substrate, forming a resist layer on the surface of the seed layer, wherein at least a portion of the resist layer overlaps the first opening and a portion of the seed layer Forming a second opening that exposes a conductive material embedded in the second opening,
Electronic devices.
請求項11に記載の電子デバイス。 The etching rate by the wet method of the seed layer is larger than the etching rate by the wet method of the conductive member,
The electronic device according to claim 11.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008143892A JP2009290145A (en) | 2008-05-30 | 2008-05-30 | Method for forming conductive member, method for manufacturing electronic device, and electronic device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008143892A JP2009290145A (en) | 2008-05-30 | 2008-05-30 | Method for forming conductive member, method for manufacturing electronic device, and electronic device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009290145A true JP2009290145A (en) | 2009-12-10 |
Family
ID=41459033
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008143892A Withdrawn JP2009290145A (en) | 2008-05-30 | 2008-05-30 | Method for forming conductive member, method for manufacturing electronic device, and electronic device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009290145A (en) |
-
2008
- 2008-05-30 JP JP2008143892A patent/JP2009290145A/en not_active Withdrawn
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7812372B2 (en) | Semiconductor device having a support substrate partially having metal part extending across its thickness | |
US8748995B2 (en) | Nitride semiconductor device with metal layer formed on active region and coupled with electrode interconnect | |
US20160315181A1 (en) | Method for fabricating semiconductor device and semiconductor device | |
KR102327745B1 (en) | Semiconductor device and manufacturing method thereof | |
JP5884094B2 (en) | Nitride semiconductor device | |
TWI735938B (en) | Semiconductor device and method of manufacturing the same | |
JP2003163354A (en) | Field-effect transistor and method of manufacturing the same | |
US9490214B2 (en) | Semiconductor device and method of fabricating the same | |
US11211308B2 (en) | Semiconductor device and manufacturing method thereof | |
JP4748498B2 (en) | GaN-based semiconductor device with current breaker | |
JP2018037497A (en) | Semiconductor device | |
JP2010016093A (en) | Semiconductor device | |
JP2007036010A (en) | Schottky barrier diode equipment and its manufacturing method | |
US20110006307A1 (en) | Group III-Nitride Semiconductor Schottky Diode and Its Fabrication Method | |
US11270967B2 (en) | Method for manufacturing semiconductor device and semiconductor device | |
CN104051518A (en) | Method of forming a HEMT semiconductor device and structure therefor | |
JP2006237430A (en) | Nitride semiconductor device | |
US20130146909A1 (en) | Semiconductor light emitting device | |
JP2021052025A (en) | Semiconductor device, method for manufacturing semiconductor device and electronic device | |
JP2009290145A (en) | Method for forming conductive member, method for manufacturing electronic device, and electronic device | |
US20210091023A1 (en) | Semiconductor device | |
CN111223824B (en) | Semiconductor device and method of forming the same | |
CN117616581A (en) | Nitride-based semiconductor device and method for manufacturing the same | |
JP4477296B2 (en) | Field effect transistor and manufacturing method thereof | |
US9721915B2 (en) | Semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20110802 |