JP2009278616A - 電圧制御発振器、並びにそれを用いたpll回路及び無線通信機器 - Google Patents
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Abstract
【課題】C結型の可変容量回路と直結型の可変容量回路とを上手く混在させて構成し、発振周波数の線形性及び可変範囲のバランスがとれた電圧制御発振器を提供する。
【解決手段】本発明の電圧制御発振器は、並列接続されたインダクタ回路110、C結型可変容量回路120及び140、直結型可変容量回路130、及び負性抵抗回路160と、基準電位Vref1及びVref2を生成する基準電位発生部180とを備える。各可変容量回路120、130、及び140の可変容量素子121、122、131、132、141、及び142のバックゲート端子には、発振周波数をフィードバック制御するための制御電位Vtが印加される。C結型可変容量回路120及び140の可変容量素子121、122、141及び142のゲート端子には、基準電位Vref1及びVref2がそれぞれ印加される。
【選択図】図1
【解決手段】本発明の電圧制御発振器は、並列接続されたインダクタ回路110、C結型可変容量回路120及び140、直結型可変容量回路130、及び負性抵抗回路160と、基準電位Vref1及びVref2を生成する基準電位発生部180とを備える。各可変容量回路120、130、及び140の可変容量素子121、122、131、132、141、及び142のバックゲート端子には、発振周波数をフィードバック制御するための制御電位Vtが印加される。C結型可変容量回路120及び140の可変容量素子121、122、141及び142のゲート端子には、基準電位Vref1及びVref2がそれぞれ印加される。
【選択図】図1
Description
本発明は、無線通信機器の局部発振信号の生成等に用いられる電圧制御発振器、並びにそれを用いたPLL回路及び無線通信機器に関する。
電圧制御発振器(VCO)は、無線通信機器の局部発振信号を発生させるデバイスとして広く使用されている。図7は、従来の電圧制御発振器の構成例を示す図である。この従来の電圧制御発振器は、インダクタ604a及び604bと、可変容量素子605a及び605bと、発振トランジスタ603a及び603bと、電流源601とを備える。なお、図7ではバイアス回路等を省略している。
インダクタ604a及び604bと可変容量素子605a及び605bとで、並列共振回路を構成している。可変容量素子605a及び605bの容量値は、その両端子の電位差によって変化する。すなわち、外部回路から周波数制御端子602に加えられた制御電位Vtに応じて、可変容量素子605a及び605bの容量値が変化し、その結果並列共振回路の共振周波数が変化する。この可変容量素子605a及び605bは、直結型の可変容量回路と呼ばれる。従来の電圧制御発振器の発振周波数は、並列共振回路の共振周波数近傍で発振するので、制御電位Vtを調整することで発振周波数を所望の周波数に制御することができる。発振トランジスタ603a及び603bは、負性抵抗を発生して並列共振回路の寄生抵抗成分による損失をキャンセルし、発振条件を満足させるために、設けられる。
ここで、電圧制御発振器の制御電位と発振周波数との関係は、可変容量素子の特性でほぼ決定される。このため、使用する可変容量素子としては、広い範囲の制御電位Vtにわたって緩やかに容量変化することが望ましい。これは、発振周波数が、広い範囲の制御電位Vtにわたって線形に変化することが望ましいことと、同義である。
なぜならば、従来の電圧制御発振器を用いてPLL(フェーズ・ロックド・ループ)回路を構成した場合、PLL回路の過渡応答特性や雑音帯域特性は、周波数感度(制御電位Vtに対する発振周波数の変化の割合)に依存する。よって、発振周波数によって周波数感度が異なる(発振周波数が非線形に変化する)と、PLL回路自身の特性が発振周波数によって変動してしまうからである。また、制御電位Vtに対する周波数感度が高い領域では、周波数制御端子602に加わるわずかな雑音によっても発振周波数が変動するため、位相雑音特性が劣化するという問題もある。
しかし、上述した従来の電圧制御発振器を半導体基板上に実現する際、可変容量素子605a及び605bを形成するために特殊なプロセスを導入するとコストアップにつながるため、実際には線形性の高い可変容量素子を利用することが難しい。図8Aは、可変容量素子の一例である、CMOSプロセスで広く用いられるゲート端子とドレイン端子及びソース端子が接続された端子との間のゲート容量を利用したInversion型のMOSトランジスタを表す記号である。図8Bは、MOSトランジスタのゲート端子に基準電位Vrefを加え、ドレイン端子及びソース端子に制御電位Vtを印加した場合のゲート容量の変化を示している。
この図8Bに示されるように、一般的に用いられるMOSトランジスタのゲート容量を利用した可変容量素子では、閾値電位(図8B中の電位Vth)近傍で容量値が急峻に変化するため、発振周波数も閾値近傍の領域で急峻に変化する。その結果、従来の電圧制御発振器を用いたPLL回路の過渡応答特性や雑音帯域特性は、発振周波数によって大きく変動するといった問題が生じる。
そこで、この問題を解決するため、以下に述べる回路がすでに提案されている。
そこで、この問題を解決するため、以下に述べる回路がすでに提案されている。
図9は、可変容量素子の線形性を改善する一手法を用いた従来の電圧制御発振器を示す図である(例えば、特許文献1を参照)。
図9に示す従来の電圧制御発振器は、インダクタ604a及び604bと、可変容量素子605a、605b、606a、606b、607a、及び607bと、直流成分を遮断するためのDCカット用容量性素子608a、608b、609a、609b、610a、及び610bと、高周波阻止用抵抗611a、611b、612a、612b、613a、及び613bと、発振トランジスタ603a及び603bと、電流源601とを備える。なお、図9において図7と同じ構成部分には同じ符号を付してその説明は省略する。
図9に示す従来の電圧制御発振器は、インダクタ604a及び604bと、可変容量素子605a、605b、606a、606b、607a、及び607bと、直流成分を遮断するためのDCカット用容量性素子608a、608b、609a、609b、610a、及び610bと、高周波阻止用抵抗611a、611b、612a、612b、613a、及び613bと、発振トランジスタ603a及び603bと、電流源601とを備える。なお、図9において図7と同じ構成部分には同じ符号を付してその説明は省略する。
可変容量素子605a及び605bとDCカット用容量性素子608a及び608bとは、可変容量回路Aを構成している。可変容量素子606a及び606bとDCカット用容量性素子609a及び609bとは、可変容量回路Bを構成している。可変容量素子607a及び607bとDCカット用容量性素子610a及び610bとは、可変容量回路Cを構成している。可変容量素子605a、605b、606a、606b、607a、及び607bは、CMOSプロセスで用いられるゲート端子とドレイン端子及びソース端子が接続された端子との間のゲート容量を利用したInversion型のMOSトランジスタである。可変容量回路A〜Cは、可変容量素子とDCカット用容量性素子との接続点に入力される基準電位Vref1〜Vref3と、周波数制御端子602に加えられる制御電位Vtとによって、可変容量素子の容量値が変化し、その結果並列共振回路の共振周波数が変化する。この可変容量回路A〜Cは、C結型の可変容量回路と呼ばれる。
ここで、基準電位Vref1〜Vref3が、電位Vdの差を持つ電位であるとすると、制御電位Vtに対する可変容量回路A〜Cの特性は、Vdずつシフトした特性になる。特許文献1には、Vd=160mVとした例が示されている(図10A)。並列共振回路の容量は、これら3つの可変容量回路A〜Cの容量の合計になるため、それらの合計容量は図10Bの一点鎖線で示す特性になり、制御電位Vtに対する容量の変化を緩やかにすることができる。
電圧制御発振器の発振周波数foは、並列共振回路のインダクタのインダクタンスをLと、可変容量回路A〜Cの合計容量値をCvと、負性抵抗回路等で発生する寄生容量の容量値をCとすると、次式[1]で表される。
この式[1]を可変容量回路A〜Cの合計容量値Cvについて解くと、次式[2]となる。
インダクタンスL及び寄生容量の容量値Cは一定であるので、制御電位Vtに対して発振周波数foを線形に変化させるためには、可変容量回路A〜Cの合計容量値Cvを線形に変化させるのではなく、容量値Cvを1/(fo2)に比例させることが望ましい。
また、C結型の可変容量回路における容量値の変化範囲は、直結型の可変容量回路における容量値の変化範囲よりも狭くなる、すなわち容量変化比が小さくなることが知られている。
例えば、直結型の可変容量回路において、制御電位VtをHighからLowまで変化させた時の容量値の変化範囲をCH〜CLとし(図8Bを参照)、C結型の可変容量回路の可変容量素子の容量値をCxで表わし、DCカット用容量性素子の容量値をCHに設定した場合を考える。この場合、C結型の可変容量回路の合成容量値Ctotalは、次式[3]で表わされる。
この式[3]において、制御電位VtがHigh(Cx=CH)のとき、合成容量値CtotalはCH/2となる。一方、制御電位VtがLow(Cx=CL)のとき、合成容量値CtotalはCL(∵CH>>CL)となる。すなわち、C結型の可変容量回路は、直結型の可変容量回路と比べて、容量値の可変範囲の上限が「CH/2」分だけ少なくなる。
例えば、直結型の可変容量回路において、制御電位VtをHighからLowまで変化させた時の容量値の変化範囲をCH〜CLとし(図8Bを参照)、C結型の可変容量回路の可変容量素子の容量値をCxで表わし、DCカット用容量性素子の容量値をCHに設定した場合を考える。この場合、C結型の可変容量回路の合成容量値Ctotalは、次式[3]で表わされる。
このように、上述した従来の改善方法では、制御電位Vtに対する容量の変化を緩やかにし、広い制御電位Vtの範囲で容量変化、すなわち発振周波数の線形性を向上させることは可能である。しかし、C結型の可変容量回路を数多く並列に接続しているため、容量変化比が小さくなり、電圧制御発振器の発振周波数の可変範囲が狭くなるという課題が残る。
それ故に、本発明の目的は、C結型の可変容量回路と直結型の可変容量回路とを上手く混在させて構成し、発振周波数の線形性及び可変範囲のバランスがとれた電圧制御発振器、並びにそれを用いたPLL回路及び無線通信機器を提供することである。
本発明は、電圧制御発振器、並びにその電圧制御発振器を用いたPLL回路及び無線通信機器に向けられている。そして、上記目的を達成するために、本発明の電圧制御発振器は、インダクタを有するインダクタ回路と、直列接続された2つの可変容量素子と、その両端にそれぞれ接続された直流分を遮断するための阻止容量とで構成される、複数のC結型可変容量回路と、直列接続された2つの可変容量素子で構成される、少なくとも1つの直結型可変容量回路と、負性抵抗回路と、複数のC結型可変容量回路にそれぞれ供給する複数の基準電位を発生する基準電位発生部とを備える。このインダクタ回路、複数のC結型可変容量回路、少なくとも1つの直結型可変容量回路、及び負性抵抗回路が、並列に接続される。複数のC結型可変容量回路の可変容量素子の一方の端子には、複数の基準電位がそれぞれ入力され、複数のC結型可変容量回路及び少なくとも1つの直結型可変容量回路の可変容量素子の他方の端子には、発振周波数をフィードバック制御するための制御電位が入力される。そして、容量値変化の中心電位である閾値電位が最大となる可変容量回路と最小となる可変容量回路とを、少なくともC結型可変容量回路で構成する。
この構成において、周波数特性の線形性を満足する範囲内で、少なくとも1つの直結型可変容量回路の閾値電位と複数のC結型可変容量回路の閾値電位との間隔を設定するか、少なくとも1つの直結型可変容量回路の容量値及び複数のC結型可変容量回路の容量値を設定することが、好ましい。
また、複数のC結型可変容量回路及び少なくとも1つの直結型可変容量回路の可変容量素子の少なくとも1つが、Inversion型MOS又はAccumulation型MOSで構成されていることが好ましい。
上記本発明によれば、発振周波数の線形性及び可変範囲のバランスがとれた電圧制御発振器、並びにそれを用いたPLL回路及び無線通信機器を実現できる。
図1は、本発明の一実施形態に係る電圧制御発振器100の構成例を示す図である。ただし、バイアス回路等は省略してある。図1において、本実施形態の電圧制御発振器100は、インダクタ回路110と、C結型の可変容量回路120及び140と、直結型の可変容量回路130と、負性抵抗回路160と、電流源170と、基準電位発生部180とを備える。インダクタ回路110、C結型の可変容量回路120及び140、直結型の可変容量回路130、及び負性抵抗回路160は、互いに並列接続されて発振回路を構成する。
インダクタ回路110は、直列に接続されたインダクタ111及び112で構成され、インダクタ111とインダクタ112との接続点には、電源電位Vddが供給される。負性抵抗回路160は、2つの発振トランジスタ161及び162が互いにクロスカップリングされた構成である。この発振トランジスタ161及び162は、MOSトランジスタ又はバイポーラトランジスタが適している。
C結型の可変容量回路120は、バックゲート端子が共通接続された可変容量素子121及び122と、各ゲート端子にそれぞれ直列接続されたDCカット用容量性素子123及び124とで構成される。可変容量素子121及び可変容量素子122のバックゲート端子には、発振周波数をフィードバック制御するための制御電位Vtが印加される。同様に、C結型の可変容量回路140は、バックゲート端子が共通接続された可変容量素子141及び142と、各ゲート端子にそれぞれ直列接続されたDCカット用容量性素子143及び144とで構成される。可変容量素子141及び可変容量素子142のバックゲート端子には、発振周波数をフィードバック制御するための制御電位Vtが印加される。直結型の可変容量回路130は、バックゲート端子が共通接続された可変容量素子131及び132で構成される。可変容量素子121、122、131、132、141、及び142には、CMOSプロセスで用いられるゲート容量を利用したMOSトランジスタが用いられる(後述する)。
また、C結型の可変容量回路120における可変容量素子121及び122の各ゲート端子には、それぞれ抵抗125及び126を介して、基準電位発生部180から基準電位Vref1が供給される。C結型の可変容量回路140における可変容量素子141及び142の各ゲート端子は、それぞれ抵抗145及び146を介して、基準電位発生部180から基準電位Vref2が供給される。
図2Aは、本発明の可変容量素子121、122、131、132、141、及び142に用いられる、CMOSプロセスで用いられるゲート端子とバックゲート端子との間のゲート容量を利用したAccumulation型MOSトランジスタ(以下、A−MOSトランジスタと略す)である。このA−MOSトランジスタは、図2Bで表されるInversion型MOSトランジスタに比べて、制御電位Vtに対する容量値の変化が緩やかである(図2C)。
以下、本発明の一実施形態に係る電圧制御発振器の動作について説明する。
以下、本発明の一実施形態に係る電圧制御発振器の動作について説明する。
図3は、基準電位発生部180の詳細な構成例を示す図である。図3の基準電位発生部180は、電源電位Vddから所定の電位(この例では接地電位)までの間に挿入された直列接続された抵抗Ra〜Rcと、各抵抗の接続点を接地する容量性素子Ca及びCbとで構成される。また、抵抗Raと抵抗Rbとの接続点に現れる電位は基準電位Vref1として、抵抗Rbと抵抗Rcとの接続点に現れる電位は基準電位Vref2として、それぞれ出力される。
容量性素子Ca及びCbは、基準電位発生部180から出力される雑音を低減するためのバイパス用容量性素子であり、基準電位Vref1及びVref2の供給経路に接続されてもPLL回路の過渡応答や雑音帯域特性に影響を与えない。よって、雑音を低減するために必要な十分に大きな容量性素子Ca及びCbを自由に挿入することができる。なお、この容量性素子Ca及びCbが無くても、本発明が奏する効果が変わることはない。
図3の基準電位発生部180において、基準電位Vref1及びVref2はそれぞれ次式[4]及び[5]で表される。
電位Vddが直流(DC)の場合、基準電位Vref1及びVref2も直流(DC)となる。また、抵抗Ra〜Rcの値を適切に選ぶことによって、基準電位発生部180から所望の電位差を有する基準電位を発生させることができる。
今、基準電位Vref1>基準電位Vref2、かつ、可変容量素子121及び122の容量値=可変容量素子131及び132の容量値=可変容量素子141及び142の容量値、及びDCカット用容量性素子123及び124の容量値=DCカット用容量性素子143及び144とした場合を考える。この場合において、各可変容量素子の容量が制御電位Vt=Vthの近傍で変化すると仮定すると、各可変容量回路120〜140の容量値は、制御電位Vtに対して図4のように変化する。従って、従来例(図10B)と比較して、可変容量回路120〜140の合計容量の可変範囲(図4の一点鎖線)を広くすることができる。
以上のように、本発明の電圧制御発振器100によれば、周波数特性の線形性を満足する範囲内で、直結型の可変容量回路130の閾値電位とC結型の可変容量回路120及び140の閾値電位との差を設定する、又は直結型の可変容量回路130の容量値及びC結型の可変容量回路120及び140の容量値を設定する。これにより、発振周波数の可変範囲が狭くなり過ぎることなく、発振周波数の線形性及び可変範囲のバランスがとれた特性を得ることができる。
なお、本実施形態では、並列に接続される可変容量回路が3つの場合を説明したが、並列に接続される可変容量回路が4つ以上であってもよい。この場合には、容量値変化範囲の中心である閾値電位Vthが最大となる可変容量回路と最小となる可変容量回路とを、少なくともC結型の可変容量回路とすればよい。
また、本実施形態では、A−MOSトランジスタのバックゲート端子に制御電位Vtが供給される構成を説明したが、A−MOSトランジスタのゲート端子に制御電位Vtが供給される構成であっても構わない。また、発振トランジスタ161及び162には、MOSトランジスタ以外にバイポーラトランジスタが用いられても、同様の効果が得られる。さらに、電流源170は、負性抵抗回路に接続される以外に電源電位Vddの供給端子とインダクタ回路110との間に接続されても、同様の効果が得られる。
(電圧制御発振器を用いた構成例)
図5は、本発明の一実施形態に係る電圧制御発振器を用いたPLL回路300の構成例を示す図である。図5において、PLL回路300は、位相比較器301と、ループフィルタ302と、本発明の電圧制御発振器303と、分周器304とを備える。
図5は、本発明の一実施形態に係る電圧制御発振器を用いたPLL回路300の構成例を示す図である。図5において、PLL回路300は、位相比較器301と、ループフィルタ302と、本発明の電圧制御発振器303と、分周器304とを備える。
位相比較器301は、入力される基準信号と、電圧制御発振器303の出力信号を分周器304で分周した信号とを比較する。位相比較器301から出力される信号は、ループフィルタ302を介して電圧制御発振器303の周波数制御端子に制御電位Vtとして入力される。電圧制御発振器303は、制御電位Vtに基づいて所望周波数の信号を出力する。この構成により、PLL回路300は、所望とされる周波数を固定(ロック)する。なお、分周器304の代わりにミキサを用いてもよいし、分周器304とミキサを併用してもよい。
また、図6は、上記PLL回路300を用いた無線通信機器400の構成例を示す図である。図6において、無線通信機器400は、アンテナ401と、電力増幅器402と、変調器403と、スイッチ404と、低雑音増幅器405と、復調器406と、PLL回路300とを備える。
無線信号を送信する場合、変調器403は、PLL回路300から出力される所望の高周波信号をベースバンド変調信号で変調して出力する。変調器403から出力される高周波変調信号は、電力増幅器402によって増幅され、スイッチ404を介してアンテナ401から放射される。無線信号を受信する場合、アンテナ401から受信された高周波変調信号は、スイッチ404を介して低雑音増幅器405に入力されて増幅され、復調器406に入力される。復調器406は、PLL回路300から出力される高周波信号によって、入力された高周波変調信号をベースバンド変調信号に復調する。なお、PLL回路300は、送信側及び受信側のそれぞれで用いてもよい。また、PLL回路300が変調器を兼ねてもよい。
このように、発振周波数の線形性及び可変範囲のバランスがとれたPLL回路及び無線通信機器を実現することができる。
本発明の電圧制御発振器は、無線通信機の局部発振信号の生成等に利用可能であり、特に、発振周波数の線形性及び可変範囲のバランスを図りたい場合等に有用である。
100 電圧制御発振器
110 インダクタ回路
111、112,604a、604b インダクタ
120、130、140 可変容量回路
121、122、131、132、141、142、605a、605b、606a、606b、607a、607b 可変容量素子
123、124、143、144、608a、608b、609a、609b、610a、610b DCカット用容量性素子
125、126、145、146、611a、611b、612a、612b、613a、613b 高周波阻止用抵抗
160 負性抵抗回路
161、162、603a、603b 発振トランジスタ
170、601 電流源
180 基準電位発生部
300 PLL回路
301 位相比較器
302 ループフィルタ
303 電圧制御発振器
304 分周器
400 無線通信機器
401 アンテナ
402 電力増幅器
403 変調器
404 スイッチ
405 低雑音増幅器
406 復調器
Ra〜Rc 抵抗
Ca、Cb バイパス用容量性素子
110 インダクタ回路
111、112,604a、604b インダクタ
120、130、140 可変容量回路
121、122、131、132、141、142、605a、605b、606a、606b、607a、607b 可変容量素子
123、124、143、144、608a、608b、609a、609b、610a、610b DCカット用容量性素子
125、126、145、146、611a、611b、612a、612b、613a、613b 高周波阻止用抵抗
160 負性抵抗回路
161、162、603a、603b 発振トランジスタ
170、601 電流源
180 基準電位発生部
300 PLL回路
301 位相比較器
302 ループフィルタ
303 電圧制御発振器
304 分周器
400 無線通信機器
401 アンテナ
402 電力増幅器
403 変調器
404 スイッチ
405 低雑音増幅器
406 復調器
Ra〜Rc 抵抗
Ca、Cb バイパス用容量性素子
Claims (6)
- インダクタを有するインダクタ回路と、
直列接続された2つの可変容量素子と、その両端にそれぞれ接続された直流成分を遮断するための2つの阻止容量とで構成される、複数のC結型可変容量回路と、
直列接続された2つの可変容量素子で構成される、少なくとも1つの直結型可変容量回路と、
負性抵抗回路と、
前記複数のC結型可変容量回路にそれぞれ供給する複数の基準電位を発生する基準電位発生部とを備え、
前記インダクタ回路、前記複数のC結型可変容量回路、少なくとも1つの直結型可変容量回路、及び前記負性抵抗回路が、並列に接続され、
前記複数のC結型可変容量回路の可変容量素子の一方の端子に、前記複数の基準電位がそれぞれ入力され、
前記複数のC結型可変容量回路及び前記少なくとも1つの直結型可変容量回路の可変容量素子の他方の端子に、発振周波数をフィードバック制御するための制御電位が入力され、
容量値変化範囲の中心である閾値電位が最大となる可変容量回路と最小となる可変容量回路とを、少なくともC結型可変容量回路で構成することを特徴とする、電圧制御発振器。 - 周波数特性の線形性を満足する範囲内で、前記少なくとも1つの直結型可変容量回路の閾値電位と前記複数のC結型可変容量回路の閾値電位との差を設定することを特徴とする、請求項1に記載の電圧制御発振器。
- 周波数特性の線形性を満足する範囲内で、前記少なくとも1つの直結型可変容量回路の容量値及び前記複数のC結型可変容量回路の容量値を設定することを特徴とする、請求項1に記載の電圧制御発振器。
- 前記複数のC結型可変容量回路及び少なくとも1つの直結型可変容量回路の可変容量素子の少なくとも1つが、Inversion型MOSトランジスタ又はAccumulation型MOSトランジスタで構成されていることを特徴とする、請求項1に記載の電圧制御発振器。
- 請求項1に記載の電圧制御発振器を備えた、PLL回路。
- 請求項1に記載の電圧制御発振器を備えた、無線通信機器。
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JP2009096945A JP2009278616A (ja) | 2008-04-14 | 2009-04-13 | 電圧制御発振器、並びにそれを用いたpll回路及び無線通信機器 |
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