JP2009272534A - 半導体装置、表示装置及び集積回路 - Google Patents
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Abstract
【課題】遮光膜を有する半導体素子と高速駆動が可能な半導体素子とを同一基板上に容易に混載することができる半導体装置、表示装置及び集積回路を提供する。
【解決手段】基板と、上記基板上に並設された第一半導体素子及び第二半導体素子とを備える半導体装置であって、上記第一半導体素子は、第一半導体膜と、上記第一半導体膜よりも上記基板側に配置された遮光膜とを有し、上記第二半導体素子は、第二半導体膜と、上記第二半導体膜よりも上記基板側に配置された第一ゲート電極とを有し、上記半導体装置は、上記遮光膜及び上記第一半導体膜の間に介在し、かつ上記第一ゲート電極及び上記第二半導体膜の間に介在しない第一絶縁膜と、上記遮光膜及び上記第一半導体膜の間に介在し、かつ上記第一ゲート電極及び上記第二半導体膜の間に介在する第二絶縁膜とを有する半導体装置である。
【選択図】 図1
【解決手段】基板と、上記基板上に並設された第一半導体素子及び第二半導体素子とを備える半導体装置であって、上記第一半導体素子は、第一半導体膜と、上記第一半導体膜よりも上記基板側に配置された遮光膜とを有し、上記第二半導体素子は、第二半導体膜と、上記第二半導体膜よりも上記基板側に配置された第一ゲート電極とを有し、上記半導体装置は、上記遮光膜及び上記第一半導体膜の間に介在し、かつ上記第一ゲート電極及び上記第二半導体膜の間に介在しない第一絶縁膜と、上記遮光膜及び上記第一半導体膜の間に介在し、かつ上記第一ゲート電極及び上記第二半導体膜の間に介在する第二絶縁膜とを有する半導体装置である。
【選択図】 図1
Description
本発明は、半導体装置、表示装置及び集積回路に関する。より詳しくは、種類や特性の異なる半導体素子を混載した周辺回路一体型の表示装置に好適な半導体装置と、上記半導体装置を備える表示装置及び集積回路とに関するものである。
半導体装置は、半導体の電気特性を利用した能動素子を備えた電子装置であり、例えば、オーディオ機器、通信機器、コンピュータ、家電機器等に広く応用されている。なかでも、薄膜トランジスタ(Thin Film Trasistor;TFT)を備える半導体装置は、アクティブマトリクス型液晶表示装置における画素スイッチング素子、周辺回路等や、それらを備える集積回路に幅広く応用されている。
TFTは、基板上に、半導体膜とゲート電極との間にゲート絶縁膜が挟持された構造を有する。ゲート電極が半導体膜の下層側に設けられたTFTはボトムゲート型TFT、ゲート電極が半導体膜よりも上層側に設けられたTFTはトップゲート型TFTと呼ばれる。また、TFTの許容できる電流量を大きくしたり、TFTの消費電力を低減する方法として、半導体膜の上下にゲート電極が設けられたダブルゲート型TFTが知られている。
ダブルゲート型TFTでは、半導体膜の上下に設けられたゲート電極をチャネル領域に対して対称に配置するとともに、半導体膜の上下のゲート絶縁膜の静電容量を等しくすることで、上層側のゲート電極を含んで構成されるシングルゲートTFT(以下、上側TFTともいう。)の閾値電圧と、下層側のゲート電極を含んで構成されるシングルゲートTFT(以下、下側TFTともいう。)の閾値電圧とを実質的に等しくする構成が、閾値電圧を低くし、駆動速度を大きくする方法として望ましいとされている。
なお、本明細書において、上とは、基板からより遠い方を意味し、下とは、基板により近い方を意味する。
また、TFTは、それぞれ使用される用途によって求められる特性が異なる。例えば、画素スイッチング素子に用いられるTFTは、チャネル領域近傍の空乏層に光が入射した場合、空乏層に電子正孔対が発生して光リーク電流がもたらされるため、半導体膜に入射する光を遮光する遮光膜を有することが好ましい。一方、周辺回路に用いられるTFTには、比較的低電圧を印加して駆動させるため、消費電力を低減するという観点から、閾値電圧が低く、高速駆動が可能な高速型のTFTであることが好ましい。
ここで、遮光膜を有するTFTと、高速型のTFTとの従来の構成について、図を参照して説明する。図7は、遮光膜を有するTFTの従来の構成を示す断面模式図である。また、図8は、高速型のTFTの従来の構成を示す断面模式図である。
遮光膜を有するTFT120は、図7に示すように、基板121上に、遮光膜122、絶縁膜123、半導体膜124、絶縁膜125及びゲート電極126を基板121側からこの順に備える。一方、高速型のTFT130は、図8に示すように、基板131上に、ゲート電極132、絶縁膜133、半導体膜134、ゲート絶縁膜135及びゲート電極136を基板131側からこの順に備える。
TFT120においては、遮光膜122に充分な遮光性を確保するという観点から、遮光膜122の膜厚を大きくすることが好ましい。しかしながら、遮光膜122が金属材料で形成された場合、遮光膜122の膜厚が大きくなると、遮光膜122の放熱作用によって半導体膜124の結晶化が阻害されやすくなることから、絶縁膜123の膜厚を大きくし、遮光膜122及び半導体膜124の間隔を大きくすることが必要となる。一方、TFT130においては、TFT130の閾値電圧を低く、駆動速度を大きくするという観点から、絶縁膜133の膜厚を小さくしてゲート電極132及び半導体膜134の間隔を小さくし、かつゲート電極132及び半導体膜134間の静電容量と、ゲート電極136及び半導体膜134間の静電容量とを実質的に等しくすることが好ましい。したがって、絶縁膜133の膜厚は、絶縁膜123の膜厚よりも小さいことが好ましく、また、絶縁膜133、135の材質が同じ場合には、絶縁膜133、135の膜厚も同じであることが好ましい。このように、それぞれ用途が異なるTFT120、130においては、絶縁膜123と絶縁膜133とは互いに異なる膜厚を有することが一般的である。すなわち、膜厚の厚い絶縁膜123を用いて高速型のTFTを作製することは困難であり、膜厚の薄い絶縁膜133を用いて遮光膜を有するTFTを作製することは困難であった。また、金属材料で形成された遮光膜122をゲート電極として利用し、TFT120をダブルゲート型TFTとして利用する場合には、絶縁膜123の膜厚を大きくする必要があることから、遮光膜122及び半導体膜124間の静電容量と、ゲート電極126及び半導体膜124間の静電容量とを実質的に等しくしても、閾値電圧が低く、高速駆動が可能なダブルゲート型TFTを実現することは困難であった。このような理由から、遮光膜を有するTFTと高速型のTFTとを同一基板上に混載する場合には、それぞれのTFTに適した膜厚の絶縁膜をゲート電極(遮光膜)及び半導体膜の間に個別に形成する必要があり、作製が困難であるという点で改善の余地があった。
これに対し、特性の異なるTFTを同一基板上に容易に混載する方法として、膜厚の異なるゲート絶縁膜を有する複数種類のTFTを混載したアクティブマトリクス基板が開示されている(例えば、特許文献1参照。)。
特開2005−331902号公報
しかしながら、特許文献1に記載の方法は、半導体膜の上層のゲート絶縁膜の厚みを調整することで高耐圧型のTFTと高速型のTFTとを同一基板上に混載するものであり、上述した遮光膜を有するTFTにおける課題を解決するものではなかった。したがって、遮光膜を有するTFTと高速型のTFTとを同一基板上に混載することを可能にする技術は未だ知られていなかった。
本発明は、上記現状に鑑みてなされたものであり、遮光膜を有する半導体素子と高速駆動が可能な半導体素子とを同一基板上に容易に混載することができる半導体装置、表示装置及び集積回路を提供することを目的とするものである。
本発明者らは、遮光膜を有する半導体素子と高速駆動が可能な半導体素子とを同一基板上に容易に混載することができる半導体装置、表示装置及び集積回路について種々検討したところ、半導体膜よりも基板側に配置される絶縁膜に着目した。そして、遮光膜を有する第一半導体素子の遮光膜及び第一半導体膜の間には第一絶縁膜及び第二絶縁膜を介在させ、第二半導体素子の第一ゲート電極及び第二半導体膜の間には第二絶縁膜を介在させ、かつ第一絶縁膜を介在させないことで、第一半導体素子における遮光膜及び第一半導体膜の間の間隔を、第二半導体素子における第一ゲート電極及び第二半導体膜の間の間隔よりも大きくできることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
すなわち、本発明は、基板と、上記基板上に並設された第一半導体素子及び第二半導体素子とを備える半導体装置であって、上記第一半導体素子は、第一半導体膜と、上記第一半導体膜よりも上記基板側に配置された遮光膜とを有し、上記第二半導体素子は、第二半導体膜と、上記第二半導体膜よりも上記基板側に配置された第一ゲート電極とを有し、上記半導体装置は、上記遮光膜及び上記第一半導体膜の間に介在し、かつ上記第一ゲート電極及び上記第二半導体膜の間に介在しない第一絶縁膜と、上記遮光膜及び上記第一半導体膜の間に介在し、かつ上記第一ゲート電極及び上記第二半導体膜の間に介在する第二絶縁膜とを有する半導体装置である。
本発明によれば、第一絶縁膜が遮光膜及び第一半導体膜の間に介在し、かつ第一ゲート電極及び第二半導体膜の間に介在せず、また、第二絶縁膜が遮光膜及び第一半導体膜の間に介在し、かつ第一ゲート電極及び第二半導体膜の間に介在することで、遮光膜及び第一半導体膜の間には第一絶縁膜及び第二絶縁膜が積層された厚い絶縁膜を配置するとともに、第一ゲート電極及び第二半導体膜の間には第一絶縁膜を含まない薄い絶縁膜を配置することができる。このように、本発明によれば、第一及び第二半導体素子に共用される第二絶縁膜と、第一半導体素子に利用される第一絶縁膜とを形成するだけで、第一及び第二半導体素子の絶縁膜を形成する工程を別個に設けることなく、遮光膜を有する半導体素子(第一半導体素子)と高速駆動が可能な半導体素子(第二半導体素子)とを同一基板上に容易に混載することができる。また、第一半導体素子においては、遮光膜及び第一半導体膜の間に第一絶縁膜及び第二絶縁膜が介在することで、遮光膜及び第一半導体膜の間隔を容易に大きくすることができるため、例え遮光膜として金属膜等の熱伝導性が高い膜を用いたとしても、遮光膜の放熱作用によって第一半導体膜の結晶化が阻害されることを抑制することができる。更に、第二半導体素子においては、第一ゲート電極及び第二半導体膜の間に第一絶縁膜が介在せず、かつ第二絶縁膜が介在することで、第一半導体素子と比較して、第一ゲート電極及び第二半導体素子の間隔を小さくすることができる。これにより、第二半導体素子を、閾値電圧が低く、高速駆動が可能なTFTとして利用することができる。
本発明の半導体装置の構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。
本発明の半導体装置における好ましい形態について以下に詳しく説明する。なお、以下に示す各種の形態は、適宜組み合わせて用いてもよい。
本発明の半導体装置における好ましい形態について以下に詳しく説明する。なお、以下に示す各種の形態は、適宜組み合わせて用いてもよい。
上記第一半導体素子は、遮光膜によって基板側から第一半導体膜に入射する光を遮光し、第一半導体膜の光劣化や光リーク電流の発生を抑制することができる。したがって、第一半導体素子は、遮光性を要求される用途、例えば、表示装置に用いられる画素スイッチング素子用のTFTや、基板とは反対側からの光を受光するフォトダイオードに好適に用いることができる。
上記第二半導体素子は、閾値電圧が低く、高速駆動が可能な高速型のTFTとして利用できることから、高速駆動を要求される用途、例えば、表示装置の周辺回路に含まれるドライバ回路用のTFTに好適に用いることができる。
遮光膜に充分な遮光性を確保するという観点からは、遮光膜の膜厚をできるだけ大きく形成することが好ましい。したがって、上記遮光膜の膜厚は、上記第一ゲート電極の膜厚より大きいことが好ましい。本発明によれば、上述したように遮光膜の放熱作用によって第一半導体膜の結晶化が阻害されることを抑制することができるため、第一ゲート電極よりも遮光膜の膜厚を大きく形成しても、第一半導体膜の結晶性の低下に起因する第一半導体素子の駆動速度の低下を抑制することができる。
上記遮光膜は、導電性を有していてもよい。これにより、遮光膜をゲート電極として機能させ、第一半導体素子をTFTとして利用することができる。第一半導体素子においては、基板側から第一半導体膜に入射する光を遮光膜によって遮光することができるため、光リーク電流の発生が抑制されたTFTを得ることができる。また、遮光膜を半導体素子の特性(例えば、TFTの閾値電圧)を調整するための電極としても利用することができる。
上記第一半導体素子は、上記第一半導体膜の上記基板とは反対側に設けられた第二ゲート電極と、上記第一半導体膜及び上記第二ゲート電極の間に介在する第三絶縁膜とを更に有してもよい。これにより、第一半導体素子をTFTとして利用することができる。
上記第一半導体膜は、PIN構造を有してもよい。なお、PIN構造とは、p型半導体とn型半導体とで不純物を含まない真性半導体又はp型半導体及びn型半導体よりも不純物濃度が低い半導体を挟持した構造である。これにより、第一半導体素子をプレーナ型のPINフォトダイオードとして利用することができる。タッチパネル、アンビエントライトセンサ等の光センサとして利用するフォトダイオードは基板とは反対側から入射した光のみを検知する必要があるため、基板側からの光を充分に遮光することが要求される。本発明によれば、遮光膜によって基板側から第一半導体膜に入射する光を遮光することができるため、このような第一半導体素子をフォトダイオードとして利用する形態に対して有効である。
上記第二半導体素子は、上記第二半導体膜の上記基板とは反対側に設けられた第三ゲート電極と、上記第二半導体膜及び上記第三ゲート電極の間に介在する第四絶縁膜とを更に有してもよい。これにより、第二半導体素子を、閾値電圧が低く、かつ高速駆動が可能なダブルゲート型のTFTとして利用することができる。
上記第一半導体素子は、上記第一半導体膜の上記基板とは反対側に設けられた第二ゲート電極を更に有し、上記第二半導体素子は、上記第二半導体膜の上記基板とは反対側に設けられた第三ゲート電極を更に有し、上記半導体装置は、上記第一半導体膜及び上記第二ゲート電極の間に介在し、かつ上記第二半導体膜及び上記第三ゲート電極の間に介在する第五絶縁膜を更に有してもよい。これにより、遮光膜を備えたTFTとして利用することのできる第一半導体素子と、閾値電圧が低く、かつ高速駆動が可能なダブルゲート型TFTとして利用することのできる第二半導体素子とを同一基板上に容易に混載することができる。
上記第一ゲート電極及び上記第二半導体膜の間の静電容量は、上記第三ゲート電極及び上記第二半導体膜の間の静電容量と実質的に等しいことが好ましい。これにより、ダブルゲート型TFTとして利用することのできる第二半導体素子の閾値電圧をより低くすることができるとともに、駆動速度をより大きくすることができる。本発明によれば、第一ゲート電極及び第二半導体膜の間には第二絶縁膜が介在し、第一絶縁膜が介在していないことから、第三絶縁膜の膜厚を不必要に大きくすることなく、第一ゲート電極及び第一半導体膜の間の静電容量と第三ゲート電極及び第一半導体膜の間の静電容量とを実質的に等しくすることができる。
なお、本明細書において、第一ゲート電極及び第二半導体膜の間の静電容量が第三ゲート電極及び第二半導体膜の間の静電容量と実質的に等しいとは、それぞれの静電容量が完全に等しいことが好ましいが、本発明の効果を奏することができる範囲内で、静電容量が異なっていてもよい。
上記遮光膜は、充分な遮光性を有していればその材質は特に限定されないが、金属材料を含むことが好ましい。これにより、導電性を有する遮光膜を容易に形成することができる。また、耐熱性が高い遮光膜を形成することができる。他方、金属は熱伝導性が高いため、遮光膜が金属材料を含む場合には、遮光膜による放熱作用が高くなり、半導体膜の結晶化を阻害しやすくなる。しかしながら、本発明によれば、遮光膜及び第一半導体膜の間隔を容易に大きくすることができるため、遮光膜の放熱作用による半導体膜の結晶化の阻害を効果的に抑制することができる。
本発明はまた、本発明の半導体装置を備える表示装置でもある。本発明の表示装置によれば、同一基板上に遮光膜を有する半導体素子と高速駆動が可能な半導体素子とを混載することにより、それぞれの半導体素子を別の基板に形成する形態と比較して、薄型化やコスト削減等を実現することができる。このように、本発明の表示装置は、フルモノリシック型の液晶表示装置等の周辺回路一体型の表示装置に好適に用いることができる。
本発明は更に、本発明の半導体装置を備える集積回路である。本発明の集積回路によれば、それぞれの半導体素子を別の基板に形成する形態と比較して、小型化、コスト削減、集積度の向上等を実現することができる。
本発明によれば、遮光膜を有する半導体素子と高速駆動が可能な半導体素子とを同一基板上に容易に混載することができる半導体装置、表示装置及び集積回路を提供することができる。
以下に実施形態を掲げ、本発明の図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
(実施形態1)
図1は、実施形態1の半導体装置を示す断面模式図である。図1に示すように、実施形態1の半導体装置は、基板11上に並設されている遮光膜を有する半導体素子であるTFT20と高速駆動が可能な半導体素子である高速型のTFT30とを備える。また、TFT20、30の上層には、キャップ膜及び層間絶縁膜が基板11側からこの順に形成される。更に、TFT20、30のソース・ドレイン領域はコンタクトホールを介して配線に電気的に接続されている。そして、配線及び層間絶縁膜を覆うように有機膜が形成されている。
図1は、実施形態1の半導体装置を示す断面模式図である。図1に示すように、実施形態1の半導体装置は、基板11上に並設されている遮光膜を有する半導体素子であるTFT20と高速駆動が可能な半導体素子である高速型のTFT30とを備える。また、TFT20、30の上層には、キャップ膜及び層間絶縁膜が基板11側からこの順に形成される。更に、TFT20、30のソース・ドレイン領域はコンタクトホールを介して配線に電気的に接続されている。そして、配線及び層間絶縁膜を覆うように有機膜が形成されている。
TFT20は、基板11上に、遮光膜21、絶縁膜12、絶縁膜13、半導体膜22、絶縁膜14及びゲート電極23を基板11側からこの順に備えるトップゲート型TFTである。一方、TFT30は、基板11上に、ゲート電極31、絶縁膜13、半導体膜32、絶縁膜14及びゲート電極33を備えるダブルゲート型TFTである。絶縁膜12は、遮光膜21を覆うように基板11上に形成され、TFT30の下層にも配置されている。絶縁膜13は、ゲート電極31を覆って絶縁膜12上に形成される。半導体膜22は、遮光膜21に対向する領域の絶縁膜13上に形成される。半導体膜32は、ゲート電極31に対向する領域の絶縁膜13上に形成される。絶縁膜14は、半導体膜32、33を覆って絶縁膜13上に形成される。ゲート電極23は、遮光膜21に対向する領域の絶縁膜14上に形成される。ゲート電極33は、ゲート電極31に対向する領域の絶縁膜14上に形成される。遮光膜21及び半導体膜22の間隔は、ゲート電極31及び半導体膜32の間隔よりも大きい。
このように、遮光膜21及び半導体膜22の間には、絶縁膜12、13が介在し、ゲート電極31及び半導体膜32の間には、絶縁膜13が介在する。したがって、TFT20、30の半導体膜22、32の下層側に絶縁膜を形成する工程を別個に設けることなく、TFT20、30の下層側に互いに膜厚の異なる複数の絶縁膜を形成することができる。すなわち、TFT20、30を基板11上に容易に混載することができる。
また、TFT20においては、遮光膜21及び半導体膜22の間に絶縁膜12、13が介在することで、遮光膜21及び半導体膜22の間隔を容易に大きくすることができる。これにより、例え遮光膜21として金属膜等の熱伝導性の高い膜を用いたとしても、遮光膜21の放熱作用によって半導体膜22の結晶化が阻害されることを抑制することができる。
一方、TFT30においては、ゲート電極31及び半導体膜32の間には絶縁膜13のみが介在し、絶縁膜12が介在しないことで、ゲート電極31及び半導体膜32の間隔を容易に小さくすることができる。これにより、TFT30の閾値電圧を低く、駆動速度を大きくすることができる。
また、TFT30においては、ゲート電極31及び半導体膜32の間隔を容易に小さくすることができるため、例えば、絶縁膜13、14の材質、膜厚を同一にすることにより、絶縁膜13の膜厚を不必要に大きくすることなく、ゲート電極31及び半導体膜32間の静電容量と、ゲート電極33及び半導体膜32間の静電容量とを実質的に等しくすることができる。これにより、TFT30の閾値電圧をより低くし、駆動速度をより大きくすることができる。
絶縁膜14は、半導体膜22及びゲート電極23の間に介在し、かつ半導体膜32及びゲート電極33の間に介在する。このように、半導体膜22、32を一続きの絶縁膜14で覆うことで、半導体膜22、32それぞれを単独で覆う2つの絶縁膜を形成する場合と比較して、TFT20、30を同一基板上により容易に混載することができる。
遮光膜21が導電性を有する場合には、遮光膜21をTFT20の特性を調整するための電極として利用することができる。例えば、遮光膜21に印加する電位信号を変化させることで、TFT20を閾値電圧が可変なTFTにすることができる。ここで、遮光膜21に印加する電位信号がTFT20の閾値電圧に及ぼす影響について図を参照して説明する。図2は、遮光膜に印加する電位信号を変化させたときのTFTのゲート電圧(Vg)−ドレイン電流(Id)特性を示すグラフである。図2において、白抜き矢印の左端に位置するプロットは遮光膜21に+5.0Vの電位信号を印加した場合の特性を示し、白抜き矢印の右端に位置するプロットは遮光膜21に−5.0Vの電位信号を印加した場合の特性を示す。図2に示すように、遮光膜21に正の電位を印加する場合には、TFT20の閾値電圧を負の方向にシフトさせ、遮光膜21に負の電位を印加する場合には、TFT20の閾値電圧を正の方向にシフトさせることができる。このように、遮光膜21に印加する電位信号を制御することで、TFT20のVg−Id特性を変化させ、TFT20を閾値電圧が可変なTFTとして利用することができる。
また、遮光膜21が導電性を有する場合、遮光膜21に印加する電位信号は固定であってもよい。遮光膜21に印加する電位信号を固定することで、バックチャネル電位の変動の影響を無くすことができる。すなわち、半導体膜22に含まれるチャネル領域の遮光膜21側の電位変動の影響を無くし、TFT20の特性を均一化することができる。
なお、遮光膜21は導電性を有していなくてもよい。このような場合は、TFT20を遮光膜21を有する一般的なトップゲート型TFTとして利用することができる。
以下、本発明の半導体装置の製造方法について説明する。
まず、基板11上に、導電膜をスパッタ法により形成した後、フォトリソ工程により導電膜を所望の形状にパターニングすることによって、膜厚70〜300nm(好ましくは100〜200nm)遮光膜21を形成する。遮光膜21に充分な遮光性を確保するという観点からは、遮光膜21の膜厚は後の工程で形成するゲート電極31の膜厚よりも大きいことが好ましい。遮光膜21の材質としては特に限定されないが、遮光膜21が導電性を有する場合には、例えば、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)等の高融点金属、又は、これら高融点金属を主成分とする合金材料若しくは化合物材料を用いることができる。遮光膜21は基板11を平面視したときに少なくとも半導体膜22のチャネル領域全体と重なればよいが、光リーク電流の発生を確実に抑制するという観点からは、半導体膜22全体が遮光膜21と重なることが好ましい。また、基板11としては特に限定されず、例えば、ガラス基板、石英基板、シリコン基板、金属板又はステンレス板の表面に絶縁膜が形成された基板、プラスチック基板を用いることができる。
まず、基板11上に、導電膜をスパッタ法により形成した後、フォトリソ工程により導電膜を所望の形状にパターニングすることによって、膜厚70〜300nm(好ましくは100〜200nm)遮光膜21を形成する。遮光膜21に充分な遮光性を確保するという観点からは、遮光膜21の膜厚は後の工程で形成するゲート電極31の膜厚よりも大きいことが好ましい。遮光膜21の材質としては特に限定されないが、遮光膜21が導電性を有する場合には、例えば、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)等の高融点金属、又は、これら高融点金属を主成分とする合金材料若しくは化合物材料を用いることができる。遮光膜21は基板11を平面視したときに少なくとも半導体膜22のチャネル領域全体と重なればよいが、光リーク電流の発生を確実に抑制するという観点からは、半導体膜22全体が遮光膜21と重なることが好ましい。また、基板11としては特に限定されず、例えば、ガラス基板、石英基板、シリコン基板、金属板又はステンレス板の表面に絶縁膜が形成された基板、プラスチック基板を用いることができる。
次に、遮光膜21を覆うように、膜厚100〜500nm(好ましくは150〜300nm)の絶縁膜12を基板11上に形成する。絶縁膜12としては、例えば、プラズマCVD(Chemical Vapor Deposition)法又はスパッタ法によって形成されたシリコンを含む無機絶縁膜(例えばSiO2膜、SiN膜、SiNO膜)を用いることができる。また、絶縁膜12は複数の層が積層された構造であってもよい。基板11からの不純物イオンの拡散を効果的に抑制するという観点からは、絶縁膜12はSiN膜、SiNO膜等の窒素を含む無機絶縁膜であることが好ましい。
次に、絶縁膜12上に、導電膜をスパッタ法により形成した後、フォトリソ工程により導電膜を所望の形状にパターニングする。これにより、遮光膜21と重ならない領域の絶縁膜12上に膜厚20〜100nm(好ましくは30〜70nm)のゲート電極31を形成することができる。ゲート電極31としては、例えば、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)等の高融点金属、又は、これら高融点金属を主成分とする合金材料若しくは化合物材料を用いることができる。
次に、ゲート電極31を覆うように、膜厚30〜150nm(好ましくは50〜100nm)の絶縁膜13を絶縁膜12上に形成する。絶縁膜13の材質は絶縁膜12と同様のものを用いることができる。また、絶縁膜13は複数の層が積層された構造であってもよい。後の工程で絶縁膜13上に形成する半導体膜22、32の材質をシリコンとした場合に、絶縁層13と半導体膜22、32との界面における界面準位を低減するという観点からは、絶縁膜13はSiO2膜であることが好ましい。
次に、絶縁膜13上に、島状の半導体膜22、32をパターン形成する。まず、スパッタ法、LPCVD(Low Pressure CVD)法又はプラズマCVD法によって非晶質半導体膜を成膜した後、エキシマレーザアニール法等で非晶質半導体膜を結晶化させることで多結晶半導体膜を形成する。その後、得られた多結晶半導体膜をフォトリソ工程により所望の形状にパターニングすることで、膜厚20〜100nm(好ましくは30〜70nm)の半導体膜22、32を形成することができる。なお、半導体膜22、32の材質としては特に限定されないが、例えば、シリコン、シリコンゲルマニウム(SiGe)合金等を用いることができる。
なお、半導体膜22、32の形成工程において、非晶質半導体膜を結晶化させる工程では、ニッケル(Ni)等の触媒金属を非晶質半導体膜の表面に塗布した後に、レーザ等による熱処理を行う固相成長工程を行ってもよい。これにより、連続粒界結晶シリコン膜(CGシリコン膜)を形成することができる。
次に、半導体膜22、32を覆うように膜厚30〜150nm(好ましくは50〜100nm)の絶縁膜14を絶縁膜13上に形成する。絶縁膜14の材質は絶縁膜12、13と同様のものを用いることができる。また、絶縁膜14は複数の層が積層された構造であってもよい。絶縁膜14の材質と絶縁膜13の材質とが同じ場合は、絶縁膜14の膜厚と絶縁膜13の膜厚とを同じにすることが好ましい。これにより、ゲート電極13及び半導体膜32の間の静電容量とゲート電極33及び半導体膜32の間の静電容量とを実質的に等しくすることができる。また、絶縁膜14の材質と絶縁膜13の材質とが異なる場合は、ゲート絶縁膜14の容量膜厚とゲート絶縁膜13の容量膜厚とを同じにすることで、ゲート電極13及び半導体膜32の間の静電容量とゲート電極33及び半導体膜32の間の静電容量とを実質的に同じにすることができる。
次に、TFT20、30の閾値電圧を制御する目的で、絶縁膜14を介して、半導体層22、32の全面に不純物をイオン注入法又はイオンドーピング法によりドーピング(チャネルドーピング)する。チャネルドーピングに使用される不純物の例としては、TFT20及び/又は30をNチャネル型TFTとする場合は、ホウ素(B)等のIII族元素を用いることができ、TFT20及び/又は30をPチャネル型TFTとする場合は、リン(P)等のV族元素を用いることができる。また、大面積基板を処理する場合の不純物の添加方法としては、イオンドーピング法が好適である。また、注入エネルギーは、例えば、5〜80keV程度の範囲に設定する。更に、ドーズ量は、所望のVthに合わせて適宜設定することができるが、例えば、TFT20及び/又は30をNチャネル型TFTとする場合は、1×1012〜1×1014cm−2程度とし、TFT20及び/又は30をPチャネル型TFTとする場合は、1×1011〜5×1013cm−2程度とする。
次に、導電膜をスパッタ法により形成した後、フォトリソ工程により導電膜を所望の形状にパターニングすることによって、膜厚100〜500nm(好ましくは150〜300nm)のゲート電極23、33を形成する。このとき、ゲート電極23は遮光膜21と対向し、ゲート電極33は、ゲート電極31と対向するように配置される。ゲート電極23、33の材質としては、ゲート電極12と同様のものを用いることができる。
続いて、ゲート電極23、33を覆うように絶縁膜14上に膜厚20〜150nm(好ましくは30〜100nm)のキャップ膜を形成した後、ゲート電極23、33をマスクとして半導体層22、32に自己整合的にボロン(B)、リン(P)等の不純物をイオン注入法又はイオンドーピング法により40kV、5×1015〜1×1016cm−2の条件でドーピング(ソース・ドレイン用高濃度ドーピング)する。また、このときの半導体膜22、32のマスクされていない領域における不純物濃度は、1×1019〜1×1020cm−3程度とする。これにより、半導体膜22のゲート電極23に対向する領域と、半導体膜32のゲート電極33に対向する領域とを、自己整合的にチャネル領域として規定することができる。その後、半導体膜22、32の活性化工程を経て、半導体膜22、32のチャネル領域を除く領域に、ソース・ドレイン領域として機能する高濃度不純物領域が形成される。なお、ソース・ドレイン用高濃度ドーピングに使用される不純物の例としては、TFT20及び/又は30をNチャネル型TFTとする場合は、P等のV族元素を用いることができ、TFT20及び/又は30をPチャネル型TFTとする場合は、B等のIII族元素を用いることができる。また、半導体膜22、32の活性化工程としては、例えば、アニールオーブン等を用いて熱処理を行ってもよいし、エキシマレーザ等を照射してもよい。キャップ膜としては特に限定されず、例えば、プラズマCVD法又はスパッタ法によって形成されたシリコンを含む絶縁膜(例えばSiO2膜、SiN膜、SiNO膜)を用いることができる。
その後、層間絶縁膜、コンタクトホール、配線及び有機膜の形成工程をこの順に経て、実施形態1の半導体装置を作製することができる。層間絶縁膜としては、例えば、プラズマCVD法又はスパッタ法によって形成されたシリコンを含む絶縁膜(例えばSiO2膜、SiN膜、SiNO膜)を用いることができる。また、配線の材質としては、例えば、アルミニウム(Al)、銅(Cu)、銀(Ag)等の低抵抗金属、又は、これら低抵抗金属を主成分とする合金材料若しくは化合物材料を用いることができる。また、有機膜としては、例えば、スピンコート法によって形成された感光性アクリル樹脂を用いることができる。
以上説明したように、実施形態1の半導体装置によれば、遮光膜21を有する半導体素子であるTFT20においては、遮光膜21と半導体膜22との間に絶縁膜12、13が積層された厚い絶縁膜を配置し、高速駆動が可能な半導体素子である高速型のTFT30においては、ゲート電極31と半導体膜32との間に絶縁膜12を含まない薄い絶縁膜を配置することができる。その結果、TFT20、30の絶縁膜を形成する工程を別個に設けることなく、TFT20、30を同一基板上に容易に混載することができる。
また、このような半導体装置を表示装置に適用した場合、例えば、遮光膜を有する半導体素子を画素スイッチング素子用のTFT、高速駆動が可能な半導体素子をドライバ回路用のTFTとして利用することで、薄型化やコスト削減を実現することができるため、フルモノリシック型の液晶表示装置等の周辺回路一体型の表示装置に好適に用いることができる。更に、このような半導体装置を集積回路に適用することで、小型化、コスト削減、集積度の向上等を実現することができる。
以下、本実施形態の変形例について説明する。
遮光膜を有する半導体素子は、ボトムゲート型のTFTであってもよい。図3は、実施形態1の別の半導体装置に備えられた遮光膜を有する半導体素子を示す断面模式図である。なお、図1に示した半導体装置と同一の部材については同一の符号を付記し、説明を省略する。図3に示すように、遮光膜21を有する半導体素子が半導体膜22の上層にゲート電極を有しない形態であっても、導電性を有する遮光膜21をゲート電極とすることで、遮光膜21を備えるボトムゲート型TFTとしてTFT50を利用することができる。
高速駆動が可能な半導体素子は、ボトムゲート型のTFTであってもよい。図4は、実施形態1の別の半導体装置に備えられた高速駆動が可能な半導体素子を示す断面模式図である。なお、図1に示した半導体装置と同一の部材については同一の符号を付記し、説明を省略する。図4に示すように、高速駆動が可能な半導体素子が半導体膜32の上層にゲート電極を有しない形態であっても、図3に示した遮光膜21を有するボトムゲート型のTFT50と比較して高速駆動が可能なボトムゲート型TFTとしてTFT60を利用することができる。
遮光膜を有する半導体素子は、フォトダイオードであってもよい。図5は、実施形態1の別の半導体装置に備えられた遮光膜を有する半導体素子を示す断面模式図である。なお、図1に示した半導体装置と同一の部材については同一の符号を付記し、説明を省略する。
この場合、図5に示すように、絶縁膜13上に形成された半導体膜42は、p型半導体領域42aとn型半導体領域42cとでp型半導体領域42a及びn型半導体領域42cよりも不純物濃度が低い低不純物濃度領域42bを挟持したPIN構造を有する。このような構造を有する半導体膜42は、プレーナ型のフォトダイオード40として機能させることができる。また、フォトダイオード40の上層には、キャップ膜15、層間絶縁膜16、17が基板11側からこの順に形成される。更に、p型半導体領域42a及びn型半導体領域42cはコンタクトホールを介して配線18に電気的に接続されている。そして、配線18及び層間絶縁膜17を覆うように有機膜19が形成されている。図5に示すように、半導体膜42の下層には基板11側からの光43を遮光するための遮光膜41が配置されているため、フォトダイオード40は基板11とは逆側からの光44のみを検知することができる。
以下、フォトダイオード40の製造方法について説明する。
まず、基板11上に、導電膜をスパッタ法により形成した後、フォトリソ工程により導電膜を所望の形状にパターニングすることによって、膜厚70〜300nm(好ましくは100〜200nm)の遮光膜41を形成する。遮光膜41の材質としては、例えば、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)等の高融点金属、又は、これら高融点金属を主成分とする合金材料若しくは化合物材料を用いることができる。遮光膜41は基板11を平面視したときに少なくとも低不純物濃度領域42bと重なればよいが、基板11側からの光43をフォトダイオート40が検知することを確実に抑制するという観点からは、半導体膜42全体が遮光膜41と重なることが好ましい。
まず、基板11上に、導電膜をスパッタ法により形成した後、フォトリソ工程により導電膜を所望の形状にパターニングすることによって、膜厚70〜300nm(好ましくは100〜200nm)の遮光膜41を形成する。遮光膜41の材質としては、例えば、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)等の高融点金属、又は、これら高融点金属を主成分とする合金材料若しくは化合物材料を用いることができる。遮光膜41は基板11を平面視したときに少なくとも低不純物濃度領域42bと重なればよいが、基板11側からの光43をフォトダイオート40が検知することを確実に抑制するという観点からは、半導体膜42全体が遮光膜41と重なることが好ましい。
次に、上述の方法を用いて絶縁膜12、13を形成した後、島状の半導体膜42をパターン形成する。まず、スパッタ法、LPCVD(Low Pressure CVD)法又はプラズマCVD法によって非晶質半導体膜を成膜した後、エキシマレーザアニール法等で非晶質半導体膜を結晶化させることで多結晶半導体膜を形成する。その後、得られた多結晶半導体膜をフォトリソ工程により所望の形状にパターニングすることで、膜厚20〜100nm(好ましくは30〜70nm)の半導体膜42を形成することができる。なお、半導体膜42の材質としては特に限定されず、半導体膜22、32と同様のものを用いてもよいし、異なるものを用いてもよい。
次に、上述の方法を用いて半導体膜42上に絶縁膜14、キャップ膜15をこの順に形成した後、半導体膜42にp型半導体領域42a及びn型半導体領域42cを形成する。まず、p型半導体領域42aを形成しない領域の半導体膜42と重なる絶縁膜14上にフォトレジストを形成する。続いて、このフォトレジストをマスクとして、半導体膜42に自己整合的にボロン(B)等のIII族元素をイオン注入法又はイオンドーピング法によりドーピング(p型半導体領域用高濃度ドーピング)する。p型半導体領域用高濃度ドーピングは、上述したソース・ドレイン用高濃度ドーピングと同様の条件で行えばよい。また、半導体膜42のp型半導体領域用高濃度ドーピングが行われた領域における不純物濃度も、上述したソース・ドレイン用高濃度ドーピングが行われた領域の不純物濃度と同程度であればよい。次に、p型半導体領域用高濃度ドーピングに用いたフォトレジストを除去した後、n型半導体領域42cを形成しない領域の半導体膜42と重なる絶縁膜14上にフォトレジストを新たに形成する。続いて、このフォトレジストをマスクとして、半導体膜42に自己整合的にリン(P)等の第V族元素をイオン注入法又はイオンドーピング法によりドーピング(n型半導体領域用高濃度ドーピング)する。n型半導体領域用高濃度ドーピングは、上述したソース・ドレイン用高濃度ドーピングと同様の条件で行えばよい。また、半導体膜42のn型半導体領域用高濃度ドーピングが行われた領域における不純物濃度も、上述したソース・ドレイン用高濃度ドーピングが行われた領域の不純物濃度と同程度であればよい。その後、n型半導体領域用高濃度ドーピングで用いたフォトレジストを除去した後、上述した半導体膜22、32の活性化と同様の条件で半導体膜42を活性化することで、半導体膜42にp型半導体領域42aとn型半導体領域42cとが形成される。これにより、p型半導体領域用高濃度ドーピング及びn型半導体領域用高濃度ドーピングが行われていない領域の半導体膜42を低不純物濃度領域42bとして規定することができる。このように、p型半導体領域用高濃度ドーピング及びn型半導体領域用高濃度ドーピングをソース・ドレイン用高濃度ドーピングと同様の条件で行うとともに、半導体膜42の活性化を半導体膜22、32の活性化と同様の条件で行うことで、製造工程の複雑化を抑制し、フォトダイオード40を備える半導体装置の生産性を高めることができる。なお、低不純物濃度領域42bは、p型半導体領域42a及びn型半導体領域42cよりも不純物濃度が低い領域であればよく、不純物がドーピングされていない領域であってもよいし、上述したチャネルドーピングと同程度のドーピングが行われた領域であってもよい。低不純物濃度領域42bを上述したチャネルドーピングと同程度のドーピングが行われた領域とする場合には、キャップ膜15を形成する工程までを上述したTFT20、30の製造工程と共通で行うことが可能となるため、製造工程の複雑化をより抑制し、フォトダイオード40を備える半導体装置の生産性をより高めることができる。なお、低不純物濃度領域42bは、不純物を含まない真性半導体領域であってもよい。
その後、上述したように層間絶縁膜16、17、コンタクトホール、配線18及び有機膜19の形成工程をこの順に経て、実施形態1の別の半導体装置を作製することができる。
以上説明したように、実施形態1の別の半導体装置によれば、遮光膜41を有する半導体素子であるフォトダイオード40においては、遮光膜41と半導体膜42との間に絶縁膜12、13が積層された厚い絶縁膜を配置することができるため、遮光膜41及び半導体膜42の間隔を容易に大きくすることができる。したがって、図1で示したTFT30等の高速駆動が可能な半導体素子と組み合わせることにより、遮光膜41を備える半導体素子であるフォトダイオード40と高速駆動が可能な半導体素子とを同一基板上に容易に混載することができる。
以上、実施形態1として、基板11上に遮光膜を有する半導体素子と高速駆動が可能な半導体素子とを混載する形態について説明したが、本発明はこれに限定されず、別の半導体素子を更に混載してもよい。図6は、実施形態1の別の半導体装置に備えられた別の半導体素子を示す断面模式図である。なお、図1に示した半導体装置と同一の部材については同一の符号を付記し、説明を省略する。図6に示すように、実施形態1の半導体装置は、絶縁膜13上に半導体膜52を形成し、絶縁膜14上にゲート電極53を形成することで、一般的なトップゲート型TFTであるTFT70を更に混載することができる。
11、121、131:基板
12、13、14、123、125、133、135:絶縁膜
15:キャップ膜
16、17:層間絶縁膜
18:配線
19:有機膜
20、30、50、60、70、120、130:TFT
21、41、122:遮光膜
22、32、42、52、124、134:半導体膜
23、31、33、53、126、132、136:ゲート電極
40:フォトダイオード
42a:p型半導体領域
42b:低不純物濃度領域
42c:n型半導体領域
43、44:光
12、13、14、123、125、133、135:絶縁膜
15:キャップ膜
16、17:層間絶縁膜
18:配線
19:有機膜
20、30、50、60、70、120、130:TFT
21、41、122:遮光膜
22、32、42、52、124、134:半導体膜
23、31、33、53、126、132、136:ゲート電極
40:フォトダイオード
42a:p型半導体領域
42b:低不純物濃度領域
42c:n型半導体領域
43、44:光
Claims (11)
- 基板と、該基板上に並設された第一半導体素子及び第二半導体素子とを備える半導体装置であって、
該第一半導体素子は、第一半導体膜と、該第一半導体膜よりも該基板側に配置された遮光膜とを有し、
該第二半導体素子は、第二半導体膜と、該第二半導体膜よりも該基板側に配置された第一ゲート電極とを有し、
該半導体装置は、該遮光膜及び該第一半導体膜の間に介在し、かつ該第一ゲート電極及び該第二半導体膜の間に介在しない第一絶縁膜と、該遮光膜及び該第一半導体膜の間に介在し、かつ該第一ゲート電極及び該第二半導体膜の間に介在する第二絶縁膜とを有することを特徴とする半導体装置。 - 前記遮光膜の膜厚は、前記第一ゲート電極の膜厚より大きいことを特徴とする請求項1記載の半導体装置。
- 前記遮光膜は、導電性を有することを特徴とする請求項1又は2記載の半導体装置。
- 前記第一半導体素子は、前記第一半導体膜の前記基板とは反対側に設けられた第二ゲート電極と、前記第一半導体膜及び該第二ゲート電極の間に介在する第三絶縁膜とを更に有することを特徴とする請求項1〜3のいずれかに記載の半導体装置。
- 前記第一半導体膜は、PIN構造を有することを特徴とする請求項1〜3のいずれかに記載の半導体装置。
- 前記第二半導体素子は、前記第二半導体膜の前記基板とは反対側に設けられた第三ゲート電極と、前記第二半導体膜及び該第三ゲート電極の間に介在する第四絶縁膜とを更に有することを特徴とする請求項1〜5のいずれかに記載の半導体装置。
- 前記第一半導体素子は、前記第一半導体膜の前記基板とは反対側に設けられた第二ゲート電極を更に有し、
前記第二半導体素子は、前記第二半導体膜の前記基板とは反対側に設けられた第三ゲート電極を更に有し、
前記半導体装置は、前記第一半導体膜及び該第二ゲート電極の間に介在し、かつ前記第二半導体膜及び該第三ゲート電極の間に介在する第五絶縁膜を更に有することを特徴とする請求項1〜3のいずれかに記載の半導体装置。 - 前記第一ゲート電極及び前記第二半導体膜の間の静電容量は、前記第三ゲート電極及び前記第二半導体膜の間の静電容量と実質的に等しいことを特徴とする請求項6又は7記載の半導体装置。
- 前記遮光膜は、金属材料を含むことを特徴とする請求項1〜8のいずれかに記載の半導体装置。
- 請求項1〜9のいずれかに記載の半導体装置を備えることを特徴とする表示装置。
- 請求項1〜9のいずれかに記載の半導体装置を備えることを特徴とする集積回路。
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JP2012231138A (ja) * | 2011-04-25 | 2012-11-22 | Samsung Electronics Co Ltd | 光センシング装置及びその駆動方法 |
JP2021090065A (ja) * | 2015-08-04 | 2021-06-10 | 株式会社半導体エネルギー研究所 | 半導体装置および電子機器 |
-
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- 2008-05-09 JP JP2008123412A patent/JP2009272534A/ja active Pending
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