WO2013137045A1 - 半導体装置およびその製造方法 - Google Patents

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semiconductor
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宮本　忠芳
一篤 伊東
光伸 宮本
泰 高丸
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シャープ株式会社
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Definitions

  • the present invention relates to a semiconductor device formed using an oxide semiconductor and a manufacturing method thereof, and more particularly to an active matrix substrate of a liquid crystal display device or an organic EL display device and a manufacturing method thereof.
  • the semiconductor device includes an active matrix substrate and a display device including the active matrix substrate.
  • An active matrix substrate used for a liquid crystal display device or the like includes a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • TFT thin film transistor
  • An active matrix substrate including TFTs as switching elements is called a TFT substrate.
  • amorphous silicon TFT amorphous silicon film as an active layer
  • polycrystalline silicon TFT amorphous silicon film as an active layer
  • oxide semiconductor TFT in place of amorphous silicon or polycrystalline silicon as a material for the active layer of a TFT.
  • a TFT is referred to as an “oxide semiconductor TFT”.
  • An oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • the oxide semiconductor film can be formed by a simpler process than the polycrystalline silicon film.
  • Patent Document 1 discloses a method for manufacturing a TFT substrate including an oxide semiconductor TFT. According to the manufacturing method described in Patent Document 1, the number of manufacturing steps of the TFT substrate can be reduced by forming the pixel electrode by reducing the resistance of part of the oxide semiconductor film.
  • the pixel aperture ratio refers to an area ratio of pixels occupying the display region (for example, a region that transmits light contributing to display in a transmissive liquid crystal display device), and is simply referred to as “aperture ratio” below.
  • a small-sized transmissive liquid crystal display device for mobile use has a small display area. Therefore, the area of each pixel is naturally small, and the aperture ratio is significantly reduced due to high definition. Moreover, when the aperture ratio of a liquid crystal display device for mobile use decreases, it is necessary to increase the luminance of the backlight in order to obtain a desired luminance, which causes a problem of increasing power consumption.
  • the area occupied by an element formed of an opaque material such as a TFT and an auxiliary capacitor provided for each pixel may be reduced, but the TFT and the auxiliary capacitor naturally have their functions.
  • the TFT can be reduced in size as compared with the case where an amorphous silicon TFT is used.
  • the auxiliary capacitor is a capacitor provided in parallel with the liquid crystal capacitor in order to hold a voltage applied to the liquid crystal layer of the pixel (electrically referred to as “liquid crystal capacitor”). In general, at least a part of the auxiliary capacitor is formed so as to overlap with the pixel.
  • the embodiment of the present invention is a semiconductor device that can be manufactured by a simple process and that can realize a display device that has higher definition, a higher aperture ratio, and sufficient reliability than the conventional one, and a method for manufacturing the same.
  • the main purpose is to provide
  • a semiconductor device includes a substrate, a gate electrode formed on the substrate, a gate insulating layer formed on the gate electrode, and the gate insulating layer.
  • the drain electrode is in contact with the first conductor region, and when viewed from the normal direction of the substrate, the end portion of the protective layer is the end of the drain electrode.
  • Department, front Substantially aligned with the end of the end or the gate electrode of the source electrode, at least a portion of the boundary between the semiconductor region of the first conductive region is substantially aligned with the end portion of the protective layer.
  • the semiconductor region when viewed from the normal direction of the substrate, is arranged inside the outline of the gate electrode.
  • the oxide layer further includes a second conductor region located on a side of the semiconductor region opposite to the first conductor region, and the drain electrode is formed of the oxide layer.
  • the upper surface of the first conductor region is in contact with the source electrode
  • the upper surface of the oxide layer is in contact with the upper surface of the second conductor region
  • the transparent electrode is on the oxide layer.
  • the end portion of the protective layer is substantially aligned with the end portion of the gate electrode when viewed from the normal direction of the substrate, and the semiconductor region and the first and first electrodes At least a part of the boundary with the two conductor regions is substantially aligned with the end of the protective layer.
  • the semiconductor region when viewed from the normal direction of the substrate, is disposed inside a contour of a region overlapping with at least one of the gate electrode, the source electrode, and the drain electrode.
  • the source electrode and the drain electrode are formed between the gate insulating layer and the oxide layer, and the semiconductor region of the oxide layer has an upper surface of the source electrode and the drain electrode. It is in contact with the upper surface, and when viewed from the normal direction of the substrate, at least a part of the boundary between the semiconductor region and the first conductor region is substantially aligned with the end portion of the drain electrode.
  • the transparent electrode is an upper transparent electrode disposed on the oxide layer via the dielectric layer.
  • the transparent electrode is a lower transparent electrode disposed between the oxide layer and the substrate, and the dielectric layer includes at least a part of the gate insulating layer.
  • the semiconductor device further includes a source-drain connection portion, and the source-drain connection portion is formed of a gate connection layer formed of the same conductive film as the gate electrode, and formed of the same conductive film as the source electrode.
  • the semiconductor device further includes a source-drain connection portion, and the source-drain connection portion is formed of a gate connection layer formed of the same conductive film as the gate electrode, and formed of the same conductive film as the source electrode.
  • a source connection layer, and the source connection layer is in contact with the gate connection layer in an opening provided in the gate insulating layer.
  • the oxide layer contains In, Ga, and Zn.
  • a method of manufacturing a semiconductor device includes: (A) preparing a substrate on which a gate electrode and a gate insulating layer are formed; and (B) an oxide semiconductor layer on the gate insulating layer. And (C) forming a low-resistance mask for covering a portion of the oxide semiconductor layer located above the gate electrode on the oxide semiconductor layer, A step (C1) of forming a resist film on the oxide semiconductor layer, and a step of forming a resist layer by exposing the resist film from the surface opposite to the surface of the substrate using the gate electrode as a mask And (D) forming a first conductor region by reducing the resistance of a portion of the oxide semiconductor layer that is not covered with the mask for reducing resistance, and forming the first conductive region.
  • Low resistance among physical semiconductor layers By forming a semiconductor region has not been part is comprises a step of forming an oxide layer including a semiconductor region and the first conductor region.
  • the manufacturing method includes a step (E) of forming source and drain electrodes so as to contact an upper surface of the oxide layer, a dielectric layer is formed on the oxide layer, and The method further includes a step (F) of forming an upper transparent electrode so as to overlap at least a part of the first conductor region with the dielectric layer interposed therebetween.
  • the step (C) includes a step of forming a protective film on the oxide semiconductor layer before the step (C1), and the resist layer is formed in the step (C2).
  • the method further includes a step of forming on the protective film and, after the step (C2), patterning the protective film using the resist layer as a mask, and forming a protective layer as the mask for reducing resistance.
  • a method of manufacturing a semiconductor device includes: (a) a step of preparing a substrate on which a gate electrode and a gate insulating layer are formed; and (b) a source and a drain on the gate insulating layer. Forming an electrode; (c) forming an oxide semiconductor layer covering the source and drain electrodes; and (d) at least the gate electrode of the oxide semiconductor layer on the oxide semiconductor layer.
  • Forming a low-resistance mask for covering a portion located on the substrate the step (d1) of forming a resist film on the oxide semiconductor layer; A step (d2) of exposing the resist film to form a resist layer by using the gate electrode as a mask from the surface; and (e) a mass for reducing resistance in the oxide semiconductor layer.
  • the first conductor region is formed by reducing the resistance of the portion not covered with the semiconductor region, and the semiconductor region is formed in the portion of the oxide semiconductor layer that has not been reduced in resistance. Forming an oxide layer including a conductor region.
  • a dielectric layer is formed so as to contact an upper surface of the oxide layer, and then an upper transparent electrode is overlapped with at least a part of the first conductor region via the dielectric layer. It further includes the step (f) of forming.
  • the manufacturing method further includes a step of forming a lower transparent electrode on the substrate before the step (b), and in the step (e), the first conductor region is formed. Is disposed so as to overlap the lower transparent electrode through at least a part of the gate insulating layer.
  • the step (d) includes a step of forming a protective film on the oxide semiconductor layer before the step (d1), and the resist layer is formed in the step (d2).
  • the method further includes a step of forming on the protective film and, after the step (d2), patterning the protective film using the resist layer as a mask to form a protective layer as the mask for reducing resistance.
  • the oxide semiconductor layer contains In, Ga, and Zn.
  • a TFT substrate that can be manufactured by a simple process and that can realize a display device with higher definition and a higher aperture ratio than the conventional one, and a manufacturing method thereof.
  • FIG. 1 is a schematic plan view of the TFT substrate 100A of the first embodiment according to the present invention, and (b) and (c) are respectively a line AA ′ and a line CC in (a). It is a typical sectional view of TFT substrate 100A along line '.
  • FIGS. 7A to 7E are schematic process cross-sectional views for explaining a manufacturing process of the TFT substrate 100A, and are cross sections taken along lines AA ′ and CC ′ in FIG. The structure is shown.
  • (A) to (e) are schematic process cross-sectional views for explaining a manufacturing process of the TFT substrate 100A, and show cross-sectional structures taken along lines AA ′ and CC ′ in FIG. Show.
  • FIGS. 5A to 5D are schematic process cross-sectional views for explaining a manufacturing process of the TFT substrate 100B, and are cross sections taken along lines AA ′ and CC ′ in FIG. The structure is shown.
  • FIGS. 5A to 5D are schematic process cross-sectional views for explaining a manufacturing process of the TFT substrate 100B, and are cross sections taken along lines AA ′ and CC ′ in FIG. The structure is shown.
  • FIGS. 5A to 5D are schematic process cross-sectional views for explaining a manufacturing process of the TFT substrate 100B, and are cross sections taken along lines AA ′ and CC ′ in FIG. The structure is shown.
  • (A) is a schematic plan view of a TFT substrate 100C according to a third embodiment of the present invention, and (b) and (c) are respectively a line AA ′ and a line CC in (a). It is a typical sectional view of TFT substrate 100C along line '.
  • FIGS. 8A to 8F are schematic process cross-sectional views for explaining a manufacturing process of the TFT substrate 100C, and are cross sections taken along lines AA ′ and CC ′ in FIG. The structure is shown.
  • FIGS. 8A to 8F are schematic process cross-sectional views for explaining a manufacturing process of another TFT substrate of the third embodiment, and are taken along lines AA ′ and C— in FIG.
  • a cross-sectional structure along line C ′ is shown.
  • (A) is a graph showing a gate voltage-drain current curve of an oxide semiconductor TFT having a configuration in which an oxide insulating layer is formed in contact with the oxide semiconductor layer, and (b) is an oxide semiconductor layer.
  • FIG. 5 is a graph showing a gate voltage-drain current curve of an oxide semiconductor TFT having a configuration in which a reduction insulating layer is formed in contact with the electrode. It is sectional drawing which illustrates the other TFT substrate of 1st Embodiment.
  • the semiconductor device of this embodiment includes a thin film transistor (oxide semiconductor TFT) having an active layer made of an oxide semiconductor.
  • the semiconductor device of this embodiment should just be provided with the oxide semiconductor TFT, and includes an active matrix substrate, various display apparatuses, an electronic device, etc. widely.
  • a semiconductor device according to an embodiment of the present invention will be described by taking an oxide semiconductor TFT used for a liquid crystal display device as an example.
  • FIG. 1A is a schematic plan view of the TFT substrate 100A according to the present embodiment
  • FIG. 1B is a cross-sectional view taken along the line AA ′ of the TFT substrate 100A shown in FIG. It is.
  • FIG. 1C is a cross-sectional view showing a source-gate connection portion in the TFT substrate 100A.
  • the TFT substrate 100A includes a substrate 1, a gate electrode 3 formed on the substrate 1, a gate insulating layer 4 formed on the gate electrode 3, and an oxide layer formed on the gate insulating layer 4. 50.
  • the gate insulating layer 4 has a laminated structure including a lower insulating layer 4a and an upper insulating layer 4b.
  • the oxide layer 50 includes a semiconductor region 51 and conductor regions 55 and 56.
  • the semiconductor region 51 is disposed so that at least a part thereof overlaps the gate electrode 3 with the gate insulating layer 4 interposed therebetween, and functions as an active layer of the TFT.
  • the conductor regions 55 and 56 are in contact with the semiconductor region 51.
  • the conductor region 55 is located on the drain side of the semiconductor region 51, and the conductor region 56 is located on the source side of the semiconductor region 51.
  • a protective layer 8 b is provided on the oxide layer 50 so as to be in contact with the upper surface of the semiconductor region 51.
  • a source electrode 6s and a drain electrode 6d are formed on the oxide layer 50 and the protective layer 8b.
  • the source electrode 6 s is in contact with at least a part of the upper surface of the conductor region 56.
  • the drain electrode 6 d is in contact with at least a part of the upper surface of the conductor region 55. Accordingly, the source and drain electrodes 6s and 6d are electrically connected to the semiconductor region 51 via the conductor regions 55 and 56.
  • the conductor regions 55 and 56 function as a drain (contact) region and a source (contact) region, respectively.
  • the conductor region 55 functions as a drain region and can also function as a transparent electrode (for example, a pixel electrode).
  • An upper insulating layer (passivation film) 11 is formed on the source electrode 6s and the drain electrode 6d.
  • An upper transparent electrode 9 is formed on the upper insulating layer 11. At least a part of the upper transparent electrode 9 overlaps with the conductor region 55 through the upper insulating layer 11 to constitute an auxiliary capacitance.
  • the conductor region 55 in the oxide layer 50 is a region having a lower electrical resistance than the semiconductor region 51.
  • the electric resistance of the conductor region 55 is, for example, 100 k ⁇ / ⁇ or less, preferably 10 k ⁇ / ⁇ or less.
  • the conductor region 55 can be formed by, for example, partially reducing the resistance of the oxide semiconductor film. Depending on the processing method for reducing the resistance, for example, the conductor region 55 may contain impurities (for example, boron) at a higher concentration than the semiconductor region 51.
  • the TFT substrate 100A may further include a source-gate connection portion for connecting a part of the source wiring layer and a part of the gate wiring layer.
  • the source-gate connection portion includes a gate connection layer 31 formed of the same conductive layer as the gate electrode 3 (hereinafter referred to as “gate wiring layer”), and a source electrode 6s.
  • the source connection layer 32 and the gate connection layer 31 are electrically connected by a transparent connection layer 33.
  • the gate insulating layer 4 is extended on the gate connection layer 31.
  • a protective layer 8 c is provided on the gate insulating layer 4.
  • the protective layer 8c is formed from the same protective film as the protective layer 8b.
  • the protective layer 8 c is covered with the source connection layer 32 and the upper insulating layer 11.
  • the transparent connection layer 33 is disposed so as to be in contact with the gate connection layer 31 in the openings provided in the upper insulating layer 11, the source connection layer 32, the protective layer 8 b, and the gate insulating layer 4.
  • the TFT substrate 100A of the present embodiment has the above configuration, the following effects can be obtained.
  • the resistance of the oxide layer 50 is partially reduced to form, for example, a conductor region 55 to be a pixel electrode, and a semiconductor region 51 to be an active layer of the TFT can be formed from a portion remaining as a semiconductor.
  • the manufacturing process can be simplified.
  • the TFT substrate 100A can have a higher aperture ratio than a TFT substrate including an auxiliary capacitor having an opaque electrode formed using a metal film (gate metal layer or source metal layer) as in the prior art. Further, since the aperture ratio is not lowered by the auxiliary capacitor, there is an advantage that the capacity value of the auxiliary capacitor (the area of the auxiliary capacitor) can be increased as necessary.
  • the upper transparent electrode 9 may be formed so as to cover substantially the entire pixel (excluding the region where the TFT is formed).
  • a mask (also referred to as a low-resistance process mask) used when performing a resistance reduction process on the oxide layer 50 is formed by a self-alignment process. Specifically, the resist film formed on the oxide layer 50 is exposed from the back surface side of the substrate 1 (back surface exposure). At this time, since the gate electrode 3 functions as a mask, a predetermined region of the resist film is not exposed. As a result, a resist layer covering a part of the oxide layer 50 is formed. This resist layer may be used as a mask for reducing resistance. Alternatively, an insulating layer (for example, the protective layer 8b) patterned using the resist layer as an etching mask may be used as the resistance reduction processing mask.
  • the protective layer 8b that covers the channel portion of the oxide layer 50 is formed using backside exposure. Using this as a mask, the resistance of the oxide layer 50 is reduced to form the conductor regions 55 and 56 in a part of the oxide layer 50. Therefore, when viewed from the normal direction of the substrate 1, the portion of the oxide layer 50 that does not overlap with the gate electrode 3 is reduced in resistance to become the conductor region 55, and the overlapping portion remains as the semiconductor region 51. Thereby, the number of manufacturing steps and manufacturing costs can be reduced, and the yield can be improved.
  • the end portion of the protective layer 8b is substantially aligned with the end portion of the gate electrode 3 when viewed from the normal direction of the substrate 1. Further, at least a part of the boundary between the semiconductor region 51 and the conductor regions 55 and 56 is substantially aligned with the end portion of the protective layer 8b.
  • substantially align means that the end of the protective layer 8b is located outside or inside (for example, overetching) from the end of the gate electrode 3 used as an etching mask depending on the etching conditions. Including cases.
  • the boundary between the semiconductor region 51 and the conductor regions 55 and 56 is located inside the end portions of the protective layer 8 b and the gate electrode 3 due to diffusion of impurities contained in the conductor region 55. Including.
  • the outline of the semiconductor region 51 is located inside the outline of the gate electrode 3.
  • the semiconductor region 51 is disposed inside the outline of the gate electrode 3. “Arranged inside” includes not only the case where the end portion of the semiconductor region 51 is inside the end portion of the gate electrode 3, but also the case where it is aligned with the end portion of the gate electrode 3.
  • Patent Document 1 discloses that a pixel electrode is formed by reducing the resistance of part of an oxide semiconductor film.
  • the method disclosed in Patent Document 1 can cause the following problems.
  • the oxide layer and the source wiring layer are patterned using a halftone exposure technique.
  • the source wiring layer and the oxide layer cannot be processed independently.
  • the data signal line (source wiring) formed in the display area of the display device, the routing wiring around the display area, the terminal connection portion, and the like have a stacked structure of an oxide layer and a source wiring layer.
  • the oxide layer and the source wiring layer are in close contact with each other due to the effect of heat applied during the manufacturing process (substrate heating during intentional annealing or film formation). And the separation tends to occur at these interfaces.
  • the source wiring layer and the oxide layer are separated from each other without increasing the number of masks used in the manufacturing process. It is possible to pattern independently using the mask. Therefore, the lead wiring, the terminal connection portion, and the like can be formed only by the source wiring layer instead of the stacked structure of the source wiring layer and the oxide layer, and the occurrence of the peeling as described above can be suppressed.
  • the pixel TFT it is easy to integrally form a peripheral circuit on the substrate.
  • the substrate 1 is typically a transparent substrate, for example, a glass substrate.
  • a plastic substrate can also be used.
  • the plastic substrate includes a substrate formed of a thermosetting resin or a thermoplastic resin, and a composite substrate of these resins and inorganic fibers (for example, glass fibers or glass fiber nonwoven fabrics).
  • the heat-resistant resin material include polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), acrylic resin, and polyimide resin.
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyethersulfone
  • acrylic resin acrylic resin
  • polyimide resin polyimide resin
  • the gate electrode 3 is electrically connected to the gate wiring 3 '.
  • the gate electrode 3 and the gate wiring 3 ′ have a laminated structure in which an upper layer is a W (tungsten) layer and a lower layer is a TaN (tantalum nitride) layer.
  • the gate electrode 3 and the gate wiring 3 ′ may have a laminated structure formed of Mo (molybdenum) / Al (aluminum) / Mo, and have a single-layer structure, a two-layer structure, and a laminate of four or more layers. It may have a structure.
  • the gate electrode 3 is made of an element selected from Cu (copper), Al, Cr (chromium), Ta (tantalum), Ti (titanium), Mo and W, or an alloy or metal nitride containing these elements as components. It may be formed from an object.
  • the thickness of the gate electrode 3 is about 50 nm or more and 600 nm or less (in this embodiment, the thickness of the gate electrode 3 is about 420 nm).
  • Examples of the gate insulating layer 4 include SiO 2 (silicon oxide), SiN x (silicon nitride), SiO x N y (silicon oxynitride, x> y), SiN x O y (silicon nitride oxide, x> y), A single layer or a stack formed from Al 2 O 3 (aluminum oxide) or tantalum oxide (Ta 2 O 5 ) can be used.
  • the thickness of the gate insulating layer 4 is, for example, about 50 nm to 600 nm.
  • the insulating layer 4a is preferably formed of SiN x or SiN x O y (silicon nitride oxide, x> y).
  • the insulating layer 4b is preferably formed from SiO 2 or SiO x N y (silicon oxynitride, x> y) from the viewpoint of preventing deterioration of the semiconductor characteristics of the semiconductor region 51.
  • the gate insulating layer 4 is preferably formed using a rare gas such as Ar (argon).
  • the gate insulating layer 4 in this embodiment includes an insulating layer 4a and an insulating layer 4b.
  • the layer in direct contact with the semiconductor region 51 of the oxide layer 50 (here, the insulating layer 4 b) preferably includes an oxide insulating layer.
  • the insulating layer 4b is, for example, a SiO 2 (silicon oxide) layer.
  • the insulating layer 4a is, for example, a SiN x (silicon nitride) layer.
  • the thickness of the insulating layer 4a is about 325 nm
  • the thickness of the insulating layer 4b is about 50 nm
  • the thickness of the gate insulating layer 4 is about 375 nm.
  • the oxide layer 50 may contain In, Ga, and Zn.
  • an In—Ga—Zn—O-based oxide may be included.
  • an In—Ga—Zn—O-based oxide film containing In, Ga, and Zn at a ratio of 1: 1: 1 is used.
  • the semiconductor region 51 serving as a channel region of the TFT is an In—Ga—Zn—O-based semiconductor region.
  • an In—Ga—Zn—O-based oxide that exhibits semiconductor characteristics is abbreviated as an In—Ga—Zn—O-based semiconductor.
  • a TFT having an In—Ga—Zn—O-based semiconductor region as an active layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than 100 times that of an a-Si TFT). Therefore, it is suitably used as a driving TFT and a pixel TFT.
  • the oxide layer 50 is formed of, for example, a Zn—O-based (ZnO) film, an In—Zn—O-based (IZO (registered trademark)) film, or a Zn—Ti—O film instead of the In—Ga—Zn—O-based oxide.
  • ZTO Zn—O-based film, an In—Zn—O-based (IZO (registered trademark)) film, or a Zn—Ti—O film instead of the In—Ga—Zn—O-based oxide.
  • ZTO ZTO film, Cd—Ge—O film, Cd—Pb—O film, CdO (cadmium oxide), Mg—Zn—O film, In—Sn—Zn—O oxide (for example, In 2 O 3 —SnO 2 —ZnO), an In—Ga—Sn—O-based oxide, or the like may be included.
  • an amorphous ZnO film to which one or a plurality of impurity elements among Group 1 element, Group 13 element, Group 14 element, Group 15 element and Group 17 element is added.
  • a state, a polycrystalline state, a microcrystalline state in which an amorphous state and a polycrystalline state are mixed, or a state in which no impurity element is added can be used.
  • an amorphous oxide film is preferably used. This is because it can be manufactured at a low temperature and high mobility can be realized.
  • the thickness of the oxide layer 50 is, for example, not less than about 30 nm and not more than 100 nm (for example, about 50 nm).
  • the oxide layer 50 in the present embodiment includes a high resistance portion that functions as a semiconductor and a low resistance portion that has a lower electrical resistance than the high resistance portion.
  • the high resistance portion includes a semiconductor region 51
  • the low resistance portion includes conductor regions 55 and 56.
  • Such an oxide layer 50 can be formed by reducing the resistance of part of the oxide semiconductor film.
  • the low resistance portion may contain p-type impurities (for example, B (boron)) or n-type impurities (for example, P (phosphorus)) at a higher concentration than the high resistance portion. is there.
  • the electric resistance of the low resistance portion is, for example, 100 k ⁇ / ⁇ or less, preferably 10 k ⁇ / ⁇ or less.
  • the source wiring layer (including the source electrode 6s and the drain electrode 6d here) may have a laminated structure formed of Ti / Al / Ti.
  • the source wiring layer may have a laminated structure formed of Mo / Al / Mo, and may have a single layer structure, a two-layer structure, or a laminated structure of four or more layers. Further, it may be formed of an element selected from Al, Cr, Ta, Ti, Mo and W, or an alloy or metal nitride containing these elements as components.
  • the thickness of the source wiring layer is, for example, not less than 50 nm and not more than 600 nm (for example, about 350 nm).
  • the protective layer 8b is preferably formed of an insulating oxide such as SiO 2 .
  • the protective layer 8b can be formed of, for example, SiON (silicon oxynitride, silicon nitride oxide), Al 2 O 3 or Ta 2 O 5 .
  • the thickness of the protective layer 8b is, for example, about 50 nm to 300 nm (in this embodiment, the thickness of the protective layer 8b is about 150 nm).
  • the upper insulating layer 11 is a dielectric layer.
  • the dielectric layer includes, for example, SiN x .
  • it is formed from SiO x N y (silicon oxynitride, x> y), SiN x O y (silicon nitride oxide, x> y), Al 2 O 3 (aluminum oxide) or Ta 2 O 5 (tantalum oxide).
  • the thickness of the dielectric layer is, for example, about 100 nm to 500 nm (for example, about 200 nm).
  • the upper insulating layer 11 may have a stacked structure.
  • the upper transparent electrode 9 is formed of a transparent conductive film (for example, ITO or IZO film).
  • the thickness of the upper transparent electrode 9 is, for example, 20 nm or more and 200 nm or less (in the present embodiment, the thickness of the upper transparent electrode 9 is about 100 nm).
  • FIGS. 2A to 2F and FIGS. 3A to 3C are schematic process cross-sectional views for explaining an example of a manufacturing method of the TFT substrate 100A.
  • a cross-sectional structure of a part of a display region including a TFT and a source-gate connection portion is illustrated.
  • the gate electrode 3 and the gate connection layer 31 are formed on the substrate 1.
  • the gate insulating layer 4 is formed so as to cover the gate electrode 3 and the gate connection layer 31 by, for example, a CVD (Chemical Vapor deposition) method.
  • an oxide semiconductor film 50 ′ is formed on the gate insulating layer 4.
  • a transparent insulating substrate such as a glass substrate
  • the gate electrode 3 and the gate connection layer 31 can be formed by forming a conductive film on the substrate 1 by sputtering and then patterning the conductive film by photolithography using a first photomask (not shown).
  • a laminated film having a two-layer structure having a TaN film (thickness: about 50 nm) and a W film (thickness: about 370 nm) in this order from the substrate 1 side is used as the conductive film.
  • a single layer film such as Ti, Mo, Ta, W, Cu, Al, or Cr, a laminated film including them, an alloy film, or a metal nitride film thereof may be used.
  • the gate insulating layer 4 is, for example SiO 2, SiN x, SiO x N y ( silicon oxynitride, x> y), SiNxOy (silicon nitride oxide, x> y), it is formed from Al 2 O 3 or Ta 2 O 5 obtain.
  • the gate insulating layer 4 having a two-layer structure including the insulating layer 4a and the insulating layer 4b is formed.
  • a SiN x film may be formed as the insulating layer 4a
  • a SiO 2 film may be formed as the insulating layer 4b.
  • the oxide semiconductor film 50 ′ is formed on the gate insulating layer 4 by sputtering, for example.
  • the oxide semiconductor film 50 ′ may contain In, Ga, and Zn.
  • an In—Ga—Zn—O-based semiconductor may be included.
  • the oxide semiconductor material included in the oxide semiconductor film 50 ′ is not limited to an In—Ga—Zn—O-based semiconductor, for example, a Zn—O-based semiconductor (ZnO) or an In—Zn—O-based semiconductor (IZO (registered) Trademark)), Zn—Ti—O based semiconductor (ZTO), Cd—Ge—O based semiconductor, Cd—Pb—O based semiconductor, CdO (cadmium oxide), Mg—Zn—O based semiconductor, In—Sn—Zn It may be a —O-based semiconductor (eg, In 2 O 3 —SnO 2 —ZnO), an In—Ga—Sn—O-based semiconductor, or the like.
  • the thickness of the oxide semiconductor film 50 ′ may be, for example, not less than about 30 nm and not more than about 100 nm.
  • an In—Ga—Zn—O-based semiconductor film thickness: for example, about 50 nm is used as the oxide semiconductor film 50 ′.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • Such a crystal structure of an In—Ga—Zn—O-based semiconductor is disclosed in, for example, Japanese Patent Laid-Open No. 2012-134475.
  • the entire disclosure of Japanese Patent Application Laid-Open No. 2012-134475 is incorporated herein by reference.
  • the oxide semiconductor film 50 ′ is made of an amorphous ZnO film to which one or more impurity elements of Group 1 element, Group 13 element, Group 14 element, Group 15 element, and Group 17 element are added.
  • Amorphous) state, a polycrystalline state, a microcrystalline state in which an amorphous state and a polycrystalline state are mixed, or a state in which no impurity element is added may be included.
  • an amorphous oxide semiconductor film is used as the oxide semiconductor film 50 ′, it can be manufactured at low temperature and high mobility can be realized.
  • the oxide semiconductor film 50 ′ is patterned using a second photomask (not illustrated) to obtain the oxide layer 50.
  • a protective film 8b ′ is formed so as to cover the oxide layer 50.
  • a SiO 2 film thickness: 150 nm is used as the protective film 8b ′.
  • a resist film 111 ' is formed on the protective film 8b'.
  • the gate electrode 3 and the gate connection layer 31 function as a mask to obtain resist layers 111 a and 111 b as shown in FIG.
  • the protective film 8b ' is etched using the resist layers 111a and 111b as an etching mask.
  • the protective layer 8b covering the portion of the oxide layer 50 that becomes the channel region and the protective layer 8c located at the source-gate connection are obtained.
  • the oxide layer 50 is subjected to a resistance reduction process from above the substrate 1.
  • the resistance of the oxide layer 50 that is not covered with the protective layers 8b and 8c is reduced by plasma irradiation.
  • the portions of the oxide layer 50 that are not covered with the protective layer 8 b are reduced in resistance to become conductor regions 55 and 56.
  • a portion of the oxide layer 50 that has not been reduced in resistance remains as a semiconductor region 51.
  • the electrical resistance of the portion subjected to the low resistance treatment (low resistance portion) is smaller than the electrical resistance of the portion not subjected to the low resistance treatment (high resistance portion).
  • Examples of the resistance reduction treatment include plasma treatment and doping with p-type impurities or n-type impurities.
  • the impurity concentration in the conductor regions 55 and 56 is higher than the impurity concentration in the semiconductor region 51. Note that in the case of implanting impurities using a doping apparatus, after the upper insulating layer 11 is formed on the oxide layer 50, the impurity may be implanted through the upper insulating layer 11 to perform the resistance reduction treatment. it can.
  • the portion of the oxide layer 50 located below the end portion of the protective layer 8b is also reduced in resistance due to impurity diffusion or the like, and may become part of the conductor regions 55 and 56. .
  • the end portions on the channel side of the conductor regions 55 and 56 are in direct contact with the lower surface of the protective layer 8b.
  • resistance reduction treatment treatment methods other than those described above, for example, hydrogen plasma treatment using a CVD apparatus, argon plasma treatment using an etching apparatus, annealing treatment in a reducing atmosphere, or the like may be performed.
  • a source wiring layer including the source electrode 6s, the drain electrode 6d, and the source connection layer 32 is formed.
  • a conductive film (not shown) is formed on the oxide layer 50 and the protective layers 8b and 8c by sputtering, and the conductive film is patterned using a third photomask (not shown). Can be obtained.
  • a third photomask (not shown). Can be obtained.
  • an opening exposing a part of the protective layer 8c is formed.
  • the conductive film to be the source wiring layer may have a laminated structure such as Ti / Al / Ti.
  • the thickness of the lower Ti layer is about 50 nm
  • the thickness of the Al layer is about 200 nm
  • the thickness of the upper Ti layer is about 100 nm.
  • an upper insulating layer (passivation film) 11 is formed so as to cover the source wiring layer and the oxide layer 50.
  • an SiO 2 film (thickness: for example, 200 nm) is deposited as the upper insulating layer 11.
  • an opening is formed in a predetermined region of the upper insulating layer 11 using a fourth photomask (not shown).
  • an opening C1 that penetrates the upper insulating layer 11, the protective layer 8c, and the gate insulating layer 4 and reaches the gate connection layer 31 is provided in the opening of the source connection layer 32.
  • a contact hole reaching each of the source electrode 6s and the drain electrode 6d, an opening reaching the source connection layer in the terminal portion, and the like are formed by a known method.
  • a transparent conductive film (thickness: 100 nm, for example) is formed on the upper insulating layer 11, and is patterned to thereby form the upper transparent electrode 9 and the upper connection layer 33.
  • the transparent conductive film for example, ITO (Indium Tin Oxide), IZO film, or the like can be used.
  • the upper transparent electrode 9 is also provided in the opening of the upper insulating layer 11 and connected to a predetermined potential.
  • the transparent connection layer 33 is in contact with the gate connection layer 31 in the opening C1 provided in the upper insulating layer 11, the protective layer 8c, and the gate insulating layer 4. In this way, a semiconductor device (TFT substrate) 100A is obtained.
  • a lead wiring for connecting a part of the gate wiring layer and a part of the source wiring layer can be formed by patterning the transparent conductive film. Further, since the oxide layer 50 does not exist under the source wiring layer (here, the source connection layer 32), it is easy to form a contact hole reaching the gate wiring layer (here, the gate connection layer 31). At this time, the area of the region required for contact (layout area) can be reduced by reducing the contact hole diameter, so that a higher-definition semiconductor device can be manufactured. Accordingly, it is possible to easily manufacture a thin film transistor array in which not only a pixel switching TFT but also a peripheral circuit and a pixel circuit which are required for a small and medium-sized high-definition liquid crystal display are integrally formed.
  • a counter substrate is prepared, and the liquid crystal display device can be obtained by holding the counter substrate and the TFT substrate 100A with the liquid crystal layer interposed therebetween.
  • the self-alignment process using backside exposure is used when patterning the protective layers 8b and 8c, the number of masks can be reduced. Further, it is not necessary to align the protective layers 8b and 8c with respect to the gate wiring layer and the source wiring layer. Further, in the above method, the boundary position between the conductor region and the non-conductor region of the oxide semiconductor film 50 ′ is controlled by using the protective layers 8 b and 8 c thus patterned. For this reason, it is possible to easily control the process of selectively reducing the resistance (conducting) of the oxide semiconductor film 50 ', leading to an improvement in yield.
  • a portion (channel portion) that becomes a channel in the oxide layer 50 is located on the gate electrode 3 when viewed from the normal direction of the substrate 1. Therefore, the protective layer 8b can be reliably left on the channel portion by exposing the resist film 111 'using at least the gate electrode 3 as a mask.
  • This protective layer 8b not only defines the semiconductor region 51 of the oxide layer 50 but also functions as a so-called etch stop (ES).
  • ES etch stop
  • a gate wiring layer and a source wiring layer that can be wiring can be formed separately. Further, for example, the number of masks can be reduced without simultaneously patterning the source wiring layer and the oxide layer. Further, as described in the embodiments described later, the above method can be applied to a TFT having a bottom contact structure.
  • the resistance reduction process (for example, plasma process) is performed using the protective layer 8b as a mask.
  • the resist layer 111a is formed by backside exposure without forming the protective film 8 ′, and the resist layer 111a is masked. As shown in FIG.
  • the upper insulating layer 11 is not limited to the SiO 2 film, and may be formed using another insulating film such as a SiN film. Furthermore, the upper insulating layer 11 may have a laminated structure.
  • the semiconductor device 100A of the present embodiment is used, for example, in a fringe field switching (FFS) mode liquid crystal display device.
  • FFS fringe field switching
  • FIG. 4 is a cross-sectional view showing an FFS mode liquid crystal display device 500 using the semiconductor device 100A.
  • the conductor region 55 of the oxide layer 50 is used as a pixel electrode to which a display signal voltage is supplied, and the upper transparent electrode 9 is used as a common electrode. A common voltage or a counter voltage is supplied to the common electrode.
  • the upper transparent electrode 9 is provided with at least one or more slits.
  • An FFS mode liquid crystal display device 500 having such a structure is disclosed in, for example, Japanese Patent Application Laid-Open No. 2011-53443. The entire disclosure of JP 2011-53443 is incorporated herein by reference.
  • the liquid crystal display device 500 includes a TFT substrate 100A and a counter substrate 200, and a liquid crystal layer 150 formed between the TFT substrate 100A and the counter substrate 200.
  • the counter substrate 200 is not provided with a counter electrode that may be formed of a transparent electrode (for example, ITO) on the liquid crystal layer 150 side. Display is performed by controlling the orientation of the liquid crystal molecules in the liquid crystal layer 150 by a horizontal electric field generated by the pixel electrode and the common electrode formed on the TFT substrate 100A.
  • the upper insulating layer 11 may be a reducing insulating layer having a property of reducing an oxide semiconductor included in the semiconductor region 51 of the oxide layer 50.
  • the upper insulating layer 11 may include a reducing insulating layer in contact with the oxide layer 50.
  • the reduction insulating layer has a function of reducing electrical resistance when it is in contact with the oxide semiconductor film. For this reason, when the reduction insulating layer is used, the oxide layer 50 can be partially made into a conductor. Therefore, the oxide semiconductor film does not need to be subjected to a resistance reduction process (FIG. 3A) using plasma treatment or impurity doping, so that the manufacturing process can be simplified.
  • FIG. 12A shows the gate voltage (Vg) ⁇ drain of an oxide semiconductor TFT having a configuration in which an oxide insulating layer (for example, SiO 2 ) is formed so as to be in contact with the entire lower surface of the oxide semiconductor layer (active layer).
  • FIG. 12B is a graph showing a current (Id) curve, and FIG. 12B is an oxide having a configuration in which a reduction insulating layer (for example, SiN x ) is formed so as to be in contact with the entire lower surface of the oxide semiconductor layer (active layer).
  • 5 is a graph showing a gate voltage (Vg) -drain current (Id) curve of a semiconductor TFT.
  • the oxide semiconductor TFT in which the oxide insulating layer is in direct contact with the oxide semiconductor layer has good TFT characteristics.
  • the oxide semiconductor TFT in which the reduced insulating layer is in direct contact with the oxide semiconductor layer does not have TFT characteristics, and the oxide semiconductor layer is made conductive by the reduced insulating layer. Recognize. This is presumably because the reduced insulating layer contains a large amount of hydrogen, for example, and is brought into contact with the oxide semiconductor layer to reduce the resistance of the oxide semiconductor layer by reducing the oxide semiconductor layer.
  • the portion of the oxide semiconductor layer that is in contact with the reduced insulating layer is a low resistance region having a lower electrical resistance than the other portions. It turns out that it does not function as an active layer. Therefore, when the reduced insulating layer is formed as the upper insulating layer 11 or as a part of the upper insulating layer 11 so as to be in direct contact with only a part of the oxide layer (oxide semiconductor layer) 50, the oxide layer 50 As a result, the conductive region 55 can be obtained. As a result, a special resistance reduction process (for example, a hydrogen plasma process) can be omitted, so that the manufacturing process can be further simplified.
  • a special resistance reduction process for example, a hydrogen plasma process
  • FIG. 13 shows an example of a TFT substrate obtained when a reduced insulating layer is used as the upper insulating layer 11 and a special resistance reduction process is omitted.
  • the reduction insulating layer is made of, for example, SiN x .
  • the reduction insulating layer has a substrate temperature of about 100 ° C. to about 250 ° C. (eg, 220 ° C.), and a flow rate (unit: sscm) of a mixed gas of SiH 4 and NH 3 (flow rate of SiH 4 / NH 3 The flow rate is adjusted so that the flow rate is 4 or more and 20 or less.
  • FIG. 5A is a schematic plan view of the TFT substrate 100B of the second embodiment
  • FIG. 5B is a semiconductor device (TFT substrate) along the line AA ′ in FIG. It is typical sectional drawing of 100B
  • FIG. 5C is a schematic cross-sectional view of the semiconductor device (TFT substrate) 100B along the line C-C ′.
  • the TFT substrate 100B is different from the TFT substrate 100A shown in FIG. 1 in that an oxide layer 50 is formed on source wiring layers such as the source electrode 6s, the drain electrode 6d, and the source connection layer 32.
  • the oxide layer 50 is formed in contact with the upper surfaces of the source electrode 6s and the drain electrode 6d.
  • the oxide layer 50 includes a semiconductor region 51 including a channel region and a conductor region 55.
  • the conductor region 55 is in contact with the side surface of the drain electrode 6d.
  • the protective layers 8 b and 8 c are formed on a region overlapping with at least one of the source wiring layer and the gate wiring layer when viewed from the normal direction of the substrate 1.
  • the protective layer 8 b is disposed so as to cover the upper surface of the semiconductor region 51.
  • the end of the semiconductor region 51 on the source side is located between the source electrode 6s and the protective layer 8b, and no conductor region is formed on the end of the semiconductor region 51 on the source side. .
  • Other configurations are the same as those shown in FIG.
  • the mask (here, the protective layer 8b) used when the resistance reduction treatment of the oxide layer 50 is performed is formed in a self-aligned manner using exposure from the back side of the substrate 1 (back side exposure).
  • the back surface exposure is performed using the gate electrode 3 as a mask, but here, the gate electrode 3, the source electrode 6s, and the drain electrode 6d function as a mask during the exposure.
  • a conductor region 55 is formed in the oxide layer 50 using a mask for resistance reduction processing (here, the protective layer 8b) obtained by using backside exposure.
  • the portion of the oxide layer 50 that does not overlap with any of the gate electrode 3, the source electrode 6 s and the drain electrode 6 d is reduced in resistance to become a conductor region 55.
  • a portion of the oxide layer 50 that has not been reduced in resistance becomes a semiconductor region 51.
  • the end of the protective layer 8b is the end of the gate electrode 3, the end of the source electrode 6s, It is substantially aligned with the end of the drain electrode 6d. At least a part of the boundary between the semiconductor region 51 and the conductor region 55 is substantially aligned with the end of the protective layer 8b and the end of the drain electrode 6d.
  • substantially match means a layer in which an edge of a layer to be etched or a region whose resistance is lowered is used as a mask due to etching conditions or diffusion of impurities in the conductor region. The case where it is located inside or outside of the end of this is also included.
  • the semiconductor region 51 is disposed inside the outline of the region overlapping with at least one of the gate electrode 3, the source electrode 6s, and the drain electrode 6d. “Arranged inside” includes not only the case where the end portion of the semiconductor region 51 is inside the end portions of these electrodes, but also the case where the end portions of these electrodes are aligned with the end portions of these electrodes.
  • the source-gate connection portion of the TFT substrate 100B is different from the structure of the source-gate connection portion of the TFT substrate 100A in that the protective layer 8c is located on the source connection layer 32.
  • the protective layer 8c is also patterned using backside exposure using the source connection layer 32 and the gate connection layer 31 as a mask.
  • the auxiliary capacitance is configured by the conductor region 55, the upper transparent electrode 9, and the insulating layer between them as in the above-described embodiment, so that a high aperture ratio is realized. Can do. Also in this embodiment, the boundary position between the conductor region and the semiconductor region of the oxide layer 50 subjected to the resistance reduction process can be controlled by a self-alignment process using backside exposure. Therefore, the number of masks can be reduced, the manufacturing process can be simplified, and the yield can be improved.
  • TFT substrate 100B (Manufacturing method of TFT substrate 100B) Similarly to the TFT substrate 100A, the TFT substrate 100B of this embodiment can be applied to, for example, an FFS mode liquid crystal display device (FIG. 4).
  • a gate wiring layer including the gate electrode 3 and the gate connection layer 31 and a gate insulating layer 4 covering the gate wiring layer are formed on the substrate 1.
  • a source wiring layer including the source electrode 6s, the drain electrode 6d, and the source connection layer 32 is formed on the gate insulating layer 4.
  • the material, thickness, and formation method of the gate wiring layer, the gate insulating layer 4 and the source wiring layer may be the same as those in the above-described embodiment.
  • an oxide semiconductor film (not shown) is formed on the source wiring layer and the gate insulating layer 4, and the oxide layer 50 is obtained by patterning the oxide semiconductor film.
  • a protective film 8 ′ is formed so as to cover the oxide layer 50.
  • the material, thickness, and formation method of the oxide layer 50 and the protective film 8 ' may be the same as those in the above-described embodiment.
  • a resist film 112 ' is formed on the protective film 8'.
  • the resist film 112 ′ is exposed from the back side of the substrate 1.
  • the gate electrode 3, the source electrode 6s, the drain electrode 6d, the gate connection layer 31, and the source connection layer 32 serve as a mask.
  • the resist film 112 ' is patterned in a self-aligned manner to form resist layers 112a and 112b.
  • the resist layer 112a is positioned so as to overlap the gate electrode 3, the source electrode 6s, and the drain electrode 6d, and the resist layer 112b is overlapped with the gate connection layer 31 and the source connection layer 32. To position.
  • the protective film 8 ′ is patterned using the resist layers 112a and 112b as masks, and a protective layer 8b that covers a channel portion of the oxide layer 50, and a source-gate connection portion are formed. And a protective layer 8c located in The protective layer 8 c is provided on the source connection layer 32 and in the opening of the source connection layer 32.
  • a part of the oxide layer 50 is subjected to a resistance reduction process from above the substrate 1.
  • the method of reducing resistance may be the same as the method described in the above-described embodiment.
  • the resistance of the oxide layer 50 that is not covered with the protective layers 8b and 8c is reduced, and the conductor region 55 is formed.
  • the portion where the resistance is not reduced becomes the semiconductor region 51.
  • the conductor layer may be formed down to the lower end of the protective layer 8b on the drain side. In this case, a part of the conductor region 55 is also formed between the drain electrode 6d and the protective layer 8b.
  • an upper insulating layer (passivation film) 11 is formed so as to cover the oxide layer 50 and the protective layers 8b and 8c.
  • an opening C ⁇ b> 2 that penetrates the upper insulating layer 11, the protective layer 8 c, and the gate insulating layer 4 and reaches the gate connecting layer 31 is formed in the opening of the source connection layer 32.
  • the material, thickness, and formation method of the upper insulating layer 11 may be the same as those in the above-described embodiment.
  • a transparent conductive film (not shown) is formed on the upper insulating layer 11 and patterned.
  • the upper transparent electrode 9 is formed, and the transparent connection layer 33 in contact with the gate insulating layer 31 is formed in the opening C2 formed in the source-gate connection portion.
  • the material, thickness, and formation method of the transparent conductive film may be the same as those in the above-described embodiment. In this way, the TFT substrate 100B is manufactured.
  • the resistance reduction treatment of the oxide layer 50 can be performed using the resist layer 112a (FIG. 6D) as a mask without forming the protective film 8 '.
  • a reduced insulating layer may be used as the upper insulating layer 11.
  • the special low resistance process for making the oxide layer 50 partially conductive can be omitted, and the TFT substrate 100B can be obtained by a simpler process.
  • FIG. 8A is a schematic plan view of the TFT substrate 100C of the third embodiment
  • FIG. 8B is a semiconductor device (TFT substrate) along the line AA ′ of FIG. 8A. It is typical sectional drawing of 100C
  • FIG. 8C is a schematic cross-sectional view of the semiconductor device (TFT substrate) 100C taken along the line C-C ′.
  • the TFT substrate 100C has the lower transparent electrode 2 positioned below (on the substrate 1 side) the oxide layer 50 instead of the upper transparent electrode, and thus the TFT substrate 100B of the above-described embodiment (FIG. 5). Is different.
  • the TFT substrate 100C includes a substrate 1, a gate electrode 3 and a lower transparent electrode 2 formed on the substrate 1, insulating layers 4a and 4b formed on the gate electrode 3 and the lower transparent electrode 2, and an insulating layer. And an oxide layer 50 formed on 4a and 4b.
  • the insulating layers 4 a and 4 b function as the gate insulating layer 4.
  • an insulating layer 4 c is formed between the lower transparent electrode 2 and the gate electrode 3.
  • the lower transparent electrode 2 and the gate electrode 3 may be disposed on the substrate 1 side of the oxide layer 50, and the lower transparent electrode 2 may be formed in an upper layer than the gate electrode 3.
  • the gate connection layer 31 is connected to the source connection layer 32 in the opening provided in the gate insulating layer 4.
  • the source connection layer 32 is covered with a protective layer 8c.
  • Other configurations may be the same as the configuration of the TFT substrate 100B.
  • the TFT substrate 100C In the TFT substrate 100C, at least a part of the lower transparent electrode 2 is overlapped with the conductor region 55 through the gate insulating layer 4, thereby forming an auxiliary capacitance. Since the auxiliary capacitance of the TFT substrate 100C is transparent (transmits visible light), the aperture ratio is not lowered. Accordingly, the TFT substrate 100C can also have a higher aperture ratio than the conventional one, as in the other embodiments described above. Further, since the aperture ratio does not decrease due to the auxiliary capacity, the capacity value of the auxiliary capacity (area of the auxiliary capacity) can be increased as necessary.
  • the protective layer 8b (or resist layer) that functions as a mask in the resistance reduction process of the oxide layer 50 is formed by performing exposure from the back side of the substrate 1. it can. Since the self-alignment process is used in this way, the number of manufacturing steps and manufacturing costs can be reduced, and the yield can be improved.
  • FIG. 9A to FIG. 9C are schematic cross-sectional views of a liquid crystal display device including a TFT substrate 100C.
  • the broken line arrows shown in FIGS. 9A to 9C represent the electric field direction.
  • the TFT substrate 100C is used in, for example, an FFS mode liquid crystal display device 500 '.
  • the lower transparent electrode 2 is used as a common electrode (a common voltage or a counter voltage is supplied), and the upper conductive region 55 is used as a pixel electrode (a display signal voltage is supplied).
  • the conductor region 55 is provided with at least one slit.
  • the lower transparent electrode (common electrode) 2 is closer to the substrate 1 than the conductor region 55 which is the upper transparent electrode (pixel electrode). Accordingly, the TFT substrate 100C can be used not only in the FFS mode liquid crystal display device 500 'but also in various liquid crystal mode liquid crystal display devices.
  • the counter electrode 27 is provided on the liquid crystal layer side of the counter substrate 200, and the liquid crystal of the liquid crystal layer 150 is generated by the vertical electric field generated by the counter electrode 27 and the conductor region (pixel electrode) 55.
  • the TFT substrate 100 ⁇ / b> C can be used in the liquid crystal display device 600 in the vertical electric field mode that displays by controlling the molecular orientation.
  • the conductor region 55 may not be provided with a plurality of slits.
  • the counter electrode 27 is provided on the liquid crystal layer side of the counter substrate 200, and a plurality of slits are provided in the conductor region (pixel electrode) 55, so that the conductor region (pixel electrode) is provided.
  • Display is performed by controlling the orientation of the liquid crystal molecules of the liquid crystal layer 150 by a horizontal electric field generated by the lower electrode 55 and the lower transparent electrode (common electrode) 2 and a vertical electric field generated by the conductor region (pixel electrode) 55 and the counter electrode 27.
  • the TFT substrate 100C can be used for the liquid crystal display device 700 in the vertical and horizontal electric field mode. Such a liquid crystal display device 700 is described in, for example, International Publication No. 2012/053415.
  • FIG. 10A to FIG. 10F are schematic process cross-sectional views for explaining an example of the manufacturing method of the TFT substrate 100C.
  • a lower transparent electrode 2 is formed on a substrate 1.
  • a transparent insulating substrate such as a glass substrate can be used.
  • the lower transparent electrode 2 is formed by forming a transparent conductive film and then patterning it using a first photomask.
  • the lower transparent electrode 2 is made of, for example, ITO and has a thickness of about 100 nm.
  • the insulating layer 4c is formed on the lower transparent electrode 2 by a CVD method or the like, and then the gate electrode 3 and the gate connection layer 31 are formed on the insulating layer 4c. .
  • the insulating layer 4c is preferably formed of SiO 2 or SiO x N y (silicon oxynitride, x> y) from the viewpoint of preventing deterioration of the semiconductor characteristics of the semiconductor region 51.
  • the insulating layer 4c is made of, for example, SiN x .
  • the thickness of the insulating layer 4c is about 100 nm.
  • the gate electrode 3 and the gate connection layer 31 are formed by forming a conductive film on the insulating layer 4c by sputtering and then patterning the conductive film by photolithography using a second photomask. Note that the gate electrode 3 and the lower transparent electrode 2 are disposed so as not to overlap when viewed from the normal direction of the substrate 1.
  • a laminated film having a two-layer structure having a TaN film (thickness: about 50 nm) and a W film (thickness: about 370 nm) in this order from the substrate 1 side is used as the conductive film.
  • the conductive film for example, a single layer film such as Ti, Mo, Ta, W, Cu, Al, or Cr, a laminated film including them, an alloy film, or a metal nitride film thereof may be used.
  • an insulating layer 4a and an insulating layer 4b are formed so as to cover the gate electrode 3 by, for example, a CVD method.
  • a SiN x film (thickness: about 225 nm) is used as the insulating layer 4a
  • a SiO 2 film is used as the insulating layer 4b.
  • an opening for exposing the gate connection layer 31 is provided in the insulating layers 4a and 4b (gate insulating layer 4) using a third photomask.
  • the oxide semiconductor film 50 ′ is formed. Form.
  • the source electrode 6s, the drain electrode 6d, and the source connection layer 32 can be formed, for example, by forming a conductive film (not shown) by sputtering and patterning it using a fourth photomask.
  • the conductive film has a laminated structure of Ti / Al / Ti, for example.
  • the thickness of the lower Ti layer is about 50 nm
  • the thickness of the Al layer is about 200 nm
  • the thickness of the upper Ti layer is about 100 nm.
  • the source connection layer 32 is disposed so as to be in contact with the gate connection layer 31 in the opening provided in the gate insulating layer 4.
  • the oxide semiconductor film 50 ' is formed by, for example, a sputtering method.
  • an In—Ga—Zn—O-based semiconductor film (thickness: about 50 nm) is used as the oxide semiconductor film 50 ′.
  • the oxide semiconductor film 50 ′ is patterned using a fifth photomask to obtain the oxide layer 50.
  • a protective film (not shown) is formed on the oxide layer 50, and this is patterned to obtain the protective layers 8b and 8c.
  • the protective layers 8b and 8c are made of, for example, an oxide (for example, SiO 2 ) and have a thickness of about 150 nm.
  • the patterning of the protective film is performed by using the back exposure using the source and gate wiring layers as a mask in the same manner as described above with reference to FIGS. 6C to 6E and FIG. 7A. It can be done in a self-aligning manner.
  • a part of the oxide layer 50 is subjected to a resistance reduction process.
  • the portion of the oxide layer 50 that is not covered with the protective layer 8 b is reduced in resistance to become the conductor region 55.
  • a portion of the oxide layer 50 that is covered with the protective layer 8 b and has not been reduced in resistance remains as the semiconductor region 51.
  • the electrical resistance of the portion subjected to the low resistance treatment (low resistance portion) is smaller than the electrical resistance of the portion not subjected to the low resistance treatment (high resistance portion).
  • the resistance reduction treatment the same method as in the above-described embodiment can be used.
  • the lower transparent electrode 2 in this embodiment may be provided in an upper layer than the gate electrode 3.
  • Such a TFT substrate can be manufactured, for example, by the following method.
  • FIG. 11A to FIG. 11F are schematic process cross-sectional views for explaining an example of a manufacturing method of a TFT substrate according to a modification.
  • the material, thickness, formation method, and the like of each layer and film are the same as those described above with reference to FIG.
  • a gate electrode 3 and a gate connection layer 31 are formed on a substrate 1.
  • an insulating layer 4c is formed by CVD or the like so as to cover the gate electrode 3 and the gate connection layer 31, and then the lower transparent electrode 2 is formed on the insulating layer 4c.
  • an insulating layer 4a and an insulating layer 4b are formed so as to cover the lower transparent electrode 2. Thereafter, an opening for exposing the gate connection layer 31 is provided in the insulating layers 4a and 4b (gate insulating layer 4) and the insulating layer 4c.
  • the oxide semiconductor film 50 ′ is formed.
  • the source connection layer 32 is disposed so as to be in contact with the gate connection layer 31 in the opening provided in the gate insulating layer 4.
  • the oxide semiconductor film 50 ' is patterned to obtain the oxide layer 50.
  • a protective film (not shown) is formed on the oxide layer 50 and is patterned by a self-alignment process using backside exposure to obtain protective layers 8b and 8c.
  • a resistance reduction treatment is performed on a part of the oxide layer 50 to form a conductor region 55 and a semiconductor region 51 in the oxide layer 50.
  • a resist layer obtained using backside exposure without forming a protective film (protective layer 8b) is used as a mask. It is also possible to perform a resistance reduction process for the oxide layer 50.
  • Embodiments of the present invention include a circuit board such as an active matrix substrate, a liquid crystal display device, a display device such as an organic electroluminescence (EL) display device and an inorganic electroluminescence display device, an imaging device such as an image sensor device, and an image input
  • a circuit board such as an active matrix substrate, a liquid crystal display device, a display device such as an organic electroluminescence (EL) display device and an inorganic electroluminescence display device, an imaging device such as an image sensor device, and an image input
  • EL organic electroluminescence
  • an imaging device such as an image sensor device
  • image input an image input
  • the present invention can be widely applied to devices including thin film transistors, such as electronic devices such as devices and fingerprint readers.

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Abstract

　半導体装置（１００Ａ）は、ゲート電極（３）およびゲート絶縁層（４）と、ゲート絶縁層（４）の上に形成され、半導体領域（５１）と、半導体領域（５１）と接する第１の導電体領域（５５）とを含む酸化物層（５０）であって、半導体領域（５１）の少なくとも一部はゲート絶縁層（４）を介してゲート電極（３）と重なっている、酸化物層（５０）と、半導体領域（５１）の上面を覆う保護層（８ｂ）と、半導体領域（５１）と電気的に接続されたソース電極（６ｓ）およびドレイン電極（６ｄ）と、第１の導電体領域（５５）の少なくとも一部と誘電体層を介して重なるように配置された透明電極（９）とを備え、ドレイン電極（６ｄ）は第１の導電体領域（５５）と接しており、基板の法線方向から見たとき、保護層（８ｂ）の端部はドレイン電極（６ｄ）の端部、ソース電極（６ｓ）の端部またはゲート電極（３）の端部と略整合し、半導体領域（５１）と第１の導電体領域（５５）との境界の少なくとも一部は、保護層（８ｂ）の端部と略整合している。

Description

半導体装置およびその製造方法
　本発明は、酸化物半導体を用いて形成された半導体装置およびその製造方法に関し、特に、液晶表示装置や有機ＥＬ表示装置のアクティブマトリクス基板およびその製造方法に関する。ここで、半導体装置は、アクティブマトリクス基板やそれを備える表示装置を含む。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。スイッチング素子としてＴＦＴを備えるアクティブマトリクス基板はＴＦＴ基板と呼ばれる。
　ＴＦＴとしては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成できる。
　特許文献１には、酸化物半導体ＴＦＴを備えるＴＦＴ基板の製造方法が開示されている。特許文献１に記載の製造方法によると、酸化物半導体膜の一部を低抵抗化して画素電極を形成することにより、ＴＦＴ基板の製造工程数を削減することができる。
　近年、液晶表示装置等の高精細化が進むに連れて、画素開口率の低下が問題となっている。なお、画素開口率とは、表示領域に占める画素（例えば、透過型液晶表示装置において、表示に寄与する光を透過する領域）の面積比率をいい、以下では、単に、「開口率」という。
　特に、モバイル用途の中小型の透過型液晶表示装置は、表示領域の面積が小さいので、当然に個々の画素の面積も小さく、高精細化による開口率の低下が顕著になる。また、モバイル用途の液晶表示装置の開口率が低下すると、所望の輝度を得るために、バックライトの輝度を増大させる必要があり、消費電力の増大を招くという問題も起こる。
　高い開口率を得るためには、画素毎に設けられるＴＦＴや補助容量などの不透明な材料で形成される素子の占める面積を小さくすればよいが、ＴＦＴや補助容量は、当然に、その機能を果たすために最低限必要なサイズがある。ＴＦＴとして酸化物半導体ＴＦＴを用いると、アモルファスシリコンＴＦＴを用いる場合よりも、ＴＦＴを小型化できるという利点が得られる。なお、補助容量は、画素の液晶層（電気的には、「液晶容量」と呼ばれる）に印加された電圧を保持するために、液晶容量に対して電気的に並列に設けられる容量であり、一般に、補助容量の少なくとも一部は画素と重なるように形成される。
特開２０１１－９１２７９号公報
　しかしながら、高開口率化に対する要求は強く、酸化物半導体ＴＦＴを用いるだけでは、その要求に応えられない。また、表示装置の低価格化も進んでおり、高精細化で、高開口率の表示装置を安価に製造する技術の開発も求められている。
　また、本発明者が検討したところ、特許文献１に記載の方法を用いると、酸化物半導体膜とソース配線層との密着性が低いことに起因して、信頼性が低下するおそれがある。これについては後で詳述する。
　そこで、本発明の実施形態は、簡便なプロセスで製造することができ、且つ、従来よりも高精細で高開口率で、十分な信頼性を有する表示装置を実現可能な半導体装置およびその製造方法を提供することを主な目的とする。
　本発明によるある実施形態の半導体装置は、基板と、前記基板の上に形成されたゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成され、半導体領域と、前記半導体領域と接する第１の導電体領域とを含む酸化物層であって、前記半導体領域の少なくとも一部は前記ゲート絶縁層を介して前記ゲート電極と重なっている、酸化物層と、前記半導体領域の上面を覆う保護層と、前記半導体領域と電気的に接続されたソース電極およびドレイン電極と、前記第１の導電体領域の少なくとも一部と誘電体層を介して重なるように配置された透明電極とを備え、前記ドレイン電極は前記第１の導電体領域と接しており、前記基板の法線方向から見たとき、前記保護層の端部は前記ドレイン電極の端部、前記ソース電極の端部または前記ゲート電極の端部と略整合し、前記半導体領域と前記第１の導電体領域との境界の少なくとも一部は、前記保護層の端部と略整合している。
　ある好ましい実施形態において、前記基板の法線方向から見たとき、前記半導体領域は、前記ゲート電極の輪郭の内部に配置されている。
　ある好ましい実施形態において、前記酸化物層は、前記半導体領域の前記第１の導電体領域と反対側に位置する第２の導電体領域をさらに有し、前記ドレイン電極は、前記酸化物層の前記第１の導電体領域の上面に接し、前記ソース電極は、前記酸化物層の前記第２の導電体領域の上面に接し、前記透明電極は、前記酸化物層の上に前記誘電体層を介して配置された上部透明電極であり、前記基板の法線方向から見たとき、前記保護層の端部は前記ゲート電極の端部と略整合し、前記半導体領域と前記第１および第２の導電体領域との境界の少なくとも一部は、前記保護層の端部と略整合している。
　ある好ましい実施形態において、前記基板の法線方向から見たとき、前記半導体領域は、前記ゲート電極、前記ソース電極および前記ドレイン電極のうち少なくとも１つと重なる領域の輪郭の内部に配置されている。
　ある好ましい実施形態において、前記ソース電極およびドレイン電極は、前記ゲート絶縁層と前記酸化物層との間に形成され、前記酸化物層の前記半導体領域は、前記ソース電極の上面および前記ドレイン電極の上面と接しており、前記基板の法線方向から見たとき、前記半導体領域と前記第１の導電体領域との境界の少なくとも一部は、前記ドレイン電極の端部と略整合している。
　ある好ましい実施形態において、前記透明電極は、前記酸化物層の上に前記誘電体層を介して配置された上部透明電極である。
　ある好ましい実施形態において、前記透明電極は、前記酸化物層と前記基板との間に配置された下部透明電極であり、前記誘電体層は前記ゲート絶縁層の少なくとも一部を含む。
　ある好ましい実施形態において、ソース－ドレイン接続部をさらに備え、前記ソース－ドレイン接続部は、前記ゲート電極と同じ導電膜から形成されたゲート接続層と、前記ソース電極と同じ導電膜から形成されたソース接続層と、前記上部透明電極と同じ透明導電膜から形成された透明接続層とをさらに備え、前記ソース接続層と前記ゲート接続層とは前記透明接続層を介して電気的に接続されている。
　ある好ましい実施形態において、ソース－ドレイン接続部をさらに備え、前記ソース－ドレイン接続部は、前記ゲート電極と同じ導電膜から形成されたゲート接続層と、前記ソース電極と同じ導電膜から形成されたソース接続層とを備え、前記ソース接続層は、前記ゲート絶縁層に設けられた開口部内で前記ゲート接続層と接する。
　ある好ましい実施形態において、前記酸化物層は、Ｉｎ、Ｇａ及びＺｎを含む。
　本発明によるある実施形態の半導体装置の製造方法は、（Ａ）ゲート電極およびゲート絶縁層が表面に形成された基板を用意する工程と、（Ｂ）前記ゲート絶縁層の上に酸化物半導体層を形成する工程と、（Ｃ）前記酸化物半導体層の上に、前記酸化物半導体層のうち前記ゲート電極の上に位置する部分を覆う低抵抗化処理用マスクを形成する工程であって、前記酸化物半導体層の上にレジスト膜を形成する工程（Ｃ１）と、前記基板の前記表面と反対側の面から、前記ゲート電極をマスクとして前記レジスト膜を露光してレジスト層を形成する工程（Ｃ２）とを含む、工程と、（Ｄ）前記酸化物半導体層のうち前記低抵抗化処理用マスクで覆われていない部分を低抵抗化して第１の導電体領域を形成し、前記酸化物半導体層のうち低抵抗化されなかった部分に半導体領域を形成することにより、半導体領域と第１の導電体領域とを含む酸化物層を形成する工程とを包含する。
　ある好ましい実施形態において、上記製造方法は、前記酸化物層の上面と接するようにソースおよびドレイン電極を形成する工程（Ｅ）と、前記酸化物層の上に誘電体層を形成し、次いで、前記第１導電体領域の少なくとも一部と前記誘電体層を介して重なるように上部透明電極を形成する工程（Ｆ）とをさらに包含する。
　ある好ましい実施形態において、前記工程（Ｃ）は、前記工程（Ｃ１）の前に、前記酸化物半導体層の上に保護膜を形成する工程を含み、前記工程（Ｃ２）において前記レジスト層を前記保護膜上に形成し、前記工程（Ｃ２）の後に、前記レジスト層をマスクとして前記保護膜のパターニングを行い、前記低抵抗化処理用マスクとして保護層を形成する工程をさらに含む。
　本発明による他の実施形態の半導体装置の製造方法は、（ａ）ゲート電極およびゲート絶縁層が表面に形成された基板を用意する工程と、（ｂ）前記ゲート絶縁層の上にソースおよびドレイン電極を形成する工程と、（ｃ）前記ソースおよびドレイン電極を覆う酸化物半導体層を形成する工程と、（ｄ）前記酸化物半導体層の上に、前記酸化物半導体層のうち少なくとも前記ゲート電極の上に位置する部分を覆う低抵抗化処理用マスクを形成する工程であって、前記酸化物半導体層の上にレジスト膜を形成する工程（ｄ１）と、前記基板の前記表面と反対側の面から、前記ゲート電極をマスクとして前記レジスト膜を露光してレジスト層を形成する工程（ｄ２）とを含む、工程と、（ｅ）前記酸化物半導体層のうち前記低抵抗化処理用マスクで覆われていない部分を低抵抗化して第１の導電体領域を形成し、前記酸化物半導体層のうち低抵抗化されなかった部分に半導体領域を形成することにより、半導体領域と第１の導電体領域とを含む酸化物層を形成する工程とを包含する。
　ある好ましい実施形態において、前記酸化物層の上面と接するように誘電体層を形成し、次いで、前記第１導電体領域の少なくとも一部と前記誘電体層を介して重なるように上部透明電極を形成する工程（ｆ）をさらに包含する。
　ある好ましい実施形態において、上記製造方法は、前記工程（ｂ）の前に、前記基板の上に下部透明電極を形成する工程をさらに含み、前記工程（ｅ）において、前記第１の導電体領域は、前記ゲート絶縁層の少なくとも一部を介して前記下部透明電極と重なるように配置される。
　ある好ましい実施形態において、前記工程（ｄ）は、前記工程（ｄ１）の前に、前記酸化物半導体層の上に保護膜を形成する工程を含み、前記工程（ｄ２）において前記レジスト層を前記保護膜上に形成し、前記工程（ｄ２）の後に、前記レジスト層をマスクとして前記保護膜のパターニングを行い、前記低抵抗化処理用マスクとして保護層を形成する工程をさらに含む。
　ある実施形態において、前記酸化物半導体層はＩｎ、Ｇａ及びＺｎを含む。
　本発明の実施形態によると、簡便なプロセスで製造することができ、且つ、従来よりも高精細で高開口率の表示装置を実現することが可能なＴＦＴ基板およびその製造方法が提供される。
（ａ）は、本発明による第１の実施形態のＴＦＴ基板１００Ａの模式的な平面図であり、（ｂ）および（ｃ）は、それぞれ、（ａ）のＡ－Ａ’線およびＣ－Ｃ’線に沿ったＴＦＴ基板１００Ａの模式的な断面図である。 （ａ）～（ｅ）は、それぞれ、ＴＦＴ基板１００Ａの製造工程を説明する模式的な工程断面図であり、図１（ａ）のＡ－Ａ’線およびＣ－Ｃ’線に沿った断面構造を示している。 （ａ）～（ｅ）は、ＴＦＴ基板１００Ａの製造工程を説明する模式的な工程断面図であり、図１（ａ）のＡ－Ａ’線およびＣ－Ｃ’線に沿った断面構造を示している。 ＴＦＴ基板１００Ａを有する液晶表示装置５００の模式的な断面図である。 （ａ）は、本発明による第２の実施形態のＴＦＴ基板１００Ｂの模式的な平面図であり、（ｂ）および（ｃ）は、それぞれ、（ａ）のＡ－Ａ’線およびＣ－Ｃ’線に沿ったＴＦＴ基板１００Ｂの模式的な断面図である。 （ａ）～（ｄ）は、それぞれ、ＴＦＴ基板１００Ｂの製造工程を説明する模式的な工程断面図であり、図５（ａ）のＡ－Ａ’線およびＣ－Ｃ’線に沿った断面構造を示している。 （ａ）～（ｄ）は、それぞれ、ＴＦＴ基板１００Ｂの製造工程を説明する模式的な工程断面図であり、図５（ａ）のＡ－Ａ’線およびＣ－Ｃ’線に沿った断面構造を示している。 （ａ）は、本発明による第３の実施形態のＴＦＴ基板１００Ｃの模式的な平面図であり、（ｂ）および（ｃ）は、それぞれ、（ａ）のＡ－Ａ’線およびＣ－Ｃ’線に沿ったＴＦＴ基板１００Ｃの模式的な断面図である。 （ａ）～（ｃ）は、それぞれ、ＴＦＴ基板１００Ｃを用いた表示装置を例示する模式的な断面図である。 （ａ）～（ｆ）は、それぞれ、ＴＦＴ基板１００Ｃの製造工程を説明する模式的な工程断面図であり、図８（ａ）のＡ－Ａ’線およびＣ－Ｃ’線に沿った断面構造を示している。 （ａ）～（ｆ）は、それぞれ、第３の実施形態の他のＴＦＴ基板の製造工程を説明する模式的な工程断面図であり、図８（ａ）のＡ－Ａ’線およびＣ－Ｃ’線に沿った断面構造を示している。 （ａ）は、酸化物半導体層に接するように酸化物絶縁層が形成された構成を有する酸化物半導体ＴＦＴのゲート電圧－ドレイン電流曲線を表すグラフであり、（ｂ）は、酸化物半導体層に接するように還元絶縁層が形成された構成を有する酸化物半導体ＴＦＴのゲート電圧－ドレイン電流曲線を表すグラフである。 第１の実施形態の他のＴＦＴ基板を例示する断面図である。
　（第１の実施形態）
　以下、図面を参照しながら、本発明による第１の実施形態の半導体装置を説明する。本実施形態の半導体装置は、酸化物半導体からなる活性層を有する薄膜トランジスタ（酸化物半導体ＴＦＴ）を備える。なお、本実施形態の半導体装置は、酸化物半導体ＴＦＴを備えていればよく、アクティブマトリクス基板、各種表示装置、電子機器などを広く含む。
　ここでは、液晶表示装置に用いられる酸化物半導体ＴＦＴを例に本発明による実施形態の半導体装置を説明する。
　図１（ａ）は本実施形態によるＴＦＴ基板１００Ａの模式的な平面図であり、図１（ｂ）は、図１（ａ）に示すＴＦＴ基板１００ＡのＡ－Ａ’線に沿った断面図である。図１（ｃ）は、ＴＦＴ基板１００Ａにおけるソース－ゲート接続部を示す断面図である。
　ＴＦＴ基板１００Ａは、基板１と、基板１の上に形成されたゲート電極３と、ゲート電極３の上に形成されたゲート絶縁層４と、ゲート絶縁層４の上に形成された酸化物層５０とを備えている。ここでは、ゲート絶縁層４は、下部絶縁層４ａおよび上部絶縁層４ｂを含む積層構造を有している。酸化物層５０は、半導体領域５１と導電体領域５５、５６とを含んでいる。半導体領域５１は、その少なくとも一部がゲート絶縁層４を介してゲート電極３と重なるように配置され、ＴＦＴの活性層として機能する。また、導電体領域５５、５６は半導体領域５１と接している。導電体領域５５は、半導体領域５１のドレイン側に位置し、導電体領域５６は、半導体領域５１のソース側に位置する。
　酸化物層５０の上には、半導体領域５１の上面と接するように保護層８ｂが設けられている。酸化物層５０および保護層８ｂの上には、ソース電極６ｓおよびドレイン電極６ｄが形成されている。ソース電極６ｓは導電体領域５６の上面の少なくとも一部と接している。ドレイン電極６ｄは導電体領域５５の上面の少なくとも一部と接している。従って、ソースおよびドレイン電極６ｓ、６ｄは、導電体領域５５、５６を介して半導体領域５１と電気的に接続されている。このように、本実施形態では、導電体領域５５、５６は、それぞれ、ドレイン（コンタクト）領域およびソース（コンタクト）領域として機能する。なお、図示する例では、導電体領域５５は、ドレイン領域として機能するとともに、透明電極（例えば画素電極）としても機能し得る。
　ソース電極６ｓおよびドレイン電極６ｄの上には上部絶縁層（パッシベーション膜）１１が形成されている。上部絶縁層１１の上には、上部透明電極９が形成されている。上部透明電極９の少なくとも一部は、上部絶縁層１１を介して導電体領域５５と重なり、補助容量を構成している。
　酸化物層５０における導電体領域５５は、半導体領域５１よりも電気抵抗の低い領域である。導電体領域５５の電気抵抗は例えば１００ｋΩ／□以下、好ましくは１０ｋΩ／□以下である。導電体領域５５は、例えば酸化物半導体膜を部分的に低抵抗化させることによって形成され得る。低抵抗化させるための処理方法にもよるが、例えば導電体領域５５は、半導体領域５１よりも高い濃度で不純物（例えばボロン）を含んでいてもよい。
　ＴＦＴ基板１００Ａは、また、ソース配線層の一部とゲート配線層の一部とを接続するためのソース－ゲート接続部を備えていてもよい。
　ソース－ゲート接続部は、図１（ｃ）に示すように、ゲート電極３と同一の導電層（以下、「ゲート配線層」と称する。）から形成されたゲート接続層３１と、ソース電極６ｓと同一の導電層（以下、「ソース配線層」と称する。）から形成されたソース接続層３２と、上部透明電極９と同一の透明導電膜から形成された透明接続層３３とを備えている。ソース接続層３２とゲート接続層３１とは、透明接続層３３によって電気的に接続されている。
　図示する例では、ゲート接続層３１の上には、ゲート絶縁層４が延設されている。ゲート絶縁層４の上には保護層８ｃが設けられている。保護層８ｃは、保護層８ｂと同一の保護膜から形成されている。保護層８ｃはソース接続層３２および上部絶縁層１１で覆われている。透明接続層３３は、上部絶縁層１１、ソース接続層３２、保護層８ｂおよびゲート絶縁層４に設けられた開口部内で、ゲート接続層３１と接するように配置されている。
　本実施形態のＴＦＴ基板１００Ａは上記構成を有するので、以下のような効果が得られる。
　ＴＦＴ基板１００Ａにおいて、酸化物層５０を部分的に低抵抗化して、例えば画素電極となる導電体領域５５を形成し、半導体として残る部分からＴＦＴの活性層となる半導体領域５１を形成できるので、製造プロセスを簡便にできる。
　また、本実施形態では、上部透明電極９の少なくとも一部は上部絶縁層１１を介して導電体領域（下部透明電極）５５と重なっている。これにより、２つの透明電極が重なる部分に補助容量が形成される。この補助容量は透明なので（可視光を透過するので）、開口率を低下させることがない。従って、ＴＦＴ基板１００Ａは、従来のように金属膜（ゲートメタル層またはソースメタル層）を用いて形成された不透明な電極を有する補助容量を備えるＴＦＴ基板よりも、高い開口率を有し得る。また、補助容量によって開口率が低下することがないので、補助容量の容量値（補助容量の面積）を必要に応じて、大きくできるという利点も得られる。なお、上部透明電極９は、画素の略全体（ＴＦＴが形成されている領域を除く）を覆うように形成されていてもよい。
　本実施形態では、酸化物層５０の低抵抗化処理を行う際に用いるマスク（低抵抗化処理用マスクとも称する。）を自己整合プロセスによって形成する。具体的には、酸化物層５０の上に形成したレジスト膜に対して、基板１の裏面側から露光を行う（裏面露光）。このとき、ゲート電極３がマスクとして機能するので、レジスト膜の所定の領域は露光されない。この結果、酸化物層５０の一部を覆うレジスト層が形成される。このレジスト層を低抵抗化処理用マスクとして用いてもよい。あるいは、低抵抗化処理用マスクとして、上記レジスト層をエッチングマスクとしてパターニングされた絶縁層（例えば保護層８ｂ）を用いてもよい。図示する例では、裏面露光を利用して、酸化物層５０のチャネル部を覆う保護層８ｂを形成する。これをマスクとして用いて、酸化物層５０の低抵抗化処理を行い、酸化物層５０の一部に導電体領域５５、５６を形成する。従って、基板１の法線方向から見たとき、酸化物層５０のうちゲート電極３と重ならない部分が低抵抗化されて導電体領域５５となり、重なる部分が半導体領域５１として残る。これにより、製造工程数や製造コストを低減でき、歩留まりも向上する。
　上記のような自己整合プロセスを用いてＴＦＴ基板１００Ａを製造すると、基板１の法線方向から見たとき、保護層８ｂの端部はゲート電極３の端部と略整合する。また、半導体領域５１と導電体領域５５、５６との境界の少なくとも一部は、保護層８ｂの端部と略整合する。なお、本明細書において「略整合する」とは、エッチング条件によって、保護層８ｂの端部がエッチングマスクとして用いたゲート電極３の端部よりも外側または内側（例えばオーバーエッチングなど）に位置する場合も含む。また、導電体領域５５に含まれる不純物の拡散などに起因して、半導体領域５１と導電体領域５５、５６との境界が、保護層８ｂやゲート電極３の端部よりも内側に位置する場合も含む。この場合、基板１の法線方向から見たとき、半導体領域５１の輪郭は、ゲート電極３の輪郭の内部に位置する。
　このように、本実施形態では、半導体領域５１は、ゲート電極３の輪郭の内部に配置される。「内部に配置される」とは、半導体領域５１の端部がゲート電極３の端部よりも内側にある場合のみでなく、ゲート電極３の端部と整合する場合も含む。
　なお、上述したように、特許文献１には、酸化物半導体膜の一部を低抵抗化して画素電極を形成することが開示されている。しかしながら、本発明者が検討したところ、特許文献１に開示された方法によると、次のような問題が生じ得る。
　特許文献１で提案された方法によると、ＴＦＴ基板を法線方向から見たとき、画素電極とドレイン電極との間にギャップが存在し、画素電極をドレイン電極の端部まで形成できないという問題がある。これに対し、本実施形態では、基板１の法線方向から見て、導電体領域５５のチャネル側の端部がドレイン電極と重なるように配置される。従って、導電体領域５５のうち画素電極として機能する部分とドレイン電極との間にギャップが存在せず、開口率をより高めることが可能になる。
　また、特許文献１では、製造プロセスで使用するマスク枚数を低減するために、酸化物層とソース配線層とをハーフトーン露光技術を用いてパターニングしている。この技術を用いると、ソース配線層と酸化物層とを独立して加工できない。このため、例えば表示装置の表示領域に形成されるデータ信号線（ソース配線）や表示領域周辺の引き回し配線、端子接続部等は、酸化物層とソース配線層との積層構造を有することになる。この場合、ソース電極の材料にもよるが、製造工程中に加わる熱（意図的に加えたアニール処理や成膜処理時等の基板加熱）の影響により、酸化物層とソース配線層との密着性が低下し、これらの界面で剥離が生じやすくなる。このため、例えば画素用トランジスタのみでなく周辺回路を一体にしたアレイ基板に適用することが困難な場合がある。この対策として、プロセス温度を低温化することも考えられるが、その場合には所望のＴＦＴ特性を確実に得ることが困難となり、信頼性が低下するおそれがある。
　これに対し、本実施形態によると、基板１の裏面から露光することによる自己整合プロセスを利用するため、製造工程で使用するマスク枚数を増加させることなく、ソース配線層と酸化物層とを別個のマスクを用いて独立してパターニングできる。従って、引き回し配線や端子接続部などを、ソース配線層と酸化物層の積層構造ではなく、ソース配線層のみで形成することが可能になり、上述したような剥離の発生を抑制できる。また、基板上に画素用ＴＦＴに加えて、周辺回路を一体的に形成することも容易になる。さらに、本実施形態によると、画素の開口面積を犠牲にすることなく、より高い光利用効率を実現するための補助容量を形成できる。このため、例えば近年注目されているスマートフォンやタブレットＰＣのような中小型の高精細ディスプレイにより好適に適用され得る。
　次に、ＴＦＴ基板１００Ａの各構成要素を詳細に説明する。
　基板１は、典型的には透明基板であり、例えばガラス基板である。ガラス基板の他、プラスチック基板を用いることもできる。プラスチック基板は、熱硬化性樹脂または熱可塑性樹脂で形成された基板、さらには、これらの樹脂と無機繊維（例えば、ガラス繊維、ガラス繊維の不織布）との複合基板を含む。耐熱性を有する樹脂材料としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル樹脂、ポリイミド樹脂を例示することがきる。また、反射型液晶表示装置に用いる場合には、基板１として、シリコン基板を用いることもできる。
　ゲート電極３は、ゲート配線３’に電気的に接続されている。ゲート電極３およびゲート配線３’は、例えば、上層がＷ（タングステン）層であり、下層がＴａＮ（窒化タンタル）層である積層構造を有する。このほか、ゲート電極３およびゲート配線３’は、Ｍｏ（モリブデン）／Ａｌ（アルミニウム）／Ｍｏから形成された積層構造を有してもよく、単層構造、２層構造、４層以上の積層構造を有してもよい。さらに、ゲート電極３は、Ｃｕ（銅）、Ａｌ、Ｃｒ（クロム）、Ｔａ（タンタル）、Ｔｉ（チタン）、ＭｏおよびＷから選ばれた元素、またはこれらの元素を成分とする合金もしくは金属窒化物などから形成されてもよい。ゲート電極３の厚さは約５０ｎｍ以上６００ｎｍ以下（本実施形態において、ゲート電極３の厚さは約４２０ｎｍ）である。
　ゲート絶縁層４としては、例えばＳｉＯ2（酸化シリコン）、ＳｉＮx（窒化シリコン）、ＳｉＯxＮy（酸化窒化シリコン、ｘ＞ｙ）、ＳｉＮxＯy（窒化酸化シリコン、ｘ＞ｙ）、Ａｌ2Ｏ3（酸化アルミニウム）または酸化タンタル（Ｔａ2Ｏ5）から形成された単層または積層を用いることができる。ゲート絶縁層４の厚さは、例えば約５０ｎｍ以上６００ｎｍ以下である。なお、基板１からの不純物などの拡散防止のため、絶縁層４ａはＳｉＮx、またはＳｉＮxＯy（窒化酸化シリコン、ｘ＞ｙ）から形成されることが好ましい。絶縁層４ｂは半導体領域５１の半導体特性の劣化防止の観点から、ＳｉＯ2またはＳｉＯxＮy（酸化窒化シリコン、ｘ＞ｙ）から形成されることが好ましい。さらに、低い温度でゲートリーク電流の少ない緻密なゲート絶縁層４を形成させるには、Ａｒ（アルゴン）などの希ガスを用いながらゲート絶縁層４を形成するとよい。
　本実施形態におけるゲート絶縁層４は、絶縁層４ａと絶縁層４ｂとを有する。ゲート絶縁層４のうち酸化物層５０の半導体領域５１と直接接触する層（ここでは絶縁層４ｂ）は酸化物絶縁層を含むことが好ましい。酸化物絶縁層が半導体領域５１と直接接触すると、酸化物絶縁層に含まれる酸素が半導体領域５１に供給され、半導体領域５１の酸素欠損による半導体特性の劣化を防ぐことができる。絶縁層４ｂは例えばＳｉＯ2（酸化シリコン）層である。絶縁層４ａは例えばＳｉＮx（窒化シリコン）層である。本実施形態において、絶縁層４ａの厚さは約３２５ｎｍであり、絶縁層４ｂの厚さは約５０ｎｍであり、ゲート絶縁層４の厚さは約３７５ｎｍである。
　酸化物層５０は、Ｉｎ、Ｇａ及びＺｎを含んでもよい。例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物を含んでもよい。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。本実施形態では、Ｉｎ、ＧａおよびＺｎを１：１：１の割合で含むＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物膜を用いる。酸化物層５０としてＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物膜を用いる場合、ＴＦＴのチャネル領域となる半導体領域５１はＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体領域となる。本明細書では、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物のうち半導体特性を示すものをＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体と略する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体領域を活性層とするＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴおよび画素ＴＦＴとして好適に用いられる。
　酸化物層５０は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物の代わりに、例えばＺｎ－Ｏ系（ＺｎＯ）膜、Ｉｎ－Ｚｎ－Ｏ系（ＩＺＯ（登録商標））膜、Ｚｎ－Ｔｉ－Ｏ系（ＺＴＯ）膜、Ｃｄ－Ｇｅ－Ｏ系膜、Ｃｄ－Ｐｂ－Ｏ系膜、ＣｄＯ（酸化カドニウム）、Ｍｇ－Ｚｎ－Ｏ系膜、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系酸化物（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ）、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系酸化物などを含んでもよい。さらに、酸化物層５０として、１族元素、１３族元素、１４族元素、１５族元素および１７族元素等のうち一種、又は複数種の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態、多結晶状態又は非晶質状態と多結晶状態が混在する微結晶状態のもの、又は何も不純物元素が添加されていないものを用いることができる。酸化物層５０として、アモルファス酸化物膜を用いることが好ましい。低温で製造でき、かつ、高い移動度を実現できるからである。酸化物層５０の厚さは、例えば約３０ｎｍ以上１００ｎｍ以下（例えば約５０ｎｍ）である。
　本実施形態における酸化物層５０は、半導体として機能する高抵抗部分と、高抵抗部分よりも電気抵抗の低い低抵抗部分とを有している。図１に示す例では、高抵抗部分は半導体領域５１を含み、低抵抗部分は導電体領域５５、５６を含む。このような酸化物層５０は、酸化物半導体膜の一部を低抵抗化することによって形成され得る。低抵抗化する方法にもよるが、低抵抗部分は、高抵抗部分よりも高い濃度でｐ型不純物（例えば、Ｂ（ボロン））またはｎ型不純物（例えば、Ｐ（リン））を含む場合がある。低抵抗部分の電気抵抗は例えば１００ｋΩ／□以下、好ましくは１０ｋΩ／□以下である。
　ソース配線層（ここでは、ソース電極６ｓおよびドレイン電極６ｄを含む）は、Ｔｉ／Ａｌ／Ｔｉから形成された積層構造を有してもよい。あるいは、ソース配線層は、Ｍｏ／Ａｌ／Ｍｏから形成された積層構造を有してもよく、単層構造、２層構造または４層以上の積層構造を有してもよい。さらに、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、ＭｏおよびＷから選ばれた元素、またはこれらの元素を成分とする合金もしくは金属窒化物などから形成されてもよい。ソース配線層の厚さは、例えば５０ｎｍ以上６００ｎｍ以下（例えば約３５０ｎｍ）である。
　保護層８ｂは、例えばＳｉＯ2などの絶縁酸化物から形成されることが好ましい。保護層８ｂが絶縁酸化物から形成されると、酸化物層の半導体領域５１の酸素欠損による半導体特性の劣化を防ぐことができる。このほか保護層８ｂは、例えばＳｉＯＮ（酸化窒化シリコン、窒化酸化シリコン）、Ａｌ2Ｏ3またはＴａ2Ｏ5から形成され得る。保護層８ｂの厚さは、例えば約５０ｎｍ以上３００ｎｍ以下（本実施形態において、保護層８ｂの厚さは約１５０ｎｍ）である。
　本明細書では、下部透明電極（導電体領域）５５と上部透明電極９との間に形成され、補助容量を形成する絶縁層を「誘電体層」と称する場合がある。この例では、上部絶縁層１１が誘電体層となる。誘電体層は例えばＳｉＮxを含んでいる。あるいは、例えばＳｉＯxＮy（酸化窒化シリコン、ｘ＞ｙ）、ＳｉＮxＯy（窒化酸化シリコン、ｘ＞ｙ）、Ａｌ2Ｏ3（酸化アルミニウム）またはＴａ2Ｏ5（酸化タンタル）から形成され得る。誘電体層の厚さは、例えば約１００ｎｍ以上５００ｎｍ以下（例えば約２００ｎｍ）である。なお、上部絶縁層１１は、積層構造を有していてもよい。
　上部透明電極９は、透明導電膜（例えばＩＴＯまたはＩＺＯ膜）から形成されている。上部透明電極９の厚さは、例えば２０ｎｍ以上２００ｎｍ以下（本実施形態において上部透明電極９の厚さは約１００ｎｍ）である。
　（ＴＦＴ基板１００Ａの製造方法）
　次いで、ＴＦＴ基板１００Ａの製造方法の一例を説明する。
　図２（ａ）～図２（ｆ）、図３（ａ）～（ｃ）は、ＴＦＴ基板１００Ａの製造方法の一例を説明するための模式的な工程断面図である。ここでは、ＴＦＴを含む表示領域の一部およびソース－ゲート接続部の断面構造を図示する。
　まず、図２（ａ）に示すように、基板１上にゲート電極３およびゲート接続層３１を形成する。続いて、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート電極３およびゲート接続層３１を覆うようにゲート絶縁層４を形成する。この後、ゲート絶縁層４の上に酸化物半導体膜５０’を形成する。
　基板１としては、例えばガラス基板などの透明絶縁性の基板を用いることができる。ゲート電極３およびゲート接続層３１はスパッタ法で基板１上に導電膜を形成した後、不図示の第１のフォトマスクを用いて、フォトリソグラフィ法により導電膜のパターニングを行うことによって形成できる。ここでは、導電膜として、基板１側からＴａＮ膜（厚さ：約５０ｎｍ）およびＷ膜（厚さ：約３７０ｎｍ）をこの順で有する２層構造の積層膜を用いる。なお、導電膜として、例えば、Ｔｉ、Ｍｏ、Ｔａ、Ｗ、Ｃｕ、ＡｌまたはＣｒなどの単層膜、それらを含む積層膜、合金膜またはこれらの窒化金属膜などを用いてもよい。
　ゲート絶縁層４は、例えばＳｉＯ2、ＳｉＮx、ＳｉＯxＮy（酸化窒化シリコン、ｘ＞ｙ）、ＳｉＮｘＯｙ（窒化酸化シリコン、ｘ＞ｙ）、Ａｌ2Ｏ3またはＴａ2Ｏ5から形成され得る。ここでは、絶縁層４ａおよび絶縁層４ｂからなる２層構造のゲート絶縁層４を形成する。絶縁層４ａとして例えばＳｉＮx膜（厚さ：約３２５ｎｍ）、絶縁層４ｂとして例えばＳｉＯ2膜（厚さ：約５０ｎｍ）を形成してもよい。
　酸化物半導体膜５０’は、ゲート絶縁層４上に例えばスパッタ法で形成される。
　酸化物半導体膜５０’は、Ｉｎ、Ｇａ及びＺｎを含んでもよい。例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含んでもよい。酸化物半導体膜５０’に含まれる酸化物半導体材料は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体に限定されず、例えばＺｎ－Ｏ系半導体（ＺｎＯ）、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドニウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ）、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体などであってもよい。酸化物半導体膜５０’の厚さは、例えば約３０ｎｍ以上約１００ｎｍ以下であってもよい。ここでは、酸化物半導体膜５０’としてＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜（厚さ：例えば約５０ｎｍ）を用いる。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体が好ましい。このようなＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体の結晶構造は、例えば、特開２０１２－１３４４７５号公報に開示されている。参考のために、特開２０１２－１３４４７５号公報の開示内容の全てを本明細書に援用する。さらに、酸化物半導体膜５０’は、１族元素、１３族元素、１４族元素、１５族元素および１７族元素等のうち一種、又は複数種の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態、多結晶状態又は非晶質状態と多結晶状態が混在する微結晶状態のもの、又は何も不純物元素が添加されていないものを含んでもよい。酸化物半導体膜５０’として、アモルファス酸化物半導体膜を用いると、低温で製造でき、かつ、高い移動度を実現できる。
　続いて、図２（ｂ）に示すように、不図示の第２のフォトマスクを用いて、酸化物半導体膜５０’をパターニングし、酸化物層５０を得る。この後、酸化物層５０を覆うように保護膜８ｂ’を形成する。保護膜８ｂ’として、例えばＳｉＯ2膜（厚さ：１５０ｎｍ）を用いる。
　次に、図２（ｃ）に示すように、保護膜８ｂ’の上にレジスト膜１１１’を形成する。このレジスト膜１１１’に対し、基板１の裏面から露光を行うと、ゲート電極３およびゲート接続層３１がマスクとして機能し、図２（ｄ）に示すように、レジスト層１１１ａおよび１１１ｂを得る。
　続いて、図２（ｅ）に示すように、レジスト層１１１ａおよび１１１ｂをエッチングマスクとして用いて、保護膜８ｂ’のエッチングを行う。これにより、酸化物層５０のチャネル領域となる部分を覆う保護層８ｂと、ソース－ゲート接続部に位置する保護層８ｃとを得る。
　続いて、図３（ａ）に示すように、基板１の上方から、酸化物層５０に対して低抵抗化処理を行う。ここでは、プラズマ照射により、酸化物層５０のうち保護層８ｂ、８ｃで覆われていない部分を低抵抗化する。
　低抵抗化処理により、図３（ｂ）に示すように、酸化物層５０のうち保護層８ｂに覆われていない部分が低抵抗化されて導電体領域５５、５６となる。酸化物層５０のうち低抵抗化されなかった部分は半導体領域５１として残る。低抵抗化処理が施された部分（低抵抗部分）の電気抵抗は、低抵抗化処理が施されていない部分（高抵抗部分）の電気抵抗よりも小さい。
　低抵抗化処理として、例えばプラズマ処理や、ｐ型不純物またはｎ型不純物のドーピングなどが挙げられる。低抵抗化しようとする領域にｐ型不純物またはｎ型不純物をドーピングする場合、導電体領域５５、５６の不純物の濃度は半導体領域５１の不純物の濃度よりも大きくなる。なお、ドーピング装置を用いて不純物の注入する場合は、酸化物層５０の上に上部絶縁層１１を形成した後で、上部絶縁層１１越しに不純物を注入して低抵抗化処理を行うこともできる。
　矢印で示すように、不純物の拡散などにより、酸化物層５０のうち保護層８ｂの端部の下方に位置する部分も低抵抗化され、導電体領域５５、５６の一部となる場合がある。このような場合には、導電体領域５５、５６のチャネル側の端部は保護層８ｂの下面と直接接する。
　低抵抗化処理として、上記以外の処理方法、例えば、ＣＶＤ装置を用いた水素プラズマ処理、エッチング装置を用いたアルゴンプラズマ処理、還元雰囲気下でのアニール処理などを行ってもよい。
　この後、図３（ｃ）に示すように、ソース電極６ｓ、ドレイン電極６ｄおよびソース接続層３２を含むソース配線層を形成する。ソース配線層は、例えば、酸化物層５０および保護層８ｂ、８ｃの上にスパッタ法で導電膜（不図示）を形成し、第３のフォトマスク（不図示）を用いて導電膜をパターニングすることによって得られる。ソース接続層３２には、保護層８ｃの一部を露出する開口部が形成される。
　ソース配線層となる導電膜は、例えばＴｉ／Ａｌ／Ｔｉなどの積層構造を有してもよい。下層のＴｉ層の厚さは約５０ｎｍであり、Ａｌ層の厚さは約２００ｎｍであり、上層のＴｉ層の厚さは約１００ｎｍである。
　続いて、図３（ｄ）に示すように、ソース配線層および酸化物層５０を覆うように上部絶縁層（パッシベーション膜）１１を形成する。ここでは、上部絶縁層１１として、ＳｉＯ2膜（厚さ：例えば２００ｎｍ）を堆積する。上部絶縁層１１には、不図示の第４のフォトマスクを用いて上部絶縁層１１の所定の領域に開口を形成する。ここでは、ソース－ゲート接続部において、ソース接続層３２の開口部内に、上部絶縁層１１、保護層８ｃおよびゲート絶縁層４を貫通し、ゲート接続層３１に達する開口部Ｃ１を設ける。また、ソース電極６ｓおよびドレイン電極６ｄのそれぞれに達するコンタクトホールや、端子部においてソース接続層に達する開口部などが公知の方法で形成される。
　この後、図３（ｅ）に示すように、上部絶縁層１１の上に透明導電膜（厚さ：例えば１００ｎｍ）を形成し、これをパターニングすることにより、上部透明電極９および上部接続層３３を形成する。透明導電膜として、例えばＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）、ＩＺＯ膜等を用いることができる。図示しないが、上部透明電極９は、上部絶縁層１１の開口内にも設けられ、所定の電位に接続される。また、ソース－ゲート接続部において、透明接続層３３は、上部絶縁層１１、保護層８ｃおよびゲート絶縁層４に設けられた開口部Ｃ１内でゲート接続層３１と接する。このようにして、半導体装置（ＴＦＴ基板）１００Ａを得る。
　このように、本実施形態では、透明導電膜のパターニングにより、ゲート配線層の一部とソース配線層の一部とを接続する際の引き出し配線を形成することができる。また、ソース配線層（ここではソース接続層３２）の下に酸化物層５０が存在していないので、ゲート配線層（ここではゲート接続層３１）に達するコンタクトホールを形成しやすい。このとき、コンタクトホール径を抑えて、コンタクトに要する領域の面積（レイアウト面積）を小さくできるので、より高精細な半導体装置を製造し得る。従って、画素スイッチング用のＴＦＴだけでなく、中小型高精細液晶ディスプレイに求められる周辺回路と画素回路とを一体形成した薄膜トランジスタアレイを簡便に製造することが可能である。
　この後、対向基板を用意し、対向基板とＴＦＴ基板１００Ａとを液晶層を挟んで保持することにより、液晶表示装置を得ることができる。
　上記方法によると、以下のようなメリットが得られる。
　保護層８ｂ、８ｃのパターニングを行う際に、裏面露光を利用したセルフアライメントプロセスを用いるので、マスク枚数を低減できる。また、ゲート配線層およびソース配線層に対する保護層８ｂ、８ｃの位置合わせが不要となる。さらに、上記方法では、このようにしてパターニングされた保護層８ｂ、８ｃを利用して、酸化物半導体膜５０’の導電体領域と非導電体領域との境界位置を制御する。このため、酸化物半導体膜５０’の選択的な低抵抗化（導体化）処理の制御を容易にでき、歩留り向上につながる。
　図２および図３に示す例では、酸化物層５０のうちチャネルとなる部分（チャネル部）は、基板１の法線方向から見たときにゲート電極３の上に位置する。したがって、少なくともゲート電極３をマスクとしてレジスト膜１１１’の露光を行うことにより、チャネル部上により確実に保護層８ｂを残すことができる。この保護層８ｂは、酸化物層５０の半導体領域５１を規定するだけでなく、いわゆるエッチストップ（ＥＳ）としても機能する。チャネル部が保護層８ｂで覆われていると、工程途中でチャネル部が受けるダメージを低減でき、バックチャネル側の劣化を抑制することができる。この結果、ＴＦＴ特性のばらつきも抑えられ、ＴＦＴの高性能化を実現できる。
　また、配線となり得るゲート配線層およびソース配線層を夫々分離して形成することができる利点もある。さらに、例えばソース配線層と酸化物層とを同時にパターニングしなくても、マスク枚数を低減できる。さらに、後述する実施形態で説明するように、上記方法はボトムコンタクト構造を有するＴＦＴにも適用できる。
　なお、上記方法では、保護層８ｂをマスクとして低抵抗化処理（例えばプラズマ処理）を行うが、保護膜８’を形成せずに、裏面露光によってレジスト層１１１ａを形成し、レジスト層１１１ａをマスクとして低抵抗化処理を施しても良い。
　上部絶縁層１１は、ＳｉＯ2膜に限定されず、ＳｉＮ膜等の他の絶縁膜を用いて形成されてもよい。さらに、上部絶縁層１１は積層構造を有していても良い。
　本実施形態の半導体装置１００Ａは、例えば、Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ（ＦＦＳ）モードの液晶表示装置に用いられる。
　図４は、半導体装置１００Ａを用いたＦＦＳモードの液晶表示装置５００を示す断面図である。ここでは、酸化物層５０の導電体領域５５を、表示信号電圧が供給される画素電極とし、上部透明電極９を共通電極として用いる。共通電極には共通電圧または対向電圧が供給される。上部透明電極９には、少なくとも１以上のスリットが設けられる。このような構造のＦＦＳモードの液晶表示装置５００は、例えば、特開２０１１－５３４４３号公報に開示されている。特開２０１１－５３４４３号公報の開示内容の全てを参考のために本明細書に援用する。
　液晶表示装置５００は、ＴＦＴ基板１００Ａおよび対向基板２００と、ＴＦＴ基板１００Ａと対向基板２００との間に形成された液晶層１５０とを有する。液晶表示装置５００において、対向基板２００の液晶層１５０側には、透明電極（例えばＩＴＯ）などから形成され得た対向電極を備えていない。ＴＦＴ基板１００Ａに形成された画素電極と共通電極とにより生じた横方向の電界により、液晶層１５０中の液晶分子の配向を制御して、表示させている。
　（第１の実施形態の変形例）
　図１に示す半導体装置１００Ａにおいて、上部絶縁層１１は、酸化物層５０の半導体領域５１に含まれる酸化物半導体を還元する性質を有する還元絶縁層であってもよい。あるいは、上部絶縁層１１は、酸化物層５０と接する還元絶縁層を含んでいてもよい。
　還元絶縁層は、酸化物半導体膜と接すると、その電気的抵抗を低下させる機能を有する。このため、還元絶縁層を利用すると、酸化物層５０を部分的に導体化させることが可能である。従って、酸化物半導体膜に対して、プラズマ処理や不純物のドーピングなどを用いた低抵抗化処理（図３（ａ））を行わなくてもよいので、製造プロセスをより簡便にすることができる。
　次に、図１２を参照しながら、本実施形態における還元絶縁層をより詳しく説明する。
　図１２（ａ）は、酸化物半導体層（活性層）の下面全体に接するように酸化物絶縁層（例えばＳｉＯ2）が形成された構成を有する酸化物半導体ＴＦＴのゲート電圧（Ｖｇ）－ドレイン電流（Ｉｄ）曲線を表すグラフであり、図１２（ｂ）は、酸化物半導体層（活性層）の下面全体に接するように還元絶縁層（例えばＳｉＮx）が形成された構成を有する酸化物半導体ＴＦＴのゲート電圧（Ｖｇ）－ドレイン電流（Ｉｄ）曲線を表すグラフである。
　図１２（ａ）から分かるように、酸化物絶縁層が酸化物半導体層に直接接している酸化物半導体ＴＦＴは、良好なＴＦＴ特性を有する。
　一方、図１２（ｂ）から、還元絶縁層が酸化物半導体層に直接接している酸化物半導体ＴＦＴは、ＴＦＴ特性を有さず、還元絶縁層により酸化物半導体層が導体化されることがわかる。これは、還元絶縁層が例えば水素を多く含んでおり、酸化物半導体層と接触して、酸化物半導体を還元させることにより、酸化物半導体層を低抵抗化するからと考えられる。
　図１２に示す結果から、還元絶縁層を酸化物半導体層と接するように配置すると、酸化物半導体層のうち還元絶縁層と接する部分は、他の部分よりも電気抵抗の小さい低抵抗領域となり、活性層として機能しなくなることが分かる。従って、上部絶縁層１１として、あるいは、上部絶縁層１１の一部として、還元絶縁層を、酸化物層（酸化物半導体層）５０の一部のみに直接接するように形成すると、酸化物層５０を部分的に低抵抗化させて導電体領域５５を得ることができる。この結果、特別な低抵抗化処理（例えば、水素プラズマ処理等）を省略できるので、製造プロセスをさらに簡略化できる。
　上部絶縁層１１として還元絶縁層を用い、特別な低抵抗化処理を省略した場合に得られるＴＦＴ基板の一例を図１３に示す。
　還元絶縁層は例えばＳｉＮxから形成されている。還元絶縁層は、例えば、基板温度約１００℃以上約２５０℃以下（例えば、２２０℃）で、ＳｉＨ4とＮＨ3との混合ガスの流量（単位：ｓｓｃｍ）比（ＳｉＨ4の流量／ＮＨ3の流量）が４以上２０以下となるように流量が調整された条件で形成される。
　（第２の実施形態）
　以下、図面を参照しながら、本発明による第２の実施形態の半導体装置を説明する。
　図５（ａ）は第２の実施形態のＴＦＴ基板１００Ｂの模式的な平面図であり、図５（ｂ）は図５（ａ）のＡ－Ａ’線に沿った半導体装置（ＴＦＴ基板）１００Ｂの模式的な断面図である。図５（ｃ）は、Ｃ－Ｃ’線に沿った半導体装置（ＴＦＴ基板）１００Ｂの模式的な断面図である。
　ＴＦＴ基板１００Ｂは、ソース電極６ｓ、ドレイン電極６ｄおよびソース接続層３２などのソース配線層の上に酸化物層５０が形成されている点で、図１に示すＴＦＴ基板１００Ａと異なっている。
　ＴＦＴ基板１００Ｂでは、酸化物層５０は、ソース電極６ｓおよびドレイン電極６ｄの上面と接するように形成されている。酸化物層５０は、チャネル領域を含む半導体領域５１と、導電体領域５５とを有している。導電体領域５５は、ドレイン電極６ｄの側面と接している。保護層８ｂ、８ｃは、基板１の法線方向から見たとき、ソース配線層およびゲート配線層の少なくとも一方と重なる領域上に形成されている。保護層８ｂは、半導体領域５１の上面を覆うように配置されている。図示する例では、半導体領域５１のソース側の端部はソース電極６ｓと保護層８ｂとの間に位置しており、半導体領域５１のソース側の端部には導電体領域が形成されていない。その他の構成は、図１に示す構成と同様である。
　本実施形態では、酸化物層５０の低抵抗化処理を行う際に用いるマスク（ここでは保護層８ｂ）を、基板１の裏面側からの露光（裏面露光）を利用して自己整合的に形成する。前述の実施形態（図２および図３）ではゲート電極３をマスクとして裏面露光を行ったが、ここでは、露光の際に、ゲート電極３、ソース電極６ｓおよびドレイン電極６ｄがマスクとして機能する。この後、裏面露光を利用して得られた低抵抗化処理用マスク（ここでは保護層８ｂ）を用いて、酸化物層５０に導電体領域５５を形成する。従って、基板１の法線方向から見たとき、酸化物層５０のうちゲート電極３、ソース電極６ｓおよびドレイン電極６ｄの何れとも重ならない部分が低抵抗化されて導電体領域５５となる。酸化物層５０のうち低抵抗化されなかった部分は半導体領域５１となる。
　上記のような自己整合プロセスを用いてＴＦＴ基板１００Ｂを製造すると、基板１の法線方向から見たとき、保護層８ｂの端部は、ゲート電極３の端部、ソース電極６ｓの端部またはドレイン電極６ｄの端部と略整合する。半導体領域５１と導電体領域５５との境界の少なくとも一部は、保護層８ｂの端部およびドレイン電極６ｄの端部と略整合する。前述の実施形態と同様に、「略整合する」とは、エッチング条件や導電体領域内の不純物の拡散などにより、エッチングされる層または低抵抗化される領域の端部が、マスクとなる層の端部よりも内側または外側に位置する場合も含む。
　このように、本実施形態では、半導体領域５１は、ゲート電極３、ソース電極６ｓおよびドレイン電極６ｄの少なくとも１つと重なる領域の輪郭の内部に配置される。「内部に配置される」とは、半導体領域５１の端部がこれらの電極の端部よりも内側にある場合のみでなく、これらの電極の端部と整合する場合も含む。
　ＴＦＴ基板１００Ｂのソース－ゲート接続部は、保護層８ｃがソース接続層３２の上に位置している点で、ＴＦＴ基板１００Ａのソース－ゲート接続部の構造と異なっている。保護層８ｃも、ソース接続層３２およびゲート接続層３１をマスクとする裏面露光を利用してパターニングされている。
　本実施形態のＴＦＴ基板１００Ｂによると、前述の実施形態と同様に、導電体領域５５と上部透明電極９とそれらの間にある絶縁層とによって補助容量が構成されるので、高い開口率を実現し得る。また、本実施形態でも、裏面露光を利用した自己整合プロセスにより、酸化物層５０の低抵抗化処理の導電体領域と半導体領域との境界位置を制御できる。従って、マスク枚数を低減でき、製造プロセスを簡便にできるとともに、歩留まりを向上することが可能である。
　（ＴＦＴ基板１００Ｂの製造方法）
　本実施形態のＴＦＴ基板１００Ｂも、ＴＦＴ基板１００Ａと同様に、例えばＦＦＳモードの液晶表示装置（図４）に適用され得る。
　次に、図６（ａ）～（ｅ）および図７（ａ）～（ｄ）を参照しながらＴＦＴ基板１００Ｂの製造方法の一例を説明する。
　まず、図６（ａ）に示すように、基板１上に、ゲート電極３およびゲート接続層３１を含むゲート配線層と、ゲート配線層を覆うゲート絶縁層４を形成する。この後、ゲート絶縁層４上に、ソース電極６ｓ、ドレイン電極６ｄおよびソース接続層３２を含むソース配線層を形成する。ゲート配線層、ゲート絶縁層４およびソース配線層の材料、厚さおよび形成方法は前述した実施形態と同様であってもよい。
　続いて、図６（ｂ）に示すように、ソース配線層およびゲート絶縁層４上に酸化物半導体膜（図示せず）を形成し、これをパターニングすることにより酸化物層５０を得る。次いで、酸化物層５０を覆うように保護膜８’を形成する。酸化物層５０および保護膜８’の材料、厚さおよび形成方法は前述した実施形態と同様であってもよい。
　この後、図６（ｃ）に示すように、保護膜８’上にレジスト膜１１２’を形成する。次いで、基板１の裏面側からレジスト膜１１２’を露光する。このとき、ゲート電極３、ソース電極６ｓ、ドレイン電極６ｄ、ゲート接続層３１およびソース接続層３２がマスクとなる。これにより、図６（ｄ）に示すように、レジスト膜１１２’が自己整合的にパターニングされ、レジスト層１１２ａおよび１１２ｂが形成される。基板１の法線方向から見たとき、レジスト層１１２ａはゲート電極３、ソース電極６ｓおよびドレイン電極６ｄと重なるように位置し、レジスト層１１２ｂはゲート接続層３１およびソース接続層３２と重なるように位置する。
　次いで、図７（ａ）に示すように、レジスト層１１２ａ、１１２ｂをマスクとして保護膜８’のパターニングを行い、酸化物層５０のチャネルとなる部分を覆う保護層８ｂと、ソース－ゲート接続部に位置する保護層８ｃとを得る。保護層８ｃは、ソース接続層３２上およびソース接続層３２の開口内に設けられる。
　この後、基板１の上方から酸化物層５０の一部に低抵抗化処理を施す。低抵抗化処理の方法は、前述した実施形態で説明した方法と同様であってもよい。これにより、図７（ｂ）に示すように、酸化物層５０のうち保護層８ｂ、８ｃで覆われていない部分が低抵抗化され、導電体領域５５が形成される。低抵抗化されなかった部分は半導体領域５１となる。なお、不純物の拡散などにより、矢印で示すように、保護層８ｂのドレイン側の端部の下方まで導体化される場合がある。この場合には、導電体領域５５の一部はドレイン電極６ｄと保護層８ｂとの間にも形成される。
　続いて、図７（ｃ）に示すように、酸化物層５０および保護層８ｂ、８ｃを覆うように上部絶縁層（パッシベーション膜）１１を形成する。次いで、ソース接続層３２の開口内に、上部絶縁層１１、保護層８ｃ、ゲート絶縁層４を貫通し、ゲート接続層３１に達する開口部Ｃ２を形成する。上部絶縁層１１の材料、厚さおよび形成方法は前述した実施形態と同様であってもよい。
　この後、図７（ｄ）に示すように、上部絶縁層１１の上に透明導電膜（不図示）を形成し、これをパターニングする。これにより、上部透明電極９を形成するとともに、ソース－ゲート接続部に形成された開口部Ｃ２内でゲート絶縁層３１と接する透明接続層３３を形成する。透明導電膜の材料、厚さおよび形成方法は前述した実施形態と同様であってもよい。このようにして、ＴＦＴ基板１００Ｂが製造される。
　なお、本実施形態においても、保護膜８’を形成せずに、レジスト層１１２ａ（図６（ｄ））をマスクとして、酸化物層５０の低抵抗化処理を行うこともできる。
　また、上部絶縁層１１として還元絶縁層を用いてもよい。これにより、酸化物層５０を部分的に導体化させるための特別な低抵抗化処理を省略でき、より簡便なプロセスでＴＦＴ基板１００Ｂを得ることができる。
　（第３の実施形態）
　以下、図面を参照しながら、本発明による第３の実施形態の半導体装置を説明する。
　図８（ａ）は第３の実施形態のＴＦＴ基板１００Ｃの模式的な平面図であり、図８（ｂ）は図８（ａ）のＡ－Ａ’線に沿った半導体装置（ＴＦＴ基板）１００Ｃの模式的な断面図である。図８（ｃ）は、Ｃ－Ｃ’線に沿った半導体装置（ＴＦＴ基板）１００Ｃの模式的な断面図である。
　ＴＦＴ基板１００Ｃは、上部透明電極の代わりに、酸化物層５０の下方（基板１側）に位置する下部透明電極２を有している点で、前述の実施形態のＴＦＴ基板１００Ｂ（図５）と異なっている。
　ＴＦＴ基板１００Ｃは、基板１と、基板１の上に形成されたゲート電極３および下部透明電極２と、ゲート電極３および下部透明電極２の上に形成された絶縁層４ａ、４ｂと、絶縁層４ａ、４ｂの上に形成された酸化物層５０とを備えている。絶縁層４ａ、４ｂはゲート絶縁層４として機能する。また、この例では、下部透明電極２とゲート電極３との間に絶縁層４ｃが形成されている。下部透明電極２およびゲート電極３は、何れも、酸化物層５０の基板１側に配置されればよく、下部透明電極２がゲート電極３よりも上層に形成されていてもよい。さらに、ソース－ゲート接続部において、ゲート接続層３１は、ゲート絶縁層４に設けられた開口部内でソース接続層３２と接続されている。ソース接続層３２は保護層８ｃで覆われている。その他の構成は、ＴＦＴ基板１００Ｂの構成と同様であり得る。
　ＴＦＴ基板１００Ｃでは、下部透明電極２の少なくとも一部がゲート絶縁層４を介して導電体領域５５と重なっていることにより補助容量を形成している。ＴＦＴ基板１００Ｃが有する補助容量は透明なので（可視光を透過するので）、開口率を低下させることがない。従って、ＴＦＴ基板１００Ｃも、前述の他の実施形態と同様に、従来よりも高い開口率を有し得る。また、補助容量によって開口率が低下することがないので、補助容量の容量値（補助容量の面積）を必要に応じて、大きくできる。
　本実施形態によると、前述の実施形態と同様に、基板１の裏面側から露光を行うことにより、酸化物層５０の低抵抗化処理においてマスクとして機能する保護層８ｂ（あるいはレジスト層）を形成できる。このように自己整合プロセスを利用するので、製造工程数や製造コストを低減でき、歩留まりを向上できる。
　次に、図９を参照しながら、ＴＦＴ基板１００Ｃを備える液晶表示装置について説明する。図９（ａ）～図９（ｃ）は、ＴＦＴ基板１００Ｃを備える液晶表示装置の模式的な断面図である。図９（ａ）～図９（ｃ）に示す破線矢印は、電界方向を表している。
　図９（ａ）に示すように、ＴＦＴ基板１００Ｃは、例えば、ＦＦＳモードの液晶表示装置５００’に用いられる。このとき、下部透明電極２を共通電極（共通電圧または対向電圧が供給される）とし、上層の導電体領域５５を画素電極（表示信号電圧が供給される）として用いる。導電体領域５５には、少なくとも１以上のスリットが設けられる。ＦＦＳモードの液晶表示装置のより詳細な構成および表示原理は、図４を参照しながら前述したのでここでは省略する。
　ＴＦＴ基板１００Ｃでは、下部透明電極（共通電極）２は、上部透明電極（画素電極）である導電体領域５５よりも基板１側にある。従って、ＦＦＳモードの液晶表示装置５００’だけでなく、様々な液晶モードの液晶表示装置にＴＦＴ基板１００Ｃを用いることができる。
　例えば、図９（ｂ）に示すように、対向基板２００の液晶層側に対向電極２７を設けて、対向電極２７と導電体領域（画素電極）５５とにより生じる縦電界により液晶層１５０の液晶分子の配向を制御して表示させる縦電界モードの液晶表示装置６００にＴＦＴ基板１００Ｃを用いることができる。この場合、導電体領域５５には複数のスリットを設けなくてもよい。
　さらに、図９（ｃ）に示すように、対向基板２００の液晶層側に対向電極２７を設け、導電体領域（画素電極）５５には複数のスリットを設けて、導電体領域（画素電極）５５と下部透明電極（共通電極）２とにより生じる横電界と、導電体領域（画素電極）５５と対向電極２７とにより生じる縦電界とにより、液晶層１５０の液晶分子の配向を制御して表示させる縦横電界モードの液晶表示装置７００にＴＦＴ基板１００Ｃを用いることができる。このような液晶表示装置７００は、例えば国際公開第２０１２／０５３４１５号に記載されている。
　（ＴＦＴ基板１００Ｃの製造方法）
　次に、ＴＦＴ基板１００Ｃの製造方法を説明する。
　図１０（ａ）～図１０（ｆ）は、ＴＦＴ基板１００Ｃの製造方法の一例を説明するための模式的な工程断面図である。
　まず、図１０（ａ）に示すように、基板１上に下部透明電極２を形成する。基板１としては、例えばガラス基板などの透明絶縁性の基板を用いることができる。下部透明電極２は透明導電膜を形成した後、第１のフォトマスクを用いてパターニングすることによって形成される。下部透明電極２は例えばＩＴＯから形成され、その厚さは約１００ｎｍである。
　次に、図１０（ｂ）に示すように、下部透明電極２の上に、絶縁層４ｃをＣＶＤ法などにより形成し、その後、絶縁層４ｃ上にゲート電極３およびゲート接続層３１を形成する。
　絶縁層４ｃは半導体領域５１の半導体特性の劣化防止の観点から、ＳｉＯ2またはＳｉＯxＮy（酸化窒化シリコン、ｘ＞ｙ）から形成されることが好ましい。ここでは、絶縁層４ｃは、例えばＳｉＮxから形成される。絶縁層４ｃの厚さは、約１００ｎｍである。
　ゲート電極３およびゲート接続層３１はスパッタ法で絶縁層４ｃの上に導電膜を形成した後、第２のフォトマスクを用い、フォトリソグラフィ法により導電膜のパターニングを行うことによって形成される。なお、基板１の法線方向から見たとき、ゲート電極３と下部透明電極２とは重ならないように配置される。ここでは、導電膜として、基板１側からＴａＮ膜（厚さ：約５０ｎｍ）およびＷ膜（厚さ：約３７０ｎｍ）をこの順で有する２層構造の積層膜を用いる。なお、導電膜として、例えば、Ｔｉ、Ｍｏ、Ｔａ、Ｗ、Ｃｕ、ＡｌまたはＣｒなどの単層膜、それらを含む積層膜、合金膜またはこれらの窒化金属膜などを用いてもよい。
　次に、図１０（ｃ）に示すように、例えばＣＶＤ法により、ゲート電極３を覆うように絶縁層４ａおよび絶縁層４ｂを形成する。ここでは、絶縁層４ａとしてＳｉＮx膜（厚さ：約２２５ｎｍ）、絶縁層４ｂとしてＳｉＯ2膜（厚さ：約５０ｎｍ）を用いる。この後、第３のフォトマスクを用いて、絶縁層４ａ、４ｂ（ゲート絶縁層４）に、ゲート接続層３１を露出する開口部を設ける。
　このように、ゲート配線層とのコンタクト部分を設けることにより、画素スイッチング用のＴＦＴだけでなく、中小型高精細液晶ディスプレイに求められる周辺回路と画素回路とを一体形成した薄膜トランジスタアレイを簡便に製造することが可能となる。
　続いて、図１０（ｄ）に示すように、ゲート絶縁層４の上に、ソース電極６ｓ、ドレイン電極６ｄおよびソース接続層３２を含むソース配線層を形成した後、酸化物半導体膜５０’を形成する。
　ソース電極６ｓ、ドレイン電極６ｄおよびソース接続層３２は、例えばスパッタ法により導電膜（不図示）を形成し、これを第４のフォトマスクを用いてパターニングすることによって形成され得る。導電膜は例えばＴｉ／Ａｌ／Ｔｉの積層構造を有する。下層のＴｉ層の厚さは約５０ｎｍであり、Ａｌ層の厚さは約２００ｎｍであり、上層のＴｉ層の厚さは約１００ｎｍである。ソース接続層３２は、ゲート絶縁層４に設けられた開口部内でゲート接続層３１と接するように配置される。
　酸化物半導体膜５０’は例えばスパッタ法で形成される。ここでは、酸化物半導体膜５０’としてＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜（厚さ：約５０ｎｍ）を用いる。
　この後、図１０（ｅ）に示すように、第５のフォトマスクを用いて酸化物半導体膜５０’をパターニングし、酸化物層５０を得る。続いて、酸化物層５０の上に保護膜（図示せず）を形成し、これをパターニングして保護層８ｂ、８ｃを得る。保護層８ｂ、８ｃは例えば酸化物（例えばＳｉＯ2）から形成され、その厚さは約１５０ｎｍである。保護膜のパターニングは、図６（ｃ）～（ｅ）及び図７（ａ）を参照しながら前述した方法と同様の方法で、ソースおよびゲート配線層をマスクとした裏面露光を利用することにより自己整合的に行うことができる。
　続いて、図１０（ｆ）に示すように、酸化物層５０の一部に低抵抗化処理を施す。これにより、酸化物層５０のうち保護層８ｂで覆われていない部分が低抵抗化されて導電体領域５５となる。酸化物層５０のうち保護層８ｂで覆われ、低抵抗化されなかった部分は半導体領域５１として残る。低抵抗化処理が施された部分（低抵抗部分）の電気抵抗は、低抵抗化処理が施されていない部分（高抵抗部分）の電気抵抗よりも小さい。低抵抗化処理として、前述の実施形態と同様の方法を用いることができる。
　（第３の実施形態の変形例）
　本実施形態における下部透明電極２はゲート電極３よりも上層に設けられていてもよい。そのようなＴＦＴ基板は、例えば次のような方法で製造され得る。
　図１１（ａ）～図１１（ｆ）は、変形例のＴＦＴ基板の製造方法の一例を説明するための模式的な工程断面図である。なお、以下の説明では、各層や膜の材料、厚さおよび形成方法などは、図１０を参照しながら前述した材料、厚さおよび形成方法と同様であるので、説明を省略する。
　まず、図１１（ａ）に示すように、基板１上にゲート電極３およびゲート接続層３１を形成する。
　次いで、図１１（ｂ）に示すように、ゲート電極３およびゲート接続層３１を覆うように絶縁層４ｃをＣＶＤ法などにより形成し、その後、絶縁層４ｃ上に下部透明電極２を形成する。
　次に、図１１（ｃ）に示すように、下部透明電極２を覆うように絶縁層４ａおよび絶縁層４ｂを形成する。この後、絶縁層４ａ、４ｂ（ゲート絶縁層４）および絶縁層４ｃに、ゲート接続層３１を露出する開口部を設ける。
　このように、ゲート配線層とのコンタクト部分を設けることにより、画素スイッチング用のＴＦＴだけでなく、周辺回路と画素回路とを一体形成した薄膜トランジスタアレイを簡便に製造することが可能となる。
　続いて、図１１（ｄ）に示すように、ゲート絶縁層４の上に、ソース電極６ｓ、ドレイン電極６ｄおよびソース接続層３２を含むソース配線層を形成した後、酸化物半導体膜５０’を形成する。ソース接続層３２は、ゲート絶縁層４に設けられた開口部内でゲート接続層３１と接するように配置される。
　この後、図１１（ｅ）に示すように、酸化物半導体膜５０’をパターニングして酸化物層５０を得る。続いて、酸化物層５０の上に保護膜（図示せず）を形成し、これを裏面露光を利用した自己整合プロセスによりパターニングし、保護層８ｂ、８ｃを得る。
　続いて、図１１（ｆ）に示すように、酸化物層５０の一部に低抵抗化処理を施し、酸化物層５０に導電体領域５５および半導体領域５１を形成する。
　なお、本実施形態においても、図１０（ｅ）および図１１（ｅ）に示す工程において、保護膜（保護層８ｂ）を形成せずに、裏面露光を利用して得られるレジスト層をマスクとして、酸化物層５０の低抵抗化処理を行うことも可能である。
　本発明の実施形態は、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などの薄膜トランジスタを備えた装置に広く適用できる。
　１　　　基板
　２　　　下部透明電極
　３　　　ゲート電極
　４　　　ゲート絶縁層
　４ａ、４ｂ、４ｃ　絶縁層
　６ｓ　　　ソース電極
　６ｄ　　　ドレイン電極
　８ｂ、８ｃ　保護層
　９　　　　上部透明電極
　１１　　　　上部絶縁層
　３１　　　ゲート接続層
　３２　　　ソース接続層
　３３　　　透明接続層
　５０　　　酸化物層
　５５、５６　導電体領域
　５１　半導体領域
　１５０　　　液晶層
　１００、１００Ａ、１００Ｂ、１００Ｃ　　半導体装置（ＴＦＴ基板）
　２００　　　対向基板
　５００、５００’、６００、７００　　　液晶表示装置

Claims (18)

  1. 　基板と、
    　前記基板の上に形成されたゲート電極と、
    　前記ゲート電極の上に形成されたゲート絶縁層と、
    　前記ゲート絶縁層の上に形成され、半導体領域と、前記半導体領域と接する第１の導電体領域とを含む酸化物層であって、前記半導体領域の少なくとも一部は前記ゲート絶縁層を介して前記ゲート電極と重なっている、酸化物層と、
    　前記半導体領域の上面を覆う保護層と、
    　前記半導体領域と電気的に接続されたソース電極およびドレイン電極と、
    　前記第１の導電体領域の少なくとも一部と誘電体層を介して重なるように配置された透明電極と
    を備え、
    　前記ドレイン電極は前記第１の導電体領域と接しており、
    　前記基板の法線方向から見たとき、前記保護層の端部は前記ドレイン電極の端部、前記ソース電極の端部または前記ゲート電極の端部と略整合し、前記半導体領域と前記第１の導電体領域との境界の少なくとも一部は、前記保護層の端部と略整合している半導体装置。
  2. 　前記基板の法線方向から見たとき、前記半導体領域は、前記ゲート電極の輪郭の内部に配置されている請求項１に記載の半導体装置。
  3. 　前記酸化物層は、前記半導体領域の前記第１の導電体領域と反対側に位置する第２の導電体領域をさらに有し、
    　前記ドレイン電極は、前記酸化物層の前記第１の導電体領域の上面に接し、前記ソース電極は、前記酸化物層の前記第２の導電体領域の上面に接し、
    　前記透明電極は、前記酸化物層の上に前記誘電体層を介して配置された上部透明電極であり、
    　前記基板の法線方向から見たとき、前記保護層の端部は前記ゲート電極の端部と略整合し、前記半導体領域と前記第１および第２の導電体領域との境界の少なくとも一部は、前記保護層の端部と略整合している請求項１または２に記載の半導体装置。
  4. 　前記基板の法線方向から見たとき、前記半導体領域は、前記ゲート電極、前記ソース電極および前記ドレイン電極のうち少なくとも１つと重なる領域の輪郭の内部に配置されている請求項１に記載の半導体装置。
  5. 　前記ソース電極およびドレイン電極は、前記ゲート絶縁層と前記酸化物層との間に形成され、
    　前記酸化物層の前記半導体領域は、前記ソース電極の上面および前記ドレイン電極の上面と接しており、
    　前記基板の法線方向から見たとき、前記半導体領域と前記第１の導電体領域との境界の少なくとも一部は、前記ドレイン電極の端部と略整合している請求項１または４に記載の半導体装置。
  6. 　前記透明電極は、前記酸化物層の上に前記誘電体層を介して配置された上部透明電極である請求項５に記載の半導体装置。
  7. 　前記透明電極は、前記酸化物層と前記基板との間に配置された下部透明電極であり、前記誘電体層は前記ゲート絶縁層の少なくとも一部を含む請求項４または５に記載の半導体装置。
  8. 　ソース－ドレイン接続部をさらに備え、前記ソース－ドレイン接続部は、
    　　前記ゲート電極と同じ導電膜から形成されたゲート接続層と、
    　　前記ソース電極と同じ導電膜から形成されたソース接続層と、
    　　前記上部透明電極と同じ透明導電膜から形成された透明接続層と
    をさらに備え、
    　前記ソース接続層と前記ゲート接続層とは前記透明接続層を介して電気的に接続されている請求項３または６に記載の半導体装置。
  9. 　ソース－ドレイン接続部をさらに備え、前記ソース－ドレイン接続部は、
    　　前記ゲート電極と同じ導電膜から形成されたゲート接続層と、
    　　前記ソース電極と同じ導電膜から形成されたソース接続層と
    を備え、
    　前記ソース接続層は、前記ゲート絶縁層に設けられた開口部内で前記ゲート接続層と接する請求項７に記載の半導体装置。
  10. 　前記酸化物層は、Ｉｎ、Ｇａ及びＺｎを含む請求項１から９のいずれかに記載の半導体装置。
  11. 　（Ａ）ゲート電極およびゲート絶縁層が表面に形成された基板を用意する工程と、
    　（Ｂ）前記ゲート絶縁層の上に酸化物半導体層を形成する工程と、
    　（Ｃ）前記酸化物半導体層の上に、前記酸化物半導体層のうち前記ゲート電極の上に位置する部分を覆う低抵抗化処理用マスクを形成する工程であって、
    　　前記酸化物半導体層の上にレジスト膜を形成する工程（Ｃ１）と、
    　　前記基板の前記表面と反対側の面から、前記ゲート電極をマスクとして前記レジスト膜を露光してレジスト層を形成する工程（Ｃ２）とを含む、工程と、
    　（Ｄ）前記酸化物半導体層のうち前記低抵抗化処理用マスクで覆われていない部分を低抵抗化して第１の導電体領域を形成し、前記酸化物半導体層のうち低抵抗化されなかった部分に半導体領域を形成することにより、半導体領域と第１の導電体領域とを含む酸化物層を形成する工程と
    を包含する半導体装置の製造方法。
  12. 　前記酸化物層の上面と接するようにソースおよびドレイン電極を形成する工程（Ｅ）と、
    　前記酸化物層の上に誘電体層を形成し、次いで、前記第１導電体領域の少なくとも一部と前記誘電体層を介して重なるように上部透明電極を形成する工程（Ｆ）と
    をさらに包含する請求項１１に記載の半導体装置の製造方法。
  13. 　前記工程（Ｃ）は、前記工程（Ｃ１）の前に、前記酸化物半導体層の上に保護膜を形成する工程を含み、
    　前記工程（Ｃ２）において前記レジスト層を前記保護膜上に形成し、
    　前記工程（Ｃ２）の後に、前記レジスト層をマスクとして前記保護膜のパターニングを行い、前記低抵抗化処理用マスクとして保護層を形成する工程をさらに含む請求項１１または１２に記載の半導体装置の製造方法。
  14. 　（ａ）ゲート電極およびゲート絶縁層が表面に形成された基板を用意する工程と、
    　（ｂ）前記ゲート絶縁層の上にソースおよびドレイン電極を形成する工程と、
    　（ｃ）前記ソースおよびドレイン電極を覆う酸化物半導体層を形成する工程と、
    　（ｄ）前記酸化物半導体層の上に、前記酸化物半導体層のうち少なくとも前記ゲート電極の上に位置する部分を覆う低抵抗化処理用マスクを形成する工程であって、
    　　前記酸化物半導体層の上にレジスト膜を形成する工程（ｄ１）と、
    　　前記基板の前記表面と反対側の面から、前記ゲート電極をマスクとして前記レジスト膜を露光してレジスト層を形成する工程（ｄ２）とを含む、工程と、
    　（ｅ）前記酸化物半導体層のうち前記低抵抗化処理用マスクで覆われていない部分を低抵抗化して第１の導電体領域を形成し、前記酸化物半導体層のうち低抵抗化されなかった部分に半導体領域を形成することにより、半導体領域と第１の導電体領域とを含む酸化物層を形成する工程と
    を包含する半導体装置の製造方法。
  15. 　前記酸化物層の上面と接するように誘電体層を形成し、次いで、前記第１導電体領域の少なくとも一部と前記誘電体層を介して重なるように上部透明電極を形成する工程（ｆ）をさらに包含する請求項１４に記載の半導体装置の製造方法。
  16. 　前記工程（ｂ）の前に、前記基板の上に下部透明電極を形成する工程をさらに含み、
    　前記工程（ｅ）において、前記第１の導電体領域は、前記ゲート絶縁層の少なくとも一部を介して前記下部透明電極と重なるように配置される請求項１４に記載の半導体装置の製造方法。
  17. 　前記工程（ｄ）は、前記工程（ｄ１）の前に、前記酸化物半導体層の上に保護膜を形成する工程を含み、
    　前記工程（ｄ２）において前記レジスト層を前記保護膜上に形成し、
    　前記工程（ｄ２）の後に、前記レジスト層をマスクとして前記保護膜のパターニングを行い、前記低抵抗化処理用マスクとして保護層を形成する工程をさらに含む請求項１４から１６のいずれかに記載の半導体装置の製造方法。
  18. 　前記酸化物半導体層はＩｎ、Ｇａ及びＺｎを含む請求項１１から１７のいずれかに記載の半導体装置の製造方法。
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