JP2009266985A - Manufacturing apparatus for semiconductor device - Google Patents
Manufacturing apparatus for semiconductor device Download PDFInfo
- Publication number
- JP2009266985A JP2009266985A JP2008113410A JP2008113410A JP2009266985A JP 2009266985 A JP2009266985 A JP 2009266985A JP 2008113410 A JP2008113410 A JP 2008113410A JP 2008113410 A JP2008113410 A JP 2008113410A JP 2009266985 A JP2009266985 A JP 2009266985A
- Authority
- JP
- Japan
- Prior art keywords
- seed
- barrier metal
- chambers
- chamber
- barrier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
Description
本発明は、Cu配線を形成するためのバリアメタルおよびシード層を成膜する半導体装置の製造装置に関する。 The present invention relates to a semiconductor device manufacturing apparatus for forming a barrier metal and a seed layer for forming a Cu wiring.
従来、LSIの製造にCu配線が用いられている。このCu配線は、層間膜内に設けられた接続孔(ビア)と配線溝に、めっき法により、Cuを埋め込み、埋め込んだCuをCMP(化学機械研磨)法により、平坦に研磨して、ビアと配線を形成する。 Conventionally, Cu wiring has been used in the manufacture of LSIs. This Cu wiring is formed by burying Cu in the connection hole (via) and wiring groove provided in the interlayer film by plating, and polishing the buried Cu by CMP (Chemical Mechanical Polishing) to flatten the via. And wiring.
図8は、従来のCu配線におけるバリア/シード工程を示す図であり、バリア/シード成膜装置11内では、脱ガス処理からめっき前までの工程が行われる。ここで、工程1は、デュアルダマシン工程において、ビアおよび配線の加工を行った後で、層間絶縁膜に吸着した水や酸素などの大気成分を除去するための脱ガス工程である。
FIG. 8 is a diagram showing a barrier / seed process in a conventional Cu wiring. In the barrier / seed film forming apparatus 11, processes from degassing to pre-plating are performed. Here, the
工程2は、ビアをエッチング加工した後に、基板を大気に曝すことにより酸化された下層配線のビアコンタクト部のCu酸化膜を除去して、ビアのコンタクト抵抗を小さくするためのプレクリーン工程である。工程3は、Cuが、層間絶縁膜に拡散することを防止するためのバリアメタル成膜工程である。工程4は、Cuのめっき成長のための初期膜(以下、シード膜という。)を生成する工程である。工程5は、Cuのめっき工程である。上記、5つの工程のうち、工程1から工程4までが1つの装置(バリア/シード成膜装置11)で行われる。
工程1では、ランプやヒーターなどで基板ウェハを200℃から300℃に加熱して、基板ウェハからのガスの放出を促進させる。工程2では、ランプやヒーターなどで基板ウェハを200℃から300℃に加熱しながら、かつ、水素などの還元ガスを導入して、下層配線のCu表面の酸化物を除去する。もしくは水素を含むガスプラズマによりCu表面の酸化膜を除去する。
In
工程3では、バリア膜としてのTaをスパッタでつける。この工程は、通常、図7に示すように、3つの個別工程から成り立っている。つまり、図7(A)では、スパッタリングでTa21を層間膜23につける。図7(B)では、Arスパッタリングで、トレンチ24を形成し、ビア25底面のTa21を除去して、下層のCu配線22の内部までエッチングを行う。図7(C)では、スパッタリングで、再び、Ta26をつける。工程4では、CuめっきのためのシードCuをスパッタリングでつける。
In
通常、工程1から工程4までは、それぞれ別のチャンバー(処理室)で行われる。なお、工程1の脱ガスは、装置に備えられた小室で処理されることが多いため、ここでは、工程2のプレクリーンから工程4のシード層成膜までの工程を考える。
Usually,
図6に、従来のバリア/シード装置のチャンバー構成を示す。各チャンバー1から6に、基板ウェハが真空ロボットで搬送されて、装置内で一貫処理される。このような一貫処理が2系統同時に行われる装置は、6つのチャンバーを持っている。ここで、チャンバー31と34は、プレクリーンのチャンバーであり、チャンバー32と35は、バリアメタルのチャンバーであり、33と36は、Cuシードのチャンバーである。通常、300mm基板を処理するバリア/シード成膜装置30は、このように、プレクリーン、バリアメタル、Cuシードの工程を行う6つのチャンバーから構成されている。
FIG. 6 shows a chamber configuration of a conventional barrier / seed device. A substrate wafer is transferred to each of the
ここで、配線の信頼性の確保には、バリアメタルが支配的な役割を有する。バリア材料としては、例えば、TaN/Taの積層膜やTa単層膜が選択される。バリア膜の役割は、Cuのボイドの発生防止やCuの層間膜への拡散防止、はがれ防止などである。なお、デバイスを微細化させるためには、このバリア材料を薄くしてビア内面に均一に付着させて、信頼性を確保しなければならない。しかし、バリア材料を薄くすると、側面のストライエイションによる被覆欠陥が生じるほか、膜全体が、層間膜の吸着酸素や水分で酸化されてバリア機能を失うという欠陥、ピンホール欠陥などがある。そのため、こうした欠陥を補う技術が必要である。 Here, the barrier metal has a dominant role in ensuring the reliability of the wiring. As the barrier material, for example, a TaN / Ta laminated film or a Ta single layer film is selected. The role of the barrier film is to prevent the occurrence of Cu voids, to prevent diffusion of Cu into the interlayer film, and to prevent peeling. In order to miniaturize the device, the barrier material must be thinned and uniformly attached to the inner surface of the via to ensure reliability. However, when the barrier material is made thinner, there are coating defects due to side striations, and there are defects such as the whole film being oxidized by the adsorbed oxygen and moisture of the interlayer film and losing the barrier function, and pinhole defects. Therefore, there is a need for technology that can compensate for these defects.
例えば、Cu配線の信頼性を高める技術として、合金シールドを用いる方法が知られている。合金シールドとして、CuAl合金を用いると、SIV(Stress Induced Voiding)やEM(Electro−Migration)耐性を向上させることができることが多くの論文等で報告されている(例えば、非特許文献1参照。)。 For example, as a technique for improving the reliability of Cu wiring, a method using an alloy shield is known. It has been reported in many papers and the like that when a CuAl alloy is used as an alloy shield, it is possible to improve SIV (Stress Induced Voiding) and EM (Electro-Migration) resistance (for example, see Non-Patent Document 1). .
また、添加元素としてMnを用いると、酸化したバリアメタルのバリア機能をMnが修復するため、従来に比べて、薄いバリアメタルを用いても配線の信頼性を格段に向上させることができることが報告されている(例えば、非特許文献2参照。)。 In addition, when Mn is used as an additive element, Mn repairs the barrier function of the oxidized barrier metal, so it has been reported that the reliability of wiring can be significantly improved even when a thinner barrier metal is used compared to the conventional case. (For example, see Non-Patent Document 2).
しかしながら、合金シードを用いた場合の一般的な課題として、配線抵抗の上昇が挙げられる。非特許文献1の図6には、シード層の厚みを変えた時の配線抵抗特性が示されている。これによると、同じAl濃度のCuAl合金を用いた場合、シード層を薄くした方が、配線幅によらず、配線抵抗を下げられることがわかる。
However, a general problem when using an alloy seed is an increase in wiring resistance. FIG. 6 of
一方、合金シードで配線抵抗を下げる方法として、合金の添加元素の濃度を下げることが考えられる。しかし、極限として、純Cu配線と同等の配線抵抗にするためには、合金の添加元素の濃度を配線抵抗に影響を与えない濃度まで下げることが必要になると考えられる。ところが、合金シードの効果により、Cu配線の信頼性を向上させるためには、合金の添加元素の濃度は高い方が、好ましいため、ここに、配線抵抗と信頼性とのトレードオフが存在する。 On the other hand, as a method of reducing the wiring resistance with the alloy seed, it is conceivable to reduce the concentration of the additive element of the alloy. However, as a limit, in order to obtain a wiring resistance equivalent to that of pure Cu wiring, it is considered necessary to reduce the concentration of the additive element of the alloy to a concentration that does not affect the wiring resistance. However, in order to improve the reliability of the Cu wiring due to the effect of the alloy seed, it is preferable that the concentration of the additive element of the alloy is high. Therefore, there is a trade-off between wiring resistance and reliability.
合金を用いたCu配線の信頼性向上のためのメカニズムには、様々な要因が考えられるが、例えば、非特許文献2の図1には、信頼性向上のためのメカニズムとして、酸化したTaのバリア機能をMnで修復することにより、強固なTa/Cu界面を作ることができるため、信頼性が向上すると述べられている。また、非特許文献1の図8からも、Alが配線周囲のTaやSiCNバリアと反応していることが判る。これは、酸化される性質の強いAlやMnに酸化したTaやSiCN中の残留酸素が反応して、信頼性を向上させる効果があるものと考えられる。
Various factors can be considered as a mechanism for improving the reliability of Cu wiring using an alloy. For example, in FIG. 1 of Non-Patent
このように、合金元素が周囲のバリアメタルやSiCNバリアと反応して信頼性が向上するのであれば、Cu配線中に添加元素が残留している必要はなく、配線抵抗とのトレードオフは解消されることになる。ただし、この場合でも、より効率的に合金元素が周囲のバリアメタルやSiCNバリアと反応するためには、バリアに接している合金シードの添加元素濃度は高い方が望ましい。 Thus, if the alloy element reacts with the surrounding barrier metal or SiCN barrier to improve reliability, the additive element does not need to remain in the Cu wiring, and the trade-off with the wiring resistance is eliminated. Will be. However, even in this case, in order for the alloy element to react more efficiently with the surrounding barrier metal or the SiCN barrier, it is desirable that the concentration of the additive element of the alloy seed in contact with the barrier is higher.
図5に、ダマシン構造のビアとトレンチの断面構造を示す。ここで、図5(A)は、従来の1層のシードの構成であり、下層Cu配線41の上に層間膜42があり、ビア43とトレンチ44とが形成されている。また、バリアメタルTa45とCuシード46とが積層されている。 FIG. 5 shows a cross-sectional structure of damascene vias and trenches. Here, FIG. 5A shows a conventional single-layer seed structure, in which an interlayer film 42 is provided on a lower Cu wiring 41, and a via 43 and a trench 44 are formed. A barrier metal Ta45 and a Cu seed 46 are laminated.
図5(B)は、従来のCuシードの下に、非特許文献1あるいは非特許文献2にある合金シードを挿入した2層シードの構造の模式図である。ここで、Taバリア45の上に合金シード47と従来のCuシード46の2層が積層されて、2層のシード層が形成されている。以上が、2層のシード層による配線の信頼性向上の技術である。
FIG. 5B is a schematic diagram of a two-layer seed structure in which an alloy seed described in
非特許文献2によれば、信頼性の向上は、バリアメタルTaが酸化されて形成されたTa酸化層の酸素と、合金Cuシード中のMnが拡散して、Ta酸化膜に侵入し、Ta−Mn−Oの金属酸化物層ができるためであると解説されている。この金属酸化物の厚みは、バリアメタルの酸化物層の厚みに依存するのは当然であるので、このバリアメタルの酸化量の制御が、この技術の場合、重要となる。
According to
合金Cuシードは、めっきCuの工程の後では区別できないので、合金シードとバリアメタルとが積層になったバリアメタルのように見える。合金シードは、製造工程上は、バリアメタル工程のあとであるので、これを区別するために、シード層と呼んでいるが、機能的には、下のバリアメタルと一体となってバリアメタルとして働く。 Since the alloy Cu seed cannot be distinguished after the plating Cu process, it looks like a barrier metal in which the alloy seed and the barrier metal are laminated. Since the alloy seed is after the barrier metal process in the manufacturing process, it is called a seed layer to distinguish it, but functionally, it is integrated with the lower barrier metal as a barrier metal. work.
Cu配線の信頼性向上の他の技術として、積極的に積層させるバリアメタルの技術がある。例えば、従来のTaN/Taのバリアに対して、TaN/Ruを用いることにより、EM(Electro−Migration)の性能を維持しながら、配線抵抗を下げることができる(例えば、非特許文献3参照。)。この場合、Ruは酸化しにくい材料であるので、LOW−K材料に吸着した酸化剤によるバリアメタルの下からの酸化を防止していると考えられる。 As another technique for improving the reliability of Cu wiring, there is a technique of a barrier metal that is actively laminated. For example, by using TaN / Ru for a conventional TaN / Ta barrier, the wiring resistance can be lowered while maintaining the performance of EM (Electro-Migration) (see, for example, Non-Patent Document 3). ). In this case, since Ru is a material that is difficult to oxidize, it is considered that oxidation from below the barrier metal by the oxidizing agent adsorbed on the LOW-K material is prevented.
以上のように、シード層をCuとCu合金との2層にすることや、バリア層をTaとRuとの2層にすることにより、Cu配線の信頼性を向上させることができる。なお、これを実際に用いるときには、製造上の再現性と信頼性、同一条件で製造したという保証、装置のスループットの確保などを同時に成立させることが必要である。
上記では、配線の信頼性向上のために、バリア層が酸化されても信頼性を向上させるシード2層の技術やバリア層を2層にする技術があることを説明した。しかしながら、層間膜のガス吸着やウェハの保管や搬送に伴い、バリア層が酸化される現象は、工程上一定のバラツキで発生する。そのため、一定の酸化を許容して信頼性性能を一定にする配線の製造であるならば、酸化の制御は、装置で管理して行う必要がある。これは、一度、装置の外に出してしまうと、その環境暴露に依存して、外部で酸化された量を制御できないためである。そのため、バリア層の厚みや合金シードの厚みに依存させて再現性よく、酸化されたバリアメタルを製造する工程が必要になる。
In the above description, in order to improve the reliability of the wiring, it has been described that there are a
以上の要求を満たすためには、現実の装置の機能と性能とが課題となる。例えば、シード層を2層にしたことにより、異なる材料を2層スパッタリングするために、ターゲットの異なるチャンバーが必要となる。そこで、まず、第1に、製造装置のスループットの点から、この工程が増加することが課題となる。 In order to satisfy the above requirements, the function and performance of an actual device are problems. For example, since the seed layer is formed in two layers, different target chambers are required to perform two-layer sputtering of different materials. Therefore, firstly, there is a problem that this process increases from the viewpoint of the throughput of the manufacturing apparatus.
例えば、図6において、シードの工程を増やすと、従来構成のチャンバーのうち、どれかを増加したシードの工程に当てなくてはならない。すなわち、4つのチャンバーで一貫処理を行うことになる。図4に、単純に、工程を連続させたチャンバー構成の例を示す。図4の例では、チャンバー1で、プレクリーン工程を、チャンバー2で、バリアメタル工程を行い、チャンバー3の工程では、合金シードをつけ、チャンバー4の工程では、Cuシードをつけることで、チャンバー3とチャンバー4とで、2層シード行程51を行う。
For example, in FIG. 6, when the seed process is increased, any of the conventional chambers must be applied to the increased seed process. That is, consistent processing is performed in four chambers. FIG. 4 shows an example of a chamber configuration in which processes are simply continued. In the example of FIG. 4, a pre-clean process is performed in the
一方、図6に示した従来の装置は、6チャンバー構成であり、それぞれ2系統のプレクリーン、バリアメタル、シード用チャンバーを有しているため、2つあるシード用チャンバーの一方を合金シードに転用すれば、6チャンバー構成でも一貫工程を構成することができる。 On the other hand, the conventional apparatus shown in FIG. 6 has a six-chamber configuration, and each has two lines of pre-clean, barrier metal, and seed chambers, so one of the two seed chambers is used as an alloy seed. If diverted, a consistent process can be configured even in a 6-chamber configuration.
しかしながら、2つのシード工程のうちのそれぞれのタクト時間が半分以下にならない限り、4工程一貫処理を6チャンバーの構成で行うと、装置1台あたりのスループットが低下して、コストの課題が生じる。つまり、配線の信頼性向上のために、2層シードの4工程一貫処理を導入すると、6チャンバー装置では、経済効率が低下し、信頼性に係る薄膜の厚みや組成の制御の課題も浮上してくるという問題がある。 However, unless the tact time of each of the two seed processes is reduced to half or less, if the four-process integrated process is performed in a six-chamber configuration, the throughput per apparatus is reduced, resulting in a cost problem. In other words, the introduction of the four-step integrated process with two-layer seeds to improve the reliability of wiring reduces the economic efficiency of the six-chamber device, and raises the problem of controlling the thickness and composition of the thin film related to reliability. There is a problem of coming.
一方、合金シードを用いて、高い信頼性と低い配線抵抗を達成するためには、添加元素の濃度が高い、薄膜の合金シードを用いればよいことを上記で説明したが、現行のデュアルダマシンプロセスでは、シード作成後に電解めっきでビア/配線層をCuで埋め込んでいるため、薄膜の合金シードを用いると、シード層の電気抵抗が高くなって、電解めっきの均一制御が難しくなるという問題が生じる。また、シード層が薄くなると、電解めっき時に、シードが溶解して、埋め込みが難しくなるという問題も生じる。 On the other hand, in order to achieve high reliability and low wiring resistance using an alloy seed, it has been described above that a thin alloy seed having a high concentration of the additive element may be used. Then, since the via / wiring layer is embedded with Cu by electroplating after seed formation, the use of a thin-film alloy seed increases the electrical resistance of the seed layer, which makes it difficult to uniformly control the electroplating. . In addition, when the seed layer becomes thin, there is a problem that the seed is dissolved during the electroplating and it becomes difficult to embed.
このように、めっき前のシード層の厚みをウェハ毎に、精密にかつ再現性よく制御する管理が製造上の課題となる。従来の製造装置においては、2系統独立して工程処理を行っているために、仮に、合金シード層の工程を単純に追加して独立2系統にすると、チャンバーのターゲットの減り具合のバラツキが処理枚数に応じて増加し、同じ装置であるにも係わらず、薄い合金シード層の同一レシピーによるロット内管理ができないという製造管理上の課題が生じる。 As described above, management that precisely and reproducibly controls the thickness of the seed layer before plating is a problem in manufacturing. In the conventional manufacturing equipment, since the process processing is performed independently for the two systems, if the alloy seed layer process is simply added to the two independent systems, variations in the reduction of the chamber target are processed. Although it increases according to the number of sheets, there is a problem in manufacturing management that in-lot management by the same recipe of the thin alloy seed layer cannot be performed despite the same apparatus.
そこで、上記の課題を解決するためには、処理時間の短い薄膜の合金シードのチャンバー数を他の工程のチャンバー数よりも少なくする、または、共通チャンバーで形成した後に、同一装置内で純Cuシードを適正膜厚まで上乗せして、この2層シードを電解めっきのシード層として用いることが安定制御の観点から適切であると考えられる。 Therefore, in order to solve the above-mentioned problem, the number of chambers of the thin film alloy seed with a short processing time is made smaller than the number of chambers in other processes, or after forming in a common chamber, pure Cu is formed in the same apparatus. From the viewpoint of stability control, it is considered appropriate to increase the seed to an appropriate film thickness and use this two-layer seed as a seed layer for electrolytic plating.
これは、バリア層を異なる2層メタルの積層構造にして配線の信頼性を向上させるときも同様である。この工程の流れを図3に示す。図3において、チャンバー1では、プレクリーニング工程を、チャンバー2では、バリアメタル工程を行う。チャンバー3では、異種のバリアメタルの工程を、チャンバー4では、Cuシードをつける工程を行う。
The same applies to the case where the barrier layer is made of a laminated structure of two different metal layers to improve the reliability of the wiring. The flow of this process is shown in FIG. In FIG. 3, a pre-cleaning process is performed in the
また、図3では、2層バリアメタルの工程61は、チャンバー2とチャンバー3とを用いる。しかし、2種類のバリア工程のタクト時間が前工程または後工程のタクト時間の半分にならない限り、4工程一貫処理では、6チャンバー装置1台あたりのスループットが低下するという問題を生じる。
In FIG. 3, the
ここで、バリアメタル層の厚みが配線の信頼性の制御に重要な要素であるのは、シード層を2層にするときと同様である。つまり、バリア層が薄いため、ウェハ毎に、精密に再現性よく制御する管理が製造上の課題となる。 Here, the thickness of the barrier metal layer is an important factor for controlling the reliability of the wiring, as in the case of using two seed layers. In other words, since the barrier layer is thin, management for precisely controlling each wafer with high reproducibility becomes a manufacturing problem.
図6に示した従来のバリア/シード製造装置30においては、独立2系統で3つの工程を行っているため、仮に、バリア層を単純に追加して独立2系統にすると、スパッタのとき、チャンバーのターゲットの減り具合のバラツキが、また、CVD膜のバリアメタルのときには、チャンバー間の成長速度の差や不純物の巻き込み量が、バリア処理枚数に依存して発生し、同じ装置であるにも係わらず、バリア層のロット内管理ができないという製造管理上の課題が生じる。 In the conventional barrier / seed manufacturing apparatus 30 shown in FIG. 6, since three processes are performed in two independent systems, if a barrier layer is simply added to form two independent systems, a chamber is formed during sputtering. In the case of a barrier metal of a CVD film, the growth rate difference between chambers and the amount of impurities involved depend on the number of barrier treatments and are the same equipment. Therefore, there arises a manufacturing management problem that the barrier layer cannot be managed in the lot.
そこで、本発明は、上記事情に鑑みてなされたものであり、装置の高いスループットを維持しつつ、バリアメタルの酸化工程の追加や異なる種類のシード層の積層、バリア層の積層等を行い、配線の信頼性を向上させる半導体装置の製造装置を提供することを目的とする。 Therefore, the present invention has been made in view of the above circumstances, while maintaining the high throughput of the apparatus, adding a barrier metal oxidation step, stacking different types of seed layers, stacking barrier layers, etc. An object of the present invention is to provide a semiconductor device manufacturing apparatus that improves the reliability of wiring.
本発明は、上記した課題を解決するために以下の事項を提案している。 The present invention proposes the following items in order to solve the above-described problems.
(1)本発明は、Cu配線を形成するためのバリアメタルおよびシード層を成膜する半導体装置の製造装置であって、前記バリアメタル成膜前のプレクリーン工程、バリアメタル成膜工程、シード層成膜工程のための装置内のチャンバー数が8以上であることを特徴とする半導体装置の製造装置を提案している。 (1) The present invention is a semiconductor device manufacturing apparatus for forming a barrier metal and a seed layer for forming a Cu wiring, wherein the preclean process, the barrier metal film forming process, and the seed before the barrier metal film formation are performed. An apparatus for manufacturing a semiconductor device is proposed in which the number of chambers in the apparatus for the layer deposition process is eight or more.
(2)本発明は、(1)の半導体装置の製造装置について、前記シード層成膜工程に用いるチャンバー数の合計が少なくとも3以上であることを特徴とする半導体装置の製造装置を提案している。 (2) The present invention proposes a semiconductor device manufacturing apparatus according to (1), wherein the total number of chambers used in the seed layer forming step is at least 3 or more. Yes.
(3)本発明は、(1)または(2)の半導体装置の製造装置について、純Cuシード層を成膜するためのチャンバーと、Cuを含む合金シード層を成膜するためのチャンバーとを備えていることを特徴とする半導体装置の製造装置を提案している。 (3) In the semiconductor device manufacturing apparatus according to (1) or (2), the present invention includes a chamber for forming a pure Cu seed layer and a chamber for forming an alloy seed layer containing Cu. An apparatus for manufacturing a semiconductor device is provided.
(4)本発明は、(3)の半導体装置の製造装置について、前記合金シード層が、Al、Mn、Ag、Sn、Ruの少なくとも1つを含むことを特徴とする半導体装置の製造装置を提案している。 (4) The present invention provides the semiconductor device manufacturing apparatus according to (3), wherein the alloy seed layer includes at least one of Al, Mn, Ag, Sn, and Ru. is suggesting.
(5)本発明は、(1)の半導体装置の製造装置について、前記バリアメタル成膜工程に用いるチャンバー数の合計が少なくとも3以上であることを特徴とする半導体装置の製造装置を提案している。 (5) The present invention proposes a semiconductor device manufacturing apparatus according to (1), wherein the total number of chambers used in the barrier metal film forming step is at least 3 or more. Yes.
(6)本発明は、(1)または(5)の半導体装置の製造装置について、前記バリアメタル成膜工程に用いるチャンバーのうち、Ta、Ti、Ru、Zr、Mn、Cuを含む合金の少なくとも2種類のバリアメタルを成膜するためのチャンバーを備えていることを特徴とする半導体装置の製造装置を提案している。 (6) In the semiconductor device manufacturing apparatus according to (1) or (5), the present invention provides at least an alloy containing Ta, Ti, Ru, Zr, Mn, and Cu among the chambers used in the barrier metal film forming step. There has been proposed a semiconductor device manufacturing apparatus including a chamber for depositing two types of barrier metals.
(7)本発明は、(1)または(4)の半導体装置の製造装置について、前記シード層成膜工程において、前記バリアメタル成膜後に、その表面を装置内で酸化させ、バリアメタルとシード層の間に金属酸化物を形成させることを特徴とする半導体装置の製造装置を提案している。 (7) The present invention relates to the semiconductor device manufacturing apparatus of (1) or (4), in the seed layer film forming step, after the barrier metal film is formed, the surface thereof is oxidized in the apparatus, and the barrier metal and the seed are formed. A semiconductor device manufacturing apparatus is characterized in that a metal oxide is formed between layers.
(8)本発明は、(7)の半導体装置の製造装置について、10−3Pa以上の全圧で、かつ、酸素を含む雰囲気に前記バリアメタルを成長させたウェハを曝すことにより、バリアメタルとシード層の間に金属酸化物を形成させることを特徴とする半導体装置の製造装置を提案している。 (8) The present invention relates to the semiconductor device manufacturing apparatus of (7), by exposing the wafer on which the barrier metal has been grown to an atmosphere containing oxygen at a total pressure of 10 −3 Pa or more, And a semiconductor device manufacturing apparatus, characterized in that a metal oxide is formed between the seed layer and the seed layer.
本発明によれば、装置の高いスループットを維持しつつ、バリアメタルの酸化工程の追加や異なる種類のシード層の積層、バリア層の積層等を行い配線の信頼性を向上させることができるという効果がある。 According to the present invention, the reliability of wiring can be improved by adding a barrier metal oxidation process, stacking different types of seed layers, stacking barrier layers, and the like while maintaining a high throughput of the device. There is.
以下、本発明の実施形態について、図面を用いて、詳細に説明する。
なお、本実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、本実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
Note that the constituent elements in the present embodiment can be appropriately replaced with existing constituent elements, and various variations including combinations with other existing constituent elements are possible. Therefore, the description of the present embodiment does not limit the contents of the invention described in the claims.
<第1の実施形態>
図1を用いて、本発明の第1の実施形態について、説明する。
<First Embodiment>
A first embodiment of the present invention will be described with reference to FIG.
図1は、8チャンバーの2層Cuシード装置のチャンバー構成例を示している。
図1に示すように、チャンバー1から3は、プレクリーンのチャンバーであり、チャンバー4および5は、バリアメタルのチャンバーである。また、チャンバー6は、CuにMnを添加した合金シードのスパッタリングチャンバーであり、チャンバー7および8は、Cuシードのスパッタリングチャンバーである。
FIG. 1 shows a chamber configuration example of an eight-chamber two-layer Cu seed device.
As shown in FIG. 1,
チャンバー1からチャンバー8までの8つのチャンバーが一貫処理Cuバリア/シード製造装置71を形成する構成である。なお、合金シードの工程のタクト時間は、短いため、1つのチャンバーで構成され、プレクリーンの工程のタクト時間は、相対的に長いため、3つのチャンバーで構成されている、これにより、装置全体のスループットの低下を防止することができる。
The eight chambers from the
プレクリーン工程が終了すると、ウェハは、搬送経路の矢印を通り、バリアメタルの工程に運ばれる。バリアメタルのスパッタリング工程を終了すると、チャンバーの真空度を10-2Paに酸素を導入することにより酸化工程を行う。これにより、バリアメタル表面に酸化膜が形成される。この酸化膜形成は、Cuシード/合金シードの界面組成をSIMS分析することにより確かめられる。 When the preclean process is completed, the wafer passes through the arrow on the transfer path and is carried to the barrier metal process. When the barrier metal sputtering step is completed, the oxidation step is performed by introducing oxygen into the chamber with a vacuum degree of 10 −2 Pa. Thereby, an oxide film is formed on the barrier metal surface. This oxide film formation can be confirmed by SIMS analysis of the Cu seed / alloy seed interface composition.
ウェハは、搬送経路の矢印を通り、チャンバー6に運ばれる。なお、チャンバー6は、1つで構成されている。すべてのウェハは、共通の合金シードチャンバー6で処理されるので、チャンバー間の差が生じない。したがって、配線の信頼性を保証する合金シード層が装置1台ごとに管理されることになる。
The wafer passes through the arrow on the transfer path and is carried into the
合金シードの工程が終了すると、搬送経路の矢印を通り、ウェハは、Cuシードチャンバー7および8に運ばれる。なお、合金シードチャンバーでは、Mnの添加されたCuシードがスパッタリングされる例を示したが、この合金は、Al、Ru、Ag、Snの少なくとも1つを含む合金であってもよい。
When the alloy seeding process is completed, the wafer is transferred to the
また、酸化工程をバリアメタルのチャンバーで行う例を示したが、圧力を上昇させてあるウェハ搬送のロボット室やロードロック室にウェハを搬送することによって、酸化工程を行ってもよい。 Moreover, although the example which performs an oxidation process in the chamber of a barrier metal was shown, you may perform an oxidation process by conveying a wafer to the robot chamber or load lock chamber of the wafer conveyance which raised the pressure.
したがって、本実施形態によれば、薄い合金シードのチャンバーを他の工程よりも減らして、または、共通に統一して処理することにより、同一装置で処理するウェハは共通に管理される合金シードで配線が製造される。これにより、チャンバー間のバラツキを排除することができる。なお、Cuシードは、安定なめっきに必要な程度に、厚い管理幅を設定して、管理してよい。 Therefore, according to the present embodiment, the number of thin alloy seed chambers is reduced compared to other processes, or the wafers processed in the same apparatus are processed by a commonly managed alloy seed by processing in a unified manner. Wiring is manufactured. Thereby, the variation between chambers can be excluded. The Cu seed may be managed by setting a thick management width to an extent necessary for stable plating.
また、同様に、バリアメタルもバラツキの管理が難しい、薄い方のバリアメタル層のチャンバーを統一して、装置内で処理するウェハは、共通の薄膜バリアチャンバーで処理する。仮に、統一をすれば、同一装置で処理するウェハは、すべて共通に管理される薄膜バリアで配線が製造される。これにより、チャンバー間バラツキの課題を排除することができる。 Similarly, it is difficult to control the variation of barrier metal, and the chamber of the thinner barrier metal layer is unified, and wafers to be processed in the apparatus are processed in a common thin film barrier chamber. If unification is performed, all wafers processed by the same apparatus are manufactured with thin film barriers managed in common. Thereby, the subject of the variation between chambers can be excluded.
また、薄い方の膜の成長時間は、厚い方の膜の成長時間よりも短く設定することができる。すなわち、タクト時間が短い工程は、チャンバーが1つでもスループットの低下につながらない。 The growth time of the thinner film can be set shorter than the growth time of the thicker film. That is, a process with a short tact time does not lead to a decrease in throughput even with one chamber.
また、最も時間を要するプレクリーンを独立の2系統にするのではなく、3チャンバーに増設することで、プレクリーン工程全体のタクト時間を短時間処理または、1チャンバー工程のタクト時間に近づけることができる。また、薄膜の合金シード層チャンバーまたは、薄膜のバリア層チャンバーを1系統にすることにより、装置全体の管理とスループットの改善を図ることができる。 Also, instead of using two separate preclean systems that require the most time, the tact time of the entire preclean process can be reduced to a short time or close to the one chamber process time by adding three chambers. it can. Further, by making the thin film alloy seed layer chamber or the thin film barrier layer chamber into one system, it is possible to manage the entire apparatus and improve the throughput.
さらに、タクト時間によっては、チャンバー数を8以上にする必要がある。これにより、2層シードや積層バリアメタルを適用した場合に、スループットのボトルネック工程になることを回避でき、スループットの低下を防止することができる。 Furthermore, the number of chambers needs to be 8 or more depending on the tact time. As a result, when a two-layer seed or a laminated barrier metal is applied, it is possible to avoid a throughput bottleneck process and prevent a decrease in throughput.
<第2の実施形態>
図2を用いて、本発明の第2の実施形態について、説明する。
<Second Embodiment>
A second embodiment of the present invention will be described with reference to FIG.
図2は、積層バリア工程のための8チャンバーの装置例を示している。
図2に示すように、チャンバー1からチャンバー3は、プレクリーンチャンバーであり、チャンバー4および5は、バリアメタル1のチャンバーである。ここで、バリアメタル1は、TaNである。また、チャンバー6は、バリアメタル2のチャンバーである。ここで、バリアメタル2は、Ruである。チャンバー7および8は、Cuシードのスパッタリングチャンバーである。
FIG. 2 shows an example of an 8-chamber apparatus for the laminated barrier process.
As shown in FIG. 2, the
チャンバー1からチャンバー8までの8つのチャンバーが一貫処理Cuバリア/シード製造装置81を形成する構成である。なお、バリアメタル2の工程のタクト時間は、短いため、1つのチャンバーで構成され、プレクリーンの工程のタクト時間は、相対的に長いため、3つのチャンバーで構成されている、これにより、装置全体のスループットの低下を防止することができる。
Eight chambers from the
プレクリーン工程が終了すると、ウェハは、搬送経路の矢印を通り、バリアメタル1の工程に運ばれる。バリアメタル1の工程を終了すると、ウェハは、搬送経路の矢印を通り、チャンバー6に運ばれる。ここで、チャンバー6は、1つであるため、すべてのウェハは、共通のバリアメタル2のチャンバー6で処理される。このため、チャンバー間の差が生じない。したがって、配線の信頼性を保証するバリアメタル2の層が装置1台ごとに管理されることになる。バリアメタル2の工程を終了すると、搬送経路の矢印を通り、ウェハは、Cuシードチャンバー7および8に運ばれる。
When the pre-clean process is completed, the wafer passes through the arrow on the transfer path and is carried to the
なお、バリアメタル1として、TaN、バリアメタル2としてRuの例を示したが、バリアメタルは、Ta、Ti、Ru、Zr、Mn、Cuを含む合金のうち、少なくともAl、Ru、Ag、Snの少なくとも1つを含む合金で上記2種類のメタルを含むバリアメタルであってもよい。
In addition, although Ta has been shown as the
以上、説明したように本実施形態によれば、バリアメタルの工程時間は、シード工程の時間よりも長いため、2チャンバーを備えている。スパッタ装置は、通常10−6Pa以下に維持されるが、バリアメタルのスパッタリングの後に、10−3ないし10−1Paの圧力に上昇させると、バリアメタル表面は、管理された酸化膜を形成する。なお、排気量を低くしても酸素または酸素を含むガスを導入して制御してもよい。 As described above, according to this embodiment, since the process time of the barrier metal is longer than the time of the seed process, two chambers are provided. The sputtering apparatus is normally maintained at 10 −6 Pa or less, but if the pressure is raised to 10 −3 to 10 −1 Pa after sputtering of the barrier metal, the barrier metal surface forms a controlled oxide film. To do. Note that even if the displacement is reduced, oxygen or a gas containing oxygen may be introduced and controlled.
また、最も時間を要するプレクリーンを独立の2系統にするのではなく、3チャンバーに増設することで、プレクリーン工程全体のタクト時間を短時間処理または、1チャンバー工程のタクト時間に近づけることができる。また、薄膜の合金シード層チャンバーまたは、薄膜のバリア層チャンバーを1系統にすることにより、装置全体の管理とスループットの改善を図ることができる。 Also, instead of using two separate preclean systems that require the most time, the tact time of the entire preclean process can be reduced to a short time or close to the one chamber process time by adding three chambers. it can. Further, by making the thin film alloy seed layer chamber or the thin film barrier layer chamber into one system, it is possible to manage the entire apparatus and improve the throughput.
さらに、タクト時間によっては、チャンバー数を8以上にする必要がある。これにより、2層シードや積層バリアメタルを適用した場合に、スループットのボトルネック工程になることを回避でき、スループットの低下を防止することができる。 Furthermore, the number of chambers needs to be 8 or more depending on the tact time. As a result, when a two-layer seed or a laminated barrier metal is applied, it is possible to avoid a throughput bottleneck process and prevent a decrease in throughput.
2層のシード層や積層のバリアメタルを用いる信頼性の確保は、現在の300mmウェハの製造で必要になったが、450mmウェハを用いる時代にも、本発明は、必須の技術となり、有効な装置技術となる。 Ensuring reliability using a two-layer seed layer or a laminated barrier metal is necessary in the current production of 300 mm wafers, but the present invention has become an indispensable technology and effective even in the age of using 450 mm wafers. It becomes equipment technology.
以上、この発明の実施形態につき、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。 The embodiments of the present invention have been described in detail with reference to the drawings. However, the specific configuration is not limited to the embodiments, and includes designs and the like that do not depart from the gist of the present invention.
11・・・バリア・シード装置
21、26、45・・・Taバリアメタル
22、41・・・Cu配線
23、42・・・層間膜
24、44・・・トレンチ
25、43・・・ビア
30・・・Cu
31、34・・・プレクリーンのチャンバー
32、35・・・バリアメタルのチャンバー
33、36・・・Cuシードのチャンバー
46・・・Cuシード
47・・・合金シード
51・・・2層シードの工程
61・・・積層バリアメタルの工程
71・・・一貫処理Cuバリア/シード装置
81・・・一貫処理Cuバリア/シード装置
DESCRIPTION OF SYMBOLS 11 ... Barrier seed device 21, 26, 45 ... Ta barrier metal 22, 41 ... Cu wiring 23, 42 ... Interlayer film 24, 44 ... Trench 25, 43 ... Via 30 ... Cu
31, 34 ... Pre-clean chamber 32, 35 ... Barrier metal chamber 33, 36 ... Cu seed chamber 46 ... Cu seed 47 ... Alloy seed 51 ... Two-layer seed Process 61: Laminated barrier metal process 71: Integrated Cu barrier / seed device 81: Integrated Cu barrier / seed device
Claims (8)
前記バリアメタル成膜前のプレクリーン工程、バリアメタル成膜工程、シード層成膜工程のための装置内のチャンバー数が8以上であることを特徴とする半導体装置の製造装置。 A semiconductor device manufacturing apparatus for forming a barrier metal and a seed layer for forming a Cu wiring,
An apparatus for manufacturing a semiconductor device, wherein the number of chambers in the apparatus for the pre-clean process, the barrier metal film formation process, and the seed layer film formation process before the barrier metal film formation is eight or more.
A metal oxide is formed between the barrier metal and the seed layer by exposing the wafer on which the barrier metal has been grown to an atmosphere containing oxygen at a total pressure of 10 −3 Pa or more. Item 8. A semiconductor device manufacturing apparatus according to Item 7.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008113410A JP2009266985A (en) | 2008-04-24 | 2008-04-24 | Manufacturing apparatus for semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008113410A JP2009266985A (en) | 2008-04-24 | 2008-04-24 | Manufacturing apparatus for semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009266985A true JP2009266985A (en) | 2009-11-12 |
Family
ID=41392471
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008113410A Pending JP2009266985A (en) | 2008-04-24 | 2008-04-24 | Manufacturing apparatus for semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009266985A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10760156B2 (en) | 2017-10-13 | 2020-09-01 | Honeywell International Inc. | Copper manganese sputtering target |
US11035036B2 (en) | 2018-02-01 | 2021-06-15 | Honeywell International Inc. | Method of forming copper alloy sputtering targets with refined shape and microstructure |
-
2008
- 2008-04-24 JP JP2008113410A patent/JP2009266985A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10760156B2 (en) | 2017-10-13 | 2020-09-01 | Honeywell International Inc. | Copper manganese sputtering target |
US11035036B2 (en) | 2018-02-01 | 2021-06-15 | Honeywell International Inc. | Method of forming copper alloy sputtering targets with refined shape and microstructure |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9508593B1 (en) | Method of depositing a diffusion barrier for copper interconnect applications | |
US6229211B1 (en) | Semiconductor device and method of manufacturing the same | |
JP5501586B2 (en) | Manufacturing method of semiconductor device | |
US20040004288A1 (en) | Semiconductor device and manufacturing method of the same | |
US20070267751A1 (en) | Structure and method for creating reliable via contacts for interconnect applications | |
JP2007251164A (en) | Interconnect structure, semiconductor structure and method of forming interconnect structure (formation of oxidation-resistant seed layer for interconnect usage) | |
US7101790B2 (en) | Method of forming a robust copper interconnect by dilute metal doping | |
US7960276B2 (en) | Conductor-dielectric structure and method for fabricating | |
WO2004053971A1 (en) | Copper alloy for wiring, semiconductor device, method for forming wiring and method for manufacturing semiconductor device | |
JP2008047719A (en) | Method for manufacturing semiconductor device | |
US6432820B1 (en) | Method of selectively depositing a metal layer in an opening in a dielectric layer by forming a metal-deposition-prevention layer around the opening of the dielectric layer | |
TW571389B (en) | A copper interconnection and the method for fabricating the same | |
KR20150022711A (en) | Copper wiring structure forming method | |
TW201707142A (en) | Semiconductor device and method of manufacturing same | |
JPH0936230A (en) | Manufacture of semiconductor device | |
US20140216342A1 (en) | Processing system for combined metal deposition and reflow anneal for forming interconnect structures | |
KR20110083636A (en) | Discontinuous/non-uniform metal cap structure and process for interconnect integration | |
US7648908B2 (en) | Method for forming inlaid interconnect | |
US7939421B2 (en) | Method for fabricating integrated circuit structures | |
US8852674B2 (en) | Method for segregating the alloying elements and reducing the residue resistivity of copper alloy layers | |
JP2009266985A (en) | Manufacturing apparatus for semiconductor device | |
TW200301524A (en) | Method for improving electromigration performance of metallization features through multiple depositions of binary alloys | |
KR100924556B1 (en) | Metal wiring of semiconductor device and method of manufacturing the same | |
JP2001284358A (en) | Semiconductor device and method of manufacturing the same | |
JP2000208517A (en) | Manufacture of semiconductor device |