JP2009259323A - Signal quality evaluation device and drive control circuit - Google Patents
Signal quality evaluation device and drive control circuit Download PDFInfo
- Publication number
- JP2009259323A JP2009259323A JP2008106095A JP2008106095A JP2009259323A JP 2009259323 A JP2009259323 A JP 2009259323A JP 2008106095 A JP2008106095 A JP 2008106095A JP 2008106095 A JP2008106095 A JP 2008106095A JP 2009259323 A JP2009259323 A JP 2009259323A
- Authority
- JP
- Japan
- Prior art keywords
- quality evaluation
- signal quality
- circuit
- signal
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
Description
本発明は、情報記録媒体から再生された信号の品質を評価する信号品質評価装置に関し、特に、情報記録媒体に記録された信号を再生し、その再生信号の評価を行うドライブ制御回路に実装される信号品質評価装置に適用して有効な技術に関するものである。 The present invention relates to a signal quality evaluation apparatus for evaluating the quality of a signal reproduced from an information recording medium, and in particular, mounted on a drive control circuit for reproducing a signal recorded on an information recording medium and evaluating the reproduced signal. The present invention relates to a technique effective when applied to a signal quality evaluation apparatus.
光ディスクなどの情報記録媒体の再生では、従来は、再生信号と基準電位との大小比較により符号判別が行われていたため、信号品質評価に関しても同様に、基準電位でスライスして得られるエッジ位置のジッタにより評価されることが一般的であった。しかしながら、近年の記録密度が非常に高い情報記録媒体では、隣接する符号からの干渉による短いマークに対する再生信号の減衰が顕著となりエッジが正しく検出できないことが多く、従来の手法を適用できない。 In the reproduction of an information recording medium such as an optical disk, conventionally, the code discrimination is performed by comparing the size of the reproduction signal with the reference potential. Similarly, in the signal quality evaluation, the edge position obtained by slicing with the reference potential is similarly determined. It was common to evaluate by jitter. However, in recent information recording media with a very high recording density, attenuation of a reproduction signal with respect to a short mark due to interference from an adjacent code is remarkable, and an edge cannot often be detected correctly, so that the conventional method cannot be applied.
一方で、高密度な情報記録媒体から精度良くデータを復号する手法として、ＰＲＭＬ（Partial Response Maximum Likelihood）と呼ばれる信号検出方法が知られている。この手法では、ノイズ成分を高めないように、再生波形に対して符号間干渉を有する波形に等化（ＰＲ等化）を行い、ビタビ復号（ＭＬ）と呼ばれる手法でデータを識別する。ＰＲ等化では、１つの記録ビットがデータ周期（クロック）毎の振幅で規定され、例えば、ＰＲ（ａ，ｂ，ｃ）は、時刻０での振幅がａ、時刻Ｔでの振幅がｂ、時刻２Ｔでの振幅がｃ、それ以外の時刻での振幅は０となる系列で表されることを示している。振幅が０でない成分の総数は拘束長と呼ばれる。
On the other hand, a signal detection method called PRML (Partial Response Maximum Likelihood) is known as a method for accurately decoding data from a high-density information recording medium. In this method, the reproduced waveform is equalized (PR equalized) to a waveform having intersymbol interference so as not to increase the noise component, and data is identified by a method called Viterbi decoding (ML). In PR equalization, one recording bit is defined by an amplitude for each data period (clock). For example, PR (a, b, c) has an amplitude at
ＰＲＭＬでは、エッジ位置を検出してデータを復号するのではなく、再生波形をクロック周期毎にサンプリングして得られた値を用いて、ビタビ復号によりデータを復号する。このため、エッジ位置の時間的な揺らぎ情報だけではＰＲＭＬでの信号検出の性能を推測することは困難である。そこで、ＰＲＭＬによる信号検出の性能を評価する指標として、非特許文献１には、ＰＲＭＬの演算特性を考慮することにより、記録密度が高くジッタ測定が困難な場合においても信号品質の評価を可能とする、ジッタに変わる信号品質評価指標が記載されている。また、同様の指標は特許文献１にも記載されている。
情報記録媒体に対してより高密度な記録を行うためには、記録条件の高精度化が要求される。特に、光ディスクでは媒体の種別や品質およびドライブ装置の倍速などにより最適な記録条件が異なるため、これらの条件に合わせて記録パラメータの学習や調整を行うべきである。このため、このような記録パラメータの学習や調整に用いる品質指標として、上記のような信号品質評価指標をディスクドライブ装置内で演算できる必要がある。 In order to perform higher density recording on the information recording medium, it is required to increase the accuracy of the recording conditions. In particular, since the optimum recording conditions differ depending on the type and quality of the medium and the double speed of the drive device, the recording parameters should be learned and adjusted in accordance with these conditions. Therefore, it is necessary to be able to calculate the above signal quality evaluation index in the disk drive device as a quality index used for learning and adjustment of such recording parameters.
ところで、特許文献１では、信号品質評価指標は数４式のように表されている。
By the way, in
ここで、εｉはパーシャルレスポンス特性と、想定するエラーの起こり方によって決まる定数であり、ｖｋは等化誤差、Ｎはサンプル数を示す。 Here, ε i is a constant determined by a partial response characteristic and an assumed error occurrence method, v k is an equalization error, and N is the number of samples.
また、特許文献１および非特許文献１では、パーシャルレスポンス特性としてｈ０＝１，ｈ１＝２，ｈ２＝２，ｈ３＝２，ｈ４＝１を対象とし、（ε０，ε１，ε２，ε３，ε４）＝（１，２，２，２，１）、（ε０，ε１，ε２，ε３，ε４，ε５，ε６）＝（１，２，１，０，−１，−２，−１）、および（ε０，ε１，ε２，ε３，ε４，ε５，ε６，ε７，ε８）＝（１，２，１，０，０，０，１，２，１）となる３通りのエラー形式に対して数４式の値を求め、そのうちの最小のものを信号品質評価指標とする方式が記載されている。さらに、このときの数４式の値に対して近似を行い、３通りのエラー形式に対する信号品質評価指標を以下の数５式、数６式、数７式に従って求めることが記載されている。
In
ここで、Ｒｉは、等化誤差ｖｋに対してｉサンプル時間だけ離れた等化誤差ｖｋ＋ｉを乗じて十分に大きいサンプル数Ｎに対して求めた平均として得られる自己相関値であり、数８式のように表される。
Here, R i is the autocorrelation value obtained as an average obtained for equalization error v k for i sample time apart equalization error v k + i is multiplied by a sufficiently large number of samples N, It is expressed as
しかしながら、上記のいずれの信号品質評価指標においても、その演算の際には除算処理が必要とされる。特に、除算処理を回路化した除算処理回路は複雑であり規模が大きいため、当該信号品質評価指標をディスクドライブ装置内に実装されるドライブ制御回路において演算することに対する障害となる。 However, in any of the above signal quality evaluation indexes, division processing is required for the calculation. In particular, the division processing circuit obtained by circuitizing the division processing is complicated and large in scale, which is an obstacle to the calculation of the signal quality evaluation index in the drive control circuit mounted in the disk drive device.
そこで、本発明の目的は、ジッタでは信号品質が評価できないような高記録密度条件下で、情報記録媒体に記録された信号に対する信号品質評価指標を、ドライブ制御回路内の小規模な回路で演算することを可能とする信号品質評価装置およびドライブ制御回路を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Therefore, an object of the present invention is to calculate a signal quality evaluation index for a signal recorded on an information recording medium with a small circuit in a drive control circuit under a high recording density condition in which the signal quality cannot be evaluated by jitter. It is an object of the present invention to provide a signal quality evaluation apparatus and a drive control circuit that can be used. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。 Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
本発明の代表的な実施の形態による信号品質評価装置は、ＰＲ等化における等化誤差を求める等化誤差算出回路と、信号品質評価指標を演算する一部の演算を行う信号品質評価指標演算補助回路と、信号品質評価指標演算補助回路での演算結果を保持するバッファと、バッファの値の更新タイミングを決定する更新タイミング生成回路と、マイクロプロセッサとを有する。この構成により、信号品質評価指標演算補助回路では信号品質評価指標を演算する際の演算処理のうち少なくとも平均化処理の一部または全部を含む演算処理までを行い、バッファに格納された信号品質評価指標演算補助回路での演算結果を用いて、マイクロプロセッサにおけるソフトウェア処理によってそれ以降の除算処理を含む演算を行って、信号品質評価指標を演算することを特徴とするものである。 A signal quality evaluation apparatus according to a representative embodiment of the present invention includes an equalization error calculation circuit that calculates an equalization error in PR equalization, and a signal quality evaluation index calculation that performs a partial calculation for calculating a signal quality evaluation index. An auxiliary circuit; a buffer that holds a calculation result in the signal quality evaluation index calculation auxiliary circuit; an update timing generation circuit that determines an update timing of the buffer value; and a microprocessor. With this configuration, the signal quality evaluation index calculation auxiliary circuit performs a calculation process including at least a part or all of the averaging process among the calculation processes when calculating the signal quality evaluation index, and the signal quality evaluation stored in the buffer The signal quality evaluation index is calculated by performing a calculation including a subsequent division process by software processing in the microprocessor using the calculation result in the index calculation auxiliary circuit.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
本発明の代表的な実施の形態によれば、ジッタでは信号品質が評価できないような高記録密度条件下で、情報記録媒体に記録された信号に対する信号品質評価指標を、ドライブ制御回路内の小規模な回路で演算することが可能となる。 According to a typical embodiment of the present invention, a signal quality evaluation index for a signal recorded on an information recording medium under a high recording density condition in which signal quality cannot be evaluated by jitter is reduced in a drive control circuit. It is possible to perform operations with a large-scale circuit.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.
＜概要＞
上述した、特許文献１や非特許文献１に記載されているような信号品質評価指標を演算する際には、一般的に、チャネルクロック周期で等化誤差を求めた後、何らかの演算により得られた値に対して平均値演算を行う順をとる。このため、この平均値演算処理を境界として、チャネルクロック周期もしくはその数倍程度の短い周期で演算を行う必要のある処理と、数千クロック以上の長い周期で演算を行えばよい処理とに分割される。そこで、本発明の一実施の形態の信号品質評価装置では以下のような構成をとる。
<Overview>
When calculating a signal quality evaluation index as described in
本発明の一実施の形態の信号品質評価装置は、大別すると等化誤差を求める手段、信号品質評価指標演算補助回路、バッファ、マイクロプロセッサから構成される。等化誤差を求める手段は、情報記録媒体からの再生波形に対して量子化と標本化を行うとともに波形等化を行うＰＲ等化回路と、このＰＲ等化回路から得られた波形を受けて復号を行う識別器と、この識別器によって復号されたデータより、歪みや雑音のない理想的な再生波形を推定し、この理想波形とＰＲ等化回路から得られた波形との差分信号を算出する等化誤差算出回路から構成され、これらはチャネルクロック周期で処理を行う。 The signal quality evaluation apparatus according to an embodiment of the present invention is roughly divided into means for obtaining an equalization error, a signal quality evaluation index calculation auxiliary circuit, a buffer, and a microprocessor. The means for obtaining the equalization error is obtained by receiving a waveform obtained from the PR equalization circuit and a PR equalization circuit that performs waveform equalization and quantization on the reproduced waveform from the information recording medium. Based on the classifier that performs decoding and the data decoded by the classifier, an ideal reproduction waveform without distortion or noise is estimated, and a difference signal between the ideal waveform and the waveform obtained from the PR equalization circuit is calculated. The equalization error calculation circuit performs processing in a channel clock cycle.
さらに、等化誤差算出回路により算出された等化誤差に対して、少なくとも上記平均化処理の一部または全部を含み、チャネルクロック周期で行う演算処理までを行う信号品質評価指標演算補助回路を有する。さらに、信号品質評価指標演算補助回路で得られた演算結果を、チャネルクロック周期より十分長い周期でその値の更新を行うとともに、その周期の間は値を保持するバッファと、バッファの値の更新を行うタイミングを決める更新タイミング信号の生成を行う更新タイミング生成回路とを有する。このバッファはマイクロプロセッサからの読み取りが可能なものとする。以上が、ハードウェアでの演算を行う部分の構成である。 In addition, a signal quality evaluation index calculation auxiliary circuit that includes at least a part or all of the averaging process and performs a calculation process performed in a channel clock cycle with respect to the equalization error calculated by the equalization error calculation circuit. . Furthermore, the calculation result obtained by the signal quality evaluation index calculation auxiliary circuit is updated at a period sufficiently longer than the channel clock period, and a buffer that holds the value during the period, and the update of the buffer value And an update timing generation circuit for generating an update timing signal for determining the timing of performing the update. It is assumed that this buffer can be read from the microprocessor. The above is the configuration of the part that performs operations in hardware.
さらに、以上のハードウェアでの演算によって得られた値を用いてソフトウェア処理を行う。このために、上記バッファに格納された値を取得可能なマイクロプロセッサを用いる。このマイクロプロセッサは、バッファの値を取得して、チャネルクロック周期より十分長い周期で、少なくとも除算処理を含む信号品質評価指標の演算処理をソフトウェアにより行う。 Furthermore, software processing is performed using the values obtained by the above-described hardware calculations. For this purpose, a microprocessor capable of acquiring the value stored in the buffer is used. This microprocessor obtains the value of the buffer, and performs calculation processing of a signal quality evaluation index including at least division processing by software in a cycle sufficiently longer than the channel clock cycle.
このような本発明の一実施の形態の信号品質評価装置について、以下では図面を用いて説明する。なお、以下の説明においては、パーシャルレスポンス形式をＰＲ（ｈ０，ｈ１，ｈ２，ｈ３，ｈ４）とし、（ε０，ε１，ε２，ε３，ε４）＝（ｈ０，ｈ１，ｈ２，ｈ３，ｈ４）、（ε０，ε１，ε２，ε３，ε４，ε５，ε６）＝（ｈ０，ｈ１，（ｈ２−ｈ０），（ｈ３−ｈ１），（ｈ４−ｈ２），−ｈ３，−ｈ４）、（ε０，ε１，ε２，ε３，ε４，ε５，ε６，ε７，ε８）＝（ｈ０，ｈ１，（ｈ２−ｈ０），（ｈ３−ｈ１），（ｈ４−ｈ２＋ｈ０），（−ｈ３＋ｈ１），（−ｈ４＋ｈ２），ｈ３，ｈ４）となる３通りのエラー形式に対する数４式の値Ｓのうち、最小のものを選択して得られる信号品質評価指標を例に説明する。
Such a signal quality evaluation apparatus according to an embodiment of the present invention will be described below with reference to the drawings. In the following description, the partial response format is PR (h 0 , h 1 , h 2 , h 3 , h 4 ), and (ε 0 , ε 1 , ε 2 , ε 3 , ε 4 ) = (h 0 , h 1 , h 2 , h 3 , h 4 ), (ε 0 , ε 1 , ε 2 , ε 3 , ε 4 , ε 5 , ε 6 ) = (h 0 , h 1 , (h 2 −h 0), (h 3 -h 1 ), (h 4 -h 2), -
ただし、前述の数５式、数６式、数７式を導く方法と同様に、数４式は各エラー形式に対して以下の数９式、数１０式、数１１式のように近似できる。
However, similar to the method of deriving
従って、各信号品質評価指標Ｓの演算処理の詳細については、数９式、数１０式、数１１式によるものとして説明を行う。なお、以下では、各エラー形式に対応して求められる各信号品質評価指標をＳ１、Ｓ２、Ｓ３と表記し、これらのうち最小のものをＳと表記するものとする。
Accordingly, the details of the calculation processing of each signal quality evaluation index S will be described as being based on Equation 9,
＜実施の形態１＞
本発明の実施の形態１である信号品質評価装置は、ディスクドライブ装置のドライブ制御回路において前述の信号品質評価指標Ｓを演算するものである。図１は、本実施の形態の信号品質評価装置の機能ブロックの構成例を表した図である。信号品質評価装置は、ＰＲ等化回路１１０、識別器１２０、等化誤差算出回路１３０、信号品質評価指標演算補助回路１４０、更新タイミング生成回路１５０、バッファ１６０、マイコンインタフェース回路１７０、プログラムメモリ１８０、マイクロプロセッサ１９０を有する構成となっている。
<
The signal quality evaluation apparatus according to the first embodiment of the present invention calculates the signal quality evaluation index S described above in the drive control circuit of the disk drive apparatus. FIG. 1 is a diagram illustrating a configuration example of functional blocks of the signal quality evaluation apparatus according to the present embodiment. The signal quality evaluation apparatus includes a
ＰＲ等化回路１１０では、再生信号１０１をＡ／Ｄ変換器により一定周波数でサンプリングして得た波形データに対して波形等化を加えることにより、再生信号１０１に位相同期しており、かつノイズ成分をできるだけ抑制しつつ、ＰＲ波形に基づく目標波形にできるだけ近くなるように等化した等化再生波形データ１０２を生成する。Ａ／Ｄ変換以降の処理は全てデジタル処理で行うものとする。なお以下では、再生信号１０１の直流成分は、図示しないハイパスフィルタもしくはそれに類する直流成分補償回路により低減されており、無視できるものとして説明する。
In the
識別器１２０は、等化再生波形データ１０２からビタビ復号処理により２値化したデータ（復号データ１０３）を判別する。等化誤差算出回路１３０は、復号データ１０３を用いて推定した理想波形と等化再生波形データ１０２との差分をチャネルクロック周期ごとに算出することにより等化誤差信号１０４を生成する。信号品質評価指標演算補助回路１４０は、等化誤差信号１０４に対して所定の信号品質評価指標の演算処理のうち、少なくとも平均化処理の一部または全部を含む演算処理までを行う。
The
更新タイミング生成回路１５０は、信号品質評価指標演算補助回路１４０により演算された値に対して、上述の平均化処理に必要なサンプル数の転送時間よりも大きい間隔でサンプルホールドを行うための更新タイミング信号１０５を生成し、信号品質評価指標演算補助回路１４０およびバッファ１６０とマイクロプロセッサ１９０へ出力する。マイクロプロセッサ１９０への出力は、割り込み端子や入出力ポートに直接接続して出力してもよいし、バッファ１６０の特定位置にフラグを設け、マイクロプロセッサ１９０がこの位置を監視することによって実現してもよい。
The update
バッファ１６０は、レジスタもしくはメモリ素子で構成されており、更新タイミング生成回路１５０で生成された更新タイミング信号１０５のタイミングで、信号品質評価指標演算補助回路１４０により演算された値による更新と格納を行う。また、マイコンインタフェース回路１７０からのレジスタアクセス制御信号１０６に接続されており、マイクロプロセッサ１９０からの読み出しを可能とする。
The
マイコンインタフェース回路１７０は、マイクロプロセッサ１９０からのレジスタ読み出しコマンドやレジスタ書き込みコマンドをレジスタアクセス制御信号１０６に変換する。これにより、マイクロプロセッサ１９０から、レジスタアクセス制御信号１０６に接続されたバッファ１６０や、図示しない各種設定レジスタやモニタレジスタ、バッファメモリ等へのアクセスを可能とする。プログラムメモリ１８０には、ドライブ制御用の機械語プログラムコードが格納されており、このプログラムコードには信号品質評価指標の演算処理のうち信号品質評価指標演算補助回路１４０で演算された値を取得してそれ以降の演算を行うための処理が含まれる。
The
マイクロプロセッサ１９０は、プログラムメモリ１８０に格納されたドライブ制御用のプログラムコードを実行し、マイコンインタフェース回路１７０を通して各レジスタへの書き込みと読み出しを適宜行うことにより、ディスクドライブ装置全体の制御を行う。特に、本実施の形態では、マイクロプロセッサ１９０は、更新タイミング生成回路１５０の生成する更新タイミング信号１０５をトリガとして、信号品質評価指標Ｓを演算するためバッファ１６０へのアクセスとソフトウェア（プログラムメモリ１８０に格納されたプログラムコード）による演算処理を実行する。
The
以上のような構成によれば、ハードウェアとして除算回路を必要としないため、比較的小規模かつ容易に実現することが可能である。また、ディスクドライブ装置制御用のマイクロプロセッサ１９０において小規模なソフトウェアを実行することによって、ディスクドライブ装置上での信号品質評価指標Ｓの演算が可能になる。以下では、この装置を構成する各要素の詳細について説明する。
According to the configuration as described above, since a divider circuit is not required as hardware, it can be realized on a relatively small scale. Further, by executing small-scale software in the
［等化誤差算出回路１３０の構成例］
図２、図３は、それぞれ図１における等化誤差算出回路１３０の構成例を示した図である。図２に示す例では、ＰＲ等化回路１１０により生成された等化再生波形データ１０２を入力として識別器１２０によって復号された１または０の２値からなる復号データ１０３に対して、ＰＲ等化器の目標とするパーシャルレスポンス形式（図２ではＰＲ（１，２，２，２，１）の場合を示している）に対応した値を係数とする畳み込み符号器２１０を通すことによって理想波形２０１を生成する。
[Configuration Example of Equalization Error Calculation Circuit 130]
2 and 3 are diagrams showing examples of the configuration of the equalization
一方で、前述の理想波形２０１の生成に必要なクロック数（識別器１２０と畳み込み符号器２１０のそれぞれの処理に要するクロック数の和に相当する）と同一の遅延時間を、遅延回路２２０によって等化再生波形データ１０２に対して与える。遅延回路２２０は、識別器１２０と畳み込み符号器２１０のクロックと同一のクロックで動作するシフトレジスタによって構成する。図２の構成では、このようにして得られた理想波形２０１と遅延された等化再生波形データ１０２との差分をチャネルクロックごとに算出することによって、等化誤差信号１０４を生成する。
On the other hand, the
図３に示す例では、ＰＲ等化回路１１０により生成された等化再生波形データ１０２ を入力として識別器１２０によって復号された１または０の２値からなる復号データ１０３に対して、復号データパターン生成回路３２０によって生成された、ＰＲ等化器の目標とするパーシャルレスポンス形式の拘束長とおなじだけの長さの連続したデータパターン（基準値選択用データパターン３０２）を用いて、理想波形生成用セレクタ３３０に入力されたビタビ復号用振幅基準値３０１の中から対応したものを選択することによって理想波形２０１を生成する。
In the example shown in FIG. 3, a decoded data pattern is obtained by using the equalized reproduction waveform data 102 generated by the
一方で、前述の理想波形２０１の生成に必要なクロック数（識別器１２０と復号データパターン生成回路３２０のそれぞれの処理に要するクロック数の和に相当する）と同一の遅延時間を、遅延回路２２０によって等化再生波形データ１０２に対して与える。遅延回路２２０は、識別器１２０と復号データパターン生成回路３２０のクロックと同一のクロックで動作するシフトレジスタによって構成する。図３の構成では、このようにして得られた理想波形２０１と遅延された等化再生波形データ１０２との差分をクロックごとに算出することによって、等化誤差信号１０４を生成する。
On the other hand, the
［更新タイミング生成回路１５０の構成例］
図４〜図６は、それぞれ図１における更新タイミング生成回路１５０の構成例を示した図である。図４に示す例は、再生される信号の領域や種別に関わらず、一定の周期で更新タイミング信号１０５を生成する場合の構成例であり、内部に演算期間設定回路４１０、自走カウンタ４２０、および比較器４３０を有する。
[Configuration Example of Update Timing Generation Circuit 150]
4 to 6 are diagrams showing examples of the configuration of the update
演算期間設定回路４１０は、更新タイミング信号１０５を生成する間隔、すなわち信号品質評価指標のサンプリングを行う周期の設定を保持する回路であり、この周期の値は、レジスタアクセス制御信号１０６とマイコンインタフェース回路１７０を介してマイクロプロセッサ１９０からアクセスすることにより設定が可能である。比較器４３０は、演算期間設定回路４１０に設定されたサンプリング周期と自走カウンタ４２０の値とを比較し、自走カウンタ４２０の値がサンプリング周期の値と等しくなった場合に１、それ以外の場合に０の値を出力する。
The calculation
自走カウンタ４２０は、リセット信号として比較器４３０の出力が接続されており、比較器４３０の出力の値が１となったときにカウンタ値が０に初期化され、それ以外のときはクロックごとに値を１ずつインクリメントする。このような回路において、比較器４３０の出力を更新タイミング信号１０５として用いることによって、演算期間設定回路４１０に設定された値に応じた周期ごとに更新タイミング信号１０５を生成することが可能である。
The free-running
図５に示す例は、マイクロプロセッサ１９０からのレジスタへのアクセスのタイミングをトリガとして、予め設定した期間だけ測定を行うための更新タイミング信号１０５を生成する場合の構成例であり、内部に演算期間設定回路４１０、カウンタ５１０、カウンタ起動レジスタ５２０、および比較器４３０を有する。
The example shown in FIG. 5 is a configuration example in the case where the
演算期間設定回路４１０は、図４の例と同様に、信号品質評価指標のサンプリングを行う演算期間の設定を保持する回路であり、この演算期間の値は、レジスタアクセス制御信号１０６とマイコンインタフェース回路１７０を介してマイクロプロセッサ１９０からアクセスすることにより設定が可能である。カウンタ起動レジスタ５２０は、レジスタアクセス制御信号１０６とマイコンインタフェース回路１７０を介してマイクロプロセッサ１９０からのアクセスが可能であり、マイクロプロセッサ１９０からの、カウンタ５１０の起動の指示を格納する書き込み動作のタイミングをトリガとして単パルス信号を生成する。
Similar to the example of FIG. 4, the calculation
カウンタ５１０は、カウンタ起動レジスタ５２０の生成したパルスのタイミングで初期化を行い、それ以外ではクロックごとに値を１ずつインクリメントする。比較器４３０では、演算期間設定回路４１０に設定された演算期間の値とカウンタ５１０の値とを比較し、カウンタ５１０の値が演算期間の値と等しくなった場合に１、それ以外の場合に０の値を出力する。このような回路において、比較器４３０の出力を更新タイミング信号１０５として用いることによって、予め設定した期間だけ測定を行うための更新タイミング信号１０５を生成することが可能である。
The
図６に示す例は、ディスク上の測定領域をアドレスで指定し、１アドレスの割り振られる領域ごとにタイミング信号を生成する場合の構成例であり、内部に測定開始アドレス設定回路６１０、測定終了アドレス設定回路６２０、アドレス検出回路６３０、比較器６４０、６５０、ＡＮＤ回路６６０を有する。
The example shown in FIG. 6 is a configuration example in the case where the measurement area on the disk is designated by an address and a timing signal is generated for each area to which one address is allocated, and includes a measurement start address setting circuit 610, a measurement end address inside. A
測定開始アドレス設定回路６１０と測定終了アドレス設定回路６２０は、測定対象とするディスク上の領域の開始位置のアドレスと終了位置のアドレスを設定する回路であり、ともにレジスタアクセス制御信号１０６とマイコンインタフェース回路１７０を介してマイクロプロセッサ１９０からアクセスすることにより設定が可能である。アドレス検出回路６３０は、識別器１２０の出力する復号データ１０３に基づいて、現在再生している領域に対するアドレス情報の検出を行い、検出されたアドレスである検出アドレス信号６０３と、アドレス情報が検出されたタイミングを示すアドレス検出タイミング信号６０４とを出力する。
The measurement start address setting circuit 610 and the measurement end
比較器６４０は、測定開始アドレス設定回路６１０に設定された測定開始位置のアドレスを示す測定開始アドレス信号６０１とアドレス検出回路６３０で検出された検出アドレス信号６０３との比較を行い、検出アドレス信号６０３の値が測定開始アドレス信号６０１の値以上である期間において１の値を出力し、それ以外の期間において０の値を出力する。一方、比較器６５０は、アドレス検出回路６３０で検出された検出アドレス信号６０３と測定終了アドレス設定回路６２０に設定された測定終了位置のアドレスを示す測定終了アドレス信号６０２との比較を行い、測定終了アドレス信号６０２の値が検出アドレス信号６０３の値以上である期間において１の値を出力し、それ以外の期間において０の値を出力する。
The
比較器６４０と比較器６５０の出力の論理積をとると、測定対象としたい期間を示す正論理のゲート信号が得られる。このようにして得られるゲート信号に対してさらにアドレス検出タイミング信号６０４との論理積をとることにより、ディスク上の測定領域をアドレスで指定し、１アドレスの割り振られる領域ごとに更新タイミング信号１０５を生成することができる。図６の例では、上述した２段の論理積処理を３入力のＡＮＤ回路６６０で纏めて構成し、ＡＮＤ回路６６０の出力を更新タイミング信号１０５としているが、このような構成に限られない。
When a logical product of the outputs of the
以上では、図４〜図６に示す３種類の方式からなる更新タイミング生成回路１５０の例を説明したが、これら３種類の回路要素のうちの複数を同時に単独の更新タイミング生成回路１５０に包含する構成として、マイクロプロセッサ１９０から書き込み可能な設定レジスタ等によって制御されるセレクタを用いて、そのうちの一つの出力を選択する構成としてもよい。
In the above, the example of the update
［信号品質評価指標演算補助回路１４０の第１の構成例］
図７は、信号品質評価指標演算補助回路１４０の第１の構成例を示す図である。図７の例では、等化誤差信号１０４を入力としており、積算回路７１１〜７１９の値と、サンプリング期間を示すカウンタ７２０の値である測定期間カウント値７０１をバッファ１６０を介してマイクロプロセッサ１９０から読み出す構成となっている。ここで、積算回路７１１〜７１９では、信号品質評価指標Ｓを演算するための数９式、数１０式、数１１式における各自己相関値Ｒｉ（ｉは０以上８以下の整数）の演算に用いる中間処理値となる値Σｖｋｖｋ−ｎ（ｎは０以上８以下の整数）を演算する。
[First Configuration Example of Signal Quality Evaluation Index Calculation Auxiliary Circuit 140]
FIG. 7 is a diagram illustrating a first configuration example of the signal quality evaluation index calculation
この構成において、チャネルクロックに同期して動作するシフトレジスタによって、等化誤差信号１０４（ｖｋ）についてそれぞれ１クロックから８クロックだけ遅延させた信号ｖｋ−１，ｖｋ−２，ｖｋ−３，…，ｖｋ−８を生成し、乗算回路によってｖｋ，…，ｖｋ−８の９つの値に対してそれぞれｖｋを乗じる。積算回路７１１〜７１９では、このようにして得られた値ｖｋｖｋ−ｎ（ｎは０以上８以下の整数）についてチャネルクロック周期で随時積算を行い、更新タイミング信号１０５のタイミングで積算値を初期化する。また、カウンタ７２０は、クロックごとに一定値の加算を繰り返し、更新タイミング信号１０５のタイミングで積算値を初期化することにより、積算時間に比例した値を出力する。
In this configuration, the signals v k−1 , v k−2 , v k− obtained by delaying the equalization error signal 104 (v k ) by 1 clock to 8 clocks by the shift register that operates in synchronization with the channel clock. 3, ..., v generates k-8, v k by the multiplication circuit, ..., multiplied by v k respectively nine values of v k-8. In the
なお、積算回路７１１〜７１９とカウンタ７２０に入力されるものと同一の更新タイミング信号１０５はバッファ１６０へも入力される。バッファ１６０では、更新タイミング信号１０５のタイミングで、初期化を行う直前におけるカウンタ７２０の値Ｎ（積算時間に対応したクロック数を示す）と積算回路７１１〜７１９の値Σｖｋｖｋ−ｎ（ｎは０以上８以下の整数）とを格納する。
Note that the same
マイクロプロセッサ１９０は、更新タイミング信号１０５のタイミングを検出すると、バッファ１６０に格納された積算回路７１１〜７１９およびカウンタ７２０の値を取得する。以降では、マイクロプロセッサ１９０によるソフトウェア処理によって信号品質評価指標の演算処理が行われる。なお、更新タイミング信号１０５のタイミング検出方法に関しては特に図示していないが、更新タイミング信号１０５をマイクロプロセッサ１９０の割り込み端子や入出力ポートに接続することによって直接検出できるようにしてもよいし、バッファ１６０の特定位置に更新タイミング信号１０５が生成されたことを示すフラグを設け、マイクロプロセッサ１９０がこの位置を監視することによって検出を行ってもよい。
When the
図８は、図７の構成例に対応した、マイクロプロセッサ１９０でのソフトウェア処理の例を示すフローチャートである。最初に、更新タイミング信号１０５のタイミングを検出したかどうかにより、バッファ１６０の更新タイミングかどうかを判定する（ステップＳ８０１）。更新タイミング信号１０５を検出した場合は、積算回路７１１〜７１９の値Σｖｋｖｋ−ｎ（ｎは０以上８以下の整数）とカウンタ７２０の値Ｎとをバッファ１６０より取得する（ステップＳ８０２）。次に、取得したカウンタ７２０の値Ｎで各積算回路７１１〜７１９の値Σｖｋｖｋ−ｎ（ｎは０以上８以下の整数）を除することによって、数８式に示した自己相関値Ｒｉ（ｉは０以上８以下の整数）を求める（ステップＳ８０３）。
FIG. 8 is a flowchart showing an example of software processing in the
次に、数９式、数１０式、数１１式に示した、各エラー形式に対応した信号品質評価指標Ｓ１、Ｓ２、Ｓ３を求める（ステップＳ８０４〜Ｓ８０６）。ここで、図８の例では、求める順番をＳ１、Ｓ２、Ｓ３の順としたが、この順序は入れ替わってもよい。ステップＳ８０４〜Ｓ８０６における、Ｓ１、Ｓ２、Ｓ３のそれぞれの計算では、まず、ステップＳ８０３で求めた自己相関値Ｒｉ（ｉは０以上８以下の整数）を用いて、数９式、数１０式、数１１式の右辺の分母値を求め、次に、数９式、数１０式、数１１式の右辺の分子値を計算し、分子値から分母値を除することによってＳ１、Ｓ２、Ｓ３の値を求める。
Next, the signal quality evaluation indexes S 1 , S 2 , and S 3 corresponding to the respective error formats shown in Equation 9,
最後に、計算されたＳ１、Ｓ２、Ｓ３のうちから最小のものを選択することによって、信号品質評価指標Ｓを求める（ステップＳ８０７）。図８の例では、まずＳ２とＳ３とを比較し、さらにそのいずれか小さい方とＳ１とを比較することによって判定しているが、この順序および選択方法には限られず、Ｓ１、Ｓ２、Ｓ３のうちから最小の値が求まる手順であればよい。 Finally, the signal quality evaluation index S is obtained by selecting the smallest one from the calculated S 1 , S 2 , S 3 (step S807). In the example of FIG. 8, the determination is made by first comparing S 2 and S 3 and comparing the smaller one with S 1 , but the order and selection method are not limited, and S 1 , S 2 , S 3 may be a procedure for obtaining the minimum value.
このような信号品質評価指標演算補助回路１４０は、ハードウェアとして除算回路を必要としないため比較的小規模かつ容易に実現が可能である。また、ディスクドライブ装置の制御用のマイクロプロセッサ１９０において、図８に示したような手順を行う小規模なソフトウェアを実行することによって、ディスクドライブ装置上での信号品質評価指標Ｓの演算が可能となる。
Such a signal quality evaluation index calculation
［信号品質評価指標演算補助回路１４０の第２の構成例］
図９は、信号品質評価指標演算補助回路１４０の第２の構成例を示す図である。図７の構成例と異なる点は、図７の積算回路７１１〜７１９およびカウンタ７２０に代わり、ローパスフィルタ（ＬＰＦ）９１１〜９１９を有する点である。ＬＰＦ９１１〜９１９の出力は、それぞれｖｋｖｋ−ｎ（ｎは０以上８以下の整数）の平均値となり、数８式に示す自己相関値Ｒｉ（ｉは０以上８以下の整数）と等価である。図９の例では、等化誤差信号１０４を入力としており、上述のＬＰＦ９１１〜９１９の値をバッファ１６０を介してマイクロプロセッサ１９０から読み出す構成となっている。
[Second Configuration Example of Signal Quality Evaluation Index Calculation Auxiliary Circuit 140]
FIG. 9 is a diagram illustrating a second configuration example of the signal quality evaluation index calculation
図１０は、ＬＰＦ９１１〜９１９の構成例を示した図である。図１０においてｕ（ｋ）は時刻ｋＴ（ｋは整数、Ｔはクロック周期）における入力信号であり、ｙ（ｋ）は同時刻における出力信号であり、数１２式に示す伝達関数を有するカットオフ周波数ｆｃ＝１／（２πτ）の一次ローパスフィルタの入出力に対して、クロック周期Ｔで標本化したものと等価である。
FIG. 10 is a diagram illustrating a configuration example of the
なお、図１０のローパスフィルタでは、起動後に出力が自己相関値Ｒｉまで収束するために時定数τに比例した時間だけの遅延量を要する（例えば誤差１％以内に収束するためには概ね時定数の５倍程度の時間が必要となる）。一方で遅延量を小さくするために時定数τを小さくすると帯域幅が広くなり、雑音および不要な交流成分を通過させてしまう。したがってこれらの両方に配慮して時定数（Ｎの値）を定める。 Note that the low-pass filter of FIG. 10 requires a delay amount proportional to the time constant τ in order for the output to converge to the autocorrelation value R i after activation (for example, approximately time is required to converge within an error of 1%). Time about 5 times the constant is required). On the other hand, if the time constant τ is reduced in order to reduce the delay amount, the bandwidth is widened, and noise and unnecessary AC components are allowed to pass. Therefore, the time constant (value of N) is determined in consideration of both of these.
図９のバッファ１６０では、更新タイミング信号１０５のタイミングで、ＬＰＦ９１１〜９１９の値Ｒｎ＝Σｖｋｖｋ−ｎ／Ｎ（ｎは０以上８以下の整数）を格納する。マイクロプロセッサ１９０は、更新タイミング信号１０５のタイミングを検出すると、バッファ１６０に格納されたＬＰＦ９１１〜９１９の値、すなわちこのタイミングで格納されている自己相関値を取得する。以降では、マイクロプロセッサ１９０によるソフトウェア処理によって信号品質評価指標の演算処理が行われる。
The
なお、図７の例と同様に、更新タイミング信号１０５のタイミング検出方法に関しては特に図示していないが、更新タイミング信号１０５をマイクロプロセッサ１９０の割り込み端子や入出力ポートに接続することによって直接検出できるようにしてもよいし、バッファ１６０の特定位置に更新タイミング信号１０５が生成されたことを示すフラグを設け、マイクロプロセッサ１９０がこの位置を監視することによって検出を行ってもよい。
As in the example of FIG. 7, the timing detection method for the
図１１は、図９の構成例に対応した、マイクロプロセッサ１９０でのソフトウェア処理の例を示すフローチャートである。最初に、更新タイミング信号１０５のタイミングを検出したかどうかにより、バッファ１６０の更新タイミングかどうかを判定する（ステップＳ１１０１）。更新タイミング信号１０５を検出した場合は、ＬＰＦ９１１〜９１９の値、すなわちこのタイミングで格納されている自己相関値Ｒｉ（ｉは０以上８以下の整数）をバッファ１６０より取得する（ステップＳ１１０２）。
FIG. 11 is a flowchart showing an example of software processing in the
これ以降、ステップＳ１１０２で取得した自己相関値Ｒｉ（ｉは０以上８以下の整数）を用いて、数９式、数１０式、数１１式に示した、各エラー形式に対応した信号品質評価指標Ｓ１、Ｓ２、Ｓ３を求め（ステップＳ１１０３〜Ｓ１１０５）、計算されたＳ１、Ｓ２、Ｓ３のうちから最小のものを選択することによって、信号品質評価指標Ｓを求める（ステップＳ１１０６）が、これらの処理は、図８に示したフローチャートにおけるステップＳ８０４〜Ｓ８０７の処理と同様であるため説明は省略する。
Thereafter, using the autocorrelation value R i (i is an integer between 0 and 8) acquired in step S1102, the signal quality corresponding to each error format shown in Equation 9,
このような信号品質評価指標演算補助回路１４０は、ハードウェアとして除算回路を必要としないため比較的小規模かつ容易に実現が可能である。また、ディスクドライブ装置の制御用のマイクロプロセッサ１９０において、図１１に示したような手順を行う小規模なソフトウェアを実行することによって、ディスクドライブ装置上での信号品質評価指標Ｓの演算が可能となる。なお、図９の構成によれば、図７の構成例と比較してハードウェア処理とソフトウェア処理の両方に関して若干簡略に実現可能であるが、ＬＰＦ９１１〜９１９の帯域幅および応答の遅延量に関する配慮が必要である。
Such a signal quality evaluation index calculation
［信号品質評価指標演算補助回路１４０の第３の構成例］
図１２は、信号品質評価指標演算補助回路１４０の第３の構成例を示す図である。図９の構成例と異なる点は、図９の構成にさらにＳ１演算補助回路１２１０、Ｓ２演算補助回路１２２０、Ｓ３演算補助回路１２３０を有する点である。図１２の例では、等化誤差信号１０４を入力としており、ＬＰＦ９１１〜９１９において各自己相関値Ｒｉ（ｉは０以上８以下の整数）を演算する。さらにこれをＳ１演算補助回路１２１０、Ｓ２演算補助回路１２２０、Ｓ３演算補助回路１２３０へ出力し、Ｓ１演算補助回路１２１０、Ｓ２演算補助回路１２２０、Ｓ３演算補助回路１２３０において、図１２に示す回路構成により、それぞれ数９式、数１０式、数１１式の分母値を演算する。これらの値をバッファ１６０を介してマイクロプロセッサ１９０から読み出す構成となっている。
[Third Configuration Example of Signal Quality Evaluation Index Calculation Auxiliary Circuit 140]
FIG. 12 is a diagram illustrating a third configuration example of the signal quality evaluation index calculation
バッファ１６０では、更新タイミング信号１０５のタイミングで、Ｓ１演算補助回路１２１０、Ｓ２演算補助回路１２２０、Ｓ３演算補助回路１２３０の値を所定の位置に格納する。マイクロプロセッサ１９０は、更新タイミング信号１０５のタイミングを検出すると、バッファ１６０に格納された上記各値を取得する。以降では、マイクロプロセッサ１９０によるソフトウェア処理によって信号品質評価指標の演算処理が行われる。
In the
なお、図７の例と同様に、更新タイミング信号１０５のタイミング検出方法に関しては特に図示していないが、更新タイミング信号１０５をマイクロプロセッサ１９０の割り込み端子や入出力ポートに接続することによって直接検出できるようにしてもよいし、バッファ１６０の特定位置に更新タイミング信号１０５が生成されたことを示すフラグを設け、マイクロプロセッサ１９０がこの位置を監視することによって検出を行ってもよい。
As in the example of FIG. 7, the timing detection method for the
図１３は、図１２の構成例に対応した、マイクロプロセッサ１９０でのソフトウェア処理の例を示すフローチャートである。最初に、更新タイミング信号１０５のタイミングを検出したかどうかにより、バッファ１６０の更新タイミングかどうかを判定する（ステップＳ１３０１）。更新タイミング信号１０５を検出した場合は、Ｓ１演算補助回路１２１０、Ｓ２演算補助回路１２２０、Ｓ３演算補助回路１２３０の値、すなわち数９式、数１０式、数１１式で示される各信号品質評価指標Ｓの分母値をバッファ１６０より取得する（ステップＳ１３０２）。
FIG. 13 is a flowchart illustrating an example of software processing in the
次に、数９式、数１０式、数１１式の右辺の分子値をそれぞれ計算し、各分子値からステップＳ１３０２で取得した各分母値をそれぞれ除することにより、数９式、数１０式、数１１式に示した、各エラー形式に対応した信号品質評価指標Ｓ１、Ｓ２、Ｓ３を求める（ステップＳ１３０３〜Ｓ１３０５）。その後、計算されたＳ１、Ｓ２、Ｓ３のうちから最小のものを選択することによって、信号品質評価指標Ｓを求めるが（ステップＳ１３０６）、この処理は、図８に示したフローチャートにおけるステップＳ８０７の処理と同様であるため説明は省略する。
Next, by calculating the numerator value on the right side of Equation 9,
このような信号品質評価指標演算補助回路１４０は、ハードウェアとして除算回路を必要としないため比較的小規模かつ容易に実現が可能である。また、ディスクドライブ装置の制御用のマイクロプロセッサ１９０において、図１３に示したような手順を行う小規模なソフトウェアを実行することによって、ディスクドライブ装置上での信号品質評価指標Ｓの演算が可能となる。なお、図１２の構成では、図７、図９に示した構成例と比較して回路規模が大きくなるが、ソフトウェア処理は小規模なもので実現可能である。
Such a signal quality evaluation index calculation
＜実施の形態２＞
本発明の実施の形態２である信号品質評価装置は、ディスク媒体上に存在する欠陥部分での再生信号が、信号品質評価指標Ｓの値に影響を与えないようにすることを可能とするものである。図１４は、本実施の形態の信号品質評価装置の機能ブロックの構成例を表した図である。本実施の形態の信号品質評価装置は、実施の形態１の図１に示す信号品質評価装置の構成に、さらにマスク領域判定回路１４１０を有する構成となっている。マスク領域判定回路１４１０は信号品質評価指標を求める上で除外したい再生領域、すなわちマスク領域の判定を行い、マスク領域に対してアクティブとなる測定マスク信号１４０１を出力する。
<
The signal quality evaluation apparatus according to the second embodiment of the present invention makes it possible to prevent a reproduction signal at a defective portion existing on a disk medium from affecting the value of the signal quality evaluation index S. It is. FIG. 14 is a diagram illustrating a configuration example of functional blocks of the signal quality evaluation apparatus according to the present embodiment. The signal quality evaluation apparatus according to the present embodiment has a configuration that further includes a mask
以上のような構成によれば、実施の形態１の場合と同様に、ハードウェアとして除算回路を必要としないため、比較的小規模かつ容易に実現することが可能である。また、ディスクドライブ装置制御用のマイクロプロセッサ１９０において小規模なソフトウェアを実行することによって、ディスクドライブ装置上での信号品質評価指標Ｓの演算が可能になる。以下では、この装置を構成する各要素の詳細について説明する。
According to the configuration as described above, as in the case of the first embodiment, since no division circuit is required as hardware, it can be realized relatively small and easily. Further, by executing small-scale software in the
［マスク領域判定回路１４１０の第１の構成例］
図１５は、マスク領域判定回路１４１０の第１の構成例を示す図である。図１５に示す例では、マスク領域判定回路１４１０は、再生信号１０１とマスク判定用閾値１５０１を入力とする。マスク判定用閾値１５０１は、例えばレジスタ等に格納しておき、マイクロプロセッサ１９０から値を設定するように構成することが可能である。内部にはトップエンベロープ検波回路１５１０、ボトムエンベロープ検波回路１５２０、減算回路１５３０、および比較回路１５４０を有し、測定マスク信号１４０１を出力する構成となっている。
[First Configuration Example of Mask Area Determination Circuit 1410]
FIG. 15 is a diagram illustrating a first configuration example of the mask
トップエンベロープ検波回路１５１０とボトムエンベロープ検波回路１５２０では、それぞれ再生信号１０１の振幅の上方エンベロープと下方エンベロープに対応したエンベロープ波形（トップエンベロープ信号１５０２とボトムエンベロープ信号１５０３）を生成する。減算回路１５３０では、トップエンベロープ信号１５０２とボトムエンベロープ信号１５０３の差分信号である振幅値信号１５０４を生成する。比較回路１５４０では、振幅値信号１５０４と、正常な再生信号１０１に対する振幅値よりも小さい値として予め定めたマスク判定用閾値１５０１との比較を行い、振幅値信号１５０４の方が小さいときにアクティブとなるように測定マスク信号１４０１を出力する。
Top
図１６は、マスク領域判定回路１４１０の動作を説明する図である。図１６において、振幅値信号１５０４は再生信号１０１におけるトップエンベロープ信号１５０２とボトムエンベロープ信号１５０３との差分である振幅値を示している。振幅値信号１５０４は、ディスク上の欠陥や未記録領域など、正常な再生信号が得られない領域を再生すると、正常な領域を再生した場合と比較して小さな信号となる。そこで、振幅値信号１５０４とマスク判定用閾値１５０１との比較を行い、振幅値信号１５０４の方がマスク判定用閾値１５０１よりも小さいときに当該領域を欠陥領域であると判断し、当該領域でアクティブとなるように測定マスク信号１４０１を出力する。
FIG. 16 is a diagram for explaining the operation of the mask
このようなマスク領域判定回路１４１０によれば、再生信号１０１の振幅が周囲の領域と比較して著しく小さい領域を判別し、信号品質評価指標の演算処理をマスクするタイミングを示す測定マスク信号１４０１を生成することが可能である。
According to such a mask
［マスク領域判定回路１４１０の第２の構成例］
図１７は、マスク領域判定回路１４１０の第２の構成例を示す図である。図１７に示す例では、ＰＲ等化回路１１０内に、Ａ／Ｄ変換器１７１０のサンプリングタイミングとして用いるチャネルクロックを生成するＰＬＬ（Phase Locked Loop）回路を有する構成において、ディスクドライブ装置の起動直後やシーク直後、およびディスク上の欠陥のある領域の通過直後などにおいてＰＬＬがロックせず（安定せず）、サンプリング値が信号品質を正しく反映できない領域について信号品質の測定から除外することを可能とする。
[Second Configuration Example of Mask Area Determination Circuit 1410]
FIG. 17 is a diagram illustrating a second configuration example of the mask
ＰＲ等化回路１１０は、再生信号１０１をサンプリングしてデジタル化するＡ／Ｄ変換器１７１０と、等化処理を行うデジタルフィルタ１７２０の他、ＰＬＬを構成する要素として、位相誤差演算回路１７３０、ループフィルタ１７４０、および発振回路１７５０を有する構成となっている。また、マスク領域判定回路１４１０は、絶対値化回路１７６０、ローパスフィルタ１７７０、位相誤差基準値レジスタ１７８０、および比較回路１７９０を有し、測定マスク信号１４０１を出力する構成となっている。
The
位相誤差演算回路１７３０は、発振回路１７５０から出力されたチャネルクロックのタイミングで、Ａ／Ｄ変換器１７１０を用いてサンプリングおよび量子化された再生信号１０１から位相誤差を演算し、位相誤差検出信号１７０１を出力する。
The phase
図１８は、ＰＬＬにおいて再生信号１０１がゼロクロスする時刻がサンプリング間隔の中央に位置するようにチャネルクロックの位相を制御する場合の位相誤差検出法の例を示した図である。図１８において、再生信号１０１は、時刻（ｋ＋１）Ｔと（ｋ＋２）Ｔとの間でゼロクロスしており、ゼロクロス前後のそれぞれ２サンプルにおける再生信号サンプル値であるｓ（ｋＴ）、ｓ（（ｋ＋１）Ｔ）、およびｓ（（ｋ＋２）Ｔ）、ｓ（（ｋ＋３）Ｔ）を用いてサンプリングのタイミング誤差を求める。 FIG. 18 is a diagram showing an example of a phase error detection method in the case where the phase of the channel clock is controlled so that the time at which the reproduction signal 101 in the PLL crosses zero is positioned at the center of the sampling interval. In FIG. 18, the reproduction signal 101 is zero-crossed between times (k + 1) T and (k + 2) T, and s (kT) and s ((k + 1) which are reproduction signal sample values in two samples before and after the zero-crossing, respectively. ) T), s ((k + 2) T), and s ((k + 3) T) to determine the sampling timing error.
ここで、時刻（ｋ＋１）Ｔと（ｋ＋２）Ｔとの中間点である時刻（ｋ＋３／２）Ｔにおいては、タイミングずれ量Δｔがゼロであれば再生信号はちょうどゼロクロス点となるが、サンプリングするタイミングの誤差により、この時刻のサンプル値はゼロ点からずれる。このサンプル値の振幅ずれ量をΔｓとおくと、タイミングずれ量Δｔは以下の数１３式のように近似できる。 Here, at the time (k + 3/2) T, which is an intermediate point between the times (k + 1) T and (k + 2) T, if the timing deviation amount Δt is zero, the reproduction signal is exactly the zero cross point, but sampling is performed. Due to the timing error, the sample value at this time deviates from the zero point. When the amplitude deviation amount of this sample value is set to Δs, the timing deviation amount Δt can be approximated by the following equation (13).
ここで、図１８に示す４サンプルの間の再生信号１０１を３次関数で補間することにより、数１３式の分子と分母はそれぞれ以下の数１４式、数１５式のように近似することができる。 Here, by interpolating the reproduction signal 101 between the four samples shown in FIG. 18 with a cubic function, the numerator and denominator of Equation 13 can be approximated as Equation 14 and Equation 15 below. it can.
また、精度が要求されない場合は、ゼロクロス点の前後の２サンプルの間を一次関数で補間することにより、数１３式の分子と分母はそれぞれ以下の数１６式、数１７式のように近似することができる。 When accuracy is not required, the numerator and denominator of Equation 13 are approximated as Equation 16 and Equation 17 below by interpolating between two samples before and after the zero cross point with a linear function. be able to.
さらに、ゼロクロス点近傍における再生信号１０１の傾きを概ね一定であると見なせば、数１３式の分母を定数として扱ってもよい。以上に示した方法によって、Ａ／Ｄ変換器１７１０でのサンプリングのタイミングずれ量Δｔ、すなわちクロックの位相誤差を検出することができる。
Further, if it is assumed that the slope of the reproduction signal 101 near the zero cross point is substantially constant, the denominator of Equation 13 may be treated as a constant. By the method described above, the sampling timing shift amount Δt in the A /
ところで、図１９に示すように、このクロックの位相誤差は、ＰＬＬが非ロック状態の期間ではロック状態の期間と比較して振幅が大きくなる。したがって、図１７に示す構成により、位相誤差検出信号１７０１に対して絶対値化回路１７６０による絶対値化とローパスフィルタ１７７０による平滑化を行った信号を、位相誤差基準値レジスタ１７８０に設定される位相誤差基準値１７０２と比較を行うことによって、ＰＬＬがロックしているか否かを判別することが可能である。以上の処理により、ＰＬＬがロックしていない期間を判別し、判別結果を測定マスク信号１４０１として出力する。
By the way, as shown in FIG. 19, the amplitude of the phase error of the clock is larger in the period in which the PLL is in the unlocked state than in the period in the locked state. Therefore, with the configuration shown in FIG. 17, the phase error detection signal 1701 obtained by performing absolute value conversion by the absolute
このようなマスク領域判定回路１４１０によれば、ＰＬＬがロックせず信号品質評価指標の演算処理に適さない領域をマスクするタイミングを示す測定マスク信号１４０１を生成することが可能である。
According to such a mask
［信号品質評価指標演算補助回路１４０の第４の構成例］
図２０は、信号品質評価指標演算補助回路１４０の第４の構成例を示す図である。図７に示す実施の形態１の信号品質評価指標演算補助回路１４０の第１の構成例との相違点は、マスク領域判定回路１４１０から、信号品質の測定をマスクする領域を指示する測定マスク信号１４０１が信号品質評価指標演算補助回路１４０へ入力され、積算回路７１１〜７１９およびカウンタ７２０に入力されている点である。
[Fourth Configuration Example of Signal Quality Evaluation Index Calculation Auxiliary Circuit 140]
FIG. 20 is a diagram illustrating a fourth configuration example of the signal quality evaluation index calculation
この構成において、積算回路７１１〜７１９で、ｖｋｖｋ−ｎ（ｎは０以上８以下の整数）の値をクロック周期で随時積算を行い、更新タイミング信号１０５のタイミングで積算値を初期化することにより、積算時間に比例した値を出力する際に、測定マスク信号１４０１がアクティブかつ更新タイミング信号１０５がアクティブでない領域においては、積算回路７１１〜７１９とカウンタ７２０は値を保持させる。その他の処理については、図７の構成例の場合と同様であるため、説明は省略する。また、図２０の構成例に対応した、マイクロプロセッサ１９０でのソフトウェア処理の例についても、図８に示すフローチャートと同様であるため説明は省略する。
In this configuration, the
このような信号品質評価指標演算補助回路１４０は、ハードウェアとして除算回路を必要としないため比較的小規模かつ容易に実現が可能である。また、ディスクドライブ装置の制御用のマイクロプロセッサ１９０において、図８に示したような手順を行う小規模なソフトウェアを実行することによって、ディスクドライブ装置上での信号品質評価指標Ｓの演算が可能となる。さらに、信号品質評価指標Ｓの測定から除外したい領域における再生信号１０１については、マスクすることにより測定の対象から除外することが可能となる。
Such a signal quality evaluation index calculation
［信号品質評価指標演算補助回路１４０の第５の構成例］
図２１は、信号品質評価指標演算補助回路１４０の第５の構成例を示す図である。図９に示す実施の形態１の信号品質評価指標演算補助回路１４０の第２の構成例との相違点は、マスク領域判定回路１４１０から、信号品質の測定をマスクする領域を指示する測定マスク信号１４０１が信号品質評価指標演算補助回路１４０へ入力され、ローパスフィルタ（ＬＰＦ）９１１〜９１９に入力されている点である。
[Fifth Configuration Example of Signal Quality Evaluation Index Calculation Auxiliary Circuit 140]
FIG. 21 is a diagram illustrating a fifth configuration example of the signal quality evaluation index calculation
図２２は、ＬＰＦ９１１〜９１９の構成例を示した図である。図１０に示す実施の形態１のＬＰＦ９１１〜９１９の構成例との相違点は、測定マスク信号１４０１を入力とし、測定マスク信号１４０１が０のときは、図１０に示すローパスフィルタと同様に、数１２式に示される伝達関数を有するカットオフ周波数ｆｃ＝１／（２πτ）の一次ローパスフィルタの入出力に対して、クロック周期Ｔで標本化したものと等価な値を出力し、測定マスク信号１４０１が１のときは出力する値を保持するような構成となっている点である。その他の処理については、図９および図１０の構成例の場合と同様であるため、説明は省略する。また、図２１の構成例に対応した、マイクロプロセッサ１９０でのソフトウェア処理の例についても、図１１に示すフローチャートと同様であるため説明は省略する。
FIG. 22 is a diagram illustrating a configuration example of the
このような信号品質評価指標演算補助回路１４０は、ハードウェアとして除算回路を必要としないため比較的小規模かつ容易に実現が可能である。また、ディスクドライブ装置の制御用のマイクロプロセッサ１９０において、図１１に示したような手順を行う小規模なソフトウェアを実行することによって、ディスクドライブ装置上での信号品質評価指標Ｓの演算が可能となる。さらに、信号品質評価指標Ｓの測定から除外したい領域における再生信号１０１については、マスクすることにより測定の対象から除外することが可能となる。なお、図２１の構成によれば、上記の図２０の構成例と比較してハードウェア処理とソフトウェア処理の両方に関して若干簡略に実現可能であるが、ＬＰＦ９１１〜９１９の帯域幅および応答の遅延量に関する配慮が必要である。
Such a signal quality evaluation index calculation
［信号品質評価指標演算補助回路１４０の第６の構成例］
図２３は、信号品質評価指標演算補助回路１４０の第６の構成例を示す図である。図１２に示す実施の形態１の信号品質評価指標演算補助回路１４０の第３の構成例との相違点は、マスク領域判定回路１４１０から、信号品質の測定をマスクする領域を指示する測定マスク信号１４０１が信号品質評価指標演算補助回路１４０へ入力され、ローパスフィルタ（ＬＰＦ）９１１〜９１９に入力されている点である。
[Sixth Configuration Example of Signal Quality Evaluation Index Calculation Auxiliary Circuit 140]
FIG. 23 is a diagram illustrating a sixth configuration example of the signal quality evaluation index calculation
これにより、前述の信号品質評価指標演算補助回路１４０の第５の構成例の場合と同様に、測定マスク信号１４０１が１のとき、すなわちマスクする領域ではＬＰＦ９１１〜９１９からの出力値が保持されるような構成となっている。その他の処理については、図１２の構成例の場合と同様であるため、説明は省略する。また、図２３の構成例に対応した、マイクロプロセッサ１９０でのソフトウェア処理の例についても、図１３に示すフローチャートと同様であるため説明は省略する。
Thereby, as in the case of the fifth configuration example of the signal quality evaluation index calculation
このような信号品質評価指標演算補助回路１４０は、ハードウェアとして除算回路を必要としないため比較的小規模かつ容易に実現が可能である。また、ディスクドライブ装置の制御用のマイクロプロセッサ１９０において、図１３に示したような手順を行う小規模なソフトウェアを実行することによって、ディスクドライブ装置上での信号品質評価指標Ｓの演算が可能となる。さらに、信号品質評価指標Ｓの測定から除外したい領域における再生信号１０１については、マスクすることにより測定の対象から除外することが可能となる。なお、図２３の構成では、図２０、図２１に示した構成例と比較して回路規模が大きくなるが、ソフトウェア処理は小規模なもので実現可能である。
Such a signal quality evaluation index calculation
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
例えば、実施の形態１および実施の形態２においては、パーシャルレスポンス特性をＰＲ（ｈ０，ｈ１，ｈ２，ｈ３，ｈ４）として説明したが、再生に最適なパーシャルレスポンス特性は再生条件によって変化する。これに対応して、信号品質評価指標を再生条件に合わせたパーシャルレスポンス特性において求めるためには、Ｓ１、Ｓ２、Ｓ３の分子の値と分母の自己相関値の係数値をパーシャルレスポンス特性に合わせて変更することで実現可能である。 For example, in the first embodiment and the second embodiment, the partial response characteristic is described as PR (h 0 , h 1 , h 2 , h 3 , h 4 ), but the optimum partial response characteristic for reproduction is a reproduction condition. It depends on. Correspondingly, in order to obtain the signal quality evaluation index in the partial response characteristic according to the reproduction condition, the numerator value of S 1 , S 2 , S 3 and the coefficient value of the autocorrelation value of the denominator are represented in the partial response characteristic. It can be realized by changing to match.
具体的には、図１２や図２３の構成例のように、Ｓ１演算補助回路１２１０、Ｓ２演算補助回路１２２０、Ｓ３演算補助回路１２３０を信号品質評価指標演算補助回路１４０に内蔵している場合は、数９式、数１０式、数１１式の分母の各自己相関値Ｒｉに対する係数値もしくはＥｉ，ｊもしくはεｉ，ｊもしくはパーシャルレスポンス特性を示すｈｉのいずれかを設定するレジスタを設ける。このレジスタの値をマイクロプロセッサ１９０からの設定により変更可能とするとともに、ソフトウェア処理において、数９式、数１０式、数１１式の分子値をパーシャルレスポンス特性に合わせて変更して演算することによって、さまざまなパーシャルレスポンス特性に対しても信号品質評価指標を演算することができる。
Specifically, as in the configuration example of FIGS. 12 and 23, a built-in S 1 operation
また、図７、図２０や、図９、図２１の構成例のように、Ｓ１演算補助回路１２１０、Ｓ２演算補助回路１２２０、Ｓ３演算補助回路１２３０を信号品質評価指標演算補助回路１４０に内蔵しない場合は、パーシャルレスポンス特性に依存する処理はソフトウェア処理に集約されているため、Ｓ１、Ｓ２、Ｓ３の演算において、分子の固定値と分母の自己相関値の係数をパーシャルレスポンス特性に合わせて変更した上で、同様のアルゴリズムのソフトウェア処理をすることによって、さまざまなパーシャルレスポンス特性に対しても信号品質評価指標を演算することができる。
7, 20, 9, and 21, the S 1 calculation
なお、数９式、数１０式、数１１式の各数式に関して、分母の全係数値Ｅｉ，ｎと分子（Ｅｉ，０）２が公約数をもつのであれば、これらを約分した数式を元に処理を実現してもよいことはいうまでもない。
In addition, with respect to each of the mathematical formulas of Formula 9,
本発明の信号品質評価装置およびドライブ制御回路は、ディスクドライブ装置をはじめとした符号判別装置に利用可能である。 The signal quality evaluation device and the drive control circuit of the present invention can be used for a code discrimination device such as a disk drive device.
１０１…再生信号、１０２…等化再生波形データ、１０３…復号データ、１０４…等化誤差信号、１０５…更新タイミング信号、１０６…レジスタアクセス制御信号、１１０…ＰＲ等化回路、１２０…識別器、１３０…等化誤差算出回路、１４０…信号品質評価指標演算補助回路、１５０…更新タイミング生成回路、１６０…バッファ、１７０…マイコンインタフェース回路、１８０…プログラムメモリ、１９０…マイクロプロセッサ、
２０１…理想波形、２１０…畳み込み符号器、２２０…遅延回路、
３０１…ビタビ復号用振幅基準値、３０２…基準値選択用データパターン、３１０…ビタビ復号用基準値制御回路、３２０…復号データパターン生成回路、３３０…理想波形生成用セレクタ、
４１０…演算期間設定回路、４２０…自走カウンタ、４３０…比較器、
５１０…カウンタ、５２０…カウンタ起動レジスタ、
６０１…測定開始アドレス信号、６０２…測定終了アドレス信号、６０３…検出アドレス信号、６０４…アドレス検出タイミング信号、６１０…測定開始アドレス設定回路、６２０…測定終了アドレス設定回路、６３０…アドレス検出回路、６４０…比較器、６５０…比較器、６６０…ＡＮＤ回路、
７０１…測定期間カウント値、７１１〜７１９…積算回路、７２０…カウンタ、
９１１〜９１９…ローパスフィルタ（ＬＰＦ）、
１２１０…Ｓ１演算補助回路、１２２０…Ｓ２演算補助回路、１２３０…Ｓ３演算補助回路、
１４０１…測定マスク信号、１４１０…マスク領域判定回路、
１５０１…マスク判定用閾値、１５０２…トップエンベロープ信号、１５０３…ボトムエンベロープ信号、１５０４…振幅値信号、１５１０…トップエンベロープ検波回路、１５２０…ボトムエンベロープ検波回路、１５３０…減算回路、１５４０…比較回路、
１７０１…位相誤差検出信号、１７０２…位相誤差基準値、１７１０…Ａ／Ｄ変換器、１７２０…デジタルフィルタ、１７３０…位相誤差演算回路、１７４０…ループフィルタ、１７５０…発振回路、１７６０…絶対値化回路、１７７０…ローパスフィルタ、１７８０…位相誤差基準値レジスタ、１７９０…比較回路。
DESCRIPTION OF SYMBOLS 101 ... Reproduction signal, 102 ... Equalization reproduction waveform data, 103 ... Decoded data, 104 ... Equalization error signal, 105 ... Update timing signal, 106 ... Register access control signal, 110 ... PR equalization circuit, 120 ... Discriminator, DESCRIPTION OF
201 ... Ideal waveform, 210 ... Convolutional encoder, 220 ... Delay circuit,
301 ... Viterbi decoding amplitude reference value, 302 ... Reference value selection data pattern, 310 ... Viterbi decoding reference value control circuit, 320 ... Decoded data pattern generation circuit, 330 ... Ideal waveform generation selector,
410: calculation period setting circuit, 420: free-running counter, 430: comparator,
510 ... Counter, 520 ... Counter start register,
601 ... Measurement start address signal, 602 ... Measurement end address signal, 603 ... Detection address signal, 604 ... Address detection timing signal, 610 ... Measurement start address setting circuit, 620 ... Measurement end address setting circuit, 630 ... Address detection circuit, 640 ... Comparator, 650 ... Comparator, 660 ... AND circuit,
701 ... Measurement period count value, 711 to 719 ... Integration circuit, 720 ... Counter,
911 to 919 ... low pass filter (LPF),
1210 ... S 1 operation auxiliary circuit, 1220 ... S 2 operation auxiliary circuit, 1230 ... S 3 operation auxiliary circuit,
1401 ... Measurement mask signal, 1410 ... Mask region determination circuit,
1501... Mask determination threshold, 1502 Top envelope signal, 1503 Bottom envelope signal, 1504 Amplitude value signal, 1510 Top envelope detection circuit, 1520 Bottom envelope detection circuit, 1530 Subtraction circuit, 1540 Comparison circuit
1701 ... Phase error detection signal, 1702 ... Phase error reference value, 1710 ... A / D converter, 1720 ... Digital filter, 1730 ... Phase error calculation circuit, 1740 ... Loop filter, 1750 ... Oscillation circuit, 1760 ... Absolute
Claims (18)
前記再生信号を波形等化するＰＲ等化回路と、
前記ＰＲ等化回路によって波形等化された前記再生信号を復号する識別器と、
前記ＰＲ等化回路によって波形等化された前記再生信号と、前記識別器によって復号されたデータに基づいて得た理想波形との差分である等化誤差を算出する等化誤差算出回路とを有し、
前記等化誤差を用いた平均化処理と、前記平均化処理の結果を用いた除算処理とを含む演算処理を行うことにより信号品質評価指標を演算する信号品質評価装置であって、
前記信号品質評価指標を演算する演算処理のうち、少なくとも前記平均化処理の一部または全部を含み、チャネルクロック周期で行う第１の演算処理までを行う信号品質評価指標演算補助回路と、
前記第１の演算処理の結果を格納するバッファと、
前記バッファに格納されている値の更新タイミングを決定する更新タイミング生成回路と、
前記バッファに格納されている前記第１の演算処理の結果を用いて、少なくとも除算処理を含み、前記信号品質評価指標を算出する第２の演算処理を行うマイクロプロセッサとを有し、
前記マイクロプロセッサでは、前記第２の演算処理をソフトウェアを実行することにより行うことを特徴とする信号品質評価装置。 With the playback signal from the information recording medium as input,
A PR equalizing circuit for equalizing the waveform of the reproduced signal;
A discriminator for decoding the reproduced signal waveform-equalized by the PR equalization circuit;
An equalization error calculation circuit that calculates an equalization error that is a difference between the reproduced signal waveform-equalized by the PR equalization circuit and an ideal waveform obtained based on the data decoded by the discriminator; And
A signal quality evaluation apparatus that calculates a signal quality evaluation index by performing an arithmetic process including an averaging process using the equalization error and a division process using a result of the averaging process,
A signal quality evaluation index calculation auxiliary circuit that includes up to at least a part of the averaging process among the calculation processes for calculating the signal quality evaluation index and performs up to a first calculation process performed in a channel clock cycle;
A buffer for storing a result of the first arithmetic processing;
An update timing generation circuit for determining an update timing of a value stored in the buffer;
Using a result of the first calculation process stored in the buffer, and a microprocessor that includes at least a division process and performs a second calculation process for calculating the signal quality evaluation index,
The signal quality evaluation apparatus according to claim 1, wherein the microprocessor performs the second arithmetic processing by executing software.
さらに、前記再生信号のうち、前記信号品質評価指標による信号品質の評価を行わないマスク領域を特定するマスク領域判定回路を有し、
前記信号品質評価指標演算補助回路は、前記マスク領域判定回路によって特定されたマスク領域における前記等化誤差を、前記平均化処理の演算の対象に含めないことを特徴とする信号品質評価装置。 In the signal quality evaluation apparatus according to claim 1,
And a mask area determination circuit that identifies a mask area in the reproduction signal that is not subjected to signal quality evaluation based on the signal quality evaluation index,
The signal quality evaluation index calculation auxiliary circuit does not include the equalization error in the mask area specified by the mask area determination circuit as a calculation target of the averaging process.
前記信号品質評価指標は、等化目標とするパーシャルレスポンス特性がＰＲ（ｈ０，ｈ１，ｈ２，ｈ３，ｈ４）（ただし、ｈ０、ｈ１、ｈ２、ｈ３、ｈ４はそれぞれ定数）であり、前記等化誤差ｖｋ（添字ｋは前記再生信号をサンプリングした順番を表す）に対して、クロック毎に、０〜ｎ−１クロック（ｎは１以上の整数）の間隔だけ時間的に離れた前記等化誤差ｖｋ〜ｖｋ＋ｎ−１との間でのｎ個の自己相関値Ｒｍ＝Σｖｋｖｋ＋ｍ−１／Ｎ（ｍは１以上ｎ以下の整数、Ｎは十分に大きいサンプル数）を用いて、数１式、数２式、数３式によって表されるＳ１、Ｓ２、Ｓ３の値のうち最小のものを選択して得られるものであることを特徴とする信号品質評価装置。
The signal quality evaluation index has a partial response characteristic PR (h 0 , h 1 , h 2 , h 3 , h 4 ) (where h 0 , h 1 , h 2 , h 3 , h 4). Are constants), and 0 to n-1 clocks (n is an integer of 1 or more) for each clock with respect to the equalization error v k (the subscript k represents the order in which the reproduced signals are sampled). N autocorrelation values R m = Σv k v k + m−1 / N between the equalization errors v k to v k + n−1 separated in time by an interval (m is an integer from 1 to n, N is a sufficiently large number of samples), and is obtained by selecting the smallest one of the values of S 1 , S 2 , and S 3 represented by Equation 1, Equation 2, and Equation 3. A signal quality evaluation apparatus characterized by being.
前記信号品質評価指標演算補助回路は、ｎ個の積算回路と、前記積算回路での積算期間をカウントするカウンタとを有し、
前記等化誤差ｖｋに対して、クロック毎に、０〜ｎ−１クロックの間隔だけ時間的に離れた前記等化誤差ｖｋ〜ｖｋ＋ｎ−１との間でのｎ個の積をそれぞれ演算し、当該演算結果をｎ個の前記積算回路においてそれぞれ積算し、前記更新タイミング生成回路によって決定された前記更新タイミングにおいて、ｎ個の前記積算回路での各積算値であるΣｖｋｖｋ＋ｍ−１と前記カウンタの値とをそれぞれ前記バッファに格納し、
前記マイクロプロセッサは、前記更新タイミングにおいて、前記バッファから取得したｎ個の前記積算回路での各積算値と前記カウンタの値とを用いて、前記第２の演算処理により前記信号品質評価指標を算出することを特徴とする信号品質評価装置。 In the signal quality evaluation apparatus according to claim 3,
The signal quality evaluation index calculation auxiliary circuit has n integration circuits, and a counter that counts integration periods in the integration circuits,
For the equalization error v k , n products between the equalization errors v k to v k + n−1 that are separated in time by an interval of 0 to n−1 clocks are respectively provided for each clock. The calculation result is integrated in each of the n integration circuits, and Σv k v k + m− that is each integration value in the n integration circuits at the update timing determined by the update timing generation circuit. 1 and the value of the counter are respectively stored in the buffer;
The microprocessor calculates the signal quality evaluation index by the second calculation process using each integrated value in the n integration circuits acquired from the buffer and the value of the counter at the update timing. A signal quality evaluation apparatus.
前記積算回路の個数ｎが９であることを特徴とする信号品質評価装置。 In the signal quality evaluation apparatus according to claim 4,
A signal quality evaluation apparatus, wherein the number n of the integrating circuits is nine.
前記信号品質評価指標演算補助回路は、ｎ個のローパスフィルタを有し、
前記等化誤差ｖｋに対して、クロック毎に、０〜ｎ−１クロックの間隔だけ時間的に離れた前記等化誤差ｖｋ〜ｖｋ＋ｎ−１との間でのｎ個の積をそれぞれ演算し、当該演算結果をｎ個の前記ローパスフィルタにおいてそれぞれ平均化し、前記更新タイミング生成回路によって決定された更新タイミングにおいて、ｎ個の前記ローパスフィルタによって得られる前記自己相関値をそれぞれ前記バッファに格納し、
前記マイクロプロセッサは、前記更新タイミングにおいて、前記バッファから取得したｎ個の前記自己相関値を用いて、前記第２の演算処理により前記信号品質評価指標を算出することを特徴とする信号品質評価装置。 In the signal quality evaluation apparatus according to claim 3,
The signal quality evaluation index calculation auxiliary circuit has n low-pass filters,
For the equalization error v k , n products between the equalization errors v k to v k + n−1 that are separated in time by an interval of 0 to n−1 clocks are respectively provided for each clock. The calculation result is averaged in each of the n low-pass filters, and the autocorrelation values obtained by the n low-pass filters are stored in the buffer at the update timing determined by the update timing generation circuit. And
The microprocessor calculates the signal quality evaluation index by the second arithmetic processing using the n autocorrelation values acquired from the buffer at the update timing. .
前記信号品質評価指標演算補助回路は、ｎ個のローパスフィルタと、第１の演算補助回路と、第２の演算補助回路と、第３の演算補助回路とを有し、
前記等化誤差ｖｋに対して、クロック毎に、０〜ｎ−１クロックの間隔だけ時間的に離れた前記等化誤差ｖｋ〜ｖｋ＋ｎ−１との間でのｎ個の積をそれぞれ演算し、当該演算結果をｎ個の前記ローパスフィルタにおいてそれぞれ平均化し、前記更新タイミング生成回路によって決定された更新タイミングにおいて、ｎ個の前記ローパスフィルタによって得られる前記自己相関値を用いて、前記第１の演算補助回路、前記第２の演算補助回路、前記第３の演算補助回路によって、それぞれ前記数１式、数２式、数３式の分母の値を演算してこれらを前記バッファに格納し、
前記マイクロプロセッサは、前記更新タイミングにおいて、前記バッファから取得した前記数１式、数２式、数３式の分母の値を用いて、前記第２の演算処理により前記信号品質評価指標を算出することを特徴とする信号品質評価装置。 In the signal quality evaluation apparatus according to claim 3,
The signal quality evaluation index calculation auxiliary circuit includes n low-pass filters, a first calculation auxiliary circuit, a second calculation auxiliary circuit, and a third calculation auxiliary circuit,
For the equalization error v k , n products between the equalization errors v k to v k + n−1 that are separated in time by an interval of 0 to n−1 clocks are respectively provided for each clock. The calculation results are averaged in the n low-pass filters, respectively, and the autocorrelation values obtained by the n low-pass filters are used at the update timing determined by the update timing generation circuit, 1 arithmetic auxiliary circuit, the second arithmetic auxiliary circuit, and the third arithmetic auxiliary circuit calculate the values of the denominators of Equation 1, Equation 2, and Equation 3, respectively, and store them in the buffer. And
The microprocessor calculates the signal quality evaluation index by the second arithmetic processing using the denominator values of the equations (1), (2), and (3) obtained from the buffer at the update timing. A signal quality evaluation apparatus.
前記ローパスフィルタの個数ｎが９であることを特徴とする信号品質評価装置。 In the signal quality evaluation apparatus according to claim 6 or 7,
The signal quality evaluation apparatus, wherein the number n of the low-pass filters is nine.
前記信号品質評価指標における等化目標とするパーシャルレスポンス特性がＰＲ（１，２，２，２，１）（すなわち（ｈ０，ｈ１，ｈ２，ｈ３，ｈ４）＝（１，２，２，２，１））であることを特徴とする信号品質評価装置。 In the signal quality evaluation apparatus according to claim 7,
A partial response characteristic as an equalization target in the signal quality evaluation index is PR ( 1 , 2 , 2 , 2 , 1 ) (that is, (h 0 , h 1 , h 2 , h 3 , h 4 ) = (1, 2 , 2, 2, 1)).
前記数１式、数２式、数３式における、分母の前記自己相関値Ｒｍに対する各係数値、もしくは、Ｅｉ，ｊの値、もしくはεｉ，ｊの値、もしくはパーシャルレスポンス特性を示すｈｉの値のいずれかを設定するレジスタを有し、
前記マイクロプロセッサから前記レジスタの値を設定することにより、前記第１の演算補助回路、前記第２の演算補助回路および前記第３の演算補助回路での演算における係数の値を変更することが可能であることを特徴とする信号品質評価装置。 In the signal quality evaluation apparatus according to claim 7,
Each coefficient value, E i, j value, ε i, j value, or partial response characteristic with respect to the autocorrelation value R m of the denominator in the formula 1, the formula 2, and the formula 3 is shown. h has a register to set one of the values of i
By setting the value of the register from the microprocessor, it is possible to change the value of the coefficient in the calculation in the first calculation auxiliary circuit, the second calculation auxiliary circuit, and the third calculation auxiliary circuit. A signal quality evaluation apparatus characterized by
前記更新タイミング生成回路は、
チャネルクロック毎に値をインクリメントする自走カウンタと、
前記マイクロプロセッサからの設定により、前記更新タイミングの間隔を格納する演算期間設定回路とを有し、
前記自走カウンタのカウント値と前記演算期間設定回路の設定値とが等しくなったときに、更新タイミング信号の出力および前記自走カウンタの初期化を行い、
前記バッファは、前記更新タイミング信号をトリガとして、前記第１の演算処理の結果により前記バッファに格納されている値を更新することを特徴とする信号品質評価装置。 In the signal quality evaluation apparatus according to claim 1 or 2,
The update timing generation circuit includes:
A free-running counter that increments the value every channel clock;
An operation period setting circuit for storing the interval of the update timing by setting from the microprocessor;
When the count value of the free-running counter becomes equal to the set value of the calculation period setting circuit, an update timing signal is output and the free-running counter is initialized,
The buffer updates the value stored in the buffer according to the result of the first arithmetic processing, using the update timing signal as a trigger.
前記更新タイミング生成回路は、
チャネルクロック毎に値をインクリメントするカウンタと、
前記マイクロプロセッサからの設定により、前記カウンタの起動の指示を格納するカウンタ起動レジスタと、
前記マイクロプロセッサからの設定により、前記更新タイミングの間隔を格納する演算期間設定回路とを有し、
前記カウンタは、前記カウンタ起動レジスタに起動の指示が格納されるとインクリメントを開始し、前記カウンタのカウント値と前記演算期間設定回路の設定値とが等しくなったときに、更新タイミング信号の出力および前記カウンタの停止と初期化を行い、
前記バッファは、前記更新タイミング信号をトリガとして、前記第１の演算処理の結果により前記バッファに格納されている値を更新することを特徴とする信号品質評価装置。 In the signal quality evaluation apparatus according to claim 1 or 2,
The update timing generation circuit includes:
A counter that increments the value for each channel clock;
A counter start register for storing an instruction to start the counter according to the setting from the microprocessor;
An operation period setting circuit for storing the interval of the update timing by setting from the microprocessor;
The counter starts incrementing when a start instruction is stored in the counter start register, and when the count value of the counter becomes equal to the set value of the calculation period setting circuit, the update timing signal is output and Stop and initialize the counter,
The buffer updates the value stored in the buffer according to the result of the first arithmetic processing, using the update timing signal as a trigger.
前記更新タイミング生成回路は、
前記マイクロプロセッサからの設定により、信号品質の評価を行う対象領域の開始アドレスを格納する測定開始アドレス設定回路と、
前記マイクロプロセッサからの設定により、信号品質の評価を行う対象領域の終了アドレスを格納する測定終了アドレス設定回路と、
前記識別器によって復号されたデータに基づいて現在再生を行っている領域のアドレスを検出するアドレス検出回路とを有し、
前記アドレス検出回路によって検出されたアドレスが、前記測定開始アドレス設定回路に格納されているアドレスと、前記測定終了アドレス設定回路に格納されているアドレスとの間である場合に更新タイミング信号を出力し、
前記バッファは、前記更新タイミング信号をトリガとして、前記第１の演算処理の結果により前記バッファに格納されている値を更新することを特徴とする信号品質評価装置。 In the signal quality evaluation apparatus according to claim 1 or 2,
The update timing generation circuit includes:
A measurement start address setting circuit for storing a start address of a target area for signal quality evaluation by setting from the microprocessor;
A measurement end address setting circuit for storing an end address of a target area for which signal quality is evaluated by setting from the microprocessor;
An address detection circuit for detecting an address of an area currently being reproduced based on the data decoded by the discriminator;
An update timing signal is output when the address detected by the address detection circuit is between the address stored in the measurement start address setting circuit and the address stored in the measurement end address setting circuit. ,
The buffer updates the value stored in the buffer according to the result of the first arithmetic processing, using the update timing signal as a trigger.
前記マスク領域判定回路は、前記再生信号もしくは前記ＰＲ等化回路によって波形等化された前記再生信号において、振幅が所定の値よりも小さい領域を前記マスク領域として特定することを特徴とする信号品質評価装置。 In the signal quality evaluation apparatus according to claim 2,
The mask area determination circuit specifies an area having an amplitude smaller than a predetermined value as the mask area in the reproduction signal or the reproduction signal waveform-equalized by the PR equalization circuit. Evaluation device.
前記マスク領域判定回路は、
前記再生信号の振幅の上方エンベロープに対応したトップエンベロープ信号を出力するトップエンベロープ検波回路と、
前記再生信号の振幅の下方エンベロープに対応したボトムエンベロープ信号を出力するボトムエンベロープ検波回路と、
前記トップエンベロープ信号と前記ボトムエンベロープ信号との差分を取得して振幅値信号を出力する減算回路とを有し、
前記振幅値信号の値が所定のマスク判定用閾値よりも小さい領域においてアクティブとなる測定マスク信号を出力することを特徴とする信号品質評価装置。 The signal quality evaluation apparatus according to claim 14,
The mask area determination circuit includes:
A top envelope detection circuit for outputting a top envelope signal corresponding to the upper envelope of the amplitude of the reproduction signal;
A bottom envelope detection circuit that outputs a bottom envelope signal corresponding to a lower envelope of the amplitude of the reproduction signal;
A subtraction circuit that obtains a difference between the top envelope signal and the bottom envelope signal and outputs an amplitude value signal;
A signal quality evaluation apparatus characterized by outputting a measurement mask signal that becomes active in a region where the value of the amplitude value signal is smaller than a predetermined threshold value for mask determination.
前記マスク領域判定回路は、前記ＰＲ等化回路においてチャネルクロックを生成するＰＬＬ（Phase Locked Loop）がロックしていない領域を、前記マスク領域として特定することを特徴とする信号品質評価装置。 In the signal quality evaluation apparatus according to claim 2,
The signal quality evaluation apparatus characterized in that the mask area determination circuit specifies, as the mask area, an area where a PLL (Phase Locked Loop) that generates a channel clock in the PR equalization circuit is not locked.
前記マスク領域判定回路は、
前記ＰＬＬの位相誤差の信号を入力としてその絶対値を取得する絶対値化回路と、
前記絶対値化回路により得られた前記位相誤差の絶対値を平滑化するローパスフィルタと、
前記マイクロプロセッサからの設定により、前記位相誤差についての基準値を格納する位相誤差基準値レジスタとを有し、
前記ローパスフィルタにより得られた平滑化された前記位相誤差の絶対値が、前記位相誤差基準値レジスタに格納されている基準値よりも大きい領域においてアクティブとなる測定マスク信号を出力することを特徴とする信号品質評価装置。 The signal quality evaluation apparatus according to claim 16, wherein
The mask area determination circuit includes:
An absolute value circuit for obtaining an absolute value of the phase error signal of the PLL as an input;
A low-pass filter for smoothing the absolute value of the phase error obtained by the absolute value circuit;
A phase error reference value register for storing a reference value for the phase error by setting from the microprocessor;
A measurement mask signal that is active in a region where the absolute value of the smoothed phase error obtained by the low-pass filter is larger than a reference value stored in the phase error reference value register is output; Signal quality evaluation device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008106095A JP2009259323A (en) | 2008-04-15 | 2008-04-15 | Signal quality evaluation device and drive control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008106095A JP2009259323A (en) | 2008-04-15 | 2008-04-15 | Signal quality evaluation device and drive control circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009259323A true JP2009259323A (en) | 2009-11-05 |
Family
ID=41386561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008106095A Pending JP2009259323A (en) | 2008-04-15 | 2008-04-15 | Signal quality evaluation device and drive control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2009259323A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012174324A (en) * | 2011-02-23 | 2012-09-10 | Hitachi Consumer Electronics Co Ltd | Reproduced signal evaluation method, information recording and reproducing method, and information recording and reproducing device |
-
2008
- 2008-04-15 JP JP2008106095A patent/JP2009259323A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012174324A (en) * | 2011-02-23 | 2012-09-10 | Hitachi Consumer Electronics Co Ltd | Reproduced signal evaluation method, information recording and reproducing method, and information recording and reproducing device |
| US8705328B2 (en) | 2011-02-23 | 2014-04-22 | Hitachi Consumer Electronics Co., Ltd. | Read signal evaluation method, information recording and reading method, and information recording and reading apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI446340B (en) | Systems and methods for adaptive cbd estimation in a storage device | |
| JP5045448B2 (en) | Signal processing circuit, signal processing method, and reproducing apparatus | |
| JP4317826B2 (en) | Jitter detector | |
| US9672850B2 (en) | Systems and methods for synchronization hand shaking in a storage device | |
| JP4156595B2 (en) | Frequency control apparatus, frequency control method, control program, information reproducing apparatus, and information reproducing method | |
| JP2009277298A (en) | Apparatus and method for digital signal reproducing and apparatus and method for digital signal recording | |
| JP2006352867A (en) | Frequency detector in phase-locked loop circuit, and method of detecting frequency errors | |
| US7245444B2 (en) | Method and apparatus for providing a read channel having imbedded channel signal analysis | |
| JP4048681B2 (en) | Data detection device | |
| JPWO2007010994A1 (en) | Digital signal playback device | |
| JP4232207B2 (en) | Information playback device | |
| JP2001189666A (en) | Maximum likelihood detecting method, adaptation method, correction method, maximum likelihood detector, adapter and correction system | |
| JP4480584B2 (en) | Adaptive equalization circuit and adaptive equalization method | |
| JP2007533063A (en) | DC control coding for optical storage systems | |
| JP6060912B2 (en) | Data processing apparatus, data processing method, and reproducing apparatus | |
| US20080152318A1 (en) | Optical-disc recording/playback apparatus and optical-disc recording/playback method | |
| JP2009259323A (en) | Signal quality evaluation device and drive control circuit | |
| JP2007207283A (en) | Frequency detecting device, frequency detecting method, and optical disk device | |
| JP5054672B2 (en) | Device for accessing a recording medium | |
| JP3428525B2 (en) | Recorded information playback device | |
| JP3966342B2 (en) | Digital signal reproduction device | |
| JP3983450B2 (en) | Playback device and playback circuit | |
| JP4343774B2 (en) | Playback device | |
| US20070177479A1 (en) | Information reproducing apparatus and information reproducing method | |
| JP2010129136A (en) | Data storage device, read circuit, and method of manufacturing the data storage device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100528 |