JP2009239112A - Semiconductor device, electro-optical device, and electronic apparatus - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a structure of a semiconductor device (array substrate) capable of improving characteristics. <P>SOLUTION: The semiconductor device formed on a flexible substrate includes at least: a first wiring layer GL1 and a second wiring layer GL2 constituting part of wiring; a first insulating layer 15; and a second insulating layer 23. The first wiring layer is formed on the first insulating film; the second wiring layer is formed on the second insulating film; the second insulating layer is located between the first wiring layer and the second wiring layer, and does not have an intersection part with other wires SL1, SL2 in the second wiring layer; and the second wiring layer is connected to the first wiring layer excluding part of the second insulating layer. According to such a structure, since part of the wiring is divided into the first wiring layer and the second wiring layer, the first insulating layer can be arranged below the first wiring layer by being divided. Accordingly, even when mechanical or thermal stress is applied, the occurrence of cracks in a base insulating film can be reduced. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置、特に、フレキシブル基板上に形成される半導体装置に関する。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device formed on a flexible substrate.

近年、液晶装置などの電気光学装置の開発において、装置の小型化や軽量化に加え、可撓性や耐衝撃性を図れることからフレキシブル基板の採用が検討されている。   In recent years, in the development of electro-optical devices such as liquid crystal devices, the use of flexible substrates has been studied because of the flexibility and impact resistance in addition to the reduction in size and weight of the devices.

例えば、下記特許文献１には、金属箔を基板に用いたフレキシブルＴＦＴディスプレイの製造技術が開示されている。また、下記特許文献２には、転写技術を用いた電気光学装置の製造方法および当該方法のフレキシブル表示装置への応用技術が開示されている。
特開２００４−１０９９７５号公報 特開２００６−２４５０９１号公報 For example, Patent Document 1 below discloses a technique for manufacturing a flexible TFT display using a metal foil as a substrate. Patent Document 2 below discloses a method for manufacturing an electro-optical device using a transfer technique and a technique for applying the method to a flexible display device.
JP 2004-109975 A JP 2006-245091 A

本発明者等は、フレキシブル基板を用いた電気光学装置に係る研究・開発を行っており、装置特性の向上を検討している。   The inventors have conducted research and development related to an electro-optical device using a flexible substrate, and are considering improvement of device characteristics.

例えば、上記電気光学装置に用いられるアクティブマトリクス基板（アレイ基板）は、薄膜トランジスタ（ＴＦＴ: thin film transistor）と画素電極とを有する画素がアレイ状に配置されており、これら薄膜トランジスタや画素電極は、ガラス基板上に下地絶縁膜として酸化シリコン膜や窒化シリコン膜などの無機系の絶縁膜を全面に形成した後、各種膜を積層することにより形成される。   For example, an active matrix substrate (array substrate) used in the electro-optical device includes pixels having thin film transistors (TFTs) and pixel electrodes arranged in an array, and these thin film transistors and pixel electrodes are made of glass. An inorganic insulating film such as a silicon oxide film or a silicon nitride film is formed over the entire surface of the substrate as a base insulating film, and then various films are stacked.

しかしながら、フレキシブル基板全面に形成された下地絶縁膜上に、薄膜トランジスタや画素電極を形成した構成であると、機械的、または熱的な応力が加わった際に、フレキシブル基板と下地絶縁膜の可撓性の違いから、下地絶縁膜およびその上部の薄膜トランジスタにクラックが生じ、装置特性を劣化させてしまう恐れがあった。   However, when the thin film transistor and the pixel electrode are formed on the base insulating film formed on the entire surface of the flexible substrate, the flexible substrate and the base insulating film are flexible when mechanical or thermal stress is applied. Due to the difference in properties, cracks may occur in the base insulating film and the thin film transistor on the base insulating film and the device characteristics may be deteriorated.

そこで、本発明に係る具体的態様は、フレキシブル基板上に形成された場合であっても信頼性に優れる半導体装置の構成を提供することを目的とする。   Therefore, a specific aspect of the present invention aims to provide a semiconductor device having excellent reliability even when formed on a flexible substrate.

本発明に係る半導体装置は、フレキシブル基板上に形成された半導体装置に於いて、該半導体装置は配線の一部を構成する第一配線層と第二配線層と、第一絶縁層と第二絶縁層とを少なくとも有し、該第一配線層は該第一絶縁膜上に形成されており、該第二配線層は該第二絶縁膜上に形成されており、該第二絶縁層は該第一配線層と該第二配線層との層間に位置し、該第二配線層においては他の配線との交差部を有さず、該第二絶縁層の一部を取り除いて該第一配線層と該第二配線層とをつないでいる事を特徴とする。   The semiconductor device according to the present invention is a semiconductor device formed on a flexible substrate, wherein the semiconductor device includes a first wiring layer, a second wiring layer, a first insulating layer, and a second wiring that constitute a part of the wiring. An insulating layer, wherein the first wiring layer is formed on the first insulating film, the second wiring layer is formed on the second insulating film, and the second insulating layer is Located between the first wiring layer and the second wiring layer, the second wiring layer does not have an intersection with other wiring, and a part of the second insulating layer is removed to remove the second wiring layer. One wiring layer and the second wiring layer are connected to each other.

かかる構成によれば、配線の一部を第一配線層と第二配線層とに分割(多層化）したので、第一配線層下に第一絶縁層を分割して配置することができる。よって、半導体装置に、機械的、または熱的な応力が加えられた場合であっても、下地絶縁膜におけるクラックの発生を低減できる。その結果、半導体装置の信頼性を向上させることができる。   According to such a configuration, since a part of the wiring is divided into the first wiring layer and the second wiring layer (multilayered), the first insulating layer can be divided and arranged under the first wiring layer. Therefore, even when mechanical or thermal stress is applied to the semiconductor device, generation of cracks in the base insulating film can be reduced. As a result, the reliability of the semiconductor device can be improved.

本発明に係る半導体装置は、フレキシブル基板上に形成された半導体装置に於いて、該半導体装置は配線を構成する第一配線層群と第二配線層群と、第一絶縁層と第二絶縁層とを少なくとも有し、該第一絶縁層は互いが島状に分離されてフレキシブル基板上に形成されており、該第一配線層群を構成する各第一配線層は互いが島状に分離されており、該島状の第一配線層が該島状の第一絶縁層上に形成されて居る事を特徴とする。なお、第一配線層群は、複数の第１配線層を意味する。第二配線群および半導体層群についても同様である。   A semiconductor device according to the present invention is a semiconductor device formed on a flexible substrate, wherein the semiconductor device includes a first wiring layer group, a second wiring layer group, a first insulating layer, and a second insulating layer that constitute wiring. Each of the first wiring layers constituting the first wiring layer group is formed in an island shape. The island-shaped first wiring layer is separated and formed on the island-shaped first insulating layer. The first wiring layer group means a plurality of first wiring layers. The same applies to the second wiring group and the semiconductor layer group.

かかる構成によれば、第一絶縁層を島状に分離し、その上部に第一配線層を形成したので、半導体装置に、機械的、または熱的な応力が加えられた場合であっても、第一絶縁層におけるクラックの発生を低減できる。その結果、半導体装置の信頼性を向上させることができる。   According to such a configuration, since the first insulating layer is separated into islands and the first wiring layer is formed thereon, even when mechanical or thermal stress is applied to the semiconductor device. The occurrence of cracks in the first insulating layer can be reduced. As a result, the reliability of the semiconductor device can be improved.

前記第二絶縁層は互いが島状に分離されて、前記第一配線層群と前記第二配線層群との層間に配置され、該第二配線層群を構成する各第二配線層は互いに島状に分離されており、該島状の第二配線層は該島状の第二絶縁層上に形成されて居る。このように、第二絶縁層も互いが島状に分離して配置することにより、半導体装置に加わる応力をさらに低減できる。   The second insulating layers are separated from each other in an island shape and disposed between the first wiring layer group and the second wiring layer group, and each second wiring layer constituting the second wiring layer group is The island-like second wiring layers are separated from each other in an island shape, and are formed on the island-like second insulating layer. Thus, the stress applied to the semiconductor device can be further reduced by arranging the second insulating layers separately in an island shape.

前記配線は他の配線と交差しない箇所において、該第一配線層と第二配線層とをつないでいる事を特徴とする。このように、他の配線と交差しない箇所において、多層化（第一配線層と第二配線層とを接続）することにより、第一絶縁層をさらに細かく分離することができる。   The wiring is characterized in that the first wiring layer and the second wiring layer are connected to each other at a location where the wiring does not intersect with other wiring. In this manner, the first insulating layer can be further finely separated by forming a multilayer (connecting the first wiring layer and the second wiring layer) at a location that does not intersect with other wiring.

本発明に係る半導体装置は、フレキシブル基板上に形成された半導体装置に於いて、該半導体装置は複数の薄膜トランジスタと配線とを含み、該半導体装置は該複数の薄膜トランジスタを構成する半導体層群と、該配線を構成する第一配線層群と第二配線層群と、第一絶縁層と第二絶縁層とを少なくとも有し、該第一絶縁層は互いが島状に分離されてフレキシブル基板上に形成されており、該半導体層群および第一配線層群を構成する各半導体層および各第一配線層は、該島状の第一絶縁層上に形成されて居る事を特徴とする。   A semiconductor device according to the present invention is a semiconductor device formed on a flexible substrate, the semiconductor device includes a plurality of thin film transistors and wirings, and the semiconductor device includes a semiconductor layer group constituting the plurality of thin film transistors; The first wiring layer group, the second wiring layer group, the first insulating layer, and the second insulating layer that constitute the wiring are at least provided on the flexible substrate. Each semiconductor layer and each first wiring layer constituting the semiconductor layer group and the first wiring layer group are formed on the island-shaped first insulating layer.

かかる構成によれば、第一絶縁層を全面ではなく、各半導体層および各第一配線層毎に分割したので、第一絶縁層へのクラックの発生を低減でき、その上部に形成される薄膜トランジスタの特性を向上させることができる。   According to this configuration, since the first insulating layer is divided not for the entire surface but for each semiconductor layer and each first wiring layer, the generation of cracks in the first insulating layer can be reduced, and the thin film transistor formed above the first insulating layer The characteristics can be improved.

前記第二絶縁層は互いが島状に分離されており、該第一配線層群および第二配線層群を構成する第一配線層および第二配線層との層間に配置されている事を特徴とする。このように、第二絶縁層も互いが島状に分離して配置することにより、薄膜トランジスタに加わる応力をさらに低減できる。   The second insulating layer is separated from each other in an island shape, and is disposed between the first wiring layer and the second wiring layer constituting the first wiring layer group and the second wiring layer group. Features. Thus, the stress applied to the thin film transistor can be further reduced by arranging the second insulating layers so as to be separated from each other in an island shape.

前記島状の第二絶縁層が前記半導体層を被う事を特徴とする。このように、第二絶縁層が半導体層を被う構成としてもよい。   The island-shaped second insulating layer covers the semiconductor layer. As described above, the second insulating layer may cover the semiconductor layer.

該第二配線層群を構成する各第二配線層は、前記島状の第二絶縁層上に形成されて居る事を特徴とする。このように、第二絶縁層も互いが島状に分離して配置することにより、薄膜トランジスタに加わる応力をさらに低減できる。   Each of the second wiring layers constituting the second wiring layer group is formed on the island-shaped second insulating layer. Thus, the stress applied to the thin film transistor can be further reduced by arranging the second insulating layers so as to be separated from each other in an island shape.

前記配線は他の配線と交差しない箇所において、該第一配線層と第二配線層とをつないでいる事を特徴とする。このように、他の配線と交差しない箇所において、多層化（第一配線層と第二配線層とを接続）することにより、第一絶縁層をさらに細かく分離することができる。   The wiring is characterized in that the first wiring layer and the second wiring layer are connected to each other at a location where the wiring does not intersect with other wiring. In this manner, the first insulating layer can be further finely separated by forming a multilayer (connecting the first wiring layer and the second wiring layer) at a location that does not intersect with other wiring.

本発明に係る電気光学装置は、上記半導体装置を有する。かかる構成によれば、電気光学装置の特性を向上させることができる。   An electro-optical device according to the present invention includes the semiconductor device. With this configuration, the characteristics of the electro-optical device can be improved.

本発明に係る電子機器は、上記半導体装置又は電気光学装置を有する。かかる構成によれば、電子機器の特性を向上させることができる。   An electronic apparatus according to the present invention includes the semiconductor device or the electro-optical device. According to such a configuration, the characteristics of the electronic device can be improved.

以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。又、以下ではフレキシブル基板上の半導体装置として転写法を用いた製造方法を例として本発明を説明するが、プラスティック基板や薄い金属基板などのフレキシブル基板に半導体装置を直接形成する製造方法にも本発明は適応可能である。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, the same or related code | symbol is attached | subjected to what has the same function, and the repeated description is abbreviate | omitted. In the following, the present invention will be described by taking as an example a manufacturing method using a transfer method as a semiconductor device on a flexible substrate, but the present invention is also applied to a manufacturing method in which a semiconductor device is directly formed on a flexible substrate such as a plastic substrate or a thin metal substrate. The invention is adaptable.

（アレイ基板の構成）
図１は、本実施の形態のアレイ基板の構成を示す回路図である。図１に示すように、アレイ基板は、表示部（表示領域）１ａ内に半導体装置の配線を為すｘ方向に配置された複数のゲート線ＧＬと、半導体装置の他の配線を為すｙ方向に配置された複数のソース線ＳＬとを有する。また、各画素は、ソース線ＳＬとゲート線ＧＬとの交点に、マトリクス状に複数配置される。この画素は、画素電極ＰＥおよび薄膜トランジスタＴを有している。例えば、ソース線ＳＬは、Ｘドライバにより駆動され、また、ゲート線ＧＬは、Ｙドライバにより駆動される。 (Configuration of array substrate)
FIG. 1 is a circuit diagram showing the configuration of the array substrate of the present embodiment. As shown in FIG. 1, the array substrate has a plurality of gate lines GL arranged in the x direction for wiring the semiconductor device in the display unit (display area) 1a and a y direction for other wiring of the semiconductor device. And a plurality of source lines SL arranged. A plurality of pixels are arranged in a matrix at the intersections of the source lines SL and the gate lines GL. This pixel has a pixel electrode PE and a thin film transistor T. For example, the source line SL is driven by an X driver, and the gate line GL is driven by a Y driver.

ここで、本実施の形態のアレイ基板の特徴は、追って詳細に説明するように、配線を為すゲート線ＧＬが、異なる絶縁層に交互に配置された第一配線層（第１ゲート線ＧＬ１）および第二配線層（第２ゲート線ＧＬ２）よりなり、絶縁層は下地絶縁膜として機能する第一絶縁層と層間絶縁膜として機能する第二絶縁層とを少なくとも有し、第一配線層は第一絶縁層上に形成される一方で第二配線層は第二絶縁層上に形成され、第二絶縁層は第一配線層と第二配線層との層間に位置して両配線を電気的に絶縁し、この配線が他の配線と交差せぬ部位に於いても第一配線層と第二配線層とが交互に繋がっている。この場合、第二配線層（第２ゲート線ＧＬ２）は第二絶縁膜の一部を取り除いて第一配線層（第１ゲート線ＧＬ１）と接続されている。同様に本発明では他の配線を為すソース線ＳＬが、異なる絶縁層に交互に配置された第一配線層（第１ソース線ＳＬ１）および第二配線層（第２ソース線ＳＬ２）よりなり、絶縁層は下地絶縁膜として機能する第一絶縁層と層間絶縁膜として機能する第二絶縁層とを少なくとも有し、第一配線層は第一絶縁層上に形成される一方で第二配線層は第二絶縁層上に形成され、第二絶縁層は第一配線層と第二配線層との層間に位置して両配線を電気的に絶縁し、この配線が別の配線（例えばゲート線ＧＬ）と交差せぬ部位に於いても第一配線層と第二配線層とが交互に繋がっている。この場合、第二配線層（第２ソース線ＳＬ２）は第二絶縁膜の一部を取り除いて第一配線層（第１ソース線ＳＬ１）と接続されている。   Here, the feature of the array substrate of the present embodiment is that a first wiring layer (first gate line GL1) in which gate lines GL for wiring are alternately arranged in different insulating layers, as will be described in detail later. And the second wiring layer (second gate line GL2), and the insulating layer has at least a first insulating layer functioning as a base insulating film and a second insulating layer functioning as an interlayer insulating film, The second wiring layer is formed on the second insulating layer while being formed on the first insulating layer, and the second insulating layer is located between the first wiring layer and the second wiring layer and electrically connects both wirings. The first wiring layer and the second wiring layer are alternately connected to each other even in a portion where the wiring does not intersect with other wiring. In this case, the second wiring layer (second gate line GL2) is connected to the first wiring layer (first gate line GL1) by removing a part of the second insulating film. Similarly, in the present invention, the source line SL for other wiring is composed of a first wiring layer (first source line SL1) and a second wiring layer (second source line SL2) alternately arranged in different insulating layers, The insulating layer has at least a first insulating layer functioning as a base insulating film and a second insulating layer functioning as an interlayer insulating film, and the first wiring layer is formed on the first insulating layer while the second wiring layer Is formed on the second insulating layer, and the second insulating layer is located between the first wiring layer and the second wiring layer and electrically insulates both wirings. The first wiring layer and the second wiring layer are alternately connected even at a portion that does not cross GL). In this case, the second wiring layer (second source line SL2) is connected to the first wiring layer (first source line SL1) by removing a part of the second insulating film.

第一絶縁層となる下地絶縁膜１５は互いが島状に分離されて居る。第１ソース線ＳＬ１や第１ゲート線ＧＬ１と言った第一配線層も各々が島状に分離され、島状の第一配線層は島状の第一絶縁層上に形成される。即ち第一絶縁層は島状の第一配線と島状の半導体膜の下部にのみ分割されて島状に配置され、それ以外の部位からは部分的に取り除かれる。又、第二絶縁層となる層間絶縁膜２３は互いが島状に分離されて居る。第２ソース線ＳＬ２や第２ゲート線ＧＬ２と言った第二配線層も各々が島状に分離され、島状の第二配線層は島状の第二絶縁層上に形成される。即ち第二絶縁層は島状の第二配線の下部と島状の半導体膜の上部とのみに分割されて配置され、それ以外の部位からは部分的に取り除かれる。(図１３参照）。なお、薄膜トランジスタＴが形成される半導体膜の下部や保持容量を形成する場合にはその下部など、必要に応じて下地絶縁膜１５の形成領域を調整してもよい。   The base insulating films 15 serving as the first insulating layer are separated from each other in an island shape. The first wiring layers such as the first source line SL1 and the first gate line GL1 are also separated into island shapes, and the island-shaped first wiring layers are formed on the island-shaped first insulating layer. In other words, the first insulating layer is divided only into the island-shaped first wiring and the lower portion of the island-shaped semiconductor film and arranged in an island shape, and is partially removed from the other portions. In addition, the interlayer insulating film 23 serving as the second insulating layer is separated from each other in an island shape. The second wiring layers such as the second source line SL2 and the second gate line GL2 are also separated into island shapes, and the island-like second wiring layers are formed on the island-like second insulating layer. That is, the second insulating layer is divided and disposed only at the lower part of the island-like second wiring and the upper part of the island-like semiconductor film, and is partially removed from other parts. (See FIG. 13). Note that the formation region of the base insulating film 15 may be adjusted as necessary, such as a lower portion of the semiconductor film where the thin film transistor T is formed or a lower portion of the storage capacitor.

この下地保護膜１５の役割は、１．半導体膜や金属膜とフレキシブル基板との密着性を改善する事。２．ＴＦＴ製造工程中にフレキシブル基板乃至はガラスなどの基板から半導体膜への不純物拡散防止。３．基板が金属の場合に絶縁性確保（素子や配線間の電気的分離）。４．基板が金属や半導体である場合に基板容量（配線と基板との寄生容量）を削減する事、の四つにある。２．の不純物拡散防止も４．の基板容量削減も下地絶縁膜が厚い程此等の効果は顕著となる。又、１．の密着性改善も３．の絶縁性確保も下地絶縁膜が厚い方がその確実性が増す。この様に一般に下地絶縁膜が厚い方が薄膜電子デバイスに取っては好ましい。一方層間絶縁膜２３の役割は配線（例えばゲート線ＧＬ）と他の配線（例えばソース線ＳＬ）との絶縁性を取ると共に此等配線間に発生する寄生容量を最小とする事である。確実に絶縁性を取るためにも、寄生容量を最小とする為にも層間絶縁膜は厚い方が電子デバイスに取っては好ましい。この様に下地絶縁膜も層間絶縁膜も厚い方が好ましいのである。しかしながらフレキシブル基板に形成されるフレキシブル電子デバイスでは下地絶縁膜や層間絶縁膜が厚いと、電子デバイスにクラックが入って壊れやすくなる。要するにフレキシブル電子デバイスでは信頼性の観点から下地絶縁膜と層間絶縁膜とは薄い方が好ましいのである。この矛盾を解決するのが本発明で、本発明は必要な部位にのみ下地絶縁膜や層間絶縁膜を設け、しかも此等絶縁膜を複数に分割された島状とするのである。更に本発明では、単一配線で有るが故原理的に一本の配線でまかなえる配線であっても、長い配線（例えば液晶表示装置や電気泳動表示装置等で用いられるゲート配線やソース配線）は異なった絶縁層上に形成された第一配線層郡と第二配線層郡とで結び、第一配線層郡を為す各第一配線は島状の第一絶縁層上に形成し、第二配線層郡を為す各第二配線は島状の第二絶縁層上に形成する。斯うする事で長い大きな絶縁膜の島をなくし、各島は比較的小さく多数に分割される。その結果、フレキシブル電子デバイスに熱的乃至は機械的応力が加えられた場合でも、応力は島状の絶縁膜間で分散され、脆い無機物（酸化珪素膜や窒化珪素膜）から成る下地絶縁膜や層間絶縁膜が割れる事を低減するものである。斯くして本発明の電子デバイスは外的応力に対して割れにくくなり、デバイスの信頼性や寿命が著しく改善されるのである。而も本発明では島状の下地絶縁膜や層間絶縁膜を２００ｎｍから７００ｎｍへと十分厚く形成できる。その結果、２００℃から６００℃と云った温度で製造される低温工程ポリシリコンＴＦＴ（ＬＴＰＳ−ＴＦＴ）を薄膜トランジスタとして用いても、ＬＴＰＳ−ＴＦＴ製造途上で基板から半導体膜への不純物が混入する事態を確実に防ぎ、優れた電気特性を有する薄膜トランジスタを形成できる。更に、半導体膜や金属配線の密着性も良く、素子間の絶縁性も保たれる。フレキシブル基板が金属の場合には半導体膜の下部と金属配線の下部には厚い下地保護膜が形成されているので、基板容量は十分に削減され、高速動作する半導体回路をフレキシブル基板上に形成できるのである。又、ゲート配線とソース配線と云った異なった配線間の短絡欠陥を防止でき、此等の配線間の寄生容量も小さく出来るので、高速で誤動作しない優良な半導体装置となる。尚、フレキシブル基板としてはプラスティックや金属、繊維、紙等が用いられる。   The role of the base protective film 15 is as follows. To improve the adhesion between semiconductor films and metal films and flexible substrates. 2. Prevent diffusion of impurities from a substrate such as a flexible substrate or glass to the semiconductor film during the TFT manufacturing process. 3. Ensures insulation when the substrate is metal (electrical separation between elements and wiring). 4). There are four ways to reduce substrate capacitance (parasitic capacitance between wiring and substrate) when the substrate is a metal or semiconductor. 2. 3. Prevent impurity diffusion. As for the substrate capacity reduction, these effects become more remarkable as the base insulating film is thicker. In addition, 2. Improvement of adhesion. In order to ensure the insulation, the thicker the base insulating film, the greater the certainty. In general, a thicker base insulating film is preferable for a thin film electronic device. On the other hand, the role of the interlayer insulating film 23 is to take insulation between the wiring (for example, the gate line GL) and other wiring (for example, the source line SL) and to minimize the parasitic capacitance generated between these wirings. In order to ensure insulation and to minimize parasitic capacitance, it is preferable for an electronic device that the interlayer insulating film is thick. Thus, it is preferable that the base insulating film and the interlayer insulating film are thick. However, in a flexible electronic device formed on a flexible substrate, if the base insulating film or the interlayer insulating film is thick, the electronic device is cracked and easily broken. In short, in a flexible electronic device, it is preferable that the base insulating film and the interlayer insulating film are thinner from the viewpoint of reliability. The present invention solves this contradiction, and in the present invention, a base insulating film and an interlayer insulating film are provided only at necessary portions, and these insulating films are divided into a plurality of islands. Furthermore, in the present invention, even though the wiring is a single wiring because it is a single wiring, a long wiring (for example, a gate wiring or a source wiring used in a liquid crystal display device, an electrophoretic display device, etc.) The first wiring layer group and the second wiring layer group formed on different insulating layers are connected, and each first wiring forming the first wiring layer group is formed on the island-shaped first insulating layer, Each second wiring forming the wiring layer group is formed on the island-like second insulating layer. In this way, long and large islands of insulating film are eliminated, and each island is relatively small and divided into a large number. As a result, even when thermal or mechanical stress is applied to the flexible electronic device, the stress is dispersed between the island-like insulating films, and the underlying insulating film made of a fragile inorganic substance (silicon oxide film or silicon nitride film) This reduces the breakage of the interlayer insulating film. Thus, the electronic device of the present invention is hardly broken against external stress, and the reliability and life of the device are remarkably improved. In the present invention, the island-shaped base insulating film and interlayer insulating film can be formed sufficiently thick from 200 nm to 700 nm. As a result, even if a low-temperature process polysilicon TFT (LTPS-TFT) manufactured at a temperature of 200 ° C. to 600 ° C. is used as a thin film transistor, impurities from the substrate to the semiconductor film are mixed during the LTPS-TFT manufacturing process. Thus, a thin film transistor having excellent electrical characteristics can be formed. Furthermore, the adhesion between the semiconductor film and the metal wiring is good, and the insulation between the elements is maintained. When the flexible substrate is made of metal, a thick base protective film is formed under the semiconductor film and under the metal wiring, so that the substrate capacity is sufficiently reduced and a semiconductor circuit that operates at high speed can be formed on the flexible substrate. It is. Further, short-circuit defects between different wirings such as a gate wiring and a source wiring can be prevented and the parasitic capacitance between these wirings can be reduced, so that an excellent semiconductor device which does not malfunction at high speed can be obtained. As the flexible substrate, plastic, metal, fiber, paper or the like is used.

（アレイ基板の製造工程）
次いで、本実施の形態のアレイ基板（薄膜トランジスタおよび画素電極）の製造方法について説明するとともに、その構成を明確にする。図２〜図２０は、本実施の形態のアレイ基板の製造方法を示す断面図又は平面図である。なお、各図において断面図は、平面図のＡ−Ａ断面およびＢ−Ｂ断面に対応する。 (Array substrate manufacturing process)
Next, a method for manufacturing the array substrate (thin film transistor and pixel electrode) of the present embodiment will be described and the configuration will be clarified. 2 to 20 are cross-sectional views or plan views showing the method of manufacturing the array substrate according to the present embodiment. In each drawing, the cross-sectional views correspond to the AA cross section and the BB cross section of the plan view.

図２に示すように、第１基板Ｓ１０として、例えば、ガラス基板を準備する。この第１基板Ｓ１０の全面上に、剥離層１３として、例えば、アモルファスシリコン膜を形成する。このアモルファスシリコン膜は、例えば、ＣＶＤ（化学気相成長、Chemical Vapor Deposition）法により形成することができる。なお、剥離層１３として、セラミック系の材料を用いてもよい。此処では転写法を例としているために剥離層をガラス基板上に形成したが、プラスティックや金属板を第１基板として利用し、半導体装置を此等の第１基板に直接形成する場合には剥離層は不要となる。   As shown in FIG. 2, for example, a glass substrate is prepared as the first substrate S10. For example, an amorphous silicon film is formed as the peeling layer 13 on the entire surface of the first substrate S10. This amorphous silicon film can be formed by, for example, a CVD (Chemical Vapor Deposition) method. Note that a ceramic material may be used as the release layer 13. In this case, since the transfer method is taken as an example, the release layer is formed on the glass substrate. However, when a plastic or metal plate is used as the first substrate and the semiconductor device is directly formed on the first substrate, the release layer is peeled off. No layer is required.

次いで、剥離層１３上の全面上に、下地絶縁膜（第一絶縁層）１５として例えば、酸化シリコン膜をＣＶＤ法により３００〜５００ｎｍ程度堆積する。なお、酸化シリコン膜に変えて、窒化シリコン膜などの他の無機系の絶縁膜を用いてもよい。   Next, for example, a silicon oxide film is deposited as a base insulating film (first insulating layer) 15 on the entire surface of the peeling layer 13 by a CVD method to a thickness of about 300 to 500 nm. Note that another inorganic insulating film such as a silicon nitride film may be used instead of the silicon oxide film.

次いで、図３に示すように、下地絶縁膜１５上に、島状の半導体膜１７を形成する。半導体膜としては、例えば２５〜１００ｎｍ程度の厚みを有するアモルファスシリコン膜や多結晶シリコン膜が用いられる。アモルファスシリコン膜はＣＶＤ法やスパッター法などにより堆積される。多結晶シリコン膜は前述の手法で堆積されたアモルファスシリコン膜を固相成長法やレーザ照射法により結晶化させる。このような半導体膜１７を下地絶縁膜１５上の全面に形成し、所望の形状にパターニングする。ここでは、図４に示すように、略矩形状に半導体膜をパターニングする。即ち、半導体膜１７上に、フォトレジスト膜（図示せず）を形成し、露光・現像（フォトリソグラフィ）することにより所望の形状（ここでは、略矩形状）のフォトレジスト膜を形成する。次いで、フォトレジスト膜をマスクに、半導体膜１７をエッチングし、残存するフォトレジスト膜を除去する。このフォトレジスト膜の形成から除去までの一連の工程をパターニングという。   Next, as illustrated in FIG. 3, an island-shaped semiconductor film 17 is formed on the base insulating film 15. As the semiconductor film, for example, an amorphous silicon film or a polycrystalline silicon film having a thickness of about 25 to 100 nm is used. The amorphous silicon film is deposited by CVD or sputtering. The polycrystalline silicon film is obtained by crystallizing an amorphous silicon film deposited by the above-described method by a solid phase growth method or a laser irradiation method. Such a semiconductor film 17 is formed on the entire surface of the base insulating film 15 and patterned into a desired shape. Here, as shown in FIG. 4, the semiconductor film is patterned in a substantially rectangular shape. That is, a photoresist film (not shown) is formed on the semiconductor film 17, and a photoresist film having a desired shape (here, substantially rectangular shape) is formed by exposure and development (photolithography). Next, the semiconductor film 17 is etched using the photoresist film as a mask, and the remaining photoresist film is removed. A series of steps from formation to removal of the photoresist film is called patterning.

次いで、半導体膜１７上を含む第１基板Ｓ１０上の全面上に、ゲート絶縁膜（絶縁膜）１９として、例えば、酸化シリコン膜をＣＶＤ法により７５ｎｍ程度堆積した後、図５に示すように、ゲート絶縁膜（絶縁膜）１９および下地絶縁膜１５をパターニングする。この際、下地絶縁膜１５を、半導体膜１７の形成領域、第１ソース線ＳＬ１および第１ゲート線（配線層）ＧＬ１の形成領域に残存するようにパターニングする（図６）。図７（Ａ）、（Ｂ）および（Ｃ）にそれぞれ、半導体膜１７の形成領域１５Ａ、第１ソース線（配線層）ＳＬ１および第１ゲート線ＧＬ１の形成領域１５Ｂ、１５Ｃを示す。ここでは、各パターンに一定の幅のゆとりを加えた領域を形成領域とする。これらの領域の合成領域が、下地絶縁膜１５のパターンとなる(図６参照）。一定の幅dとは半導体や第一配線層のエッジからアライメント合わせに対する標準偏差σAとエッチング変動に対する標準偏差σEの和の六倍以上離れておりその倍の１２倍以下の距離を言う（６(（σA＋σE）＜ｄ＜１２(（σA＋σE））。パターニングされた絶縁膜の島は小さい方がフレキシブル電子デバイスの信頼性を増すが、小さすぎると半導体や第一配線が下地絶縁膜の島から出て仕舞う弊害がある。標準偏差の６倍を越えてずれる確率は２(１０-9である。それ故に数百万のトランジスタを有し、半導体の島と第一配線層の島との合計が１千万近くの半導体装置でも半導体や第一配線が下地絶縁膜の島から出る期待値は０．１個以下となる。通常、合わせの標準偏差が０．１μｍ程でエッチングの標準偏差が０．２μｍ程なので、幅ｄは１．８μｍ程から３．６μｍ程とすればよい。半導体の島や第一配線層の島が単なる長方形ではなく、曲がった形状の場合、最外周からの距離をｄとして、下地絶縁膜の島を単純な形状（例えば長方形）にしても良い。例えば、図６では半導体膜１７を含む下地絶縁膜１５は十字型をして居るが、これを単純な長方形にしても良い。その場合、長方形下地絶縁膜のｙ方向の長さはｙ方向の最外周を為す半導体のエッジからアライメント合わせに対する標準偏差σAとエッチング変動に対する標準偏差σEの和の六倍以上で１２倍以下の距離から定め、長方形下地絶縁膜のｘ方向の長さはｘ方向の最外周を為す第１ゲート線ＧＬ１のエッジからアライメント合わせに対する標準偏差σAとエッチング変動に対する標準偏差σEの和の六倍以上で１２倍以下の距離から定める。なお、半導体膜１７および下地絶縁膜１５をそれぞれ別工程でパターニングしてもよい。 Next, after depositing, for example, a silicon oxide film of about 75 nm as a gate insulating film (insulating film) 19 on the entire surface of the first substrate S10 including the semiconductor film 17 by a CVD method, as shown in FIG. The gate insulating film (insulating film) 19 and the base insulating film 15 are patterned. At this time, the base insulating film 15 is patterned so as to remain in the formation region of the semiconductor film 17 and the formation region of the first source line SL1 and the first gate line (wiring layer) GL1 (FIG. 6). 7A, 7B, and 7C show the formation region 15A of the semiconductor film 17, the formation regions 15B and 15C of the first source line (wiring layer) SL1, and the first gate line GL1, respectively. Here, an area obtained by adding a certain width to each pattern is defined as a formation area. A combined region of these regions becomes a pattern of the base insulating film 15 (see FIG. 6). The constant width d is a distance that is at least 6 times the sum of the standard deviation σA for alignment and the standard deviation σE for etching variation from the edge of the semiconductor or the first wiring layer and is 12 times or less (6 ( (ΣA + σE) <d <12 ((σA + σE)) The smaller the island of the patterned insulating film, the more reliable the flexible electronic device is, but if it is too small, the semiconductor and the first wiring will protrude from the island of the underlying insulating film. The probability of shifting beyond 6 times the standard deviation is 2 (10 -9 . Therefore, it has millions of transistors, and the sum of the islands of the semiconductor and the island of the first wiring layer is Even in a semiconductor device of nearly 10 million, the expected value of the semiconductor and the first wiring coming out from the island of the base insulating film is 0.1 or less.Normally, the standard deviation of the alignment is about 0.1 μm and the standard deviation of etching is 0 The width d is 1.8μ because it is about 2μm. If the semiconductor island or the island of the first wiring layer is not a rectangle but a curved shape, the distance from the outermost periphery is d and the island of the underlying insulating film is simply 6, for example, the base insulating film 15 including the semiconductor film 17 has a cross shape, but may be a simple rectangular shape, in which case the rectangular base insulating film is used. The length of the film in the y direction is determined from a distance of 6 times or more and 12 times or less of the sum of the standard deviation σA for alignment and the standard deviation σE for etching variation from the edge of the semiconductor that forms the outermost periphery in the y direction. The length of the film in the x direction is a distance of 6 times or more and 12 times or less of the sum of the standard deviation σA for alignment and the standard deviation σE for etching variation from the edge of the first gate line GL1 forming the outermost periphery in the x direction. Et determined. Note that the semiconductor film 17 and the base insulating film 15 may be patterned in different steps, respectively.

また、ここでは、半導体膜１７上にゲート絶縁膜１９を形成した後、下地絶縁膜１５およびゲート絶縁膜１９を一度にパターニングしたが、例えば、以下に示す第１例、例２例の方法で下地絶縁膜１５等をパターニングしてもよい。   Here, after forming the gate insulating film 19 on the semiconductor film 17, the base insulating film 15 and the gate insulating film 19 are patterned at one time. For example, the following methods of the first and second examples are used. The base insulating film 15 and the like may be patterned.

第１例として、例えば、下地絶縁膜１５を成膜およびパターニングした後、半導体膜１７を成膜およびパターニングした後、ゲート絶縁膜１９を形成してもよい。この際、ゲート絶縁膜１９は、全面に形成した状態でもよいし、また、下地絶縁膜１５と同様の形状にパターニングしてもよい。   As a first example, for example, the gate insulating film 19 may be formed after the base insulating film 15 is formed and patterned, and then the semiconductor film 17 is formed and patterned. At this time, the gate insulating film 19 may be formed on the entire surface, or may be patterned in the same shape as the base insulating film 15.

また、第２例として、例えば、下地絶縁膜１５および半導体膜１７を順次成膜後、まず、半導体膜１７をパターニングし、次いで、下地絶縁膜１５をパターニングした後、ゲート絶縁膜１９を形成してもよい。この場合も、ゲート絶縁膜１９は、全面に形成した状態でもよいし、また、下地絶縁膜１５と同様の形状にパターニングしてもよい。   As a second example, for example, after the base insulating film 15 and the semiconductor film 17 are sequentially formed, the semiconductor film 17 is first patterned, and then the base insulating film 15 is patterned, and then the gate insulating film 19 is formed. May be. Also in this case, the gate insulating film 19 may be formed on the entire surface, or may be patterned in the same shape as the base insulating film 15.

このように、下地絶縁膜１５、半導体膜１７およびゲート絶縁膜１９のパターニング工程は、種々の応用・変形が可能である。中でも、半導体膜１７を先にパターニングする方が、当該パターンをアライメントの基準にしやすく、例えば、透明の基板や膜を用いた場合でも、加工精度が向上するという効果を奏する。   As described above, the patterning process of the base insulating film 15, the semiconductor film 17, and the gate insulating film 19 can be variously applied and modified. In particular, patterning the semiconductor film 17 first makes it easier to use the pattern as a reference for alignment. For example, even when a transparent substrate or film is used, the processing accuracy is improved.

次いで、図８および図９に示すように、ゲート絶縁膜１９上に、導電性膜として例えばアルミニウム（Ａｌ）などの金属膜をスパッタリング法により堆積し、パターニングすることにより第１ゲート線（ゲート電極）ＧＬ１および第１ソース線ＳＬ１を形成する。ここで、図９に示すように、第１ゲート線ＧＬ１は、半導体膜１７と交差するよう配置されるとともに、ｘ方向に一定の間隔を置いて配置され、第１ソース線ＳＬ１は、ｙ方向に一定の間隔を置いて配置される。したがって、各第１ゲート線ＧＬ１間において、下地絶縁膜１５を分離できる。また、各第１ソース線ＳＬ１間において、下地絶縁膜１５を分離できる。第１ゲート線ＧＬ１も第１ソース線ＳＬ１もその長さは、一定の間隔を置いて配置される周期が画素長乃至は画素長の整数倍をとするのが設計の容易さから好ましい。   Next, as shown in FIGS. 8 and 9, a metal film such as aluminum (Al), for example, is deposited as a conductive film on the gate insulating film 19 by a sputtering method, and patterned to form a first gate line (gate electrode). ) GL1 and first source line SL1 are formed. Here, as shown in FIG. 9, the first gate line GL1 is arranged so as to intersect the semiconductor film 17, and is arranged at a certain interval in the x direction, and the first source line SL1 is arranged in the y direction. Are arranged at regular intervals. Therefore, the base insulating film 15 can be separated between the first gate lines GL1. Further, the base insulating film 15 can be separated between the first source lines SL1. The lengths of both the first gate line GL1 and the first source line SL1 are preferably set so that a period in which the first gate line GL1 and the first source line SL1 are arranged at regular intervals is the pixel length or an integer multiple of the pixel length.

次いで、第１ゲート線ＧＬ１をマスクに半導体膜１７中にｎ型又はｐ型の不純物を注入し、ソース、ドレイン領域１７ａを形成する。ソース、ドレイン領域１７ａ間がチャネル領域１７ｃとなる。   Next, n-type or p-type impurities are implanted into the semiconductor film 17 using the first gate line GL1 as a mask to form source / drain regions 17a. A channel region 17c is formed between the source and drain regions 17a.

以上の工程により、ソース、ドレイン電極１７ａ、チャネル領域１７ｃ、ゲート絶縁膜１９およびゲート電極Ｇを有するトップゲート型の薄膜トランジスタが形成される。   Through the above steps, a top-gate thin film transistor having the source, drain electrode 17a, channel region 17c, gate insulating film 19, and gate electrode G is formed.

次いで、図１０に示すように、第１ゲート線ＧＬ１および第１ソース線ＳＬ１上に層間絶縁膜（第二絶縁層）２３として例えば酸化シリコン膜をＣＶＤ法で５００ｎｍ〜８００ｎｍ程度形成する。   Next, as shown in FIG. 10, for example, a silicon oxide film is formed as an interlayer insulating film (second insulating layer) 23 on the first gate line GL1 and the first source line SL1 by a CVD method to a thickness of about 500 nm to 800 nm.

次いで、層間絶縁膜２３をパターニングする。即ち、第１ソース線ＳＬ１間、および第１ゲート線ＧＬ１間に位置するようパターニングする。言い換えれば、第２ソース線（配線層）ＳＬ２および第２ゲート線（配線層）ＧＬ２の形成領域に残存するようにパターニングする（図１１）。この際、第１ソース線ＳＬ１の端部、第１ゲート線ＧＬ１の端部および半導体膜１７の一方の端部（ソース側）に、コンタクトホールＣ１を同時に形成する。   Next, the interlayer insulating film 23 is patterned. That is, patterning is performed so as to be positioned between the first source lines SL1 and between the first gate lines GL1. In other words, the patterning is performed so as to remain in the formation region of the second source line (wiring layer) SL2 and the second gate line (wiring layer) GL2 (FIG. 11). At this time, the contact hole C1 is simultaneously formed at the end of the first source line SL1, the end of the first gate line GL1, and one end (source side) of the semiconductor film 17.

次いで、図１２に示すように、コンタクトホールＣ１内を含む層間絶縁膜２３上に導電性膜として例えばＡｌ膜をスパッタリング法で堆積し、パターニングすることにより第２ソース線ＳＬ２および第２ゲート線ＧＬ２を形成する。なお、インクジェット法を用いてソース線ＳＬ２および第２ゲート線ＧＬ２を形成してもよい。例えば、導電性粒子を含む液状材料をインクジェット法を用いて所望の形状に吐出し、乾燥、焼成（固化）することにより導電性膜を形成する。この場合、パターニング（エッチング）工程を省略できる。また、他の導電性膜もインクジェット法を用いて形成してもよい。   Next, as shown in FIG. 12, an Al film, for example, is deposited as a conductive film on the interlayer insulating film 23 including the inside of the contact hole C1 by sputtering, and patterned to form the second source line SL2 and the second gate line GL2. Form. Note that the source line SL2 and the second gate line GL2 may be formed using an inkjet method. For example, a conductive material is formed by discharging a liquid material containing conductive particles into a desired shape using an inkjet method, and drying and baking (solidifying). In this case, the patterning (etching) step can be omitted. Other conductive films may also be formed using an ink jet method.

ここで、図１３に示すように、第２ゲート線ＧＬ２は、第１ゲート線ＧＬ１間上に層間絶縁膜２３を介して配置され、第１ソース線ＳＬ１は、第１ソースＳＬ１間上に層間絶縁膜２３を介して配置される。また、層間絶縁膜２３は、第２ソース線ＳＬ２および第２ゲート線ＧＬ２の形成領域に残存するよう分離して配置されている。   Here, as shown in FIG. 13, the second gate line GL2 is disposed between the first gate lines GL1 via the interlayer insulating film 23, and the first source line SL1 is disposed between the first sources SL1. The insulating film 23 is disposed therebetween. Further, the interlayer insulating film 23 is arranged separately so as to remain in the formation region of the second source line SL2 and the second gate line GL2.

また、第１ゲート線ＧＬ１と第２ゲート線ＧＬ２は、これらの層間に位置する層間絶縁膜２３中に形成されたコンタクトホールＣ１内の導電性膜を介して電気的に接続され、全体としてゲート線を構成する。また、第１ソース線ＳＬ１と第２ソース線ＳＬ２は、これらの層間に位置する層間絶縁膜２３中に形成されたコンタクトホールＣ１内の導電性膜を介して電気的に接続され、全体としてソース線を構成する。   The first gate line GL1 and the second gate line GL2 are electrically connected via a conductive film in the contact hole C1 formed in the interlayer insulating film 23 located between these layers, and the gate line as a whole. Configure the line. The first source line SL1 and the second source line SL2 are electrically connected via a conductive film in the contact hole C1 formed in the interlayer insulating film 23 located between these layers, and the source line as a whole. Configure the line.

次いで、図１４に示すように、第２ソース線ＳＬ２および第２ゲート線ＧＬ２上を含む層間絶縁膜２３上に、層間絶縁膜２５として例えばポリイミド膜(平坦化膜）を形成する。例えば、ポリイミド樹脂溶液を第１基板Ｓ１０上にスピンコート法を用いて塗布した後、熱処理により固化する。次いで、半導体膜１７の一方の端部（ソース側）上の層間絶縁膜２５をエッチングすることによりコンタクトホールＣ２を形成する。次いで、図１５および図１６に示すように、コンタクトホールＣ２内を含む層間絶縁膜２５上に導電性膜として例えばＩＴＯ（酸化インジウムスズ：Indium Tin Oxide）膜をスパッタリング法で堆積し、パターニングすることにより画素電極ＰＥを形成する。この画素電極ＰＥも、アレイ状に配置される。   Next, as illustrated in FIG. 14, for example, a polyimide film (planarization film) is formed as the interlayer insulating film 25 on the interlayer insulating film 23 including the second source line SL <b> 2 and the second gate line GL <b> 2. For example, a polyimide resin solution is applied on the first substrate S10 using a spin coating method and then solidified by heat treatment. Next, the contact hole C <b> 2 is formed by etching the interlayer insulating film 25 on one end (source side) of the semiconductor film 17. Next, as shown in FIGS. 15 and 16, for example, an ITO (Indium Tin Oxide) film is deposited as a conductive film on the interlayer insulating film 25 including the inside of the contact hole C2 by sputtering, and is patterned. Thus, the pixel electrode PE is formed. The pixel electrodes PE are also arranged in an array.

以上の工程により、第１基板Ｓ１０上に薄膜トランジスタＴおよび画素電極ＰＥが形成される。   Through the above steps, the thin film transistor T and the pixel electrode PE are formed on the first substrate S10.

（転写工程）
次いで、第１基板Ｓ１０上に形成された薄膜トランジスタＴおよび画素電極ＰＥをフレキシブル基板である第３基板Ｓ３０に転写する。 (Transfer process)
Next, the thin film transistor T and the pixel electrode PE formed on the first substrate S10 are transferred to the third substrate S30 which is a flexible substrate.

例えば、図１７に示すように、第１基板Ｓ１０の画素電極ＰＥ形成側の面を接着層２７を介して第２基板（仮転写基板）Ｓ２０と接着する。接着層２７としては、例えば、アクリレート系の水溶性接着剤などを用いることができる。また、以降の処理に耐え得る基板であれば、第２基板Ｓ２０の材料に特に制限はないが、例えば、ガラス基板を用いることができる。   For example, as shown in FIG. 17, the surface on the pixel electrode PE formation side of the first substrate S10 is bonded to the second substrate (temporary transfer substrate) S20 via the adhesive layer 27. As the adhesive layer 27, for example, an acrylate-based water-soluble adhesive can be used. In addition, the material of the second substrate S20 is not particularly limited as long as it can withstand the subsequent processing, but for example, a glass substrate can be used.

次いで、図１８に示すように、剥離層１３から第１基板Ｓ１０を剥離する。例えば、アモルファスシリコンよりなる剥離層１３にレーザを照射し、剥離層１３の全部もしくは一部を溶融または気化させる（アブレーションを生じさせる）。その結果、剥離層１３の内部もしくは表層に亀裂が生じ第１基板Ｓ１０を剥離することができる。次いで、残存する剥離層１３を薬液洗浄により除去する。   Next, as shown in FIG. 18, the first substrate S <b> 10 is peeled from the peeling layer 13. For example, the release layer 13 made of amorphous silicon is irradiated with a laser to melt or vaporize all or a part of the release layer 13 (to cause ablation). As a result, the first substrate S10 can be peeled off by causing a crack in the peeling layer 13 or in the surface layer. Next, the remaining release layer 13 is removed by chemical cleaning.

次いで、図１９に示すように、フレキシブル基板である第３基板Ｓ３０上に、上記剥離面を接着層３１を介して接着する。フレキシブル基板としては、プラスチック基板（樹脂基板）や金属薄膜基板などを用いることができる。接着層３１としては、例えば、エポキシ系などの非水溶性接着剤を用いることができる。   Next, as shown in FIG. 19, the release surface is bonded to the third substrate S <b> 30 which is a flexible substrate through an adhesive layer 31. As the flexible substrate, a plastic substrate (resin substrate), a metal thin film substrate, or the like can be used. As the adhesive layer 31, for example, an epoxy-based water-insoluble adhesive can be used.

次いで、接着層２７から第２基板Ｓ２０を剥離し、残存する接着層２７を薬液洗浄により除去する。この結果、フレキシブル基板である第３基板Ｓ３０上に薄膜トランジスタおよび画素電極ＰＥが転写される。   Next, the second substrate S20 is peeled from the adhesive layer 27, and the remaining adhesive layer 27 is removed by chemical cleaning. As a result, the thin film transistor and the pixel electrode PE are transferred onto the third substrate S30 which is a flexible substrate.

（電気泳動表示装置の製造工程）
図２０は、本実施の形態の電気泳動表示装置の製造方法を示す断面図である。転写工程の後、例えば、図２０に示すように、対向電極４１および電気泳動カプセル層４３が形成された電気泳動シート(基板）Ｓ４０を第３基板Ｓ３０の画素電極ＰＥの露出面に接着することにより電気泳動表示装置が形成される。 (Manufacturing process of electrophoretic display device)
FIG. 20 is a cross-sectional view illustrating the method for manufacturing the electrophoretic display device of the present embodiment. After the transfer step, for example, as shown in FIG. 20, the electrophoretic sheet (substrate) S40 on which the counter electrode 41 and the electrophoretic capsule layer 43 are formed is adhered to the exposed surface of the pixel electrode PE of the third substrate S30. Thus, an electrophoretic display device is formed.

以上詳細に説明したように、本実施の形態においては、第３基板Ｓ３０上の下地絶縁膜１５が、各画素を構成する半導体膜１７、第１ゲート線ＧＬ１および第１ソース線ＳＬ１の領域下に分離して形成されている。したがって、下地絶縁膜１５により、半導体膜１７等への汚染物の拡散を防止することができる。また、半導体膜１７等の密着性を向上させることができる。また、第３基板Ｓ３０として導電性の材料を用いた場合でも、基板と半導体膜１７等との絶縁を図ることができる。   As described above in detail, in the present embodiment, the base insulating film 15 on the third substrate S30 is below the regions of the semiconductor film 17, the first gate line GL1, and the first source line SL1 constituting each pixel. It is formed separately. Therefore, the base insulating film 15 can prevent the diffusion of contaminants into the semiconductor film 17 and the like. In addition, the adhesion of the semiconductor film 17 and the like can be improved. Even when a conductive material is used for the third substrate S30, the substrate and the semiconductor film 17 and the like can be insulated.

さらに、下地絶縁膜１５が分離して形成されているため、下地絶縁膜１５に加わる応力が緩和される。言い換えれば、下地絶縁膜１５の分割部（下地絶縁膜が形成されていない領域）で、応力が吸収され、クラックの発生を低減できる。   Further, since the base insulating film 15 is formed separately, the stress applied to the base insulating film 15 is relieved. In other words, stress is absorbed in the divided portion of the base insulating film 15 (region where the base insulating film is not formed), and the generation of cracks can be reduced.

加えて、ゲート線およびソース線を多層化し、それぞれ下層の配線（ＧＬ１、ＳＬ１）と上層の配線（ＧＬ２、ＳＬ２）とで構成したので、従来の構造であれば、ライン状に延在させるべき下地絶縁膜１５を、下層の配線（ＧＬ１、ＳＬ１）の下部にのみ分割して配置することができる。   In addition, since the gate lines and the source lines are multi-layered and are configured by lower layer wirings (GL1, SL1) and upper layer wirings (GL2, SL2), respectively, in a conventional structure, they should be extended in a line shape. The base insulating film 15 can be divided and disposed only under the lower wiring (GL1, SL1).

よって、下地絶縁膜１５をさらに細かく分離でき、膜に加わる応力をさらに緩和できる。   Therefore, the base insulating film 15 can be further finely separated, and the stress applied to the film can be further relaxed.

また、ゲート線およびソース線を多層化し、それぞれ下層の配線（ＧＬ１、ＳＬ１）と上層の配線（ＧＬ２、ＳＬ２）とで構成したので、各配線が、短い導電性膜を接続した構成となり、機械的、または熱的な応力が加えられた場合であっても、断線し難くなる。   In addition, since the gate lines and the source lines are multi-layered and configured by lower layer wirings (GL1, SL1) and upper layer wirings (GL2, SL2), each wiring has a configuration in which a short conductive film is connected. Even when a target or thermal stress is applied, it becomes difficult to disconnect.

このように、本実施の形態においては、薄膜トランジスタＴの破損やその構成膜の亀裂を低減でき、歩留まりの向上やトランジスタ特性（信頼性）の向上を図ることができる。   As described above, in this embodiment, damage to the thin film transistor T and cracks in its constituent films can be reduced, and yield and transistor characteristics (reliability) can be improved.

図２１は、本実施の形態のアレイ基板の他の製造方法を示す断面図又は平面図である。上記実施の形態においては、図１１に示すように、半導体膜１７全体を覆うように層間絶縁膜２３を形成したが、図２１に示すように、半導体膜１７の一方の端部（ソース側）のみを覆うよう層間絶縁膜２３を配置してもよい。他の構成および製造工程は、上記実施の形態と同様であるため、その説明を省略する。但し、半導体膜１７全体を覆うように層間絶縁膜２３をパターニングする方が、層間絶縁膜２３のエッチングの際、半導体膜１７の表面に加わるダメージを低減でき、この点で有用である。   FIG. 21 is a cross-sectional view or plan view showing another method for manufacturing the array substrate of the present embodiment. In the above embodiment, the interlayer insulating film 23 is formed so as to cover the entire semiconductor film 17 as shown in FIG. 11, but one end (source side) of the semiconductor film 17 is shown in FIG. An interlayer insulating film 23 may be disposed so as to cover only the film. Other configurations and manufacturing processes are the same as those in the above embodiment, and thus description thereof is omitted. However, patterning the interlayer insulating film 23 so as to cover the entire semiconductor film 17 can reduce the damage applied to the surface of the semiconductor film 17 when the interlayer insulating film 23 is etched, and is useful in this respect.

＜電子機器＞
上記実施の形態で説明した電気泳動表示装置は、各種電子機器に組み込むことができる。 <Electronic equipment>
The electrophoretic display device described in the above embodiment can be incorporated into various electronic devices.

（電子ペーパー）
例えば、上記電気泳動装置を電子ペーパーに適用することができる。図２２は、電子機器の一例である電子ペーパーを示す斜視図である。 (Electronic paper)
For example, the electrophoresis apparatus can be applied to electronic paper. FIG. 22 is a perspective view illustrating an electronic paper which is an example of the electronic apparatus.

図２２に示す電子ペーパー１０００は、紙と同様の質感および柔軟性を有するリライタブルシートで構成される本体１００１と、表示ユニット１００２とを備えている。このような電子ペーパー１０００では、表示ユニット１００２が、前述したような電気泳動装置で構成されている。   An electronic paper 1000 shown in FIG. 22 includes a main body 1001 formed of a rewritable sheet having the same texture and flexibility as paper, and a display unit 1002. In such electronic paper 1000, the display unit 1002 is configured by the electrophoresis apparatus as described above.

なお、上記実施の形態においては、上記電気泳動装置を例に説明したが、本発明は、この他、液晶装置や有機ＥＬ（Electro-Luminescence）装置などの各種電気光学装置（表示装置）にも適用可能である。   In the above embodiment, the electrophoretic device has been described as an example. However, the present invention is also applied to various electro-optical devices (display devices) such as a liquid crystal device and an organic EL (Electro-Luminescence) device. Applicable.

（他の電子機器）
上記各種電気光学装置を有する電子機器の例として、図２３および図２４に示すものが挙げられる。 (Other electronic devices)
Examples of the electronic apparatus having the various electro-optical devices include those shown in FIGS.

図２３は、電子機器の一例である携帯電話機を示す斜視図である。この携帯電話機１１００は、表示部１１０１を備え、当該表示部に、上記電気光学装置を組み込むことができる。   FIG. 23 is a perspective view illustrating a mobile phone which is an example of an electronic apparatus. The cellular phone 1100 includes a display portion 1101. The electro-optical device can be incorporated in the display portion.

図２４は、電子機器の一例である携帯型情報処理装置を示す斜視図である。この携帯型情報処理装置１２００は、キーボード等の入力部１２０１、演算手段や記憶手段などが格納された本体部１２０２、及び表示部１２０３を備えている。当該表示部に、上記電気光学装置を組み込むことができる。   FIG. 24 is a perspective view illustrating a portable information processing apparatus which is an example of an electronic apparatus. The portable information processing apparatus 1200 includes an input unit 1201 such as a keyboard, a main body unit 1202 in which a calculation unit, a storage unit, and the like are stored, and a display unit 1203. The electro-optical device can be incorporated in the display portion.

この他、例えば、テレビ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、電子新聞、ワードプロセッサ、パーソナルコンピュータ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等にも適用できる。これらの各種電子機器の表示部に、上記電気光学装置を組み込むことができる。   In addition, for example, TV, viewfinder type, monitor direct view type video tape recorder, car navigation device, pager, electronic notebook, calculator, electronic newspaper, word processor, personal computer, workstation, videophone, POS terminal, touch panel It can also be applied to other equipment. The electro-optical device can be incorporated in the display portion of these various electronic devices.

なお、上記実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施の形態の記載に限定されるものではない。   It should be noted that the examples and application examples described through the above embodiment can be used in appropriate combination according to the application, or can be used with modifications or improvements, and the present invention is limited to the description of the above embodiment. Is not to be done.

例えば、上記実施の形態において説明した各種材料は一例であり、適宜変更が可能である。また、上記実施の形態において説明した各部材のパターン形状は、本発明の趣旨を逸脱しない範囲で適宜変更が可能である。   For example, the various materials described in the above embodiment are examples, and can be appropriately changed. Moreover, the pattern shape of each member demonstrated in the said embodiment can be suitably changed in the range which does not deviate from the meaning of this invention.

本実施の形態のアレイ基板の構成を示す回路図である。It is a circuit diagram which shows the structure of the array substrate of this Embodiment. 本実施の形態のアレイ基板の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the array substrate of this Embodiment. 本実施の形態のアレイ基板の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the array substrate of this Embodiment. 本実施の形態のアレイ基板の製造方法を示す平面図である。It is a top view which shows the manufacturing method of the array substrate of this Embodiment. 本実施の形態のアレイ基板の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the array substrate of this Embodiment. 本実施の形態のアレイ基板の製造方法を示す平面図である。It is a top view which shows the manufacturing method of the array substrate of this Embodiment. 本実施の形態のアレイ基板の製造方法を示す平面図である。It is a top view which shows the manufacturing method of the array substrate of this Embodiment. 本実施の形態のアレイ基板の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the array substrate of this Embodiment. 本実施の形態のアレイ基板の製造方法を示す平面図である。It is a top view which shows the manufacturing method of the array substrate of this Embodiment. 本実施の形態のアレイ基板の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the array substrate of this Embodiment. 本実施の形態のアレイ基板の製造方法を示す平面図である。It is a top view which shows the manufacturing method of the array substrate of this Embodiment. 本実施の形態のアレイ基板の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the array substrate of this Embodiment. 本実施の形態のアレイ基板の製造方法を示す平面図である。It is a top view which shows the manufacturing method of the array substrate of this Embodiment. 本実施の形態のアレイ基板の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the array substrate of this Embodiment. 本実施の形態のアレイ基板の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the array substrate of this Embodiment. 本実施の形態のアレイ基板の製造方法を示す平面図である。It is a top view which shows the manufacturing method of the array substrate of this Embodiment. 本実施の形態のアレイ基板の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the array substrate of this Embodiment. 本実施の形態のアレイ基板の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the array substrate of this Embodiment. 本実施の形態のアレイ基板の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the array substrate of this Embodiment. 本実施の形態のアレイ基板の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the array substrate of this Embodiment. 本実施の形態のアレイ基板の製造方法を示す平面図である。It is a top view which shows the manufacturing method of the array substrate of this Embodiment. 電子機器の一例である電子ペーパーを示す斜視図である。It is a perspective view which shows the electronic paper which is an example of an electronic device. 電子機器の一例である携帯電話機を示す斜視図である。It is a perspective view which shows the mobile telephone which is an example of an electronic device. 電子機器の一例である携帯型情報処理装置を示す斜視図である。It is a perspective view which shows the portable information processing apparatus which is an example of an electronic device.

符号の説明Explanation of symbols

１ａ…表示部、１３…剥離層、１５…下地絶縁膜、１７…半導体膜、１７ａ…ソース、ドレイン領域、１７ｃ…チャネル領域、１９…ゲート絶縁膜、２３…層間絶縁膜、２５…層間絶縁膜、２７…接着層、３１…接着層、４１…対向電極、４３…電気泳動カプセル層、１０００…電子ペーパー、１００１…本体、１００２…表示ユニット、１１００…携帯電話機、１１０１…表示部、１２００…携帯型情報処理装置、１２０１…入力部、１２０２…本体部、１２０３…表示部、Ｃ１、Ｃ２…コンタクトホール、ＧＬ１…第１ゲート線、ＧＬ２…第２ゲート線、ＰＥ…画素電極、Ｓ１０…第１基板、Ｓ２０…第２基板、Ｓ３０…第３基板、Ｓ４０…電気泳動シート、ＳＬ１…第１ソース線、ＳＬ２…第１ソース線   DESCRIPTION OF SYMBOLS 1a ... Display part, 13 ... Peeling layer, 15 ... Base insulating film, 17 ... Semiconductor film, 17a ... Source, drain region, 17c ... Channel region, 19 ... Gate insulating film, 23 ... Interlayer insulating film, 25 ... Interlayer insulating film 27 ... adhesive layer, 31 ... adhesive layer, 41 ... counter electrode, 43 ... electrophoresis capsule layer, 1000 ... electronic paper, 1001 ... main body, 1002 ... display unit, 1100 ... mobile phone, 1101 ... display unit, 1200 ... mobile Type information processing apparatus, 1201... Input section, 1202... Main body section, 1203... Display section, C1, C2... Contact hole, GL1... First gate line, GL2. Substrate, S20 ... second substrate, S30 ... third substrate, S40 ... electrophoresis sheet, SL1 ... first source line, SL2 ... first source line

Claims (11)

フレキシブル基板上に形成された半導体装置に於いて、
該半導体装置は配線の一部を構成する第一配線層と第二配線層と、第一絶縁層と第二絶縁層とを少なくとも有し、
該第一配線層は該第一絶縁膜上に形成されており、
該第二配線層は該第二絶縁膜上に形成されており、
該第二絶縁層は該第一配線層と該第二配線層との層間に位置し、
該第二配線層においては他の配線との交差部を有さず、該第二配線層は該第二絶縁層の一部を取り除いて該第一配線層と接続されている事を特徴とする半導体装置。 In a semiconductor device formed on a flexible substrate,
The semiconductor device has at least a first wiring layer and a second wiring layer that constitute a part of the wiring, a first insulating layer and a second insulating layer,
The first wiring layer is formed on the first insulating film,
The second wiring layer is formed on the second insulating film;
The second insulating layer is located between the first wiring layer and the second wiring layer;
The second wiring layer has no intersection with other wiring, and the second wiring layer is connected to the first wiring layer by removing a part of the second insulating layer. Semiconductor device. フレキシブル基板上に形成された半導体装置に於いて、
該半導体装置は配線を構成する第一配線層群と第二配線層群と、第一絶縁層と第二絶縁層とを少なくとも有し、
該第一絶縁層は互いが島状に分離されてフレキシブル基板上に形成されており、
該第一配線層群を構成する各第一配線層は互いが島状に分離されており、該島状の第一配線層が該島状の第一絶縁層上に形成されて居る事を特徴とする半導体装置。 In a semiconductor device formed on a flexible substrate,
The semiconductor device has at least a first wiring layer group and a second wiring layer group constituting a wiring, a first insulating layer and a second insulating layer,
The first insulating layers are formed on a flexible substrate by being separated from each other in an island shape,
Each first wiring layer constituting the first wiring layer group is separated from each other in an island shape, and the island-shaped first wiring layer is formed on the island-shaped first insulating layer. A featured semiconductor device. 前記第二絶縁層は互いが島状に分離されて、前記第一配線層群と前記第二配線層群との層間に配置され、
該第二配線層群を構成する各第二配線層は互いに島状に分離されており、該島状の第二配線層は該島状の第二絶縁層上に形成されて居る事を特徴とする請求項２に記載の半導体装置。 The second insulating layers are separated from each other in an island shape and disposed between the first wiring layer group and the second wiring layer group,
The second wiring layers constituting the second wiring layer group are separated from each other in an island shape, and the island-shaped second wiring layer is formed on the island-shaped second insulating layer. The semiconductor device according to claim 2. 前記配線は他の配線と交差しない箇所において、該第一配線層と第二配線層とをつないでいる事を特徴とする請求項３に記載の半導体装置。   4. The semiconductor device according to claim 3, wherein the wiring connects the first wiring layer and the second wiring layer at a location where the wiring does not intersect with another wiring. フレキシブル基板上に形成された半導体装置に於いて、
該半導体装置は複数の薄膜トランジスタと配線とを含み、
該半導体装置は該複数の薄膜トランジスタを構成する半導体層群と、該配線を構成する第一配線層群と第二配線層群と、第一絶縁層と第二絶縁層とを少なくとも有し、
該第一絶縁層は互いが島状に分離されてフレキシブル基板上に形成されており、
該半導体層群および第一配線層群を構成する各半導体層および各第一配線層は、該島状の第一絶縁層上に形成されて居る事を特徴とする半導体装置。 In a semiconductor device formed on a flexible substrate,
The semiconductor device includes a plurality of thin film transistors and wirings,
The semiconductor device has at least a semiconductor layer group constituting the plurality of thin film transistors, a first wiring layer group and a second wiring layer group constituting the wiring, a first insulating layer and a second insulating layer,
The first insulating layers are formed on a flexible substrate by being separated from each other in an island shape,
Each semiconductor layer and each first wiring layer constituting the semiconductor layer group and the first wiring layer group are formed on the island-like first insulating layer. 前記第二絶縁層は互いが島状に分離されており、該第一配線層群および第二配線層群を構成する第一配線層および第二配線層との層間に配置されている事を特徴とする請求項５に記載の半導体装置。   The second insulating layer is separated from each other in an island shape, and is disposed between the first wiring layer and the second wiring layer constituting the first wiring layer group and the second wiring layer group. 6. The semiconductor device according to claim 5, wherein: 前記島状の第二絶縁層が前記半導体層を被う事を特徴とする請求項６に記載の半導体装置。   The semiconductor device according to claim 6, wherein the island-shaped second insulating layer covers the semiconductor layer. 該第二配線層群を構成する各第二配線層は、前記島状の第二絶縁層上に形成されて居る事を特徴とする請求項６又は７に記載の半導体装置。   8. The semiconductor device according to claim 6, wherein each of the second wiring layers constituting the second wiring layer group is formed on the island-shaped second insulating layer. 前記配線は他の配線と交差しない箇所において、該第一配線層と第二配線層とをつないでいる事を特徴とする請求項５乃至８のいずれか一項に記載の半導体装置。   9. The semiconductor device according to claim 5, wherein the first wiring layer and the second wiring layer are connected to each other at a location where the wiring does not intersect with another wiring. 10. 請求項１乃至９記載のいずれか一項記載の半導体装置を有することを特徴とする電気光学装置。   An electro-optical device comprising the semiconductor device according to claim 1. 請求項１乃至９記載のいずれか一項記載の半導体装置又は請求項１０記載の電気光学装置を有することを特徴とする電子機器。   An electronic apparatus comprising the semiconductor device according to claim 1 or the electro-optical device according to claim 10.
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