JP2009231583A - 化合物半導体スイッチ回路装置 - Google Patents

Abstract

【課題】スイッチＭＭＩＣのスイッチング素子を構成するＦＥＴに櫛状パターンのゲート電極を採用した場合、線形性には優れるが、高調波歪み特性が良好でなく、特にハイパワー用途に適用するには限界があった。またＤＰＤＴでは信号経路が変わった場合に櫛状パターンの櫛歯部の先端から高周波信号が伝播することとなり、高周波信号の漏れが大きくなる問題があった。
【解決手段】櫛状パターンのゲート電極を有する第１ＦＥＴと、曲折パターンのゲート電極を有する第２ＦＥＴを組み合わせて多段接続し、スイッチング素子を構成する。またスイッチング素子の両端を櫛状パターンのゲート電極のＦＥＴ（第１ＦＥＴ）とし、ゲート電極を対向させて配置する。ゲート電極の配線部によってパッドから伝播する高周波信号を遮断できる。これにより線形性と高調波歪み特性がいずれも良好なスイッチＭＭＩＣを提供できる。
【選択図】 図２

Description

本発明は、化合物半導体スイッチ回路装置に係り、特に高調波歪みの少ない化合物半導体スイッチ回路装置に関する。

携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチング素子が用いられることが多い。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている（例えば特許文献１参照。）。

図８は、従来の化合物半導体チップの一例として、ＦＥＴを複数段接続した４つのスイッチング素子からなる、２入力２出力（Ｄｏｕｂｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ：以下ＤＰＤＴ）スイッチＭＭＩＣの、ゲート電極、ソース電極、ドレイン電極のパターンを説明するための概要図である。

ＤＰＤＴは、例えばＣＤＭＡ携帯電話等に用いられるスイッチＭＭＩＣであり、第１〜第４スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、第１入力端子パッドＩ１、第２入力端子パッドＩ２、第１出力端子パッドＯ１、第２出力端子パッドＯ２を有する。

第１〜第４スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、それぞれＦＥＴが３段直列に接続したＦＥＴ群である。例えば第１スイッチング素子ＳＷ１は、ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３が直列接続する。第２スイッチング素子ＳＷ２は、ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３が直列接続する。第３スイッチング素子ＳＷ３は、ＦＥＴ３−１、ＦＥＴ３−２、ＦＥＴ３−３が、第４スイッチング素子ＳＷ４は、ＦＥＴ４−１、ＦＥＴ４−２、ＦＥＴ４−３がそれぞれ直列接続する。

第１および第４スイッチング素子ＳＷ１、ＳＷ４の一端（ＦＥＴ１−１、ＦＥＴ４−１））は第１入力端子パッドＩ１に接続し、第２および第３スイッチング素子ＳＷ２、ＳＷ３の一端（ＦＥＴ２−１、ＦＥＴ３−１）は第２入力端子パッドＩ２に接続する。

第１および第２スイッチング素子ＳＷ１、ＳＷ２の他端（ＦＥＴ１−３、ＦＥＴ２−３））は第１出力端子パッドＯ１に接続し、第３および第４スイッチング素子ＳＷ３、ＳＷ４の他端（ＦＥＴ３−３、ＦＥＴ４−３）は第２出力端子パッドＯ２に接続する。

それぞれのＦＥＴのソース電極２３５およびドレイン電極２３６は櫛状パターンを有し、それぞれの櫛歯をかみ合わせて配置される。また、それぞれのＦＥＴのゲート電極２２１も櫛状パターンを有し、ソース電極２３５およびドレイン電極２３６間に配置される。
特開２００５−３４０５５０号公報（第２１頁 第１０図）

移動体通信では、隣接周波数の干渉は避けられない。上記のＭＭＩＣにも基本周波数を入力すると２倍、３倍・・・の周波数成分が出力される。この成分がそれぞれ、２次高調波、３次高調波であり、受信感度を悪化させる不必要な信号である。つまり、高調波歪み特性は、ハイパワースイッチにおいては重要な要因である。

図８の如くゲート電極２２１を櫛状パターンにしたＦＥＴは線形性に優れているが、その反面、高調波ひずみ特性が良好ではないことが知られている。これは、特にハイパワー用途の場合、オフ側となるスイッチング素子において高周波信号が漏れるためである。

図９および図１０は、図８に示すスイッチＭＭＩＣにおける高周波信号の伝播方向を示す概要図である。

図９を参照して、例えば第１スイッチング素子ＳＷ１と第３スイッチング素子ＳＷ３をオン状態とし、第２スイッチング素子ＳＷ２および第４スイッチング素子ＳＷ４はオフ状態とした場合には、実線の如く第１入力端子パッドＩ１から第１出力端子パッドＯ１へ、および第２入力端子パッドＩ２から第２出力端子パッドＯ２へ信号の伝播経路が形成される。

このとき、領域ａ、領域ｂでは、櫛歯を束ねるゲート電極２２１の下方において、基板に広がる空乏層によって、基板を介して伝播する第１入力端子ＩＮ１からの高周波信号の通過を遮断することができる。このため、第１入力端子パッドＩ１から、オフ側となる第２スイッチング素子ＳＷ２および第４スイッチング素子ＳＷ４には信号が漏れることはない。

しかし、第２入力端子パッドＩ２から第２出力端子パッドＯ２への信号は、破線の如く領域ｃ、領域ｄからオフ側の第２スイッチング素子ＳＷ２、第４スイッチング素子ＳＷ４に漏れてしまう問題がある。

同様に、図１０の如く、第１スイッチング素子ＳＷ１および第３スイッチング素子ＳＷ３をオフ状態とし、第２スイッチング素子ＳＷ２、第４スイッチング素子ＳＷ４をオン状態とした場合実線の如く高周波信号の伝播経路が形成されるが、このとき領域ｃ、領域ｄから、高周波信号が漏れる問題がある。

これは、オフ側のＦＥＴのゲート電極の櫛歯の先端部分である領域ｃ、領域ｄ（図９、図１０）では、破線矢印で示した信号の伝播方向において近接するソース電極２３５とドレイン電極２３６間に、ゲート電極２２１が配置されないためである。つまり、オフ時にＧａＡｓ基板内に空乏層が広がらず、高周波信号を遮断することができない。

ＤＰＤＴではこのように、信号の伝播経路が一方向に限定されないため、使い方によって高周波歪み特性が大きく劣化してしまう問題があった。

更に、交差部ＣＰ’では、ソース電極２３５（またはドレイン電極２３６）は、その下方のゲート電極２２１と、窒化膜を介して交差して延在している（後に詳述する）。つまり、ゲート電極２２１下方では空乏層によって基板を介して漏れる高周波信号は遮断できるが、基板の表面においてはソース電極２３５（またはドレイン電極２３６）を通過する高周波信号が窒化膜を介してゲート電極２２１に漏れ、これによっても２次高調波が悪化すると考えられる。

交差部ＣＰ’の面積を決定するゲート電極幅を変化させて２次高調波レベルを測定した結果によれば、ゲート電極２２１の幅が小さい方が２次高調波レベルが改善される。つまり、スイッチＭＭＩＣ全体として交差部ＣＰ’の面積を低減し、寄生容量を低下させることによって、２次高調波レベルを改善できる。

しかしゲート電極幅が低減するとオフ時に基板に広がる空乏層幅も狭くなるため、基板内の信号の遮断効果も低減してしまう。

このように、従来の櫛状パターンのゲート電極構造ではパワー特性（高い最大入力電力を得られる特性）と高調波歪み特性を両立させるには限界があった。

本発明は上述した諸々の事情に鑑み成されたもので、化合物半導体基板と、該化合物半導体基板に設けられ、それぞれを直列に３段以上接続した第１スイッチング素子、第２スイッチング素子、第３スイッチング素子および第４スイッチング素子と、前記化合物半導体基板に設けられ、前記第１スイッチング素子及び第２スイッチング素子の一端のＦＥＴのソース電極またはドレイン電極が共通で接続する第１入力端子パッドと、前記化合物半導体基板に設けられ、前記第３スイッチング素子および第４スイッチング素子の一端のＦＥＴのソース電極またはドレイン電極が共通で接続する第２入力端子パッドと、前記化合物半導体基板に設けられ、前記第１スイッチング素子および前記第３スイッチング素子の他端のＦＥＴのドレイン電極またはソース電極が共通で接続する第１出力端子パッドと、前記化合物半導体基板に設けられ、前記第２スイッチング素子および前記第４スイッチング素子の他端のＦＥＴのドレイン電極またはソース電極が共通で接続する第２出力端子パッドと、前記化合物半導体基板に設けられ、いずれか２つの前記スイッチング素子のゲート電極と共通で接続する第１制御端子パッドおよび他の２つの前記スイッチング素子のゲート電極と共通で接続する第２制御端子パッドと、を有する化合物半導体スイッチ回路装置であって、前記ＦＥＴは、前記ゲート電極が前記ソース電極または前記ドレイン電極と交差する交差部を有するパターンに設けられた第１ＦＥＴと、前記ゲート電極が前記ソース電極および前記ドレイン電極と交差しないパターンに設けられた第２ＦＥＴを含み、前記スイッチング素子の両端に、前記パッドのそれぞれと前記交差部とを近接させて前記第１ＦＥＴを配置することにより解決するものである。

本発明に依れば、ゲート電極が櫛状パターンを有するＦＥＴ（第１ＦＥＴ）と曲折パターンを有するＦＥＴ（第２ＦＥＴ）とを多段接続したＦＥＴ群でスイッチング素子を構成し、更に第１ＦＥＴのゲート電極の配線部が各パッドと近接して（パッドの直近に）配置されるようにスイッチング素子の最上段と最下段に第１ＦＥＴを配置することにより、オフ側のスイッチング素子において高周波信号の漏れを防止することができ、高調波歪み特性を向上させることができる。

また、スイッチング素子を３段以上のＦＥＴの直列接続で構成し、最上段および最下段以外には第１ＦＥＴまたは第２ＦＥＴを配置することで、従来より少ない段数（多段接続数）で、中電力および大電力入力時にも線形性に優れ、高調波歪み特性も良好なスイッチ回路装置を実現できる。

また、ＦＥＴの多段接続数の減少によりチップサイズを小さくすることができ、コストの低減および小型化パッケージへの搭載が可能となる。

更に、線形性と高調波歪み特性は、第１ＦＥＴと第２ＦＥＴの接続数、および直列接続の配置により所望の特性を適宜選択できる利点を有する。

図１から図７を参照し、本発明の実施の形態を詳細に説明する。

本実施形態の化合物半導体スイッチ回路装置は、化合物半導体基板と、スイッチング素子と、入力端子パッドと、出力端子パッドと、制御端子パッドと、４つのスイッチング素子とから構成され、スイッチング素子は、それぞれ異なるパターンのゲート電極を有する第１ＦＥＴおよび第２ＦＥＴが多段接続されたＦＥＴ群により構成される。

本実施形態では化合物半導体スイッチ回路装置として、ＦＥＴを３段に直列接続した４つのスイッチング素子からなるＤＰＤＴ（DoubleSingle Pole Double Throw）スイッチＭＭＩＣ（monolithic microwave integrated circuits）（以下スイッチＭＭＩＣ）を例に説明する。

図１は、スイッチＭＭＩＣの一例を示す回路図である。

ＤＰＤＴは、例えばＣＤＭＡ携帯電話等に用いられるスイッチＭＭＩＣであり、第１〜第４スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、第１入力端子ＩＮ１、第２入力端子ＩＮ２と、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２とを有する。

各スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、それぞれＦＥＴが３段直列に接続したＦＥＴ群である。第１および第４スイッチング素子ＳＷ１、ＳＷ４の一端のＦＥＴ（ここでは不図示）のソース（またはドレイン）は第１入力端子ＩＮ１に接続し、第２および第３スイッチング素子ＳＷ２、ＳＷ３の一端のＦＥＴのソース（またはドレイン）は第２入力端子ＩＮ２に接続する。

第１スイッチング素子ＳＷ１の他端のＦＥＴのドレイン（またはソース）は、第２スイッチング素子ＳＷ２の他端のＦＥＴのドレイン（またはソース）と接続し、第１出力端子ＯＵＴ１に接続する。

また、第３スイッチング素子ＳＷ３の他端のＦＥＴのドレイン（またはソース）は、第４スイッチング素子ＳＷ４の他端のドレイン（またはソース）と接続し、第２出力端子ＯＵＴ２に接続する。尚、スイッチＭＭＩＣにおいては、ソースおよびドレインは等価である。従って以下の説明においてソース（ソース電極）とドレイン（ドレイン電極）はこれら入れ替えても同様である。

第１スイッチング素子ＳＷ１のＦＥＴ群のゲート電極と第３スイッチング素子ＳＷ３のＦＥＴ群のゲート電極は第１制御端子ＣＴＬ１に接続し、第２スイッチング素子ＳＷ２のＦＥＴ群のゲート電極と第４スイッチング素子ＳＷ４のＦＥＴ群のゲート電極は第２制御端子ＣＴＬ２に接続する。

図１のＤＰＤＴスイッチＭＭＩＣの回路動作は以下のとおりである。第１制御端子ＣＴＬ１に３Ｖ、第２制御端子ＣＴＬ２に０Ｖが印加されると、第１スイッチング素子ＳＷ１および第３スイッチング素子ＳＷ３がオン状態となり、第２スイッチング素子ＳＷ２および第４スイッチング素子ＳＷ４がオフ状態となる。これにより、第１共通入力端子ＩＮ１−第１出力端子ＯＵＴ１間および第２共通入力端子ＩＮ２−第２出力端子ＯＵＴ２間が導通状態となりそれぞれ信号経路が形成される。

一方、第１制御端子ＣＴＬ１に０Ｖ、第２制御端子ＣＴＬ２に３Ｖが印加されると、第１スイッチング素子ＳＷ１および第３スイッチング素子ＳＷ３がオフ状態となり、第２スイッチング素子ＳＷ２および第４スイッチング素子ＳＷ４がオン状態となる。これにより、第１共通入力端子ＩＮ１−第２出力端子ＯＵＴ２間および第２共通入力端子ＩＮ２−第１出力端子ＯＵＴ１間が導通状態となり、それぞれ信号経路が形成される。

図２は、上記のＤＰＤＴを化合物半導体基板の１チップに集積化した平面図である。回路を構成するそれぞれの素子のパターン配置は図１の回路図の配置とほぼ同様である。

スイッチＭＭＩＣは、化合物半導体基板１１にスイッチを行う第１スイッチング素子ＳＷ１、第２スイッチング素子ＳＷ２、第３スイッチング素子ＳＷ３、第４スイッチング素子ＳＷ４を配置する。

第１〜第４スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、それぞれＦＥＴが３段直列に接続したＦＥＴ群である。例えば第１スイッチング素子ＳＷ１は、ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３が直列接続する。第２スイッチング素子ＳＷ２は、ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３が直列接続する。第３スイッチング素子ＳＷ３は、ＦＥＴ３−１、ＦＥＴ３−２、ＦＥＴ３−３が、第４スイッチング素子ＳＷ４は、ＦＥＴ４−１、ＦＥＴ４−２、ＦＥＴ４−３がそれぞれ直列接続する。

それぞれのＦＥＴの動作領域１２は、ここでは、不純物領域であるチャネル領域１２ｃとチャネル領域表面に設けられた高濃度不純物領域のソース領域およびドレイン領域が配置される。動作領域１２はチャネル領域１２ｃと同じ範囲の領域である。ソース領域およびドレイン領域には短冊状のソース電極およびドレイン電極（不図示）が接続し、その上に櫛状パターンのソース電極３５およびドレイン電極３６がコンタクトする。また、ゲート電極２１ａ、２１ｂがチャネル領域１２ｃとコンタクトする。

また第１入力端子ＩＮ１、第２入力端子ＩＮ２、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第１制御端子ＣＴＬ１、第２制御端子ＣＴＬ２にそれぞれ対応する第１入力端子パッドＩ１、第２入力端子パッドＩ２、第１出力端子パッドＯ１、第２出力端子パッドＯ２、第１制御端子パッドＣ１、第２制御端子パッドＣ２が基板の周辺に設けられている。

第１スイッチング素子ＳＷ１、第３スイッチング素子ＳＷ３を構成するＦＥＴのゲート電極には不純物領域からなるコントロール抵抗ＣＲ１が接続し、第１制御端子パッドＣ１に接続する。第２スイッチング素子ＳＷ２、第４スイッチング素子ＳＷ４を構成するＦＥＴのゲート電極には不純物領域からなるコントロール抵抗ＣＲ２が接続し、第２制御端子パッドＣ２に接続する。

コントロール抵抗ＣＲ１、ＣＲ２は、交流接地となる第１制御端子ＣＴＬ１、第２制御端子ＣＴＬ２の直流電位に対して、ゲートを介して高周波信号が漏出することを防止する目的で配置されている。コントロール抵抗ＣＲ１、ＣＲ２の抵抗値はそれぞれ５ＫΩ〜２０ＫΩ程度である。

図３は、図２の電極パターンを示す図であり、電極以外の構成を省略した概要図である。

図３を参照して、基板にオーミックに接続する第１層目の金属層はオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）であり、各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成する。尚オーミック金属層は、図２では、パッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０と重なるために図示されていない。第２層目金属層は各ＦＥＴのゲート電極２１ａ、２１ｂを形成するゲート金属層（例えばＰｔ／Ｍｏ）２０であり、第３層目の金属層は各ＦＥＴの接続およびパッドの形成を行うパッド金属層３０である。

第１スイッチング素子ＳＷ１と第２スイッチング素子ＳＷ２、および第３スイッチング素子ＳＷ３と第４スイッチング素子ＳＷ４は、チップの中心線（不図示）に対して対称に配置されており、構成は同様であるので、以下第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２について説明する。

第１スイッチング素子ＳＷ１は、３つのＦＥＴ（ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３）を直列に多段接続してなり、一端のＦＥＴ（ＦＥＴ１−１）が第４スイッチング素子ＳＷ４の一端のＦＥＴ（ＦＥＴ４−１）と共通で第１入力端子パッドＩ１に接続し、第１スイッチング素子ＳＷ１の他端のＦＥＴ（ＦＥＴ１−３）が第２スイッチング素子の他端のＦＥＴ（ＦＥＴ２−３）と共通で、第１出力端子パッドＯ１に接続する。

ＦＥＴ１−１は上側から伸びる櫛状パターンのパッド金属層３０により、第１入力端子パッドＩに接続されるソース電極３５が形成され、この下にオーミック金属層で形成される短冊状のソース電極が配置される。また下側から伸びる櫛状パターンのパッド金属層３０によりＦＥＴ１−１のドレイン電極３６が形成され、この下にオーミック金属層で形成される短冊状のドレイン電極が配置され、両電極は櫛歯をかみ合わせた形状に配置される。

櫛状パターンのソース電極３５およびドレイン電極３６の間には、ゲート金属層２０で形成された櫛状パターンのゲート電極２１ａがチャネル領域とショットキー接合を形成している。櫛状パターンのゲート電極２１ａは、ソース電極３５とドレイン電極３６の櫛歯の間で第１方向に延在するゲート櫛歯部２１１ａと、複数のゲート櫛歯部２１１ａの一端を束ねて第１方向と交差する方向（第２方向）に延在するゲート配線部２１２ａとからなる。

ソース電極３５も、ゲート電極２１ａと同様にソース櫛歯部３５１とそれらを束ねるソース配線部３５２からなり、ドレイン電極もドレイン櫛歯部３６１とドレイン配線部３６２からなっている。

ゲート配線部２１２ａは、交差部ＣＰにおいて、ソース櫛歯部３５１と窒化膜（不図示）を介して交差して延在する。ゲート電極２１ａは動作領域外でコントロール抵抗の取り出し電極に接続する（図２参照）。

ＦＥＴ１−２は上側から伸びる櫛状パターンのパッド金属層３０によりソース電極３５が形成され、この下にオーミック金属層で形成される短冊状のソース電極が配置される。ソース電極３５はＦＥＴ１−１のドレイン電極３６と接続する。また下側から伸びる櫛状パターンのパッド金属層３０によりドレイン電極３６が形成され、この下にオーミック金属層で形成される短冊状のドレイン電極が配置される。

両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２０で形成された曲折パターンのゲート電極２１ｂが配置されている。曲折パターンのゲート電極２１ｂは、ソース櫛歯部３５１の延在方向に沿った第１方向及び、ソース櫛歯部３５１の延在方向に交差する第２方向に延在する。つまり、１本のゲート電極２１ｂの一端がコントロール抵抗に接続し（図２参照）、他端まで連続して延在するいわゆるメアンダ形状となっている。

ＦＥＴ１−３は上側から伸びる櫛状パターンのパッド金属層３０により、ＦＥＴ１−２のドレイン電極３６と接続するソース電極３５が形成され、この下にオーミック金属層で形成される短冊状のソース電極が配置される。また下側から伸びる櫛状パターンのパッド金属層３０により第１出力端子パッドＯ１に接続するドレイン電極３６が形成される。ドレイン電極３６の下にはオーミック金属層で形成される短冊状のドレイン電極が配置され、両電極は櫛歯をかみ合わせた形状に配置される。

ソース電極３５およびドレイン電極３６の間には、ゲート金属層２０で形成された櫛状パターンのゲート電極２１ａが配置されている。ゲート電極２１ａのパターンは、ＦＥＴ１−１と同様であるが、ＦＥＴ１−３では、ドレイン櫛歯部３６１とゲート配線部２１２ａの交差部ＣＰが、第１出力端子パッドＯ１に近接して（第１出力端子パッドＯ１の直近に）配置される。

つまり、第１スイッチング素子ＳＷ１の最上段となるＦＥＴ１−１ではゲート配線２１２ａが、第１入力端子パッドＩに接続するソース配線部３５２と近接してこれと平行に配置される。そして最下段となるＦＥＴ１−３ではゲート配線２１２ａが、第１出力端子パッドＯ１に接続するドレイン配線部３６２と近接してこれと平行に配置される。

このように、第１スイッチング素子ＳＷ１は、両端（ＦＥＴ１−１とＦＥＴ１−３）に第１ＦＥＴが配置され、更にそれらのゲート電極２１ａの櫛歯部２１１ａが対向して配置される。

第２スイッチング素子ＳＷ２を構成する各ＦＥＴも第１スイッチング素子ＳＷ１と同様である。すなわち第２スイッチング素子ＳＷ２も３つのＦＥＴ（ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３）を直列に多段接続してなり、一端のＦＥＴ（ＦＥＴ２−１）が第３スイッチング素子ＳＷ３の一端のＦＥＴ（ＦＥＴ３−１）と共通で第２入力端子パッドＩ２に接続する。また第２スイッチング素子ＳＷ２の他端のＦＥＴ（ＦＥＴ２−３）が第１スイッチング素子の他端のＦＥＴ１−３と共通で、第１出力端子パッドＯ１に接続する。

第２スイッチング素子ＳＷ２の一端のＦＥＴ（ＦＥＴ２−１）と他端のＦＥＴ（ＦＥＴ２−３）が櫛状パターンのゲート電極２１ａを有する第１ＦＥＴであり、中央の段のＦＥＴ（ＦＥＴ２−２）が曲折パターンのゲート電極２１ｂを有する第２ＦＥＴである。

第２スイッチング素子ＳＷ２の一端のＦＥＴ２−１はゲート配線２１２ａが第２入力端子パッドＩ２と近接し、第２入力端子パッドＩ２に接続するソース配線部３５２に沿ってこれと平行に配置される。また第２スイッチング素子ＳＷ２の他端のＦＥＴ２−３はゲート配線２１２ａが第１出力端子パッドＯ１と近接し、第１出力端子パッドＯ１に接続するドレイン配線部３６２に沿ってこれと平行に配置される。そして、ＦＥＴ２−１とＦＥＴ２−３のゲート電極２１ａは櫛歯部２１１ａが対向して配置される。

本実施形態では、ＤＰＤＴスイッチＭＭＩＣを構成するそれぞれのスイッチング素子（例えば第１スイッチング素子ＳＷ１）は複数（例えば３段）のＦＥＴを直列接続したＦＥＴ群である。そして、ＦＥＴ群は、異なるパターンのゲート電極２１ａ、２１ｂを有するＦＥＴを組み合わせて構成される。

具体的には、第１スイッチング素子ＳＷ１の両端となるＦＥＴ１−１、ＦＥＴ１−３としてゲート電極２１ａが櫛状パターンの第１ＦＥＴを配置し、ＦＥＴ１−２としてゲート電極２１ｂが曲折パターン（メアンダパターン）の第２ＦＥＴを配置している。

第１ＦＥＴは、入力電力に対して挿入損失の劣化が少なく、すなわち線形性が良い反面、オフ側で使用する場合に高周波信号が漏れ易く、高調波歪み特性が良好ではない。

そこで、本実施形態では、ＦＥＴ群の両端が第１ＦＥＴとなるように、第１ＦＥＴおよび第２ＦＥＴを組み合わせて多段接続し、両端の第１ＦＥＴのゲート電極を対向配置してスイッチング素子を構成する。これにより、線形性と高調波歪み特性のいずれも良好なスイッチング素子を提供できる。

図４から図６を参照して説明する。図４および図６は、図３の概要図に対して信号の伝播経路を示した図であり、図５（Ａ）、（Ｂ）、（Ｃ）がそれぞれ図４のａ−ａ線、ｂ−ｂ線、ｃ−ｃ線の断面図である。

尚、ＦＥＴはＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＧａＡｓ ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：高電子移動度トランジスタ）のいずれでも良いが、ここでは主にＨＥＭＴに用いられる基板構造の場合を例に説明する。

図４を参照して、例えば、第１スイッチング素子ＳＷ１、第３スイッチング素子ＳＷ３がオン側で、第２スイッチング素子ＳＷ２、第４スイッチング素子ＳＷ４がオフ側の場合、高周波信号は実線矢印のごとく、伝播する。

このとき第１入力端子パッドＩ１に連続するソース電極３５はオン側とオフ側のスイッチング素子（ＳＷ１、ＳＷ４）で共通であり、オフ側となるＦＥＴ４−１は、第１入力端子パッドＩ１から高周波信号が伝播するが、ゲート配線部２１２ａが第１入力端子パッドＩ１に近接して配置されることにより高周波信号を遮断することができる。

また、オフ側となり、第２入力端子パッドＩ２から高周波信号が伝播する第２スイッチング素子ＳＷ２の一端のＦＥＴ（ＦＥＴ２−１）においても、第２入力端子パッドＩ２に近接してゲート配線部２１２ａが配置されているため、ここを伝播してオフ側にもれる高周波信号を遮断できる。

図５（Ａ）を参照して、ＨＥＭＴの基板１１は、半絶縁性ＧａＡｓ基板１１１上にノンドープのバッファ層１１２と、ｎ＋型の電子供給層（例えばＡｌＧａＡｓ層）１１３、スペーサ層１１４、チャネル（電子走行）層（例えばノンドープＩｎＧａＡｓ層）１１５、スペーサ層１１６、ｎ＋型の電子供給層(例えばＡｌＧａＡｓ層)１１７、障壁層（例えばノンドープＡｌＧａＡｓ層）１１８、高濃度のｎ型のキャップ層（例えばＧａＡｓ層）１１９を順次積層してなる。

障壁層１１８は所定の耐圧とピンチオフ電圧を確保し、キャップ層１１９には、ソース電極１５、ドレイン電極１６、または抵抗の取出し電極等の金属層が接続し、これにより、オーミック性を向上させている。

ＨＥＭＴでは、基板１１に不純物（例えばボロン：Ｂ）を高濃度に注入した絶縁化領域１００を所望のパターンで設けることにより、ｎ＋型キャップ層１１９またはそれより下層のｎ型の基板１１を互いに分離して、これらを不純物領域としている。

例えば、図２では点線で囲まれた内側にｎ＋型のキャップ層１１９またはｎ型の障壁層１１８が残存するように、それ以外の領域に絶縁化領域１００を形成している。これにより、キャップ層１１９が残存した領域は、例えば高濃度のｎ型（ｎ＋型）のソース領域、ドレイン領域となり、あるいはまた各電極パッド周辺やコントロール抵抗ＣＲ１、ＣＲ２などの高濃度（ｎ＋型）の不純物領域となる。各電極パッド周辺の高濃度の不純物領域はアイソレーション向上のために配置される。

また、ゲート電極２１ａ、２１ｂが配置されるチャネル領域１２ｃでは、キャップ層１１９も除去され、ｎ型の障壁層１１８が露出した比較的低濃度のｎ型不純物領域となっている。

例えば、図４に示す信号経路の場合、第４スイッチング素子ＳＷ４のＦＥＴ４−１では、ゲート配線部２１２ａの下方の基板１１内に十分な空乏層８０が広がる。これにより、基板１１を介して伝播する高周波信号を遮断することができる。

同様に、丸印で示した領域にはいずれもパッド電極に近接してゲート配線部２１２ａが配置されるため、第２スイッチング素子ＳＷ２の一端のＦＥＴ２−１に第２入力端子パッドＩ２から漏れる信号、第２スイッチング素子ＳＷ２の他端のＦＥＴ２−３に第１スイッチング素子ＳＷ１から漏れる信号、第４スイッチング素子ＳＷ４の他端のＦＥＴ４−３に第３スイッチング素子ＳＷ３から漏れる信号を、それぞれ遮断することができる。

これに対して、図５（Ｂ）の如く、ゲート櫛歯部２１１ａの先端部分では、近接するソース電極３５とドレイン電極３６間には、ゲート電極２１ａが配置されず、オフ時にＧａＡｓ基板１１内に空乏層が広がらない。また絶縁化領域１００は、イオン注入にて形成しているため不純物濃度勾配があり、特にＨＥＭＴではダブルへテロ構造のため、完全にチャネルを絶縁できない。

従って、図８に示す従来構造では、オフ側ＦＥＴに対してゲート櫛歯部の先端方向から侵入した高周波信号を遮断することができない問題があった。しかし本実施形態では、全てのパッドに近接してゲート配線部２１２ａを配置することにより、各パッドからオフ側のＦＥＴに伝播した高周波信号を、いずれもパッドの直近で、ゲート配線部２１２ａ下方に広がる空乏層によって遮断することができる。

スイッチ回路装置の内部に伝播した高周波信号が漏れると、その分損失が発生する。本実施形態によれば、スイッチ回路装置の内部に伝播する以前に高周波信号の漏れを防ぐことができるので損失も減少させることができる。

図６は、第２スイッチング素子ＳＷ２と第４スイッチング素子ＳＷ４がオン側で、第１および第３スイッチング素子ＳＷ１、ＳＷ３がオフ側の場合である。

この場合実線矢印の如く信号経路が形成される。この場合であっても、オフ側の第１および第３スイッチング素子ＳＷ１、ＳＷ３では、各パッドに近接して配置されたゲート配線部２１２ａ（丸印）によって、基板に広がる空乏層により高周波信号が遮断され、オフ側のスイッチング素子への高周波信号の漏れを防止できる。

このように本実施形態では、ＤＰＤＴの如く高周波信号の伝播方向が変化する場合であっても、いずれの信号経路においても、ドレイン電極−ソース電極間にゲート電極が配置され、且つそれぞれの電極パッドに近接してゲート配線部２１２ａがソース電極３５とドレイン電極３６間に配置される構成となる。従って、いずれの信号経路であってもオフ側のスイッチング素子へ高周波信号が漏れることを防止でき、線形性が良好な櫛状パターンのゲート電極構造を採用した場合であっても、高調波特性の劣化を防止することができる。

ところで図５（Ｃ）の如く、オフ側のＦＥＴの交差部ＣＰ（図４参照）では、ソース電極３５（またはドレイン電極３６）が、チャネル領域１２ｃ上に設けられた１層目のソース電極１５（またはドレイン電極）と接続すべく、ゲート配線部２１２ａ上に窒化膜６０を介して延在している。つまり、ゲート配線部２１２ａ下方では基板１１に広がる空乏層８０によって、基板１１を介して漏れる高周波信号は遮断できるが、基板１１の表面で、ソース電極３５（またはドレイン電極３６）を通過する高周波信号が窒化膜６０を介してゲート配線部２１２ａに漏れ、これによっても２次高調波が悪化すると考えられる。

既述の如く、交差部ＣＰの面積を決定するゲート配線部２１２ａのゲート電極幅ｄｇ幅が小さい方が２次高調波レベルが改善される。つまり、スイッチＭＭＩＣ全体として交差部ＣＰの面積を低減し、寄生容量を低下させることによって、２次高調波レベルを改善できる。

しかしゲート電極幅ｄｇが低減するとオフ時に基板１１に広がる空乏層８０幅も狭くなるため、基板１１内の信号の遮断効果も低減してしまう。

そこで、スイッチング素子の両端以外の段のＦＥＴに、第２ＦＥＴを配置する。第２ＦＥＴは、曲折パターンのゲート電極２１ｂを有し、ソース電極３５およびドレイン電極３６にゲート電極２１ｂとの交差部が存在しない（図２参照）。このため、オフ側で使用する場合に高周波信号が漏れにくく、高調波歪み特性が良好である。

また、曲折したパターンによって、チャネル領域１２ｃ内のいずれの領域においてもソース電極３５とドレイン電極３６間にはゲート電極２１ｂが配置されている。従って、図４（Ａ）の断面図と同様にオフ時には基板１１に空乏層８０が十分に広がり、基板１１を介して漏れる高周波信号を防止できる。

このように、本実施形態では、スイッチング素子の両端に第１ＦＥＴを配置し、更にこれらのゲート電極２１ａを対向させ、スイッチング素子の両端以外に第１ＦＥＴまたは第２ＦＥＴを配置した多段接続によってスイッチング素子を構成することにより、線形性と高調波歪み特性のいずれも良好なスイッチング素子を提供できる。

これにより、多段接続数を低減して最大入力電力を向上させることができるため、チップサイズを小型化でき、コスト低減および小型パッケージへの搭載が可能になる。

図２では、スイッチング素子の１段目（ＦＥＴ１−１）と３段目（ＦＥＴ１−３）に櫛状パターンの第１ＦＥＴを採用し、２段目（ＦＥＴ１−２）に曲折パターンの第２ＦＥＴを採用した場合を例に示した。スイッチング素子の多段接続数は図示したものに限らず、３段接続以上の多段接続であっても同様に実施できる。そして３段以上の多段接続の場合にも、両端以外のＦＥＴについては第１ＦＥＴおよび第２ＦＥＴを適宜組み合わせることができる。

つまり、線形性と高調波歪み特性は、第１ＦＥＴおよび第２ＦＥＴの組み合わせによって適宜選択が可能であるので、線形性をより高めるには第１ＦＥＴの接続数を多くし、高調波歪み特性を良好にするには第２ＦＥＴの接続数を増加させればよい。

図７には、これらの組み合わせの一例を示す。尚、図７は例えば第１スイッチング素子ＳＷ１の第１ＦＥＴ５１、第２ＦＥＴ５２接続例を示すものであり、ゲート電極２１ａ、２１ｂのパターンの概略を示す平面図である。ＤＰＤＴスイッチＭＭＩＣは、図５に示したスイッチング素子を４つ接続して（図１、図２）構成される。

第１スイッチング素子ＳＷ１のＦＥＴの多段接続数が４段の場合には、両端に第１ＦＥＴ５１をゲート電極２１ａが対向するように配置し、それ以外の段（２段目および３段目）のＦＥＴに第１ＦＥＴ５１と第２ＦＥＴ５２を組み合わせることができる。

尚、ゲート配線部２１２ａはその幅ｄｇ１が広い方が、オフ時に基板内に十分な空乏層を広げることができる。従って、本実施形態では、ゲート電極２１ａのゲート配線部２１２ａはその幅ｄｇ１を例えば３〜５μｍ程度とし、ゲート櫛歯部２１１ａの幅ｄｇ２は０．４μｍ程度とする。曲折パターンのゲート電極２１ｂの幅ｄｇ３も０．４μｍ程度である。

ゲート配線部２１２ａの幅ｄｇ１が広すぎると、基板表面においてソース電極３５およびドレイン電極３６との交差部ＣＰの面積も大きくなり、ゲート電極２１ａと、これと交差するソース電極３５およびドレイン電極３６間の窒化膜（図５（Ｃ）参照）を介してゲート電極２１ａに漏れる信号も発生する。

しかし、本実施形態では、櫛状パターンの第１ＦＥＴ５１に組み合わせて、高周波信号の漏れにくい曲折パターンの第２ＦＥＴ５２を配置するため、例えば第１出力端子ＯＵＴ１に漏れる高周波信号を防止することができる。

尚多段接続数は、５段以上であっても同様に実施できる。更に、第１ＦＥＴのゲート櫛歯部はその先端が、隣り合うソース電極またはドレイン電極方向に曲折していてもよい。

また本実施形態では、ＨＥＭＴに採用される基板１１を例に説明したが、各半導体層は上記の例に限らない。さらにＧａＡｓ基板にｎ型不純物の注入などによって不純物領域を設けた化合物半導体基板であっても同様に実施できる。

本発明を説明するための回路図である。 本発明を説明するための平面図である。 本発明を説明するための平面図である。 本発明を説明するための平面図である。 本発明を説明するための断面図である。 本発明を説明するための平面図である。 本発明を説明するための平面図である。 従来技術を説明する平面図である。 従来技術を説明する平面図である。 従来技術を説明する平面図である。

符号の説明

１１ 化合物半導体基板
１２ 動作領域
１２ｃ チャネル領域
２０ ゲート金属層
２１ ゲート電極
２１ａ ゲート電極（櫛状パターン）
２１１ａ ゲート櫛歯部
２１２ａ ゲート配線部
２１ｂ ゲート電極（曲折パターン）
３０ パッド金属層
３５ ソース電極
３６ ドレイン電極
５１ 第１ＦＥＴ
５２ 第２ＦＥＴ
２２１ ゲート電極
２３５ ソース電極
２３６ ドレイン電極
ＩＮ１ 第１入力端子
ＩＮ２ 第２入力端子
ＣＴＬ１ 第１制御端子
ＣＴＬ２ 第２制御端子
ＯＵＴ１ 第１出力端子
ＯＵＴ２ 第２出力端子
Ｉ１ 第１入力端子パッド
Ｉ２ 第２入力端子パッド
Ｃ１ 第１制御端子パッド
Ｃ２ 第２制御端子パッド
Ｏ１ 第１出力端子パッド
Ｏ２ 第２出力端子パッド
ＣＲ１、ＣＲ２ コントロール抵抗
ＳＷ１ 第１スイッチング素子
ＳＷ２ 第２スイッチング素子
ＳＷ３ 第３スイッチング素子
ＳＷ４ 第４スイッチング素子
ＣＰ、ＣＰ’ 交差部
Ｇ ゲート
Ｓ ソース
Ｄ ドレイン

Claims (7)

1. 化合物半導体基板と、
   該化合物半導体基板に設けられ、それぞれを直列に３段以上接続した第１スイッチング素子、第２スイッチング素子、第３スイッチング素子および第４スイッチング素子と、
   前記化合物半導体基板に設けられ、前記第１スイッチング素子及び第２スイッチング素子の一端のＦＥＴのソース電極またはドレイン電極が共通で接続する第１入力端子パッドと、
   前記化合物半導体基板に設けられ、前記第３スイッチング素子および第４スイッチング素子の一端のＦＥＴのソース電極またはドレイン電極が共通で接続する第２入力端子パッドと、
   前記化合物半導体基板に設けられ、前記第１スイッチング素子および前記第３スイッチング素子の他端のＦＥＴのドレイン電極またはソース電極が共通で接続する第１出力端子パッドと、
   前記化合物半導体基板に設けられ、前記第２スイッチング素子および前記第４スイッチング素子の他端のＦＥＴのドレイン電極またはソース電極が共通で接続する第２出力端子パッドと、
   前記化合物半導体基板に設けられ、いずれか２つの前記スイッチング素子のゲート電極と共通で接続する第１制御端子パッドおよび他の２つの前記スイッチング素子のゲート電極と共通で接続する第２制御端子パッドと、を有する化合物半導体スイッチ回路装置であって、
   前記ＦＥＴは、前記ゲート電極が前記ソース電極または前記ドレイン電極と交差する交差部を有するパターンに設けられた第１ＦＥＴと、前記ゲート電極が前記ソース電極および前記ドレイン電極と交差しないパターンに設けられた第２ＦＥＴを含み、
   前記スイッチング素子の両端に、前記パッドのそれぞれと前記交差部とを近接させて前記第１ＦＥＴを配置することを特徴とする化合物半導体スイッチ回路装置。
2. 前記第１ＦＥＴの前記ゲート電極は第１方向に延在する櫛歯部と該櫛歯部の一端を束ねて第２方向に延在する配線部とからなる櫛状パターンであり、該配線部の一部が前記ソース電極またはドレイン電極と交差することを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
3. 前記スイッチング素子の両端の第１ＦＥＴは、前記ゲート電極の櫛歯部が対向して配置されることを特徴とする請求項２に記載の化合物半導体スイッチ回路装置。
4. 前記第２ＦＥＴの前記ゲート電極は第１方向及び第２方向に連続して延在する曲折パターンであることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
5. 前記ソース電極および前記ドレイン電極は、第１方向に延在する櫛歯部を有する櫛状パターンであり、前記第１方向に延在する前記ゲート電極に沿って配置されることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
6. それぞれの前記スイッチング素子の最上段および最下段に前記第１ＦＥＴを配置し、他の段に前記第１ＦＥＴまたは前記第２ＦＥＴを配置することを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
7. 前記入力端子パッドと前記出力端子パッド間に高周波アナログ信号が伝搬することを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。

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