JP2009231583A - Compound semiconductor switch circuit device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To solve the problems that when a comb-like pattern gate electrode is employed for an FET (field effect transistor) constituting a switching element of a switch MMIC (monolithic microwave integrated circuit), the FET is excellent in linearity but not excellent in harmonic distortion characteristics, especially has limits when it is applied to high power purposes and that when a signal path changes in DPDT (double pole double throw), a high-frequency signal propagates from the tip of a comb portion of the comb-like pattern and leakage of a high-frequency signal becomes large. <P>SOLUTION: A first FET having a comb-like pattern gate electrode and a second FET having a bent pattern gate electrode are combined and cascaded to constitute a switching element. Both ends of the switching element are used as an FET (first FET) of the comb-like pattern gate electrode, and the gate electrodes are arranged so as to face each other. A high-frequency signal propagating from pads can be interrupted by a wiring portion of the gate electrode. With this configuration, a switch MMIC excellent in both linearity and harmonic distortion characteristics can be configured. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、化合物半導体スイッチ回路装置に係り、特に高調波歪みの少ない化合物半導体スイッチ回路装置に関する。   The present invention relates to a compound semiconductor switch circuit device, and more particularly to a compound semiconductor switch circuit device with less harmonic distortion.

携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチング素子が用いられることが多い。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている（例えば特許文献１参照。）。   Mobile communication devices such as mobile phones often use microwaves in the GHz band, and switching elements for switching these high-frequency signals are used in antenna switching circuits and transmission / reception switching circuits. There are many cases. As the element, a field effect transistor (hereinafter referred to as FET) using gallium arsenide (GaAs) is often used because it handles high frequency, and accordingly, the monolithic microwave integration in which the switch circuit itself is integrated. Development of a circuit (MMIC) is underway (see, for example, Patent Document 1).

図８は、従来の化合物半導体チップの一例として、ＦＥＴを複数段接続した４つのスイッチング素子からなる、２入力２出力（Ｄｏｕｂｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ：以下ＤＰＤＴ）スイッチＭＭＩＣの、ゲート電極、ソース電極、ドレイン電極のパターンを説明するための概要図である。   FIG. 8 shows, as an example of a conventional compound semiconductor chip, a gate electrode, a source electrode, and a drain of a two-input two-output (hereinafter referred to as DPDT) switch MMIC composed of four switching elements in which FETs are connected in a plurality of stages. It is a schematic diagram for demonstrating the pattern of an electrode.

ＤＰＤＴは、例えばＣＤＭＡ携帯電話等に用いられるスイッチＭＭＩＣであり、第１〜第４スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、第１入力端子パッドＩ１、第２入力端子パッドＩ２、第１出力端子パッドＯ１、第２出力端子パッドＯ２を有する。   The DPDT is a switch MMIC used for a CDMA mobile phone, for example, and includes first to fourth switching elements SW1, SW2, SW3, SW4, a first input terminal pad I1, a second input terminal pad I2, and a first output terminal pad. O1 and a second output terminal pad O2.

第１〜第４スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、それぞれＦＥＴが３段直列に接続したＦＥＴ群である。例えば第１スイッチング素子ＳＷ１は、ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３が直列接続する。第２スイッチング素子ＳＷ２は、ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３が直列接続する。第３スイッチング素子ＳＷ３は、ＦＥＴ３−１、ＦＥＴ３−２、ＦＥＴ３−３が、第４スイッチング素子ＳＷ４は、ＦＥＴ４−１、ＦＥＴ４−２、ＦＥＴ４−３がそれぞれ直列接続する。   The first to fourth switching elements SW1, SW2, SW3, and SW4 are FET groups in which FETs are connected in series in three stages. For example, in the first switching element SW1, FET1-1, FET1-2, and FET1-3 are connected in series. In the second switching element SW2, FET2-1, FET2-2, and FET2-3 are connected in series. The third switching element SW3 is connected to FET3-1, FET3-2, and FET3-3, and the fourth switching element SW4 is connected to FET4-1, FET4-2, and FET4-3 in series.

第１および第４スイッチング素子ＳＷ１、ＳＷ４の一端（ＦＥＴ１−１、ＦＥＴ４−１））は第１入力端子パッドＩ１に接続し、第２および第３スイッチング素子ＳＷ２、ＳＷ３の一端（ＦＥＴ２−１、ＦＥＴ３−１）は第２入力端子パッドＩ２に接続する。   One end (FET1-1, FET4-1) of the first and fourth switching elements SW1, SW4 is connected to the first input terminal pad I1, and one end (FET2-1, FET2-1, SW3) of the second and third switching elements SW2, SW3. The FET 3-1) is connected to the second input terminal pad I2.

第１および第２スイッチング素子ＳＷ１、ＳＷ２の他端（ＦＥＴ１−３、ＦＥＴ２−３））は第１出力端子パッドＯ１に接続し、第３および第４スイッチング素子ＳＷ３、ＳＷ４の他端（ＦＥＴ３−３、ＦＥＴ４−３）は第２出力端子パッドＯ２に接続する。   The other ends (FET1-3, FET2-3) of the first and second switching elements SW1, SW2 are connected to the first output terminal pad O1, and the other ends (FET3-) of the third and fourth switching elements SW3, SW4. 3, FET 4-3) is connected to the second output terminal pad O2.

それぞれのＦＥＴのソース電極２３５およびドレイン電極２３６は櫛状パターンを有し、それぞれの櫛歯をかみ合わせて配置される。また、それぞれのＦＥＴのゲート電極２２１も櫛状パターンを有し、ソース電極２３５およびドレイン電極２３６間に配置される。
特開２００５−３４０５５０号公報（第２１頁 第１０図） The source electrode 235 and the drain electrode 236 of each FET have a comb-like pattern and are arranged by engaging the respective comb teeth. Further, the gate electrode 221 of each FET also has a comb-like pattern and is disposed between the source electrode 235 and the drain electrode 236.
Japanese Patent Laying-Open No. 2005-340550 (FIG. 10 on page 21)

移動体通信では、隣接周波数の干渉は避けられない。上記のＭＭＩＣにも基本周波数を入力すると２倍、３倍・・・の周波数成分が出力される。この成分がそれぞれ、２次高調波、３次高調波であり、受信感度を悪化させる不必要な信号である。つまり、高調波歪み特性は、ハイパワースイッチにおいては重要な要因である。   In mobile communications, interference between adjacent frequencies is inevitable. When the fundamental frequency is input to the MMIC, frequency components of 2 times, 3 times,... Are output. These components are the second harmonic and the third harmonic, respectively, and are unnecessary signals that deteriorate the reception sensitivity. That is, the harmonic distortion characteristic is an important factor in the high power switch.

図８の如くゲート電極２２１を櫛状パターンにしたＦＥＴは線形性に優れているが、その反面、高調波ひずみ特性が良好ではないことが知られている。これは、特にハイパワー用途の場合、オフ側となるスイッチング素子において高周波信号が漏れるためである。   As shown in FIG. 8, an FET having a gate electrode 221 in a comb pattern is excellent in linearity, but on the other hand, it is known that harmonic distortion characteristics are not good. This is because a high-frequency signal leaks in the switching element on the off side, particularly in the case of high power applications.

図９および図１０は、図８に示すスイッチＭＭＩＣにおける高周波信号の伝播方向を示す概要図である。   9 and 10 are schematic diagrams showing the propagation direction of the high-frequency signal in the switch MMIC shown in FIG.

図９を参照して、例えば第１スイッチング素子ＳＷ１と第３スイッチング素子ＳＷ３をオン状態とし、第２スイッチング素子ＳＷ２および第４スイッチング素子ＳＷ４はオフ状態とした場合には、実線の如く第１入力端子パッドＩ１から第１出力端子パッドＯ１へ、および第２入力端子パッドＩ２から第２出力端子パッドＯ２へ信号の伝播経路が形成される。   Referring to FIG. 9, for example, when the first switching element SW1 and the third switching element SW3 are turned on and the second switching element SW2 and the fourth switching element SW4 are turned off, the first input as shown by the solid line. A signal propagation path is formed from the terminal pad I1 to the first output terminal pad O1 and from the second input terminal pad I2 to the second output terminal pad O2.

このとき、領域ａ、領域ｂでは、櫛歯を束ねるゲート電極２２１の下方において、基板に広がる空乏層によって、基板を介して伝播する第１入力端子ＩＮ１からの高周波信号の通過を遮断することができる。このため、第１入力端子パッドＩ１から、オフ側となる第２スイッチング素子ＳＷ２および第４スイッチング素子ＳＷ４には信号が漏れることはない。   At this time, in the region a and the region b, the passage of the high-frequency signal from the first input terminal IN1 propagating through the substrate can be blocked by the depletion layer spreading on the substrate below the gate electrode 221 that binds the comb teeth. it can. For this reason, the signal does not leak from the first input terminal pad I1 to the second switching element SW2 and the fourth switching element SW4 which are turned off.

しかし、第２入力端子パッドＩ２から第２出力端子パッドＯ２への信号は、破線の如く領域ｃ、領域ｄからオフ側の第２スイッチング素子ＳＷ２、第４スイッチング素子ＳＷ４に漏れてしまう問題がある。   However, there is a problem that the signal from the second input terminal pad I2 to the second output terminal pad O2 leaks from the region c and the region d to the off-side second switching element SW2 and the fourth switching element SW4 as indicated by broken lines. .

同様に、図１０の如く、第１スイッチング素子ＳＷ１および第３スイッチング素子ＳＷ３をオフ状態とし、第２スイッチング素子ＳＷ２、第４スイッチング素子ＳＷ４をオン状態とした場合実線の如く高周波信号の伝播経路が形成されるが、このとき領域ｃ、領域ｄから、高周波信号が漏れる問題がある。   Similarly, when the first switching element SW1 and the third switching element SW3 are turned off and the second switching element SW2 and the fourth switching element SW4 are turned on as shown in FIG. At this time, there is a problem that a high frequency signal leaks from the regions c and d.

これは、オフ側のＦＥＴのゲート電極の櫛歯の先端部分である領域ｃ、領域ｄ（図９、図１０）では、破線矢印で示した信号の伝播方向において近接するソース電極２３５とドレイン電極２３６間に、ゲート電極２２１が配置されないためである。つまり、オフ時にＧａＡｓ基板内に空乏層が広がらず、高周波信号を遮断することができない。   This is because the source electrode 235 and the drain electrode adjacent to each other in the signal propagation direction indicated by the broken-line arrow in the region c and the region d (FIGS. 9 and 10) which are tip portions of the comb teeth of the gate electrode of the off-side FET. This is because the gate electrode 221 is not disposed between the two electrodes 236. That is, the depletion layer does not spread in the GaAs substrate at the time of off, and the high frequency signal cannot be cut off.

ＤＰＤＴではこのように、信号の伝播経路が一方向に限定されないため、使い方によって高周波歪み特性が大きく劣化してしまう問題があった。   In DPDT, since the signal propagation path is not limited to one direction as described above, there is a problem in that the high-frequency distortion characteristics are greatly deteriorated depending on the usage.

更に、交差部ＣＰ’では、ソース電極２３５（またはドレイン電極２３６）は、その下方のゲート電極２２１と、窒化膜を介して交差して延在している（後に詳述する）。つまり、ゲート電極２２１下方では空乏層によって基板を介して漏れる高周波信号は遮断できるが、基板の表面においてはソース電極２３５（またはドレイン電極２３６）を通過する高周波信号が窒化膜を介してゲート電極２２１に漏れ、これによっても２次高調波が悪化すると考えられる。   Further, at the intersection CP ′, the source electrode 235 (or the drain electrode 236) extends so as to intersect with the gate electrode 221 below the gate electrode 221 via a nitride film (described in detail later). That is, a high-frequency signal leaking through the substrate by the depletion layer can be blocked under the gate electrode 221, but a high-frequency signal passing through the source electrode 235 (or the drain electrode 236) on the surface of the substrate passes through the nitride film through the gate electrode 221. It is considered that the second harmonic is also deteriorated by this.

交差部ＣＰ’の面積を決定するゲート電極幅を変化させて２次高調波レベルを測定した結果によれば、ゲート電極２２１の幅が小さい方が２次高調波レベルが改善される。つまり、スイッチＭＭＩＣ全体として交差部ＣＰ’の面積を低減し、寄生容量を低下させることによって、２次高調波レベルを改善できる。   According to the result of measuring the second harmonic level by changing the width of the gate electrode that determines the area of the intersection CP ′, the second harmonic level is improved when the width of the gate electrode 221 is smaller. In other words, the second harmonic level can be improved by reducing the area of the intersection CP 'as a whole of the switch MMIC and reducing the parasitic capacitance.

しかしゲート電極幅が低減するとオフ時に基板に広がる空乏層幅も狭くなるため、基板内の信号の遮断効果も低減してしまう。   However, if the width of the gate electrode is reduced, the width of the depletion layer extending to the substrate at the time of off is also reduced, so that the signal blocking effect in the substrate is also reduced.

このように、従来の櫛状パターンのゲート電極構造ではパワー特性（高い最大入力電力を得られる特性）と高調波歪み特性を両立させるには限界があった。   As described above, the conventional comb-shaped gate electrode structure has a limit in achieving both power characteristics (characteristics capable of obtaining high maximum input power) and harmonic distortion characteristics.

本発明は上述した諸々の事情に鑑み成されたもので、化合物半導体基板と、該化合物半導体基板に設けられ、それぞれを直列に３段以上接続した第１スイッチング素子、第２スイッチング素子、第３スイッチング素子および第４スイッチング素子と、前記化合物半導体基板に設けられ、前記第１スイッチング素子及び第２スイッチング素子の一端のＦＥＴのソース電極またはドレイン電極が共通で接続する第１入力端子パッドと、前記化合物半導体基板に設けられ、前記第３スイッチング素子および第４スイッチング素子の一端のＦＥＴのソース電極またはドレイン電極が共通で接続する第２入力端子パッドと、前記化合物半導体基板に設けられ、前記第１スイッチング素子および前記第３スイッチング素子の他端のＦＥＴのドレイン電極またはソース電極が共通で接続する第１出力端子パッドと、前記化合物半導体基板に設けられ、前記第２スイッチング素子および前記第４スイッチング素子の他端のＦＥＴのドレイン電極またはソース電極が共通で接続する第２出力端子パッドと、前記化合物半導体基板に設けられ、いずれか２つの前記スイッチング素子のゲート電極と共通で接続する第１制御端子パッドおよび他の２つの前記スイッチング素子のゲート電極と共通で接続する第２制御端子パッドと、を有する化合物半導体スイッチ回路装置であって、前記ＦＥＴは、前記ゲート電極が前記ソース電極または前記ドレイン電極と交差する交差部を有するパターンに設けられた第１ＦＥＴと、前記ゲート電極が前記ソース電極および前記ドレイン電極と交差しないパターンに設けられた第２ＦＥＴを含み、前記スイッチング素子の両端に、前記パッドのそれぞれと前記交差部とを近接させて前記第１ＦＥＴを配置することにより解決するものである。   The present invention has been made in view of the various circumstances described above, and includes a compound semiconductor substrate, a first switching element, a second switching element, a third switching element provided on the compound semiconductor substrate, each of which is connected in three or more stages in series. A switching element and a fourth switching element; a first input terminal pad provided on the compound semiconductor substrate, to which a source electrode or a drain electrode of a FET at one end of the first switching element and the second switching element is commonly connected; A second input terminal pad provided on the compound semiconductor substrate, commonly connected to a source electrode or a drain electrode of the FET at one end of the third switching element and the fourth switching element; and provided on the compound semiconductor substrate; The drain electrode of the FET at the other end of the switching element and the third switching element Is provided on the compound semiconductor substrate with the first output terminal pad to which the source electrode is commonly connected, and the drain electrode or the source electrode of the FET at the other end of the second switching element and the fourth switching element is commonly connected. A second output terminal pad, a first control terminal pad provided on the compound semiconductor substrate and connected in common with the gate electrode of any two of the switching elements, and connected in common with the gate electrodes of the other two switching elements A compound semiconductor switch circuit device having a second control terminal pad, wherein the FET has a first FET provided in a pattern having an intersection where the gate electrode intersects the source electrode or the drain electrode; The gate electrode is provided in a pattern that does not intersect the source electrode and the drain electrode. It includes a first 2FET that, at both ends of the switching element, and solved by each and moved close to said intersection of said pad to place the second FET 41.

本発明に依れば、ゲート電極が櫛状パターンを有するＦＥＴ（第１ＦＥＴ）と曲折パターンを有するＦＥＴ（第２ＦＥＴ）とを多段接続したＦＥＴ群でスイッチング素子を構成し、更に第１ＦＥＴのゲート電極の配線部が各パッドと近接して（パッドの直近に）配置されるようにスイッチング素子の最上段と最下段に第１ＦＥＴを配置することにより、オフ側のスイッチング素子において高周波信号の漏れを防止することができ、高調波歪み特性を向上させることができる。   According to the present invention, a switching element is constituted by a FET group in which FETs having a gate electrode having a comb pattern (first FET) and a FET having a bent pattern (second FET) are connected in multiple stages, and the gate electrode of the first FET By placing the first FET at the top and bottom stages of the switching element so that the wiring part is placed close to each pad (closest to the pad), high-frequency signal leakage is prevented in the off-side switching element The harmonic distortion characteristics can be improved.

また、スイッチング素子を３段以上のＦＥＴの直列接続で構成し、最上段および最下段以外には第１ＦＥＴまたは第２ＦＥＴを配置することで、従来より少ない段数（多段接続数）で、中電力および大電力入力時にも線形性に優れ、高調波歪み特性も良好なスイッチ回路装置を実現できる。   In addition, the switching element is configured by series connection of three or more stages of FETs, and the first FET or the second FET is arranged in addition to the uppermost stage and the lowermost stage, so that the number of stages (multi-stage connection number) can be reduced and the medium power and A switch circuit device having excellent linearity and excellent harmonic distortion characteristics can be realized even when high power is input.

また、ＦＥＴの多段接続数の減少によりチップサイズを小さくすることができ、コストの低減および小型化パッケージへの搭載が可能となる。   Further, the chip size can be reduced by reducing the number of multi-stage FETs connected, so that the cost can be reduced and the device can be mounted in a miniaturized package.

更に、線形性と高調波歪み特性は、第１ＦＥＴと第２ＦＥＴの接続数、および直列接続の配置により所望の特性を適宜選択できる利点を有する。   Furthermore, the linearity and the harmonic distortion characteristics have an advantage that desired characteristics can be appropriately selected depending on the number of connections of the first FET and the second FET and the arrangement of the series connections.

図１から図７を参照し、本発明の実施の形態を詳細に説明する。   An embodiment of the present invention will be described in detail with reference to FIGS.

本実施形態の化合物半導体スイッチ回路装置は、化合物半導体基板と、スイッチング素子と、入力端子パッドと、出力端子パッドと、制御端子パッドと、４つのスイッチング素子とから構成され、スイッチング素子は、それぞれ異なるパターンのゲート電極を有する第１ＦＥＴおよび第２ＦＥＴが多段接続されたＦＥＴ群により構成される。   The compound semiconductor switch circuit device according to this embodiment includes a compound semiconductor substrate, a switching element, an input terminal pad, an output terminal pad, a control terminal pad, and four switching elements, and the switching elements are different from each other. The first FET and the second FET having the gate electrode of the pattern are constituted by a FET group in which multiple stages are connected.

本実施形態では化合物半導体スイッチ回路装置として、ＦＥＴを３段に直列接続した４つのスイッチング素子からなるＤＰＤＴ（DoubleSingle Pole Double Throw）スイッチＭＭＩＣ（monolithic microwave integrated circuits）（以下スイッチＭＭＩＣ）を例に説明する。   In this embodiment, as a compound semiconductor switch circuit device, a DPDT (Double Single Pole Double Throw) switch MMIC (monolithic microwave integrated circuits) (hereinafter referred to as switch MMIC) composed of four switching elements in which FETs are connected in series in three stages will be described as an example. .

図１は、スイッチＭＭＩＣの一例を示す回路図である。   FIG. 1 is a circuit diagram showing an example of the switch MMIC.

ＤＰＤＴは、例えばＣＤＭＡ携帯電話等に用いられるスイッチＭＭＩＣであり、第１〜第４スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、第１入力端子ＩＮ１、第２入力端子ＩＮ２と、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２とを有する。   The DPDT is a switch MMIC used for a CDMA mobile phone, for example, and includes first to fourth switching elements SW1, SW2, SW3, SW4, a first input terminal IN1, a second input terminal IN2, a first output terminal OUT1, And a second output terminal OUT2.

各スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、それぞれＦＥＴが３段直列に接続したＦＥＴ群である。第１および第４スイッチング素子ＳＷ１、ＳＷ４の一端のＦＥＴ（ここでは不図示）のソース（またはドレイン）は第１入力端子ＩＮ１に接続し、第２および第３スイッチング素子ＳＷ２、ＳＷ３の一端のＦＥＴのソース（またはドレイン）は第２入力端子ＩＮ２に接続する。   Each switching element SW1, SW2, SW3, SW4 is a group of FETs in which FETs are connected in series in three stages. The source (or drain) of the FET (not shown here) at one end of the first and fourth switching elements SW1, SW4 is connected to the first input terminal IN1, and the FET at one end of the second and third switching elements SW2, SW3. Is connected to the second input terminal IN2.

第１スイッチング素子ＳＷ１の他端のＦＥＴのドレイン（またはソース）は、第２スイッチング素子ＳＷ２の他端のＦＥＴのドレイン（またはソース）と接続し、第１出力端子ＯＵＴ１に接続する。   The drain (or source) of the FET at the other end of the first switching element SW1 is connected to the drain (or source) of the FET at the other end of the second switching element SW2, and is connected to the first output terminal OUT1.

また、第３スイッチング素子ＳＷ３の他端のＦＥＴのドレイン（またはソース）は、第４スイッチング素子ＳＷ４の他端のドレイン（またはソース）と接続し、第２出力端子ＯＵＴ２に接続する。尚、スイッチＭＭＩＣにおいては、ソースおよびドレインは等価である。従って以下の説明においてソース（ソース電極）とドレイン（ドレイン電極）はこれら入れ替えても同様である。   Further, the drain (or source) of the FET at the other end of the third switching element SW3 is connected to the drain (or source) at the other end of the fourth switching element SW4, and is connected to the second output terminal OUT2. In the switch MMIC, the source and drain are equivalent. Accordingly, in the following description, the source (source electrode) and the drain (drain electrode) are the same even if they are interchanged.

第１スイッチング素子ＳＷ１のＦＥＴ群のゲート電極と第３スイッチング素子ＳＷ３のＦＥＴ群のゲート電極は第１制御端子ＣＴＬ１に接続し、第２スイッチング素子ＳＷ２のＦＥＴ群のゲート電極と第４スイッチング素子ＳＷ４のＦＥＴ群のゲート電極は第２制御端子ＣＴＬ２に接続する。   The gate electrode of the FET group of the first switching element SW1 and the gate electrode of the FET group of the third switching element SW3 are connected to the first control terminal CTL1, and the gate electrode of the FET group of the second switching element SW2 and the fourth switching element SW4. The gate electrodes of the FET groups are connected to the second control terminal CTL2.

図１のＤＰＤＴスイッチＭＭＩＣの回路動作は以下のとおりである。第１制御端子ＣＴＬ１に３Ｖ、第２制御端子ＣＴＬ２に０Ｖが印加されると、第１スイッチング素子ＳＷ１および第３スイッチング素子ＳＷ３がオン状態となり、第２スイッチング素子ＳＷ２および第４スイッチング素子ＳＷ４がオフ状態となる。これにより、第１共通入力端子ＩＮ１−第１出力端子ＯＵＴ１間および第２共通入力端子ＩＮ２−第２出力端子ＯＵＴ２間が導通状態となりそれぞれ信号経路が形成される。   The circuit operation of the DPDT switch MMIC in FIG. 1 is as follows. When 3V is applied to the first control terminal CTL1 and 0V is applied to the second control terminal CTL2, the first switching element SW1 and the third switching element SW3 are turned on, and the second switching element SW2 and the fourth switching element SW4 are turned off. It becomes a state. As a result, the first common input terminal IN1 and the first output terminal OUT1 and the second common input terminal IN2 and the second output terminal OUT2 become conductive, and a signal path is formed.

一方、第１制御端子ＣＴＬ１に０Ｖ、第２制御端子ＣＴＬ２に３Ｖが印加されると、第１スイッチング素子ＳＷ１および第３スイッチング素子ＳＷ３がオフ状態となり、第２スイッチング素子ＳＷ２および第４スイッチング素子ＳＷ４がオン状態となる。これにより、第１共通入力端子ＩＮ１−第２出力端子ＯＵＴ２間および第２共通入力端子ＩＮ２−第１出力端子ＯＵＴ１間が導通状態となり、それぞれ信号経路が形成される。   On the other hand, when 0V is applied to the first control terminal CTL1 and 3V is applied to the second control terminal CTL2, the first switching element SW1 and the third switching element SW3 are turned off, and the second switching element SW2 and the fourth switching element SW4 are turned on. Is turned on. As a result, the first common input terminal IN1 and the second output terminal OUT2 and the second common input terminal IN2 and the first output terminal OUT1 become conductive, and a signal path is formed respectively.

図２は、上記のＤＰＤＴを化合物半導体基板の１チップに集積化した平面図である。回路を構成するそれぞれの素子のパターン配置は図１の回路図の配置とほぼ同様である。   FIG. 2 is a plan view in which the above-mentioned DPDT is integrated on one chip of a compound semiconductor substrate. The pattern arrangement of each element constituting the circuit is substantially the same as the arrangement of the circuit diagram of FIG.

スイッチＭＭＩＣは、化合物半導体基板１１にスイッチを行う第１スイッチング素子ＳＷ１、第２スイッチング素子ＳＷ２、第３スイッチング素子ＳＷ３、第４スイッチング素子ＳＷ４を配置する。   The switch MMIC includes a first switching element SW1, a second switching element SW2, a third switching element SW3, and a fourth switching element SW4 that perform switching on the compound semiconductor substrate 11.

第１〜第４スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、それぞれＦＥＴが３段直列に接続したＦＥＴ群である。例えば第１スイッチング素子ＳＷ１は、ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３が直列接続する。第２スイッチング素子ＳＷ２は、ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３が直列接続する。第３スイッチング素子ＳＷ３は、ＦＥＴ３−１、ＦＥＴ３−２、ＦＥＴ３−３が、第４スイッチング素子ＳＷ４は、ＦＥＴ４−１、ＦＥＴ４−２、ＦＥＴ４−３がそれぞれ直列接続する。   The first to fourth switching elements SW1, SW2, SW3, and SW4 are FET groups in which FETs are connected in series in three stages. For example, in the first switching element SW1, FET1-1, FET1-2, and FET1-3 are connected in series. In the second switching element SW2, FET2-1, FET2-2, and FET2-3 are connected in series. The third switching element SW3 is connected to FET3-1, FET3-2, and FET3-3, and the fourth switching element SW4 is connected to FET4-1, FET4-2, and FET4-3 in series.

それぞれのＦＥＴの動作領域１２は、ここでは、不純物領域であるチャネル領域１２ｃとチャネル領域表面に設けられた高濃度不純物領域のソース領域およびドレイン領域が配置される。動作領域１２はチャネル領域１２ｃと同じ範囲の領域である。ソース領域およびドレイン領域には短冊状のソース電極およびドレイン電極（不図示）が接続し、その上に櫛状パターンのソース電極３５およびドレイン電極３６がコンタクトする。また、ゲート電極２１ａ、２１ｂがチャネル領域１２ｃとコンタクトする。   In the operation region 12 of each FET, here, a channel region 12c which is an impurity region and a source region and a drain region of a high concentration impurity region provided on the surface of the channel region are arranged. The operation region 12 is a region in the same range as the channel region 12c. A strip-shaped source electrode and drain electrode (not shown) are connected to the source region and the drain region, and a comb-shaped pattern of the source electrode 35 and the drain electrode 36 are in contact therewith. Gate electrodes 21a and 21b are in contact with channel region 12c.

また第１入力端子ＩＮ１、第２入力端子ＩＮ２、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第１制御端子ＣＴＬ１、第２制御端子ＣＴＬ２にそれぞれ対応する第１入力端子パッドＩ１、第２入力端子パッドＩ２、第１出力端子パッドＯ１、第２出力端子パッドＯ２、第１制御端子パッドＣ１、第２制御端子パッドＣ２が基板の周辺に設けられている。   Also, a first input terminal pad I1, a second input corresponding to the first input terminal IN1, the second input terminal IN2, the first output terminal OUT1, the second output terminal OUT2, the first control terminal CTL1, and the second control terminal CTL2, respectively. A terminal pad I2, a first output terminal pad O1, a second output terminal pad O2, a first control terminal pad C1, and a second control terminal pad C2 are provided around the substrate.

第１スイッチング素子ＳＷ１、第３スイッチング素子ＳＷ３を構成するＦＥＴのゲート電極には不純物領域からなるコントロール抵抗ＣＲ１が接続し、第１制御端子パッドＣ１に接続する。第２スイッチング素子ＳＷ２、第４スイッチング素子ＳＷ４を構成するＦＥＴのゲート電極には不純物領域からなるコントロール抵抗ＣＲ２が接続し、第２制御端子パッドＣ２に接続する。   A control resistor CR1 made of an impurity region is connected to the gate electrodes of the FETs constituting the first switching element SW1 and the third switching element SW3, and is connected to the first control terminal pad C1. A control resistor CR2 made of an impurity region is connected to the gate electrodes of the FETs constituting the second switching element SW2 and the fourth switching element SW4, and is connected to the second control terminal pad C2.

コントロール抵抗ＣＲ１、ＣＲ２は、交流接地となる第１制御端子ＣＴＬ１、第２制御端子ＣＴＬ２の直流電位に対して、ゲートを介して高周波信号が漏出することを防止する目的で配置されている。コントロール抵抗ＣＲ１、ＣＲ２の抵抗値はそれぞれ５ＫΩ〜２０ＫΩ程度である。   The control resistors CR1 and CR2 are arranged for the purpose of preventing leakage of a high-frequency signal through the gate with respect to the DC potential of the first control terminal CTL1 and the second control terminal CTL2 that are AC grounded. The resistance values of the control resistors CR1 and CR2 are each about 5KΩ to 20KΩ.

図３は、図２の電極パターンを示す図であり、電極以外の構成を省略した概要図である。   FIG. 3 is a diagram illustrating the electrode pattern of FIG. 2, and is a schematic diagram in which configurations other than the electrodes are omitted.

図３を参照して、基板にオーミックに接続する第１層目の金属層はオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）であり、各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成する。尚オーミック金属層は、図２では、パッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０と重なるために図示されていない。第２層目金属層は各ＦＥＴのゲート電極２１ａ、２１ｂを形成するゲート金属層（例えばＰｔ／Ｍｏ）２０であり、第３層目の金属層は各ＦＥＴの接続およびパッドの形成を行うパッド金属層３０である。   Referring to FIG. 3, the first metal layer that is ohmically connected to the substrate is an ohmic metal layer (AuGe / Ni / Au), and the source electrode, the drain electrode, and the extraction electrodes at both ends of each resistor are provided. Form. The ohmic metal layer is not shown in FIG. 2 because it overlaps with the pad metal layer (Ti / Pt / Au) 30. The second metal layer is a gate metal layer (for example, Pt / Mo) 20 that forms the gate electrodes 21a and 21b of each FET, and the third metal layer is a pad for connecting each FET and forming a pad. This is the metal layer 30.

第１スイッチング素子ＳＷ１と第２スイッチング素子ＳＷ２、および第３スイッチング素子ＳＷ３と第４スイッチング素子ＳＷ４は、チップの中心線（不図示）に対して対称に配置されており、構成は同様であるので、以下第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２について説明する。   The first switching element SW1 and the second switching element SW2, and the third switching element SW3 and the fourth switching element SW4 are arranged symmetrically with respect to the center line (not shown) of the chip, and the configuration is the same. Hereinafter, the first switching element SW1 and the second switching element SW2 will be described.

第１スイッチング素子ＳＷ１は、３つのＦＥＴ（ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３）を直列に多段接続してなり、一端のＦＥＴ（ＦＥＴ１−１）が第４スイッチング素子ＳＷ４の一端のＦＥＴ（ＦＥＴ４−１）と共通で第１入力端子パッドＩ１に接続し、第１スイッチング素子ＳＷ１の他端のＦＥＴ（ＦＥＴ１−３）が第２スイッチング素子の他端のＦＥＴ（ＦＥＴ２−３）と共通で、第１出力端子パッドＯ１に接続する。   The first switching element SW1 is formed by connecting three FETs (FET1-1, FET1-2, FET1-3) in series in multiple stages, and one end FET (FET1-1) is one end FET of the fourth switching element SW4. In common with (FET4-1), it is connected to the first input terminal pad I1, and the FET (FET1-3) at the other end of the first switching element SW1 is common with the FET (FET2-3) at the other end of the second switching element. And connected to the first output terminal pad O1.

ＦＥＴ１−１は上側から伸びる櫛状パターンのパッド金属層３０により、第１入力端子パッドＩに接続されるソース電極３５が形成され、この下にオーミック金属層で形成される短冊状のソース電極が配置される。また下側から伸びる櫛状パターンのパッド金属層３０によりＦＥＴ１−１のドレイン電極３６が形成され、この下にオーミック金属層で形成される短冊状のドレイン電極が配置され、両電極は櫛歯をかみ合わせた形状に配置される。   In the FET 1-1, a source electrode 35 connected to the first input terminal pad I is formed by a pad metal layer 30 having a comb-like pattern extending from the upper side, and a strip-like source electrode formed by an ohmic metal layer is formed below the source electrode 35. Be placed. Further, a drain electrode 36 of the FET 1-1 is formed by a pad metal layer 30 having a comb pattern extending from the lower side, and a strip-shaped drain electrode formed by an ohmic metal layer is disposed below the drain electrode 36, and both electrodes have comb teeth. Arranged in a meshed shape.

櫛状パターンのソース電極３５およびドレイン電極３６の間には、ゲート金属層２０で形成された櫛状パターンのゲート電極２１ａがチャネル領域とショットキー接合を形成している。櫛状パターンのゲート電極２１ａは、ソース電極３５とドレイン電極３６の櫛歯の間で第１方向に延在するゲート櫛歯部２１１ａと、複数のゲート櫛歯部２１１ａの一端を束ねて第１方向と交差する方向（第２方向）に延在するゲート配線部２１２ａとからなる。   Between the comb-shaped source electrode 35 and the drain electrode 36, the comb-shaped gate electrode 21a formed of the gate metal layer 20 forms a Schottky junction with the channel region. The gate electrode 21a having a comb-like pattern is formed by bundling the gate comb teeth 211a extending in the first direction between the comb teeth of the source electrode 35 and the drain electrode 36, and one end of the plurality of gate comb teeth 211a. And a gate wiring portion 212a extending in a direction intersecting the direction (second direction).

ソース電極３５も、ゲート電極２１ａと同様にソース櫛歯部３５１とそれらを束ねるソース配線部３５２からなり、ドレイン電極もドレイン櫛歯部３６１とドレイン配線部３６２からなっている。   Similarly to the gate electrode 21 a, the source electrode 35 includes a source comb portion 351 and a source wiring portion 352 that bundles the source comb portions 351, and the drain electrode also includes a drain comb tooth portion 361 and a drain wiring portion 362.

ゲート配線部２１２ａは、交差部ＣＰにおいて、ソース櫛歯部３５１と窒化膜（不図示）を介して交差して延在する。ゲート電極２１ａは動作領域外でコントロール抵抗の取り出し電極に接続する（図２参照）。   The gate wiring portion 212a extends so as to cross the source comb tooth portion 351 and a nitride film (not shown) at the intersection portion CP. The gate electrode 21a is connected to the extraction electrode of the control resistor outside the operation region (see FIG. 2).

ＦＥＴ１−２は上側から伸びる櫛状パターンのパッド金属層３０によりソース電極３５が形成され、この下にオーミック金属層で形成される短冊状のソース電極が配置される。ソース電極３５はＦＥＴ１−１のドレイン電極３６と接続する。また下側から伸びる櫛状パターンのパッド金属層３０によりドレイン電極３６が形成され、この下にオーミック金属層で形成される短冊状のドレイン電極が配置される。   In the FET 1-2, a source electrode 35 is formed by a pad metal layer 30 having a comb pattern extending from the upper side, and a strip-shaped source electrode formed by an ohmic metal layer is disposed below the source electrode 35. The source electrode 35 is connected to the drain electrode 36 of the FET 1-1. A drain electrode 36 is formed by a pad metal layer 30 having a comb-like pattern extending from the lower side, and a strip-shaped drain electrode formed by an ohmic metal layer is disposed below the drain electrode 36.

両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２０で形成された曲折パターンのゲート電極２１ｂが配置されている。曲折パターンのゲート電極２１ｂは、ソース櫛歯部３５１の延在方向に沿った第１方向及び、ソース櫛歯部３５１の延在方向に交差する第２方向に延在する。つまり、１本のゲート電極２１ｂの一端がコントロール抵抗に接続し（図２参照）、他端まで連続して延在するいわゆるメアンダ形状となっている。   Both electrodes are arranged in a shape in which comb teeth are engaged, and a bent pattern gate electrode 21b formed of the gate metal layer 20 is arranged therebetween. The gate electrode 21b having a bent pattern extends in a first direction along the extending direction of the source comb tooth portion 351 and in a second direction intersecting the extending direction of the source comb tooth portion 351. That is, one end of one gate electrode 21b is connected to the control resistor (see FIG. 2), and has a so-called meander shape continuously extending to the other end.

ＦＥＴ１−３は上側から伸びる櫛状パターンのパッド金属層３０により、ＦＥＴ１−２のドレイン電極３６と接続するソース電極３５が形成され、この下にオーミック金属層で形成される短冊状のソース電極が配置される。また下側から伸びる櫛状パターンのパッド金属層３０により第１出力端子パッドＯ１に接続するドレイン電極３６が形成される。ドレイン電極３６の下にはオーミック金属層で形成される短冊状のドレイン電極が配置され、両電極は櫛歯をかみ合わせた形状に配置される。   In the FET 1-3, a source electrode 35 connected to the drain electrode 36 of the FET 1-2 is formed by the pad metal layer 30 having a comb-like pattern extending from the upper side, and a strip-shaped source electrode formed of an ohmic metal layer is formed below the source electrode 35. Be placed. A drain electrode 36 connected to the first output terminal pad O1 is formed by a pad metal layer 30 having a comb-like pattern extending from the lower side. Below the drain electrode 36, a strip-shaped drain electrode formed of an ohmic metal layer is arranged, and both electrodes are arranged in a shape in which comb teeth are engaged.

ソース電極３５およびドレイン電極３６の間には、ゲート金属層２０で形成された櫛状パターンのゲート電極２１ａが配置されている。ゲート電極２１ａのパターンは、ＦＥＴ１−１と同様であるが、ＦＥＴ１−３では、ドレイン櫛歯部３６１とゲート配線部２１２ａの交差部ＣＰが、第１出力端子パッドＯ１に近接して（第１出力端子パッドＯ１の直近に）配置される。   Between the source electrode 35 and the drain electrode 36, a gate electrode 21a having a comb-like pattern formed of the gate metal layer 20 is disposed. The pattern of the gate electrode 21a is the same as that of the FET 1-1. However, in the FET 1-3, the intersection CP of the drain comb-tooth portion 361 and the gate wiring portion 212a is close to the first output terminal pad O1 (first output). (In the immediate vicinity of the output terminal pad O1).

つまり、第１スイッチング素子ＳＷ１の最上段となるＦＥＴ１−１ではゲート配線２１２ａが、第１入力端子パッドＩに接続するソース配線部３５２と近接してこれと平行に配置される。そして最下段となるＦＥＴ１−３ではゲート配線２１２ａが、第１出力端子パッドＯ１に接続するドレイン配線部３６２と近接してこれと平行に配置される。   That is, in the FET 1-1 as the uppermost stage of the first switching element SW1, the gate wiring 212a is disposed close to and in parallel with the source wiring portion 352 connected to the first input terminal pad I. In the lowest FET 1-3, the gate wiring 212a is disposed close to and parallel to the drain wiring portion 362 connected to the first output terminal pad O1.

このように、第１スイッチング素子ＳＷ１は、両端（ＦＥＴ１−１とＦＥＴ１−３）に第１ＦＥＴが配置され、更にそれらのゲート電極２１ａの櫛歯部２１１ａが対向して配置される。   As described above, the first switching element SW1 includes the first FETs disposed at both ends (FET1-1 and FET1-3), and the comb tooth portions 211a of the gate electrodes 21a are disposed to face each other.

第２スイッチング素子ＳＷ２を構成する各ＦＥＴも第１スイッチング素子ＳＷ１と同様である。すなわち第２スイッチング素子ＳＷ２も３つのＦＥＴ（ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３）を直列に多段接続してなり、一端のＦＥＴ（ＦＥＴ２−１）が第３スイッチング素子ＳＷ３の一端のＦＥＴ（ＦＥＴ３−１）と共通で第２入力端子パッドＩ２に接続する。また第２スイッチング素子ＳＷ２の他端のＦＥＴ（ＦＥＴ２−３）が第１スイッチング素子の他端のＦＥＴ１−３と共通で、第１出力端子パッドＯ１に接続する。   Each FET constituting the second switching element SW2 is the same as the first switching element SW1. That is, the second switching element SW2 is also formed by connecting three FETs (FET2-1, FET2-2, FET2-3) in series in a multistage, and one end FET (FET2-1) is one end FET of the third switching element SW3. In common with (FET3-1), it is connected to the second input terminal pad I2. Further, the FET (FET2-3) at the other end of the second switching element SW2 is connected to the first output terminal pad O1 in common with the FET1-3 at the other end of the first switching element.

第２スイッチング素子ＳＷ２の一端のＦＥＴ（ＦＥＴ２−１）と他端のＦＥＴ（ＦＥＴ２−３）が櫛状パターンのゲート電極２１ａを有する第１ＦＥＴであり、中央の段のＦＥＴ（ＦＥＴ２−２）が曲折パターンのゲート電極２１ｂを有する第２ＦＥＴである。   The FET (FET2-1) at one end and the FET (FET2-3) at the other end of the second switching element SW2 are the first FETs having the comb-shaped gate electrodes 21a, and the FET (FET2-2) at the center stage is the first FET. This is a second FET having a gate electrode 21b having a bent pattern.

第２スイッチング素子ＳＷ２の一端のＦＥＴ２−１はゲート配線２１２ａが第２入力端子パッドＩ２と近接し、第２入力端子パッドＩ２に接続するソース配線部３５２に沿ってこれと平行に配置される。また第２スイッチング素子ＳＷ２の他端のＦＥＴ２−３はゲート配線２１２ａが第１出力端子パッドＯ１と近接し、第１出力端子パッドＯ１に接続するドレイン配線部３６２に沿ってこれと平行に配置される。そして、ＦＥＴ２−１とＦＥＴ２−３のゲート電極２１ａは櫛歯部２１１ａが対向して配置される。   The FET 2-1 at one end of the second switching element SW2 is disposed in parallel with the source wiring portion 352 connected to the second input terminal pad I2 in which the gate wiring 212a is close to the second input terminal pad I2. Further, the FET 2-3 at the other end of the second switching element SW2 is disposed in parallel with the drain wiring portion 362 connected to the first output terminal pad O1, with the gate wiring 212a being close to the first output terminal pad O1. The The gate electrodes 21 a of the FET 2-1 and the FET 2-3 are arranged so that the comb tooth portions 211 a face each other.

本実施形態では、ＤＰＤＴスイッチＭＭＩＣを構成するそれぞれのスイッチング素子（例えば第１スイッチング素子ＳＷ１）は複数（例えば３段）のＦＥＴを直列接続したＦＥＴ群である。そして、ＦＥＴ群は、異なるパターンのゲート電極２１ａ、２１ｂを有するＦＥＴを組み合わせて構成される。   In the present embodiment, each switching element (for example, the first switching element SW1) constituting the DPDT switch MMIC is an FET group in which a plurality of (for example, three stages) FETs are connected in series. The FET group is configured by combining FETs having gate electrodes 21a and 21b having different patterns.

具体的には、第１スイッチング素子ＳＷ１の両端となるＦＥＴ１−１、ＦＥＴ１−３としてゲート電極２１ａが櫛状パターンの第１ＦＥＴを配置し、ＦＥＴ１−２としてゲート電極２１ｂが曲折パターン（メアンダパターン）の第２ＦＥＴを配置している。   Specifically, the first FET having the comb-like pattern is arranged as the FET 1-1 and FET 1-3 serving as both ends of the first switching element SW1, and the gate electrode 21b is a bent pattern (a meander pattern) as the FET 1-2. The second FET is arranged.

第１ＦＥＴは、入力電力に対して挿入損失の劣化が少なく、すなわち線形性が良い反面、オフ側で使用する場合に高周波信号が漏れ易く、高調波歪み特性が良好ではない。   The first FET has little deterioration in insertion loss with respect to the input power, that is, it has good linearity. However, when used on the off side, the high frequency signal easily leaks and the harmonic distortion characteristic is not good.

そこで、本実施形態では、ＦＥＴ群の両端が第１ＦＥＴとなるように、第１ＦＥＴおよび第２ＦＥＴを組み合わせて多段接続し、両端の第１ＦＥＴのゲート電極を対向配置してスイッチング素子を構成する。これにより、線形性と高調波歪み特性のいずれも良好なスイッチング素子を提供できる。   Therefore, in the present embodiment, the switching elements are configured by combining the first FET and the second FET so that both ends of the FET group become the first FET and connecting them in multiple stages and arranging the gate electrodes of the first FETs at both ends to face each other. Thereby, it is possible to provide a switching element in which both linearity and harmonic distortion characteristics are good.

図４から図６を参照して説明する。図４および図６は、図３の概要図に対して信号の伝播経路を示した図であり、図５（Ａ）、（Ｂ）、（Ｃ）がそれぞれ図４のａ−ａ線、ｂ−ｂ線、ｃ−ｃ線の断面図である。   This will be described with reference to FIGS. 4 and 6 show signal propagation paths with respect to the schematic diagram of FIG. 3, and FIGS. 5A, 5B, and 5C show lines aa and b in FIG. 4, respectively. It is sectional drawing of a -b line and a cc line.

尚、ＦＥＴはＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＧａＡｓ ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：高電子移動度トランジスタ）のいずれでも良いが、ここでは主にＨＥＭＴに用いられる基板構造の場合を例に説明する。   The FET may be any of a MESFET (Metal Semiconductor Field Effect Transistor), a GaAs JFET (Junction FET), and a HEMT (High Electron Mobility Transistor). A case will be described as an example.

図４を参照して、例えば、第１スイッチング素子ＳＷ１、第３スイッチング素子ＳＷ３がオン側で、第２スイッチング素子ＳＷ２、第４スイッチング素子ＳＷ４がオフ側の場合、高周波信号は実線矢印のごとく、伝播する。   Referring to FIG. 4, for example, when the first switching element SW1 and the third switching element SW3 are on, and the second switching element SW2 and the fourth switching element SW4 are off, the high frequency signal is as indicated by a solid arrow. Propagate.

このとき第１入力端子パッドＩ１に連続するソース電極３５はオン側とオフ側のスイッチング素子（ＳＷ１、ＳＷ４）で共通であり、オフ側となるＦＥＴ４−１は、第１入力端子パッドＩ１から高周波信号が伝播するが、ゲート配線部２１２ａが第１入力端子パッドＩ１に近接して配置されることにより高周波信号を遮断することができる。   At this time, the source electrode 35 continuing to the first input terminal pad I1 is common to the on-side and off-side switching elements (SW1, SW4), and the off-side FET 4-1 has a high frequency from the first input terminal pad I1. Although the signal propagates, the high-frequency signal can be blocked by arranging the gate wiring portion 212a close to the first input terminal pad I1.

また、オフ側となり、第２入力端子パッドＩ２から高周波信号が伝播する第２スイッチング素子ＳＷ２の一端のＦＥＴ（ＦＥＴ２−１）においても、第２入力端子パッドＩ２に近接してゲート配線部２１２ａが配置されているため、ここを伝播してオフ側にもれる高周波信号を遮断できる。   Further, in the FET (FET2-1) at one end of the second switching element SW2 that is turned off and the high-frequency signal propagates from the second input terminal pad I2, the gate wiring portion 212a is adjacent to the second input terminal pad I2. Since it is arranged, a high-frequency signal that propagates here and leaks to the off side can be blocked.

図５（Ａ）を参照して、ＨＥＭＴの基板１１は、半絶縁性ＧａＡｓ基板１１１上にノンドープのバッファ層１１２と、ｎ＋型の電子供給層（例えばＡｌＧａＡｓ層）１１３、スペーサ層１１４、チャネル（電子走行）層（例えばノンドープＩｎＧａＡｓ層）１１５、スペーサ層１１６、ｎ＋型の電子供給層(例えばＡｌＧａＡｓ層)１１７、障壁層（例えばノンドープＡｌＧａＡｓ層）１１８、高濃度のｎ型のキャップ層（例えばＧａＡｓ層）１１９を順次積層してなる。   Referring to FIG. 5A, a HEMT substrate 11 includes a non-doped buffer layer 112, an n + -type electron supply layer (eg, an AlGaAs layer) 113, a spacer layer 114, a channel (on a semi-insulating GaAs substrate 111). Electron traveling) layer (for example, non-doped InGaAs layer) 115, spacer layer 116, n + type electron supply layer (for example, AlGaAs layer) 117, barrier layer (for example, non-doped AlGaAs layer) 118, high-concentration n-type cap layer (for example, GaAs) Layer) 119 are sequentially laminated.

障壁層１１８は所定の耐圧とピンチオフ電圧を確保し、キャップ層１１９には、ソース電極１５、ドレイン電極１６、または抵抗の取出し電極等の金属層が接続し、これにより、オーミック性を向上させている。   The barrier layer 118 ensures a predetermined breakdown voltage and pinch-off voltage, and the cap layer 119 is connected to a metal layer such as the source electrode 15, the drain electrode 16, or a resistance extraction electrode, thereby improving ohmic characteristics. Yes.

ＨＥＭＴでは、基板１１に不純物（例えばボロン：Ｂ）を高濃度に注入した絶縁化領域１００を所望のパターンで設けることにより、ｎ＋型キャップ層１１９またはそれより下層のｎ型の基板１１を互いに分離して、これらを不純物領域としている。   In the HEMT, an insulating region 100 in which an impurity (for example, boron: B) is implanted at a high concentration is provided in the substrate 11 in a desired pattern, thereby separating the n + -type cap layer 119 or the n-type substrate 11 below it from each other. These are used as impurity regions.

例えば、図２では点線で囲まれた内側にｎ＋型のキャップ層１１９またはｎ型の障壁層１１８が残存するように、それ以外の領域に絶縁化領域１００を形成している。これにより、キャップ層１１９が残存した領域は、例えば高濃度のｎ型（ｎ＋型）のソース領域、ドレイン領域となり、あるいはまた各電極パッド周辺やコントロール抵抗ＣＲ１、ＣＲ２などの高濃度（ｎ＋型）の不純物領域となる。各電極パッド周辺の高濃度の不純物領域はアイソレーション向上のために配置される。   For example, in FIG. 2, the insulating region 100 is formed in the other region so that the n + -type cap layer 119 or the n-type barrier layer 118 remains inside the region surrounded by the dotted line. Thereby, the regions where the cap layer 119 remains are, for example, high-concentration n-type (n + -type) source regions and drain regions, or high-concentration (n + -type) such as the periphery of each electrode pad and the control resistors CR1 and CR2. Impurity region. High-concentration impurity regions around each electrode pad are arranged to improve isolation.

また、ゲート電極２１ａ、２１ｂが配置されるチャネル領域１２ｃでは、キャップ層１１９も除去され、ｎ型の障壁層１１８が露出した比較的低濃度のｎ型不純物領域となっている。   Further, in the channel region 12c in which the gate electrodes 21a and 21b are arranged, the cap layer 119 is also removed to form a relatively low concentration n-type impurity region in which the n-type barrier layer 118 is exposed.

例えば、図４に示す信号経路の場合、第４スイッチング素子ＳＷ４のＦＥＴ４−１では、ゲート配線部２１２ａの下方の基板１１内に十分な空乏層８０が広がる。これにより、基板１１を介して伝播する高周波信号を遮断することができる。   For example, in the case of the signal path shown in FIG. 4, in the FET 4-1 of the fourth switching element SW 4, the sufficient depletion layer 80 extends in the substrate 11 below the gate wiring portion 212 a. Thereby, the high frequency signal which propagates through the board | substrate 11 can be interrupted | blocked.

同様に、丸印で示した領域にはいずれもパッド電極に近接してゲート配線部２１２ａが配置されるため、第２スイッチング素子ＳＷ２の一端のＦＥＴ２−１に第２入力端子パッドＩ２から漏れる信号、第２スイッチング素子ＳＷ２の他端のＦＥＴ２−３に第１スイッチング素子ＳＷ１から漏れる信号、第４スイッチング素子ＳＷ４の他端のＦＥＴ４−３に第３スイッチング素子ＳＷ３から漏れる信号を、それぞれ遮断することができる。   Similarly, since the gate wiring portion 212a is disposed in the vicinity of the pad electrode in each of the regions indicated by circles, a signal leaking from the second input terminal pad I2 to the FET 2-1 at one end of the second switching element SW2. The signal leaking from the first switching element SW1 to the FET 2-3 at the other end of the second switching element SW2 and the signal leaking from the third switching element SW3 to the FET 4-3 at the other end of the fourth switching element SW4 are blocked. Can do.

これに対して、図５（Ｂ）の如く、ゲート櫛歯部２１１ａの先端部分では、近接するソース電極３５とドレイン電極３６間には、ゲート電極２１ａが配置されず、オフ時にＧａＡｓ基板１１内に空乏層が広がらない。また絶縁化領域１００は、イオン注入にて形成しているため不純物濃度勾配があり、特にＨＥＭＴではダブルへテロ構造のため、完全にチャネルを絶縁できない。   On the other hand, as shown in FIG. 5B, the gate electrode 21a is not disposed between the adjacent source electrode 35 and drain electrode 36 at the tip portion of the gate comb-tooth portion 211a, and the GaAs substrate 11 is turned off at the time of OFF. The depletion layer does not spread. Further, since the insulating region 100 is formed by ion implantation, there is an impurity concentration gradient. In particular, in the HEMT, the channel cannot be completely insulated due to the double hetero structure.

従って、図８に示す従来構造では、オフ側ＦＥＴに対してゲート櫛歯部の先端方向から侵入した高周波信号を遮断することができない問題があった。しかし本実施形態では、全てのパッドに近接してゲート配線部２１２ａを配置することにより、各パッドからオフ側のＦＥＴに伝播した高周波信号を、いずれもパッドの直近で、ゲート配線部２１２ａ下方に広がる空乏層によって遮断することができる。   Therefore, the conventional structure shown in FIG. 8 has a problem that it is impossible to block a high-frequency signal that has entered the off-side FET from the tip direction of the gate comb-tooth portion. However, in the present embodiment, by arranging the gate wiring portion 212a close to all the pads, any high-frequency signal propagated from each pad to the off-side FET is directly below the pad and below the gate wiring portion 212a. Can be blocked by a spreading depletion layer.

スイッチ回路装置の内部に伝播した高周波信号が漏れると、その分損失が発生する。本実施形態によれば、スイッチ回路装置の内部に伝播する以前に高周波信号の漏れを防ぐことができるので損失も減少させることができる。   If a high-frequency signal propagated inside the switch circuit device leaks, a corresponding loss occurs. According to the present embodiment, it is possible to prevent leakage of high-frequency signals before propagating to the inside of the switch circuit device, so that loss can be reduced.

図６は、第２スイッチング素子ＳＷ２と第４スイッチング素子ＳＷ４がオン側で、第１および第３スイッチング素子ＳＷ１、ＳＷ３がオフ側の場合である。   FIG. 6 shows a case where the second switching element SW2 and the fourth switching element SW4 are on, and the first and third switching elements SW1, SW3 are off.

この場合実線矢印の如く信号経路が形成される。この場合であっても、オフ側の第１および第３スイッチング素子ＳＷ１、ＳＷ３では、各パッドに近接して配置されたゲート配線部２１２ａ（丸印）によって、基板に広がる空乏層により高周波信号が遮断され、オフ側のスイッチング素子への高周波信号の漏れを防止できる。   In this case, a signal path is formed as indicated by a solid arrow. Even in this case, in the first and third switching elements SW1 and SW3 on the off side, the high-frequency signal is generated by the depletion layer spreading on the substrate by the gate wiring portion 212a (circle) arranged close to each pad. The high frequency signal is prevented from leaking to the off-side switching element.

このように本実施形態では、ＤＰＤＴの如く高周波信号の伝播方向が変化する場合であっても、いずれの信号経路においても、ドレイン電極−ソース電極間にゲート電極が配置され、且つそれぞれの電極パッドに近接してゲート配線部２１２ａがソース電極３５とドレイン電極３６間に配置される構成となる。従って、いずれの信号経路であってもオフ側のスイッチング素子へ高周波信号が漏れることを防止でき、線形性が良好な櫛状パターンのゲート電極構造を採用した場合であっても、高調波特性の劣化を防止することができる。   As described above, in this embodiment, even when the propagation direction of the high-frequency signal changes as in DPDT, the gate electrode is arranged between the drain electrode and the source electrode in each signal path, and each electrode pad is arranged. The gate wiring portion 212a is disposed between the source electrode 35 and the drain electrode 36 in the vicinity of the gate electrode portion 212a. Therefore, high-frequency signals can be prevented from leaking to the off-side switching element in any signal path, and even when a comb-shaped gate electrode structure with good linearity is adopted, the harmonic characteristics Can be prevented.

ところで図５（Ｃ）の如く、オフ側のＦＥＴの交差部ＣＰ（図４参照）では、ソース電極３５（またはドレイン電極３６）が、チャネル領域１２ｃ上に設けられた１層目のソース電極１５（またはドレイン電極）と接続すべく、ゲート配線部２１２ａ上に窒化膜６０を介して延在している。つまり、ゲート配線部２１２ａ下方では基板１１に広がる空乏層８０によって、基板１１を介して漏れる高周波信号は遮断できるが、基板１１の表面で、ソース電極３５（またはドレイン電極３６）を通過する高周波信号が窒化膜６０を介してゲート配線部２１２ａに漏れ、これによっても２次高調波が悪化すると考えられる。   Incidentally, as shown in FIG. 5C, at the intersection CP (see FIG. 4) of the off-side FET, the source electrode 15 (or the drain electrode 36) is the first source electrode 15 provided on the channel region 12c. In order to connect to (or the drain electrode), it extends through the nitride film 60 on the gate wiring portion 212a. In other words, the high-frequency signal leaking through the substrate 11 can be blocked by the depletion layer 80 spreading on the substrate 11 below the gate wiring portion 212a, but the high-frequency signal passing through the source electrode 35 (or the drain electrode 36) on the surface of the substrate 11. Leaks to the gate wiring portion 212a through the nitride film 60, and it is considered that the second harmonic is also deteriorated.

既述の如く、交差部ＣＰの面積を決定するゲート配線部２１２ａのゲート電極幅ｄｇ幅が小さい方が２次高調波レベルが改善される。つまり、スイッチＭＭＩＣ全体として交差部ＣＰの面積を低減し、寄生容量を低下させることによって、２次高調波レベルを改善できる。   As described above, the second harmonic level is improved when the gate electrode width dg of the gate wiring portion 212a that determines the area of the intersection CP is smaller. In other words, the second harmonic level can be improved by reducing the area of the intersection CP and reducing the parasitic capacitance of the entire switch MMIC.

しかしゲート電極幅ｄｇが低減するとオフ時に基板１１に広がる空乏層８０幅も狭くなるため、基板１１内の信号の遮断効果も低減してしまう。   However, if the gate electrode width dg is reduced, the width of the depletion layer 80 extending to the substrate 11 at the time of OFF is also narrowed, so that the signal blocking effect in the substrate 11 is also reduced.

そこで、スイッチング素子の両端以外の段のＦＥＴに、第２ＦＥＴを配置する。第２ＦＥＴは、曲折パターンのゲート電極２１ｂを有し、ソース電極３５およびドレイン電極３６にゲート電極２１ｂとの交差部が存在しない（図２参照）。このため、オフ側で使用する場合に高周波信号が漏れにくく、高調波歪み特性が良好である。   Therefore, the second FET is disposed in the FET at a stage other than both ends of the switching element. The second FET has a gate electrode 21b having a bent pattern, and the source electrode 35 and the drain electrode 36 do not have an intersection with the gate electrode 21b (see FIG. 2). For this reason, when used on the off side, high-frequency signals hardly leak and the harmonic distortion characteristics are good.

また、曲折したパターンによって、チャネル領域１２ｃ内のいずれの領域においてもソース電極３５とドレイン電極３６間にはゲート電極２１ｂが配置されている。従って、図４（Ａ）の断面図と同様にオフ時には基板１１に空乏層８０が十分に広がり、基板１１を介して漏れる高周波信号を防止できる。   Further, the gate electrode 21b is arranged between the source electrode 35 and the drain electrode 36 in any region in the channel region 12c due to the bent pattern. Therefore, as in the cross-sectional view of FIG. 4A, the depletion layer 80 sufficiently spreads on the substrate 11 when off, and high-frequency signals leaking through the substrate 11 can be prevented.

このように、本実施形態では、スイッチング素子の両端に第１ＦＥＴを配置し、更にこれらのゲート電極２１ａを対向させ、スイッチング素子の両端以外に第１ＦＥＴまたは第２ＦＥＴを配置した多段接続によってスイッチング素子を構成することにより、線形性と高調波歪み特性のいずれも良好なスイッチング素子を提供できる。   As described above, in this embodiment, the first FET is arranged at both ends of the switching element, the gate electrodes 21a are opposed to each other, and the switching element is arranged by multistage connection in which the first FET or the second FET is arranged at both ends of the switching element. By configuring, it is possible to provide a switching element that is excellent in both linearity and harmonic distortion characteristics.

これにより、多段接続数を低減して最大入力電力を向上させることができるため、チップサイズを小型化でき、コスト低減および小型パッケージへの搭載が可能になる。   Thereby, since the maximum input power can be improved by reducing the number of multi-stage connections, the chip size can be reduced, and the cost can be reduced and mounting in a small package becomes possible.

図２では、スイッチング素子の１段目（ＦＥＴ１−１）と３段目（ＦＥＴ１−３）に櫛状パターンの第１ＦＥＴを採用し、２段目（ＦＥＴ１−２）に曲折パターンの第２ＦＥＴを採用した場合を例に示した。スイッチング素子の多段接続数は図示したものに限らず、３段接続以上の多段接続であっても同様に実施できる。そして３段以上の多段接続の場合にも、両端以外のＦＥＴについては第１ＦＥＴおよび第２ＦＥＴを適宜組み合わせることができる。   In FIG. 2, a first FET having a comb-like pattern is employed in the first stage (FET1-1) and the third stage (FET1-3) of the switching element, and a second FET having a bent pattern is employed in the second stage (FET1-2). The case where it was adopted is shown as an example. The number of multi-stage connections of the switching elements is not limited to that shown in the figure, and the same can be implemented with multi-stage connections of three or more stages. Even in the case of multistage connection of three or more stages, the first FET and the second FET can be appropriately combined for the FETs other than both ends.

つまり、線形性と高調波歪み特性は、第１ＦＥＴおよび第２ＦＥＴの組み合わせによって適宜選択が可能であるので、線形性をより高めるには第１ＦＥＴの接続数を多くし、高調波歪み特性を良好にするには第２ＦＥＴの接続数を増加させればよい。   In other words, the linearity and the harmonic distortion characteristics can be appropriately selected depending on the combination of the first FET and the second FET. Therefore, in order to further improve the linearity, the number of connections of the first FET is increased and the harmonic distortion characteristics are improved. For this purpose, the number of connected second FETs may be increased.

図７には、これらの組み合わせの一例を示す。尚、図７は例えば第１スイッチング素子ＳＷ１の第１ＦＥＴ５１、第２ＦＥＴ５２接続例を示すものであり、ゲート電極２１ａ、２１ｂのパターンの概略を示す平面図である。ＤＰＤＴスイッチＭＭＩＣは、図５に示したスイッチング素子を４つ接続して（図１、図２）構成される。   FIG. 7 shows an example of these combinations. FIG. 7 shows a connection example of the first FET 51 and the second FET 52 of the first switching element SW1, for example, and is a plan view schematically showing the pattern of the gate electrodes 21a and 21b. The DPDT switch MMIC is configured by connecting four switching elements shown in FIG. 5 (FIGS. 1 and 2).

第１スイッチング素子ＳＷ１のＦＥＴの多段接続数が４段の場合には、両端に第１ＦＥＴ５１をゲート電極２１ａが対向するように配置し、それ以外の段（２段目および３段目）のＦＥＴに第１ＦＥＴ５１と第２ＦＥＴ５２を組み合わせることができる。   When the number of FETs connected to the first switching element SW1 is four, the first FETs 51 are arranged at both ends so that the gate electrodes 21a face each other, and the FETs in the other stages (second stage and third stage) Further, the first FET 51 and the second FET 52 can be combined.

尚、ゲート配線部２１２ａはその幅ｄｇ１が広い方が、オフ時に基板内に十分な空乏層を広げることができる。従って、本実施形態では、ゲート電極２１ａのゲート配線部２１２ａはその幅ｄｇ１を例えば３〜５μｍ程度とし、ゲート櫛歯部２１１ａの幅ｄｇ２は０．４μｍ程度とする。曲折パターンのゲート電極２１ｂの幅ｄｇ３も０．４μｍ程度である。   The gate wiring portion 212a having a wider width dg1 can spread a sufficient depletion layer in the substrate when it is off. Therefore, in the present embodiment, the gate wiring portion 212a of the gate electrode 21a has a width dg1 of about 3 to 5 μm, for example, and the gate comb portion 211a has a width dg2 of about 0.4 μm. The width dg3 of the gate electrode 21b in the bent pattern is also about 0.4 μm.

ゲート配線部２１２ａの幅ｄｇ１が広すぎると、基板表面においてソース電極３５およびドレイン電極３６との交差部ＣＰの面積も大きくなり、ゲート電極２１ａと、これと交差するソース電極３５およびドレイン電極３６間の窒化膜（図５（Ｃ）参照）を介してゲート電極２１ａに漏れる信号も発生する。   If the width dg1 of the gate wiring portion 212a is too wide, the area of the intersection CP between the source electrode 35 and the drain electrode 36 on the substrate surface also increases, and the gate electrode 21a and the gap between the source electrode 35 and the drain electrode 36 intersecting with this. A signal leaking to the gate electrode 21a is also generated through the nitride film (see FIG. 5C).

しかし、本実施形態では、櫛状パターンの第１ＦＥＴ５１に組み合わせて、高周波信号の漏れにくい曲折パターンの第２ＦＥＴ５２を配置するため、例えば第１出力端子ＯＵＴ１に漏れる高周波信号を防止することができる。   However, in the present embodiment, the second FET 52 having a bent pattern that hardly leaks high-frequency signals is arranged in combination with the first FET 51 having a comb-like pattern, so that, for example, a high-frequency signal leaking to the first output terminal OUT1 can be prevented.

尚多段接続数は、５段以上であっても同様に実施できる。更に、第１ＦＥＴのゲート櫛歯部はその先端が、隣り合うソース電極またはドレイン電極方向に曲折していてもよい。   It should be noted that the number of multistage connections can be similarly implemented even when the number of stages is five or more. Furthermore, the tip of the gate comb tooth portion of the first FET may be bent in the direction of the adjacent source electrode or drain electrode.

また本実施形態では、ＨＥＭＴに採用される基板１１を例に説明したが、各半導体層は上記の例に限らない。さらにＧａＡｓ基板にｎ型不純物の注入などによって不純物領域を設けた化合物半導体基板であっても同様に実施できる。   In the present embodiment, the substrate 11 employed in the HEMT has been described as an example, but each semiconductor layer is not limited to the above example. Further, a compound semiconductor substrate in which an impurity region is provided in the GaAs substrate by n-type impurity implantation or the like can be similarly applied.

本発明を説明するための回路図である。It is a circuit diagram for demonstrating this invention. 本発明を説明するための平面図である。It is a top view for demonstrating this invention. 本発明を説明するための平面図である。It is a top view for demonstrating this invention. 本発明を説明するための平面図である。It is a top view for demonstrating this invention. 本発明を説明するための断面図である。It is sectional drawing for demonstrating this invention. 本発明を説明するための平面図である。It is a top view for demonstrating this invention. 本発明を説明するための平面図である。It is a top view for demonstrating this invention. 従来技術を説明する平面図である。It is a top view explaining a prior art. 従来技術を説明する平面図である。It is a top view explaining a prior art. 従来技術を説明する平面図である。It is a top view explaining a prior art.

符号の説明Explanation of symbols

１１ 化合物半導体基板
１２ 動作領域
１２ｃ チャネル領域
２０ ゲート金属層
２１ ゲート電極
２１ａ ゲート電極（櫛状パターン）
２１１ａ ゲート櫛歯部
２１２ａ ゲート配線部
２１ｂ ゲート電極（曲折パターン）
３０ パッド金属層
３５ ソース電極
３６ ドレイン電極
５１ 第１ＦＥＴ
５２ 第２ＦＥＴ
２２１ ゲート電極
２３５ ソース電極
２３６ ドレイン電極
ＩＮ１ 第１入力端子
ＩＮ２ 第２入力端子
ＣＴＬ１ 第１制御端子
ＣＴＬ２ 第２制御端子
ＯＵＴ１ 第１出力端子
ＯＵＴ２ 第２出力端子
Ｉ１ 第１入力端子パッド
Ｉ２ 第２入力端子パッド
Ｃ１ 第１制御端子パッド
Ｃ２ 第２制御端子パッド
Ｏ１ 第１出力端子パッド
Ｏ２ 第２出力端子パッド
ＣＲ１、ＣＲ２ コントロール抵抗
ＳＷ１ 第１スイッチング素子
ＳＷ２ 第２スイッチング素子
ＳＷ３ 第３スイッチング素子
ＳＷ４ 第４スイッチング素子
ＣＰ、ＣＰ’ 交差部
Ｇ ゲート
Ｓ ソース
Ｄ ドレイン 11 Compound Semiconductor Substrate 12 Operating Region 12c Channel Region 20 Gate Metal Layer 21 Gate Electrode 21a Gate Electrode (Comb Pattern)
211a Gate comb portion 212a Gate wiring portion 21b Gate electrode (bent pattern)
30 pad metal layer 35 source electrode 36 drain electrode 51 first FET
52 Second FET
221 gate electrode 235 source electrode 236 drain electrode IN1 first input terminal IN2 second input terminal CTL1 first control terminal CTL2 second control terminal OUT1 first output terminal OUT2 second output terminal I1 first input terminal pad I2 second input terminal Pad C1 First control terminal pad C2 Second control terminal pad O1 First output terminal pad O2 Second output terminal pad CR1, CR2 Control resistor SW1 First switching element SW2 Second switching element SW3 Third switching element SW4 Fourth switching element CP, CP 'intersection G gate S source D drain

Claims (7)

化合物半導体基板と、
該化合物半導体基板に設けられ、それぞれを直列に３段以上接続した第１スイッチング素子、第２スイッチング素子、第３スイッチング素子および第４スイッチング素子と、
前記化合物半導体基板に設けられ、前記第１スイッチング素子及び第２スイッチング素子の一端のＦＥＴのソース電極またはドレイン電極が共通で接続する第１入力端子パッドと、
前記化合物半導体基板に設けられ、前記第３スイッチング素子および第４スイッチング素子の一端のＦＥＴのソース電極またはドレイン電極が共通で接続する第２入力端子パッドと、
前記化合物半導体基板に設けられ、前記第１スイッチング素子および前記第３スイッチング素子の他端のＦＥＴのドレイン電極またはソース電極が共通で接続する第１出力端子パッドと、
前記化合物半導体基板に設けられ、前記第２スイッチング素子および前記第４スイッチング素子の他端のＦＥＴのドレイン電極またはソース電極が共通で接続する第２出力端子パッドと、
前記化合物半導体基板に設けられ、いずれか２つの前記スイッチング素子のゲート電極と共通で接続する第１制御端子パッドおよび他の２つの前記スイッチング素子のゲート電極と共通で接続する第２制御端子パッドと、を有する化合物半導体スイッチ回路装置であって、
前記ＦＥＴは、前記ゲート電極が前記ソース電極または前記ドレイン電極と交差する交差部を有するパターンに設けられた第１ＦＥＴと、前記ゲート電極が前記ソース電極および前記ドレイン電極と交差しないパターンに設けられた第２ＦＥＴを含み、
前記スイッチング素子の両端に、前記パッドのそれぞれと前記交差部とを近接させて前記第１ＦＥＴを配置することを特徴とする化合物半導体スイッチ回路装置。 A compound semiconductor substrate;
A first switching element, a second switching element, a third switching element and a fourth switching element provided on the compound semiconductor substrate, each of which is connected in three or more stages in series;
A first input terminal pad provided on the compound semiconductor substrate, to which a source electrode or a drain electrode of the FET at one end of the first switching element and the second switching element is connected in common;
A second input terminal pad provided on the compound semiconductor substrate, to which a source electrode or a drain electrode of the FET at one end of the third switching element and the fourth switching element is connected in common;
A first output terminal pad provided on the compound semiconductor substrate, to which a drain electrode or a source electrode of the FET at the other end of the first switching element and the third switching element is connected in common;
A second output terminal pad provided on the compound semiconductor substrate and connected in common to the drain electrode or source electrode of the FET at the other end of the second switching element and the fourth switching element;
A first control terminal pad provided on the compound semiconductor substrate and connected in common with the gate electrode of any two of the switching elements; and a second control terminal pad connected in common with the gate electrodes of the other two switching elements; A compound semiconductor switch circuit device comprising:
The FET is provided in a pattern in which the gate electrode does not intersect the source electrode and the drain electrode, and the first FET provided in a pattern having an intersection that intersects the source electrode or the drain electrode. Including a second FET,
The compound semiconductor switch circuit device, wherein the first FET is disposed at both ends of the switching element so that each of the pads and the intersecting portion are close to each other. 前記第１ＦＥＴの前記ゲート電極は第１方向に延在する櫛歯部と該櫛歯部の一端を束ねて第２方向に延在する配線部とからなる櫛状パターンであり、該配線部の一部が前記ソース電極またはドレイン電極と交差することを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。   The gate electrode of the first FET is a comb-like pattern including a comb tooth portion extending in a first direction and a wiring portion extending in the second direction by binding one end of the comb tooth portion. 2. The compound semiconductor switch circuit device according to claim 1, wherein a part thereof intersects with the source electrode or the drain electrode. 前記スイッチング素子の両端の第１ＦＥＴは、前記ゲート電極の櫛歯部が対向して配置されることを特徴とする請求項２に記載の化合物半導体スイッチ回路装置。   3. The compound semiconductor switch circuit device according to claim 2, wherein the first FETs at both ends of the switching element are arranged so that comb-tooth portions of the gate electrode are opposed to each other. 前記第２ＦＥＴの前記ゲート電極は第１方向及び第２方向に連続して延在する曲折パターンであることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。   2. The compound semiconductor switch circuit device according to claim 1, wherein the gate electrode of the second FET has a bent pattern extending continuously in a first direction and a second direction. 前記ソース電極および前記ドレイン電極は、第１方向に延在する櫛歯部を有する櫛状パターンであり、前記第１方向に延在する前記ゲート電極に沿って配置されることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。   The source electrode and the drain electrode have a comb-like pattern having comb teeth extending in a first direction, and are arranged along the gate electrode extending in the first direction. Item 2. The compound semiconductor switch circuit device according to Item 1. それぞれの前記スイッチング素子の最上段および最下段に前記第１ＦＥＴを配置し、他の段に前記第１ＦＥＴまたは前記第２ＦＥＴを配置することを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。   2. The compound semiconductor switch circuit device according to claim 1, wherein the first FET is arranged at the uppermost stage and the lowermost stage of each of the switching elements, and the first FET or the second FET is arranged at the other stage. 前記入力端子パッドと前記出力端子パッド間に高周波アナログ信号が伝搬することを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。   2. The compound semiconductor switch circuit device according to claim 1, wherein a high-frequency analog signal propagates between the input terminal pad and the output terminal pad.
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