JP2009212438A - Semiconductor device, and method of manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To obtain a cheap semiconductor device having a dielectric isolating structure, without using any SOI wafer. <P>SOLUTION: A method includes: a step of forming a surface electrodes 17, re-wirings 19, and posts 21 on the surface of a semiconductor wafer (a semiconductor substrate 12) having a plurality of formed semiconductor elements to seal them with a front-side sealing resin 20; a step of polishing the backside of the wafer to thin the wafer; a step of forming isolation trenches which pass through the wafer from the backside exposed by polishing to reach inter-insulation films 16 present on the surface of the wafer; a step of laminating an insulation film 14 on the backside of the wafer to fill the isolating trenches with isolating insulation films 15; a step of covering the surface exposed by polishing, with the backside insulation film 14 to form a dielectric isolating structure; and a step of dividing the wafer into a plurality of chips. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

この発明は、半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof.

従来、半導体集積回路において、個々の半導体素子を絶縁層によって電気的に分離する誘電体分離構造が公知である。ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いた誘電体分離構造の半導体装置は、接合分離構造のＰＮ接合部におけるリーク電流の問題や寄生バイポーラ素子などの問題を回避することができるので、高速化や高集積化を図るのに有効である。また、誘電体分離構造の半導体装置は、プラズマディスプレイ等のフラットパネルディスプレイ用や車載用の半導体装置として、高耐圧半導体素子と低耐圧制御回路が１チップに集積された半導体装置にも多く採用されている。   2. Description of the Related Art Conventionally, in a semiconductor integrated circuit, a dielectric isolation structure that electrically isolates individual semiconductor elements by an insulating layer is known. A semiconductor device having a dielectric isolation structure using an SOI (Silicon On Insulator) substrate can avoid problems such as leakage current and parasitic bipolar elements at the PN junction portion of the junction isolation structure. This is effective for integration. Further, a semiconductor device having a dielectric isolation structure is often used in a semiconductor device in which a high voltage semiconductor element and a low voltage control circuit are integrated on a single chip as a flat panel display such as a plasma display or a vehicle-mounted semiconductor device. ing.

一方、半導体パッケージに関しては、ウエハレベルＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）技術が実用化されている。この技術によれば、樹脂封止までの各種工程をウエハの段階で行った後、ダイシングにより個々のチップに分割することによって、チップとほぼ同じ大きさの半導体装置が得られる。図１６に、ＳＯＩ基板を用いてウエハレベルＣＳＰ技術を適用した従来の半導体装置の構成を示す。図１６に示すように、ＳＯＩ基板１は、支持基板２、埋め込み酸化膜３およびシリコン層４からなる。シリコン層４は、絶縁膜５が充填された分離溝６により複数の素子形成領域７に分割されている。素子形成領域７は、埋め込み酸化膜３および絶縁膜５により互いに絶縁分離されている。   On the other hand, for semiconductor packages, wafer level CSP (Chip Size Package) technology has been put into practical use. According to this technique, various processes up to resin sealing are performed at the wafer stage, and then divided into individual chips by dicing, thereby obtaining a semiconductor device having approximately the same size as the chip. FIG. 16 shows a configuration of a conventional semiconductor device to which a wafer level CSP technology is applied using an SOI substrate. As shown in FIG. 16, the SOI substrate 1 includes a support substrate 2, a buried oxide film 3, and a silicon layer 4. The silicon layer 4 is divided into a plurality of element formation regions 7 by isolation grooves 6 filled with an insulating film 5. The element formation region 7 is insulated and isolated from each other by the buried oxide film 3 and the insulating film 5.

ところで、表面に複数のチップ領域とチップ領域間の境界領域とを有する半導体ウエハのチップ領域上に突起電極を形成する工程と、半導体ウエハ表面と突起電極とを覆うように表面側保護部材を形成する工程と、境界領域に対応する半導体ウエハを除去し、表面側保護部材を露出させる溝部を形成する工程と、溝部を充填しかつ半導体ウエハの裏面を被覆する裏面側保護部材を形成する工程と、表面側保護部材と溝部に充填された裏面側保護部材とが切断面に残るように、溝部の幅よりも細い幅で半導体ウエハを境界領域で分割する工程と、を具備することを特徴とする半導体装置の製造方法が提案されている。この提案では、裏面側保護部材として、ポリイミドやエポキシ等の樹脂が用いられている（例えば、特許文献１参照。）。   By the way, a step of forming a protruding electrode on a chip region of a semiconductor wafer having a plurality of chip regions and a boundary region between the chip regions on the surface, and forming a surface side protection member so as to cover the semiconductor wafer surface and the protruding electrode A step of removing the semiconductor wafer corresponding to the boundary region and forming a groove portion exposing the front surface side protection member; and a step of forming a back surface side protection member filling the groove portion and covering the back surface of the semiconductor wafer. A step of dividing the semiconductor wafer in the boundary region with a width narrower than the width of the groove so that the front surface side protective member and the back surface side protective member filled in the groove remain on the cut surface. A method for manufacturing a semiconductor device has been proposed. In this proposal, a resin such as polyimide or epoxy is used as the back surface side protection member (see, for example, Patent Document 1).

特開２００６−１９６７０１号公報（段落［００１４］、［００２５］）JP 2006-196701 (paragraphs [0014] and [0025])

しかしながら、一般に、ＳＯＩウエハは、絶縁層を挟んで２枚のシリコンウエハを貼り合わせてできているため、ＳＯＩウエハを用いるとコストの増大を招くという問題点がある。また、前記特許文献１に開示された方法は、半導体ウエハを個々のチップに分割する方法に関するものであり、誘電体分離構造を作製する方法ではない。   However, in general, since an SOI wafer is formed by bonding two silicon wafers with an insulating layer interposed therebetween, there is a problem in that the use of an SOI wafer increases the cost. The method disclosed in Patent Document 1 relates to a method for dividing a semiconductor wafer into individual chips, and is not a method for producing a dielectric isolation structure.

この発明は、上述した従来技術による問題点を解消するため、誘電体分離構造を有する安価な半導体装置を提供することを目的とする。また、この発明は、誘電体分離構造を有する半導体装置を安価に製造することができる半導体装置の製造方法を提供することを目的とする。   SUMMARY OF THE INVENTION An object of the present invention is to provide an inexpensive semiconductor device having a dielectric isolation structure in order to solve the above-described problems caused by the prior art. Another object of the present invention is to provide a method of manufacturing a semiconductor device that can manufacture a semiconductor device having a dielectric isolation structure at low cost.

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、１または２以上の半導体素子を含む複数の素子形成領域に分割された半導体基板と、前記半導体基板のおもて面を封止する第１封止層と、前記半導体基板の裏面を被覆するとともに、互いに隣接する前記素子形成領域の間で前記裏面から前記おもて面まで延びる絶縁膜と、を具備し、前記絶縁膜によって前記素子形成領域がその周囲の前記素子形成領域から電気的に分離されていることを特徴とする。   In order to solve the above-described problems and achieve the object, a semiconductor device according to a first aspect of the present invention includes a semiconductor substrate divided into a plurality of element formation regions including one or more semiconductor elements, and the semiconductor substrate. A first sealing layer that seals the front surface; and an insulating film that covers the back surface of the semiconductor substrate and extends from the back surface to the front surface between the element formation regions adjacent to each other. And the element formation region is electrically isolated from the surrounding element formation region by the insulating film.

また、請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記おもて面側に、前記第１封止層を貫通して前記半導体素子に電気的に接続する導電領域が設けられていることを特徴とする。   According to a second aspect of the present invention, there is provided a semiconductor device according to the first aspect of the present invention, wherein the conductive surface is electrically connected to the semiconductor element through the first sealing layer on the front surface side. A region is provided.

また、請求項３の発明にかかる半導体装置は、請求項１または２に記載の発明において、前記裏面側に、前記絶縁膜を貫通して前記半導体素子に電気的に接続する電極が設けられていることを特徴とする。   According to a third aspect of the present invention, there is provided the semiconductor device according to the first or second aspect, wherein an electrode that penetrates the insulating film and is electrically connected to the semiconductor element is provided on the back surface side. It is characterized by being.

また、請求項４の発明にかかる半導体装置は、請求項１または２に記載の発明において、前記絶縁膜がさらに第２封止層により封止されていることを特徴とする。   According to a fourth aspect of the present invention, in the semiconductor device according to the first or second aspect, the insulating film is further sealed with a second sealing layer.

また、請求項５の発明にかかる半導体装置は、請求項４に記載の発明において、前記裏面側に、前記第２封止層および前記絶縁膜を貫通して前記半導体素子に電気的に接続する電極が設けられていることを特徴とする。   According to a fifth aspect of the present invention, in the semiconductor device according to the fourth aspect, the second sealing layer and the insulating film are penetrated on the back surface side and electrically connected to the semiconductor element. An electrode is provided.

また、請求項６の発明にかかる半導体装置は、請求項１〜５のいずれか一つに記載の発明において、前記半導体基板の厚さが５μｍ以上２０μｍ以下であることを特徴とする。   A semiconductor device according to a sixth aspect of the present invention is the semiconductor device according to any one of the first to fifth aspects, wherein the semiconductor substrate has a thickness of 5 μm to 20 μm.

また、請求項７の発明にかかる半導体装置は、請求項１〜６のいずれか一つに記載の発明において、前記第１封止層の厚さが１００μｍ以上１０００μｍ以下であることを特徴とする。   According to a seventh aspect of the present invention, in the semiconductor device according to any one of the first to sixth aspects, the thickness of the first sealing layer is 100 μm or more and 1000 μm or less. .

また、請求項８の発明にかかる半導体装置の製造方法は、複数の半導体素子が形成された半導体ウエハのおもて面を第１封止層で封止する第１封止工程と、前記第１封止層で封止された前記半導体ウエハの裏面を研磨して前記半導体ウエハを薄くする研磨工程と、前記研磨により露出する面から前記半導体ウエハを貫通して前記おもて面に達する分離溝を形成する溝形成工程と、前記分離溝を絶縁膜で埋めるとともに、前記研磨により露出する面を前記絶縁膜で被覆する絶縁膜被覆工程と、前記第１封止層および前記絶縁膜を有する前記半導体ウエハを複数のチップに分割する分割工程と、を含むことを特徴とする。   According to another aspect of the present invention, there is provided a semiconductor device manufacturing method comprising: a first sealing step of sealing a front surface of a semiconductor wafer on which a plurality of semiconductor elements are formed with a first sealing layer; A polishing step of thinning the semiconductor wafer by polishing the back surface of the semiconductor wafer sealed with one sealing layer, and separation that penetrates the semiconductor wafer from the surface exposed by the polishing and reaches the front surface A groove forming step for forming a groove; an insulating film covering step for filling the isolation groove with an insulating film; and covering a surface exposed by the polishing with the insulating film; and the first sealing layer and the insulating film. A dividing step of dividing the semiconductor wafer into a plurality of chips.

また、請求項９の発明にかかる半導体装置の製造方法は、請求項８に記載の発明において、前記絶縁膜被覆工程と前記分割工程の間に、前記絶縁膜をさらに第２封止層で封止する第２封止工程、をさらに含むことを特徴とする。   According to a ninth aspect of the present invention, in the method for manufacturing a semiconductor device according to the eighth aspect, the insulating film is further sealed with a second sealing layer between the insulating film covering step and the dividing step. A second sealing step of stopping.

また、請求項１０の発明にかかる半導体装置の製造方法は、請求項８に記載の発明において、前記絶縁膜被覆工程と前記分割工程の間に、前記裏面側に、前記絶縁膜を貫通して前記半導体素子に電気的に接続する電極を形成する電極形成工程、をさらに含むことを特徴とする。   According to a tenth aspect of the present invention, there is provided a method for manufacturing a semiconductor device according to the eighth aspect, wherein the insulating film is penetrated on the back surface side between the insulating film coating step and the dividing step. The method further includes an electrode forming step of forming an electrode electrically connected to the semiconductor element.

また、請求項１１の発明にかかる半導体装置の製造方法は、請求項１０に記載の発明において、前記電極形成工程と前記分割工程の間に、前記絶縁膜をさらに第２封止層で封止する第２封止工程、をさらに含むことを特徴とする。   The method of manufacturing a semiconductor device according to claim 11 is the method according to claim 10, wherein the insulating film is further sealed with a second sealing layer between the electrode forming step and the dividing step. And a second sealing step.

この発明によれば、素子形成領域の裏面および素子形成領域の間の絶縁膜によって、素子形成領域が互いに絶縁分離される。従って、高価なＳＯＩウエハを用いずに、安価な一般的な半導体ウエハを用いて誘電体分離構造を実現することができる。   According to the present invention, the element formation regions are insulated from each other by the insulating film between the back surface of the element formation region and the element formation region. Therefore, a dielectric isolation structure can be realized using an inexpensive general semiconductor wafer without using an expensive SOI wafer.

本発明にかかる半導体装置によれば、誘電体分離構造を有する安価な半導体装置が得られるという効果を奏する。また、本発明にかかる半導体装置の製造方法によれば、誘電体分離構造を有する半導体装置を安価に製造することができるという効果を奏する。   According to the semiconductor device of the present invention, it is possible to obtain an inexpensive semiconductor device having a dielectric isolation structure. Further, according to the method for manufacturing a semiconductor device according to the present invention, it is possible to manufacture a semiconductor device having a dielectric isolation structure at low cost.

以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。   Exemplary embodiments of a semiconductor device and a method for manufacturing the same according to the present invention will be explained below in detail with reference to the accompanying drawings. Note that, in the following description of the embodiments and the accompanying drawings, the same reference numerals are given to the same components, and duplicate descriptions are omitted.

実施の形態１．
図１は、実施の形態１にかかる半導体装置の構成を示す断面図である。図１に示すように、半導体装置１１は、半導体基板１２を複数の素子形成領域１３に分ける誘電体分離構造を有する。誘電体分離構造は、半導体基板１２の裏面を被覆する裏面絶縁膜１４と、この裏面絶縁膜１４から半導体基板１２を貫通してそのおもて面に至る一つ以上の分離絶縁膜１５により構成されている。分離絶縁膜１５は、半導体基板１２のおもて面に形成された層間絶縁膜１６に接続されている。図示省略するが、各素子形成領域１３には、１個または２個以上のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲート型電界効果トランジスタ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲート型バイポーラトランジスタ）などの半導体素子が形成されている。 Embodiment 1 FIG.
FIG. 1 is a cross-sectional view illustrating the configuration of the semiconductor device according to the first embodiment. As shown in FIG. 1, the semiconductor device 11 has a dielectric isolation structure that divides a semiconductor substrate 12 into a plurality of element formation regions 13. The dielectric isolation structure includes a back insulating film 14 that covers the back surface of the semiconductor substrate 12 and one or more isolation insulating films 15 that penetrate the semiconductor substrate 12 from the back insulating film 14 to the front surface. Has been. The isolation insulating film 15 is connected to an interlayer insulating film 16 formed on the front surface of the semiconductor substrate 12. Although not shown, each element formation region 13 includes one or more MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) or IGBTs (Insulated Gate Bipolar Transistors, Insulated Gate Bipolar Transistors). Semiconductor elements such as these are formed.

半導体素子のソース電極やドレイン電極（ＭＯＳＦＥＴの場合）またはエミッタ電極やコレクタ電極（ＩＧＢＴの場合）などの例えばアルミニウムからなる表面電極１７は、層間絶縁膜１６に設けられたコンタクトホールを介して半導体素子に電気的に接続されている。表面電極１７は、おもて側保護膜１８により被覆されている。例えば銅からなる再配線１９は、おもて側保護膜１８に設けられたコンタクトホールを介して表面電極１７に接続されている。再配線１９は、半導体装置１１のおもて面側を封止するおもて側封止樹脂（第１封止層）２０により被覆されている。例えば銅からなるポスト２１は、おもて側封止樹脂２０の表面からおもて側封止樹脂２０を貫通して再配線１９に接続されている。これらポスト２１および再配線１９は、おもて側封止樹脂２０を貫通して半導体素子に電気的に接続する導電領域を構成している。ポスト２１の表面は、例えば半田からなる外部電極２２で覆われている。   A surface electrode 17 made of, for example, aluminum such as a source electrode or a drain electrode (in the case of MOSFET) or an emitter electrode or a collector electrode (in the case of IGBT) of the semiconductor element is connected to the semiconductor element via a contact hole provided in the interlayer insulating film 16. Is electrically connected. The surface electrode 17 is covered with a front protective film 18. For example, the rewiring 19 made of copper is connected to the surface electrode 17 through a contact hole provided in the front side protective film 18. The rewiring 19 is covered with a front side sealing resin (first sealing layer) 20 that seals the front side of the semiconductor device 11. For example, the post 21 made of copper passes through the front side sealing resin 20 from the surface of the front side sealing resin 20 and is connected to the rewiring 19. The post 21 and the rewiring 19 constitute a conductive region that penetrates the front side sealing resin 20 and is electrically connected to the semiconductor element. The surface of the post 21 is covered with an external electrode 22 made of, for example, solder.

一方、半導体基板１２の裏面側では、裏面絶縁膜１４は、例えば窒化膜およびポリイミド膜からなる裏側保護膜２６により被覆されている。裏側保護膜２６は、裏側封止樹脂（第２封止層）２７により被覆されている。以上の構成により、半導体装置１１は、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）構造となっている。この半導体装置１１では、図に現れていないゲート電極も装置のおもて面側に引き出される。この半導体装置１１は、例えばドリフト電流が半導体装置１１の横方向（深さ方向に交差する方向）に流れる横型の素子に適している。   On the other hand, on the back surface side of the semiconductor substrate 12, the back surface insulating film 14 is covered with a back side protective film 26 made of, for example, a nitride film and a polyimide film. The back side protective film 26 is covered with a back side sealing resin (second sealing layer) 27. With the above configuration, the semiconductor device 11 has a CSP (Chip Size Package) structure. In the semiconductor device 11, the gate electrode that does not appear in the drawing is also drawn out to the front surface side of the device. This semiconductor device 11 is suitable, for example, for a lateral element in which a drift current flows in the lateral direction (direction intersecting the depth direction) of the semiconductor device 11.

ここで、半導体基板１２の厚さは、５μｍ以上２０μｍ以下であるとよい。その理由は、半導体基板１２の厚さが５μｍ未満では、ウエハのバックグラインド装置の面内ばらつきおよびウエハ間ばらつきによって、半導体基板１２を薄く研磨する際に研磨し過ぎて、半導体基板１２に作り込んだデバイスの電気的特性に影響を与える恐れがあり、２０μｍを超えると、おもて面に達する分離溝を形成する工程でのばらつきによって、分離溝がおもて面の層間絶縁膜１６およびおもて側保護膜１８をエッチングし過ぎて、層間絶縁膜１６およびおもて側保護膜１８を貫通して、再配線１９の配線層に影響する恐れがあるからである。また、おもて側封止樹脂２０の厚さは、１００μｍ以上１０００μｍ以下であるとよい。その理由は、おもて側封止樹脂２０の厚さが１００μｍ未満では、その後の裏面加工工程を行うための十分な強度を得られず、半導体ウエハが割れる恐れがあるためであり、１０００μｍを超えると、おもて側封止樹脂２０を貫通する電極（ポスト２１）の形成が困難であるからである。   Here, the thickness of the semiconductor substrate 12 is preferably 5 μm or more and 20 μm or less. The reason is that when the thickness of the semiconductor substrate 12 is less than 5 μm, the semiconductor substrate 12 is excessively polished when it is thinly polished due to in-plane variation and wafer-to-wafer variation of the wafer back grinding apparatus. There is a risk of affecting the electrical characteristics of the device. If the thickness exceeds 20 μm, the separation groove is formed in the process of forming the separation groove reaching the front surface, and the separation groove becomes the interlayer insulating film 16 on the front surface and the surface. This is because the front protective film 18 may be excessively etched and may penetrate the interlayer insulating film 16 and the front protective film 18 to affect the wiring layer of the rewiring 19. Further, the thickness of the front side sealing resin 20 is preferably 100 μm or more and 1000 μm or less. The reason is that if the thickness of the front side sealing resin 20 is less than 100 μm, sufficient strength for performing the subsequent back surface processing step cannot be obtained, and the semiconductor wafer may be broken. This is because it is difficult to form an electrode (post 21) penetrating through the front side sealing resin 20 if it exceeds the upper limit.

図２〜図９は、実施の形態１にかかる半導体装置の製造途中の構成を示す断面図である。図２〜図９を参照しながら、実施の形態１にかかる半導体装置の製造方法について説明する。まず、図２に示すように、半導体基板１２として、シリコン単結晶基板、例えばＣＺ（チョクラルスキー）法により作製されたインゴットから切り出されたシリコンウエハを用意する。このウエハのおもて面に、公知の方法により半導体素子や半導体集積回路を形成し、層間絶縁膜１６および表面電極１７を形成する。さらに、表面電極１７の上におもて側保護膜１８を積層し、おもて側保護膜１８にコンタクトホールを形成する。この時点では、誘電体分離構造は形成されていない。   2 to 9 are cross-sectional views illustrating a configuration during the manufacture of the semiconductor device according to the first embodiment. A method for manufacturing the semiconductor device according to the first embodiment will be described with reference to FIGS. First, as shown in FIG. 2, a silicon single crystal substrate, for example, a silicon wafer cut out from an ingot manufactured by a CZ (Czochralski) method is prepared as the semiconductor substrate 12. A semiconductor element or a semiconductor integrated circuit is formed on the front surface of the wafer by a known method, and an interlayer insulating film 16 and a surface electrode 17 are formed. Further, a front side protective film 18 is laminated on the surface electrode 17, and a contact hole is formed in the front side protective film 18. At this point, the dielectric isolation structure is not formed.

次いで、図３に示すように、ウエハレベルＣＳＰの工程を経て、ウエハのおもて面に再配線１９およびポスト２１を形成し、おもて側封止樹脂２０を１００〜１０００μｍの厚さに形成する。例えば、おもて側封止樹脂２０を４００μｍの厚さに形成する。   Next, as shown in FIG. 3, through the wafer level CSP process, the rewiring 19 and the post 21 are formed on the front surface of the wafer, and the front side sealing resin 20 is formed to a thickness of 100 to 1000 μm. Form. For example, the front side sealing resin 20 is formed to a thickness of 400 μm.

次いで、図４に示すように、バックグラインドによってウエハ（半導体基板１２）の裏面を研磨してウエハを５〜２０μｍの厚さにする。例えば、ウエハの厚さを１０μｍにする。この時点でウエハが非常に薄くなるが、そのおもて面に例えば４００μｍの厚さのおもて側封止樹脂２０があるので、ウエハとしての強度は保たれている。   Next, as shown in FIG. 4, the back surface of the wafer (semiconductor substrate 12) is polished by back grinding so that the wafer has a thickness of 5 to 20 μm. For example, the thickness of the wafer is 10 μm. At this time, the wafer becomes very thin. However, since the front side sealing resin 20 having a thickness of, for example, 400 μm is present on the front surface, the strength as the wafer is maintained.

次いで、図５に示すように、ウエハ（半導体基板１２）の研磨により露出した面（以下、研磨面とする）に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、気相成長）法によってシリコン酸化膜等の酸化膜やシリコン窒化膜等の窒化膜からなるマスク膜３１を例えば１μｍの厚さに堆積する。そして、パターニングとエッチングによって、マスク膜３１に、分離溝を形成するための開口部３２を形成する。   Next, as shown in FIG. 5, the surface of the wafer (semiconductor substrate 12) exposed by polishing (hereinafter referred to as the polished surface) is oxidized by, for example, a CVD (Chemical Vapor Deposition) method. A mask film 31 made of a nitride film such as a film or a silicon nitride film is deposited to a thickness of 1 μm, for example. Then, an opening 32 for forming a separation groove is formed in the mask film 31 by patterning and etching.

次いで、図６に示すように、マスク膜３１をマスクとしてトレンチエッチングを行って、ウエハ（半導体基板１２）の研磨面からウエハを貫通して層間絶縁膜１６に達する分離溝３３を形成する。その際、例えばＳＦ6やＣＦ4などのフッ素系や塩素系をエッチャントとしたＩＣＰ−ＲＩＥ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ、誘導結合プラズマ−反応性イオンエッチング）と呼ばれる異方性のドライエッチング技術を用いることができる。そして、マスク膜３１を除去する。 Next, as shown in FIG. 6, trench etching is performed using the mask film 31 as a mask to form isolation grooves 33 that penetrate the wafer from the polished surface of the wafer (semiconductor substrate 12) and reach the interlayer insulating film 16. At that time, for example, an anisotropic dry etching technique called ICP-RIE (Inductively Coupled Plasma Reactive Ion Etching, inductively coupled plasma-reactive ion etching) using, for example, fluorine-based or chlorine-based etchants such as SF 6 and CF 4 is used. Can be used. Then, the mask film 31 is removed.

次いで、図７に示すように、ウエハ（半導体基板１２）の、マスク膜の除去により露出した面に絶縁膜を堆積し、分離溝３３をその絶縁膜で埋めるとともに、その露出面を絶縁膜で被覆する。この絶縁膜において、分離溝３３を埋める部分が分離絶縁膜１５に相当し、マスク膜の除去による露出面を被覆する部分が裏面絶縁膜１４に相当する。この絶縁膜として、例えば、テトラエトキシシラン（ＴＥＯＳ：Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｘｙ Ｓｉｌｉｃａｔｅ）ガスを用いたＬＰ−ＣＶＤ（低圧気相成長）法により、ＴＥＯＳ酸化膜を堆積させてもよい。あるいは、マスク膜３１を除去した後に熱酸化を行って、分離絶縁膜１５と裏面絶縁膜１４を熱酸化膜で形成してもよい。   Next, as shown in FIG. 7, an insulating film is deposited on the surface of the wafer (semiconductor substrate 12) exposed by removing the mask film, and the isolation trench 33 is filled with the insulating film, and the exposed surface is covered with the insulating film. Cover. In this insulating film, the portion filling the isolation trench 33 corresponds to the isolation insulating film 15, and the portion covering the exposed surface by removing the mask film corresponds to the back surface insulating film 14. As this insulating film, for example, a TEOS oxide film may be deposited by an LP-CVD (low pressure vapor phase epitaxy) method using tetraethoxysilane (TEOS: Tetra Ethyl Oxy Silicate) gas. Alternatively, the isolation insulating film 15 and the back surface insulating film 14 may be formed of a thermal oxide film by performing thermal oxidation after removing the mask film 31.

次いで、図８に示すように、裏面絶縁膜１４に、例えばＣＶＤ法によって例えばシリコン窒化膜を堆積し、さらにその上に、例えばスピンコート法によって例えばポリイミド膜を積層することによって、裏側保護膜２６を形成する。続いて、裏側保護膜２６の上に、例えばスピンコート法によって裏側封止樹脂２７を積層する。なお、シリコン窒化膜、ポリイミド膜および封止樹脂のいずれか一つまたは二つを組み合わせて裏面絶縁膜１４を被覆する構成としてもよい。   Next, as shown in FIG. 8, for example, a silicon nitride film is deposited on the back surface insulating film 14 by, for example, a CVD method, and further, for example, a polyimide film is laminated thereon by, for example, a spin coating method. Form. Subsequently, a back side sealing resin 27 is laminated on the back side protective film 26 by, eg, spin coating. In addition, it is good also as a structure which coat | covers the back surface insulating film 14 combining any one or two of a silicon nitride film, a polyimide film, and sealing resin.

次いで、図９に示すように、バックグラインドによっておもて側封止樹脂２０の表面を研磨して、ポスト２１の表面を露出させる。なお、図３〜図８においては、ポスト２１の表面が露出しているように示されているが、実際は、ポスト２１はおもて側封止樹脂２０によって覆われている。続いて、ポスト２１の表面に、例えばスクリーン印刷法によって例えば半田を印刷して外部電極２２を形成する。最後に、ダイシングを行って個々のチップ３６に分割すると、図１に示す半導体装置１１が完成する。   Next, as shown in FIG. 9, the surface of the front side sealing resin 20 is polished by back grinding to expose the surface of the post 21. 3 to 8, the surface of the post 21 is shown to be exposed, but the post 21 is actually covered with the front side sealing resin 20. Subsequently, for example, solder is printed on the surface of the post 21 by, for example, a screen printing method to form the external electrode 22. Finally, dicing is performed to divide each chip 36, whereby the semiconductor device 11 shown in FIG. 1 is completed.

実施の形態１によれば、裏面絶縁膜１４および分離絶縁膜１５によって、素子形成領域１３を互いに絶縁分離することができるので、高価なＳＯＩウエハを用いずに、安価な一般的な半導体ウエハを用いて、誘電体分離構造を有する半導体装置１１を安価に製造することができる。従って、誘電体分離構造を有する安価な半導体装置１１が得られる。   According to the first embodiment, since the element formation region 13 can be insulated and isolated from each other by the back surface insulating film 14 and the isolation insulating film 15, an inexpensive general semiconductor wafer can be manufactured without using an expensive SOI wafer. By using this, the semiconductor device 11 having the dielectric isolation structure can be manufactured at low cost. Therefore, an inexpensive semiconductor device 11 having a dielectric isolation structure can be obtained.

実施の形態２．
図１０は、実施の形態２にかかる半導体装置の構成を示す断面図である。図１０に示すように、実施の形態２では、半導体装置４１は、半導体基板１２の裏面側に裏面電極４２を備えている。この裏面電極４２は、半導体素子が例えばＭＯＳＦＥＴの場合にはドレイン電極であり、ＩＧＢＴの場合にはコレクタ電極である。裏面電極４２は、裏面絶縁膜１４に設けられたコンタクトホールを介して半導体素子に電気的に接続されている。裏面電極４２は、裏側保護膜２６により被覆されている。 Embodiment 2. FIG.
FIG. 10 is a cross-sectional view illustrating the configuration of the semiconductor device according to the second embodiment. As shown in FIG. 10, in the second embodiment, the semiconductor device 41 includes a back electrode 42 on the back side of the semiconductor substrate 12. The back electrode 42 is a drain electrode when the semiconductor element is a MOSFET, for example, and a collector electrode when the semiconductor element is an IGBT. The back electrode 42 is electrically connected to the semiconductor element through a contact hole provided in the back insulating film 14. The back electrode 42 is covered with the back protective film 26.

裏側保護膜２６にはコンタクトホールが設けられており、このコンタクトホールを介して、例えば半田からなる外部電極４３が裏面電極４２に接続されている。半導体装置４１は、外部電極４３を介して回路基板等の基板に直接、実装される。それによって、半導体素子で発生した熱は、裏面電極４２および外部電極４３を伝わって回路基板等へ流れる。なお、図１０に示す例では、裏側保護膜２６が裏側封止樹脂により被覆されていないが、この場合には、裏側保護膜２６が第２封止層となる。実施の形態１と同様に、第２封止層として、裏側保護膜２６を被覆する裏側封止樹脂が設けられていてもよい。   A contact hole is provided in the back side protective film 26, and an external electrode 43 made of, for example, solder is connected to the back electrode 42 through the contact hole. The semiconductor device 41 is directly mounted on a substrate such as a circuit board via the external electrode 43. Thereby, the heat generated in the semiconductor element flows through the back electrode 42 and the external electrode 43 and flows to the circuit board or the like. In the example shown in FIG. 10, the back side protective film 26 is not covered with the back side sealing resin, but in this case, the back side protective film 26 becomes the second sealing layer. Similarly to Embodiment 1, a back side sealing resin that covers the back side protective film 26 may be provided as the second sealing layer.

表面電極１７は、半導体素子が例えばＭＯＳＦＥＴの場合にはソース電極であり、ＩＧＢＴの場合にはエミッタ電極である。実施の形態２では、ポスト２１の表面に外部電極が設けられていない。従って、半導体装置４１が回路基板等に実装される場合には、ポスト２１は、ワイヤボンディングで回路基板等のランド部に接続される。そして、半導体装置４１は、ポッティング樹脂などによりボンディングワイヤとともに封止される。その他の構成は、実施の形態１と同様である。   The surface electrode 17 is a source electrode when the semiconductor element is a MOSFET, for example, and is an emitter electrode when the semiconductor element is an IGBT. In the second embodiment, no external electrode is provided on the surface of the post 21. Therefore, when the semiconductor device 41 is mounted on a circuit board or the like, the post 21 is connected to a land portion of the circuit board or the like by wire bonding. Then, the semiconductor device 41 is sealed together with bonding wires by potting resin or the like. Other configurations are the same as those in the first embodiment.

図１１は、図１０のＡ部の構成を詳細に示す断面図である。このＡ部は、ポスト２１、再配線１９、表面電極１７、半導体基板１２、裏面電極４２および外部電極４３を通る部分である。図１１に示すように、この半導体素子は、ＩＧＢＴである。素子形成領域１３には、ドリフト領域５１、チャネル領域５２、コンタクト領域５３、エミッタ領域５４およびコレクタ領域５５が設けられている。チャネル領域５２は、素子形成領域１３のおもて面側に選択的に設けられている。コンタクト領域５３およびエミッタ領域５４は、チャネル領域５２内に選択的に設けられている。コレクタ領域５５は、素子形成領域１３の裏面側に設けられている。素子形成領域１３の、チャネル領域５２、コンタクト領域５３、エミッタ領域５４およびコレクタ領域５５を除く領域は、ドリフト領域５１である。   FIG. 11 is a cross-sectional view showing in detail the configuration of part A in FIG. This portion A is a portion that passes through the post 21, the rewiring 19, the front surface electrode 17, the semiconductor substrate 12, the back surface electrode 42, and the external electrode 43. As shown in FIG. 11, this semiconductor element is an IGBT. In the element formation region 13, a drift region 51, a channel region 52, a contact region 53, an emitter region 54 and a collector region 55 are provided. The channel region 52 is selectively provided on the front surface side of the element formation region 13. The contact region 53 and the emitter region 54 are selectively provided in the channel region 52. The collector region 55 is provided on the back side of the element formation region 13. A region of the element formation region 13 excluding the channel region 52, the contact region 53, the emitter region 54 and the collector region 55 is a drift region 51.

裏面電極４２は、コレクタ電極であり、コレクタ領域５５に接している。ゲート電極５６は、チャネル領域５２の、エミッタ領域５４とドリフト領域５１の間の領域の上にゲート絶縁膜５７を介して設けられている。図には現れていないが、ゲート電極５６は、装置のおもて面側に引き出される。表面電極１７は、エミッタ電極であり、エミッタ領域５４およびコンタクト領域５３で接している。表面電極１７は、層間絶縁膜１６によりゲート電極５６から絶縁されている。   The back electrode 42 is a collector electrode and is in contact with the collector region 55. The gate electrode 56 is provided on the region of the channel region 52 between the emitter region 54 and the drift region 51 via a gate insulating film 57. Although not shown in the figure, the gate electrode 56 is drawn to the front surface side of the device. The surface electrode 17 is an emitter electrode and is in contact with the emitter region 54 and the contact region 53. The surface electrode 17 is insulated from the gate electrode 56 by the interlayer insulating film 16.

以上の構成により、半導体装置４１は、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）構造となっている。この半導体装置４１は、例えばドリフト電流が半導体装置４１の深さ方向に流れる縦型の素子に適している。半導体基板１２の厚さおよびおもて側封止樹脂２０の厚さ、並びにそれらの理由は、実施の形態１と同様である。   With the above configuration, the semiconductor device 41 has a CSP (Chip Size Package) structure. The semiconductor device 41 is suitable for a vertical element in which a drift current flows in the depth direction of the semiconductor device 41, for example. The thickness of the semiconductor substrate 12, the thickness of the front side sealing resin 20, and the reason thereof are the same as those in the first embodiment.

図１２〜図１５は、実施の形態２にかかる半導体装置の製造途中の構成を示す断面図である。図１２〜図１５を参照しながら、実施の形態２にかかる半導体装置の製造方法について説明する。まず、図２〜図７に示す工程に従って、実施の形態１と同様に、半導体装置のおもて面側の構成と、裏面絶縁膜１４および分離絶縁膜１５からなる誘電体分離構造を作製する。   12 to 15 are cross-sectional views illustrating a configuration during the manufacture of the semiconductor device according to the second embodiment. A method for manufacturing a semiconductor device according to the second embodiment will be described with reference to FIGS. First, according to the steps shown in FIGS. 2 to 7, the structure on the front surface side of the semiconductor device and the dielectric isolation structure composed of the back surface insulating film 14 and the isolation insulating film 15 are fabricated in the same manner as in the first embodiment. .

次いで、図１２に示すように、パターニングとエッチングによって裏面絶縁膜１４にコンタクトホール４４を形成し、素子形成領域１３のコレクタ領域を露出させる。次いで、図１３に示すように、スパッタ法やメッキ法によって、ウエハ（半導体基板１２）の裏側の面にアルミニウムなどの金属膜を積層し、この金属膜でコンタクトホール４４を埋めるとともに、裏面絶縁膜１４を被覆する。そして、パターニングとエッチングによって、この金属膜の、分離絶縁膜１５で埋められた分離溝３３や集積回路の形成領域４５を覆う部分を除去し、個々の高耐圧半導体素子の領域にのみ、裏面電極４２として金属膜を残す。   Next, as shown in FIG. 12, a contact hole 44 is formed in the back insulating film 14 by patterning and etching, and the collector region of the element formation region 13 is exposed. Next, as shown in FIG. 13, a metal film such as aluminum is laminated on the back surface of the wafer (semiconductor substrate 12) by sputtering or plating, and the contact hole 44 is filled with this metal film, and the back insulating film 14 is coated. Then, by patterning and etching, a portion of the metal film covering the isolation trench 33 and the integrated circuit formation region 45 filled with the isolation insulating film 15 is removed, and the back electrode is provided only in the region of each high voltage semiconductor element. A metal film is left as 42.

次いで、図１４に示すように、裏面絶縁膜１４および裏面電極４２に、例えばＣＶＤ法によって例えばシリコン窒化膜を堆積する。そして、パターニングとエッチングによって、このシリコン窒化膜の一部を除去し、裏面電極４２を露出させる。次いで、シリコン窒化膜および裏面電極４２に、例えばスピンコート法によって例えばポリイミド膜を積層する。そして、パターニングによって、このポリイミド膜の一部を除去し、裏面電極４２を露出させる。この場合、裏側保護膜２６は、シリコン窒化膜とポリイミド膜により構成される。   Next, as shown in FIG. 14, for example, a silicon nitride film is deposited on the back insulating film 14 and the back electrode 42 by, for example, a CVD method. Then, a part of the silicon nitride film is removed by patterning and etching, and the back electrode 42 is exposed. Next, for example, a polyimide film is laminated on the silicon nitride film and the back electrode 42 by, for example, spin coating. Then, a part of the polyimide film is removed by patterning, and the back electrode 42 is exposed. In this case, the back side protective film 26 is composed of a silicon nitride film and a polyimide film.

次いで、図１５に示すように、裏面電極４２の表面に、例えばスクリーン印刷法によって例えば半田を印刷して外部電極４３を形成する。最後に、ダイシングを行って個々のチップ４６に分割すると、図１０に示す半導体装置４１が完成する。   Next, as shown in FIG. 15, for example, solder is printed on the surface of the back electrode 42 by, for example, a screen printing method to form the external electrode 43. Finally, dicing is performed to divide the chip into individual chips 46, thereby completing the semiconductor device 41 shown in FIG.

実施の形態２によれば、実施の形態１と同様の効果の他に、次のような効果が得られる。半導体装置４１を、外部電極４３を介して回路基板等に直接、実装することによって、半導体素子で発生した熱を回路基板等へ逃がすことができるので、高い放熱性を実現することができる。従って、例えばフラットパネルディスプレイ用や車載用の半導体装置などのように、発熱量の大きい半導体装置に有効である。近時、これらの用途の半導体装置では、定格電流を変えずに高耐圧半導体素子の小型化が進んでいるため、電流密度が高くなり、発熱量が増大してきている。発熱量の増大は、高耐圧半導体素子の破壊耐量の低下を招く。実施の形態２によれば、高い放熱性によって、破壊耐量が低下するのを抑制することができる。   According to the second embodiment, in addition to the same effects as those of the first embodiment, the following effects can be obtained. By directly mounting the semiconductor device 41 on the circuit board or the like via the external electrode 43, heat generated in the semiconductor element can be released to the circuit board or the like, so that high heat dissipation can be realized. Therefore, it is effective for a semiconductor device having a large calorific value, such as a flat panel display or an in-vehicle semiconductor device. In recent years, in semiconductor devices for these applications, the high withstand voltage semiconductor element has been miniaturized without changing the rated current, so that the current density has increased and the amount of heat generation has increased. An increase in the amount of heat generation causes a reduction in the breakdown tolerance of the high voltage semiconductor element. According to the second embodiment, it is possible to suppress the breakdown tolerance from being lowered due to high heat dissipation.

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や材質は一例であり、本発明はそれらに限定されるものではない。また、外部電極２２，４３をメッキ法により形成してもよい。また、裏面絶縁膜１４を裏側保護膜２６や裏側封止樹脂２７で被覆しなくてもよい。また、裏側保護膜２６および裏側封止樹脂２７のいずれか一方のみが設けられている構成でもよい。   As described above, the present invention is not limited to the above-described embodiment, and various modifications can be made. For example, the dimensions and materials described in the embodiments are examples, and the present invention is not limited to them. Further, the external electrodes 22 and 43 may be formed by a plating method. Further, the back surface insulating film 14 may not be covered with the back side protective film 26 or the back side sealing resin 27. Moreover, the structure by which only one of the back side protective film 26 and the back side sealing resin 27 is provided may be sufficient.

以上のように、本発明にかかる半導体装置およびその製造方法は、誘電体分離構造を有する半導体装置に有用であり、特に、低圧ロジック制御回路と高圧回路を集積したパワーＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に適している。   As described above, the semiconductor device and the manufacturing method thereof according to the present invention are useful for a semiconductor device having a dielectric isolation structure, and are particularly suitable for a power IC (Integrated Circuit) in which a low-voltage logic control circuit and a high-voltage circuit are integrated. ing.

実施の形態１にかかる半導体装置の構成を示す断面図である。1 is a cross-sectional view showing a configuration of a semiconductor device according to a first embodiment; 実施の形態１にかかる半導体装置の製造途中の構成を示す断面図である。1 is a cross-sectional view showing a configuration in the middle of manufacturing a semiconductor device according to a first embodiment; 実施の形態１にかかる半導体装置の製造途中の構成を示す断面図である。1 is a cross-sectional view showing a configuration in the middle of manufacturing a semiconductor device according to a first embodiment; 実施の形態１にかかる半導体装置の製造途中の構成を示す断面図である。1 is a cross-sectional view showing a configuration in the middle of manufacturing a semiconductor device according to a first embodiment; 実施の形態１にかかる半導体装置の製造途中の構成を示す断面図である。1 is a cross-sectional view showing a configuration in the middle of manufacturing a semiconductor device according to a first embodiment; 実施の形態１にかかる半導体装置の製造途中の構成を示す断面図である。1 is a cross-sectional view showing a configuration in the middle of manufacturing a semiconductor device according to a first embodiment; 実施の形態１にかかる半導体装置の製造途中の構成を示す断面図である。1 is a cross-sectional view showing a configuration in the middle of manufacturing a semiconductor device according to a first embodiment; 実施の形態１にかかる半導体装置の製造途中の構成を示す断面図である。1 is a cross-sectional view showing a configuration in the middle of manufacturing a semiconductor device according to a first embodiment; 実施の形態１にかかる半導体装置の製造途中の構成を示す断面図である。1 is a cross-sectional view showing a configuration in the middle of manufacturing a semiconductor device according to a first embodiment; 実施の形態２にかかる半導体装置の構成を示す断面図である。6 is a cross-sectional view showing a configuration of a semiconductor device according to a second embodiment; 図１０のＡ部の構成を詳細に示す断面図である。It is sectional drawing which shows the structure of the A section of FIG. 10 in detail. 実施の形態２にかかる半導体装置の製造途中の構成を示す断面図である。FIG. 6 is a cross-sectional view showing a configuration in the middle of manufacturing a semiconductor device according to a second embodiment; 実施の形態２にかかる半導体装置の製造途中の構成を示す断面図である。FIG. 6 is a cross-sectional view showing a configuration in the middle of manufacturing a semiconductor device according to a second embodiment; 実施の形態２にかかる半導体装置の製造途中の構成を示す断面図である。FIG. 6 is a cross-sectional view showing a configuration in the middle of manufacturing a semiconductor device according to a second embodiment; 実施の形態２にかかる半導体装置の製造途中の構成を示す断面図である。FIG. 6 is a cross-sectional view showing a configuration in the middle of manufacturing a semiconductor device according to a second embodiment; 従来の半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the conventional semiconductor device.

符号の説明Explanation of symbols

１１，４１ 半導体装置
１２ 半導体基板、半導体ウエハ
１３ 素子形成領域
１４，１５ 絶縁膜
１９，２１ 導電領域
２０ 第１封止層
２７ 第２封止層
３３ 分離溝
３６，４６ チップ
４２ 電極 DESCRIPTION OF SYMBOLS 11,41 Semiconductor device 12 Semiconductor substrate, semiconductor wafer 13 Element formation area 14,15 Insulating film 19,21 Conductive area 20 First sealing layer 27 Second sealing layer 33 Separation groove 36,46 Chip 42 Electrode

Claims (11)

１または２以上の半導体素子を含む複数の素子形成領域に分割された半導体基板と、
前記半導体基板のおもて面を封止する第１封止層と、
前記半導体基板の裏面を被覆するとともに、互いに隣接する前記素子形成領域の間で前記裏面から前記おもて面まで延びる絶縁膜と、
を具備し、前記絶縁膜によって前記素子形成領域がその周囲の前記素子形成領域から電気的に分離されていることを特徴とする半導体装置。 A semiconductor substrate divided into a plurality of element formation regions including one or more semiconductor elements;
A first sealing layer for sealing the front surface of the semiconductor substrate;
An insulating film that covers the back surface of the semiconductor substrate and extends from the back surface to the front surface between the element formation regions adjacent to each other;
And the element forming region is electrically isolated from the surrounding element forming region by the insulating film. 前記おもて面側に、前記第１封止層を貫通して前記半導体素子に電気的に接続する導電領域が設けられていることを特徴とする請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein a conductive region that penetrates the first sealing layer and is electrically connected to the semiconductor element is provided on the front surface side. 前記裏面側に、前記絶縁膜を貫通して前記半導体素子に電気的に接続する電極が設けられていることを特徴とする請求項１または２に記載の半導体装置。   The semiconductor device according to claim 1, wherein an electrode that penetrates the insulating film and is electrically connected to the semiconductor element is provided on the back surface side. 前記絶縁膜がさらに第２封止層により封止されていることを特徴とする請求項１または２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the insulating film is further sealed with a second sealing layer. 前記裏面側に、前記第２封止層および前記絶縁膜を貫通して前記半導体素子に電気的に接続する電極が設けられていることを特徴とする請求項４に記載の半導体装置。   The semiconductor device according to claim 4, wherein an electrode that penetrates the second sealing layer and the insulating film and is electrically connected to the semiconductor element is provided on the back surface side. 前記半導体基板の厚さが５μｍ以上２０μｍ以下であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。   The semiconductor device according to claim 1, wherein a thickness of the semiconductor substrate is not less than 5 μm and not more than 20 μm. 前記第１封止層の厚さが１００μｍ以上１０００μｍ以下であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。   The semiconductor device according to claim 1, wherein a thickness of the first sealing layer is 100 μm or more and 1000 μm or less. 複数の半導体素子が形成された半導体ウエハのおもて面を第１封止層で封止する第１封止工程と、
前記第１封止層で封止された前記半導体ウエハの裏面を研磨して前記半導体ウエハを薄くする研磨工程と、
前記研磨により露出する面から前記半導体ウエハを貫通して前記おもて面に達する分離溝を形成する溝形成工程と、
前記分離溝を絶縁膜で埋めるとともに、前記研磨により露出する面を前記絶縁膜で被覆する絶縁膜被覆工程と、
前記第１封止層および前記絶縁膜を有する前記半導体ウエハを複数のチップに分割する分割工程と、
を含むことを特徴とする半導体装置の製造方法。 A first sealing step of sealing a front surface of a semiconductor wafer on which a plurality of semiconductor elements are formed with a first sealing layer;
A polishing step of polishing the back surface of the semiconductor wafer sealed with the first sealing layer to thin the semiconductor wafer;
A groove forming step of forming a separation groove that penetrates the semiconductor wafer from the surface exposed by the polishing and reaches the front surface;
Filling the isolation groove with an insulating film, and covering the surface exposed by the polishing with the insulating film; and
A dividing step of dividing the semiconductor wafer having the first sealing layer and the insulating film into a plurality of chips;
A method for manufacturing a semiconductor device, comprising: 前記絶縁膜被覆工程と前記分割工程の間に、前記絶縁膜をさらに第２封止層で封止する第２封止工程、をさらに含むことを特徴とする請求項８に記載の半導体装置の製造方法。   The semiconductor device according to claim 8, further comprising a second sealing step of sealing the insulating film with a second sealing layer between the insulating film covering step and the dividing step. Production method. 前記絶縁膜被覆工程と前記分割工程の間に、前記裏面側に、前記絶縁膜を貫通して前記半導体素子に電気的に接続する電極を形成する電極形成工程、をさらに含むことを特徴とする請求項８に記載の半導体装置の製造方法。   An electrode forming step of forming an electrode that penetrates the insulating film and is electrically connected to the semiconductor element is further formed between the insulating film coating step and the dividing step on the back surface side. A method for manufacturing a semiconductor device according to claim 8. 前記電極形成工程と前記分割工程の間に、前記絶縁膜をさらに第２封止層で封止する第２封止工程、をさらに含むことを特徴とする請求項１０に記載の半導体装置の製造方法。   The semiconductor device manufacturing method according to claim 10, further comprising a second sealing step of sealing the insulating film with a second sealing layer between the electrode forming step and the dividing step. Method.
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* Cited by examiner, † Cited by third party
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