JP2009099841A - Semiconductor device and method for manufacturing same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which can be improved in operating speed and reduced in power consumption by eliminating junction capacity with a bulk substrate, and a manufacturing method whose manufacturing steps are simplified. <P>SOLUTION: The semiconductor device includes a semiconductor substrate 1 including a plurality of device regions and a device isolation region 13 defining the device regions, and a MOS transistor formed on a semiconductor substrate major surface and having a source/drain region 11 and a gate 12. The device isolation region 13 has a DTI (Deep Trench Isolation) structure and has its bottom exposed to a backside of the semiconductor substrate 1. After a mold resin 6 is formed on the semiconductor substrate major surface, the backside of the semiconductor substrate 1 is polished or etched to make the semiconductor substrate 1 thin until the device isolation region 13 is exposed. A solder ball 9 to be an external terminal is fitted before or after the semiconductor substrate 1 is made thin. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体装置及びこの半導体装置の製造方法に関するものである。   The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.

従来、ＳＯＩ(Silicon On Insulator)基板に形成されたトランジスタ、例えば、ＣＭＯＳトランジスタは、ドレインとシリコン基板との容量が低いため、バルクシリコン基板上に形成したトランジスタより高速で動作することが知られている（特許文献１参照）。ＳＯＩ基板は、バルクシリコン基板とその上にシリコン酸化膜などの絶縁膜を介して形成されたシリコン単結晶膜から構成されている。
ＳＯＩ基板は、シリコン基板を酸化膜を介して張り合わせる方法やシリコン基板中にシリコン酸化膜をイオン注入法などにより形成される。しかし、このようにして形成されたＳＯＩ基板は、製造工程が通常のシリコン基板より複雑であり、高価である。
特許文献２には薄膜化した半導体装置を高い歩留りで製造することのできる半導体装置の製造方法が開示されている。即ち、半導体基板上方にはんだ接合用突起を備えた半導体ウエハのはんだ接合用突起を備えた表面上に、はんだ接合用突起間の空間を充填し、半導体ウエハに対して第１の接着力を示す樹脂層を形成する工程と、前記樹脂層に対して前記第１の接着力より大きい第２の接着力を示す背面研削テープを、前記樹脂層上に貼着する工程と、前記半導体基板の背面を研削する工程と、前記半導体ウエハから前記背面研削テープを剥離し、この時前記樹脂層を前記背面研削テープと共に剥離する工程とが示されている。
特開２００６−２８７００６号公報 特開２００４−２７３６０４号公報 Conventionally, a transistor formed on an SOI (Silicon On Insulator) substrate, for example, a CMOS transistor, is known to operate at a higher speed than a transistor formed on a bulk silicon substrate because the capacitance between the drain and the silicon substrate is low. (See Patent Document 1). The SOI substrate is composed of a bulk silicon substrate and a silicon single crystal film formed thereon via an insulating film such as a silicon oxide film.
The SOI substrate is formed by bonding a silicon substrate through an oxide film, or forming a silicon oxide film in the silicon substrate by ion implantation. However, the SOI substrate formed in this manner is more complicated and expensive in manufacturing process than a normal silicon substrate.
Patent Document 2 discloses a semiconductor device manufacturing method capable of manufacturing a thinned semiconductor device with a high yield. That is, the space between the solder bonding protrusions is filled on the surface of the semiconductor wafer provided with the solder bonding protrusions above the semiconductor substrate, and exhibits a first adhesive force to the semiconductor wafer. A step of forming a resin layer, a step of adhering a back grinding tape showing a second adhesive force larger than the first adhesive force to the resin layer on the resin layer, and a back surface of the semiconductor substrate And a step of peeling the back grinding tape from the semiconductor wafer and peeling the resin layer together with the back grinding tape.
JP 2006-287006 A JP 2004-273604 A

本発明は、バルク基板との接合容量をなくして動作速度の向上と消費電流の削減が可能な半導体装置及び製造工程が簡略化された当該半導体装置の製造方法を提供する。   The present invention provides a semiconductor device capable of improving operation speed and reducing current consumption by eliminating a junction capacitance with a bulk substrate, and a method for manufacturing the semiconductor device with a simplified manufacturing process.

本発明の半導体装置の一態様は、複数の素子領域及び当該素子領域を区画する素子分離領域を有する半導体基板と、前記半導体基板主面にあって前記素子領域の少なくとも１つに形成された半導体素子とを具備し、前記素子分離領域は、ＤＴＩ(Deep Trench Isolation) 構造であり、その底面は前記半導体基板裏面から露出していることを特徴としている。
本発明の半導体装置の製造方法の一態様は、半導体基板主面にＤＴＩ構造の素子分離領域及び当該素子分離領域に区画される複数の素子領域を形成する工程と、前記複数の素子領域に少なくとも１つの半導体素子を形成する工程と、前記半導体素子の形成後、前記半導体基板裏面を前記素子分離領域の底面が露出するまで研磨もしくはエッチングする工程とを具備したことを特徴としている。 One embodiment of a semiconductor device of the present invention includes a semiconductor substrate having a plurality of element regions and an element isolation region partitioning the element regions, and a semiconductor formed on at least one of the element regions on the main surface of the semiconductor substrate. The element isolation region has a DTI (Deep Trench Isolation) structure, and its bottom surface is exposed from the back surface of the semiconductor substrate.
According to one aspect of the method for manufacturing a semiconductor device of the present invention, there is provided a step of forming an element isolation region having a DTI structure on a main surface of a semiconductor substrate and a plurality of element regions partitioned by the element isolation region; The method includes a step of forming one semiconductor element and a step of polishing or etching the back surface of the semiconductor substrate until the bottom surface of the element isolation region is exposed after the formation of the semiconductor element.

本発明の半導体装置は、バルク基板との接合容量がなく、動作速度の向上と消費電流の削減が可能であり、その製造方法は、従来のＳＯＩ基板を用いた半導体装置の製造方法より簡略化されて安価である。   The semiconductor device of the present invention has no junction capacitance with the bulk substrate, and can improve the operation speed and reduce the current consumption, and its manufacturing method is more simplified than the conventional method of manufacturing a semiconductor device using an SOI substrate. Being cheap.

以下、実施例を参照して発明の実施の形態を説明する。   Hereinafter, embodiments of the invention will be described with reference to examples.

図１及び図２を参照して実施例１を説明する。
図１は、この実施例で説明するＣＳＰ(Chip Scale Package)化した半導体装置の断面図及び斜視図、図２は、この半導体装置を形成する製造工程断面図である。図１（ｂ）に示す斜視図のＡ領域は、図１（ａ）の断面図に対応している。図１に示すように、シリコンなどの半導体基板１には、素子領域を区画する素子分離領域１３が形成されている。素子領域には、ＭＯＳトランジスタが形成されている。ＭＯＳトランジスタは、半導体基板１主面の表面領域に形成されたソース／ドレイン領域１１と、ソース／ドレイン領域１１間の上にゲート絶縁膜を介して形成されたポリシリコンなどのゲート１２とを備えている。半導体基板１主面は、シリコン酸化物（ＳｉＯ２）などの層間絶縁膜２により被覆されている。層間絶縁膜２は、ＭＯＳトランジスタのゲート１２を被覆する。層間絶縁膜２の表面には複数のアルミニウム（Ａｌ）パッド３が設けられている。アルミニウムパッド３は、層間絶縁膜２に埋め込まれたタングステンなどからなる接続配線７を介してソースもしくはドレイン領域１１に電気的に接続される。 Embodiment 1 will be described with reference to FIGS. 1 and 2.
FIG. 1 is a cross-sectional view and perspective view of a CSP (Chip Scale Package) semiconductor device described in this embodiment, and FIG. 2 is a cross-sectional view of a manufacturing process for forming the semiconductor device. A region A of the perspective view shown in FIG. 1B corresponds to the cross-sectional view of FIG. As shown in FIG. 1, an element isolation region 13 that partitions an element region is formed in a semiconductor substrate 1 such as silicon. A MOS transistor is formed in the element region. The MOS transistor includes a source / drain region 11 formed in a surface region of the main surface of the semiconductor substrate 1 and a gate 12 such as polysilicon formed between the source / drain regions 11 via a gate insulating film. ing. The main surface of the semiconductor substrate 1 is covered with an interlayer insulating film 2 such as silicon oxide (SiO 2 ). The interlayer insulating film 2 covers the gate 12 of the MOS transistor. A plurality of aluminum (Al) pads 3 are provided on the surface of the interlayer insulating film 2. Aluminum pad 3 is electrically connected to source or drain region 11 via connection wiring 7 made of tungsten or the like embedded in interlayer insulating film 2.

層間絶縁膜２及びその上に形成されたアルミニウムパッド３は、ポリイミドなどからなる保護絶縁膜４により被覆されている。アルミニウムパッド３の幾つかは部分的に保護絶縁膜４から露出している。そして、アルミニウムパッド３の露出部分には銅（Ｃｕ）配線５が設けられている。銅配線５は、アルミニウムパッド３の露出部分からその露出部分に隣接する保護絶縁膜４上に延在している。半導体基板１主面にはモールド樹脂６が設けられ、保護絶縁膜４を被覆している。
モールド樹脂６表面にはこの半導体装置の外部接続端子である複数のはんだボール９が配置されている。はんだボール９は、モールド樹脂６に埋め込まれた接続配線である銅（Ｃｕ）ポスト８を介して銅配線５の延在部分に電気的に接続されている。 The interlayer insulating film 2 and the aluminum pad 3 formed thereon are covered with a protective insulating film 4 made of polyimide or the like. Some of the aluminum pads 3 are partially exposed from the protective insulating film 4. A copper (Cu) wiring 5 is provided on the exposed portion of the aluminum pad 3. The copper wiring 5 extends from the exposed portion of the aluminum pad 3 onto the protective insulating film 4 adjacent to the exposed portion. A mold resin 6 is provided on the main surface of the semiconductor substrate 1 and covers the protective insulating film 4.
A plurality of solder balls 9 which are external connection terminals of the semiconductor device are arranged on the surface of the mold resin 6. The solder ball 9 is electrically connected to the extending portion of the copper wiring 5 through a copper (Cu) post 8 which is a connection wiring embedded in the mold resin 6.

次に、図２を参照してこの実施例の半導体装置の製造方法を説明する。
半導体基板１には、例えば、厚さ６２９μｍのシリコンウェーハを用いる。半導体基板１主面に厚さ１０μｍ程度を越えるディープトレンチ（ＤＴ：Deep Trench ）を形成し、このディープトレンチにシリコン酸化膜を埋め込んでＤＴＩ構造の素子分離領域１３を形成する。素子分離領域１３は、素子領域を区画し、素子領域には、半導体基板１主面に不純物のイオン注入法などによりソース／ドレイン領域１１を形成し、ソース／ドレイン領域１１間の上にシリコン酸化膜などのゲート絶縁膜を形成し、その上にポリシリコンなどのゲート１２を形成してＭＯＳトランジスタを形成する。 Next, a method of manufacturing the semiconductor device of this embodiment will be described with reference to FIG.
For example, a silicon wafer having a thickness of 629 μm is used for the semiconductor substrate 1. A deep trench (DT: Deep Trench) having a thickness exceeding about 10 μm is formed on the main surface of the semiconductor substrate 1, and a silicon oxide film is buried in the deep trench to form an element isolation region 13 having a DTI structure. The element isolation region 13 partitions the element region. In the element region, a source / drain region 11 is formed on the main surface of the semiconductor substrate 1 by an impurity ion implantation method or the like, and silicon oxide is formed between the source / drain regions 11. A gate insulating film such as a film is formed, and a gate 12 such as polysilicon is formed thereon to form a MOS transistor.

次に、半導体基板１主面上に、例えば、ＣＶＤ法などにより層間絶縁膜（ＳｉＯ２ ）２を形成し、ＭＯＳトランジスタのゲート１２を被覆する。その後、エッチング法などにより、層間絶縁膜２に底部にソース領域もしくはドレイン領域１１が露出したコンタクト孔を形成し、このコンタクト孔にメッキ法などにより銅などの接続配線７を形成する（図２（ａ））。その後、層間絶縁膜２に露出する接続配線７表面に接続するようにアルミニウムパッド３を形成する。次に、層間絶縁膜２及びその上に形成されたアルミニウムパッド３上にアルミニウムパッド３の幾つかが部分的に露出するように保護絶縁膜４を形成する。その後アルミニウムパッド３の露出部分には銅（Ｃｕ）配線５を設ける。 Next, an interlayer insulating film (SiO 2 ) 2 is formed on the main surface of the semiconductor substrate 1 by, for example, a CVD method to cover the gate 12 of the MOS transistor. Thereafter, a contact hole in which the source region or the drain region 11 is exposed at the bottom is formed in the interlayer insulating film 2 by an etching method or the like, and a connection wiring 7 such as copper is formed in the contact hole by a plating method or the like (FIG. 2 ( a)). Thereafter, an aluminum pad 3 is formed so as to be connected to the surface of the connection wiring 7 exposed on the interlayer insulating film 2. Next, the protective insulating film 4 is formed on the interlayer insulating film 2 and the aluminum pad 3 formed thereon so that some of the aluminum pads 3 are partially exposed. Thereafter, a copper (Cu) wiring 5 is provided on the exposed portion of the aluminum pad 3.

次に、保護絶縁膜４及びアルミニウムパッド３上にモールド樹脂６を形成する。このモールド樹脂６をＲＩＥなどのエッチングにより銅配線５の延在部が底面に露出するコンタクト孔を形成する。そして、このコンタクト孔にメッキ法などにより銅ポスト８を埋め込む。次に、複数のはんだボール９をモールド樹脂６に埋め込まれた銅ポスト８の露出する表面に接続する（図２（ｂ））。このはんだボール９を接続する工程は、図２（ｃ）に示す工程の後に行ってもよい。
次に、半導体基板１の裏面をＣＭＰ（Chemical Mechanical Polishing ）などの研磨やエッチングによって薄くする。この実施例では６２９μｍ厚の半導体ウェーハを１０μｍ程度の厚さにして素子分離領域１３の底面が露出するように構成する（図２（ｃ））。 Next, a mold resin 6 is formed on the protective insulating film 4 and the aluminum pad 3. The mold resin 6 is etched by RIE or the like to form a contact hole in which the extended portion of the copper wiring 5 is exposed on the bottom surface. Then, a copper post 8 is embedded in this contact hole by a plating method or the like. Next, a plurality of solder balls 9 are connected to the exposed surface of the copper post 8 embedded in the mold resin 6 (FIG. 2B). The step of connecting the solder balls 9 may be performed after the step shown in FIG.
Next, the back surface of the semiconductor substrate 1 is thinned by polishing or etching such as CMP (Chemical Mechanical Polishing). In this embodiment, a semiconductor wafer having a thickness of 629 μm is formed to have a thickness of about 10 μm so that the bottom surface of the element isolation region 13 is exposed (FIG. 2C).

以上の工程により、バルク基板との接合容量がなく、動作速度の向上と消費電流の削減が可能な半導体装置が得られる。また、ＳＯＩ基板のようにシリコン酸化膜が存在しないので、半導体装置の放熱性が向上する。その製造方法は、従来のＳＯＩ基板を用いた半導体装置のプロセスをそのまま利用でき、その設計思想はそのまま用いることができる。   Through the above steps, a semiconductor device that has no junction capacitance with the bulk substrate and can improve the operation speed and reduce the current consumption can be obtained. Further, since the silicon oxide film does not exist unlike the SOI substrate, the heat dissipation of the semiconductor device is improved. The manufacturing method can use the process of a semiconductor device using a conventional SOI substrate as it is, and the design concept can be used as it is.

次に、図３を参照して実施例２を説明する。
図３は、この実施例で説明するＣＳＰ化したフリップチップタイプの半導体装置の断面図である。シリコンなどの半導体基板２０には、素子領域を区画する素子分離領域２３が形成されている。素子領域には、ＭＯＳトランジスタが形成されている。ＭＯＳトランジスタは、半導体基板２０主面の表面領域に形成されたソース／ドレイン領域２１と、ソース／ドレイン領域２１間の上にゲート絶縁膜を介して形成されたポリシリコンなどのゲート２２とを備えている。半導体基板２０主面は、シリコン酸化物（ＳｉＯ２）などの層間絶縁膜２３により被覆されている。層間絶縁膜２３は、ＭＯＳトランジスタのゲート２２を被覆する。層間絶縁膜２３の表面には複数のアルミニウム（Ａｌ）パッド２５が形成されている。アルミニウムパッド２５は、層間絶縁膜２３に埋め込まれた接続配線２７を介してソースもしくはドレイン領域２１に電気的に接続される。層間絶縁膜２３及びその上に形成されたアルミニウムパッド２５は、ポリイミドなどからなる保護絶縁膜２６により被覆されている。 Next, Embodiment 2 will be described with reference to FIG.
FIG. 3 is a cross-sectional view of a CSP flip-chip type semiconductor device described in this embodiment. In a semiconductor substrate 20 such as silicon, an element isolation region 23 that partitions an element region is formed. A MOS transistor is formed in the element region. The MOS transistor includes a source / drain region 21 formed in a surface region of the main surface of the semiconductor substrate 20 and a gate 22 such as polysilicon formed between the source / drain regions 21 via a gate insulating film. ing. The main surface of the semiconductor substrate 20 is covered with an interlayer insulating film 23 such as silicon oxide (SiO 2 ). The interlayer insulating film 23 covers the gate 22 of the MOS transistor. A plurality of aluminum (Al) pads 25 are formed on the surface of the interlayer insulating film 23. The aluminum pad 25 is electrically connected to the source or drain region 21 through a connection wiring 27 embedded in the interlayer insulating film 23. The interlayer insulating film 23 and the aluminum pad 25 formed thereon are covered with a protective insulating film 26 made of polyimide or the like.

アルミニウムパッド２５の幾つかは部分的に保護絶縁膜２６から露出している。そしてアルミニウムパッド３の露出部分には金属パッド２７が設けられている。半導体基板１主面にはモールド樹脂２６が設けられ保護絶縁膜２６を被覆している。金属パッド２７は、モールド樹脂２８に埋め込まれ表面はモールド樹脂２８から露出している。
次に、複数のはんだボール２９をアルミニウムパッド２５上に形成された金属パッド２７に接続する。このはんだボール２９を接続する工程は、次に説明するウェーハ厚を薄くする工程の後に行ってもよい。
次に、半導体基板２０の裏面をＣＭＰなどの研磨やエッチングによって薄くする。この実施例では６２９μｍ厚の半導体ウェーハを１０μｍ程度の厚さにして素子分離領域２３の底面が露出するように構成する。 Some of the aluminum pads 25 are partially exposed from the protective insulating film 26. A metal pad 27 is provided on the exposed portion of the aluminum pad 3. A mold resin 26 is provided on the main surface of the semiconductor substrate 1 to cover the protective insulating film 26. The metal pad 27 is embedded in the mold resin 28 and the surface is exposed from the mold resin 28.
Next, the plurality of solder balls 29 are connected to the metal pads 27 formed on the aluminum pads 25. The step of connecting the solder balls 29 may be performed after the step of reducing the wafer thickness described below.
Next, the back surface of the semiconductor substrate 20 is thinned by polishing or etching such as CMP. In this embodiment, a semiconductor wafer having a thickness of 629 μm is formed to a thickness of about 10 μm so that the bottom surface of the element isolation region 23 is exposed.

以上の工程により、バルク基板との接合容量がなく、動作速度の向上と消費電流の削減が可能な半導体装置が得られる。また、ＳＯＩ基板のようにシリコン酸化膜が存在しないので、半導体装置の放熱性が向上する。その製造方法は、従来のＳＯＩ基板を用いた半導体装置のプロセスをそのまま利用でき、その設計思想はそのまま用いることができる。   Through the above steps, a semiconductor device that has no junction capacitance with the bulk substrate and can improve the operation speed and reduce the current consumption can be obtained. Further, since the silicon oxide film does not exist unlike the SOI substrate, the heat dissipation of the semiconductor device is improved. The manufacturing method can use the process of a semiconductor device using a conventional SOI substrate as it is, and the design concept can be used as it is.

次に、図４及び図５を参照して実施例３を説明する。
図４は、この実施例で説明する半導体装置の断面図及び斜視図、図５は、チップをスタックしたＭＣＰ(Multi Chip Package)タイプの半導体装置の断面図である。図４に示すように、シリコンなどの半導体基板３０には、素子領域を区画する素子分離領域３３が形成されている。素子領域には、ＭＯＳトランジスタが形成されている。また、素子領域の幾つかにはボロンなどの不純物で高濃度にされた通電領域３４が形成されている。ＭＯＳトランジスタは、半導体基板３０主面の表面領域に形成されたソース／ドレイン領域３１と、ソース／ドレイン領域３１間の上にゲート絶縁膜を介して形成されたポリシリコンなどのゲート３２とを備えている。半導体基板３０主面は、シリコン酸化物（ＳｉＯ２ ）などの層間絶縁膜３５により被覆されている。層間絶縁膜３５は、ＭＯＳトランジスタのゲート３２を被覆する。層間絶縁膜３５は、ポリイミドなどの保護絶縁膜４６により被覆されている。 Next, Embodiment 3 will be described with reference to FIGS.
4 is a cross-sectional view and a perspective view of the semiconductor device described in this embodiment, and FIG. 5 is a cross-sectional view of an MCP (Multi Chip Package) type semiconductor device in which chips are stacked. As shown in FIG. 4, an element isolation region 33 for partitioning an element region is formed in a semiconductor substrate 30 such as silicon. A MOS transistor is formed in the element region. Further, in some of the element regions, a current-carrying region 34 that is highly concentrated with an impurity such as boron is formed. The MOS transistor includes a source / drain region 31 formed in a surface region of the main surface of the semiconductor substrate 30 and a gate 32 such as polysilicon formed between the source / drain regions 31 via a gate insulating film. ing. The main surface of the semiconductor substrate 30 is covered with an interlayer insulating film 35 such as silicon oxide (SiO 2 ). The interlayer insulating film 35 covers the gate 32 of the MOS transistor. The interlayer insulating film 35 is covered with a protective insulating film 46 such as polyimide.

保護絶縁膜４６の表面には複数の金属膜などからなる接続配線３７が設けられている。接続配線３７は、層間絶縁膜３５に埋め込まれた接続配線構造３６を介してソースもしくはドレイン領域３１に電気的に接続される。また、接続配線３７は、半導体基板３０の内部に形成された通電領域３４にも電気的に接続されている。接続配線構造３６は、第１及び第２のアルミ配線層やこれらを接続する接続ポストなどから構成されている。
接続配線３７、保護絶縁膜４６は、エポキシなどのモールド樹脂３８により封止されている。モールド樹脂３８は、接続配線である銅ポスト３９が複数形成されている。銅ポスト３９は、接続配線３７に接続されている。半導体基板３０の裏面は、シリコン酸化膜４１により被覆されているが、通電領域３４が配置されている部分には通電領域３４上に形成されたアルミニウムなどからなる接続パッド４２が形成され、接続パッド４２は、シリコン酸化膜４２から露出している（図４）。 On the surface of the protective insulating film 46, connection wirings 37 made of a plurality of metal films or the like are provided. The connection wiring 37 is electrically connected to the source or drain region 31 through the connection wiring structure 36 embedded in the interlayer insulating film 35. The connection wiring 37 is also electrically connected to the energization region 34 formed inside the semiconductor substrate 30. The connection wiring structure 36 includes first and second aluminum wiring layers, connection posts for connecting them, and the like.
The connection wiring 37 and the protective insulating film 46 are sealed with a mold resin 38 such as epoxy. The mold resin 38 is formed with a plurality of copper posts 39 which are connection wirings. The copper post 39 is connected to the connection wiring 37. Although the back surface of the semiconductor substrate 30 is covered with a silicon oxide film 41, a connection pad 42 made of aluminum or the like formed on the energization region 34 is formed in a portion where the energization region 34 is disposed, and the connection pad 42 is exposed from the silicon oxide film 42 (FIG. 4).

次に、外部接続端子であるはんだボール４０をシリコン酸化膜４１に露出する接続パッド４２に接続する。一方、シリコン酸化膜４１の上にシリコンチップ４３を搭載し、シリコンチップ４３の電極（図示しない）と接続パッド４２とをボンディングワイヤ４４により電気的に接続する。シリコンチップ４３及びボンディングワイヤ４４は、モールド樹脂４５により封止する（図５）。
シリコンチップ４３の信号は、接続パッド４２を介して通電領域３４に流れ、接続配線構造３６を通り、接続配線３７、銅ポスト３９を介してはんだボール４０から外部に送られる。また、半導体基板３０に形成されたＭＯＳトランジスタのソース／ドレイン領域３１は、接続配線構造３６、接続配線３７、銅ポスト３９を介してはんだボール４０に電気的に接続されている。 Next, the solder balls 40 which are external connection terminals are connected to the connection pads 42 exposed to the silicon oxide film 41. On the other hand, a silicon chip 43 is mounted on the silicon oxide film 41, and electrodes (not shown) of the silicon chip 43 and the connection pads 42 are electrically connected by bonding wires 44. The silicon chip 43 and the bonding wire 44 are sealed with a mold resin 45 (FIG. 5).
The signal of the silicon chip 43 flows to the energization region 34 through the connection pad 42, passes through the connection wiring structure 36, and is sent to the outside from the solder ball 40 through the connection wiring 37 and the copper post 39. The source / drain region 31 of the MOS transistor formed on the semiconductor substrate 30 is electrically connected to the solder ball 40 via the connection wiring structure 36, the connection wiring 37, and the copper post 39.

シリコンチップは、ボンディングワイヤにより半導体基板に形成されたＭＯＳトランジスタと電気的に接続されているが、ボンディングワイヤを用いないではんだボールを用いることができる。
以上の工程により、バルク基板との接合容量がなく、動作速度の向上と消費電流の削減が可能な半導体装置が得られる。また、ＳＯＩ基板のようにシリコン酸化膜が存在しないので、半導体装置の放熱性が向上する。また、この実施例では半導体基板に形成した通電領域を用いるので、ボンディングワイヤをチップ周辺まで引き出す必要が無くなり低コストで小型のスタック型半導体装置が得られる。 A silicon chip is electrically connected to a MOS transistor formed on a semiconductor substrate by a bonding wire, but a solder ball can be used without using a bonding wire.
Through the above steps, a semiconductor device that has no junction capacitance with the bulk substrate and can improve the operation speed and reduce the current consumption can be obtained. Further, since the silicon oxide film does not exist unlike the SOI substrate, the heat dissipation of the semiconductor device is improved. Further, in this embodiment, since the energization region formed in the semiconductor substrate is used, it is not necessary to draw out the bonding wire to the periphery of the chip, and a small stack type semiconductor device can be obtained at low cost.

実施例１で説明するＣＳＰ化した半導体装置の断面図及び斜視図。2A and 2B are a cross-sectional view and a perspective view of a CSP-converted semiconductor device described in Embodiment 1. 図１の半導体装置を形成する製造工程断面図。FIG. 3 is a manufacturing process cross-sectional view for forming the semiconductor device of FIG. 1. 実施例２で説明するＣＳＰ化したフリップチップタイプの半導体装置の断面図。FIG. 10 is a cross-sectional view of a flip-chip type semiconductor device converted into a CSP, which will be described in a second embodiment. 実施例３で説明する半導体装置の断面図及び斜視図。9A and 9B are a cross-sectional view and a perspective view of a semiconductor device described in Embodiment 3. 図４に示すチップをスタックしたＭＣＰタイプの半導体装置の断面図。FIG. 5 is a cross-sectional view of an MCP type semiconductor device in which the chips shown in FIG. 4 are stacked.

符号の説明Explanation of symbols

１、２０、３０・・・半導体基板
９、２９、４０・・・はんだボール
１１、２１、３１・・・ソース／ドレイン領域
１２、２２、３２・・・ゲート
１３、２３、３３・・・素子分離領域（ＤＴＩ）
３４・・・通電領域
４３・・・シリコンチップ DESCRIPTION OF SYMBOLS 1, 20, 30 ... Semiconductor substrate 9, 29, 40 ... Solder ball 11, 21, 31 ... Source / drain region 12, 22, 32 ... Gate 13, 23, 33 ... Element Separation area (DTI)
34 ... Current-carrying region 43 ... Silicon chip

Claims (5)

複数の素子領域及び当該素子領域を区画する素子分離領域を有する半導体基板と、
前記半導体基板主面にあって前記素子領域の少なくとも１つに形成された半導体素子とを具備し、
前記素子分離領域は、ＤＴＩ(Deep Trench Isolation) 構造であり、その底面は前記半導体基板裏面に露出していることを特徴とする半導体装置。 A semiconductor substrate having a plurality of element regions and element isolation regions partitioning the element regions;
A semiconductor element formed on at least one of the element regions on the main surface of the semiconductor substrate,
2. The semiconductor device according to claim 1, wherein the element isolation region has a DTI (Deep Trench Isolation) structure, and a bottom surface thereof is exposed on the back surface of the semiconductor substrate. 前記素子分離領域にはシリコン酸化膜が埋め込まれていることを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein a silicon oxide film is embedded in the element isolation region. 前記半導体基板主面は、前記半導体素子を被覆するように保護絶縁膜が形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。 The semiconductor device according to claim 1, wherein a protective insulating film is formed on the main surface of the semiconductor substrate so as to cover the semiconductor element. 前記素子領域の少なくとも１つには前記半導体基板主面から裏面に至る通電領域が形成され、前記半導体基板表面には少なくとも１つの他の半導体基板が搭載されており、当該他の半導体基板に形成された半導体素子は、前記半導体基板に形成された前記半導体素子とは前記通電領域を介して電気的に接続されていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。 A current-carrying region extending from the main surface of the semiconductor substrate to the back surface is formed in at least one of the element regions, and at least one other semiconductor substrate is mounted on the surface of the semiconductor substrate and formed on the other semiconductor substrate. 4. The semiconductor according to claim 1, wherein the semiconductor element formed is electrically connected to the semiconductor element formed on the semiconductor substrate through the current-carrying region. apparatus. 半導体基板主面にＤＴＩ構造の素子分離領域及び当該素子分離領域に区画される複数の素子領域を形成する工程と、
前記複数の素子領域に少なくとも１つの半導体素子を形成する工程と、
前記半導体素子の形成後、前記半導体基板裏面を前記素子分離領域の底面が露出するまで研磨もしくはエッチングする工程とを具備したことを特徴とする半導体装置の製造方法。 Forming a DTI structure element isolation region and a plurality of element regions partitioned into the element isolation region on a semiconductor substrate main surface;
Forming at least one semiconductor element in the plurality of element regions;
And a step of polishing or etching the back surface of the semiconductor substrate until the bottom surface of the element isolation region is exposed after the formation of the semiconductor element.
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