JP2009212365A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2009212365A JP2009212365A JP2008055010A JP2008055010A JP2009212365A JP 2009212365 A JP2009212365 A JP 2009212365A JP 2008055010 A JP2008055010 A JP 2008055010A JP 2008055010 A JP2008055010 A JP 2008055010A JP 2009212365 A JP2009212365 A JP 2009212365A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- gate electrode
- oxide film
- manufacturing
- silicon carbide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 50
- 229910010271 silicon carbide Inorganic materials 0.000 claims abstract description 59
- 239000007789 gas Substances 0.000 claims abstract description 48
- 239000000758 substrate Substances 0.000 claims abstract description 47
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims abstract description 39
- 230000001590 oxidative effect Effects 0.000 claims abstract description 26
- 238000010438 heat treatment Methods 0.000 claims abstract description 24
- 239000011261 inert gas Substances 0.000 claims abstract description 12
- 238000000059 patterning Methods 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 46
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 13
- 229910052760 oxygen Inorganic materials 0.000 claims description 11
- 238000005229 chemical vapour deposition Methods 0.000 claims description 9
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 47
- 238000007254 oxidation reaction Methods 0.000 description 26
- 230000003647 oxidation Effects 0.000 description 25
- 238000009792 diffusion process Methods 0.000 description 17
- 125000004432 carbon atom Chemical group C* 0.000 description 14
- 239000003990 capacitor Substances 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 239000013078 crystal Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 238000011156 evaluation Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000005204 segregation Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000009279 wet oxidation reaction Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 238000002156 mixing Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- 229910018540 Si C Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 229910008812 WSi Inorganic materials 0.000 description 1
- 150000001721 carbon Chemical class 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004880 explosion Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 125000004433 nitrogen atom Chemical group N* 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000010405 reoxidation reaction Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/048—Making electrodes
- H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Formation Of Insulating Films (AREA)
Abstract
【課題】ゲート電極層又はゲート電極を活性化するために熱処理をしても閾値の負側へのシフトを抑制した半導体装置の製造方法を提供する。
【解決手段】炭化珪素基板１０上に酸化膜１８を形成する工程と、酸化膜１８上にゲート電極層２０を形成した後にパターニングしてゲート電極２２を形成する工程と、を有する半導体装置の製造方法であって、ゲート電極層２０又はゲート電極２２を、酸化性ガスと不活性ガスとの混合ガス雰囲気にて熱処理することを特徴とする半導体装置の製造方法。
【選択図】図１
【解決手段】炭化珪素基板１０上に酸化膜１８を形成する工程と、酸化膜１８上にゲート電極層２０を形成した後にパターニングしてゲート電極２２を形成する工程と、を有する半導体装置の製造方法であって、ゲート電極層２０又はゲート電極２２を、酸化性ガスと不活性ガスとの混合ガス雰囲気にて熱処理することを特徴とする半導体装置の製造方法。
【選択図】図１
Description
本発明は半導体装置の製造方法に関するものであり、特に、炭化珪素基板を用いた半導体装置の製造方法に関する。
炭化珪素（ＳｉＣ）結晶を用いた半導体デバイスは、Ｓｉ結晶を用いた従来の半導体デバイスと比べて高耐圧、高温動作といった特徴がある。これは、炭素原子が含まれることで原子間距離が短くなりより強固な結合となるため、半導体のバンドギャップが２倍以上に大きくなる。その結果、２倍以上の電界まで耐圧が高まり、また高温まで半導体特性が保たれる。
このような炭化珪素基板上に酸化膜を形成する方法としては、Ｏ２等のドライ酸化やＨ２Ｏ等のＷｅｔ酸化等の酸化性雰囲気にて基板を熱処理する技術が提案されている（例えば、特許文献１参照）。
しかしながら、特に３Ｃ−炭化珪素基板上に酸化膜を形成すると、炭化珪素基板と酸化膜との界面に形成される界面準位及び固定電荷が問題となっている。これに対しては、４Ｈ−炭化珪素基板では使用する面方向によって最適な酸化条件が異なるが、Ｓｉ面では１３００℃程度のドライ酸化、Ａｒポストアニール、及びＨ２アニールが有効であり、また、１３５０℃のＮ２Ｏ酸化等も有効である。また、Ｃ面では１０００℃程度のＷｅｔ酸化が有効である。
一方、同様の条件を３Ｃ−炭化珪素基板にて評価すると、４Ｈ−炭化珪素のＣ面と特性が近く、ドライ酸化では固定電荷が非常に多く、Ｗｅｔ酸化が有効である。
また、一般的に、酸化膜上に、例えばポリシリコンにてゲート電極を形成した後、ゲート電極を活性化するため熱処理を行う。しかしながら、ゲート電極を活性化する際に行う熱処理により、炭化珪素基板とゲート酸化膜との界面に炭素が偏析（パイルアップ）してしまう。この偏析した炭素により炭化珪素基板とゲート酸化膜との界面準位の上昇、すなわち正の固定電荷が発生するため、フラットバンド電圧の絶対値が大きくなる。すると、半導体装置の閾値が負にシフトしてしまう。これは、前述のように、酸化膜（ゲート酸化膜）をＷｅｔ酸化にて形成した場合でも、負にシフトする問題点があった。また、閾値が負側にシフトする量が小さい場合には、燐等を注入することにより閾値を正側にシフトする補正をすることができるものの、シフトする量が大きい場合には、この方法にて対処することができない。
従って、ゲート電圧を印加していない状態であっても半導体装置に電流が流れてしまい、いわゆるノーマリーオフのデバイスを製造することができなかった。
一方、同様の条件を３Ｃ−炭化珪素基板にて評価すると、４Ｈ−炭化珪素のＣ面と特性が近く、ドライ酸化では固定電荷が非常に多く、Ｗｅｔ酸化が有効である。
また、一般的に、酸化膜上に、例えばポリシリコンにてゲート電極を形成した後、ゲート電極を活性化するため熱処理を行う。しかしながら、ゲート電極を活性化する際に行う熱処理により、炭化珪素基板とゲート酸化膜との界面に炭素が偏析（パイルアップ）してしまう。この偏析した炭素により炭化珪素基板とゲート酸化膜との界面準位の上昇、すなわち正の固定電荷が発生するため、フラットバンド電圧の絶対値が大きくなる。すると、半導体装置の閾値が負にシフトしてしまう。これは、前述のように、酸化膜（ゲート酸化膜）をＷｅｔ酸化にて形成した場合でも、負にシフトする問題点があった。また、閾値が負側にシフトする量が小さい場合には、燐等を注入することにより閾値を正側にシフトする補正をすることができるものの、シフトする量が大きい場合には、この方法にて対処することができない。
従って、ゲート電圧を印加していない状態であっても半導体装置に電流が流れてしまい、いわゆるノーマリーオフのデバイスを製造することができなかった。
本発明は、前記問題点に鑑みなされたものであり、以下の目的を達成することを課題とする。
即ち、本発明の目的は、ゲート電極層又はゲート電極を活性化するために熱処理をしても閾値の負側へのシフトを抑制した半導体装置の製造方法を提供することにある。
即ち、本発明の目的は、ゲート電極層又はゲート電極を活性化するために熱処理をしても閾値の負側へのシフトを抑制した半導体装置の製造方法を提供することにある。
本発明者は鋭意検討した結果、下記の半導体装置の製造方法を用いることにより、上記問題を解決できることを見出し、上記目的を達成するに至った。
即ち、本発明の半導体装置の製造方法は、炭化珪素基板上に酸化膜を形成する工程と、該酸化膜上にゲート電極層を形成した後にパターニングしてゲート電極を形成する工程と、を有する半導体装置の製造方法であって、前記ゲート電極層又は前記ゲート電極を、酸化性ガスと不活性ガスとの混合ガス雰囲気にて熱処理することを特徴とする。
また、前記酸化性ガスが前記混合ガスに対して５体積％以上５０体積％以下含有されていることを特徴とする。
また、前記酸化性ガスが前記混合ガスに対して５体積％以上５０体積％以下含有されていることを特徴とする。
本発明によれば、ゲート電極層又はゲート電極を活性化するために熱処理をしても閾値の負側へのシフトを抑制した半導体装置の製造方法を提供することができる。
本発明の半導体装置の製造方法は、炭化珪素基板上に酸化膜を形成する工程と、該酸化膜上にゲート電極層を形成した後にパターニングしてゲート電極を形成する方法と、を有する半導体装置の製造方法であって、前記ゲート電極層又は前記ゲート電極を、酸化性ガスと不活性ガスとの混合ガス雰囲気にて熱処理する。
半導体装置の製造方法では、以下の作用、効果を奏するものと推察される。
一般的にゲート電極を活性化させるためにゲート電極を熱処理するが、この熱処理により酸化膜中の炭素原子が炭化珪素基板と酸化膜との界面に偏在する。この炭素原子は正の固定電荷の挙動を示す原因となり、界面準位も増加し、フラットバンド電圧がマイナス側に増加する。すると閾値がマイナス側に大きくシフトするため、半導体装置のスイッチング特性が劣化してしまう。
しかしながら、本発明では、酸化性ガスと不活性ガスとの混合ガスにてゲート電極層又はゲート電極を熱処理するため、前記界面に偏在する炭素原子をＣＯやＣＯ２等の炭酸ガスとして消失することができる。
従って、炭化珪素基板と酸化膜との界面の固定電化と界面準位とを低減することができるため、フラットバンド電圧の絶対値を低減することができる。すなわち、閾値の負側へのシフトを抑制し、スイッチング特性が大幅に向上する。
また、本発明における混合ガスは不活性ガスを含有しているため、ゲート電極の酸化を抑制することができる。
さらに、ゲート電極層をパターニングしてゲート電極を形成した後にゲート電極を酸化性雰囲気で熱処理する場合、ゲート電極のエッジ部分のダメージが再酸化により回復するため、半導体装置の耐圧歩留まりが向上する。
半導体装置の製造方法では、以下の作用、効果を奏するものと推察される。
一般的にゲート電極を活性化させるためにゲート電極を熱処理するが、この熱処理により酸化膜中の炭素原子が炭化珪素基板と酸化膜との界面に偏在する。この炭素原子は正の固定電荷の挙動を示す原因となり、界面準位も増加し、フラットバンド電圧がマイナス側に増加する。すると閾値がマイナス側に大きくシフトするため、半導体装置のスイッチング特性が劣化してしまう。
しかしながら、本発明では、酸化性ガスと不活性ガスとの混合ガスにてゲート電極層又はゲート電極を熱処理するため、前記界面に偏在する炭素原子をＣＯやＣＯ２等の炭酸ガスとして消失することができる。
従って、炭化珪素基板と酸化膜との界面の固定電化と界面準位とを低減することができるため、フラットバンド電圧の絶対値を低減することができる。すなわち、閾値の負側へのシフトを抑制し、スイッチング特性が大幅に向上する。
また、本発明における混合ガスは不活性ガスを含有しているため、ゲート電極の酸化を抑制することができる。
さらに、ゲート電極層をパターニングしてゲート電極を形成した後にゲート電極を酸化性雰囲気で熱処理する場合、ゲート電極のエッジ部分のダメージが再酸化により回復するため、半導体装置の耐圧歩留まりが向上する。
以下、本発明の半導体装置の製造方法にて用いる炭化珪素基板、及び半導体装置の製造方法について、図面を参照して説明する。なお、図面には、この発明が理解できる程度に各構成部位の形状、大きさ及び配置関係が概略的に示されているにすぎず、これによりこの発明が特に限定されるものではない。以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これは好適例の一つにすぎず、従って、何らこれらに限定されない。また、導電型については、Ｎ型の炭化珪素基板を用いる態様を記載したが、Ｐ型であっても構わず、拡散層においても同様である。
〔炭化珪素基板〕
本発明の半導体装置の製造方法にて製造した半導体装置は、高耐圧、及び高温動作の観点から炭化珪素基板を用いているが、炭化珪素としては、例えば、２Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、８Ｈ−ＳｉＣ、１０Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣ等が挙げられる。なお、これらは「Ｒａｍｓｄｅｌｌの表記法」で表したものであり、最初の数字は積層方向（ｃ軸方向）の１周期中に含まれるＳｉ−Ｃ単位層の数であり、後のアルファベットは、Ｃ：立方晶、Ｈ：六方晶、Ｒ：菱面体を表す。前記炭化珪素において、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣは２０００℃以上の高温にて製造され、３Ｃ−ＳｉＣは１８００℃以下の低温で製造することができる。これらの中で、３Ｃ−ＳｉＣは結晶内における電子の走行速度が最も高く（飽和電子速度はＳｉの２．７倍）、かつ従来のＳｉに類似した結晶構造（立方晶）である。従って、高速・高効率・微細化デバイスの製造が可能であり、尚且つ低温にて製造することができるという観点から、３Ｃ−ＳｉＣ基板を用いることが好ましい。
また、３Ｃ−ＳｉＣ基板は、Ｓｉを基板としてＣＶＤ法を用いたヘテロエピタキシャル成長により製造することができるため、大口径化が容易で基板製造コストを他の方法よりも低く抑えることができる。
本発明の半導体装置の製造方法にて製造した半導体装置は、高耐圧、及び高温動作の観点から炭化珪素基板を用いているが、炭化珪素としては、例えば、２Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、８Ｈ−ＳｉＣ、１０Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣ等が挙げられる。なお、これらは「Ｒａｍｓｄｅｌｌの表記法」で表したものであり、最初の数字は積層方向（ｃ軸方向）の１周期中に含まれるＳｉ−Ｃ単位層の数であり、後のアルファベットは、Ｃ：立方晶、Ｈ：六方晶、Ｒ：菱面体を表す。前記炭化珪素において、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣは２０００℃以上の高温にて製造され、３Ｃ−ＳｉＣは１８００℃以下の低温で製造することができる。これらの中で、３Ｃ−ＳｉＣは結晶内における電子の走行速度が最も高く（飽和電子速度はＳｉの２．７倍）、かつ従来のＳｉに類似した結晶構造（立方晶）である。従って、高速・高効率・微細化デバイスの製造が可能であり、尚且つ低温にて製造することができるという観点から、３Ｃ−ＳｉＣ基板を用いることが好ましい。
また、３Ｃ−ＳｉＣ基板は、Ｓｉを基板としてＣＶＤ法を用いたヘテロエピタキシャル成長により製造することができるため、大口径化が容易で基板製造コストを他の方法よりも低く抑えることができる。
＜第１の実施形態＞
本発明の第１の実施形態における半導体装置の製造方法を、図１、及び図２に沿って詳述する。
まず、図１（Ａ）のように、窒素をドープしたＮ型の炭化珪素基板１０の表層領域に、各種不純物を注入し、Ｐ型拡散層１２、Ｎ＋拡散層１４、及びＰ＋拡散層１６を形成する。例えば、Ｐ型拡散層１２やＰ＋拡散層１６にはＡｌイオンを注入し、Ｎ＋拡散層（ＭＯＳＦＥＴのソース部分）には燐を注入する。注入方法としては、例えば、従来のイオンインプランテーション法が挙げられる。その後、例えば、Ａｒ雰囲気中や１×１０−５Ｐａ以下の真空中、１５００〜１７００℃程度の温度で数分から６０分程度の処理時間で上記不純物の活性化と共に基板の結晶性を回復させる。
本発明の第１の実施形態における半導体装置の製造方法を、図１、及び図２に沿って詳述する。
まず、図１（Ａ）のように、窒素をドープしたＮ型の炭化珪素基板１０の表層領域に、各種不純物を注入し、Ｐ型拡散層１２、Ｎ＋拡散層１４、及びＰ＋拡散層１６を形成する。例えば、Ｐ型拡散層１２やＰ＋拡散層１６にはＡｌイオンを注入し、Ｎ＋拡散層（ＭＯＳＦＥＴのソース部分）には燐を注入する。注入方法としては、例えば、従来のイオンインプランテーション法が挙げられる。その後、例えば、Ａｒ雰囲気中や１×１０−５Ｐａ以下の真空中、１５００〜１７００℃程度の温度で数分から６０分程度の処理時間で上記不純物の活性化と共に基板の結晶性を回復させる。
そして、図１（Ｂ）のように、炭化珪素基板１０の表面にゲート酸化膜１８を形成する。ゲート酸化膜１８（酸化膜）の形成には、例えば表層領域に前述の拡散層１２、１４、及び１６が形成された炭化珪素基板１０を熱酸化により形成することが好ましい。
熱酸化の条件としては、例えば、酸化性雰囲気であれば特に限定されないが、炭素原子の偏析を抑制する観点から、例えば、Ｈ２とＯ２との混合ガス雰囲気にて、熱酸化の保持温度及び保持時間を１１００〜１２００℃程度で３０分程度の処理時間で形成することが好ましい。前記混合ガス雰囲気、すなわちＷｅｔ雰囲気にてゲート酸化膜１８を形成すると、ゲート酸化膜１８中の炭素原子の偏析を抑制することができる。また、熱酸化の処理では、昇降温中も前記混合ガス中で行うことが好ましい。炭素原子の偏析を更に抑制することができるためである。
前記混合ガス中のＨ２とＯ２との混合比は、Ｈ２：Ｏ２＝１：２〜１：１００程度であることが好ましい。１：２未満であると、爆発の危険性がある。また、１：１００より大きいと、Ｏ２が多すぎるためドライ雰囲気に近い状態となり、ゲート酸化膜中の炭素原子が偏析され、固定電荷、及び界面電位の増加によるフラットバンド電圧が負側にシフトし、半導体装置の閾値が負側に大きくシフトしてしまうことがある。
熱酸化の条件としては、例えば、酸化性雰囲気であれば特に限定されないが、炭素原子の偏析を抑制する観点から、例えば、Ｈ２とＯ２との混合ガス雰囲気にて、熱酸化の保持温度及び保持時間を１１００〜１２００℃程度で３０分程度の処理時間で形成することが好ましい。前記混合ガス雰囲気、すなわちＷｅｔ雰囲気にてゲート酸化膜１８を形成すると、ゲート酸化膜１８中の炭素原子の偏析を抑制することができる。また、熱酸化の処理では、昇降温中も前記混合ガス中で行うことが好ましい。炭素原子の偏析を更に抑制することができるためである。
前記混合ガス中のＨ２とＯ２との混合比は、Ｈ２：Ｏ２＝１：２〜１：１００程度であることが好ましい。１：２未満であると、爆発の危険性がある。また、１：１００より大きいと、Ｏ２が多すぎるためドライ雰囲気に近い状態となり、ゲート酸化膜中の炭素原子が偏析され、固定電荷、及び界面電位の増加によるフラットバンド電圧が負側にシフトし、半導体装置の閾値が負側に大きくシフトしてしまうことがある。
次いで、図１（Ｃ）のように、燐を含むゲート電極層２０を形成する。ゲート電極層２０を形成する条件は、例えば、ＳｉＨ４ガスとＰＨ４ガスを１０：１程度の割合で流し、５００〜６００℃の温度で行う。ここで、ゲート電極層２０の抵抗を下げる必要がある場合には、ゲート電極層２０上にＷＳｉを１００〜３００ｎｍ程度形成すればよい。
この後、図１（Ｄ）のように、公知のフォトリソ、エッチング工程によりゲート電極２２を形成する。
この後、図１（Ｄ）のように、公知のフォトリソ、エッチング工程によりゲート電極２２を形成する。
このように形成したゲート電極２２を活性化するために熱処理を行う。この熱処理における熱処理の雰囲気ガスとしては、酸化性ガスと不活性ガスとの混合ガスを用いる。この混合ガスは、あらかじめ混合しておいた混合ガスを処理装置中に導入してもよく、酸化性ガスと不活性ガスとを別々に処理装置中に導入してもよい。
本発明における混合ガスの混合比は、混合ガスの全体積に対して酸化性ガスの含有量が５体積％以上５０体積％以下であることが好ましい。これらの範囲にあると、前述のように、フラットバンド電圧が低下し、ゲート電極２２の酸化を抑制するため、希フッ酸等で除去する工程を必要としない点で好ましい。このような範囲の中でも、１０体積％以上５０体積％以下であることが特に好ましい。この範囲であれば、閾値のシフトを抑制し、ゲート電極の酸化を抑制する本発明の効果を発現しやすくなる。また、前述のように、ゲート電極２２が、ポリシリコン上にＷＳｉを積層した構造であってもＷＳｉの酸化を抑制することができる。
本発明における酸化性ガスとしては、Ｏ２、Ｎ２Ｏ、ＮＯ２、及びＨ２Ｏからなる群より選択される少なくとも１つであることが好ましい。これらのガスであれば、炭化珪素基板１０とゲート酸化膜１８との界面近傍に偏析する炭素原子を除去することができる。
また、本発明における不活性ガスとしては、ゲート電極２２を酸化させないようなガスであれば特に限定されないが、汎用性等の観点から、例えばＡｒ及び／又はＮ２であることが好ましい。
ゲート電極層２０としては、ポリシリコン、ＷＳｉ、ＴｉＳｉ、ＮｉＳｉ、ＣｏＳｉ等が挙げられ、これらを少なくとも２層以上積層してもよい。特にポリシリコンを用いる場合には、熱処理によりポリシリコンの結晶化にて活性化する効果を奏する。
本発明における混合ガスの混合比は、混合ガスの全体積に対して酸化性ガスの含有量が５体積％以上５０体積％以下であることが好ましい。これらの範囲にあると、前述のように、フラットバンド電圧が低下し、ゲート電極２２の酸化を抑制するため、希フッ酸等で除去する工程を必要としない点で好ましい。このような範囲の中でも、１０体積％以上５０体積％以下であることが特に好ましい。この範囲であれば、閾値のシフトを抑制し、ゲート電極の酸化を抑制する本発明の効果を発現しやすくなる。また、前述のように、ゲート電極２２が、ポリシリコン上にＷＳｉを積層した構造であってもＷＳｉの酸化を抑制することができる。
本発明における酸化性ガスとしては、Ｏ２、Ｎ２Ｏ、ＮＯ２、及びＨ２Ｏからなる群より選択される少なくとも１つであることが好ましい。これらのガスであれば、炭化珪素基板１０とゲート酸化膜１８との界面近傍に偏析する炭素原子を除去することができる。
また、本発明における不活性ガスとしては、ゲート電極２２を酸化させないようなガスであれば特に限定されないが、汎用性等の観点から、例えばＡｒ及び／又はＮ２であることが好ましい。
ゲート電極層２０としては、ポリシリコン、ＷＳｉ、ＴｉＳｉ、ＮｉＳｉ、ＣｏＳｉ等が挙げられ、これらを少なくとも２層以上積層してもよい。特にポリシリコンを用いる場合には、熱処理によりポリシリコンの結晶化にて活性化する効果を奏する。
本発明におけるゲート電極２２の熱処理温度は７５０℃以上９００℃以下であることが好ましい。７５０℃未満であるとゲート電極２２が活性化せず、一方９００℃より大きいとゲート電極２２が酸化されてしまい、尚且つ炭素原子が多く偏析し閾値が負側に大きくシフトしてしまう。このような効果をより発現しやすくするための熱処理温度としては、７５０℃以上８００℃以下であることが好ましい。ここで、熱処理温度とは、熱処理保持温度のことを表す。また、このような熱処理温度での保持時間は、１０分以上３０分以下であることが好ましい。１０分未満であるとゲート電極２２が活性化せず、３０分より大きいとゲート電極２２が酸化されてしまい、尚且つ炭素原子が多く偏析してしまう。
これらの中でも、ゲート電極層２０又はゲート電極２２を熱処理する条件としては、酸化性ガスがＯ２又はＨ２Ｏであり、不活性ガスがＡｒ又はＮ２であり、酸化性ガスと不活性ガスとの混合ガスに対する酸化性ガスの含有量が１０体積％以上５０体積％以下であり、熱処理温度が７５０℃以上９００℃以下であり、保持時間が１０分以上３０分以下であることが特に好ましい態様として挙げられる。
なお、このゲート電極２２を活性化するための熱処理は、前述のようにフォトリソ、エッチング後のゲート電極２２に対して行ってもよく、フォトリソ、エッチング前のゲート電極層２０に行ってもよい。いずれのタイミングでゲート電極を活性化しても、炭化珪素基板とゲート酸化膜との界面に偏析する炭素原子を酸化性雰囲気中の酸素にて除去することができる。
最後に、図２（Ｅ）のように、露出しているゲート酸化膜をエッチングにより除去し、層間絶縁膜２４を形成し、例えばＡｌ、Ｃｕのコンタクトホール２６、及び配線（不図示）を形成して半導体装置を製造する。
＜第２の実施形態＞
本発明の第２の実施形態における半導体装置の製造方法を、図３、及び図４に沿って詳述する。
まず、図３（Ａ）のように、図１（Ａ）と同様にして炭化珪素基板３０の表層領域に、Ｐ型拡散層３２、Ｎ＋拡散層３４、及びＰ＋拡散層３６を形成する。
本発明の第２の実施形態における半導体装置の製造方法を、図３、及び図４に沿って詳述する。
まず、図３（Ａ）のように、図１（Ａ）と同様にして炭化珪素基板３０の表層領域に、Ｐ型拡散層３２、Ｎ＋拡散層３４、及びＰ＋拡散層３６を形成する。
その後、図３（Ｂ）のように、炭化珪素基板３０上にアモルファスシリコン層３７を形成する。ＳｉＨ４雰囲気中、若しくはＳｉＨ２Ｃｌ２雰囲気中にて、５００℃以上５２０℃以下程度の温度で成膜する。５００℃未満であると成長速度が遅く、５２０℃より高い温度で成膜するとポリシリコンが形成されてしまう。アモルファスシリコン層３７の膜厚は、ＳｉＣ基板を酸化しないという観点から、所望のゲート酸化膜の１／３〜１／２程度である。
次いで、アモルファスシリコン層３７を形成した後、図３（Ｃ）のように、熱酸化によりゲート酸化膜３８を形成する。この熱酸化の条件としては、前述の第１の実施形態におけるゲート酸化膜１８の熱酸化において、熱処理温度を７５０℃以上９００℃以下の温度とした以外は、第１の実施形態と同様にして行った。
このように、ゲート酸化膜３８を形成する条件としては、化学的気相成長法（ＣＶＤ）法により、５００℃以上９００℃以下で成膜することが好ましい。すなわち、本発明における成膜温度は、前述のようにアモルファスシリコン層３７の成膜温度や熱酸化における熱処理温度をも含むものである。
このように、ゲート酸化膜３８を形成する条件としては、化学的気相成長法（ＣＶＤ）法により、５００℃以上９００℃以下で成膜することが好ましい。すなわち、本発明における成膜温度は、前述のようにアモルファスシリコン層３７の成膜温度や熱酸化における熱処理温度をも含むものである。
最後に、図３（Ｄ）、図４（Ｅ）、及び図４（Ｆ）のように、図１（Ｃ）、図１（Ｄ）、及び図２（Ａ）に示す工程と同様にして、ゲート電極層４０を形成した後に、フォトリソ・エッチングによりゲート電極４２を形成する。そして、層間絶縁膜４４及びコンタクトホール４６を形成して半導体装置を製造する。
このように、本発明の第２の実施形態における半導体装置の製造方法では、ゲート酸化膜３８の酸化源を炭化珪素基板３０ではなくアモルファスシリコン層３７を酸化し、更に熱処理温度も炭化珪素基板が酸化されない温度にて行う。従って、炭化珪素基板３０中の炭素原子の影響を受けず、固定電圧や界面準位を低減したゲート酸化膜３８が得られる。また、その後にゲート電極４２を第１の実施形態と同様に７５０℃以上９００℃以下の温度で酸化性雰囲気にて活性化を行うため、炭化珪素基板３０とゲート酸化膜３８との界面近傍に炭素原子が偏析せずに、良好なゲート酸化膜３８を形成することができる。さらには、段差被覆性に優れるＣＶＤ膜を酸化してゲート酸化膜３８を形成することから、炭化珪素基板３０に存在する欠陥を抑制し、更には段差等に起因するゲート酸化膜耐圧の劣化をも抑制することができる。
＜第３の実施形態＞
本発明の第３の実施形態における半導体装置の製造方法は、前述した第２の実施形態における半導体装置の製造方法において、アモルファスシリコン層を熱酸化するのではなく、ゲート酸化膜をＣＶＤ法にて炭化珪素基板上に直接成膜する工程を有する。
具体的には、例えば、テトラエトキシシラン（ＴＥＯＳ）と酸素の混合ガス雰囲気中、低圧化にて６００℃以上９００℃以下の温度で成膜することが挙げられる。
前記混合ガスとしては、テトラエトキシシランの代わりにＳｉＨ４、Ｓｉ２Ｈ６を用いてもよい。また、酸素の代わりに、Ｎ２Ｏ、ＮＯ２、Ｈ２Ｏを用いてもよい。
成膜時の温度としては、９００℃以上であると炭化珪素基板中の炭素原子の偏析が著しく、６００℃以下ではＳｉ原料の分解が進まないため好ましくない。
本発明の第３の実施形態における半導体装置の製造方法は、前述した第２の実施形態における半導体装置の製造方法において、アモルファスシリコン層を熱酸化するのではなく、ゲート酸化膜をＣＶＤ法にて炭化珪素基板上に直接成膜する工程を有する。
具体的には、例えば、テトラエトキシシラン（ＴＥＯＳ）と酸素の混合ガス雰囲気中、低圧化にて６００℃以上９００℃以下の温度で成膜することが挙げられる。
前記混合ガスとしては、テトラエトキシシランの代わりにＳｉＨ４、Ｓｉ２Ｈ６を用いてもよい。また、酸素の代わりに、Ｎ２Ｏ、ＮＯ２、Ｈ２Ｏを用いてもよい。
成膜時の温度としては、９００℃以上であると炭化珪素基板中の炭素原子の偏析が著しく、６００℃以下ではＳｉ原料の分解が進まないため好ましくない。
前述のようにゲート酸化膜を成膜すると、第２の実施形態にて説明したように、ＣＶＤ法にて成膜しているので段差被膜性に優れることから、段差等に起因するゲート酸化膜耐圧の劣化をも抑制することができる。また、酸化するための工程を別途設ける必要がないため、製造工程及び製造時間を短縮させることができる。
本発明の半導体装置の製造方法により半導体装置を製造し、そのＣＶ特性、及びゲート電極の酸化について評価した。
〔実施例１〕
実施例１では、前述の第１の実施形態で説明した半導体装置の製造方法に準じて製造した。以下に詳細を記載する。
−半導体装置の製造−
まず、３Ｃ−ＳｉＣ基板に、窒素原子を１×１０１６／ｃｍ３ドープし、Ｎ型基板を準備する。次いで、Ｈ２Ｏ雰囲気（Ｗｅｔ雰囲気）中、昇降温速度が３０℃／ｍｉｎ．、１１７０℃で２５分間処理して３Ｃ−ＳｉＣを熱酸化しゲート酸化膜を形成した。そして、ＳｉＨ４ガスとＰＨ４ガスとをチャンバー内に流し５５０℃にて４００ｎｍのポリシリコン層を形成した。その後、酸素を１０％含んだ雰囲気（Ｎ２：Ｏ２＝５００ｓｃｍ：４５００ｓｃｍ）雰囲気中、８００℃、２０分の熱処理を行いゲート電極を活性化し、フォトリソ、エッチングにてゲート電極パターンを形成し、ＭＯＳキャパシタを製造した。
〔実施例１〕
実施例１では、前述の第１の実施形態で説明した半導体装置の製造方法に準じて製造した。以下に詳細を記載する。
−半導体装置の製造−
まず、３Ｃ−ＳｉＣ基板に、窒素原子を１×１０１６／ｃｍ３ドープし、Ｎ型基板を準備する。次いで、Ｈ２Ｏ雰囲気（Ｗｅｔ雰囲気）中、昇降温速度が３０℃／ｍｉｎ．、１１７０℃で２５分間処理して３Ｃ−ＳｉＣを熱酸化しゲート酸化膜を形成した。そして、ＳｉＨ４ガスとＰＨ４ガスとをチャンバー内に流し５５０℃にて４００ｎｍのポリシリコン層を形成した。その後、酸素を１０％含んだ雰囲気（Ｎ２：Ｏ２＝５００ｓｃｍ：４５００ｓｃｍ）雰囲気中、８００℃、２０分の熱処理を行いゲート電極を活性化し、フォトリソ、エッチングにてゲート電極パターンを形成し、ＭＯＳキャパシタを製造した。
−半導体装置の評価−
・ＣＶ特性
ＣＶ特性の評価としては、アジレントテクノロジー社製のＬＣＲメータ（型番：４２７４Ａ）を用いて、測定周波数が１００ｋＨｚ、測定ステップ電圧０．２Ｖの条件にて、ゲート電圧と最大容量値で規格化したキャパシタンス（μＦ／ｃｍ２）とから得られるヒステリシスを測定し、当該ヒステリシスの負側へのシフトと傾きを評価した。また、このＣＶ特性の評価結果から、フラットバンド電圧Ｖｆｂを求めた。
評価結果を図５、及び表１に示す。
・ゲート電極の酸化
ゲート電極表面の酸化の程度については、下記のように段階的に評価した。
◎：特性評価する殆どの箇所でＣＶ曲線が得ることができ、ゲート電極表面の酸化の影響を無視することができる。
○：特性評価する際、多くの箇所でＣＶ曲線が得られず、ゲート電極表面の酸化の影響を受けている箇所が多い。酸化膜除去の工程を追加する場合がある。
△：ゲート電極表面に酸化膜が厚く形成されており、酸化膜を除去しなければＣＶ特性を評価することができなかった。
結果を表１に示す。
・ＣＶ特性
ＣＶ特性の評価としては、アジレントテクノロジー社製のＬＣＲメータ（型番：４２７４Ａ）を用いて、測定周波数が１００ｋＨｚ、測定ステップ電圧０．２Ｖの条件にて、ゲート電圧と最大容量値で規格化したキャパシタンス（μＦ／ｃｍ２）とから得られるヒステリシスを測定し、当該ヒステリシスの負側へのシフトと傾きを評価した。また、このＣＶ特性の評価結果から、フラットバンド電圧Ｖｆｂを求めた。
評価結果を図５、及び表１に示す。
・ゲート電極の酸化
ゲート電極表面の酸化の程度については、下記のように段階的に評価した。
◎：特性評価する殆どの箇所でＣＶ曲線が得ることができ、ゲート電極表面の酸化の影響を無視することができる。
○：特性評価する際、多くの箇所でＣＶ曲線が得られず、ゲート電極表面の酸化の影響を受けている箇所が多い。酸化膜除去の工程を追加する場合がある。
△：ゲート電極表面に酸化膜が厚く形成されており、酸化膜を除去しなければＣＶ特性を評価することができなかった。
結果を表１に示す。
〔実施例２〕
実施例２では、前述の第１の実施形態で説明した半導体装置の製造方法に準じて製造した。
具体的には、実施例１において、ゲート電極を活性化するための熱処理雰囲気を、Ｎ２：Ｏ２＝２５００ｓｃｍ：２５００ｓｃｍに代えた以外は実施例１と同様にしてＭＯＳキャパシタを製造した。
結果を図５、及び表１に示す。
実施例２では、前述の第１の実施形態で説明した半導体装置の製造方法に準じて製造した。
具体的には、実施例１において、ゲート電極を活性化するための熱処理雰囲気を、Ｎ２：Ｏ２＝２５００ｓｃｍ：２５００ｓｃｍに代えた以外は実施例１と同様にしてＭＯＳキャパシタを製造した。
結果を図５、及び表１に示す。
〔実施例３〕
実施例３では、前述の第２の実施形態で説明した半導体装置の製造方法に準じて製造した。
具体的には、実施例１において、熱酸化する代わりに、以下のようにしてゲート酸化膜を形成した以外は実施例１と同様にしてＭＯＳキャパシタを製造した。
まず、ＣＶＤ法にてＳｉＨ４雰囲気中、５１０℃にてアモルファスシリコン層を形成した。次いで、Ｈ２Ｏ雰囲気（Ｗｅｔ雰囲気）中、昇降温速度が３０℃／ｍｉｎ．、８５０℃で３０分間処理してアモルファスシリコン層を熱酸化しゲート酸化膜を形成した。
このようにして製造したＭＯＳキャパシタのＣＶ特性を評価した。評価結果は、実施例１と同様の結果が得られた。
実施例３では、前述の第２の実施形態で説明した半導体装置の製造方法に準じて製造した。
具体的には、実施例１において、熱酸化する代わりに、以下のようにしてゲート酸化膜を形成した以外は実施例１と同様にしてＭＯＳキャパシタを製造した。
まず、ＣＶＤ法にてＳｉＨ４雰囲気中、５１０℃にてアモルファスシリコン層を形成した。次いで、Ｈ２Ｏ雰囲気（Ｗｅｔ雰囲気）中、昇降温速度が３０℃／ｍｉｎ．、８５０℃で３０分間処理してアモルファスシリコン層を熱酸化しゲート酸化膜を形成した。
このようにして製造したＭＯＳキャパシタのＣＶ特性を評価した。評価結果は、実施例１と同様の結果が得られた。
〔実施例４〕
実施例４では、前述の第３の実施形態で説明した半導体装置の製造方法に準じて製造した。
具体的には、実施例３において、アモルファスシリコンを熱酸化する代わりに、以下のようにしてゲート酸化膜を形成した以外は実施例１と同様にしてＭＯＳキャパシタを製造した。
拡散層を形成した炭化珪素基板を、ＣＶＤ法にて、テトラエトキシシランと酸素との混合比が２：１の混合ガス中、１Ｐａ、７００℃で６０分間処理してゲート酸化膜を成膜した。
このようにして製造したＭＯＳキャパシタのＣＶ特性を評価した。評価結果は、実施例１と同様の結果が得られた。
実施例４では、前述の第３の実施形態で説明した半導体装置の製造方法に準じて製造した。
具体的には、実施例３において、アモルファスシリコンを熱酸化する代わりに、以下のようにしてゲート酸化膜を形成した以外は実施例１と同様にしてＭＯＳキャパシタを製造した。
拡散層を形成した炭化珪素基板を、ＣＶＤ法にて、テトラエトキシシランと酸素との混合比が２：１の混合ガス中、１Ｐａ、７００℃で６０分間処理してゲート酸化膜を成膜した。
このようにして製造したＭＯＳキャパシタのＣＶ特性を評価した。評価結果は、実施例１と同様の結果が得られた。
〔比較例１〕
実施例１において、ゲート電極の熱処理雰囲気を、混合ガスの代わりにＮ２ガス中で熱処理した以外は実施例１と同様にしてＭＯＳキャパシタを製造し、当該製造方法にて製造したＭＯＳキャパシタのＣＶ特性を評価した。
結果を図５、及び表１に示す。
実施例１において、ゲート電極の熱処理雰囲気を、混合ガスの代わりにＮ２ガス中で熱処理した以外は実施例１と同様にしてＭＯＳキャパシタを製造し、当該製造方法にて製造したＭＯＳキャパシタのＣＶ特性を評価した。
結果を図５、及び表１に示す。
＊アモシリ：アモルファスシリコン
＊ＴＥＯＳ：テトラエトキシシラン
図５から明らかなように、本発明の半導体装置の製造方法にて製造したＭＯＳキャパシタ半導体装置は、ＣＶ特性が負側へのシフトが低減されている。また、表１より、ゲート電極の酸化については、ゲート電極のＶｆｂが小さいにもかかわらず酸化が進行していないことがわかった。
１０、３０ 炭化珪素基板
１２、３２ Ｐ型拡散層
１４、３４ Ｎ＋拡散層
１６、３６ Ｐ＋拡散層
１８、３８ （ゲート）酸化膜
２０、４０ ゲート電極層
２２，４２ ゲート電極
２４、４４ 層間絶縁膜
２６、４６ コンタクトホール
３７ アモルファスシリコン層
１００、２００ 半導体装置
１２、３２ Ｐ型拡散層
１４、３４ Ｎ＋拡散層
１６、３６ Ｐ＋拡散層
１８、３８ （ゲート）酸化膜
２０、４０ ゲート電極層
２２，４２ ゲート電極
２４、４４ 層間絶縁膜
２６、４６ コンタクトホール
３７ アモルファスシリコン層
１００、２００ 半導体装置
Claims (10)
- 炭化珪素基板上に酸化膜を形成する工程と、該酸化膜上にゲート電極層を形成した後にパターニングしてゲート電極を形成する工程と、を有する半導体装置の製造方法であって、
前記ゲート電極層又は前記ゲート電極を、酸化性ガスと不活性ガスとの混合ガス雰囲気にて熱処理することを特徴とする半導体装置の製造方法。 - 前記酸化性ガスが前記混合ガスに対して５体積％以上５０体積％以下含有されていることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記酸化性ガスがＯ２、Ｎ２Ｏ、ＮＯ２、及びＨ２Ｏからなる群より選択される少なくとも１つであることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記不活性ガスがＡｒ及び／又はＮ２であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
- 前記混合ガスでの熱処理を７５０℃以上９００℃以下で行うことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
- 前記酸化膜を、前記炭化珪素基板を熱酸化することにより形成することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
- 前記酸化膜を、化学的気相成長法により５００℃以上９００℃以下で形成することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
- 前記酸化膜を、前記酸化膜を形成する前にアモルファスシリコン層を形成し、該アモルファスシリコン層を熱酸化して形成することを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記酸化膜を、テトラエトキシシランと酸素との混合ガス雰囲気にて形成することを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記炭化珪素基板が、立方晶炭化珪素基板であることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008055010A JP2009212365A (ja) | 2008-03-05 | 2008-03-05 | 半導体装置の製造方法 |
| US12/379,931 US20090227100A1 (en) | 2008-03-05 | 2009-03-04 | Method for fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008055010A JP2009212365A (ja) | 2008-03-05 | 2008-03-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009212365A true JP2009212365A (ja) | 2009-09-17 |
Family
ID=41054062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008055010A Pending JP2009212365A (ja) | 2008-03-05 | 2008-03-05 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20090227100A1 (ja) |
| JP (1) | JP2009212365A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8829536B2 (en) | 2012-03-16 | 2014-09-09 | National Institute Of Advanced Industrial Science And Technology | SiC semiconductor device and manufacturing method thereof |
| JP2015072974A (ja) * | 2013-10-02 | 2015-04-16 | 日産自動車株式会社 | 半導体装置の製造方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5728153B2 (ja) * | 2008-09-26 | 2015-06-03 | 株式会社東芝 | 半導体装置の製造方法 |
| CN106571300A (zh) * | 2015-10-12 | 2017-04-19 | 南京励盛半导体科技有限公司 | 一种碳化硅半导体器件的栅极介质层的制造工艺 |
| US10573722B2 (en) * | 2016-02-17 | 2020-02-25 | General Electric Company | Systems and methods for in-situ doped semiconductor gate electrodes for wide bandgap semiconductor power devices |
| JP6805074B2 (ja) * | 2017-05-12 | 2020-12-23 | 株式会社東芝 | 半導体装置の製造方法 |
| CN115295407B (zh) * | 2022-09-29 | 2023-07-07 | 浙江大学杭州国际科创中心 | 一种SiC功率器件的栅氧结构制备方法和栅氧结构 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11274487A (ja) * | 1998-03-25 | 1999-10-08 | Denso Corp | 炭化珪素半導体装置の製造方法 |
| JP2000312003A (ja) * | 1999-02-23 | 2000-11-07 | Matsushita Electric Ind Co Ltd | 絶縁ゲート型半導体素子およびその製造方法 |
| JP2004319619A (ja) * | 2003-04-14 | 2004-11-11 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2006156478A (ja) * | 2004-11-25 | 2006-06-15 | Mitsubishi Electric Corp | 炭化珪素半導体装置およびその製造方法 |
| JP2006210818A (ja) * | 2005-01-31 | 2006-08-10 | Matsushita Electric Ind Co Ltd | 半導体素子およびその製造方法 |
| JP2006269924A (ja) * | 2005-03-25 | 2006-10-05 | Fuji Electric Holdings Co Ltd | 炭化珪素半導体装置とその製造方法 |
| JP2006303231A (ja) * | 2005-04-21 | 2006-11-02 | Fuji Electric Holdings Co Ltd | 炭化珪素半導体装置の製造方法 |
| JP2006339478A (ja) * | 2005-06-03 | 2006-12-14 | Toyota Motor Corp | 絶縁ゲート型半導体装置およびその製造方法 |
| JP2007201343A (ja) * | 2006-01-30 | 2007-08-09 | Central Res Inst Of Electric Power Ind | 炭化珪素半導体素子の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7338869B2 (en) * | 2002-06-28 | 2008-03-04 | National Institute Of Advanced Industrial Science And Technology | Semiconductor device and its manufacturing method |
| US7462540B2 (en) * | 2004-02-06 | 2008-12-09 | Panasonic Corporation | Silicon carbide semiconductor device and process for producing the same |
| JP5017865B2 (ja) * | 2006-01-17 | 2012-09-05 | 富士電機株式会社 | 半導体装置 |
-
2008
- 2008-03-05 JP JP2008055010A patent/JP2009212365A/ja active Pending
-
2009
- 2009-03-04 US US12/379,931 patent/US20090227100A1/en not_active Abandoned
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11274487A (ja) * | 1998-03-25 | 1999-10-08 | Denso Corp | 炭化珪素半導体装置の製造方法 |
| JP2000312003A (ja) * | 1999-02-23 | 2000-11-07 | Matsushita Electric Ind Co Ltd | 絶縁ゲート型半導体素子およびその製造方法 |
| JP2004319619A (ja) * | 2003-04-14 | 2004-11-11 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2006156478A (ja) * | 2004-11-25 | 2006-06-15 | Mitsubishi Electric Corp | 炭化珪素半導体装置およびその製造方法 |
| JP2006210818A (ja) * | 2005-01-31 | 2006-08-10 | Matsushita Electric Ind Co Ltd | 半導体素子およびその製造方法 |
| JP2006269924A (ja) * | 2005-03-25 | 2006-10-05 | Fuji Electric Holdings Co Ltd | 炭化珪素半導体装置とその製造方法 |
| JP2006303231A (ja) * | 2005-04-21 | 2006-11-02 | Fuji Electric Holdings Co Ltd | 炭化珪素半導体装置の製造方法 |
| JP2006339478A (ja) * | 2005-06-03 | 2006-12-14 | Toyota Motor Corp | 絶縁ゲート型半導体装置およびその製造方法 |
| JP2007201343A (ja) * | 2006-01-30 | 2007-08-09 | Central Res Inst Of Electric Power Ind | 炭化珪素半導体素子の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8829536B2 (en) | 2012-03-16 | 2014-09-09 | National Institute Of Advanced Industrial Science And Technology | SiC semiconductor device and manufacturing method thereof |
| JP2015072974A (ja) * | 2013-10-02 | 2015-04-16 | 日産自動車株式会社 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20090227100A1 (en) | 2009-09-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2009212365A (ja) | 半導体装置の製造方法 | |
| JP5584823B2 (ja) | 炭化珪素半導体装置 | |
| JP2007053227A (ja) | 半導体素子およびその製造方法 | |
| JP2007208260A (ja) | 二重仕事関数金属ゲートスタックを備えるｃｍｏｓ半導体装置 | |
| JP2006339624A (ja) | フラッシュメモリ素子の製造方法 | |
| JP2006216918A (ja) | 半導体素子の製造方法 | |
| JP2005166930A (ja) | ＳｉＣ−ＭＩＳＦＥＴ及びその製造方法 | |
| CN108257858B (zh) | 一种高k栅介质层的制备方法及碳化硅MOS功率器件 | |
| JP2009212366A (ja) | 半導体装置の製造方法 | |
| JP2007012684A (ja) | 半導体装置とゲート酸化膜の製造方法 | |
| JP2005136386A (ja) | 炭化珪素−酸化物積層体，その製造方法及び半導体装置 | |
| WO2014034748A1 (ja) | 半導体装置及びその製造方法 | |
| JP2009206413A (ja) | 半導体装置の製造方法 | |
| JP5728153B2 (ja) | 半導体装置の製造方法 | |
| JP4742867B2 (ja) | Ｍｉｓ型電界効果トランジスタを備える半導体装置 | |
| JP6035763B2 (ja) | ゲート酸化膜の形成方法及び炭化珪素半導体装置の製造方法 | |
| JP5072482B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| JP2010080674A (ja) | 半導体装置、およびその製造方法 | |
| JP4694769B2 (ja) | 半導体装置の製造方法 | |
| JP2015142078A (ja) | 炭化ケイ素半導体装置およびその製造方法 | |
| JP2007165733A (ja) | 半導体装置及びその製造方法 | |
| JP4757579B2 (ja) | 絶縁ゲート型半導体装置及びその製造方法 | |
| JP5507754B2 (ja) | 半導体装置の製造方法 | |
| JP2011071202A (ja) | 半導体装置の製造方法 | |
| JP2010093170A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100416 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100427 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100831 |