JP2009212365A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】ゲート電極層又はゲート電極を活性化するために熱処理をしても閾値の負側へのシフトを抑制した半導体装置の製造方法を提供する。
【解決手段】炭化珪素基板10上に酸化膜18を形成する工程と、酸化膜18上にゲート電極層20を形成した後にパターニングしてゲート電極22を形成する工程と、を有する半導体装置の製造方法であって、ゲート電極層20又はゲート電極22を、酸化性ガスと不活性ガスとの混合ガス雰囲気にて熱処理することを特徴とする半導体装置の製造方法。
【選択図】図1
【解決手段】炭化珪素基板10上に酸化膜18を形成する工程と、酸化膜18上にゲート電極層20を形成した後にパターニングしてゲート電極22を形成する工程と、を有する半導体装置の製造方法であって、ゲート電極層20又はゲート電極22を、酸化性ガスと不活性ガスとの混合ガス雰囲気にて熱処理することを特徴とする半導体装置の製造方法。
【選択図】図1
Description
本発明は半導体装置の製造方法に関するものであり、特に、炭化珪素基板を用いた半導体装置の製造方法に関する。
炭化珪素(SiC)結晶を用いた半導体デバイスは、Si結晶を用いた従来の半導体デバイスと比べて高耐圧、高温動作といった特徴がある。これは、炭素原子が含まれることで原子間距離が短くなりより強固な結合となるため、半導体のバンドギャップが2倍以上に大きくなる。その結果、2倍以上の電界まで耐圧が高まり、また高温まで半導体特性が保たれる。
このような炭化珪素基板上に酸化膜を形成する方法としては、O2等のドライ酸化やH2O等のWet酸化等の酸化性雰囲気にて基板を熱処理する技術が提案されている(例えば、特許文献1参照)。
しかしながら、特に3C−炭化珪素基板上に酸化膜を形成すると、炭化珪素基板と酸化膜との界面に形成される界面準位及び固定電荷が問題となっている。これに対しては、4H−炭化珪素基板では使用する面方向によって最適な酸化条件が異なるが、Si面では1300℃程度のドライ酸化、Arポストアニール、及びH2アニールが有効であり、また、1350℃のN2O酸化等も有効である。また、C面では1000℃程度のWet酸化が有効である。
一方、同様の条件を3C−炭化珪素基板にて評価すると、4H−炭化珪素のC面と特性が近く、ドライ酸化では固定電荷が非常に多く、Wet酸化が有効である。
また、一般的に、酸化膜上に、例えばポリシリコンにてゲート電極を形成した後、ゲート電極を活性化するため熱処理を行う。しかしながら、ゲート電極を活性化する際に行う熱処理により、炭化珪素基板とゲート酸化膜との界面に炭素が偏析(パイルアップ)してしまう。この偏析した炭素により炭化珪素基板とゲート酸化膜との界面準位の上昇、すなわち正の固定電荷が発生するため、フラットバンド電圧の絶対値が大きくなる。すると、半導体装置の閾値が負にシフトしてしまう。これは、前述のように、酸化膜(ゲート酸化膜)をWet酸化にて形成した場合でも、負にシフトする問題点があった。また、閾値が負側にシフトする量が小さい場合には、燐等を注入することにより閾値を正側にシフトする補正をすることができるものの、シフトする量が大きい場合には、この方法にて対処することができない。
従って、ゲート電圧を印加していない状態であっても半導体装置に電流が流れてしまい、いわゆるノーマリーオフのデバイスを製造することができなかった。
一方、同様の条件を3C−炭化珪素基板にて評価すると、4H−炭化珪素のC面と特性が近く、ドライ酸化では固定電荷が非常に多く、Wet酸化が有効である。
また、一般的に、酸化膜上に、例えばポリシリコンにてゲート電極を形成した後、ゲート電極を活性化するため熱処理を行う。しかしながら、ゲート電極を活性化する際に行う熱処理により、炭化珪素基板とゲート酸化膜との界面に炭素が偏析(パイルアップ)してしまう。この偏析した炭素により炭化珪素基板とゲート酸化膜との界面準位の上昇、すなわち正の固定電荷が発生するため、フラットバンド電圧の絶対値が大きくなる。すると、半導体装置の閾値が負にシフトしてしまう。これは、前述のように、酸化膜(ゲート酸化膜)をWet酸化にて形成した場合でも、負にシフトする問題点があった。また、閾値が負側にシフトする量が小さい場合には、燐等を注入することにより閾値を正側にシフトする補正をすることができるものの、シフトする量が大きい場合には、この方法にて対処することができない。
従って、ゲート電圧を印加していない状態であっても半導体装置に電流が流れてしまい、いわゆるノーマリーオフのデバイスを製造することができなかった。
本発明は、前記問題点に鑑みなされたものであり、以下の目的を達成することを課題とする。
即ち、本発明の目的は、ゲート電極層又はゲート電極を活性化するために熱処理をしても閾値の負側へのシフトを抑制した半導体装置の製造方法を提供することにある。
即ち、本発明の目的は、ゲート電極層又はゲート電極を活性化するために熱処理をしても閾値の負側へのシフトを抑制した半導体装置の製造方法を提供することにある。
本発明者は鋭意検討した結果、下記の半導体装置の製造方法を用いることにより、上記問題を解決できることを見出し、上記目的を達成するに至った。
即ち、本発明の半導体装置の製造方法は、炭化珪素基板上に酸化膜を形成する工程と、該酸化膜上にゲート電極層を形成した後にパターニングしてゲート電極を形成する工程と、を有する半導体装置の製造方法であって、前記ゲート電極層又は前記ゲート電極を、酸化性ガスと不活性ガスとの混合ガス雰囲気にて熱処理することを特徴とする。
また、前記酸化性ガスが前記混合ガスに対して5体積%以上50体積%以下含有されていることを特徴とする。
また、前記酸化性ガスが前記混合ガスに対して5体積%以上50体積%以下含有されていることを特徴とする。
本発明によれば、ゲート電極層又はゲート電極を活性化するために熱処理をしても閾値の負側へのシフトを抑制した半導体装置の製造方法を提供することができる。
本発明の半導体装置の製造方法は、炭化珪素基板上に酸化膜を形成する工程と、該酸化膜上にゲート電極層を形成した後にパターニングしてゲート電極を形成する方法と、を有する半導体装置の製造方法であって、前記ゲート電極層又は前記ゲート電極を、酸化性ガスと不活性ガスとの混合ガス雰囲気にて熱処理する。
半導体装置の製造方法では、以下の作用、効果を奏するものと推察される。
一般的にゲート電極を活性化させるためにゲート電極を熱処理するが、この熱処理により酸化膜中の炭素原子が炭化珪素基板と酸化膜との界面に偏在する。この炭素原子は正の固定電荷の挙動を示す原因となり、界面準位も増加し、フラットバンド電圧がマイナス側に増加する。すると閾値がマイナス側に大きくシフトするため、半導体装置のスイッチング特性が劣化してしまう。
しかしながら、本発明では、酸化性ガスと不活性ガスとの混合ガスにてゲート電極層又はゲート電極を熱処理するため、前記界面に偏在する炭素原子をCOやCO2等の炭酸ガスとして消失することができる。
従って、炭化珪素基板と酸化膜との界面の固定電化と界面準位とを低減することができるため、フラットバンド電圧の絶対値を低減することができる。すなわち、閾値の負側へのシフトを抑制し、スイッチング特性が大幅に向上する。
また、本発明における混合ガスは不活性ガスを含有しているため、ゲート電極の酸化を抑制することができる。
さらに、ゲート電極層をパターニングしてゲート電極を形成した後にゲート電極を酸化性雰囲気で熱処理する場合、ゲート電極のエッジ部分のダメージが再酸化により回復するため、半導体装置の耐圧歩留まりが向上する。
半導体装置の製造方法では、以下の作用、効果を奏するものと推察される。
一般的にゲート電極を活性化させるためにゲート電極を熱処理するが、この熱処理により酸化膜中の炭素原子が炭化珪素基板と酸化膜との界面に偏在する。この炭素原子は正の固定電荷の挙動を示す原因となり、界面準位も増加し、フラットバンド電圧がマイナス側に増加する。すると閾値がマイナス側に大きくシフトするため、半導体装置のスイッチング特性が劣化してしまう。
しかしながら、本発明では、酸化性ガスと不活性ガスとの混合ガスにてゲート電極層又はゲート電極を熱処理するため、前記界面に偏在する炭素原子をCOやCO2等の炭酸ガスとして消失することができる。
従って、炭化珪素基板と酸化膜との界面の固定電化と界面準位とを低減することができるため、フラットバンド電圧の絶対値を低減することができる。すなわち、閾値の負側へのシフトを抑制し、スイッチング特性が大幅に向上する。
また、本発明における混合ガスは不活性ガスを含有しているため、ゲート電極の酸化を抑制することができる。
さらに、ゲート電極層をパターニングしてゲート電極を形成した後にゲート電極を酸化性雰囲気で熱処理する場合、ゲート電極のエッジ部分のダメージが再酸化により回復するため、半導体装置の耐圧歩留まりが向上する。
以下、本発明の半導体装置の製造方法にて用いる炭化珪素基板、及び半導体装置の製造方法について、図面を参照して説明する。なお、図面には、この発明が理解できる程度に各構成部位の形状、大きさ及び配置関係が概略的に示されているにすぎず、これによりこの発明が特に限定されるものではない。以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これは好適例の一つにすぎず、従って、何らこれらに限定されない。また、導電型については、N型の炭化珪素基板を用いる態様を記載したが、P型であっても構わず、拡散層においても同様である。
〔炭化珪素基板〕
本発明の半導体装置の製造方法にて製造した半導体装置は、高耐圧、及び高温動作の観点から炭化珪素基板を用いているが、炭化珪素としては、例えば、2H−SiC、3C−SiC、4H−SiC、6H−SiC、8H−SiC、10H−SiC、15R−SiC等が挙げられる。なお、これらは「Ramsdellの表記法」で表したものであり、最初の数字は積層方向(c軸方向)の1周期中に含まれるSi−C単位層の数であり、後のアルファベットは、C:立方晶、H:六方晶、R:菱面体を表す。前記炭化珪素において、4H−SiC、6H−SiC、15R−SiCは2000℃以上の高温にて製造され、3C−SiCは1800℃以下の低温で製造することができる。これらの中で、3C−SiCは結晶内における電子の走行速度が最も高く(飽和電子速度はSiの2.7倍)、かつ従来のSiに類似した結晶構造(立方晶)である。従って、高速・高効率・微細化デバイスの製造が可能であり、尚且つ低温にて製造することができるという観点から、3C−SiC基板を用いることが好ましい。
また、3C−SiC基板は、Siを基板としてCVD法を用いたヘテロエピタキシャル成長により製造することができるため、大口径化が容易で基板製造コストを他の方法よりも低く抑えることができる。
本発明の半導体装置の製造方法にて製造した半導体装置は、高耐圧、及び高温動作の観点から炭化珪素基板を用いているが、炭化珪素としては、例えば、2H−SiC、3C−SiC、4H−SiC、6H−SiC、8H−SiC、10H−SiC、15R−SiC等が挙げられる。なお、これらは「Ramsdellの表記法」で表したものであり、最初の数字は積層方向(c軸方向)の1周期中に含まれるSi−C単位層の数であり、後のアルファベットは、C:立方晶、H:六方晶、R:菱面体を表す。前記炭化珪素において、4H−SiC、6H−SiC、15R−SiCは2000℃以上の高温にて製造され、3C−SiCは1800℃以下の低温で製造することができる。これらの中で、3C−SiCは結晶内における電子の走行速度が最も高く(飽和電子速度はSiの2.7倍)、かつ従来のSiに類似した結晶構造(立方晶)である。従って、高速・高効率・微細化デバイスの製造が可能であり、尚且つ低温にて製造することができるという観点から、3C−SiC基板を用いることが好ましい。
また、3C−SiC基板は、Siを基板としてCVD法を用いたヘテロエピタキシャル成長により製造することができるため、大口径化が容易で基板製造コストを他の方法よりも低く抑えることができる。
<第1の実施形態>
本発明の第1の実施形態における半導体装置の製造方法を、図1、及び図2に沿って詳述する。
まず、図1(A)のように、窒素をドープしたN型の炭化珪素基板10の表層領域に、各種不純物を注入し、P型拡散層12、N+拡散層14、及びP+拡散層16を形成する。例えば、P型拡散層12やP+拡散層16にはAlイオンを注入し、N+拡散層(MOSFETのソース部分)には燐を注入する。注入方法としては、例えば、従来のイオンインプランテーション法が挙げられる。その後、例えば、Ar雰囲気中や1×10−5Pa以下の真空中、1500〜1700℃程度の温度で数分から60分程度の処理時間で上記不純物の活性化と共に基板の結晶性を回復させる。
本発明の第1の実施形態における半導体装置の製造方法を、図1、及び図2に沿って詳述する。
まず、図1(A)のように、窒素をドープしたN型の炭化珪素基板10の表層領域に、各種不純物を注入し、P型拡散層12、N+拡散層14、及びP+拡散層16を形成する。例えば、P型拡散層12やP+拡散層16にはAlイオンを注入し、N+拡散層(MOSFETのソース部分)には燐を注入する。注入方法としては、例えば、従来のイオンインプランテーション法が挙げられる。その後、例えば、Ar雰囲気中や1×10−5Pa以下の真空中、1500〜1700℃程度の温度で数分から60分程度の処理時間で上記不純物の活性化と共に基板の結晶性を回復させる。
そして、図1(B)のように、炭化珪素基板10の表面にゲート酸化膜18を形成する。ゲート酸化膜18(酸化膜)の形成には、例えば表層領域に前述の拡散層12、14、及び16が形成された炭化珪素基板10を熱酸化により形成することが好ましい。
熱酸化の条件としては、例えば、酸化性雰囲気であれば特に限定されないが、炭素原子の偏析を抑制する観点から、例えば、H2とO2との混合ガス雰囲気にて、熱酸化の保持温度及び保持時間を1100〜1200℃程度で30分程度の処理時間で形成することが好ましい。前記混合ガス雰囲気、すなわちWet雰囲気にてゲート酸化膜18を形成すると、ゲート酸化膜18中の炭素原子の偏析を抑制することができる。また、熱酸化の処理では、昇降温中も前記混合ガス中で行うことが好ましい。炭素原子の偏析を更に抑制することができるためである。
前記混合ガス中のH2とO2との混合比は、H2:O2=1:2〜1:100程度であることが好ましい。1:2未満であると、爆発の危険性がある。また、1:100より大きいと、O2が多すぎるためドライ雰囲気に近い状態となり、ゲート酸化膜中の炭素原子が偏析され、固定電荷、及び界面電位の増加によるフラットバンド電圧が負側にシフトし、半導体装置の閾値が負側に大きくシフトしてしまうことがある。
熱酸化の条件としては、例えば、酸化性雰囲気であれば特に限定されないが、炭素原子の偏析を抑制する観点から、例えば、H2とO2との混合ガス雰囲気にて、熱酸化の保持温度及び保持時間を1100〜1200℃程度で30分程度の処理時間で形成することが好ましい。前記混合ガス雰囲気、すなわちWet雰囲気にてゲート酸化膜18を形成すると、ゲート酸化膜18中の炭素原子の偏析を抑制することができる。また、熱酸化の処理では、昇降温中も前記混合ガス中で行うことが好ましい。炭素原子の偏析を更に抑制することができるためである。
前記混合ガス中のH2とO2との混合比は、H2:O2=1:2〜1:100程度であることが好ましい。1:2未満であると、爆発の危険性がある。また、1:100より大きいと、O2が多すぎるためドライ雰囲気に近い状態となり、ゲート酸化膜中の炭素原子が偏析され、固定電荷、及び界面電位の増加によるフラットバンド電圧が負側にシフトし、半導体装置の閾値が負側に大きくシフトしてしまうことがある。
次いで、図1(C)のように、燐を含むゲート電極層20を形成する。ゲート電極層20を形成する条件は、例えば、SiH4ガスとPH4ガスを10:1程度の割合で流し、500〜600℃の温度で行う。ここで、ゲート電極層20の抵抗を下げる必要がある場合には、ゲート電極層20上にWSiを100〜300nm程度形成すればよい。
この後、図1(D)のように、公知のフォトリソ、エッチング工程によりゲート電極22を形成する。
この後、図1(D)のように、公知のフォトリソ、エッチング工程によりゲート電極22を形成する。
このように形成したゲート電極22を活性化するために熱処理を行う。この熱処理における熱処理の雰囲気ガスとしては、酸化性ガスと不活性ガスとの混合ガスを用いる。この混合ガスは、あらかじめ混合しておいた混合ガスを処理装置中に導入してもよく、酸化性ガスと不活性ガスとを別々に処理装置中に導入してもよい。
本発明における混合ガスの混合比は、混合ガスの全体積に対して酸化性ガスの含有量が5体積%以上50体積%以下であることが好ましい。これらの範囲にあると、前述のように、フラットバンド電圧が低下し、ゲート電極22の酸化を抑制するため、希フッ酸等で除去する工程を必要としない点で好ましい。このような範囲の中でも、10体積%以上50体積%以下であることが特に好ましい。この範囲であれば、閾値のシフトを抑制し、ゲート電極の酸化を抑制する本発明の効果を発現しやすくなる。また、前述のように、ゲート電極22が、ポリシリコン上にWSiを積層した構造であってもWSiの酸化を抑制することができる。
本発明における酸化性ガスとしては、O2、N2O、NO2、及びH2Oからなる群より選択される少なくとも1つであることが好ましい。これらのガスであれば、炭化珪素基板10とゲート酸化膜18との界面近傍に偏析する炭素原子を除去することができる。
また、本発明における不活性ガスとしては、ゲート電極22を酸化させないようなガスであれば特に限定されないが、汎用性等の観点から、例えばAr及び/又はN2であることが好ましい。
ゲート電極層20としては、ポリシリコン、WSi、TiSi、NiSi、CoSi等が挙げられ、これらを少なくとも2層以上積層してもよい。特にポリシリコンを用いる場合には、熱処理によりポリシリコンの結晶化にて活性化する効果を奏する。
本発明における混合ガスの混合比は、混合ガスの全体積に対して酸化性ガスの含有量が5体積%以上50体積%以下であることが好ましい。これらの範囲にあると、前述のように、フラットバンド電圧が低下し、ゲート電極22の酸化を抑制するため、希フッ酸等で除去する工程を必要としない点で好ましい。このような範囲の中でも、10体積%以上50体積%以下であることが特に好ましい。この範囲であれば、閾値のシフトを抑制し、ゲート電極の酸化を抑制する本発明の効果を発現しやすくなる。また、前述のように、ゲート電極22が、ポリシリコン上にWSiを積層した構造であってもWSiの酸化を抑制することができる。
本発明における酸化性ガスとしては、O2、N2O、NO2、及びH2Oからなる群より選択される少なくとも1つであることが好ましい。これらのガスであれば、炭化珪素基板10とゲート酸化膜18との界面近傍に偏析する炭素原子を除去することができる。
また、本発明における不活性ガスとしては、ゲート電極22を酸化させないようなガスであれば特に限定されないが、汎用性等の観点から、例えばAr及び/又はN2であることが好ましい。
ゲート電極層20としては、ポリシリコン、WSi、TiSi、NiSi、CoSi等が挙げられ、これらを少なくとも2層以上積層してもよい。特にポリシリコンを用いる場合には、熱処理によりポリシリコンの結晶化にて活性化する効果を奏する。
本発明におけるゲート電極22の熱処理温度は750℃以上900℃以下であることが好ましい。750℃未満であるとゲート電極22が活性化せず、一方900℃より大きいとゲート電極22が酸化されてしまい、尚且つ炭素原子が多く偏析し閾値が負側に大きくシフトしてしまう。このような効果をより発現しやすくするための熱処理温度としては、750℃以上800℃以下であることが好ましい。ここで、熱処理温度とは、熱処理保持温度のことを表す。また、このような熱処理温度での保持時間は、10分以上30分以下であることが好ましい。10分未満であるとゲート電極22が活性化せず、30分より大きいとゲート電極22が酸化されてしまい、尚且つ炭素原子が多く偏析してしまう。
これらの中でも、ゲート電極層20又はゲート電極22を熱処理する条件としては、酸化性ガスがO2又はH2Oであり、不活性ガスがAr又はN2であり、酸化性ガスと不活性ガスとの混合ガスに対する酸化性ガスの含有量が10体積%以上50体積%以下であり、熱処理温度が750℃以上900℃以下であり、保持時間が10分以上30分以下であることが特に好ましい態様として挙げられる。
なお、このゲート電極22を活性化するための熱処理は、前述のようにフォトリソ、エッチング後のゲート電極22に対して行ってもよく、フォトリソ、エッチング前のゲート電極層20に行ってもよい。いずれのタイミングでゲート電極を活性化しても、炭化珪素基板とゲート酸化膜との界面に偏析する炭素原子を酸化性雰囲気中の酸素にて除去することができる。
最後に、図2(E)のように、露出しているゲート酸化膜をエッチングにより除去し、層間絶縁膜24を形成し、例えばAl、Cuのコンタクトホール26、及び配線(不図示)を形成して半導体装置を製造する。
<第2の実施形態>
本発明の第2の実施形態における半導体装置の製造方法を、図3、及び図4に沿って詳述する。
まず、図3(A)のように、図1(A)と同様にして炭化珪素基板30の表層領域に、P型拡散層32、N+拡散層34、及びP+拡散層36を形成する。
本発明の第2の実施形態における半導体装置の製造方法を、図3、及び図4に沿って詳述する。
まず、図3(A)のように、図1(A)と同様にして炭化珪素基板30の表層領域に、P型拡散層32、N+拡散層34、及びP+拡散層36を形成する。
その後、図3(B)のように、炭化珪素基板30上にアモルファスシリコン層37を形成する。SiH4雰囲気中、若しくはSiH2Cl2雰囲気中にて、500℃以上520℃以下程度の温度で成膜する。500℃未満であると成長速度が遅く、520℃より高い温度で成膜するとポリシリコンが形成されてしまう。アモルファスシリコン層37の膜厚は、SiC基板を酸化しないという観点から、所望のゲート酸化膜の1/3〜1/2程度である。
次いで、アモルファスシリコン層37を形成した後、図3(C)のように、熱酸化によりゲート酸化膜38を形成する。この熱酸化の条件としては、前述の第1の実施形態におけるゲート酸化膜18の熱酸化において、熱処理温度を750℃以上900℃以下の温度とした以外は、第1の実施形態と同様にして行った。
このように、ゲート酸化膜38を形成する条件としては、化学的気相成長法(CVD)法により、500℃以上900℃以下で成膜することが好ましい。すなわち、本発明における成膜温度は、前述のようにアモルファスシリコン層37の成膜温度や熱酸化における熱処理温度をも含むものである。
このように、ゲート酸化膜38を形成する条件としては、化学的気相成長法(CVD)法により、500℃以上900℃以下で成膜することが好ましい。すなわち、本発明における成膜温度は、前述のようにアモルファスシリコン層37の成膜温度や熱酸化における熱処理温度をも含むものである。
最後に、図3(D)、図4(E)、及び図4(F)のように、図1(C)、図1(D)、及び図2(A)に示す工程と同様にして、ゲート電極層40を形成した後に、フォトリソ・エッチングによりゲート電極42を形成する。そして、層間絶縁膜44及びコンタクトホール46を形成して半導体装置を製造する。
このように、本発明の第2の実施形態における半導体装置の製造方法では、ゲート酸化膜38の酸化源を炭化珪素基板30ではなくアモルファスシリコン層37を酸化し、更に熱処理温度も炭化珪素基板が酸化されない温度にて行う。従って、炭化珪素基板30中の炭素原子の影響を受けず、固定電圧や界面準位を低減したゲート酸化膜38が得られる。また、その後にゲート電極42を第1の実施形態と同様に750℃以上900℃以下の温度で酸化性雰囲気にて活性化を行うため、炭化珪素基板30とゲート酸化膜38との界面近傍に炭素原子が偏析せずに、良好なゲート酸化膜38を形成することができる。さらには、段差被覆性に優れるCVD膜を酸化してゲート酸化膜38を形成することから、炭化珪素基板30に存在する欠陥を抑制し、更には段差等に起因するゲート酸化膜耐圧の劣化をも抑制することができる。
<第3の実施形態>
本発明の第3の実施形態における半導体装置の製造方法は、前述した第2の実施形態における半導体装置の製造方法において、アモルファスシリコン層を熱酸化するのではなく、ゲート酸化膜をCVD法にて炭化珪素基板上に直接成膜する工程を有する。
具体的には、例えば、テトラエトキシシラン(TEOS)と酸素の混合ガス雰囲気中、低圧化にて600℃以上900℃以下の温度で成膜することが挙げられる。
前記混合ガスとしては、テトラエトキシシランの代わりにSiH4、Si2H6を用いてもよい。また、酸素の代わりに、N2O、NO2、H2Oを用いてもよい。
成膜時の温度としては、900℃以上であると炭化珪素基板中の炭素原子の偏析が著しく、600℃以下ではSi原料の分解が進まないため好ましくない。
本発明の第3の実施形態における半導体装置の製造方法は、前述した第2の実施形態における半導体装置の製造方法において、アモルファスシリコン層を熱酸化するのではなく、ゲート酸化膜をCVD法にて炭化珪素基板上に直接成膜する工程を有する。
具体的には、例えば、テトラエトキシシラン(TEOS)と酸素の混合ガス雰囲気中、低圧化にて600℃以上900℃以下の温度で成膜することが挙げられる。
前記混合ガスとしては、テトラエトキシシランの代わりにSiH4、Si2H6を用いてもよい。また、酸素の代わりに、N2O、NO2、H2Oを用いてもよい。
成膜時の温度としては、900℃以上であると炭化珪素基板中の炭素原子の偏析が著しく、600℃以下ではSi原料の分解が進まないため好ましくない。
前述のようにゲート酸化膜を成膜すると、第2の実施形態にて説明したように、CVD法にて成膜しているので段差被膜性に優れることから、段差等に起因するゲート酸化膜耐圧の劣化をも抑制することができる。また、酸化するための工程を別途設ける必要がないため、製造工程及び製造時間を短縮させることができる。
本発明の半導体装置の製造方法により半導体装置を製造し、そのCV特性、及びゲート電極の酸化について評価した。
〔実施例1〕
実施例1では、前述の第1の実施形態で説明した半導体装置の製造方法に準じて製造した。以下に詳細を記載する。
−半導体装置の製造−
まず、3C−SiC基板に、窒素原子を1×1016/cm3ドープし、N型基板を準備する。次いで、H2O雰囲気(Wet雰囲気)中、昇降温速度が30℃/min.、1170℃で25分間処理して3C−SiCを熱酸化しゲート酸化膜を形成した。そして、SiH4ガスとPH4ガスとをチャンバー内に流し550℃にて400nmのポリシリコン層を形成した。その後、酸素を10%含んだ雰囲気(N2:O2=500scm:4500scm)雰囲気中、800℃、20分の熱処理を行いゲート電極を活性化し、フォトリソ、エッチングにてゲート電極パターンを形成し、MOSキャパシタを製造した。
〔実施例1〕
実施例1では、前述の第1の実施形態で説明した半導体装置の製造方法に準じて製造した。以下に詳細を記載する。
−半導体装置の製造−
まず、3C−SiC基板に、窒素原子を1×1016/cm3ドープし、N型基板を準備する。次いで、H2O雰囲気(Wet雰囲気)中、昇降温速度が30℃/min.、1170℃で25分間処理して3C−SiCを熱酸化しゲート酸化膜を形成した。そして、SiH4ガスとPH4ガスとをチャンバー内に流し550℃にて400nmのポリシリコン層を形成した。その後、酸素を10%含んだ雰囲気(N2:O2=500scm:4500scm)雰囲気中、800℃、20分の熱処理を行いゲート電極を活性化し、フォトリソ、エッチングにてゲート電極パターンを形成し、MOSキャパシタを製造した。
−半導体装置の評価−
・CV特性
CV特性の評価としては、アジレントテクノロジー社製のLCRメータ(型番:4274A)を用いて、測定周波数が100kHz、測定ステップ電圧0.2Vの条件にて、ゲート電圧と最大容量値で規格化したキャパシタンス(μF/cm2)とから得られるヒステリシスを測定し、当該ヒステリシスの負側へのシフトと傾きを評価した。また、このCV特性の評価結果から、フラットバンド電圧Vfbを求めた。
評価結果を図5、及び表1に示す。
・ゲート電極の酸化
ゲート電極表面の酸化の程度については、下記のように段階的に評価した。
◎:特性評価する殆どの箇所でCV曲線が得ることができ、ゲート電極表面の酸化の影響を無視することができる。
○:特性評価する際、多くの箇所でCV曲線が得られず、ゲート電極表面の酸化の影響を受けている箇所が多い。酸化膜除去の工程を追加する場合がある。
△:ゲート電極表面に酸化膜が厚く形成されており、酸化膜を除去しなければCV特性を評価することができなかった。
結果を表1に示す。
・CV特性
CV特性の評価としては、アジレントテクノロジー社製のLCRメータ(型番:4274A)を用いて、測定周波数が100kHz、測定ステップ電圧0.2Vの条件にて、ゲート電圧と最大容量値で規格化したキャパシタンス(μF/cm2)とから得られるヒステリシスを測定し、当該ヒステリシスの負側へのシフトと傾きを評価した。また、このCV特性の評価結果から、フラットバンド電圧Vfbを求めた。
評価結果を図5、及び表1に示す。
・ゲート電極の酸化
ゲート電極表面の酸化の程度については、下記のように段階的に評価した。
◎:特性評価する殆どの箇所でCV曲線が得ることができ、ゲート電極表面の酸化の影響を無視することができる。
○:特性評価する際、多くの箇所でCV曲線が得られず、ゲート電極表面の酸化の影響を受けている箇所が多い。酸化膜除去の工程を追加する場合がある。
△:ゲート電極表面に酸化膜が厚く形成されており、酸化膜を除去しなければCV特性を評価することができなかった。
結果を表1に示す。
〔実施例2〕
実施例2では、前述の第1の実施形態で説明した半導体装置の製造方法に準じて製造した。
具体的には、実施例1において、ゲート電極を活性化するための熱処理雰囲気を、N2:O2=2500scm:2500scmに代えた以外は実施例1と同様にしてMOSキャパシタを製造した。
結果を図5、及び表1に示す。
実施例2では、前述の第1の実施形態で説明した半導体装置の製造方法に準じて製造した。
具体的には、実施例1において、ゲート電極を活性化するための熱処理雰囲気を、N2:O2=2500scm:2500scmに代えた以外は実施例1と同様にしてMOSキャパシタを製造した。
結果を図5、及び表1に示す。
〔実施例3〕
実施例3では、前述の第2の実施形態で説明した半導体装置の製造方法に準じて製造した。
具体的には、実施例1において、熱酸化する代わりに、以下のようにしてゲート酸化膜を形成した以外は実施例1と同様にしてMOSキャパシタを製造した。
まず、CVD法にてSiH4雰囲気中、510℃にてアモルファスシリコン層を形成した。次いで、H2O雰囲気(Wet雰囲気)中、昇降温速度が30℃/min.、850℃で30分間処理してアモルファスシリコン層を熱酸化しゲート酸化膜を形成した。
このようにして製造したMOSキャパシタのCV特性を評価した。評価結果は、実施例1と同様の結果が得られた。
実施例3では、前述の第2の実施形態で説明した半導体装置の製造方法に準じて製造した。
具体的には、実施例1において、熱酸化する代わりに、以下のようにしてゲート酸化膜を形成した以外は実施例1と同様にしてMOSキャパシタを製造した。
まず、CVD法にてSiH4雰囲気中、510℃にてアモルファスシリコン層を形成した。次いで、H2O雰囲気(Wet雰囲気)中、昇降温速度が30℃/min.、850℃で30分間処理してアモルファスシリコン層を熱酸化しゲート酸化膜を形成した。
このようにして製造したMOSキャパシタのCV特性を評価した。評価結果は、実施例1と同様の結果が得られた。
〔実施例4〕
実施例4では、前述の第3の実施形態で説明した半導体装置の製造方法に準じて製造した。
具体的には、実施例3において、アモルファスシリコンを熱酸化する代わりに、以下のようにしてゲート酸化膜を形成した以外は実施例1と同様にしてMOSキャパシタを製造した。
拡散層を形成した炭化珪素基板を、CVD法にて、テトラエトキシシランと酸素との混合比が2:1の混合ガス中、1Pa、700℃で60分間処理してゲート酸化膜を成膜した。
このようにして製造したMOSキャパシタのCV特性を評価した。評価結果は、実施例1と同様の結果が得られた。
実施例4では、前述の第3の実施形態で説明した半導体装置の製造方法に準じて製造した。
具体的には、実施例3において、アモルファスシリコンを熱酸化する代わりに、以下のようにしてゲート酸化膜を形成した以外は実施例1と同様にしてMOSキャパシタを製造した。
拡散層を形成した炭化珪素基板を、CVD法にて、テトラエトキシシランと酸素との混合比が2:1の混合ガス中、1Pa、700℃で60分間処理してゲート酸化膜を成膜した。
このようにして製造したMOSキャパシタのCV特性を評価した。評価結果は、実施例1と同様の結果が得られた。
〔比較例1〕
実施例1において、ゲート電極の熱処理雰囲気を、混合ガスの代わりにN2ガス中で熱処理した以外は実施例1と同様にしてMOSキャパシタを製造し、当該製造方法にて製造したMOSキャパシタのCV特性を評価した。
結果を図5、及び表1に示す。
実施例1において、ゲート電極の熱処理雰囲気を、混合ガスの代わりにN2ガス中で熱処理した以外は実施例1と同様にしてMOSキャパシタを製造し、当該製造方法にて製造したMOSキャパシタのCV特性を評価した。
結果を図5、及び表1に示す。
図5から明らかなように、本発明の半導体装置の製造方法にて製造したMOSキャパシタ半導体装置は、CV特性が負側へのシフトが低減されている。また、表1より、ゲート電極の酸化については、ゲート電極のVfbが小さいにもかかわらず酸化が進行していないことがわかった。
10、30 炭化珪素基板
12、32 P型拡散層
14、34 N+拡散層
16、36 P+拡散層
18、38 (ゲート)酸化膜
20、40 ゲート電極層
22,42 ゲート電極
24、44 層間絶縁膜
26、46 コンタクトホール
37 アモルファスシリコン層
100、200 半導体装置
12、32 P型拡散層
14、34 N+拡散層
16、36 P+拡散層
18、38 (ゲート)酸化膜
20、40 ゲート電極層
22,42 ゲート電極
24、44 層間絶縁膜
26、46 コンタクトホール
37 アモルファスシリコン層
100、200 半導体装置
Claims (10)
- 炭化珪素基板上に酸化膜を形成する工程と、該酸化膜上にゲート電極層を形成した後にパターニングしてゲート電極を形成する工程と、を有する半導体装置の製造方法であって、
前記ゲート電極層又は前記ゲート電極を、酸化性ガスと不活性ガスとの混合ガス雰囲気にて熱処理することを特徴とする半導体装置の製造方法。 - 前記酸化性ガスが前記混合ガスに対して5体積%以上50体積%以下含有されていることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記酸化性ガスがO2、N2O、NO2、及びH2Oからなる群より選択される少なくとも1つであることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記不活性ガスがAr及び/又はN2であることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置の製造方法。
- 前記混合ガスでの熱処理を750℃以上900℃以下で行うことを特徴とする請求項1〜4のいずれか1項に記載の半導体装置の製造方法。
- 前記酸化膜を、前記炭化珪素基板を熱酸化することにより形成することを特徴とする請求項1〜5のいずれか1項に記載の半導体装置の製造方法。
- 前記酸化膜を、化学的気相成長法により500℃以上900℃以下で形成することを特徴とする請求項1〜5のいずれか1項に記載の半導体装置の製造方法。
- 前記酸化膜を、前記酸化膜を形成する前にアモルファスシリコン層を形成し、該アモルファスシリコン層を熱酸化して形成することを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記酸化膜を、テトラエトキシシランと酸素との混合ガス雰囲気にて形成することを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記炭化珪素基板が、立方晶炭化珪素基板であることを特徴とする請求項1〜9のいずれか1項に記載の半導体装置の製造方法。
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