JP2009206794A - 周波数シンセサイザ装置及びその制御値決定方法 - Google Patents

Abstract

【課題】特性に優れた発振出力を得る。
【解決手段】 発振周波数の粗調整のための第１の可変容量部及び前記発振周波数の微調整のための第２の可変容量部によって前記発振周波数が可変の電圧制御発振器１４と、前記第１及び第２の可変容量部を制御して前記電圧制御発振器の発振周波数を所望の周波数にするＰＬＬ回路１４と、前記粗調整時において前記第２の可変容量部の容量を制御するための制御値を記憶するメモリ１３と、を具備したことを特徴とする。
【選択図】図１

Description

本発明は、電圧制御発振器によって無線システム等の複数の発振出力を発生するものに好適な周波数シンセサイザ装置及びその制御値決定方法に関する。

従来、携帯電話等の無線システムにおいては、ＰＬＬ（位相制御ループ）回路等を用いた周波数シンセサイザによって局部発振器の複数の発振出力を生成する。ＰＬＬ回路等においては、発振周波数を容易に制御可能なように、ＶＣＯ（電圧制御発振器）を採用している。

即ち、発振出力は、ＶＣＯの発振周波数をＰＬＬ回路によって制御することによって得られる。ＰＬＬ回路を構成する位相比較器に、水晶発振器からの基準周波数の発振出力（基準発振出力）とＶＣＯの出力とを与える。位相比較器は、基準発振出力とＶＣＯの発振出力との位相差を求め、位相差に基づく出力をローパスフィルタを介して制御電圧としてＶＣＯに与える。これにより、ＶＣＯから基準周波数の発振出力を得るのである。更に、ＶＣＯの出力を分周器によって分周して位相比較器に与えることで、ＶＣＯから基準周波数の分周数倍の周波数の発振出力を得ることができる。

ＶＣＯは、バリキャップ（可変容量ダイオード）を備えたＬＣタンク回路と、発振部とによって構成される。ＬＣタンク回路は、バリキャップ、コンデンサ及びコイルに基づく共振周波数を有し、発振部はこの共振周波数の発振出力を得る。しかし、ＶＣＯを構成する素子のばらつきによって、正確な発振周波数を得ることができない。そこで、ＰＬＬ回路によって、基準発振出力とＶＣＯ出力との位相差に基づいて、ＶＣＯを制御する制御電圧を発生させ、この制御電圧によってバリキャップの容量値を変化させることで、ＶＣＯの発振周波数を基準周波数に対応した周波数に一致させるように微調整するようになっている。

しかし、バリキャップによる周波数可変範囲は比較的小さい。大きな周波数可変範囲が必要な場合には、ＬＣタンク回路に可変容量コンデンサを設け、可変容量コンデンサの容量値を制御することで、ＶＣＯの発振周波数を粗調整するようになっている。なお、特許文献１には、このような可変容量コンデンサによって発振周波数を変更する電圧制御発振器が開示されている。

この粗調整時において、バリキャップに印加する電圧を規定しておくことで、微調整時におけるバリキャップによる周波数可変範囲を設定可能である。例えば、バリキャップが、０〜３Ｖの制御電圧範囲で容量値が変化して、ＶＣＯの発振周波数を変化させることができるものとすると、粗調整時にバリキャップの入力制御電圧を制御電圧範囲の中央の電圧１．５Ｖにしておく。これにより、微調整時に正側及び負側のいずれの方向にも略均等に周波数の制御が可能である。

即ち、この場合には、ＶＣＯに素子のばらつきがなければ、ＰＬＬ回路のロック時においては、ローパスフィルタからバリキャップに供給される制御電圧は１．５Ｖとなる。バリキャップに与えられる制御電圧は、ＶＣＯの素子のばらつきに応じて、１．５Ｖを中心として０〜３Ｖの範囲の電圧値となる。このように、従来、バリキャップによる発振周波数の可変範囲を大きくするために、粗調整時においてバリキャップに制御電圧範囲の中央の電圧を印加する手法が採用されることが多い。

ところが、バリキャップに供給される制御電圧に応じて、ＶＣＯの出力周波数範囲や、ノイズ特性が異なる。このため、制御電圧範囲の中央の電圧をバリキャップに印加しながら粗調整を行うと、実使用時においては、出力周波数範囲が狭くなったり、ロックアップ時間が長くなったり、ノイズ特性が劣化してしまう等の不具合が生じることがある。

特に、近年の広帯域化によって、バリキャップに要求される周波数可変範囲も大きくなっており、粗調整時にバリキャップに与える制御電圧（以下、基準電圧という）は制御電圧範囲のセンター電圧に設定することが一般的である。しかしながら、周波数特性のみを考慮して基準電圧を決定すると、ノイズ特性等の特性が劣化することがある。しかも、特性は素子のばらつきによって変化するので、周波数特性及びノイズ特性まで考慮して基準電圧を決定することは極めて困難である。
特開２００２−１５８５３８号公報

本発明は、粗調整時にバリキャップに印加する制御電圧を最適化することで、実使用時における特性を向上させることができる周波数シンセサイザ装置及びその制御値決定方法を提供することを目的とする。

本発明の一態様の周波数シンセサイザ装置は、発振周波数の粗調整のための第１の可変容量部及び前記発振周波数の微調整のための第２の可変容量部によって前記発振周波数が可変の電圧制御発振器と、前記第１及び第２の可変容量部を制御して前記電圧制御発振器の発振周波数を所望の周波数にするＰＬＬ回路と、前記粗調整時において前記第２の可変容量部の容量を制御するための制御値を記憶するメモリと、を具備したことを特徴とするものであり、
本発明の一態様の周波数シンセサイザ装置の制御値決定方法は、発振周波数の粗調整のための第１の可変容量部及び前記発振周波数の微調整のための第２の可変容量部によって前記発振周波数が可変の電圧制御発振器と、前記第１及び第２の可変容量部を制御して前記電圧制御発振器の発振周波数を所望の周波数にするＰＬＬ回路と、前記粗調整時において前記第２の可変容量部の容量を制御するための制御値を記憶するメモリとを具備した周波数シンセサイザ装置に対して、前記粗調整のモードを設定し、前記第２の可変容量部の容量を制御するための制御値を変化させながら前記第２の可変容量部に与え、前記制御値毎の前記電圧制御発振器の出力の特性を測定し、前記特性が所定の特性になった場合の前記制御値を前記メモリに記憶させることを特徴とするものである。

本発明によれば、粗調整時にバリキャップに印加する制御電圧を最適化することで、実使用時における特性を向上させることができるという効果を有する。

以下、図面を参照して本発明の実施の形態について詳細に説明する。図１は本発明の第１の実施の形態に係る周波数シンセサイザ装置を示すブロック図である。

周波数シンセサイザ装置１１は、ＩＣ化されており、テスタ１５からの信号を取り込むための入力端子１６が設けられている。テスタ１５は後述する可変抵抗Ｒ２を制御するための基準電圧制御信号を発生させるための制御データを出力する。この制御データは入力端子１６を介して周波数シンセサイザ装置１１に取り込まれる。

メモリ１３は入力端子１６を介して取り込まれる制御データが与えられ、テスタ１５からの記憶指示信号に従って、入力された制御データを記憶するようになっている。例えば、メモリ１３としてはＥ−Ｆｕｓｅ等が採用され、例えば、周波数シンセサイザ装置１１の製造時のＩＣテスト工程において、制御データが書き込まれるようになっている。

入力端子１６を介して入力されたデータはＤ／Ａ変換器１２にも供給されるようになっている。例えば、ＩＣテスト工程等のテスト時には、Ｄ／Ａ変換器１２は、入力端子１６を介して入力された制御データが供給され、実使用時においては、メモリ１３に記憶された制御データが供給される。Ｄ／Ａ変換器１２は、入力された制御データをアナログ信号に変換してＰＬＬ／ＶＣＯ部１４に出力するようになっている。

ＰＬＬ／ＶＣＯ部１４は、ＶＣＯとＶＣＯの発振周波数を制御するＰＬＬ回路とによって構成されている。ＰＬＬ／ＶＣＯ部１４は、Ｄ／Ａ変換器１２の出力を、ＰＬＬ／ＶＣＯ部１４の粗調整時においてバリキャップに与える基準電圧を決定するための基準電圧制御信号として取り込むようになっている。

図２は図１中のＰＬＬ／ＶＣＯ部１４の具体的な構成を示す回路図である。

発振器２１は所定周波数の発振出力を出力する。発振器２１は例えば水晶発振器等によって構成することができ、発振器２１の出力は分周器２２に供給されるようになっている。分周器２２は、例えば固定分周数で発振器２１の出力を分周する。分周器２２の出力が基準周波数の発振出力（基準発振出力）として位相比較器２３に供給される。

位相比較器２３にはスイッチＳＷ２を介して分周器２９の出力も与えられるようになっている。分周器２９は後述するＶＣＯ２５からの発振出力を所定の分周数で分周して出力する。位相比較器２３は基準発振出力と分周器２９によって分周されたＶＣＯ２５の発振出力との位相を比較し、２入力の位相差に基づく出力をループフィルタ２４に出力する。ループフィルタ２４は位相比較器２３の出力をフィルタリングして、位相差に基づく直流電圧を発生する。この直流電圧がバリキャップＶＣ１の制御電圧としてスイッチＳＷ１を介してＶＣＯ２５に供給されるようになっている。

分周器２２の出力は周波数比較器２８にも与えられる。周波数比較器２８にはスイッチＳＷ２を介して分周器２９の出力も与えられる。周波数比較器２８は分周器２２からの基準発振出力と分周器２９によって分周されたＶＣＯ２５の発振出力との周波数を比較し、２入力の周波数差に基づく出力をＶＣＯ２５に出力する。

ＶＣＯ２５は、ＬＣタンク部２６及び発振部２７によって構成されている。ＬＣタンク部２６は、コンデンサＣ１及びバリキャップＶＣ１の直列回路、可変コンデンサＶＣ２並びにコイルＬ１が並列接続されて構成される。バリキャップＶＣ１のカソードはコンデンサＣ１の一端に接続され、アノードは基準電位点に接続される。コンデンサＣ１の他端はコンデンサＣ２を介して発振部２７のトランジスタＱ１のベースに接続される。スイッチＳＷ１からの制御電圧は、コンデンサＣ１とバリキャップＶＣ１との接続点に供給される。

ＬＣタンク部２６は、コンデンサＣ１、コイルＬ１、バリキャップＶＣ１及び可変コンデンサＶＣ２によって共振周波数が決定する。バリキャップＶＣ１の容量値は、バリキャップＶＣ１に印加される制御電圧に応じて変化する。また、可変コンデンサＶＣ２の容量値は、周波数比較器２８に制御されて変化する。

発振部２７のトランジスタＱ１のベースは、抵抗Ｒ３を介してバイアス電圧が供給される共に、コンデンサＣ３，Ｃ４の直列回路を介して基準電位点に接続されている。トランジスタＱ１のコレクタは電源ラインに接続され、エミッタは抵抗Ｒ４を介して基準電位点に接続される。発振部２７は、ＬＣタンク部２６の共振周波数で発振し、発振出力をＶＣＯ２５の出力として出力すると共に、分周器２９にも出力するようになっている。

ＶＣＯ２５がＩＣ化されている場合には、可変コンデンサＶＣ２は、例えば、図示しない複数のコンデンサとスイッチとの組み合わせによって構成することができる。コンデンサＣ１，Ｃ２の接続点と基準電位点との間に、複数のスイッチを夫々介して複数のコンデンサを接続し、周波数比較器２８の出力によって特定のスイッチをオンにすることによって、コンデンサＣ１，Ｃ２の接続点と基準電位点との間の容量値を決定するのである。

可変コンデンサＶＣ２は容量値を比較的大きく変化させることができ、可変コンデンサＶＣ２の容量を変化させることでＬＣタンク部２６の共振周波数を比較的大きく変化させる粗調整が行われる。一方、バリキャップＶＣ１の容量値の変化は比較的小さく、バリキャップＶＣ１の容量値を制御電圧によって変化させてＬＣタンク部２６の共振周波数を比較的小さく変化させる微調整が行われる。

ＶＣＯ２５の粗調整時には、スイッチＳＷ１は抵抗Ｒ１，Ｒ２の接続点の基準電圧をＶＣＯ２５に与え、スイッチＳＷ２は分周器２９の出力を周波数比較器２８に与える。一方、ＶＣＯ２５の微調整時には、スイッチＳＷ１はループフィルタ２４の出力をＶＣＯ２５に与え、スイッチＳＷ２は分周器２９の出力を位相比較器２３に与える。

このように、本実施の形態においては、粗調整時におけるバリキャップＶＣ１の制御電圧を所定の値に設定するために、粗調整時においてはスイッチＳＷ１に抵抗Ｒ１，Ｒ２の接続点の基準電圧を選択的にバリキャップＶＣ１に印加させるようになっている。

ＰＬＬ／ＶＣＯ部１４の発振出力は、周波数シンセサイザ装置１１の出力として特性測定部１７に供給される。特性測定部１７は、例えば、ＶＣＯ２５の発振出力の発振周波数やＣ／Ｎ、ＰＬＬ／ＶＣＯ部１４のロックアップ時間等を測定する。特性測定部１７は、ＰＬＬ／ＶＣＯ部１４の出力の特性を測定し、測定結果をテスタ１５に出力する。テスタ１５は図示しないメモリを有しており、各分周数毎に、出力した制御データに対応する特性測定部１７の測定結果を保持する。テスタ１５は、各分周数毎に、最適特性が得られる制御データをメモリ１３に与えると共に、記憶を指示するための記憶指示信号を出力する。

次に、このように構成された実施の形態の動作について図３乃至図６を参照して説明する。

本実施の形態における周波数シンセサイザ装置は、例えばＩＣテスト工程等において、メモリへの制御データの書き込みが行われる。図３は制御データの書き込みフローを説明するためのフローチャートである。図４は実使用時の動作フローを示すフローチャートである。また、図５及び図６は制御電圧とＶＣＯの発振出力の特性との関係を示すグラフである。

本実施の形態においては、実使用前に、メモリ１３に制御データを記憶させる。メモリ１３は例えば１回だけ書き込み可能である。例えば、ＩＣテスト工程において、制御データのメモリ１３への書き込みを行う。即ち、ＩＣテスト工程において、ＰＬＬ／ＶＣＯ部１４を粗調整モードで動作させ、発生させる周波数毎に、制御データの値を変化させながらＰＬＬ／ＶＣＯ部１４の出力の特性を検査し、最適特性が得られる制御データをメモリ１３に記憶させるのである。

先ず、スイッチＳＷ１に抵抗Ｒ１，Ｒ２の接続点の電圧を選択させ、スイッチＳＷ２に周波数比較器２８への出力を選択させて粗調整モードを設定する。図３のステップＳ１において、発生させる周波数を規定する分周数の設定を行う。分周数を決定すると、テスタ１５は所定の制御データを発生する（ステップＳ２）。この制御データは、端子１６を介してＤ／Ａ変換器１２に供給される。Ｄ／Ａ変換器１２は入力された制御データをアナログ信号に変換して基準電圧制御信号としてＰＬＬ／ＶＣＯ部１４に出力する。

基準電圧制御信号は、ＰＬＬ／ＶＣＯ部１４の可変抵抗Ｒ２に与えられ、可変抵抗Ｒ２は、基準電圧制御信号によって抵抗値が変化する。こうして、可変抵抗Ｒ２の抵抗値は制御データに対応する値となり、抵抗Ｒ１，Ｒ２の接続点に発生する電圧が基準電圧制御信号（制御データ）に応じた電圧値となる。抵抗Ｒ１，Ｒ２の接続点の電圧は、基準電圧として、スイッチＳＷ１を介してバリキャップＶＣ１に印加される。

一方、発振器２１は所定周波数で発振し、分周器２２は発振器２１の出力を固定分周することで、基準周波数の基準発振出力を出力する。この基準発振出力は周波数比較器２８に供給される。分周器２９はＶＣＯ２５の出力を設定された分周数で分周しており、分周器２９の出力はスイッチＳＷ２を介して周波数比較器２８に与えられる。周波数比較器２８は２入力の周波数を比較し、比較結果に応じた周波数差出力を出力する。

周波数差出力は可変コンデンサＶＣ２に供給され、可変コンデンサＶＣ２は周波数差出力によって、その容量値が変化する。一方、バリキャップＶＣ１は制御データに応じた制御電圧が印加されており、制御データに基づく固定の容量値となっている。ＬＣタンク部２６の共振周波数は、可変コンデンサＶＣ２の容量に応じて変化し、発振部２７の発振出力の周波数がＬＣタンク部２６の共振周波数によって規定される。発振部２７の出力は分周器２９にフィードバックされており、周波数比較器２８は、分周器２９の出力の周波数が基準周波数に一致するように、周波数差出力を出力する。このように、ＰＬＬループによって可変コンデンサＶＣ２の容量を変化させることで、ＶＣＯ２５からは基準周波数の分周数倍の周波数の発振出力が得られる（ステップＳ３）。

ＶＣＯ２５からの発振出力は、特性測定部１７に与えられる。特性測定部１７は、ＰＬＬ／ＶＣＯ部１４の発振出力の特性を測定する。例えば、特性測定部１７は、ＶＣＯ２５の発振出力の発振周波数、Ｃ／Ｎ特性、ＰＬＬ／ＶＣＯ部１４のロックアップ時間等の特性を測定する（ステップＳ４）。特性測定部１７は測定結果をテスタ１５に出力する。

テスタ１５は特性測定部１７の測定結果を保持すると共に、全ての制御データについてのテストが終了したか否かを判定し（ステップＳ５）、終了していない場合には、次の制御データを設定して出力する。こうして、次のテストでは、バリキャップＶＣ１に印加する制御電圧が、次の制御データに基づく電圧値となる。

こうして、以後、ステップＳ１〜Ｓ５の動作が繰返されて、１つの分周数に対して、制御データを変化させながら、ＰＬＬ／ＶＣＯ部１４の出力の特性が求められる。テスタ１５は全ての制御データについての特性測定が終了すると、ステップＳ６において、最も優れた特性が得られる１つの制御データを決定する。例えば、テスタ１５は、正確な周波数が得られ、且つ最大Ｃ／Ｎが得られたときの制御データを、最も優れた特性が得られる制御データとして決定してもよい。テスタ１５は、ステップＳ７において、優れた特性が得られる制御データをメモリ１３に与え、記憶指示信号を発生して、メモリ１３に制御データを書き込む。メモリ１３には、所定の分周数について、最適な特性が得られる制御データが記憶される。

次に、テスタ１５は、分周数を変化させて、ステップＳ１〜Ｓ７を繰返す。こうして、メモリ１３には、各分周数毎に、最適な特性が得られる制御データが記憶される。テスタ１５は全分周数についての制御データの記憶が終了するまで、処理を繰返す。

次に、実使用時における動作について図４を参照して説明する。

実使用時は、テスタ１５及び特性測定部１７は取り外されて、周波数シンセサイザ装置１１単体で使用される。周波数シンセサイザ装置１１は、粗調整及び微調整を行って、所望の発振周波数を得る。周波数シンセサイザ装置１１において発振周波数を変更する場合には、先ず粗調整が行われる。

図４のステップＳ１１において、発生させる周波数に応じて分周数が設定される。ＰＬＬ／ＶＣＯ部１４は、メモリ１３から、分周数に応じた制御データを読み出す（ステップＳ１２）。この制御データは、メモリ１３からＤ／Ａ変換器１２に与えられてアナログ信号に変換される。Ｄ／Ａ変換器１２からのアナログ信号は基準電圧制御信号としてＰＬＬ／ＶＣＯ部１４に供給される。ＰＬＬ／ＶＣＯ部１４の可変抵抗Ｒ２は基準電圧制御信号に応じた抵抗値となり、抵抗Ｒ１，Ｒ２の接続点の電圧は制御データに応じた電圧値となる。抵抗Ｒ１，Ｒ２の電圧は、制御電圧として、スイッチＳＷ１を介してバリキャップＶＣ１に印加される（ステップＳ１３）。

一方、粗調整時には、ＶＣＯ２５の発振出力は、分周器２９によって分周された後、スイッチＳＷ２を介して周波数比較器２８に与えられる（ステップＳ１４）。周波数比較器２８は２入力の周波数差に基づく周波数差出力をＬＣタンク部２６の可変コンデンサＶＣ２に与える。これにより、可変コンデンサＶＣ２の容量が変化して、ＶＣＯ２５の発振周波数は、基準周波数の分周数倍となる。

粗調整の開始から所定時間が経過すると、ステップＳ１７から処理をステップＳ１８に移行して、微調整モードに移行する。微調整においては、スイッチＳＷ１はループフィルタ２４の出力を選択してバリキャップＶＣ１に与え、スイッチＳＷ２は、分周器２９の出力を位相比較器２３に選択的に与えられる。

微調整時には、ＶＣＯ２５の発振出力は、分周器２９によって分周された後、スイッチＳＷ２を介して位相比較器２３に与えられる（ステップＳ１９）。位相比較器２３は２入力の位相差に基づく位相差出力をループフィルタ２４に出力する（ステップＳ２０）。ループフィルタ２４は位相差出力を直流電圧に変換して、スイッチＳＷ１を介してバリキャップＶＣ１に印加する。微調整時においては、可変コンデンサＶＣ２の容量値は固定であり、ＬＣタンク部２６の共振周波数はバリキャップＶＣ１の容量値によって制御される（ステップＳ２１）。こうして、ＶＣＯ２５は、バリキャップＶＣ１の容量値に基づく周波数の発振出力を発生する。ＰＬＬループによって、ＶＣＯ２５の発振周波数が基準周波数の分周数倍となるように、バリキャップＶＣ１の容量値が規定される。

粗調整時において、バリキャップＶＣ１には制御データに基づく制御電圧を印加したので、実使用時においても、ＰＬＬのループ安定時には、バリキャップＶＣ１に印加される電圧は粗調整時と略同様の電圧値となる。即ち、実使用時において、バリキャップＶＣ１には制御データに対応した制御電圧が印加されることになり、ＶＣＯ２５の発振出力の特性は、制御データに応じたものとなり、最適な発振出力の特性が得られる。

図５は横軸に制御電圧をとり縦軸にＶＣＯ発振周波数をとって、粗調整時にバリキャップＶＣ１に印加する制御電圧がＡ１〜Ａ３である場合における微調整時の発振周波数の変化を示している。図５に示すように、制御電圧に応じてＶＣＯ発振周波数の可変範囲が異なる。従って、制御電圧の与え方によっては、発振周波数の可変範囲が狭くなってしまうことがある。

また、図６は横軸に制御電圧をとり縦軸にＶＣＯ発振出力のノイズをとって、制御電圧とノイズ量との関係を示している。図６に示すように、制御電圧に応じてＶＣＯ発振出力のノイズ量が異なり、例えば、制御電圧可変範囲の中央近傍の電圧では、ノイズ量が大きく、発振不良であることが分かる。しかも、制御電圧に対する発振出力の周波数特性、ノイズ特性、ロックアップ時間等は、素子のばらつきによって、装置毎に異なり、最適な制御電圧を設定することは困難である。

これに対し、本実施の形態においては、最適な制御電圧の情報を記憶しており、実使用時において、最適な特性を得るための制御電圧に設定することができる。これにより、素子のばらつき等に拘わらず、良好な特性の発振出力を得ることができる。

このように、本実施の形態においては、実使用以前において、粗調整時にバリキャップに与える制御電圧として最適な電圧を求めてメモリに記憶させ、実使用時に、メモリに記憶させたデータに基づいて最適な制御電圧を発生してバリキャップに印加しており、ＶＣＯから最適な特性の発振出力を得ることができる。

本発明の第１の実施の形態に係る周波数シンセサイザ装置を示すブロック図。 図１中のＰＬＬ／ＶＣＯ部１４の具体的な構成を示す回路図。 制御データの書き込みフローを説明するためのフローチャート。 実使用時の動作フローを示すフローチャート。 制御電圧とＶＣＯの発振出力の特性との関係を示すグラフ。 制御電圧とＶＣＯの発振出力の特性との関係を示すグラフ。

符号の説明

１１…周波数シンセサイザ装置、１２…Ｄ／Ａ変換器、１３…メモリ、１４…ＰＬＬ／ＶＣＯ部、１５…テスタ、１７…特性測定部。

Claims (5)

1. 発振周波数の粗調整のための第１の可変容量部及び前記発振周波数の微調整のための第２の可変容量部によって前記発振周波数が可変の電圧制御発振器と、
   前記第１及び第２の可変容量部を制御して前記電圧制御発振器の発振周波数を所望の周波数にするＰＬＬ回路と、
   前記粗調整時において前記第２の可変容量部の容量を制御するための制御値を記憶するメモリと、
   を具備したことを特徴とする周波数シンセサイザ装置。
2. 前記メモリは、前記電圧制御発振器の出力の特性を所定の特性に設定するための制御値を記憶することを特徴とする請求項１に記載の周波数シンセサイザ装置。
3. 前記メモリは、前記電圧制御発振器の発振周波数帯毎に、前記第２の可変容量部の制御値を記憶することを特徴とする請求項１又は２に記載の周波数シンセサイザ装置。
4. 前記第２の可変容量部は、バリキャップによって構成され、
   前記粗調整において、前記メモリからの制御値に基づいて、前記バリキャップに印加する基準電圧を発生する電圧発生部を具備したことを特徴とする請求項１乃至３のいずれか１つに記載の周波数シンセサイザ装置。
5. 発振周波数の粗調整のための第１の可変容量部及び前記発振周波数の微調整のための第２の可変容量部によって前記発振周波数が可変の電圧制御発振器と、前記第１及び第２の可変容量部を制御して前記電圧制御発振器の発振周波数を所望の周波数にするＰＬＬ回路と、前記粗調整時において前記第２の可変容量部の容量を制御するための制御値を記憶するメモリとを具備した周波数シンセサイザ装置に対して、前記粗調整のモードを設定し、
   前記第２の可変容量部の容量を制御するための制御値を変化させながら前記第２の可変容量部に与え、
   前記制御値毎の前記電圧制御発振器の出力の特性を測定し、
   前記特性が所定の特性になった場合の前記制御値を前記メモリに記憶させる周波数シンセサイザ装置の制御値決定方法。

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