JP2009194369A - 半導体装置 - Google Patents
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Abstract
【課題】トリプル・ウェル構造を有する半導体装置において、製造歩留まり及び製品信頼性を向上させることのできる技術を提供する。
【解決手段】p型の基板1内に形成された深いn型ウェル200内に、浅いp型ウェル252内に形成されたnチャネル型電界効果トランジスタ254n及び浅いn型ウェル251内に形成されたpチャネル型電界効果トランジスタ254pから構成され、回路動作に寄与しないインバータ回路INV1を備えており、浅いp型ウェル252を1層目の配線253(M1)を用いて基板1に結線し、pチャネル型電界効果トランジスタ254pのゲート電極及びnチャネル型電界効果トランジスタ254nのゲート電極を最上層の配線255(M8)を用いて浅いn型ウェル251に結線する。
【選択図】図9
【解決手段】p型の基板1内に形成された深いn型ウェル200内に、浅いp型ウェル252内に形成されたnチャネル型電界効果トランジスタ254n及び浅いn型ウェル251内に形成されたpチャネル型電界効果トランジスタ254pから構成され、回路動作に寄与しないインバータ回路INV1を備えており、浅いp型ウェル252を1層目の配線253(M1)を用いて基板1に結線し、pチャネル型電界効果トランジスタ254pのゲート電極及びnチャネル型電界効果トランジスタ254nのゲート電極を最上層の配線255(M8)を用いて浅いn型ウェル251に結線する。
【選択図】図9
Description
本発明は、半導体装置に関し、特に、第1導電型の基板内に、第1導電型とは異なる第2導電型の深いウェルを有し、さらにその深いウェル内に第1導電型の浅いウェルを有する3層構造のウェル、いわゆるトリプル・ウェル構造が形成された半導体装置に適用して有効な技術に関するものである。
例えば特開2006−303753号公報(特許文献1)には、p型半導体基板上に深いnウェルを作りこみ、その上にp型MISFETを構成するためのnウェルとn型MISFETを構成するためのpウェルを作りこんだ、いわゆるトリプル・ウェル構造を有する半導体集積回路装置の論理回路及びI/O回路が記載されている。
また、特開平11−97560号公報(特許文献2)には、半導体基板上に浮遊ゲート電極と制御ゲート電極とを有する不揮発性半導体記憶装置において、p型半導体基板にnウェルを形成し、nウェル内にpウェルを形成し、pウェル内にn型の帯電防止用の拡散層を形成し、この帯電防止用の拡散層と制御ゲート電極とを電気的に接続することにより、配線層のエッチング時の帯電による絶縁膜の信頼性低下または絶縁破壊を防止する技術が開示されている。
また、特開2005−340548号公報(特許文献3)には、フローティング配線をクランプダイオードに接続して、フローティング配線に流れた電荷をクランプダイオードへ逃がすことにより、フローティング配線とこれに隣接するグランド配線との短絡を防止する技術が開示されている。
また、特開2001−358143号公報(特許文献4)には、複数のゲート電極にそれぞれ電気的に接続された複数の中継ピンを含む少なくとも1層の配線層と、複数の中継ピンにそれぞれ電気的に接続された複数の配線パターンを含む最上層の配線層とを具備し、最上層の配線パターンを用いてゲート電極の配線を行うことにより、配線層のエッチング加工時における帯電電荷をゲート電極以外の領域に逃がしてゲート絶縁膜の劣化を防止する技術が開示されている。
特開2006−303753号公報
特開平11−97560号公報
特開2005−340548号公報
特開2001−358143号公報
システム・オン・チップ(System On Chip:SOC)製品においては、待機時の消費電力低減等を目的としてトリプル・ウェル構造を有する半導体装置が用いられている。しかしながら、トリプル・ウェル構造を有する半導体装置については、以下に説明する種々の技術的課題が存在する。
一般に、異なるトリプル・ウェル領域にそれぞれ形成された電界効果トランジスタの間、及びトリプル・ウェル領域に形成された電界効果トランジスタと基板との間は、信号のやり取りをするために必要に応じて電気的に接続されている。ところが、本発明者らが検討したところ、特定の回路において、トリプル・ウェル構造に起因した電界効果トランジスタのゲート絶縁膜の絶縁破壊が生じることが明らかとなった。このような絶縁破壊を防止する有効な方法の1つとして、例えばレベルシフト回路を介して異なるトリプル・ウェル領域にそれぞれ形成された電界効果トランジスタの間を電気的に接続する方法が考えられる。しかし、レベルシフト回路は元々電源電圧が互いに異なる領域間を結ぶために考案されたものであり、これを電源電圧が互いに同じ領域間の信号線毎に設置すると、設計が煩雑になるのみならずレベルシフト回路が半導体装置の一部領域を占有するので半導体装置が大きくなり製品の製造原価が高くなるなどの問題が生ずる。
本発明の目的は、トリプル・ウェル構造を有する半導体装置において、製造歩留まり及び製品信頼性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
この実施の形態は、p型の基板、基板と結線されていない深いn型ウェル、深いn型ウェル内の互いに異なる領域に形成された浅いp型ウェルと浅いn型ウェル、上記浅いp型ウェルに形成されたnチャネル型電界効果トランジスタ、及び上記浅いn型ウェルに形成されたpチャネル型電界効果トランジスタから構成されるインバータ回路を含む半導体装置である。上記浅いp型ウェルは、1層目の配線を用いて基板に結線され、pチャネル型電界効果トランジスタのゲート電極及びnチャネル型の電界効果トランジスタのゲート電極はゲート電極形成と同時にもしくは配線工程の早い段階で相互に結線されるとともに、最上層の配線を用いて基板、基板電位を有する箇所、深いn型ウェル、浅いp型ウェル、浅いn型ウェルまたは回路動作上の所定箇所に直接的にまたは間接的に結線されている。
また、他の実施の形態は、p型の基板、基板と結線されていない深いn型ウェル、深いn型ウェル以外の基板内の領域に形成された浅いp型ウェル、上記深いn型ウェル内に形成された浅いn型ウェル、上記浅いp型ウェルに形成されたnチャネル型電界効果トランジスタ、及び上記浅いn型ウェルに形成されたpチャネル型電界効果トランジスタから構成されるインバータ回路を含む半導体装置である。pチャネル型電界効果トランジスタのゲート電極及びnチャネル型電界効果トランジスタのゲート電極はゲート電極形成と同時にもしくは配線工程の早い段階で相互に結線されるとともに、最上層の配線を用いて基板、基板電位を有する箇所、深いn型ウェル、浅いp型ウェル、浅いn型ウェルまたは回路動作上の所定箇所に直接的にまたは間接的に結線されている。
また、他の実施の形態は、p型の基板、基板と結線されていない深いn型ウェル、深いn型ウェル内に形成された浅いn型ウェル、深いn型ウェル内の浅いn型ウェル以外の領域に形成されて基板と結線されていない浅いp型ウェル、上記浅いp型ウェルに形成されたnチャネル型電界効果トランジスタ、及び上記浅いn型ウェルに形成されたpチャネル型電界効果トランジスタから構成されるインバータ回路を含む半導体装置である。pチャネル型電界効果トランジスタのゲート電極及びnチャネル型電界効果トランジスタのゲート電極はゲート電極形成と同時にもしくは配線工程の早い段階で相互に結線されるとともに、最上層の配線を用いて基板、基板電位を有する箇所、深いn型ウェル、浅いp型ウェル、浅いn型ウェルまたは回路動作上の所定箇所に直接的にまたは間接的に結線されている。
また、他の実施の形態は、p型の基板、深いn型ウェル、深いn型ウェル内の互いに異なる領域に形成された浅いp型ウェルと浅いn型ウェル、上記浅いp型ウェルに形成されたnチャネル型電界効果トランジスタ、及び上記浅いn型ウェルに形成されたpチャネル型電界効果トランジスタから構成されるインバータ回路を含む半導体装置である。pチャネル型電界効果トランジスタのゲート電極及びnチャネル型電界効果トランジスタのゲート電極は、最上層の配線を用いて基板、基板電位を有する箇所または電源電位を有する箇所に直接的にまたは間接的に結線されている。
また、他の実施の形態は、p型の基板、深いn型ウェル、深いn型ウェル内の互いに異なる領域に形成された浅いp型ウェルと浅いn型ウェルを含む半導体装置である。上記深いn型ウェル、上記浅いp型ウェル及び上記浅いn型ウェルのうちの少なくとも1つは、最上層の配線を用いて基板または基板電位を有する箇所に直接的にまたは間接的に結線されている。
また、他の実施の形態は、p型の基板、深いn型ウェル、深いn型ウェル内の互いに異なる領域に形成された浅いp型ウェルと浅いn型ウェルを含む半導体装置である。上記浅いn型ウェル内の箇所と基板、基板領域に形成した浅いp型ウェル内の箇所または基板電位を有する浅いp型ウェル内の箇所との間の結線の内の少なくとも1つは、最上層の配線を用いて直接的にまたは間接的に行われている。
また、他の実施の形態は、p型の基板、深いn型ウェル、深いn型ウェル内の互いに異なる領域に形成された浅いp型ウェルと浅いn型ウェルを含む半導体装置である。上記浅いp型ウェルは基板、基板電位を有する浅いウェル、上記深いn型ウェルおよび上記浅いn型ウェルのいずれとも接続がなされていない。上記浅いp型ウェル内の箇所と上記浅いn型ウェル内の箇所、基板領域に形成した浅いn型ウェル内の箇所または基板との間の結線の内の少なくとも1つは、最上層の配線を用いて直接的にまたは間接的に行われている。
また、他の実施の形態は、p型の基板、基板内に形成された深いn型ウェル、深いウェル内の互いに異なる領域に形成された浅いp型ウェルと浅いn型ウェル、浅いp型ウェルにnチャネル型の電界効果トランジスタを含む半導体装置である。電界効果トランジスタのドレインは浅いn型ウェルに結線され、浅いp型ウェルは接地電位に結線され、電界効果トランジスタのゲート電極は浅いn型ウェルに直接的または間接的に結線されており、浅いn型ウェルに蓄積される電荷量に対応して電界効果トランジスタがオン状態またはオフ状態となる。
また、他の実施の形態は、p型の基板、基板内に形成された深いn型ウェル、深いウェル内の互いに異なる領域に形成された浅いp型ウェルと浅いn型ウェル、浅いp型ウェルにnチャネル型の電界効果トランジスタを含む半導体装置である。電界効果トランジスタのドレインは浅いn型ウェルに結線され、浅いp型ウェルは接地電位に結線され、電界効果トランジスタのゲート電極は浮遊状態の配線に結線され、この浮遊状態の配線の中間電位によって電界効果トランジスタがオン状態またはオフ状態となる。
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
トリプル・ウェル構造を有する半導体装置において、トリプル・ウェル領域に形成された電界効果トランジスタのゲート絶縁膜の絶縁破壊を防止することにより、製造歩留まり及び製品信頼性を向上させることができる。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合及び原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値及び範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するMISFET(Metal Insulator Semiconductor Field Effect Transistor)をMISと略し、pチャネル型MISFETをpMISと略し、nチャネル型MISFETをnMISと略す。また、以下の実施の形態において、ウエハと言うときは、Si(Silicon)単結晶ウエハを主とするが、それのみではなく、SOI(Silicon On Insulator)ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
また、以下の実施の形態では、トリプル・ウェル構造を構成するウェルの表現に深いウェル及び浅いウェルを使用しているが、ここでの深い、浅いは基板の主面から基板の厚さ方向の深さを言い、深いウェル及び浅いウェルは相対的に2つに大別されるものである。従って、複数の深いウェルの深さは必ずしも一定ではなく互いに異なる場合があり、同様に複数の浅いウェルの深さは必ずしも一定ではなく互いに異なる場合があるが、複数の深いウェルの深さは必ず複数の浅いウェルよりも深く形成されている。また、浅いウェルは基板内または深いウェル内に形成され、深いウェルが形成されていない基板内の互いに異なる領域または深いウェル内の互い異なる領域に複数の浅いウェルが形成される場合もある。
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
まず、本発明の実施の形態による半導体装置がより明確となると思われるため、本発明者らによって見いだされたトリプル・ウェル領域に形成されたMISのゲート絶縁膜の絶縁破壊の原因について説明する。
本発明者らが検討した結果、下層配線と上層配線との間に形成された絶縁膜に下層配線と上層配線とを接続するための接続孔を形成する際、トリプル・ウェル領域に形成されたMISのゲート絶縁膜が絶縁破壊することが明らかとなった。この接続孔の形成はプラズマ放電を用いたドライエッチング法によって行われているので、プラズマ放電に起因した帯電により静電破壊が生じたものと推定される。さらに、トリプル・ウェル領域を構成する深いウェルがプラズマ放電により帯電し、深いウェルから基板へと至る経路に介在するMISのゲート絶縁膜に絶縁破壊が生ずることも明らかとなった。特に、深いウェルの面積が大きい場合に絶縁破壊の発生頻度が多く見られた。なお、プラズマ放電に起因した帯電により、電界効果トランジスタのゲート絶縁膜に絶縁破壊が生じる機構については、例えばチュング著、「プラズマ・チャージング・ダメッジ・イン・アドバーンスト・ブイ・エル・エス・アイ・テクノロジ」、1998、アイ・イー・ディ・エム・ショート・コース(C. Cheung, “Plasma Charging Damage in Advanced VLSI Technology”, 1998 IEDM Short Course)、及びマクビィティ著、「プラズマ・カレンツ・ボルテッジーズ・アンド・チャージング」、1997、セカンド・インターナショナル・シンポジウム・オン・プラズマ・プロセス・インデュースト・ダメッジ、チュートリアル(J. McVittie, “Plasma Currents, Voltages and Charging”, 1997 2nd International Symposium on Plasma Process-Induced Damage, Tutorial)に詳しく述べられている。
本発明者らによって得られたトリプル・ウェル領域に形成されたMISのゲート絶縁膜の絶縁破壊の解析結果について、図1〜図8を用いて具体的に説明する。図1は本発明者らが解析に用いた音声画像処理装置の構成図、図2は図1の音声画像処理装置を構成するI/O(入出力)回路部及び論理回路部の一例を示す回路図、図3は深いウェルに正電荷が蓄積された場合の第1不良発生機構を説明するための回路素子の断面模式図、図4(a)及び(b)はインバータ回路における電荷の流れを説明するための模式図、図5は深いウェルに正電荷が蓄積された場合の第2不良発生機構を説明するための回路素子の断面模式図、図6は図1の音声画像処理装置を構成するI/O(入出力)回路部及び論理回路部の他の例を示す回路図、図7は深いウェル内に形成され、かつ基板と同一の導電性を有する浅いウェルに負電荷が蓄積された場合の第3不良発生機構を説明するための回路素子の断面模式図、図8は深いウェル内に形成され、かつ基板と同一の導電性を有する浅いウェルに負電荷が蓄積された場合の第4不良発生機構を説明するための回路素子の断面模式図である。
図1に示すように、音声画像処理装置LSIは、画像処理回路、通信制御回路、音声制御回路など複数の回路により構成されており、これら回路の多くにおいてはそれぞれI/O回路部が設けられおり、このI/O回路部を介して論理回路部へ回路動作に必要な電圧が信号として断続的に供給される。図1には、通信制御回路のみにI/O回路部IOを例示して、他の回路に設けられたI/O回部は省略しているが、他の回路の多くにおいても同様にI/O回路部が設けられている。
図2に示すように、論理回路部では、p型の基板1内の互いに異なる領域に深いn型ウェル200,300が形成されている。深いn型ウェル200,300は電源電圧を供給するための回路設計上の必要性により、基板1と電気的に接続されていない。なお、論理回路部にはこれら深いn型ウェル200,300以外にも複数の深いn型ウェルが形成されているが、ここでの図示は省略する。
本発明者らがトリプル・ウェル構造を有する半導体装置(例えば前述の音声画像処理装置LSI)を製造し、機能検査を行ったところ、深いウェルの内部と外部との間でMISのゲート電極とMISのドレイン電極とが結線された場合にMISのゲート絶縁膜が絶縁破壊する第1不良発生機構と第3不良発生機構、および同一の深いウェルの内部においてMISのゲート電極とMISのドレイン電極とが結線された場合にMISのゲート絶縁膜が絶縁破壊する第2不良発生機構と第4不良発生機構とが確認された。第1及び第2不良発生機構は正電荷の放電に起因した機構であり、第3及び第4不良発生機構は負電荷の放電に起因した機構である。以下に、これら第1〜第4不良発生機構について説明する。インバータ回路とは、一組のpMIS及びnMISから構成され、両者のゲート電極が接続されるとともに両者のドレインが接続され、さらにpMISのソースはpMISが形成されたn型ウェルに接続され、nMISのソースはnMISが形成されたp型ウェルに接続された回路である。
まず、深いウェルの内部と外部との間でMISのゲート電極とMISのドレイン電極とが結線された場合にMISのゲート絶縁膜が正帯電により絶縁破壊する第1不良発生機構と、同一の深いウェルの内部においてMISのゲート電極とMISのドレイン電極とが結線された場合にMISのゲート絶縁膜が正帯電により絶縁破壊する第2不良発生機構とについて説明する。
I.第1不良発生機構(深いウェルの内部と外部との間でMISのゲート電極とMISのドレイン電極とが結線された場合における深いウェルの正帯電に起因する絶縁破壊)。
前述の図2に示すように、深いn型ウェル200内の互いに異なる領域には浅いn型ウェル201と浅いp型ウェル202とが形成されており、さらに浅いn型ウェル201にはpMIS203pが形成され、浅いp型ウェル202にはnMIS203nが形成されている。これらpMIS203p及びnMIS203nによりインバータ回路は構成されており、本発明者らの機能検査により、pMIS203pのゲート絶縁膜もしくはnMIS203nのゲート絶縁膜に絶縁破壊が発生していることが確認されている。pMIS203pのゲート電極及びnMIS203nのゲート電極は、深いn型ウェル200の外部の領域、例えばI/O回路部に形成されたpMIS103pのドレイン及びnMIS103nのドレインと3層目の配線2(M3)を用いて電気的に接続されている。
また、深いn型ウェル200内には、1層目の配線206(M1)により基板1と電気的に接続された浅いp型ウェル205に形成されたnMIS207nを構成要素とするインバータ回路が形成されているが、そのゲート電極は3層目の配線208(M3)により所定部分に結線されている。
次に、図3及び図4を用いてインバータ回路のpMIS203pのゲート絶縁膜もしくはnMIS203nのゲート絶縁膜に絶縁破壊が発生する機構を説明する。図3は、3層目の配線上に形成された層間絶縁膜に接続孔(1層目、2層目及び3層目の配線を介して浅いn型ウェル201及び浅いp型ウェル202に達する)を形成する際のドライエッチング法のプラズマ放電により、製造途中の半導体装置の深いn型ウェル200が正に帯電する様子を示す模式図である。深いn型ウェル200内に形成された浅いn型ウェル201及び浅いp型ウェル202に接続孔から正の電荷が流入すると、深いn型ウェル200が基板1と電気的に接続されていないため、流入した正の電荷は深いn型ウェル200に蓄積される。他方、深いn型ウェル200内に形成されず、基板1に形成された浅いp型ウェル102に正の電荷が流入しても、浅いp型ウェル102は基板1と導電型が同じであるため、流入した正の電荷は基板1へと放電される。
ところで、基板1に形成された浅いn型ウェル101に形成されたpMIS(図示せず)と浅いp型ウェル102に形成されたnMIS(図示せず)とにより構成されるインバータ回路の中に、pMISとnMISのゲート電極が相互に結線された上で浮遊状態にあるものが存在する場合、互いに異なる領域に形成された浅いn型ウェル101と浅いp型ウェル102との間が低抵抗の導通状態になると考えられる。この現象については、以下のように説明することができる。まず、図4(a)に示すように、上記した特徴を有するインバータ回路を構成するpMISのソースに電圧Vccが印加されると、pMISのゲート電極Gとチャネルとの間及びnMISのゲート電極Gとチャネルとの間にそれぞれ容量Cが形成される。その結果、pMISのゲート電極G及びnMISのゲート電極Gにそれぞれ電圧Vcc/2が印加されて、pMIS及びnMISがオン状態となる。pMIS及びnMISがオン状態になると、図4(b)に示すように、正の電荷がn型ウェルn−wellに形成されたpMISのソースSからドレインDへ流れ、さらにp型ウェルp−wellに形成されたnMISのドレインDからソースSへ流れ、さらにnMISが形成されたp型ウェルp−well、基板p−subへと流れることになる。
このように、nMIS103nのゲート電極の結線状況にかかわらず、インバータ回路を介して浅いn型ウェル101と浅いp型ウェル102との間が低抵抗の導通状態となり、浅いn型ウェル101及び浅いp型ウェル102を介して、正の電荷が配線から基板1へと放電される(図3の経路I)。このため、pMIS203p及びnMIS203nにより構成されるインバータ回路のゲート電極の電位が基板1の電位(0V)と等しくなり、ゲート絶縁膜に付加される電圧が大きくなる結果、絶縁破壊が生ずる。
また、浅いn型ウェル101と浅いp型ウェル102に形成されたインバータ回路のゲート電極が全て結線された場合であっても、nMIS103nのゲート電極の接続先が正に帯電するとnMIS103nが導通状態となり、正の電荷が配線からnMIS103nのドレイン、ソース、浅いp型ウェル102、基板1へと放電される(図3の経路II)。このため、pMIS203p及びnMIS203nにより構成されるインバータ回路のゲート電極の電位が基板の電位(0V)と等しくなり、ゲート絶縁膜に付加される電圧が大きくなる結果、絶縁破壊が生ずる。但し、nMIS103nのゲート電極の接続先が正に帯電するか否かは偶然性が支配しており、その確率は回路構成及び回路構成要素の形状等に依存しているものと考えられる。従って、数多く製造する半導体装置に偶発的に絶縁破壊が生ずることになる。なお、深いn型ウェル200の面積が、例えば1mm2以上の場合は、深いn型ウェル200に蓄積される電荷量が多くなり、絶縁破壊が生じやすい。
II.第2不良発生機構(同一の深いウェルの内部においてMISのゲート電極とMISのドレイン電極とが結線された場合における深いウェルの正帯電に起因する絶縁破壊)。
前述の図2に示すように、深いn型ウェル300内の互いに異なる領域には浅いn型ウェル303と浅いp型ウェル304とが形成されており、さらに浅いp型ウェル304にはnMIS308が形成されている。浅いp型ウェル304は回路設計上の必要から1層目の配線305(M1)により基板1と電気的に接続されている。また、深いn型ウェル300内には、浅いn型ウェル303と浅いp型ウェル304とは異なる領域に、互いに領域を異にして浅いn型ウェル301と浅いp型ウェル302とが形成されており、さらに浅いn型ウェル301にはpMIS307pが形成され、浅いp型ウェル302にはnMIS307nが形成されている。これらpMIS307p及びnMIS307nによりインバータ回路は構成されており、インバータ回路の出力段と浅いp型ウェル304に形成されたnMIS308のゲート電極とが7層目の配線311(M7)を用いて電気的に接続されている。また、インバータ回路のpMIS307pのゲート電極及びnMIS307nのゲート電極は、浅いn型ウェル303に形成されたpMIS309p及び浅いp型ウェル304に形成されたnMIS309nにより構成されるインバータ回路の出力段に、図示は省略するが、7層目の配線310(M7)を用いて電気的に接続されている。pMIS309p及びnMIS309nにより構成されるインバータ回路のゲート電極のように、浅いp型ウェル304に形成されたnMISを構成要素とするインバータ回路のゲート電極は、全て7層目の配線またはそれ以前の層の配線312等によって回路動作上必要な所定の箇所に電気的に接続されている。
次に、図5を用いて同一の深いウェルの内部において結線されたnMIS308のゲート絶縁膜に絶縁破壊が発生する機構を説明する。図5は7層目の配線上に形成された層間絶縁膜に接続孔を形成する際のドライエッチング法のプラズマ放電により、製造途中の半導体装置の深いn型ウェル300が正に帯電する様子を示す模式図である。この段階においては、浅いp型ウェル304に形成されたnMISを構成要素とするインバータ回路のゲート電極は全て所定の箇所に結線されている。このため、浅いp型ウェル304と浅いn型ウェル303もしくは深いn型ウェル300とはダイオードを構成しており、浅いp型ウェル302、浅いn型ウェル301,303を介して深いn型ウェル300に流入した正の電荷は放電されることなく蓄積される。配線310(M7)の接続先は深いn型ウェル300が帯電した際に基板1と同じ電位(0V)にあったと推定され、この時、pMIS307pが導通状態となる。その結果、深いn型ウェル300から浅いn型ウェル301、浅いn型ウェル301に形成されたpMIS307pのソース、ドレイン、配線311(M7)、そしてnMIS308のゲート電極に至る接続経路が形成される。これにより、nMIS308に基板1と等電位の反転層が形成されるので、そのゲート絶縁膜に大きな電圧が加わり絶縁破壊が生じたと推定することができる。
この場合、pMIS307pのゲート絶縁膜にも電位差が発生するので、このゲート絶縁膜にも絶縁破壊が発生する可能性はあるが、本発明者らが行った機能検査では絶縁破壊は発生しなかった。これは、nMIS308の絶縁破壊箇所にウィークスポットと呼ばれる構造欠陥が存在していたのに対して、pMIS307pのゲート絶縁膜にはウィークスポットが存在しなかったためと推定される。
これまで、深いn型ウェル200,300が正に帯電する場合の不良発生機構(第1及び第2不良発生機構)について述べたが、製品によっては深いn型ウェル200,300内に形成された浅いp型ウェルが負に帯電することもあり、浅いp型ウェルが負に帯電することによってMISのゲート絶縁膜の絶縁破壊が発生したと推定される場合も見られた。これは特に、図6に示す浅いp型ウェル202,302の面積が大きい場合に顕著に見られた。
次に、深いウェルの内部と外部との間でMISのゲート電極とMISのドレイン電極とが結線された場合にMISのゲート絶縁膜が負帯電により絶縁破壊する第3不良発生機構と、同一の深いウェルの内部においてMISのゲート電極とMISのドレイン電極とが結線された場合にMISのゲート絶縁膜が負帯電により絶縁破壊する第4不良発生機構とについて説明する。
III.第3不良発生機構(深いウェルの内部と外部との間でMISのゲート電極とMISのドレイン電極とが結線された場合における深いウェルの負帯電に起因する絶縁破壊)。
図7を用いてインバータ回路のpMIS203pのゲート絶縁膜もしくはnMIS203nのゲート絶縁膜に絶縁破壊が発生する機構を説明する。図7は、3層目の配線上に形成された層間絶縁膜に接続孔を形成する際のドライエッチング法のプラズマ放電により、製造途中の半導体装置の深いn型ウェル200内に形成された浅いp型ウェル202が負に帯電する様子を示す模式図である。深いn型ウェル200内に形成された浅いp型ウェル202に接続孔から負の電荷が流入すると、浅いp型ウェル202が深いn型ウェル200内に形成され、かつ基板1と電気的に接続されていないため、流入した負の電荷は浅いp型ウェル202に蓄積される。他方、深いn型ウェル200内に形成されず、基板1内に形成された浅いp型ウェル102に電荷が流入しても、浅いp型ウェル102は基板1と導電型が同じであるため、流入した電荷は基板1へと放電される。また、配線2(M3)に存在する負の電荷にとって、配線2(M3)に接続されたnMIS103nのドレインから浅いp型ウェル102に向かう方向が順方向となるので、負の電荷は浅いp型ウェル102を介して基板1へと放電される。このため、pMIS203p及びnMIS203nにより構成されるインバータ回路のゲート電極の電位が基板1の電位(0V)と等しくなり、ゲート絶縁膜に付加される電圧が大きくなる結果、絶縁破壊が生ずる。
IV.第4不良発生機構(同一の深いウェルの内部においてMISのゲート電極とMISのドレイン電極とが結線された場合における深いウェルの負帯電に起因する絶縁破壊)。
図8を用いて同一の深いウェルの内部において結線されたnMIS308のゲート絶縁膜に絶縁破壊が発生する機構を説明する。図8は7層目の配線上に形成された層間絶縁膜に接続孔を形成する際のドライエッチング法のプラズマ放電により、製造途中の半導体装置の深いn型ウェル300内の浅いp型ウェル302が負に帯電する様子を示す模式図である。この段階においては、浅いp型ウェル302に形成されたnMISを構成要素とするインバータ回路のゲート電極は全て所定の箇所に結線されている。このため、浅いp型ウェル302と浅いn型ウェル301もしくは深いn型ウェル300とはダイオードを構成しており、浅いp型ウェル302に流入した負の電荷は放電されることなく蓄積される。配線310(M7)の接続先は浅いp型ウェル302が帯電した際に基板1と同じ電位にあったと推定され、この時、nMIS307nが導通状態となる。その結果、浅いp型ウェル302から、nMIS307nのソース、ドレイン、配線311、そしてnMIS308のゲート電極に負の電位が付加される。nMIS308が形成されている浅いp型ウェル304は、1層目の配線305(M1)により基板1と電気的に接続されているので、nMIS308のゲート絶縁膜に電位差が発生する結果、絶縁破壊が生ずる。
以上述べた解析結果によれば、MISのゲート絶縁膜の絶縁破壊を防止するためには、(1)第1の方法:(1−1)深いウェルの帯電を防止する(前述の第1及び第2不良発生機構に対する解決手段)、または(1−2)深いウェル内に形成され、かつ基板と同一の導電性を有する浅いウェルの帯電を防止する(前述の第3及び第4不良発生機構に対する解決手段)、または(2)第2の方法:深いウェル、または深いウェル内に形成された浅いウェルからMISのゲート絶縁膜を介して基板または基板電位を有する箇所へ至る配線経路を遮断する(前述の第1〜第4不良発生機構に対する解決手段)のいずれかの方法を用いる、またはこれらの方法を併用すればよいことになる。
次に、上記第1の方法及び第2の方法について詳細に説明する。
(1)第1の方法:
(1−1)深いウェルの帯電防止。
(1−1)深いウェルの帯電防止。
深いウェル内に基板と同じ導電型を有する浅いウェルを形成し、一連の配線工程の早い段階でこの浅いウェルを基板に接続するとともにその浅いウェルにMISを形成し、これを構成要素とするインバータ回路を一連の配線工程の早い段階で構築し、そのMISのゲート電極を配線工程が完了する間際まで、他と結線せずに浮遊状態に維持する。ここで、インバータ回路を構成するMISのゲート電極と基板または浅いウェルとを最後に結線する配線としては、多層配線のうちの一層を構成する配線であって、直上の絶縁膜に形成される接続孔の数が、下層の配線の直上の絶縁膜に形成される接続孔の数よりも少ない配線が好ましい。可能であれば、上記結線は最上層の配線によって行うことが望ましい。
なお、本実施の形態で説明する最上層の配線とは、パッドとなる配線層と同層の配線層のことを示す。パッドは、後の工程で、ボンディングワイヤやバンプ電極等の外部接続用の導体が接続される領域である。
ここで、基板と同じ導電型を有する浅いウェル及び同ウェル内に形成されたMISを構成要素とするインバータ回路は帯電防止を目的として作成されており、回路動作には寄与しない。回路構成要素を用いて上記結線を行うことが可能である場合には、回路構成要素を用いて上記結線を行ってもよい。この場合、製品が完成した段階においてMISのゲート電極が浮遊状態となる事態さえ避ければよいので、MISのゲート電極は回路構成上、必要な任意の箇所に接続することができる。また、基板と同一の導電型を有する浅いウェルと基板との間の接続は、直接的でなく、基板に接続された浅いウェルを介して間接的に行ってもよい。
(1−2)深いウェル内に形成され、かつ基板と同一の導電性を有する浅いウェルの帯電防止。
深いウェル内に形成され、かつ基板と同一の導電性を有する浅いウェルが基板と接続される場合は、その接続を一連の配線工程の早い段階で行うことにより帯電を防止することができる。
回路構成上、深いウェル内に形成され、かつ基板と同一の導電性を有する浅いウェルを基板と接続することができない場合には、この浅いウェルを基板と接続せずにその内部にMISを形成し、これを構成要素とするインバータ回路を一連の配線工程の早い段階で構築し、そのMISのゲート電極を配線工程が完了する間際まで、他と結線せずに浮遊状態に維持する。ここで、インバータ回路を構成するMISのゲート電極と基板または浅いウェルとを最後に結線する配線としては、多層配線のうちの一層を構成する配線であって、直上の絶縁膜に形成される接続孔の数が、下層の配線の直上の絶縁膜に形成される接続孔の数よりも少ない配線が好ましい。可能であれば、上記結線は最上層の配線によって行うことが望ましい。
ここでも、基板と同じ導電型を有する浅いウェル及び同ウェル内に形成されたMISを構成要素とするインバータ回路は帯電防止を目的として作成されており、回路動作には寄与しない。回路構成要素を用いて上記結線を行うことが可能である場合には、回路構成要素を用いて上記結線を行ってもよい。この場合、製品が完成した段階においてMISのゲート電極が浮遊状態となる事態さえ避ければよいので、MISのゲート電極は回路構成上、必要な任意の箇所に接続することができる。
(2)第2の方法:深いウェル、または深いウェル内に形成される浅いウェルからMISのゲート絶縁膜を介して基板または基板電位を有する箇所へ至る配線経路の遮断。
トリプル・ウェル領域と、トリプル・ウェル領域以外の領域との間の電気的接続の少なくとも一部を、多層配線のうちの一層を構成する配線であって、直上の絶縁膜に形成される接続孔の数が、下層の配線の直上の絶縁膜に形成される接続孔の数よりも少ない配線を用いて行う。可能であれば、上記結線は最上層の配線によって行うことが望ましい。
また、異なるトリプル・ウェル領域の間の電気的接続を、上記した配線によって同様に行ってもよい。この方法は、特に、一方のトリプル・ウェル領域に対して第1の方法が適用され、他方のトリプル・ウェル領域に対して第1の方法が適用されていない場合に有効である。
また、同一のトリプル・ウェル領域の内部において、基板と同一の導電型を有し、基板と直接的にもしくは間接的に接続されている浅いウェルの内部と外部との間の電気的接続を、上記した配線によって同様に行ってもよい。
また、トリプル・ウェル領域において、基板と同一の導電型を有し、基板と接続されていない浅いウェルの内部と外部との間の電気的接続を、上記した配線によって同様に行ってもよい。
さらに、回路設計上基板と接続する必要のある深いn型ウェルおよび深いn型ウェル内に形成された浅いウェルと基板との間の電気的接続の少なくとも一部を、上記した配線によって同様に行ってもよい。
次に、第1の方法及び第2の方法によりMISのゲート絶縁膜の絶縁破壊が防止できる機構について説明する。ここでは、基板がp型である場合について説明するが、基板がn型である場合は、下記説明においてn型とp型とを読み替えればよい。
(1)第1の方法:
(1−1)深いウェルの帯電防止。
(1−1)深いウェルの帯電防止。
対象とする深いn型ウェル内に形成されたインバータ回路を構成するpMIS及びnMISのゲート電極が浮遊状態にある場合、pMISが形成された浅いn型ウェルとnMISが形成された浅いp型ウェルとの間が導通状態となるので(図4(a)及び(b)参照)、p型である基板と同じ導電型を有する浅いp型ウェルを基板に接続すると、この浅いp型ウェルのみならず、この浅いp型ウェルを内包する深いn型ウェル及び深いn型ウェル内に存在する浅いn型ウェルに流入した電荷が基板へと放電される。従って、最初の配線層により浅いp型ウェルと基板とを接続すれば、インバータ回路を構成するpMIS及びnMISのゲート電極が浮遊状態にある限り、深いn型ウェルの帯電が抑止され、その結果、ゲート絶縁膜の絶縁破壊も防止される。
インバータ回路を構成するpMISのゲート電極とnMISのゲート電極との間は、ゲート電極そのものを配線としてゲート電極を形成する時に同時に結線することが可能であり、この場合、配線工程による結線は不要である。
インバータ回路を構成するpMIS及びnMISのゲート電極が製品完成後においても浮遊状態にあると、該当する一対の浅いn型ウェルと浅いp型ウェルとの間が導通状態となる結果、消費電力が大きくなるので好ましくない。このため、浮遊状態にあるインバータ回路を構成するpMIS及びnMISのゲート電極は複数ある配線工程の内のいずれかの工程において、所定の要素へ接続することになる。しかし、接続した時点で帯電抑止効果が損なわれるので、上記接続はなるべく後の工程で行うのが望ましい。その際、以下の点に配慮するとより優れた効果を得ることができる。
層間絶縁膜に接続孔を形成する際に、深いn型ウェルに蓄積される正の電荷の多くは、浅いp型ウェル及び浅いn型ウェルに達して多数形成される接続孔から流入すると考えられる。これら接続孔は各層の層間絶縁膜が形成される毎に毎回ほぼ同じ位置に形成されており、これにより、いずれの配線層も低抵抗で浅いp型ウェルまたは浅いn型ウェルに電気的に接続することができる。しかし、最上層の配線上に形成される絶縁膜においては、主に半導体装置の外部との接続箇所を開口させるので、浅いp型ウェルまたは浅いn型ウェルへの接続孔がほとんど形成されない。このため、浮遊状態にあるpMIS及びnMISのゲート電極を有するインバータ回路が無くても深いn型ウェルはほとんど帯電しない。従って、前述したインバータ回路を構成するpMIS及びnMISのゲート電極と所定の箇所との接続は最上層の配線を用いて行うのが望ましい。しかし、効果が若干劣るにしても、必要に応じて最上層の配線よりも前に形成される配線によりインバータ回路を構成するpMIS及びnMISのゲート電極と所定の箇所とを接続してもよい。特に、最上層の配線よりも前に形成される配線であって、その配線上に形成する接続孔の数が、その配線の下層の配線上に形成する接続孔の数よりも少ない場合は、その配線によりインバータ回路を構成するpMIS及びnMISのゲート電極と所定の箇所とを接続すれば、最上層の配線によって接続した場合に近い効果を得ることができる。
(1−2)深いウェル内に形成され、かつ基板と同一の導電性を有する浅いウェルの帯電防止。
深いn型ウェル内の浅いp型ウェルがp型の基板と接続されている場合は、特別なことをしなくても電荷は放電されるので問題はない。しかし、浅いp型ウェルがp型の基板と接続されてない場合は、浅いp型ウェル内に形成されたnMISを構成要素とするインバータ回路を配線工程の早い段階で構成するとともに、そのゲート電極を浮遊状態に維持する。これにより、前述した(1−1)深いウェルの帯電防止の方策と同様にしてインバータ回路が形成されている一組の浅いn型ウェルとp型ウェルとが導通状態となるので浅いp型ウェルに流入した負の電荷が浅いn型ウェル及び深いn型ウェルを介して基板へと放電される。
ここでは、インバータ回路を構成する要素の一部を用いることを想定しているが、回路構成要素を用いずに深いn型ウェルまたは深いn型ウェル内の浅いp型ウェルの帯電防止のみを目的としたインバータ回路を別に形成してもよい。その際、インバータ回路を形成する浅いn型ウェル及び浅いp型ウェルも他の回路要素と別に形成してもよい。いずれにせよ、半導体装置が完成した状態においてMISのゲート電極が浮遊状態にあると、半導体装置を使用するときに浅いn型ウェルと浅いp型ウェルとの間に大きな電流が流れて消費電力が大きくなるので好ましくない。このため、インバータ回路が回路構成要素である場合と同様にして、ゲート電極を適当な箇所、例えば浅いp型ウェル、浅いn型ウェルまたは基板へ接続するのが望ましい。浅いp型ウェル、浅いn型ウェルまたは基板へ接続した場合は、ゲート電位が固定されるので過度電流が流れず、消費電力の増加はわずかである。また、これら以外の場所にも接続することはできるが、回路動作にともないゲート電極の電位が変動して過度電流が流れるので、消費電力が若干増えることになる。なお、深いn型ウェルまたは浅いp型ウェルの帯電防止を目的に専用のインバータ回路を形成する方法は、そのインバータ回路を形成するための領域が必要となり、半導体チップが大きくなるという欠点はある。他方、レイアウトに制約が生じないという利点があり、特に、浅いn型ウェルと浅いp型ウェルとを専用にした場合に、この利点は大きくなる。このため、専用にインバータ回路を形成するか否かは必要に応じて選択すればよい。
(2)第2の方法:深いウェル、または深いウェル内に形成され、かつ基板と同一の導電性を有する浅いウェルからMISのゲート絶縁膜を介して基板または基板電位を有する箇所へ至る配線経路の遮断。
この第2の方法は、帯電が顕著な製造工程の間、深いn型ウェルからMISのゲート絶縁膜を介して基板または基板電位を有する箇所へ至る電流経路、または深いn型ウェル内の浅いp型ウェルからMISのゲート絶縁膜を介して基板または基板電位を有する箇所へ至る電流経路を遮断しておくことにより、MISのゲート絶縁膜の絶縁破壊を防止するものである。浅いp型ウェルまたは浅いn型ウェルに達する接続孔が多く形成される場合には、深いn型ウェルまたは深いn型ウェル内に形成された浅いp型ウェルの帯電が顕著である。このため、深いn型ウェルと基板または基板電位を有する箇所との間、または深いn型ウェル内に形成された浅いp型ウェルと基板または基板電位を有する箇所との間を直上の絶縁膜に形成する接続孔の数が比較的少ない配線層を用いて接続することにより、接続した後の深いn型ウェルの帯電量または深いn型ウェル内の浅いp型ウェルの帯電量を減少させて、MISのゲート絶縁膜の絶縁破壊を防止することができる。その際、前述した第1の方法と同様に、最上層の配線を用いると良好な結果が得られる。
(実施の形態1)
本実施の形態1によるトリプル・ウェル構造を有する半導体装置を図9〜図12を用いて説明する。ここでは、正帯電に対して第1の方法を実施した一例を説明する。図9は本実施の形態1による前述した図1の音声画像処理装置を構成するI/O(入出力)回路部及び論理回路部の一例を示す回路図、図10は本実施の形態1による前述した第1の方法を適用したインバータ回路を構成するpMIS及びnMISを含む領域の要部断面図、図11は本実施の形態1による前述した第1の方法を適用したインバータ回路を説明するための回路素子の断面模式図、図12は本実施の形態1による前述した第1の方法を適用したMISを説明するための回路素子の断面模式図である。
本実施の形態1によるトリプル・ウェル構造を有する半導体装置を図9〜図12を用いて説明する。ここでは、正帯電に対して第1の方法を実施した一例を説明する。図9は本実施の形態1による前述した図1の音声画像処理装置を構成するI/O(入出力)回路部及び論理回路部の一例を示す回路図、図10は本実施の形態1による前述した第1の方法を適用したインバータ回路を構成するpMIS及びnMISを含む領域の要部断面図、図11は本実施の形態1による前述した第1の方法を適用したインバータ回路を説明するための回路素子の断面模式図、図12は本実施の形態1による前述した第1の方法を適用したMISを説明するための回路素子の断面模式図である。
図9に示すように、論理回路部では、p型の基板1内の互いに異なる領域に深いn型ウェル200,300が形成されている。深いn型ウェル200,300は電源電圧を供給するための回路設計上の必要性により、基板1と電気的に接続されていない。なお、論理回路部にはこれら深いn型ウェル200,300以外にも複数の深いn型ウェルが形成されているが、ここでの図示は省略する。
深いn型ウェル200内には、回路動作において何の役割も果たしていないインバータ回路INV1が形成されている。深いn型ウェル200内の互いに異なる領域には浅いn型ウェル251と浅いp型ウェル252とが形成されており、さらに浅いn型ウェル251にはpMIS254pが形成され、浅いp型ウェル252にはnMIS254nが形成されている。これらpMIS254p及びnMIS254nによりインバータ回路INV1は構成されている。インバータ回路INV1のpMIS254pのゲート電極及びnMIS254nのゲート電極は、浅いn型ウェル251内に形成されたn型半導体領域と8層目の配線255(M8)を用いて接続されている。インバータ回路INV1を構成するための結線は、pMIS254pのゲート電極及びnMIS254nのゲート電極を除いて、1層目の配線を用いて行われている。pMIS254pのゲート電極とnMIS254nのゲート電極との間の結線は、ゲート電極を形成する際に同時に行っている。浅いp型ウェル252は1層目の配線253(M1)により基板1と接続されている。
図10にインバータ回路INV1を構成するpMIS254p及びnMIS254nを含む領域の要部断面図を示している。浅いn型ウェル251に形成されたpMIS254pのゲート電極は、例えばp型不純物が添加された多結晶シリコン膜503とシリサイド層505とを積層した構造であり、浅いp型ウェル252に形成されたnMIS254nのゲート電極は、例えばn型不純物が添加された多結晶シリコン膜504とシリサイド層505とを積層した構造であり、シリサイド層505によってpMIS254pのゲート電極とnMIS254nのゲート電極とが繋がっている。また、pMIS254pのゲート電極503及びnMIS254nのゲート電極504は、1層目〜8層目の配線M1〜M8を介して浅いn型ウェル251と電気的に接続されている。また、浅いp型ウェル252は、1層目の配線253(M1)を介して基板1と電気的に接続されている。
また、深いn型ウェル200内には、回路動作において所定の役割を果たすインバータ回路を構成するpMIS203p及びnMIS203nが形成されている。インバータ回路のpMIS203pのゲート電極及びnMIS203nのゲート電極は、深いn型ウェル200の外部の領域、例えばI/O回路部に形成されたpMIS103pのドレイン及びnMIS103nのドレインと3層目の配線2(M3)を用いて接続されている。
また、深いn型ウェル200内の互いに異なる領域には、浅いn型ウェル204及び浅いp型ウェル205が形成されており、浅いp型ウェル205は回路上の必要性から1層目の配線206(M1)によって基板1と電気的に接続されている。浅いn型ウェル204及び浅いp型ウェル205にはpMIS207p及びnMIS207nにより構成されるインバータ回路を含めて、多数のインバータ回路が形成されているが、そのゲート電極はいずれも3層目までの配線のいずれかを用いて回路の所定部分に結線されている。このため、3層目の配線を形成する工程以降においては、浅いp型ウェル205に深いn型ウェル200の帯電を防止する機能を期待することはできない。
深いn型ウェル300においても、回路動作において何の役割も果たしていないインバータ回路INV2が形成されている。深いn型ウェル300内の互いに異なる領域には浅いn型ウェル351と浅いp型ウェル352とが形成されており、さらに浅いn型ウェル351にはpMIS354pが形成され、浅いp型ウェル352にはnMIS354nが形成されている。これらpMIS354p及びnMIS354nによりインバータ回路INV2は構成されている。インバータ回路INV2のpMIS354pのゲート電極及びnMIS354nのゲート電極は、浅いp型ウェル352内に形成されたp型半導体領域と8層目の配線355(M8)を用いて接続されている。インバータ回路INV2を構成するための結線は、pMIS354pのゲート電極及びnMIS354nのゲート電極を除いて、1層目の配線を用いて行われている。また、pMIS354pのゲート電極とnMIS354nのゲート電極との間の結線は、ゲート電極を形成する際に同時に行っている。浅いp型ウェル352は1層目の配線353(M1)により基板1と接続されている。
また、深いn型ウェル300内に形成された浅いp型ウェル304にはnMIS308が形成されており、nMIS308のゲート電極は、浅いn型ウェル301に形成されたpMIS307p及び浅いp型ウェル302に形成されたnMIS307nにより構成されるインバータ回路の出力段と3層目の配線311(M3)を用いて接続されている。nMIS308を包含する浅いp型ウェル304は回路上の必要性から1層目の配線305(M1)によって基板1と電気的に接続されている。浅いp型ウェル304にはnMIS309nを構成要素とするインバータ回路を含め多数のインバータ回路が形成されているが、そのゲート電極はいずれも3層目までの配線のいずれかを用いて回路の所定部分に接続されている。このため、3層目の配線を形成する工程以降においては、浅いp型ウェル304に深いn型ウェル300の帯電を防止する機能を期待することはできない。
次に、本実施の形態1である第1の方法により得られる効果について図11を用いて説明する。図11は、3層目の配線上に形成した層間絶縁膜に接続孔を形成する工程において、半導体装置内の深いn型ウェル200が帯電する様子を説明する断面模式図である。
この段階(3層目の配線上に形成した層間絶縁膜に接続孔を形成する工程)においては、インバータ回路INV1を構成するpMIS254pのゲート電極及びnMIS254nのゲート電極は浮遊状態にあるので、プラズマ放電により深いn型ウェル200に流入する正の電荷がインバータ回路INV1及び配線253(M1)を介して基板1へ放電される。このため、深いn型ウェル200内に形成されたpMIS203pとnMIS203nとから構成されるインバータ回路においては、そのゲート電極が基板1内に形成されたnMIS103nのドレインに接続されているにもかかわらず、そのゲート絶縁膜に電位差が発生しないので絶縁破壊は生じない。なお、浅いn型ウェル101の帯電にともないドレインの一部には正に帯電するものがあり、この場合はインバータ回路を構成するpMIS203p及びnMIS203nのゲート絶縁膜に電位差が発生する。しかし、浅いn型ウェル101の面積が小さいので帯電量が少なく、ゲート絶縁膜が絶縁破壊に至ることはない。他の回路構成要素においても同様にしてMISのゲート絶縁膜の絶縁破壊が抑制される。前述した図11には、3層目の配線上に形成した層間絶縁膜に接続孔を形成する工程における帯電状態を示したが、7層目の配線上に形成した層間絶縁膜に接続孔を形成する工程に至るまでは、深いn型ウェル200に流入する電荷が放電されるので、MISのゲート絶縁膜の絶縁破壊が抑制される。また、8層目の配線上に形成した絶縁膜に接続孔を形成する工程においては、深いn型ウェル200の帯電量が少ないので、MISのゲート絶縁膜に絶縁破壊が発生することは無い。
次に、本実施の形態1である第1の方法により得られる他の効果について図12を用いて説明する。図12は、3層目の配線上に形成した層間絶縁膜に接続孔を形成する工程において、半導体装置内の深いn型ウェル300が帯電する様子を説明する断面模式図である。
この段階(3層目の配線上に形成した層間絶縁膜に接続孔を形成する工程)においても、インバータ回路INV2を構成するpMIS354pのゲート電極及びnMIS354nのゲート電極が浮遊状態にあるので、プラズマ放電により深いn型ウェル300に流入する正の電荷がインバータ回路INV2及び配線353(M1)を介して基板1へ放電される。これにより、深いn型ウェル300内にある全ての浅いn型ウェル及び浅いp型ウェルの帯電が防止される。このため、深いn型ウェル300内に形成されたnMIS308においては、そのゲート電極が他の浅いp型ウェル302内に形成されたnMIS307nのドレインに接続されているにもかかわらず、そのゲート絶縁膜に電位差が発生しないので絶縁破壊は生じない。
(実施の形態2)
本実施の形態2によるトリプル・ウェル構造を有する半導体装置を図13を用いて説明する。ここでは、正帯電に対して前述した実施の形態1とは異なる第1の方法を実施した他の例を説明する。図13は前述した図1の音声画像処理装置を構成する本実施の形態2によるI/O(入出力)回路部及び論理回路部の一例を示す回路図である。
本実施の形態2によるトリプル・ウェル構造を有する半導体装置を図13を用いて説明する。ここでは、正帯電に対して前述した実施の形態1とは異なる第1の方法を実施した他の例を説明する。図13は前述した図1の音声画像処理装置を構成する本実施の形態2によるI/O(入出力)回路部及び論理回路部の一例を示す回路図である。
図13に示すように、深いn型ウェル200においては、前述した実施の形態1の半導体装置に形成された回路動作に寄与しないpMIS254pとnMIS254nとから構成されるインバータ回路INV1、pMIS254pを内包する浅いn型ウェル251及びnMIS254nを内包する浅いp型ウェル252が形成されていない。それに代えて、浅いp型ウェル205と基板1との接続を1層目の配線206(M1)により行うとともに、pMIS207pとnMIS207nとから構成されるインバータ回路INV3のゲート電極と回路の所定部分との接続を最上層である8層目の配線209(M8)により行うことにより、インバータ回路INV3に深いn型ウェル200の帯電を防止する機能を持たせる。
他方、深いn型ウェル300においては、前述した実施の形態1の半導体装置に形成された回路動作に寄与しないpMIS354pとnMIS354nとから構成されるインバータ回路INV2、pMIS354pを内包する浅いn型ウェル351及びnMIS354nを内包する浅いp型ウェル352が形成されていない。それに代えて、浅いp型ウェル304と基板との接続を1層目の配線305(M1)により行うとともに、pMIS309pとnMIS309nとから構成されるインバータ回路INV4のゲート電極と回路の所定の部分との接続を最上層である8層目の配線313(M8)により行う。その他の回路構成等に関しては前述した実施の形態1と同様である。
次に、本実施の形態2により得られる効果について説明する。
本実施の形態2においては、pMIS207pとnMIS207nとから構成されるインバータ回路INV3のゲート電極及びpMIS309pとnMIS309nとから構成されるインバータ回路INV4のゲート電極がいずれも最上層である8層目の配線の形成工程直前まで浮遊状態に維持されるとともに、インバータ回路INV3を構成するnMIS207nを包含する浅いp型ウェル205及びインバータ回路INV4を構成するnMIS309nを包含する浅いp型ウェル304が、それぞれ1層目の配線206(M1),305(M1)を用いて基板1に接続されている。これにより、7層目の配線上に形成した層間絶縁膜に接続孔を形成する工程に至るまでは、前述した実施の形態1と同様に、深いn型ウェル200,300に流入する正の電荷が基板1へ放電される。その結果、インバータ回路を構成するpMIS203pまたはnMIS203nに発生するゲート絶縁膜の絶縁破壊、及びnMIS308に発生するゲート絶縁膜の絶縁破壊が抑制できる。
(実施の形態3)
本実施の形態3によるトリプル・ウェル構造を有する半導体装置を図14及び図15を用いて説明する。ここでは、正帯電に対して前述した実施の形態1及び2とは異なる第1の方法を実施した他の例を説明する。図14は前述した図1の音声画像処理装置を構成する本実施の形態3によるI/O(入出力)回路部及び論理回路部の一例を示す回路図、図15は本実施の形態3による前述した第1の方法を適用したインバータ回路を構成するpMIS及びnMISを含む領域の要部断面図である。
本実施の形態3によるトリプル・ウェル構造を有する半導体装置を図14及び図15を用いて説明する。ここでは、正帯電に対して前述した実施の形態1及び2とは異なる第1の方法を実施した他の例を説明する。図14は前述した図1の音声画像処理装置を構成する本実施の形態3によるI/O(入出力)回路部及び論理回路部の一例を示す回路図、図15は本実施の形態3による前述した第1の方法を適用したインバータ回路を構成するpMIS及びnMISを含む領域の要部断面図である。
図14に示すように、深いn型ウェル200の帯電を防止するためのインバータ回路INV1を構成するpMIS254p及びnMIS254nのうち、nMIS254nが、前述した実施の形態1と異なり、基板1内に形成された浅いp型ウェル252に形成されている。また、深いn型ウェル300の帯電を防止するためのインバータ回路INV2を構成するpMIS354p及びnMIS354nのうち、nMIS354nが、前述した実施の形態1と異なり、基板1内に形成された浅いp型ウェル352に形成されている。浅いp型ウェル252,352は基板1内に形成してあり、自動的に基板1と電気的に接続がなされるので、配線による基板1との接続は不要である。その他の回路構成等に関しては前述した実施の形態1と同様である。
図15にインバータ回路INV1を構成するpMIS254p及びnMIS254nを含む領域の要部断面図を示している。浅いn型ウェル251に形成されたpMIS254pのゲート電極は、例えばp型不純物が添加された多結晶シリコン膜503とシリサイド層505とを積層した構造であり、浅いp型ウェル252に形成されたnMIS254nのゲート電極は、例えばn型不純物が添加された多結晶シリコン膜504とシリサイド層505とを積層した構造であり、シリサイド層505によってpMIS254pのゲート電極とnMIS254nのゲート電極とが繋がっている。また、pMIS254pのゲート電極及びnMIS254nのゲート電極は、1層目〜8層目の配線M1〜M8を介して浅いn型ウェル251と電気的に接続されている。また、浅いp型ウェル252は、p型の基板1内に形成されて基板1と電気的に接続されている。
(実施の形態4)
本実施の形態4によるトリプル・ウェル構造を有する半導体装置を図16を用いて説明する。ここでは、負帯電に対して第1の方法を実施した一例を説明する。図16は前述した図1の音声画像処理装置を構成する本実施の形態4による回路のI/O(入出力)回路部及び論理回路部の一例を示す回路図である。
本実施の形態4によるトリプル・ウェル構造を有する半導体装置を図16を用いて説明する。ここでは、負帯電に対して第1の方法を実施した一例を説明する。図16は前述した図1の音声画像処理装置を構成する本実施の形態4による回路のI/O(入出力)回路部及び論理回路部の一例を示す回路図である。
図16に示すように、深いn型ウェル200内に形成された浅いp型ウェル202及び深いn型ウェル300内に形成された浅いp型ウェル302の面積が大きいために、浅いp型ウェル202,302が負に帯電する状況下に置かれるとその帯電量が多くなりMISの絶縁破壊が発生しやすい。そこで、浅いp型ウェル202,302が負に帯電するのを防止するために、深いn型ウェル200にはpMIS271pとnMIS271nとから構成されるインバータ回路INV5が形成され、深いn型ウェル300にはpMIS371pとnMIS371nとから構成されるインバータ回路INV6が形成されている。インバータ回路INV5では、pMIS271pのゲート電極とnMIS271nのゲート電極とを加工と同時に接続するとともに、これらゲート電極と浅いn型ウェル201とを最上層である8層目の配線272(M8)により接続する。
同様に、インバータ回路INV6では、pMIS371pのゲート電極とnMIS271pのゲート電極とを加工と同時に接続するとともに、これらゲート電極と浅いn型ウェル301とを最上層である8層目の配線372(M8)により接続する。インバータ回路を構成するためのその他の結線は1層目の配線により行っている。その他の回路構成等に関しては前述した実施の形態3と同様である。
次に、本実施の形態4により得られる効果について説明する。
本実施の形態4においては、pMIS271pとnMIS271nとから構成されるインバータ回路INV5のゲート電極が最上層である8層目の配線の形成工程直前まで浮遊状態に維持されるので、7層目の配線上に形成した層間絶縁膜に接続孔を形成する工程に至るまでは、浅いp型ウェル202と深いn型ウェル200との間は浅いn型ウェル201を介して導通状態に維持される。その結果、浅いp型ウェル202に流入した負の電荷は浅いn型ウェル201及び深いn型ウェル200を介して基板1へ放電される。同様に、pMIS371pとnMIS371nとから構成されるインバータ回路INV6のゲート電極が最上層である8層目の配線の形成工程直前まで浮遊状態に維持されるので、7層目の配線上に形成した層間絶縁膜に接続孔を形成する工程に至るまでは、浅いp型ウェル302と深いn型ウェル300との間は浅いn型ウェル301を介して導通状態に維持される。その結果、浅いp型ウェル302に流入した負の電荷は浅いn型ウェル301及び深いn型ウェル300を介して基板1へ放電される。また、前述した実施の形態3と同様にすることで、深いn型ウェル200,300の正の帯電も防止される。これにより、インバータ回路を構成するpMIS203pまたはnMIS203nに発生するゲート絶縁膜の絶縁破壊、及びnMIS308に発生するゲート絶縁膜の絶縁破壊が抑制できる。
(実施の形態5)
本実施の形態5によるトリプル・ウェル構造を有する半導体装置を図17〜図19を用いて説明する。ここでは、正帯電に対して第2の方法を実施した一例を説明する。図17は本実施の形態5による前述した図1の音声画像処理装置を構成するI/O(入出力)回路部及び論理回路部の一例を示す回路図、図18は本実施の形態5による前述した第2の方法を適用したインバータ回路を説明するための回路素子の断面模式図、図19は本実施の形態5による前述した第2の方法を適用したMISを説明するための回路素子の断面模式図である。
本実施の形態5によるトリプル・ウェル構造を有する半導体装置を図17〜図19を用いて説明する。ここでは、正帯電に対して第2の方法を実施した一例を説明する。図17は本実施の形態5による前述した図1の音声画像処理装置を構成するI/O(入出力)回路部及び論理回路部の一例を示す回路図、図18は本実施の形態5による前述した第2の方法を適用したインバータ回路を説明するための回路素子の断面模式図、図19は本実施の形態5による前述した第2の方法を適用したMISを説明するための回路素子の断面模式図である。
図17に示すように、深いn型ウェル200において、前述した実施の形態2と同様に、回路動作に寄与しないpMIS254pとnMIS254nとから構成されるインバータ回路INV1、pMIS254pを内包する浅いn型ウェル251及びnMIS254nを内包する浅いp型ウェル252が形成されていない。帯電防止用のインバータ回路を形成する代わりに、深いn型ウェル200が帯電してもインバータ回路を構成するpMIS203p及びnMIS203nのゲート絶縁膜に電圧が付加されるのを防止するために、インバータ回路を構成するpMIS203p及びnMIS203nのゲート電極と、nMIS103nのドレイン(浅いp型ウェル102内に形成されたn型半導体領域)との接続を最上層である8層目の配線3(M8)により行う。
深いn型ウェル300においても、回路動作に寄与しないpMIS354pとnMIS354nとから構成されるインバータ回路INV2、pMIS354pを内包する浅いn型ウェル351及びnMIS354nを内包する浅いp型ウェル352が形成されていない。また、浅いp型ウェル304と基板1との接続は最上層である8層目の配線314(M8)により行う。その他の回路構成等に関しては前述した実施の形態1と同様である。
次に、本実施の形態5である第2の方法により得られる効果について図18を用いて説明する。図18は、7層目の配線上に形成した層間絶縁膜に接続孔を形成する工程において、半導体装置がプラズマ放電により帯電する様子を説明する断面模式図である。
一連の製造工程におけるこの段階(7層目の配線上に形成した層間絶縁膜に接続孔を形成する工程)においては、インバータ回路を構成するpMIS203pのゲート電極及びnMIS203nのゲート電極は、基板1内にあるnMIS103nのドレインに接続されておらず、そのゲート絶縁膜には電位差が発生していないので絶縁破壊は生じない。深いn型ウェル200内にあり、基板1との接続が必要な他の回路構成要素においても8層目の配線を用いて基板1との結線を行っているので、同様にしてMISのゲート絶縁膜の絶縁破壊が抑制される。なお、7層目の配線上に形成した層間絶縁膜に接続孔を形成する工程よりも前の工程においても深いn型ウェル200と基板1との間が結線されないので、MISのゲート絶縁膜の絶縁破壊が抑制される。また、8層目の配線上に形成した絶縁膜に接続孔を形成する工程においては、深いn型ウェル200の帯電量が少ないので、MISのゲート絶縁膜に絶縁破壊が発生することは無い。
次に、本実施の形態5である第2の方法により得られる他の効果について図19を用いて説明する。図19は、7層目の配線上に形成した層間絶縁膜に接続孔を形成する工程において、深いn型ウェル300が帯電する様子を説明する断面模式図である。
この段階(7層目の配線上に形成した層間絶縁膜に接続孔を形成する工程)においても、浅いp型ウェル304は基板1と接続されていないので、深いn型ウェル300全体が帯電する結果、nMIS308のゲート絶縁膜に電位差が発生せず絶縁破壊は生じない。他の回路構成要素においても同様に、MISのゲート絶縁膜の絶縁破壊が抑制される。なお、7層目の配線上に形成した層間絶縁膜に接続孔を形成する工程よりも前の工程においても浅いp型ウェル304が基板1から絶縁されているので、MISのゲート絶縁膜の絶縁破壊が抑制される。また、深いn型ウェル200と同様に、8層目の配線上に形成した絶縁膜に接続孔を形成する工程においては、深いn型ウェル300の帯電量が少ないので、MISのゲート絶縁膜に絶縁破壊が発生することは無い。
なお、本実施の形態5では、pMIS203p及びnMIS203nから構成されるインバータ回路のゲート電極とnMIS103nのドレインとの接続に第2の方法を適用した場合、及びnMIS308が形成された浅いp型ウェル304と基板1との接続に第2の方法を適用した場合を例示したが、これに限定されるものではない。
(実施の形態6)
本実施の形態6によるトリプル・ウェル構造を有する半導体装置を図20を用いて説明する。ここでは、正帯電に対して前述した実施の形態1、2及び3とは異なる第1の方法を実施した他の例を説明する。図20は前述した図1の音声画像処理装置を構成する本実施の形態6によるI/O(入出力)回路部及び論理回路部の一例を示す回路図である。
本実施の形態6によるトリプル・ウェル構造を有する半導体装置を図20を用いて説明する。ここでは、正帯電に対して前述した実施の形態1、2及び3とは異なる第1の方法を実施した他の例を説明する。図20は前述した図1の音声画像処理装置を構成する本実施の形態6によるI/O(入出力)回路部及び論理回路部の一例を示す回路図である。
図20に示すように、深いn型ウェル200の帯電を防止するためのインバータ回路INV1を構成するpMIS254p及びnMIS254nのうち、nMIS254nが形成された浅いp型ウェル252が、前述した実施の形態1と異なり、1層目の配線256(M1)によって浅いp型ウェル205と電気的に接続されている。浅いp型ウェル205は1層目の配線206(M1)によって基板1と接続されているので、浅いp型ウェル252は浅いp型ウェル205を介して間接的に基板1と接続される。
また、深いn型ウェル300の帯電を防止するためのインバータ回路INV2を構成するpMIS354p及びnMIS354nのうち、nMIS354nが形成された浅いp型ウェル352が、前述した実施の形態1と異なり、1層目の配線356(M1)によって浅いp型ウェル304と電気的に接続されている。浅いp型ウェル304は1層目の配線305(M1)によって基板1と接続されているので、浅いp型ウェル352は浅いp型ウェル304を介して間接的に基板1と接続される。その他の回路構成等に関しては前述した実施の形態1と同様である。
(実施の形態7)
本実施の形態7によるトリプル・ウェル構造を有する半導体装置について説明する。前述した実施の形態1,3または6では、例えばインバータ回路INV1を用いて、プラズマ放電により深いn型ウェル200、浅いn型ウェル201または浅いp型ウェル202に流入した正の電荷を基板1へ放電し、例えばインバータ回路INV2を用いて、プラズマ放電により深いn型ウェル300に流入した正の電荷を基板1へ放電したが、本実施の形態7ではインバータ回路を用いずに、前述した実施の形態1,3または6と同様の効果を得ることができる帯電対策回路について説明する。以下、帯電対策回路の第1例〜第13例について説明するが、これらは代表的な回路構成について説明したものであって、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本実施の形態7によるトリプル・ウェル構造を有する半導体装置について説明する。前述した実施の形態1,3または6では、例えばインバータ回路INV1を用いて、プラズマ放電により深いn型ウェル200、浅いn型ウェル201または浅いp型ウェル202に流入した正の電荷を基板1へ放電し、例えばインバータ回路INV2を用いて、プラズマ放電により深いn型ウェル300に流入した正の電荷を基板1へ放電したが、本実施の形態7ではインバータ回路を用いずに、前述した実施の形態1,3または6と同様の効果を得ることができる帯電対策回路について説明する。以下、帯電対策回路の第1例〜第13例について説明するが、これらは代表的な回路構成について説明したものであって、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本実施の形態7による第1例の帯電対策回路について説明する。第1例の帯電対策回路の断面模式図を図21に示す。深いn型ウェル200内の互いに異なる領域に浅いn型ウェル281と浅いp型ウェル282とが形成されており、浅いn型ウェル281内の互いに異なる領域にn型半導体領域284nとp型半導体領域284pとが形成され、浅いp型ウェル282にnMIS285nが形成されている。さらに、nMIS285nのゲート電極と浅いn型ウェル281内に形成されたp型半導体領域284pとが配線283aにより結線され、nMIS285nのドレインと浅いn型ウェル281内に形成されたn型半導体領域284nとが配線283bにより結線され、nMIS285nのソースは配線283cにより浅いp型ウェル282内に形成されたp型半導体領域286を介して接地電位GNDへ接続されている。これら配線283a,283b,283cには1層目の配線を用いている。第1例の帯電対策回路は、これら浅いn型ウェル281内に形成されたn型半導体領域284nとp型半導体領域284p、および浅いp型ウェル281に形成されたnMIS285n等により構成されるものであり、半導体装置の回路動作において何の役割を果たさない。
例えば製造工程中に、プラズマ放電に起因して深いn型ウェル200及び浅いn型ウェル281に多くの正の電荷が蓄えられると、pn接合容量によりp型半導体領域284pの電位と浅いn型ウェル281の電位とがほぼ等しくなる。これによってnMIS285nのゲート電極に閾値電圧よりも大きい電位が加わると、nMIS285nはオン状態となり、深いn型ウェル200及び浅いn型ウェル281に流入した正の電荷が配線283b、nMIS285nのチャネル、配線283c及びp型半導体領域286を介して接地電位GNDへ放電される。
本実施の形態7による第2例の帯電対策回路について説明する。第2例の帯電対策回路の断面模式図を図22に示す。第2例の帯電対策回路は、前述の第1例の帯電対策回路と同様の回路構成を有しているが、前述の第1例の帯電対策回路と相違する点は、浅いn型ウェル281に形成されたp型半導体領域284pと浅いp型ウェル282に形成されたp型半導体領域286とがプラズマ放電に起因してゲート絶縁膜が絶縁破壊する恐れがある工程よりも後の工程で形成される配線287により結線されていることである。この結線は最上層の配線によって行うことが望ましい。このように、p型半導体領域284pを接地電位GNDに固定して、半導体装置の回路動作時にnMIS285nを常にオフ状態とすることにより、nMIS285nが他の回路へリークなどの悪影響を及ぼさないようにする。
本実施の形態7による第3例の帯電対策回路について説明する。第3例の帯電対策回路は、例えば前述の第1例または第2例の帯電対策回路と同様の回路構成を有し、nMIS285nのゲート絶縁膜の厚さを10nm以上の厚さとする。例えばI/O(入出力)回路部に形成されるMISFETのゲート絶縁膜の厚さと同じであってもよい。nMIS285nのゲート絶縁膜を厚く形成することにより、リークが減少して確実に動作させることができる。
本実施の形態7による第4例の帯電対策回路について説明する。第4例の帯電対策回路の平面模式図および断面模式図を図23(a)および(b)にそれぞれ示す。第4例の帯電対策回路は、前述の第1例の帯電対策回路と同様の回路構成を有しているが、前述の第1例の帯電対策回路と相違する点は、結線に配線283a,283b,283cを用いずに、シェアードコンタクト及びゲート電極と同一層の導体膜(例えば多結晶シリコン膜とシリサイド層との積層膜)からなる配線を用いていることである。
すなわち、nMIS285nのゲート電極と浅いn型ウェル281内に形成されたp型半導体領域284pとは、両者に跨って形成された接続孔CNTの内部に埋め込まれたプラグ電極PLGにより結線されている。またnMIS285nのドレインと浅いn型ウェル281内に形成されたn型半導体領域284nとは、両者の間にゲート電極と同一層の導体膜からなる配線288aを形成し、この配線288aとnMIS285nのドレインとに跨って形成された接続孔CNTの内部に埋め込まれたプラグ電極PLG及びこの配線288aとn型半導体領域284nとに跨って形成された接続孔CNTの内部に埋め込まれたプラグ電極PLGにより結線されている。またnMIS285nのソースと浅いp型ウェル282内に形成されたp型半導体領域286とは、両者の間にゲート電極と同一層の導体膜からなる配線288bを形成し、この配線288bとnMIS285nのソースとに跨って形成された接続孔CNTの内部に埋め込まれたプラグ電極PLG及びこの配線288bとp型半導体領域286とに跨って形成された接続孔CNTの内部に埋め込まれたプラグ電極PLGにより結線されている。
このように、例えば1層目の配線においてプラズマ放電に起因した帯電が危惧される場合であっても、帯電対策回路に1層目の配線からなる配線283a,283b,283cを用いないので、帯電を防止することができる。
本実施の形態7による第5例の帯電対策回路について説明する。第5例の帯電対策回路の断面模式図を図24に示す。第5例の帯電対策回路は、前述の第1例の帯電対策回路と同様の回路構成を有しているが、前述の第1例の帯電対策回路と相違する点は、p型半導体領域284pに代えて、浅いn型ウェル281上に形成された容量素子CEを用いていることである。前述の第1例の帯電対策回路と同様に、例えば製造工程中に、プラズマ放電に起因して深いn型ウェル200及びn型ウェル281に多くの正の電荷が蓄えられると、容量素子CEのゲート容量により容量素子CEのゲートの電位とn型ウェル281の電位とがほぼ等しくなる。これによってnMIS285nのゲート電極に閾値電圧よりも大きい電位が加わると、nMIS285nはオン状態になり、深いn型ウェル200及び浅いn型ウェル281に流入した正の電荷が配線283b、nMIS285nのチャネル、配線283c及びp型半導体領域286を介して接地電位GNDへ放電される。容量素子CEは、浅いn型ウェル281と、nMIS285nのゲート絶縁膜と同一層の絶縁膜と、nMIS285nのゲート電極と同一層の導体膜とから構成することができる。
本実施の形態7による第6例の帯電対策回路について説明する。第6例の帯電対策回路の断面模式図を図25に示す。第6例の帯電対策回路は、前述の第5例の帯電対策回路と同様の回路構成を有しているが、前述の第5例の帯電対策回路と相違する点は、浅いn型ウェル281上に形成された容量素子CEのゲートと浅いp型ウェル282に形成されたp型半導体領域286とをプラズマ放電に起因してゲート絶縁膜が絶縁破壊する恐れがある工程よりも後の工程で形成される配線287により結線していることである。この結線は最上層の配線によって行うことが望ましい。このように、容量素子CEのゲートを接地電位GNDに固定して、回路動作時にnMIS285nを常にオフ状態とすることにより、nMIS285nが他の回路へリークなどの悪影響を及ぼさないようにする。
本実施の形態7による第7例の帯電対策回路について説明する。第7例の帯電対策回路の断面模式図及び等価回路図をそれぞれ図26(a)及び(b)に示す。第7例の帯電対策回路は、前述の第5例の帯電対策回路と同様の回路構成を有しているが、前述の第5例の帯電対策回路と相違する点は、容量素子CEのゲート容量CcがnMIS285nのゲート容量Cgに対して十分大きく設定されており、nMIS285nの入力電位(ゲート電極に加わる電位)が浅いn型ウェル281の電位(V(NW))に対してカップリングによって追随できることである。
容量素子CEのゲート容量CcがnMIS285nのゲート容量Cgよりも小さい場合(Cc≪Cg)は、容量素子CEのゲートとnMIS285nのゲート電極とを結線する配線283aの電圧(V(node_x))が接地電位GNDに近くなる。これに対して、容量素子CEのゲート容量CcがnMIS285nのゲート容量Cgよりも大きい場合(Cc≫Cg)は、容量素子CEのゲートの電位とn型ウェル281の電位(V(NW))とがほぼ等しくなり、浅いn型ウェル281の電位(V(NW))が配線283aを介してnMIS285nのゲート電極に加わることになる。これによってnMIS285nは容易にオン状態となり、深いn型ウェル200及び浅いn型ウェル281に流入した正の電荷が配線283b、nMIS285nのチャネル、配線283c及びp型半導体領域286を介して接地電位GNDへ放電される。
本実施の形態7による第8例の帯電対策回路について説明する。第8例の帯電対策回路の断面模式図及び等価回路図をそれぞれ図27(a)及び(b)に示す。第8例の帯電対策回路は、前述の第5例の帯電対策回路と同様の回路構成を有しているが、前述の第5例の帯電対策回路と相違する点は、容量素子CEに対向する浅いn型ウェル281に形成される空乏層289によって減少する容量素子CEのゲート容量Ccを補うために、その減少分を考慮した容量素子CEが設計されることでる。
すなわち、容量素子CEに対向する浅いn型ウェル281に空乏層289が形成されると、容量素子CEのゲート容量Ccに空乏層289の容量Cxが直列に接続されるため、実際の容量素子CEのゲート容量は、容量素子CEの設計寸法から得られるゲート容量Ccよりも小さくなる。そこで、予め空乏層289の形成による容量素子CEのゲート容量Ccの減少分を考慮した容量素子CEの設計を行う。
本実施の形態7による第9例の帯電対策回路について説明する。第9例の帯電対策回路の断面模式図及び等価回路図をそれぞれ図28(a)及び(b)に示す。また、第9例の帯電対策回路の変形例の断面模式図及び等価回路図をそれぞれ図29(a)及び(b)に示す。第9例の帯電対策回路は、前述の第5例の帯電対策回路と同様の回路構成を有しているが、前述の第5例の帯電対策回路と相違する点は、容量素子CEに対向する浅いn型ウェル281に形成される空乏層によって容量素子CEのゲート容量Ccが減少するのを防ぐために、浅いn型ウェル281の容量素子CEに対向する位置にチャネル(反転層)を形成することである。図28には、容量素子CEのゲートの片側側面下のn型ウェル281にp型半導体領域290を形成した帯電対策回路を示している。図29には、容量素子CEのゲートの両側側面下のn型ウェル281にp型半導体領域290を形成した帯電対策回路を示している。
すなわち、容量素子CEに対向する浅いn型ウェル281に空乏層が形成されると、容量素子CEのゲート容量Ccに空乏層の容量が直列に接続されるため、nMIS285nのゲート容量Cgに対して十分大きいゲート容量Ccを有する容量素子CEを得ることが難しくなる。そこで、上記空乏層の形成を防ぐために、予め浅いn型ウェル281の容量素子CEに対向する位置にチャネル(反転層)を形成しておき、空乏層の形成による容量素子CEのゲート容量Ccの減少を防止する。
本実施の形態7による第10例の帯電対策回路について説明する。第10例の帯電対策回路の断面模式図及び等価回路図をそれぞれ図30(a)及び(b)に示す。第10例の帯電対策回路は、前述の第1例の帯電対策回路と同様の回路構成を有しているが、前述の第1例の帯電対策回路と相違する点は、p型半導体領域284pの接合容量CjがnMIS285nのゲート容量Cgに対して十分大きく設定されており、nMIS285nの入力電位(ゲート電極に加わる電位)が浅いn型ウェル281の電位(V(NW))に対してカップリングによって追随できることである。
p型半導体領域284pの接合容量CjがnMIS285nのゲート容量Cgよりも大きい場合(Cj≫Cg)は、容量素子CEのゲートの電位とn型ウェル281の電位(V(NW))とがほぼ等しくなり、浅いn型ウェル281の電位(V(NW))が配線283aを介してnMIS285nのゲート電極に加わることになる。これによってnMIS285nは容易にオン状態となり、深いn型ウェル200及び浅いn型ウェル281に流入した正の電荷が配線283b、nMIS285nのチャネル、配線283c及びp型半導体領域286を介して接地電位GNDへ放電される。
本実施の形態7による第11例の帯電対策回路について説明する。第11例の帯電対策回路の断面模式図を図31に示す。第11例の帯電対策回路は、深いn型ウェル200内の互いに異なる領域に浅いn型ウェル281と浅いp型ウェル282とが形成されており、浅いp型ウェル282にnMIS285nが形成されているが、浅いn型ウェル281内にはn型半導体領域284nのみが形成されている。また、nMIS285nのドレインと浅いn型ウェル281内に形成されたn型半導体領域284nとが配線283bにより結線され、nMIS285nのソースは配線283cにより浅いp型ウェル282内に形成されたp型半導体領域286を介して接地電位GNDへ接続されているが、nMIS285nのゲート電極には、浮遊状態の配線291が接続されている。
浮遊状態の配線291の中間電位によってnMIS285nがオン状態となると、深いn型ウェル200及び浅いn型ウェル281に流入した正の電荷が配線283b、nMIS285nのチャネル、配線283c及びp型半導体領域286を介して接地電位GNDへ放電される。配線291は、プラズマ放電に起因してゲート絶縁膜が絶縁破壊する恐れがある工程よりも後の工程において、nMIS285nがオフ状態となる電位が印加されて、nMIS285nが他の回路へリークなどの悪影響を及ぼさないようにする。
本実施の形態7による第12例の帯電対策回路について説明する。第12例の帯電対策回路の断面模式図を図32に示す。第12例の帯電対策回路は、前述の第11例の帯電対策回路と同様の回路構成を有しているが、前述の第11例の帯電対策回路と相違する点は、nMIS285nのゲート電極と浅いp型ウェル282に形成されたp型半導体領域286とがプラズマ放電に起因してゲート絶縁膜が絶縁破壊する恐れがある工程よりも後の工程で形成される配線292により結線されていることである。この結線は最上層の配線によって行うことが望ましい。このように、nMIS285nのゲート電極を接地電位GNDに固定して、半導体装置の回路動作時にnMIS285nを常にオフ状態とすることにより、nMIS285nが他の回路へリークなどの悪影響を及ぼさないようにする。
本実施の形態7による第13例の帯電対策回路について説明する。前述した第1例〜第12例の帯電対策回路は、深いn型ウェル200内において生じた帯電を対象とした対策回路であるが、深いp型ウェル内において生じた帯電を対象とした対策回路も、極性を反対にすることによって同様に形成することができる。すなわち、前述した第1例〜第12例の帯電対策回路では、深いp型ウェル200内の互いに異なる領域に浅いn型ウェル281と浅いp型ウェル282とを形成し、浅いp型ウェル282にウェル間の電位差を解消するnMIS285nを形成し、浅いn型ウェル281を帯電対策用のウェルとしたが、第13例の帯電対策回路では、深いn型ウェル内の互いに異なる領域に浅いp型ウェルと浅いn型ウェルとを形成し、浅いn型ウェルにウェル間の電位差を解消するpMISを形成し、浅いp型ウェルを帯電対策用のウェルとする。
なお、前述した第1不良発生機構の説明の際、「基板1に形成された浅いn型ウェル101に形成されたpMIS(図示せず)と浅いp型ウェル102に形成されたnMIS(図示せず)とにより構成されるインバータ回路」との記載があったが、具体的には以下のようなインバータ回路である。
図33に、上記インバータ回路の断面模式図を示す。基板1の互いに異なる領域に浅いn型ウェル101と浅いp型ウェル102とが形成されており、さらに浅いn型ウェル101にはpMISが形成され、浅いp型ウェル102にはnMISが形成されている。これらpMIS及びnMISnMISによりインバータ回路が形成されており、pMISのゲート電極とnMISのゲート電極とは互いに結線された上で浮遊状態にある。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、例えば汎用SOC製品に採用されるトリプル・ウェル構造を有する半導体装置に適用して有効な技術に適用することができる。
1 基板
2,3 配線
101 浅いn型ウェル
102 浅いp型ウェル
103n nチャネル型MIS・FET
103p pチャネル型MIS・FET
200 深いn型ウェル
201 浅いn型ウェル
202 浅いp型ウェル
203n nチャネル型MIS・FET
203p pチャネル型MIS・FET
204 浅いn型ウェル
205 浅いp型ウェル
206 配線
207n nチャネル型MIS・FET
207p pチャネル型MIS・FET
208,209 配線
251 浅いn型ウェル
252 浅いp型ウェル
253 配線
254n nチャネル型MIS・FET
254p pチャネル型MIS・FET
255,256 配線
271n nチャネル型MIS・FET
271p pチャネル型MIS・FET
272 配線
281 浅いn型ウェル
282 浅いp型ウェル
283a,283b,283c 配線
284n n型半導体領域
284p p型半導体領域
285n nチャネル型MIS・FET
286 p型半導体領域
287 配線
288a,288b 配線
289 空乏層
290 p型半導体領域
291,292 配線
300 深いn型ウェル
301 浅いn型ウェル
302 浅いp型ウェル
303 浅いn型ウェル
304 浅いp型ウェル
305 配線
306n nチャネル型MIS・FET
306p pチャネル型MIS・FET
307n nチャネル型MIS・FET
307p pチャネル型MIS・FET
308 nチャネル型MIS・FET
309n nチャネル型MIS・FET
309p pチャネル型MIS・FET
310,311,312,313,314 配線
351 浅いn型ウェル
352 浅いp型ウェル
353 配線
354n nチャネル型MIS・FET
354p pチャネル型MIS・FET
355,356 配線
371n nチャネル型MIS・FET
371p pチャネル型MIS・FET
372 配線
503,504 多結晶シリコン膜(ゲート電極)
505 シリサイド層
C 容量
Cc ゲート容量
CE 容量素子
Cg ゲート容量
Cj 接合容量
CNT 接続孔
D ドレイン
G ゲート電極
GND 接地電位
INV1,INV2,INV3,INV4,INV5,INV6 インバータ回路
IO I/O回路部
LSI 音声画像処理装置
M1,M2,M3,M4,M5,M6,M7,M8 配線
n−well n型ウェル
p−sub 基板
p−well p型ウェル
PLG プラグ電極
S ソース
2,3 配線
101 浅いn型ウェル
102 浅いp型ウェル
103n nチャネル型MIS・FET
103p pチャネル型MIS・FET
200 深いn型ウェル
201 浅いn型ウェル
202 浅いp型ウェル
203n nチャネル型MIS・FET
203p pチャネル型MIS・FET
204 浅いn型ウェル
205 浅いp型ウェル
206 配線
207n nチャネル型MIS・FET
207p pチャネル型MIS・FET
208,209 配線
251 浅いn型ウェル
252 浅いp型ウェル
253 配線
254n nチャネル型MIS・FET
254p pチャネル型MIS・FET
255,256 配線
271n nチャネル型MIS・FET
271p pチャネル型MIS・FET
272 配線
281 浅いn型ウェル
282 浅いp型ウェル
283a,283b,283c 配線
284n n型半導体領域
284p p型半導体領域
285n nチャネル型MIS・FET
286 p型半導体領域
287 配線
288a,288b 配線
289 空乏層
290 p型半導体領域
291,292 配線
300 深いn型ウェル
301 浅いn型ウェル
302 浅いp型ウェル
303 浅いn型ウェル
304 浅いp型ウェル
305 配線
306n nチャネル型MIS・FET
306p pチャネル型MIS・FET
307n nチャネル型MIS・FET
307p pチャネル型MIS・FET
308 nチャネル型MIS・FET
309n nチャネル型MIS・FET
309p pチャネル型MIS・FET
310,311,312,313,314 配線
351 浅いn型ウェル
352 浅いp型ウェル
353 配線
354n nチャネル型MIS・FET
354p pチャネル型MIS・FET
355,356 配線
371n nチャネル型MIS・FET
371p pチャネル型MIS・FET
372 配線
503,504 多結晶シリコン膜(ゲート電極)
505 シリサイド層
C 容量
Cc ゲート容量
CE 容量素子
Cg ゲート容量
Cj 接合容量
CNT 接続孔
D ドレイン
G ゲート電極
GND 接地電位
INV1,INV2,INV3,INV4,INV5,INV6 インバータ回路
IO I/O回路部
LSI 音声画像処理装置
M1,M2,M3,M4,M5,M6,M7,M8 配線
n−well n型ウェル
p−sub 基板
p−well p型ウェル
PLG プラグ電極
S ソース
Claims (45)
- 第1導電型の基板と、
前記基板内に形成された第1導電型と異なる第2導電型の深いウェルと、
前記深いウェル内の互いに異なる領域に形成された第1導電型の第1浅いウェル及び第2導電型の第2浅いウェルと、
前記第1浅いウェルに形成された第2導電型の第2電界効果トランジスタと、
前記第2浅いウェルに形成された第1導電型の第1電界効果トランジスタとから構成されるインバータ回路を含む半導体装置であって、
前記第1電界効果トランジスタのゲート電極及び前記第2電界効果トランジスタのゲート電極は第1配線を用いて前記基板、基板電位を有する箇所、前記深いウェル、第1導電型の浅いウェル、第2導電型の浅いウェルまたは回路動作上の所定箇所に直接的にまたは間接的に結線され、前記第1浅いウェルは、前記第1配線よりも下層の第2配線を用いて前記基板または基板電位を有する箇所に直接的にまたは間接的に結線されており、
前記第1配線の直上の絶縁膜に形成される接続孔の数が、前記第1配線よりも下層の配線の直上の絶縁膜に形成される接続孔の数と比較して少ないことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、前記第1配線は最上層の配線であることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記第2配線は1層目の配線であることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記深いウェルは前記基板と結線されていないことを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記第1電界効果トランジスタの第1ゲート電極と前記第2電界効果トランジスタの第2ゲート電極とは、前記第1及び第2ゲート電極を共に構成する同一層の導電性材料によって接続されていることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記第1電界効果トランジスタの第1ゲート電極は第1導電型のシリコン膜とシリサイド層との積層膜からなり、前記第2電界効果トランジスタの第2ゲート電極は第2導電型のシリコン膜と前記シリサイド層と同一層のシリサイド層との積層膜からなり、前記シリサイド層によって前記第1電界効果トランジスタの第1ゲート電極と前記第2電界効果トランジスタの第2ゲート電極とが接続されていることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記インバータ回路は回路動作に寄与しないことを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記深いウェルまたは前記第2浅いウェルに流入した電荷が、前記第1浅いウェル及び前記第2配線を介して前記基板または基板電位を有する箇所へ放電されることを特徴とする半導体装置。
- 第1導電型の基板と、
前記基板内に形成された第1導電型と異なる第2導電型の深いウェルと、
前記基板内の前記深いウェル以外の領域に形成された第1導電型の第1浅いウェルと、
前記深いウェル内に形成された第2導電型の第2浅いウェルと、
前記第1浅いウェルに形成された第2導電型の第2電界効果トランジスタと、
前記第2浅いウェルに形成された第1導電型の第1電界効果トランジスタとから構成されるインバータ回路を含む半導体装置であって、
前記第1電界効果トランジスタのゲート電極及び前記第2電界効果トランジスタのゲート電極は第1配線を用いて前記基板、基板電位を有する箇所、前記深いウェル、第1導電型の浅いウェル、第2導電型の浅いウェルまたは回路動作上の所定箇所に直接的にまたは間接的に結線されており、
前記第1配線の直上の絶縁膜に形成される接続孔の数が、前記第1配線よりも下層の配線の直上の絶縁膜に形成される接続孔の数と比較して少ないことを特徴とする半導体装置。 - 請求項9記載の半導体装置において、前記第1配線は最上層の配線であることを特徴とする半導体装置。
- 請求項9記載の半導体装置において、前記深いウェルは前記基板と結線されていないことを特徴とする半導体装置。
- 請求項9記載の半導体装置において、前記第1電界効果トランジスタの第1ゲート電極と前記第2電界効果トランジスタの第2ゲート電極とは、前記第1及び第2ゲート電極を共に構成する同一層の導電性材料によって接続されていることを特徴とする半導体装置。
- 請求項9記載の半導体装置において、前記第1電界効果トランジスタの第1ゲート電極は第1導電型のシリコン膜とシリサイド層との積層膜からなり、前記第2電界効果トランジスタの第2ゲート電極は第2導電型のシリコン膜と前記シリサイド層と同一層のシリサイド層との積層膜からなり、前記シリサイド層によって前記第1電界効果トランジスタの第1ゲート電極と前記第2電界効果トランジスタの第2ゲート電極とが接続されていることを特徴とする半導体装置。
- 請求項9記載の半導体装置において、前記インバータ回路は回路動作に寄与しないことを特徴とする半導体装置。
- 請求項9記載の半導体装置において、前記深いウェルまたは前記第2浅いウェルに流入した電荷が、前記第1浅いウェルを介して前記基板へ放電されることを特徴とする半導体装置。
- 第1導電型の基板と、
前記基板内に形成された第1導電型と異なる第2導電型の深いウェルと、
前記深いウェル内に形成された第2導電型の第2浅いウェルと、
前記深いウェル内の前記第2浅いウェル以外の領域に形成され、かつ基板電位を有する箇所、前記深いウェルおよび第2導電型の浅いウェルのいずれとも接続されていない第1導電型の第1浅いウェルと、
前記第1浅いウェルに形成された第2導電型の第2電界効果トランジスタと、
前記第2浅いウェルに形成された第1導電型の第1電界効果トランジスタとから構成されるインバータ回路を含む半導体装置であって、
前記第1電界効果トランジスタのゲート電極及び前記第2電界効果トランジスタのゲート電極は第1配線を用いて前記基板、基板電位を有する箇所、前記深いウェル、第1導電型の浅いウェル、第2導電型の浅いウェルまたは回路動作上の所定箇所に直接的にまたは間接的に結線されており、
前記第1配線の直上の絶縁膜に形成される接続孔の数が、前記第1配線よりも下層の配線の直上の絶縁膜に形成される接続孔の数と比較して少ないことを特徴とする半導体装置。 - 請求項16記載の半導体装置において、前記第1配線は最上層の配線であることを特徴とする半導体装置。
- 請求項16記載の半導体装置において、前記第1電界効果トランジスタの第1ゲート電極と前記第2電界効果トランジスタの第2ゲート電極とは、前記第1及び第2ゲート電極を共に構成する同一層の導電性材料によって接続されていることを特徴とする半導体装置。
- 請求項16記載の半導体装置において、前記第1電界効果トランジスタの第1ゲート電極は第1導電型のシリコン膜とシリサイド層との積層膜からなり、前記第2電界効果トランジスタの第2ゲート電極は第2導電型のシリコン膜と前記シリサイド層と同一層のシリサイド層との積層膜からなり、前記シリサイド層によって前記第1電界効果トランジスタの第1ゲート電極と前記第2電界効果トランジスタの第2ゲート電極とが接続されていることを特徴とする半導体装置。
- 請求項16記載の半導体装置において、前記インバータ回路は回路動作に寄与しないことを特徴とする半導体装置。
- 請求項16記載の半導体装置において、前記第1浅いウェルに流入した電荷が、前記第2浅いウェル及び前記深いウェルを介して前記基板へ放電されることを特徴とする半導体装置。
- 第1導電型の基板と、
前記基板内に形成された第1導電型と異なる第2導電型の深いウェルと、
前記深いウェル内の互いに異なる領域に形成された第1導電型の第1浅いウェル及び第2導電型の第2浅いウェルと、
前記第1浅いウェルに形成された第2導電型の第2電界効果トランジスタと、
前記第2浅いウェルに形成された第1導電型の第1電界効果トランジスタとから構成されるインバータ回路を含む半導体装置であって、
前記第1電界効果トランジスタのゲート電極及び前記第2電界効果トランジスタのゲート電極は第1配線を用いて基板、基板電位を有する箇所または電源電位を有する箇所に直接的にまたは間接的に結線されており、
前記第1配線の直上の絶縁膜に形成される接続孔の数が、前記第1配線よりも下層の配線の直上の絶縁膜に形成される接続孔の数と比較して少ないことを特徴とする半導体装置。 - 第1導電型の基板と、
前記基板内に形成された第1導電型と異なる第2導電型の深いウェルと、
前記深いウェル内に形成された第1導電型の第1浅いウェルと第2導電型の第2浅いウェルを含む半導体装置であって、
前記深いウェル、前記第1浅いウェル及び前記第2浅いウェルのうちの少なくとも1つは第1配線を用いて前記基板または基板電位を有する箇所に直接的にまたは間接的に結線されており、
前記第1配線の直上の絶縁膜に形成される接続孔の数が、前記第1配線よりも下層の配線の直上の絶縁膜に形成される接続孔の数と比較して少ないことを特徴とする半導体装置。 - 請求項22または23記載の半導体装置において、前記第1配線は最上層の配線であることを特徴とする半導体装置。
- 第1導電型の基板と、
前記基板内に形成された第1導電型と異なる第2導電型の深いウェルと、
前記深いウェル内の互いに異なる領域に形成された第1導電型の第1浅いウェル及び第2導電型の第2浅いウェルを含む半導体装置であって、
前記第2浅いウェル内の箇所と前記基板もしくは基板電位を有するウェル内の箇所との間が第1配線により直接的にまたは間接的に接続されており、
前記第1配線の直上の絶縁膜に形成される接続孔の数が、前記第1配線よりも下層の配線の直上の絶縁膜に形成される接続孔の数と比較して少ないことを特徴とする半導体装置。 - 第1導電型の基板と、
前記基板内に形成された第1導電型と異なる第2導電型の深いウェルと、
前記深いウェル内に形成された第2導電型の第2浅いウェルと、
前記深いウェル内の前記第2浅いウェル以外の領域に形成され、かつ基板電位を有する浅いウェル、前記深いウェルまたは第2導電型の浅いウェルのいずれとも接続されていない第1導電型の第1浅いウェルを含む半導体装置であって、
前記第1浅いウェル内の箇所と前記基板、基板電位を有するウェル内の箇所または第2導電型の浅いウェル内の箇所との間が第1配線により直接的にまたは間接的に接続されており、
前記第1配線の直上の絶縁膜に形成される接続孔の数が、前記第1配線よりも下層の配線の直上の絶縁膜に形成される接続孔の数と比較して少ないことを特徴とする半導体装置。 - 請求項25または26記載の半導体装置において、前記第1配線が最上層の配線であることを特徴とする半導体装置。
- 第1導電型の基板と、
前記基板内に形成された第1導電型と異なる第2導電型の深いウェルと、
前記深いウェル内の互いに異なる領域に形成された第1導電型の第1浅いウェル及び第2導電型の第2浅いウェルと、
前記第1浅いウェルに形成された第2導電型の電界効果トランジスタとを含む半導体装置であって、
前記電界効果トランジスタのドレインは前記第2浅いウェルに結線され、前記第1浅いウェルは接地電位に結線され、前記電界効果トランジスタのゲート電極は前記第2浅いウェルに直接的または間接的に結線されており、前記第2浅いウェルの電荷量に対応して前記電界効果トランジスタがオン状態またはオフ状態となることを特徴とする半導体装置。 - 請求項28記載の半導体装置において、1層目の配線を用いて前記電界効果トランジスタはドレインと前記第2浅いウェルに結線され、前記第1浅いウェルは接地電位に結線されていることを特徴とする半導体装置。
- 請求項28記載の半導体装置において、さらに前記第2浅いウェル内に第1導電型の第1半導体領域を含み、前記第1半導体領域は第2配線を用いて前記電界効果トランジスタのゲート電極に電気的に接続されていることを特徴とする半導体装置。
- 請求項28記載の半導体装置において、さらに前記第2浅いウェル内に第1導電型の第1半導体領域を含み、前記第1半導体領域は第2配線を用いて前記電界効果トランジスタのゲート電極に電気的に接続され、また前記第1半導体領域は前記第2配線よりも上層の第1配線を用いて接地電位に電気的に接続されていることを特徴とする半導体装置。
- 請求項28記載の半導体装置において、さらに前記第2浅いウェル内に第1導電型の第1半導体領域を含み、前記第1半導体領域と前記電界効果トランジスタのゲート電極とは、両者に跨って形成された接続孔の内部に埋め込まれたプラグ電極により結線されていることを特徴とする半導体装置。
- 請求項28記載の半導体装置において、さらに前記第2浅いウェルと、前記第2浅いウェル上に形成された絶縁膜と、前記絶縁膜上に形成されたゲートとから構成される容量素子とを含み、前記容量素子のゲートは第2配線を用いて前記電界効果トランジスタのゲート電極に電気的に接続されていることを特徴とする半導体装置。
- 請求項28記載の半導体装置において、さらに前記第2浅いウェルと、前記第2浅いウェル上に形成された絶縁膜と、前記絶縁膜上に形成されたゲートとから構成される容量素子とを含み、前記容量素子のゲートは第2配線を用いて前記電界効果トランジスタのゲート電極に電気的に接続され、また前記容量素子のゲートは前記第2配線よりも上層の第1配線を用いて接地電位に電気的に接続されていることを特徴とする半導体装置。
- 請求項28記載の半導体装置において、さらに前記第2浅いウェルと、前記第2浅いウェル上に形成された絶縁膜と、前記絶縁膜上に形成されたゲートとから構成される容量素子とを含み、前記容量素子のゲートは第2配線を用いて前記電界効果トランジスタのゲート電極に電気的に接続されており、
前記容量素子のゲート容量が前記電界効果トランジスタのゲート容量よりも大きいことを特徴とする半導体装置。 - 請求項28記載の半導体装置において、さらに前記第2浅いウェルと、前記第2浅いウェル上に形成された絶縁膜と、前記絶縁膜上に形成されたゲートとから構成される容量素子とを含み、前記容量素子のゲートは第2配線を用いて前記電界効果トランジスタのゲート電極に電気的に接続されており、
前記容量素子のゲート容量と前記容量素子のゲート下の前記第2浅いウェルに形成される空乏層の容量とを直列に接続して得られる容量が、前記電界効果トランジスタのゲート容量よりも大きいことを特徴とする半導体装置。 - 請求項28記載の半導体装置において、さらに前記第2浅いウェルと、前記第2浅いウェル上に形成された絶縁膜と、前記絶縁膜上に形成されたゲートとから構成される容量素子とを含み、前記容量素子のゲートは第2配線を用いて前記電界効果トランジスタのゲート電極に電気的に接続されており、
前記容量素子のゲート下の前記第2浅いウェルに反転層が形成され、前記容量素子のゲート容量が前記電界効果トランジスタのゲート容量よりも大きいことを特徴とする半導体装置。 - 請求項28記載の半導体装置において、さらに前記第2浅いウェル内に第1導電型の第1半導体領域を含み、前記第1半導体領域は第2配線を用いて前記電界効果トランジスタのゲート電極に電気的に接続されており、
前記第1半導体領域と前記第2浅いウェルとの接合容量が前記電界効果トランジスタのゲート容量よりも大きいことを特徴とする半導体装置。 - 第1導電型の基板と、
前記基板内に形成された第1導電型と異なる第2導電型の深いウェルと、
前記深いウェル内の互いに異なる領域に形成された第1導電型の第1浅いウェル及び第2導電型の第2浅いウェルと、
前記第1浅いウェルに形成された第2導電型の電界効果トランジスタとを含む半導体装置であって、
前記電界効果トランジスタのドレインは前記第2浅いウェルに結線され、前記第1浅いウェルは接地電位に結線され、前記電界効果トランジスタのゲート電極は浮遊状態の配線に結線されており、前記浮遊状態の配線の中間電位によって前記電界効果トランジスタがオン状態またはオフ状態となることを特徴とする半導体装置。 - 請求項39記載の半導体装置において、1層目の配線を用いて前記電界効果トランジスタのドレインは前記第2浅いウェルに結線され、前記第1浅いウェルは接地電位に結線されていることを特徴とする半導体装置。
- 請求項39記載の半導体装置において、前記浮遊状態の配線は、前記浮遊状態の配線よりも上層の配線によって前記電界効果トランジスタがオフ状態となる電位が印加されることを特徴とする半導体装置。
- 請求項39記載の半導体装置において、さらに前記電界効果トランジスタのゲート電極は、前記浮遊状態の配線よりも上層の第3配線を用いて接地電位に電気的に接続されていることを特徴とする半導体装置。
- 請求項31または34記載の半導体装置において、前記第1配線は最上層の配線であることを特徴とする半導体装置。
- 請求項30、31または33〜38のいずれか1項に記載の半導体装置において、前記第2配線は1層目の配線であることを特徴とする半導体装置。
- 請求項42記載の半導体装置において、前記第3配線は最上層の配線であることを特徴とする半導体装置。
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