JP2009194369A - 半導体装置 - Google Patents

Abstract

【課題】トリプル・ウェル構造を有する半導体装置において、製造歩留まり及び製品信頼性を向上させることのできる技術を提供する。
【解決手段】ｐ型の基板１内に形成された深いｎ型ウェル２００内に、浅いｐ型ウェル２５２内に形成されたｎチャネル型電界効果トランジスタ２５４ｎ及び浅いｎ型ウェル２５１内に形成されたｐチャネル型電界効果トランジスタ２５４ｐから構成され、回路動作に寄与しないインバータ回路ＩＮＶ１を備えており、浅いｐ型ウェル２５２を１層目の配線２５３（Ｍ１）を用いて基板１に結線し、ｐチャネル型電界効果トランジスタ２５４ｐのゲート電極及びｎチャネル型電界効果トランジスタ２５４ｎのゲート電極を最上層の配線２５５（Ｍ８）を用いて浅いｎ型ウェル２５１に結線する。
【選択図】図９

Description

本発明は、半導体装置に関し、特に、第１導電型の基板内に、第１導電型とは異なる第２導電型の深いウェルを有し、さらにその深いウェル内に第１導電型の浅いウェルを有する３層構造のウェル、いわゆるトリプル・ウェル構造が形成された半導体装置に適用して有効な技術に関するものである。

例えば特開２００６−３０３７５３号公報（特許文献１）には、ｐ型半導体基板上に深いｎウェルを作りこみ、その上にｐ型ＭＩＳＦＥＴを構成するためのｎウェルとｎ型ＭＩＳＦＥＴを構成するためのｐウェルを作りこんだ、いわゆるトリプル・ウェル構造を有する半導体集積回路装置の論理回路及びＩ／Ｏ回路が記載されている。

また、特開平１１−９７５６０号公報（特許文献２）には、半導体基板上に浮遊ゲート電極と制御ゲート電極とを有する不揮発性半導体記憶装置において、ｐ型半導体基板にｎウェルを形成し、ｎウェル内にｐウェルを形成し、ｐウェル内にｎ型の帯電防止用の拡散層を形成し、この帯電防止用の拡散層と制御ゲート電極とを電気的に接続することにより、配線層のエッチング時の帯電による絶縁膜の信頼性低下または絶縁破壊を防止する技術が開示されている。

また、特開２００５−３４０５４８号公報（特許文献３）には、フローティング配線をクランプダイオードに接続して、フローティング配線に流れた電荷をクランプダイオードへ逃がすことにより、フローティング配線とこれに隣接するグランド配線との短絡を防止する技術が開示されている。

また、特開２００１−３５８１４３号公報（特許文献４）には、複数のゲート電極にそれぞれ電気的に接続された複数の中継ピンを含む少なくとも１層の配線層と、複数の中継ピンにそれぞれ電気的に接続された複数の配線パターンを含む最上層の配線層とを具備し、最上層の配線パターンを用いてゲート電極の配線を行うことにより、配線層のエッチング加工時における帯電電荷をゲート電極以外の領域に逃がしてゲート絶縁膜の劣化を防止する技術が開示されている。
特開２００６−３０３７５３号公報 特開平１１−９７５６０号公報 特開２００５−３４０５４８号公報 特開２００１−３５８１４３号公報

システム・オン・チップ（System On Chip：ＳＯＣ）製品においては、待機時の消費電力低減等を目的としてトリプル・ウェル構造を有する半導体装置が用いられている。しかしながら、トリプル・ウェル構造を有する半導体装置については、以下に説明する種々の技術的課題が存在する。

一般に、異なるトリプル・ウェル領域にそれぞれ形成された電界効果トランジスタの間、及びトリプル・ウェル領域に形成された電界効果トランジスタと基板との間は、信号のやり取りをするために必要に応じて電気的に接続されている。ところが、本発明者らが検討したところ、特定の回路において、トリプル・ウェル構造に起因した電界効果トランジスタのゲート絶縁膜の絶縁破壊が生じることが明らかとなった。このような絶縁破壊を防止する有効な方法の１つとして、例えばレベルシフト回路を介して異なるトリプル・ウェル領域にそれぞれ形成された電界効果トランジスタの間を電気的に接続する方法が考えられる。しかし、レベルシフト回路は元々電源電圧が互いに異なる領域間を結ぶために考案されたものであり、これを電源電圧が互いに同じ領域間の信号線毎に設置すると、設計が煩雑になるのみならずレベルシフト回路が半導体装置の一部領域を占有するので半導体装置が大きくなり製品の製造原価が高くなるなどの問題が生ずる。

本発明の目的は、トリプル・ウェル構造を有する半導体装置において、製造歩留まり及び製品信頼性を向上させることのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。

この実施の形態は、ｐ型の基板、基板と結線されていない深いｎ型ウェル、深いｎ型ウェル内の互いに異なる領域に形成された浅いｐ型ウェルと浅いｎ型ウェル、上記浅いｐ型ウェルに形成されたｎチャネル型電界効果トランジスタ、及び上記浅いｎ型ウェルに形成されたｐチャネル型電界効果トランジスタから構成されるインバータ回路を含む半導体装置である。上記浅いｐ型ウェルは、１層目の配線を用いて基板に結線され、ｐチャネル型電界効果トランジスタのゲート電極及びｎチャネル型の電界効果トランジスタのゲート電極はゲート電極形成と同時にもしくは配線工程の早い段階で相互に結線されるとともに、最上層の配線を用いて基板、基板電位を有する箇所、深いｎ型ウェル、浅いｐ型ウェル、浅いｎ型ウェルまたは回路動作上の所定箇所に直接的にまたは間接的に結線されている。

また、他の実施の形態は、ｐ型の基板、基板と結線されていない深いｎ型ウェル、深いｎ型ウェル以外の基板内の領域に形成された浅いｐ型ウェル、上記深いｎ型ウェル内に形成された浅いｎ型ウェル、上記浅いｐ型ウェルに形成されたｎチャネル型電界効果トランジスタ、及び上記浅いｎ型ウェルに形成されたｐチャネル型電界効果トランジスタから構成されるインバータ回路を含む半導体装置である。ｐチャネル型電界効果トランジスタのゲート電極及びｎチャネル型電界効果トランジスタのゲート電極はゲート電極形成と同時にもしくは配線工程の早い段階で相互に結線されるとともに、最上層の配線を用いて基板、基板電位を有する箇所、深いｎ型ウェル、浅いｐ型ウェル、浅いｎ型ウェルまたは回路動作上の所定箇所に直接的にまたは間接的に結線されている。

また、他の実施の形態は、ｐ型の基板、基板と結線されていない深いｎ型ウェル、深いｎ型ウェル内に形成された浅いｎ型ウェル、深いｎ型ウェル内の浅いｎ型ウェル以外の領域に形成されて基板と結線されていない浅いｐ型ウェル、上記浅いｐ型ウェルに形成されたｎチャネル型電界効果トランジスタ、及び上記浅いｎ型ウェルに形成されたｐチャネル型電界効果トランジスタから構成されるインバータ回路を含む半導体装置である。ｐチャネル型電界効果トランジスタのゲート電極及びｎチャネル型電界効果トランジスタのゲート電極はゲート電極形成と同時にもしくは配線工程の早い段階で相互に結線されるとともに、最上層の配線を用いて基板、基板電位を有する箇所、深いｎ型ウェル、浅いｐ型ウェル、浅いｎ型ウェルまたは回路動作上の所定箇所に直接的にまたは間接的に結線されている。

また、他の実施の形態は、ｐ型の基板、深いｎ型ウェル、深いｎ型ウェル内の互いに異なる領域に形成された浅いｐ型ウェルと浅いｎ型ウェル、上記浅いｐ型ウェルに形成されたｎチャネル型電界効果トランジスタ、及び上記浅いｎ型ウェルに形成されたｐチャネル型電界効果トランジスタから構成されるインバータ回路を含む半導体装置である。ｐチャネル型電界効果トランジスタのゲート電極及びｎチャネル型電界効果トランジスタのゲート電極は、最上層の配線を用いて基板、基板電位を有する箇所または電源電位を有する箇所に直接的にまたは間接的に結線されている。

また、他の実施の形態は、ｐ型の基板、深いｎ型ウェル、深いｎ型ウェル内の互いに異なる領域に形成された浅いｐ型ウェルと浅いｎ型ウェルを含む半導体装置である。上記深いｎ型ウェル、上記浅いｐ型ウェル及び上記浅いｎ型ウェルのうちの少なくとも１つは、最上層の配線を用いて基板または基板電位を有する箇所に直接的にまたは間接的に結線されている。

また、他の実施の形態は、ｐ型の基板、深いｎ型ウェル、深いｎ型ウェル内の互いに異なる領域に形成された浅いｐ型ウェルと浅いｎ型ウェルを含む半導体装置である。上記浅いｎ型ウェル内の箇所と基板、基板領域に形成した浅いｐ型ウェル内の箇所または基板電位を有する浅いｐ型ウェル内の箇所との間の結線の内の少なくとも１つは、最上層の配線を用いて直接的にまたは間接的に行われている。

また、他の実施の形態は、ｐ型の基板、深いｎ型ウェル、深いｎ型ウェル内の互いに異なる領域に形成された浅いｐ型ウェルと浅いｎ型ウェルを含む半導体装置である。上記浅いｐ型ウェルは基板、基板電位を有する浅いウェル、上記深いｎ型ウェルおよび上記浅いｎ型ウェルのいずれとも接続がなされていない。上記浅いｐ型ウェル内の箇所と上記浅いｎ型ウェル内の箇所、基板領域に形成した浅いｎ型ウェル内の箇所または基板との間の結線の内の少なくとも１つは、最上層の配線を用いて直接的にまたは間接的に行われている。

また、他の実施の形態は、ｐ型の基板、基板内に形成された深いｎ型ウェル、深いウェル内の互いに異なる領域に形成された浅いｐ型ウェルと浅いｎ型ウェル、浅いｐ型ウェルにｎチャネル型の電界効果トランジスタを含む半導体装置である。電界効果トランジスタのドレインは浅いｎ型ウェルに結線され、浅いｐ型ウェルは接地電位に結線され、電界効果トランジスタのゲート電極は浅いｎ型ウェルに直接的または間接的に結線されており、浅いｎ型ウェルに蓄積される電荷量に対応して電界効果トランジスタがオン状態またはオフ状態となる。

また、他の実施の形態は、ｐ型の基板、基板内に形成された深いｎ型ウェル、深いウェル内の互いに異なる領域に形成された浅いｐ型ウェルと浅いｎ型ウェル、浅いｐ型ウェルにｎチャネル型の電界効果トランジスタを含む半導体装置である。電界効果トランジスタのドレインは浅いｎ型ウェルに結線され、浅いｐ型ウェルは接地電位に結線され、電界効果トランジスタのゲート電極は浮遊状態の配線に結線され、この浮遊状態の配線の中間電位によって電界効果トランジスタがオン状態またはオフ状態となる。

本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。

トリプル・ウェル構造を有する半導体装置において、トリプル・ウェル領域に形成された電界効果トランジスタのゲート絶縁膜の絶縁破壊を防止することにより、製造歩留まり及び製品信頼性を向上させることができる。

以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合及び原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値及び範囲についても同様である。

また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型ＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型ＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。

また、以下の実施の形態では、トリプル・ウェル構造を構成するウェルの表現に深いウェル及び浅いウェルを使用しているが、ここでの深い、浅いは基板の主面から基板の厚さ方向の深さを言い、深いウェル及び浅いウェルは相対的に２つに大別されるものである。従って、複数の深いウェルの深さは必ずしも一定ではなく互いに異なる場合があり、同様に複数の浅いウェルの深さは必ずしも一定ではなく互いに異なる場合があるが、複数の深いウェルの深さは必ず複数の浅いウェルよりも深く形成されている。また、浅いウェルは基板内または深いウェル内に形成され、深いウェルが形成されていない基板内の互いに異なる領域または深いウェル内の互い異なる領域に複数の浅いウェルが形成される場合もある。

また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

まず、本発明の実施の形態による半導体装置がより明確となると思われるため、本発明者らによって見いだされたトリプル・ウェル領域に形成されたＭＩＳのゲート絶縁膜の絶縁破壊の原因について説明する。

本発明者らが検討した結果、下層配線と上層配線との間に形成された絶縁膜に下層配線と上層配線とを接続するための接続孔を形成する際、トリプル・ウェル領域に形成されたＭＩＳのゲート絶縁膜が絶縁破壊することが明らかとなった。この接続孔の形成はプラズマ放電を用いたドライエッチング法によって行われているので、プラズマ放電に起因した帯電により静電破壊が生じたものと推定される。さらに、トリプル・ウェル領域を構成する深いウェルがプラズマ放電により帯電し、深いウェルから基板へと至る経路に介在するＭＩＳのゲート絶縁膜に絶縁破壊が生ずることも明らかとなった。特に、深いウェルの面積が大きい場合に絶縁破壊の発生頻度が多く見られた。なお、プラズマ放電に起因した帯電により、電界効果トランジスタのゲート絶縁膜に絶縁破壊が生じる機構については、例えばチュング著、「プラズマ・チャージング・ダメッジ・イン・アドバーンスト・ブイ・エル・エス・アイ・テクノロジ」、１９９８、アイ・イー・ディ・エム・ショート・コース（C. Cheung, “Plasma Charging Damage in Advanced VLSI Technology”, 1998 IEDM Short Course）、及びマクビィティ著、「プラズマ・カレンツ・ボルテッジーズ・アンド・チャージング」、１９９７、セカンド・インターナショナル・シンポジウム・オン・プラズマ・プロセス・インデュースト・ダメッジ、チュートリアル（J. McVittie, “Plasma Currents, Voltages and Charging”, 1997 2nd International Symposium on Plasma Process-Induced Damage, Tutorial）に詳しく述べられている。

本発明者らによって得られたトリプル・ウェル領域に形成されたＭＩＳのゲート絶縁膜の絶縁破壊の解析結果について、図１〜図８を用いて具体的に説明する。図１は本発明者らが解析に用いた音声画像処理装置の構成図、図２は図１の音声画像処理装置を構成するＩ／Ｏ（入出力）回路部及び論理回路部の一例を示す回路図、図３は深いウェルに正電荷が蓄積された場合の第１不良発生機構を説明するための回路素子の断面模式図、図４（ａ）及び（ｂ）はインバータ回路における電荷の流れを説明するための模式図、図５は深いウェルに正電荷が蓄積された場合の第２不良発生機構を説明するための回路素子の断面模式図、図６は図１の音声画像処理装置を構成するＩ／Ｏ（入出力）回路部及び論理回路部の他の例を示す回路図、図７は深いウェル内に形成され、かつ基板と同一の導電性を有する浅いウェルに負電荷が蓄積された場合の第３不良発生機構を説明するための回路素子の断面模式図、図８は深いウェル内に形成され、かつ基板と同一の導電性を有する浅いウェルに負電荷が蓄積された場合の第４不良発生機構を説明するための回路素子の断面模式図である。

図１に示すように、音声画像処理装置ＬＳＩは、画像処理回路、通信制御回路、音声制御回路など複数の回路により構成されており、これら回路の多くにおいてはそれぞれＩ／Ｏ回路部が設けられおり、このＩ／Ｏ回路部を介して論理回路部へ回路動作に必要な電圧が信号として断続的に供給される。図１には、通信制御回路のみにＩ／Ｏ回路部ＩＯを例示して、他の回路に設けられたＩ／Ｏ回部は省略しているが、他の回路の多くにおいても同様にＩ／Ｏ回路部が設けられている。

図２に示すように、論理回路部では、ｐ型の基板１内の互いに異なる領域に深いｎ型ウェル２００，３００が形成されている。深いｎ型ウェル２００，３００は電源電圧を供給するための回路設計上の必要性により、基板１と電気的に接続されていない。なお、論理回路部にはこれら深いｎ型ウェル２００，３００以外にも複数の深いｎ型ウェルが形成されているが、ここでの図示は省略する。

本発明者らがトリプル・ウェル構造を有する半導体装置（例えば前述の音声画像処理装置ＬＳＩ）を製造し、機能検査を行ったところ、深いウェルの内部と外部との間でＭＩＳのゲート電極とＭＩＳのドレイン電極とが結線された場合にＭＩＳのゲート絶縁膜が絶縁破壊する第１不良発生機構と第３不良発生機構、および同一の深いウェルの内部においてＭＩＳのゲート電極とＭＩＳのドレイン電極とが結線された場合にＭＩＳのゲート絶縁膜が絶縁破壊する第２不良発生機構と第４不良発生機構とが確認された。第１及び第２不良発生機構は正電荷の放電に起因した機構であり、第３及び第４不良発生機構は負電荷の放電に起因した機構である。以下に、これら第１〜第４不良発生機構について説明する。インバータ回路とは、一組のｐＭＩＳ及びｎＭＩＳから構成され、両者のゲート電極が接続されるとともに両者のドレインが接続され、さらにｐＭＩＳのソースはｐＭＩＳが形成されたｎ型ウェルに接続され、ｎＭＩＳのソースはｎＭＩＳが形成されたｐ型ウェルに接続された回路である。

まず、深いウェルの内部と外部との間でＭＩＳのゲート電極とＭＩＳのドレイン電極とが結線された場合にＭＩＳのゲート絶縁膜が正帯電により絶縁破壊する第１不良発生機構と、同一の深いウェルの内部においてＭＩＳのゲート電極とＭＩＳのドレイン電極とが結線された場合にＭＩＳのゲート絶縁膜が正帯電により絶縁破壊する第２不良発生機構とについて説明する。

I．第１不良発生機構（深いウェルの内部と外部との間でＭＩＳのゲート電極とＭＩＳのドレイン電極とが結線された場合における深いウェルの正帯電に起因する絶縁破壊）。

前述の図２に示すように、深いｎ型ウェル２００内の互いに異なる領域には浅いｎ型ウェル２０１と浅いｐ型ウェル２０２とが形成されており、さらに浅いｎ型ウェル２０１にはｐＭＩＳ２０３ｐが形成され、浅いｐ型ウェル２０２にはｎＭＩＳ２０３ｎが形成されている。これらｐＭＩＳ２０３ｐ及びｎＭＩＳ２０３ｎによりインバータ回路は構成されており、本発明者らの機能検査により、ｐＭＩＳ２０３ｐのゲート絶縁膜もしくはｎＭＩＳ２０３ｎのゲート絶縁膜に絶縁破壊が発生していることが確認されている。ｐＭＩＳ２０３ｐのゲート電極及びｎＭＩＳ２０３ｎのゲート電極は、深いｎ型ウェル２００の外部の領域、例えばＩ／Ｏ回路部に形成されたｐＭＩＳ１０３ｐのドレイン及びｎＭＩＳ１０３ｎのドレインと３層目の配線２（Ｍ３）を用いて電気的に接続されている。

また、深いｎ型ウェル２００内には、１層目の配線２０６（Ｍ１）により基板１と電気的に接続された浅いｐ型ウェル２０５に形成されたｎＭＩＳ２０７ｎを構成要素とするインバータ回路が形成されているが、そのゲート電極は３層目の配線２０８（Ｍ３）により所定部分に結線されている。

次に、図３及び図４を用いてインバータ回路のｐＭＩＳ２０３ｐのゲート絶縁膜もしくはｎＭＩＳ２０３ｎのゲート絶縁膜に絶縁破壊が発生する機構を説明する。図３は、３層目の配線上に形成された層間絶縁膜に接続孔（１層目、２層目及び３層目の配線を介して浅いｎ型ウェル２０１及び浅いｐ型ウェル２０２に達する）を形成する際のドライエッチング法のプラズマ放電により、製造途中の半導体装置の深いｎ型ウェル２００が正に帯電する様子を示す模式図である。深いｎ型ウェル２００内に形成された浅いｎ型ウェル２０１及び浅いｐ型ウェル２０２に接続孔から正の電荷が流入すると、深いｎ型ウェル２００が基板１と電気的に接続されていないため、流入した正の電荷は深いｎ型ウェル２００に蓄積される。他方、深いｎ型ウェル２００内に形成されず、基板１に形成された浅いｐ型ウェル１０２に正の電荷が流入しても、浅いｐ型ウェル１０２は基板１と導電型が同じであるため、流入した正の電荷は基板１へと放電される。

ところで、基板１に形成された浅いｎ型ウェル１０１に形成されたｐＭＩＳ（図示せず）と浅いｐ型ウェル１０２に形成されたｎＭＩＳ（図示せず）とにより構成されるインバータ回路の中に、ｐＭＩＳとｎＭＩＳのゲート電極が相互に結線された上で浮遊状態にあるものが存在する場合、互いに異なる領域に形成された浅いｎ型ウェル１０１と浅いｐ型ウェル１０２との間が低抵抗の導通状態になると考えられる。この現象については、以下のように説明することができる。まず、図４（ａ）に示すように、上記した特徴を有するインバータ回路を構成するｐＭＩＳのソースに電圧Ｖｃｃが印加されると、ｐＭＩＳのゲート電極Ｇとチャネルとの間及びｎＭＩＳのゲート電極Ｇとチャネルとの間にそれぞれ容量Ｃが形成される。その結果、ｐＭＩＳのゲート電極Ｇ及びｎＭＩＳのゲート電極Ｇにそれぞれ電圧Ｖｃｃ／２が印加されて、ｐＭＩＳ及びｎＭＩＳがオン状態となる。ｐＭＩＳ及びｎＭＩＳがオン状態になると、図４（ｂ）に示すように、正の電荷がｎ型ウェルｎ−ｗｅｌｌに形成されたｐＭＩＳのソースＳからドレインＤへ流れ、さらにｐ型ウェルｐ−ｗｅｌｌに形成されたｎＭＩＳのドレインＤからソースＳへ流れ、さらにｎＭＩＳが形成されたｐ型ウェルｐ−ｗｅｌｌ、基板ｐ−ｓｕｂへと流れることになる。

このように、ｎＭＩＳ１０３ｎのゲート電極の結線状況にかかわらず、インバータ回路を介して浅いｎ型ウェル１０１と浅いｐ型ウェル１０２との間が低抵抗の導通状態となり、浅いｎ型ウェル１０１及び浅いｐ型ウェル１０２を介して、正の電荷が配線から基板１へと放電される（図３の経路Ｉ）。このため、ｐＭＩＳ２０３ｐ及びｎＭＩＳ２０３ｎにより構成されるインバータ回路のゲート電極の電位が基板１の電位（０Ｖ）と等しくなり、ゲート絶縁膜に付加される電圧が大きくなる結果、絶縁破壊が生ずる。

また、浅いｎ型ウェル１０１と浅いｐ型ウェル１０２に形成されたインバータ回路のゲート電極が全て結線された場合であっても、ｎＭＩＳ１０３ｎのゲート電極の接続先が正に帯電するとｎＭＩＳ１０３ｎが導通状態となり、正の電荷が配線からｎＭＩＳ１０３ｎのドレイン、ソース、浅いｐ型ウェル１０２、基板１へと放電される（図３の経路ＩＩ）。このため、ｐＭＩＳ２０３ｐ及びｎＭＩＳ２０３ｎにより構成されるインバータ回路のゲート電極の電位が基板の電位（０Ｖ）と等しくなり、ゲート絶縁膜に付加される電圧が大きくなる結果、絶縁破壊が生ずる。但し、ｎＭＩＳ１０３ｎのゲート電極の接続先が正に帯電するか否かは偶然性が支配しており、その確率は回路構成及び回路構成要素の形状等に依存しているものと考えられる。従って、数多く製造する半導体装置に偶発的に絶縁破壊が生ずることになる。なお、深いｎ型ウェル２００の面積が、例えば１ｍｍ^２以上の場合は、深いｎ型ウェル２００に蓄積される電荷量が多くなり、絶縁破壊が生じやすい。

II．第２不良発生機構（同一の深いウェルの内部においてＭＩＳのゲート電極とＭＩＳのドレイン電極とが結線された場合における深いウェルの正帯電に起因する絶縁破壊）。

前述の図２に示すように、深いｎ型ウェル３００内の互いに異なる領域には浅いｎ型ウェル３０３と浅いｐ型ウェル３０４とが形成されており、さらに浅いｐ型ウェル３０４にはｎＭＩＳ３０８が形成されている。浅いｐ型ウェル３０４は回路設計上の必要から１層目の配線３０５（Ｍ１）により基板１と電気的に接続されている。また、深いｎ型ウェル３００内には、浅いｎ型ウェル３０３と浅いｐ型ウェル３０４とは異なる領域に、互いに領域を異にして浅いｎ型ウェル３０１と浅いｐ型ウェル３０２とが形成されており、さらに浅いｎ型ウェル３０１にはｐＭＩＳ３０７ｐが形成され、浅いｐ型ウェル３０２にはｎＭＩＳ３０７ｎが形成されている。これらｐＭＩＳ３０７ｐ及びｎＭＩＳ３０７ｎによりインバータ回路は構成されており、インバータ回路の出力段と浅いｐ型ウェル３０４に形成されたｎＭＩＳ３０８のゲート電極とが７層目の配線３１１（Ｍ７）を用いて電気的に接続されている。また、インバータ回路のｐＭＩＳ３０７ｐのゲート電極及びｎＭＩＳ３０７ｎのゲート電極は、浅いｎ型ウェル３０３に形成されたｐＭＩＳ３０９ｐ及び浅いｐ型ウェル３０４に形成されたｎＭＩＳ３０９ｎにより構成されるインバータ回路の出力段に、図示は省略するが、７層目の配線３１０（Ｍ７）を用いて電気的に接続されている。ｐＭＩＳ３０９ｐ及びｎＭＩＳ３０９ｎにより構成されるインバータ回路のゲート電極のように、浅いｐ型ウェル３０４に形成されたｎＭＩＳを構成要素とするインバータ回路のゲート電極は、全て７層目の配線またはそれ以前の層の配線３１２等によって回路動作上必要な所定の箇所に電気的に接続されている。

次に、図５を用いて同一の深いウェルの内部において結線されたｎＭＩＳ３０８のゲート絶縁膜に絶縁破壊が発生する機構を説明する。図５は７層目の配線上に形成された層間絶縁膜に接続孔を形成する際のドライエッチング法のプラズマ放電により、製造途中の半導体装置の深いｎ型ウェル３００が正に帯電する様子を示す模式図である。この段階においては、浅いｐ型ウェル３０４に形成されたｎＭＩＳを構成要素とするインバータ回路のゲート電極は全て所定の箇所に結線されている。このため、浅いｐ型ウェル３０４と浅いｎ型ウェル３０３もしくは深いｎ型ウェル３００とはダイオードを構成しており、浅いｐ型ウェル３０２、浅いｎ型ウェル３０１，３０３を介して深いｎ型ウェル３００に流入した正の電荷は放電されることなく蓄積される。配線３１０（Ｍ７）の接続先は深いｎ型ウェル３００が帯電した際に基板１と同じ電位（０Ｖ）にあったと推定され、この時、ｐＭＩＳ３０７ｐが導通状態となる。その結果、深いｎ型ウェル３００から浅いｎ型ウェル３０１、浅いｎ型ウェル３０１に形成されたｐＭＩＳ３０７ｐのソース、ドレイン、配線３１１（Ｍ７）、そしてｎＭＩＳ３０８のゲート電極に至る接続経路が形成される。これにより、ｎＭＩＳ３０８に基板１と等電位の反転層が形成されるので、そのゲート絶縁膜に大きな電圧が加わり絶縁破壊が生じたと推定することができる。

この場合、ｐＭＩＳ３０７ｐのゲート絶縁膜にも電位差が発生するので、このゲート絶縁膜にも絶縁破壊が発生する可能性はあるが、本発明者らが行った機能検査では絶縁破壊は発生しなかった。これは、ｎＭＩＳ３０８の絶縁破壊箇所にウィークスポットと呼ばれる構造欠陥が存在していたのに対して、ｐＭＩＳ３０７ｐのゲート絶縁膜にはウィークスポットが存在しなかったためと推定される。

これまで、深いｎ型ウェル２００，３００が正に帯電する場合の不良発生機構（第１及び第２不良発生機構）について述べたが、製品によっては深いｎ型ウェル２００，３００内に形成された浅いｐ型ウェルが負に帯電することもあり、浅いｐ型ウェルが負に帯電することによってＭＩＳのゲート絶縁膜の絶縁破壊が発生したと推定される場合も見られた。これは特に、図６に示す浅いｐ型ウェル２０２，３０２の面積が大きい場合に顕著に見られた。

次に、深いウェルの内部と外部との間でＭＩＳのゲート電極とＭＩＳのドレイン電極とが結線された場合にＭＩＳのゲート絶縁膜が負帯電により絶縁破壊する第３不良発生機構と、同一の深いウェルの内部においてＭＩＳのゲート電極とＭＩＳのドレイン電極とが結線された場合にＭＩＳのゲート絶縁膜が負帯電により絶縁破壊する第４不良発生機構とについて説明する。

III．第３不良発生機構（深いウェルの内部と外部との間でＭＩＳのゲート電極とＭＩＳのドレイン電極とが結線された場合における深いウェルの負帯電に起因する絶縁破壊）。

図７を用いてインバータ回路のｐＭＩＳ２０３ｐのゲート絶縁膜もしくはｎＭＩＳ２０３ｎのゲート絶縁膜に絶縁破壊が発生する機構を説明する。図７は、３層目の配線上に形成された層間絶縁膜に接続孔を形成する際のドライエッチング法のプラズマ放電により、製造途中の半導体装置の深いｎ型ウェル２００内に形成された浅いｐ型ウェル２０２が負に帯電する様子を示す模式図である。深いｎ型ウェル２００内に形成された浅いｐ型ウェル２０２に接続孔から負の電荷が流入すると、浅いｐ型ウェル２０２が深いｎ型ウェル２００内に形成され、かつ基板１と電気的に接続されていないため、流入した負の電荷は浅いｐ型ウェル２０２に蓄積される。他方、深いｎ型ウェル２００内に形成されず、基板１内に形成された浅いｐ型ウェル１０２に電荷が流入しても、浅いｐ型ウェル１０２は基板１と導電型が同じであるため、流入した電荷は基板１へと放電される。また、配線２（Ｍ３）に存在する負の電荷にとって、配線２（Ｍ３）に接続されたｎＭＩＳ１０３ｎのドレインから浅いｐ型ウェル１０２に向かう方向が順方向となるので、負の電荷は浅いｐ型ウェル１０２を介して基板１へと放電される。このため、ｐＭＩＳ２０３ｐ及びｎＭＩＳ２０３ｎにより構成されるインバータ回路のゲート電極の電位が基板１の電位（０Ｖ）と等しくなり、ゲート絶縁膜に付加される電圧が大きくなる結果、絶縁破壊が生ずる。

IV．第４不良発生機構（同一の深いウェルの内部においてＭＩＳのゲート電極とＭＩＳのドレイン電極とが結線された場合における深いウェルの負帯電に起因する絶縁破壊）。

図８を用いて同一の深いウェルの内部において結線されたｎＭＩＳ３０８のゲート絶縁膜に絶縁破壊が発生する機構を説明する。図８は７層目の配線上に形成された層間絶縁膜に接続孔を形成する際のドライエッチング法のプラズマ放電により、製造途中の半導体装置の深いｎ型ウェル３００内の浅いｐ型ウェル３０２が負に帯電する様子を示す模式図である。この段階においては、浅いｐ型ウェル３０２に形成されたｎＭＩＳを構成要素とするインバータ回路のゲート電極は全て所定の箇所に結線されている。このため、浅いｐ型ウェル３０２と浅いｎ型ウェル３０１もしくは深いｎ型ウェル３００とはダイオードを構成しており、浅いｐ型ウェル３０２に流入した負の電荷は放電されることなく蓄積される。配線３１０（Ｍ７）の接続先は浅いｐ型ウェル３０２が帯電した際に基板１と同じ電位にあったと推定され、この時、ｎＭＩＳ３０７ｎが導通状態となる。その結果、浅いｐ型ウェル３０２から、ｎＭＩＳ３０７ｎのソース、ドレイン、配線３１１、そしてｎＭＩＳ３０８のゲート電極に負の電位が付加される。ｎＭＩＳ３０８が形成されている浅いｐ型ウェル３０４は、１層目の配線３０５（Ｍ１）により基板１と電気的に接続されているので、ｎＭＩＳ３０８のゲート絶縁膜に電位差が発生する結果、絶縁破壊が生ずる。

以上述べた解析結果によれば、ＭＩＳのゲート絶縁膜の絶縁破壊を防止するためには、（１）第１の方法：（１−１）深いウェルの帯電を防止する（前述の第１及び第２不良発生機構に対する解決手段）、または（１−２）深いウェル内に形成され、かつ基板と同一の導電性を有する浅いウェルの帯電を防止する（前述の第３及び第４不良発生機構に対する解決手段）、または（２）第２の方法：深いウェル、または深いウェル内に形成された浅いウェルからＭＩＳのゲート絶縁膜を介して基板または基板電位を有する箇所へ至る配線経路を遮断する（前述の第１〜第４不良発生機構に対する解決手段）のいずれかの方法を用いる、またはこれらの方法を併用すればよいことになる。

次に、上記第１の方法及び第２の方法について詳細に説明する。

（１）第１の方法：
（１−１）深いウェルの帯電防止。

深いウェル内に基板と同じ導電型を有する浅いウェルを形成し、一連の配線工程の早い段階でこの浅いウェルを基板に接続するとともにその浅いウェルにＭＩＳを形成し、これを構成要素とするインバータ回路を一連の配線工程の早い段階で構築し、そのＭＩＳのゲート電極を配線工程が完了する間際まで、他と結線せずに浮遊状態に維持する。ここで、インバータ回路を構成するＭＩＳのゲート電極と基板または浅いウェルとを最後に結線する配線としては、多層配線のうちの一層を構成する配線であって、直上の絶縁膜に形成される接続孔の数が、下層の配線の直上の絶縁膜に形成される接続孔の数よりも少ない配線が好ましい。可能であれば、上記結線は最上層の配線によって行うことが望ましい。

なお、本実施の形態で説明する最上層の配線とは、パッドとなる配線層と同層の配線層のことを示す。パッドは、後の工程で、ボンディングワイヤやバンプ電極等の外部接続用の導体が接続される領域である。

ここで、基板と同じ導電型を有する浅いウェル及び同ウェル内に形成されたＭＩＳを構成要素とするインバータ回路は帯電防止を目的として作成されており、回路動作には寄与しない。回路構成要素を用いて上記結線を行うことが可能である場合には、回路構成要素を用いて上記結線を行ってもよい。この場合、製品が完成した段階においてＭＩＳのゲート電極が浮遊状態となる事態さえ避ければよいので、ＭＩＳのゲート電極は回路構成上、必要な任意の箇所に接続することができる。また、基板と同一の導電型を有する浅いウェルと基板との間の接続は、直接的でなく、基板に接続された浅いウェルを介して間接的に行ってもよい。

（１−２）深いウェル内に形成され、かつ基板と同一の導電性を有する浅いウェルの帯電防止。

深いウェル内に形成され、かつ基板と同一の導電性を有する浅いウェルが基板と接続される場合は、その接続を一連の配線工程の早い段階で行うことにより帯電を防止することができる。

回路構成上、深いウェル内に形成され、かつ基板と同一の導電性を有する浅いウェルを基板と接続することができない場合には、この浅いウェルを基板と接続せずにその内部にＭＩＳを形成し、これを構成要素とするインバータ回路を一連の配線工程の早い段階で構築し、そのＭＩＳのゲート電極を配線工程が完了する間際まで、他と結線せずに浮遊状態に維持する。ここで、インバータ回路を構成するＭＩＳのゲート電極と基板または浅いウェルとを最後に結線する配線としては、多層配線のうちの一層を構成する配線であって、直上の絶縁膜に形成される接続孔の数が、下層の配線の直上の絶縁膜に形成される接続孔の数よりも少ない配線が好ましい。可能であれば、上記結線は最上層の配線によって行うことが望ましい。

ここでも、基板と同じ導電型を有する浅いウェル及び同ウェル内に形成されたＭＩＳを構成要素とするインバータ回路は帯電防止を目的として作成されており、回路動作には寄与しない。回路構成要素を用いて上記結線を行うことが可能である場合には、回路構成要素を用いて上記結線を行ってもよい。この場合、製品が完成した段階においてＭＩＳのゲート電極が浮遊状態となる事態さえ避ければよいので、ＭＩＳのゲート電極は回路構成上、必要な任意の箇所に接続することができる。

（２）第２の方法：深いウェル、または深いウェル内に形成される浅いウェルからＭＩＳのゲート絶縁膜を介して基板または基板電位を有する箇所へ至る配線経路の遮断。

トリプル・ウェル領域と、トリプル・ウェル領域以外の領域との間の電気的接続の少なくとも一部を、多層配線のうちの一層を構成する配線であって、直上の絶縁膜に形成される接続孔の数が、下層の配線の直上の絶縁膜に形成される接続孔の数よりも少ない配線を用いて行う。可能であれば、上記結線は最上層の配線によって行うことが望ましい。

また、異なるトリプル・ウェル領域の間の電気的接続を、上記した配線によって同様に行ってもよい。この方法は、特に、一方のトリプル・ウェル領域に対して第１の方法が適用され、他方のトリプル・ウェル領域に対して第１の方法が適用されていない場合に有効である。

また、同一のトリプル・ウェル領域の内部において、基板と同一の導電型を有し、基板と直接的にもしくは間接的に接続されている浅いウェルの内部と外部との間の電気的接続を、上記した配線によって同様に行ってもよい。

また、トリプル・ウェル領域において、基板と同一の導電型を有し、基板と接続されていない浅いウェルの内部と外部との間の電気的接続を、上記した配線によって同様に行ってもよい。

さらに、回路設計上基板と接続する必要のある深いｎ型ウェルおよび深いｎ型ウェル内に形成された浅いウェルと基板との間の電気的接続の少なくとも一部を、上記した配線によって同様に行ってもよい。

次に、第１の方法及び第２の方法によりＭＩＳのゲート絶縁膜の絶縁破壊が防止できる機構について説明する。ここでは、基板がｐ型である場合について説明するが、基板がｎ型である場合は、下記説明においてｎ型とｐ型とを読み替えればよい。

（１）第１の方法：
（１−１）深いウェルの帯電防止。

対象とする深いｎ型ウェル内に形成されたインバータ回路を構成するｐＭＩＳ及びｎＭＩＳのゲート電極が浮遊状態にある場合、ｐＭＩＳが形成された浅いｎ型ウェルとｎＭＩＳが形成された浅いｐ型ウェルとの間が導通状態となるので（図４（ａ）及び（ｂ）参照）、ｐ型である基板と同じ導電型を有する浅いｐ型ウェルを基板に接続すると、この浅いｐ型ウェルのみならず、この浅いｐ型ウェルを内包する深いｎ型ウェル及び深いｎ型ウェル内に存在する浅いｎ型ウェルに流入した電荷が基板へと放電される。従って、最初の配線層により浅いｐ型ウェルと基板とを接続すれば、インバータ回路を構成するｐＭＩＳ及びｎＭＩＳのゲート電極が浮遊状態にある限り、深いｎ型ウェルの帯電が抑止され、その結果、ゲート絶縁膜の絶縁破壊も防止される。

インバータ回路を構成するｐＭＩＳのゲート電極とｎＭＩＳのゲート電極との間は、ゲート電極そのものを配線としてゲート電極を形成する時に同時に結線することが可能であり、この場合、配線工程による結線は不要である。

インバータ回路を構成するｐＭＩＳ及びｎＭＩＳのゲート電極が製品完成後においても浮遊状態にあると、該当する一対の浅いｎ型ウェルと浅いｐ型ウェルとの間が導通状態となる結果、消費電力が大きくなるので好ましくない。このため、浮遊状態にあるインバータ回路を構成するｐＭＩＳ及びｎＭＩＳのゲート電極は複数ある配線工程の内のいずれかの工程において、所定の要素へ接続することになる。しかし、接続した時点で帯電抑止効果が損なわれるので、上記接続はなるべく後の工程で行うのが望ましい。その際、以下の点に配慮するとより優れた効果を得ることができる。

層間絶縁膜に接続孔を形成する際に、深いｎ型ウェルに蓄積される正の電荷の多くは、浅いｐ型ウェル及び浅いｎ型ウェルに達して多数形成される接続孔から流入すると考えられる。これら接続孔は各層の層間絶縁膜が形成される毎に毎回ほぼ同じ位置に形成されており、これにより、いずれの配線層も低抵抗で浅いｐ型ウェルまたは浅いｎ型ウェルに電気的に接続することができる。しかし、最上層の配線上に形成される絶縁膜においては、主に半導体装置の外部との接続箇所を開口させるので、浅いｐ型ウェルまたは浅いｎ型ウェルへの接続孔がほとんど形成されない。このため、浮遊状態にあるｐＭＩＳ及びｎＭＩＳのゲート電極を有するインバータ回路が無くても深いｎ型ウェルはほとんど帯電しない。従って、前述したインバータ回路を構成するｐＭＩＳ及びｎＭＩＳのゲート電極と所定の箇所との接続は最上層の配線を用いて行うのが望ましい。しかし、効果が若干劣るにしても、必要に応じて最上層の配線よりも前に形成される配線によりインバータ回路を構成するｐＭＩＳ及びｎＭＩＳのゲート電極と所定の箇所とを接続してもよい。特に、最上層の配線よりも前に形成される配線であって、その配線上に形成する接続孔の数が、その配線の下層の配線上に形成する接続孔の数よりも少ない場合は、その配線によりインバータ回路を構成するｐＭＩＳ及びｎＭＩＳのゲート電極と所定の箇所とを接続すれば、最上層の配線によって接続した場合に近い効果を得ることができる。

（１−２）深いウェル内に形成され、かつ基板と同一の導電性を有する浅いウェルの帯電防止。

深いｎ型ウェル内の浅いｐ型ウェルがｐ型の基板と接続されている場合は、特別なことをしなくても電荷は放電されるので問題はない。しかし、浅いｐ型ウェルがｐ型の基板と接続されてない場合は、浅いｐ型ウェル内に形成されたｎＭＩＳを構成要素とするインバータ回路を配線工程の早い段階で構成するとともに、そのゲート電極を浮遊状態に維持する。これにより、前述した（１−１）深いウェルの帯電防止の方策と同様にしてインバータ回路が形成されている一組の浅いｎ型ウェルとｐ型ウェルとが導通状態となるので浅いｐ型ウェルに流入した負の電荷が浅いｎ型ウェル及び深いｎ型ウェルを介して基板へと放電される。

ここでは、インバータ回路を構成する要素の一部を用いることを想定しているが、回路構成要素を用いずに深いｎ型ウェルまたは深いｎ型ウェル内の浅いｐ型ウェルの帯電防止のみを目的としたインバータ回路を別に形成してもよい。その際、インバータ回路を形成する浅いｎ型ウェル及び浅いｐ型ウェルも他の回路要素と別に形成してもよい。いずれにせよ、半導体装置が完成した状態においてＭＩＳのゲート電極が浮遊状態にあると、半導体装置を使用するときに浅いｎ型ウェルと浅いｐ型ウェルとの間に大きな電流が流れて消費電力が大きくなるので好ましくない。このため、インバータ回路が回路構成要素である場合と同様にして、ゲート電極を適当な箇所、例えば浅いｐ型ウェル、浅いｎ型ウェルまたは基板へ接続するのが望ましい。浅いｐ型ウェル、浅いｎ型ウェルまたは基板へ接続した場合は、ゲート電位が固定されるので過度電流が流れず、消費電力の増加はわずかである。また、これら以外の場所にも接続することはできるが、回路動作にともないゲート電極の電位が変動して過度電流が流れるので、消費電力が若干増えることになる。なお、深いｎ型ウェルまたは浅いｐ型ウェルの帯電防止を目的に専用のインバータ回路を形成する方法は、そのインバータ回路を形成するための領域が必要となり、半導体チップが大きくなるという欠点はある。他方、レイアウトに制約が生じないという利点があり、特に、浅いｎ型ウェルと浅いｐ型ウェルとを専用にした場合に、この利点は大きくなる。このため、専用にインバータ回路を形成するか否かは必要に応じて選択すればよい。

（２）第２の方法：深いウェル、または深いウェル内に形成され、かつ基板と同一の導電性を有する浅いウェルからＭＩＳのゲート絶縁膜を介して基板または基板電位を有する箇所へ至る配線経路の遮断。

この第２の方法は、帯電が顕著な製造工程の間、深いｎ型ウェルからＭＩＳのゲート絶縁膜を介して基板または基板電位を有する箇所へ至る電流経路、または深いｎ型ウェル内の浅いｐ型ウェルからＭＩＳのゲート絶縁膜を介して基板または基板電位を有する箇所へ至る電流経路を遮断しておくことにより、ＭＩＳのゲート絶縁膜の絶縁破壊を防止するものである。浅いｐ型ウェルまたは浅いｎ型ウェルに達する接続孔が多く形成される場合には、深いｎ型ウェルまたは深いｎ型ウェル内に形成された浅いｐ型ウェルの帯電が顕著である。このため、深いｎ型ウェルと基板または基板電位を有する箇所との間、または深いｎ型ウェル内に形成された浅いｐ型ウェルと基板または基板電位を有する箇所との間を直上の絶縁膜に形成する接続孔の数が比較的少ない配線層を用いて接続することにより、接続した後の深いｎ型ウェルの帯電量または深いｎ型ウェル内の浅いｐ型ウェルの帯電量を減少させて、ＭＩＳのゲート絶縁膜の絶縁破壊を防止することができる。その際、前述した第１の方法と同様に、最上層の配線を用いると良好な結果が得られる。

（実施の形態１）
本実施の形態１によるトリプル・ウェル構造を有する半導体装置を図９〜図１２を用いて説明する。ここでは、正帯電に対して第１の方法を実施した一例を説明する。図９は本実施の形態１による前述した図１の音声画像処理装置を構成するＩ／Ｏ（入出力）回路部及び論理回路部の一例を示す回路図、図１０は本実施の形態１による前述した第１の方法を適用したインバータ回路を構成するｐＭＩＳ及びｎＭＩＳを含む領域の要部断面図、図１１は本実施の形態１による前述した第１の方法を適用したインバータ回路を説明するための回路素子の断面模式図、図１２は本実施の形態１による前述した第１の方法を適用したＭＩＳを説明するための回路素子の断面模式図である。

図９に示すように、論理回路部では、ｐ型の基板１内の互いに異なる領域に深いｎ型ウェル２００，３００が形成されている。深いｎ型ウェル２００，３００は電源電圧を供給するための回路設計上の必要性により、基板１と電気的に接続されていない。なお、論理回路部にはこれら深いｎ型ウェル２００，３００以外にも複数の深いｎ型ウェルが形成されているが、ここでの図示は省略する。

深いｎ型ウェル２００内には、回路動作において何の役割も果たしていないインバータ回路ＩＮＶ１が形成されている。深いｎ型ウェル２００内の互いに異なる領域には浅いｎ型ウェル２５１と浅いｐ型ウェル２５２とが形成されており、さらに浅いｎ型ウェル２５１にはｐＭＩＳ２５４ｐが形成され、浅いｐ型ウェル２５２にはｎＭＩＳ２５４ｎが形成されている。これらｐＭＩＳ２５４ｐ及びｎＭＩＳ２５４ｎによりインバータ回路ＩＮＶ１は構成されている。インバータ回路ＩＮＶ１のｐＭＩＳ２５４ｐのゲート電極及びｎＭＩＳ２５４ｎのゲート電極は、浅いｎ型ウェル２５１内に形成されたｎ型半導体領域と８層目の配線２５５（Ｍ８）を用いて接続されている。インバータ回路ＩＮＶ１を構成するための結線は、ｐＭＩＳ２５４ｐのゲート電極及びｎＭＩＳ２５４ｎのゲート電極を除いて、１層目の配線を用いて行われている。ｐＭＩＳ２５４ｐのゲート電極とｎＭＩＳ２５４ｎのゲート電極との間の結線は、ゲート電極を形成する際に同時に行っている。浅いｐ型ウェル２５２は１層目の配線２５３（Ｍ１）により基板１と接続されている。

図１０にインバータ回路ＩＮＶ１を構成するｐＭＩＳ２５４ｐ及びｎＭＩＳ２５４ｎを含む領域の要部断面図を示している。浅いｎ型ウェル２５１に形成されたｐＭＩＳ２５４ｐのゲート電極は、例えばｐ型不純物が添加された多結晶シリコン膜５０３とシリサイド層５０５とを積層した構造であり、浅いｐ型ウェル２５２に形成されたｎＭＩＳ２５４ｎのゲート電極は、例えばｎ型不純物が添加された多結晶シリコン膜５０４とシリサイド層５０５とを積層した構造であり、シリサイド層５０５によってｐＭＩＳ２５４ｐのゲート電極とｎＭＩＳ２５４ｎのゲート電極とが繋がっている。また、ｐＭＩＳ２５４ｐのゲート電極５０３及びｎＭＩＳ２５４ｎのゲート電極５０４は、１層目〜８層目の配線Ｍ１〜Ｍ８を介して浅いｎ型ウェル２５１と電気的に接続されている。また、浅いｐ型ウェル２５２は、１層目の配線２５３（Ｍ１）を介して基板１と電気的に接続されている。

また、深いｎ型ウェル２００内には、回路動作において所定の役割を果たすインバータ回路を構成するｐＭＩＳ２０３ｐ及びｎＭＩＳ２０３ｎが形成されている。インバータ回路のｐＭＩＳ２０３ｐのゲート電極及びｎＭＩＳ２０３ｎのゲート電極は、深いｎ型ウェル２００の外部の領域、例えばＩ／Ｏ回路部に形成されたｐＭＩＳ１０３ｐのドレイン及びｎＭＩＳ１０３ｎのドレインと３層目の配線２（Ｍ３）を用いて接続されている。

また、深いｎ型ウェル２００内の互いに異なる領域には、浅いｎ型ウェル２０４及び浅いｐ型ウェル２０５が形成されており、浅いｐ型ウェル２０５は回路上の必要性から１層目の配線２０６（Ｍ１）によって基板１と電気的に接続されている。浅いｎ型ウェル２０４及び浅いｐ型ウェル２０５にはｐＭＩＳ２０７ｐ及びｎＭＩＳ２０７ｎにより構成されるインバータ回路を含めて、多数のインバータ回路が形成されているが、そのゲート電極はいずれも３層目までの配線のいずれかを用いて回路の所定部分に結線されている。このため、３層目の配線を形成する工程以降においては、浅いｐ型ウェル２０５に深いｎ型ウェル２００の帯電を防止する機能を期待することはできない。

深いｎ型ウェル３００においても、回路動作において何の役割も果たしていないインバータ回路ＩＮＶ２が形成されている。深いｎ型ウェル３００内の互いに異なる領域には浅いｎ型ウェル３５１と浅いｐ型ウェル３５２とが形成されており、さらに浅いｎ型ウェル３５１にはｐＭＩＳ３５４ｐが形成され、浅いｐ型ウェル３５２にはｎＭＩＳ３５４ｎが形成されている。これらｐＭＩＳ３５４ｐ及びｎＭＩＳ３５４ｎによりインバータ回路ＩＮＶ２は構成されている。インバータ回路ＩＮＶ２のｐＭＩＳ３５４ｐのゲート電極及びｎＭＩＳ３５４ｎのゲート電極は、浅いｐ型ウェル３５２内に形成されたｐ型半導体領域と８層目の配線３５５（Ｍ８）を用いて接続されている。インバータ回路ＩＮＶ２を構成するための結線は、ｐＭＩＳ３５４ｐのゲート電極及びｎＭＩＳ３５４ｎのゲート電極を除いて、１層目の配線を用いて行われている。また、ｐＭＩＳ３５４ｐのゲート電極とｎＭＩＳ３５４ｎのゲート電極との間の結線は、ゲート電極を形成する際に同時に行っている。浅いｐ型ウェル３５２は１層目の配線３５３（Ｍ１）により基板１と接続されている。

また、深いｎ型ウェル３００内に形成された浅いｐ型ウェル３０４にはｎＭＩＳ３０８が形成されており、ｎＭＩＳ３０８のゲート電極は、浅いｎ型ウェル３０１に形成されたｐＭＩＳ３０７ｐ及び浅いｐ型ウェル３０２に形成されたｎＭＩＳ３０７ｎにより構成されるインバータ回路の出力段と３層目の配線３１１（Ｍ３）を用いて接続されている。ｎＭＩＳ３０８を包含する浅いｐ型ウェル３０４は回路上の必要性から１層目の配線３０５（Ｍ１）によって基板１と電気的に接続されている。浅いｐ型ウェル３０４にはｎＭＩＳ３０９ｎを構成要素とするインバータ回路を含め多数のインバータ回路が形成されているが、そのゲート電極はいずれも３層目までの配線のいずれかを用いて回路の所定部分に接続されている。このため、３層目の配線を形成する工程以降においては、浅いｐ型ウェル３０４に深いｎ型ウェル３００の帯電を防止する機能を期待することはできない。

次に、本実施の形態１である第１の方法により得られる効果について図１１を用いて説明する。図１１は、３層目の配線上に形成した層間絶縁膜に接続孔を形成する工程において、半導体装置内の深いｎ型ウェル２００が帯電する様子を説明する断面模式図である。

この段階（３層目の配線上に形成した層間絶縁膜に接続孔を形成する工程）においては、インバータ回路ＩＮＶ１を構成するｐＭＩＳ２５４ｐのゲート電極及びｎＭＩＳ２５４ｎのゲート電極は浮遊状態にあるので、プラズマ放電により深いｎ型ウェル２００に流入する正の電荷がインバータ回路ＩＮＶ１及び配線２５３（Ｍ１）を介して基板１へ放電される。このため、深いｎ型ウェル２００内に形成されたｐＭＩＳ２０３ｐとｎＭＩＳ２０３ｎとから構成されるインバータ回路においては、そのゲート電極が基板１内に形成されたｎＭＩＳ１０３ｎのドレインに接続されているにもかかわらず、そのゲート絶縁膜に電位差が発生しないので絶縁破壊は生じない。なお、浅いｎ型ウェル１０１の帯電にともないドレインの一部には正に帯電するものがあり、この場合はインバータ回路を構成するｐＭＩＳ２０３ｐ及びｎＭＩＳ２０３ｎのゲート絶縁膜に電位差が発生する。しかし、浅いｎ型ウェル１０１の面積が小さいので帯電量が少なく、ゲート絶縁膜が絶縁破壊に至ることはない。他の回路構成要素においても同様にしてＭＩＳのゲート絶縁膜の絶縁破壊が抑制される。前述した図１１には、３層目の配線上に形成した層間絶縁膜に接続孔を形成する工程における帯電状態を示したが、７層目の配線上に形成した層間絶縁膜に接続孔を形成する工程に至るまでは、深いｎ型ウェル２００に流入する電荷が放電されるので、ＭＩＳのゲート絶縁膜の絶縁破壊が抑制される。また、８層目の配線上に形成した絶縁膜に接続孔を形成する工程においては、深いｎ型ウェル２００の帯電量が少ないので、ＭＩＳのゲート絶縁膜に絶縁破壊が発生することは無い。

次に、本実施の形態１である第１の方法により得られる他の効果について図１２を用いて説明する。図１２は、３層目の配線上に形成した層間絶縁膜に接続孔を形成する工程において、半導体装置内の深いｎ型ウェル３００が帯電する様子を説明する断面模式図である。

この段階（３層目の配線上に形成した層間絶縁膜に接続孔を形成する工程）においても、インバータ回路ＩＮＶ２を構成するｐＭＩＳ３５４ｐのゲート電極及びｎＭＩＳ３５４ｎのゲート電極が浮遊状態にあるので、プラズマ放電により深いｎ型ウェル３００に流入する正の電荷がインバータ回路ＩＮＶ２及び配線３５３（Ｍ１）を介して基板１へ放電される。これにより、深いｎ型ウェル３００内にある全ての浅いｎ型ウェル及び浅いｐ型ウェルの帯電が防止される。このため、深いｎ型ウェル３００内に形成されたｎＭＩＳ３０８においては、そのゲート電極が他の浅いｐ型ウェル３０２内に形成されたｎＭＩＳ３０７ｎのドレインに接続されているにもかかわらず、そのゲート絶縁膜に電位差が発生しないので絶縁破壊は生じない。

（実施の形態２）
本実施の形態２によるトリプル・ウェル構造を有する半導体装置を図１３を用いて説明する。ここでは、正帯電に対して前述した実施の形態１とは異なる第１の方法を実施した他の例を説明する。図１３は前述した図１の音声画像処理装置を構成する本実施の形態２によるＩ／Ｏ（入出力）回路部及び論理回路部の一例を示す回路図である。

図１３に示すように、深いｎ型ウェル２００においては、前述した実施の形態１の半導体装置に形成された回路動作に寄与しないｐＭＩＳ２５４ｐとｎＭＩＳ２５４ｎとから構成されるインバータ回路ＩＮＶ１、ｐＭＩＳ２５４ｐを内包する浅いｎ型ウェル２５１及びｎＭＩＳ２５４ｎを内包する浅いｐ型ウェル２５２が形成されていない。それに代えて、浅いｐ型ウェル２０５と基板１との接続を１層目の配線２０６（Ｍ１）により行うとともに、ｐＭＩＳ２０７ｐとｎＭＩＳ２０７ｎとから構成されるインバータ回路ＩＮＶ３のゲート電極と回路の所定部分との接続を最上層である８層目の配線２０９（Ｍ８）により行うことにより、インバータ回路ＩＮＶ３に深いｎ型ウェル２００の帯電を防止する機能を持たせる。

他方、深いｎ型ウェル３００においては、前述した実施の形態１の半導体装置に形成された回路動作に寄与しないｐＭＩＳ３５４ｐとｎＭＩＳ３５４ｎとから構成されるインバータ回路ＩＮＶ２、ｐＭＩＳ３５４ｐを内包する浅いｎ型ウェル３５１及びｎＭＩＳ３５４ｎを内包する浅いｐ型ウェル３５２が形成されていない。それに代えて、浅いｐ型ウェル３０４と基板との接続を１層目の配線３０５（Ｍ１）により行うとともに、ｐＭＩＳ３０９ｐとｎＭＩＳ３０９ｎとから構成されるインバータ回路ＩＮＶ４のゲート電極と回路の所定の部分との接続を最上層である８層目の配線３１３（Ｍ８）により行う。その他の回路構成等に関しては前述した実施の形態１と同様である。

次に、本実施の形態２により得られる効果について説明する。

本実施の形態２においては、ｐＭＩＳ２０７ｐとｎＭＩＳ２０７ｎとから構成されるインバータ回路ＩＮＶ３のゲート電極及びｐＭＩＳ３０９ｐとｎＭＩＳ３０９ｎとから構成されるインバータ回路ＩＮＶ４のゲート電極がいずれも最上層である８層目の配線の形成工程直前まで浮遊状態に維持されるとともに、インバータ回路ＩＮＶ３を構成するｎＭＩＳ２０７ｎを包含する浅いｐ型ウェル２０５及びインバータ回路ＩＮＶ４を構成するｎＭＩＳ３０９ｎを包含する浅いｐ型ウェル３０４が、それぞれ１層目の配線２０６（Ｍ１），３０５（Ｍ１）を用いて基板１に接続されている。これにより、７層目の配線上に形成した層間絶縁膜に接続孔を形成する工程に至るまでは、前述した実施の形態１と同様に、深いｎ型ウェル２００，３００に流入する正の電荷が基板１へ放電される。その結果、インバータ回路を構成するｐＭＩＳ２０３ｐまたはｎＭＩＳ２０３ｎに発生するゲート絶縁膜の絶縁破壊、及びｎＭＩＳ３０８に発生するゲート絶縁膜の絶縁破壊が抑制できる。

（実施の形態３）
本実施の形態３によるトリプル・ウェル構造を有する半導体装置を図１４及び図１５を用いて説明する。ここでは、正帯電に対して前述した実施の形態１及び２とは異なる第１の方法を実施した他の例を説明する。図１４は前述した図１の音声画像処理装置を構成する本実施の形態３によるＩ／Ｏ（入出力）回路部及び論理回路部の一例を示す回路図、図１５は本実施の形態３による前述した第１の方法を適用したインバータ回路を構成するｐＭＩＳ及びｎＭＩＳを含む領域の要部断面図である。

図１４に示すように、深いｎ型ウェル２００の帯電を防止するためのインバータ回路ＩＮＶ１を構成するｐＭＩＳ２５４ｐ及びｎＭＩＳ２５４ｎのうち、ｎＭＩＳ２５４ｎが、前述した実施の形態１と異なり、基板１内に形成された浅いｐ型ウェル２５２に形成されている。また、深いｎ型ウェル３００の帯電を防止するためのインバータ回路ＩＮＶ２を構成するｐＭＩＳ３５４ｐ及びｎＭＩＳ３５４ｎのうち、ｎＭＩＳ３５４ｎが、前述した実施の形態１と異なり、基板１内に形成された浅いｐ型ウェル３５２に形成されている。浅いｐ型ウェル２５２，３５２は基板１内に形成してあり、自動的に基板１と電気的に接続がなされるので、配線による基板１との接続は不要である。その他の回路構成等に関しては前述した実施の形態１と同様である。

図１５にインバータ回路ＩＮＶ１を構成するｐＭＩＳ２５４ｐ及びｎＭＩＳ２５４ｎを含む領域の要部断面図を示している。浅いｎ型ウェル２５１に形成されたｐＭＩＳ２５４ｐのゲート電極は、例えばｐ型不純物が添加された多結晶シリコン膜５０３とシリサイド層５０５とを積層した構造であり、浅いｐ型ウェル２５２に形成されたｎＭＩＳ２５４ｎのゲート電極は、例えばｎ型不純物が添加された多結晶シリコン膜５０４とシリサイド層５０５とを積層した構造であり、シリサイド層５０５によってｐＭＩＳ２５４ｐのゲート電極とｎＭＩＳ２５４ｎのゲート電極とが繋がっている。また、ｐＭＩＳ２５４ｐのゲート電極及びｎＭＩＳ２５４ｎのゲート電極は、１層目〜８層目の配線Ｍ１〜Ｍ８を介して浅いｎ型ウェル２５１と電気的に接続されている。また、浅いｐ型ウェル２５２は、ｐ型の基板１内に形成されて基板１と電気的に接続されている。

（実施の形態４）
本実施の形態４によるトリプル・ウェル構造を有する半導体装置を図１６を用いて説明する。ここでは、負帯電に対して第１の方法を実施した一例を説明する。図１６は前述した図１の音声画像処理装置を構成する本実施の形態４による回路のＩ／Ｏ（入出力）回路部及び論理回路部の一例を示す回路図である。

図１６に示すように、深いｎ型ウェル２００内に形成された浅いｐ型ウェル２０２及び深いｎ型ウェル３００内に形成された浅いｐ型ウェル３０２の面積が大きいために、浅いｐ型ウェル２０２，３０２が負に帯電する状況下に置かれるとその帯電量が多くなりＭＩＳの絶縁破壊が発生しやすい。そこで、浅いｐ型ウェル２０２，３０２が負に帯電するのを防止するために、深いｎ型ウェル２００にはｐＭＩＳ２７１ｐとｎＭＩＳ２７１ｎとから構成されるインバータ回路ＩＮＶ５が形成され、深いｎ型ウェル３００にはｐＭＩＳ３７１ｐとｎＭＩＳ３７１ｎとから構成されるインバータ回路ＩＮＶ６が形成されている。インバータ回路ＩＮＶ５では、ｐＭＩＳ２７１ｐのゲート電極とｎＭＩＳ２７１ｎのゲート電極とを加工と同時に接続するとともに、これらゲート電極と浅いｎ型ウェル２０１とを最上層である８層目の配線２７２（Ｍ８）により接続する。

同様に、インバータ回路ＩＮＶ６では、ｐＭＩＳ３７１ｐのゲート電極とｎＭＩＳ２７１ｐのゲート電極とを加工と同時に接続するとともに、これらゲート電極と浅いｎ型ウェル３０１とを最上層である８層目の配線３７２（Ｍ８）により接続する。インバータ回路を構成するためのその他の結線は１層目の配線により行っている。その他の回路構成等に関しては前述した実施の形態３と同様である。

次に、本実施の形態４により得られる効果について説明する。

本実施の形態４においては、ｐＭＩＳ２７１ｐとｎＭＩＳ２７１ｎとから構成されるインバータ回路ＩＮＶ５のゲート電極が最上層である８層目の配線の形成工程直前まで浮遊状態に維持されるので、７層目の配線上に形成した層間絶縁膜に接続孔を形成する工程に至るまでは、浅いｐ型ウェル２０２と深いｎ型ウェル２００との間は浅いｎ型ウェル２０１を介して導通状態に維持される。その結果、浅いｐ型ウェル２０２に流入した負の電荷は浅いｎ型ウェル２０１及び深いｎ型ウェル２００を介して基板１へ放電される。同様に、ｐＭＩＳ３７１ｐとｎＭＩＳ３７１ｎとから構成されるインバータ回路ＩＮＶ６のゲート電極が最上層である８層目の配線の形成工程直前まで浮遊状態に維持されるので、７層目の配線上に形成した層間絶縁膜に接続孔を形成する工程に至るまでは、浅いｐ型ウェル３０２と深いｎ型ウェル３００との間は浅いｎ型ウェル３０１を介して導通状態に維持される。その結果、浅いｐ型ウェル３０２に流入した負の電荷は浅いｎ型ウェル３０１及び深いｎ型ウェル３００を介して基板１へ放電される。また、前述した実施の形態３と同様にすることで、深いｎ型ウェル２００，３００の正の帯電も防止される。これにより、インバータ回路を構成するｐＭＩＳ２０３ｐまたはｎＭＩＳ２０３ｎに発生するゲート絶縁膜の絶縁破壊、及びｎＭＩＳ３０８に発生するゲート絶縁膜の絶縁破壊が抑制できる。

（実施の形態５）
本実施の形態５によるトリプル・ウェル構造を有する半導体装置を図１７〜図１９を用いて説明する。ここでは、正帯電に対して第２の方法を実施した一例を説明する。図１７は本実施の形態５による前述した図１の音声画像処理装置を構成するＩ／Ｏ（入出力）回路部及び論理回路部の一例を示す回路図、図１８は本実施の形態５による前述した第２の方法を適用したインバータ回路を説明するための回路素子の断面模式図、図１９は本実施の形態５による前述した第２の方法を適用したＭＩＳを説明するための回路素子の断面模式図である。

図１７に示すように、深いｎ型ウェル２００において、前述した実施の形態２と同様に、回路動作に寄与しないｐＭＩＳ２５４ｐとｎＭＩＳ２５４ｎとから構成されるインバータ回路ＩＮＶ１、ｐＭＩＳ２５４ｐを内包する浅いｎ型ウェル２５１及びｎＭＩＳ２５４ｎを内包する浅いｐ型ウェル２５２が形成されていない。帯電防止用のインバータ回路を形成する代わりに、深いｎ型ウェル２００が帯電してもインバータ回路を構成するｐＭＩＳ２０３ｐ及びｎＭＩＳ２０３ｎのゲート絶縁膜に電圧が付加されるのを防止するために、インバータ回路を構成するｐＭＩＳ２０３ｐ及びｎＭＩＳ２０３ｎのゲート電極と、ｎＭＩＳ１０３ｎのドレイン（浅いｐ型ウェル１０２内に形成されたｎ型半導体領域）との接続を最上層である８層目の配線３（Ｍ８）により行う。

深いｎ型ウェル３００においても、回路動作に寄与しないｐＭＩＳ３５４ｐとｎＭＩＳ３５４ｎとから構成されるインバータ回路ＩＮＶ２、ｐＭＩＳ３５４ｐを内包する浅いｎ型ウェル３５１及びｎＭＩＳ３５４ｎを内包する浅いｐ型ウェル３５２が形成されていない。また、浅いｐ型ウェル３０４と基板１との接続は最上層である８層目の配線３１４（Ｍ８）により行う。その他の回路構成等に関しては前述した実施の形態１と同様である。

次に、本実施の形態５である第２の方法により得られる効果について図１８を用いて説明する。図１８は、７層目の配線上に形成した層間絶縁膜に接続孔を形成する工程において、半導体装置がプラズマ放電により帯電する様子を説明する断面模式図である。

一連の製造工程におけるこの段階（７層目の配線上に形成した層間絶縁膜に接続孔を形成する工程）においては、インバータ回路を構成するｐＭＩＳ２０３ｐのゲート電極及びｎＭＩＳ２０３ｎのゲート電極は、基板１内にあるｎＭＩＳ１０３ｎのドレインに接続されておらず、そのゲート絶縁膜には電位差が発生していないので絶縁破壊は生じない。深いｎ型ウェル２００内にあり、基板１との接続が必要な他の回路構成要素においても８層目の配線を用いて基板１との結線を行っているので、同様にしてＭＩＳのゲート絶縁膜の絶縁破壊が抑制される。なお、７層目の配線上に形成した層間絶縁膜に接続孔を形成する工程よりも前の工程においても深いｎ型ウェル２００と基板１との間が結線されないので、ＭＩＳのゲート絶縁膜の絶縁破壊が抑制される。また、８層目の配線上に形成した絶縁膜に接続孔を形成する工程においては、深いｎ型ウェル２００の帯電量が少ないので、ＭＩＳのゲート絶縁膜に絶縁破壊が発生することは無い。

次に、本実施の形態５である第２の方法により得られる他の効果について図１９を用いて説明する。図１９は、７層目の配線上に形成した層間絶縁膜に接続孔を形成する工程において、深いｎ型ウェル３００が帯電する様子を説明する断面模式図である。

この段階（７層目の配線上に形成した層間絶縁膜に接続孔を形成する工程）においても、浅いｐ型ウェル３０４は基板１と接続されていないので、深いｎ型ウェル３００全体が帯電する結果、ｎＭＩＳ３０８のゲート絶縁膜に電位差が発生せず絶縁破壊は生じない。他の回路構成要素においても同様に、ＭＩＳのゲート絶縁膜の絶縁破壊が抑制される。なお、７層目の配線上に形成した層間絶縁膜に接続孔を形成する工程よりも前の工程においても浅いｐ型ウェル３０４が基板１から絶縁されているので、ＭＩＳのゲート絶縁膜の絶縁破壊が抑制される。また、深いｎ型ウェル２００と同様に、８層目の配線上に形成した絶縁膜に接続孔を形成する工程においては、深いｎ型ウェル３００の帯電量が少ないので、ＭＩＳのゲート絶縁膜に絶縁破壊が発生することは無い。

なお、本実施の形態５では、ｐＭＩＳ２０３ｐ及びｎＭＩＳ２０３ｎから構成されるインバータ回路のゲート電極とｎＭＩＳ１０３ｎのドレインとの接続に第２の方法を適用した場合、及びｎＭＩＳ３０８が形成された浅いｐ型ウェル３０４と基板１との接続に第２の方法を適用した場合を例示したが、これに限定されるものではない。

（実施の形態６）
本実施の形態６によるトリプル・ウェル構造を有する半導体装置を図２０を用いて説明する。ここでは、正帯電に対して前述した実施の形態１、２及び３とは異なる第１の方法を実施した他の例を説明する。図２０は前述した図１の音声画像処理装置を構成する本実施の形態６によるＩ／Ｏ（入出力）回路部及び論理回路部の一例を示す回路図である。

図２０に示すように、深いｎ型ウェル２００の帯電を防止するためのインバータ回路ＩＮＶ１を構成するｐＭＩＳ２５４ｐ及びｎＭＩＳ２５４ｎのうち、ｎＭＩＳ２５４ｎが形成された浅いｐ型ウェル２５２が、前述した実施の形態１と異なり、１層目の配線２５６（Ｍ１）によって浅いｐ型ウェル２０５と電気的に接続されている。浅いｐ型ウェル２０５は１層目の配線２０６（Ｍ１）によって基板１と接続されているので、浅いｐ型ウェル２５２は浅いｐ型ウェル２０５を介して間接的に基板１と接続される。

また、深いｎ型ウェル３００の帯電を防止するためのインバータ回路ＩＮＶ２を構成するｐＭＩＳ３５４ｐ及びｎＭＩＳ３５４ｎのうち、ｎＭＩＳ３５４ｎが形成された浅いｐ型ウェル３５２が、前述した実施の形態１と異なり、１層目の配線３５６（Ｍ１）によって浅いｐ型ウェル３０４と電気的に接続されている。浅いｐ型ウェル３０４は１層目の配線３０５（Ｍ１）によって基板１と接続されているので、浅いｐ型ウェル３５２は浅いｐ型ウェル３０４を介して間接的に基板１と接続される。その他の回路構成等に関しては前述した実施の形態１と同様である。

（実施の形態７）
本実施の形態７によるトリプル・ウェル構造を有する半導体装置について説明する。前述した実施の形態１，３または６では、例えばインバータ回路ＩＮＶ１を用いて、プラズマ放電により深いｎ型ウェル２００、浅いｎ型ウェル２０１または浅いｐ型ウェル２０２に流入した正の電荷を基板１へ放電し、例えばインバータ回路ＩＮＶ２を用いて、プラズマ放電により深いｎ型ウェル３００に流入した正の電荷を基板１へ放電したが、本実施の形態７ではインバータ回路を用いずに、前述した実施の形態１，３または６と同様の効果を得ることができる帯電対策回路について説明する。以下、帯電対策回路の第１例〜第１３例について説明するが、これらは代表的な回路構成について説明したものであって、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本実施の形態７による第１例の帯電対策回路について説明する。第１例の帯電対策回路の断面模式図を図２１に示す。深いｎ型ウェル２００内の互いに異なる領域に浅いｎ型ウェル２８１と浅いｐ型ウェル２８２とが形成されており、浅いｎ型ウェル２８１内の互いに異なる領域にｎ型半導体領域２８４ｎとｐ型半導体領域２８４ｐとが形成され、浅いｐ型ウェル２８２にｎＭＩＳ２８５ｎが形成されている。さらに、ｎＭＩＳ２８５ｎのゲート電極と浅いｎ型ウェル２８１内に形成されたｐ型半導体領域２８４ｐとが配線２８３ａにより結線され、ｎＭＩＳ２８５ｎのドレインと浅いｎ型ウェル２８１内に形成されたｎ型半導体領域２８４ｎとが配線２８３ｂにより結線され、ｎＭＩＳ２８５ｎのソースは配線２８３ｃにより浅いｐ型ウェル２８２内に形成されたｐ型半導体領域２８６を介して接地電位ＧＮＤへ接続されている。これら配線２８３ａ，２８３ｂ，２８３ｃには１層目の配線を用いている。第１例の帯電対策回路は、これら浅いｎ型ウェル２８１内に形成されたｎ型半導体領域２８４ｎとｐ型半導体領域２８４ｐ、および浅いｐ型ウェル２８１に形成されたｎＭＩＳ２８５ｎ等により構成されるものであり、半導体装置の回路動作において何の役割を果たさない。

例えば製造工程中に、プラズマ放電に起因して深いｎ型ウェル２００及び浅いｎ型ウェル２８１に多くの正の電荷が蓄えられると、ｐｎ接合容量によりｐ型半導体領域２８４ｐの電位と浅いｎ型ウェル２８１の電位とがほぼ等しくなる。これによってｎＭＩＳ２８５ｎのゲート電極に閾値電圧よりも大きい電位が加わると、ｎＭＩＳ２８５ｎはオン状態となり、深いｎ型ウェル２００及び浅いｎ型ウェル２８１に流入した正の電荷が配線２８３ｂ、ｎＭＩＳ２８５ｎのチャネル、配線２８３ｃ及びｐ型半導体領域２８６を介して接地電位ＧＮＤへ放電される。

本実施の形態７による第２例の帯電対策回路について説明する。第２例の帯電対策回路の断面模式図を図２２に示す。第２例の帯電対策回路は、前述の第１例の帯電対策回路と同様の回路構成を有しているが、前述の第１例の帯電対策回路と相違する点は、浅いｎ型ウェル２８１に形成されたｐ型半導体領域２８４ｐと浅いｐ型ウェル２８２に形成されたｐ型半導体領域２８６とがプラズマ放電に起因してゲート絶縁膜が絶縁破壊する恐れがある工程よりも後の工程で形成される配線２８７により結線されていることである。この結線は最上層の配線によって行うことが望ましい。このように、ｐ型半導体領域２８４ｐを接地電位ＧＮＤに固定して、半導体装置の回路動作時にｎＭＩＳ２８５ｎを常にオフ状態とすることにより、ｎＭＩＳ２８５ｎが他の回路へリークなどの悪影響を及ぼさないようにする。

本実施の形態７による第３例の帯電対策回路について説明する。第３例の帯電対策回路は、例えば前述の第１例または第２例の帯電対策回路と同様の回路構成を有し、ｎＭＩＳ２８５ｎのゲート絶縁膜の厚さを１０ｎｍ以上の厚さとする。例えばＩ／Ｏ（入出力）回路部に形成されるＭＩＳＦＥＴのゲート絶縁膜の厚さと同じであってもよい。ｎＭＩＳ２８５ｎのゲート絶縁膜を厚く形成することにより、リークが減少して確実に動作させることができる。

本実施の形態７による第４例の帯電対策回路について説明する。第４例の帯電対策回路の平面模式図および断面模式図を図２３（ａ）および（ｂ）にそれぞれ示す。第４例の帯電対策回路は、前述の第１例の帯電対策回路と同様の回路構成を有しているが、前述の第１例の帯電対策回路と相違する点は、結線に配線２８３ａ，２８３ｂ，２８３ｃを用いずに、シェアードコンタクト及びゲート電極と同一層の導体膜（例えば多結晶シリコン膜とシリサイド層との積層膜）からなる配線を用いていることである。

すなわち、ｎＭＩＳ２８５ｎのゲート電極と浅いｎ型ウェル２８１内に形成されたｐ型半導体領域２８４ｐとは、両者に跨って形成された接続孔ＣＮＴの内部に埋め込まれたプラグ電極ＰＬＧにより結線されている。またｎＭＩＳ２８５ｎのドレインと浅いｎ型ウェル２８１内に形成されたｎ型半導体領域２８４ｎとは、両者の間にゲート電極と同一層の導体膜からなる配線２８８ａを形成し、この配線２８８ａとｎＭＩＳ２８５ｎのドレインとに跨って形成された接続孔ＣＮＴの内部に埋め込まれたプラグ電極ＰＬＧ及びこの配線２８８ａとｎ型半導体領域２８４ｎとに跨って形成された接続孔ＣＮＴの内部に埋め込まれたプラグ電極ＰＬＧにより結線されている。またｎＭＩＳ２８５ｎのソースと浅いｐ型ウェル２８２内に形成されたｐ型半導体領域２８６とは、両者の間にゲート電極と同一層の導体膜からなる配線２８８ｂを形成し、この配線２８８ｂとｎＭＩＳ２８５ｎのソースとに跨って形成された接続孔ＣＮＴの内部に埋め込まれたプラグ電極ＰＬＧ及びこの配線２８８ｂとｐ型半導体領域２８６とに跨って形成された接続孔ＣＮＴの内部に埋め込まれたプラグ電極ＰＬＧにより結線されている。

このように、例えば１層目の配線においてプラズマ放電に起因した帯電が危惧される場合であっても、帯電対策回路に１層目の配線からなる配線２８３ａ，２８３ｂ，２８３ｃを用いないので、帯電を防止することができる。

本実施の形態７による第５例の帯電対策回路について説明する。第５例の帯電対策回路の断面模式図を図２４に示す。第５例の帯電対策回路は、前述の第１例の帯電対策回路と同様の回路構成を有しているが、前述の第１例の帯電対策回路と相違する点は、ｐ型半導体領域２８４ｐに代えて、浅いｎ型ウェル２８１上に形成された容量素子ＣＥを用いていることである。前述の第１例の帯電対策回路と同様に、例えば製造工程中に、プラズマ放電に起因して深いｎ型ウェル２００及びｎ型ウェル２８１に多くの正の電荷が蓄えられると、容量素子ＣＥのゲート容量により容量素子ＣＥのゲートの電位とｎ型ウェル２８１の電位とがほぼ等しくなる。これによってｎＭＩＳ２８５ｎのゲート電極に閾値電圧よりも大きい電位が加わると、ｎＭＩＳ２８５ｎはオン状態になり、深いｎ型ウェル２００及び浅いｎ型ウェル２８１に流入した正の電荷が配線２８３ｂ、ｎＭＩＳ２８５ｎのチャネル、配線２８３ｃ及びｐ型半導体領域２８６を介して接地電位ＧＮＤへ放電される。容量素子ＣＥは、浅いｎ型ウェル２８１と、ｎＭＩＳ２８５ｎのゲート絶縁膜と同一層の絶縁膜と、ｎＭＩＳ２８５ｎのゲート電極と同一層の導体膜とから構成することができる。

本実施の形態７による第６例の帯電対策回路について説明する。第６例の帯電対策回路の断面模式図を図２５に示す。第６例の帯電対策回路は、前述の第５例の帯電対策回路と同様の回路構成を有しているが、前述の第５例の帯電対策回路と相違する点は、浅いｎ型ウェル２８１上に形成された容量素子ＣＥのゲートと浅いｐ型ウェル２８２に形成されたｐ型半導体領域２８６とをプラズマ放電に起因してゲート絶縁膜が絶縁破壊する恐れがある工程よりも後の工程で形成される配線２８７により結線していることである。この結線は最上層の配線によって行うことが望ましい。このように、容量素子ＣＥのゲートを接地電位ＧＮＤに固定して、回路動作時にｎＭＩＳ２８５ｎを常にオフ状態とすることにより、ｎＭＩＳ２８５ｎが他の回路へリークなどの悪影響を及ぼさないようにする。

本実施の形態７による第７例の帯電対策回路について説明する。第７例の帯電対策回路の断面模式図及び等価回路図をそれぞれ図２６（ａ）及び（ｂ）に示す。第７例の帯電対策回路は、前述の第５例の帯電対策回路と同様の回路構成を有しているが、前述の第５例の帯電対策回路と相違する点は、容量素子ＣＥのゲート容量ＣｃがｎＭＩＳ２８５ｎのゲート容量Ｃｇに対して十分大きく設定されており、ｎＭＩＳ２８５ｎの入力電位（ゲート電極に加わる電位）が浅いｎ型ウェル２８１の電位（Ｖ（ＮＷ））に対してカップリングによって追随できることである。

容量素子ＣＥのゲート容量ＣｃがｎＭＩＳ２８５ｎのゲート容量Ｃｇよりも小さい場合（Ｃｃ≪Ｃｇ）は、容量素子ＣＥのゲートとｎＭＩＳ２８５ｎのゲート電極とを結線する配線２８３ａの電圧（Ｖ（ｎｏｄｅ_ｘ））が接地電位ＧＮＤに近くなる。これに対して、容量素子ＣＥのゲート容量ＣｃがｎＭＩＳ２８５ｎのゲート容量Ｃｇよりも大きい場合（Ｃｃ≫Ｃｇ）は、容量素子ＣＥのゲートの電位とｎ型ウェル２８１の電位（Ｖ（ＮＷ））とがほぼ等しくなり、浅いｎ型ウェル２８１の電位（Ｖ（ＮＷ））が配線２８３ａを介してｎＭＩＳ２８５ｎのゲート電極に加わることになる。これによってｎＭＩＳ２８５ｎは容易にオン状態となり、深いｎ型ウェル２００及び浅いｎ型ウェル２８１に流入した正の電荷が配線２８３ｂ、ｎＭＩＳ２８５ｎのチャネル、配線２８３ｃ及びｐ型半導体領域２８６を介して接地電位ＧＮＤへ放電される。

本実施の形態７による第８例の帯電対策回路について説明する。第８例の帯電対策回路の断面模式図及び等価回路図をそれぞれ図２７（ａ）及び（ｂ）に示す。第８例の帯電対策回路は、前述の第５例の帯電対策回路と同様の回路構成を有しているが、前述の第５例の帯電対策回路と相違する点は、容量素子ＣＥに対向する浅いｎ型ウェル２８１に形成される空乏層２８９によって減少する容量素子ＣＥのゲート容量Ｃｃを補うために、その減少分を考慮した容量素子ＣＥが設計されることでる。

すなわち、容量素子ＣＥに対向する浅いｎ型ウェル２８１に空乏層２８９が形成されると、容量素子ＣＥのゲート容量Ｃｃに空乏層２８９の容量Ｃｘが直列に接続されるため、実際の容量素子ＣＥのゲート容量は、容量素子ＣＥの設計寸法から得られるゲート容量Ｃｃよりも小さくなる。そこで、予め空乏層２８９の形成による容量素子ＣＥのゲート容量Ｃｃの減少分を考慮した容量素子ＣＥの設計を行う。

本実施の形態７による第９例の帯電対策回路について説明する。第９例の帯電対策回路の断面模式図及び等価回路図をそれぞれ図２８（ａ）及び（ｂ）に示す。また、第９例の帯電対策回路の変形例の断面模式図及び等価回路図をそれぞれ図２９（ａ）及び（ｂ）に示す。第９例の帯電対策回路は、前述の第５例の帯電対策回路と同様の回路構成を有しているが、前述の第５例の帯電対策回路と相違する点は、容量素子ＣＥに対向する浅いｎ型ウェル２８１に形成される空乏層によって容量素子ＣＥのゲート容量Ｃｃが減少するのを防ぐために、浅いｎ型ウェル２８１の容量素子ＣＥに対向する位置にチャネル（反転層）を形成することである。図２８には、容量素子ＣＥのゲートの片側側面下のｎ型ウェル２８１にｐ型半導体領域２９０を形成した帯電対策回路を示している。図２９には、容量素子ＣＥのゲートの両側側面下のｎ型ウェル２８１にｐ型半導体領域２９０を形成した帯電対策回路を示している。

すなわち、容量素子ＣＥに対向する浅いｎ型ウェル２８１に空乏層が形成されると、容量素子ＣＥのゲート容量Ｃｃに空乏層の容量が直列に接続されるため、ｎＭＩＳ２８５ｎのゲート容量Ｃｇに対して十分大きいゲート容量Ｃｃを有する容量素子ＣＥを得ることが難しくなる。そこで、上記空乏層の形成を防ぐために、予め浅いｎ型ウェル２８１の容量素子ＣＥに対向する位置にチャネル（反転層）を形成しておき、空乏層の形成による容量素子ＣＥのゲート容量Ｃｃの減少を防止する。

本実施の形態７による第１０例の帯電対策回路について説明する。第１０例の帯電対策回路の断面模式図及び等価回路図をそれぞれ図３０（ａ）及び（ｂ）に示す。第１０例の帯電対策回路は、前述の第１例の帯電対策回路と同様の回路構成を有しているが、前述の第１例の帯電対策回路と相違する点は、ｐ型半導体領域２８４ｐの接合容量ＣｊがｎＭＩＳ２８５ｎのゲート容量Ｃｇに対して十分大きく設定されており、ｎＭＩＳ２８５ｎの入力電位（ゲート電極に加わる電位）が浅いｎ型ウェル２８１の電位（Ｖ（ＮＷ））に対してカップリングによって追随できることである。

ｐ型半導体領域２８４ｐの接合容量ＣｊがｎＭＩＳ２８５ｎのゲート容量Ｃｇよりも大きい場合（Ｃｊ≫Ｃｇ）は、容量素子ＣＥのゲートの電位とｎ型ウェル２８１の電位（Ｖ（ＮＷ））とがほぼ等しくなり、浅いｎ型ウェル２８１の電位（Ｖ（ＮＷ））が配線２８３ａを介してｎＭＩＳ２８５ｎのゲート電極に加わることになる。これによってｎＭＩＳ２８５ｎは容易にオン状態となり、深いｎ型ウェル２００及び浅いｎ型ウェル２８１に流入した正の電荷が配線２８３ｂ、ｎＭＩＳ２８５ｎのチャネル、配線２８３ｃ及びｐ型半導体領域２８６を介して接地電位ＧＮＤへ放電される。

本実施の形態７による第１１例の帯電対策回路について説明する。第１１例の帯電対策回路の断面模式図を図３１に示す。第１１例の帯電対策回路は、深いｎ型ウェル２００内の互いに異なる領域に浅いｎ型ウェル２８１と浅いｐ型ウェル２８２とが形成されており、浅いｐ型ウェル２８２にｎＭＩＳ２８５ｎが形成されているが、浅いｎ型ウェル２８１内にはｎ型半導体領域２８４ｎのみが形成されている。また、ｎＭＩＳ２８５ｎのドレインと浅いｎ型ウェル２８１内に形成されたｎ型半導体領域２８４ｎとが配線２８３ｂにより結線され、ｎＭＩＳ２８５ｎのソースは配線２８３ｃにより浅いｐ型ウェル２８２内に形成されたｐ型半導体領域２８６を介して接地電位ＧＮＤへ接続されているが、ｎＭＩＳ２８５ｎのゲート電極には、浮遊状態の配線２９１が接続されている。

浮遊状態の配線２９１の中間電位によってｎＭＩＳ２８５ｎがオン状態となると、深いｎ型ウェル２００及び浅いｎ型ウェル２８１に流入した正の電荷が配線２８３ｂ、ｎＭＩＳ２８５ｎのチャネル、配線２８３ｃ及びｐ型半導体領域２８６を介して接地電位ＧＮＤへ放電される。配線２９１は、プラズマ放電に起因してゲート絶縁膜が絶縁破壊する恐れがある工程よりも後の工程において、ｎＭＩＳ２８５ｎがオフ状態となる電位が印加されて、ｎＭＩＳ２８５ｎが他の回路へリークなどの悪影響を及ぼさないようにする。

本実施の形態７による第１２例の帯電対策回路について説明する。第１２例の帯電対策回路の断面模式図を図３２に示す。第１２例の帯電対策回路は、前述の第１１例の帯電対策回路と同様の回路構成を有しているが、前述の第１１例の帯電対策回路と相違する点は、ｎＭＩＳ２８５ｎのゲート電極と浅いｐ型ウェル２８２に形成されたｐ型半導体領域２８６とがプラズマ放電に起因してゲート絶縁膜が絶縁破壊する恐れがある工程よりも後の工程で形成される配線２９２により結線されていることである。この結線は最上層の配線によって行うことが望ましい。このように、ｎＭＩＳ２８５ｎのゲート電極を接地電位ＧＮＤに固定して、半導体装置の回路動作時にｎＭＩＳ２８５ｎを常にオフ状態とすることにより、ｎＭＩＳ２８５ｎが他の回路へリークなどの悪影響を及ぼさないようにする。

本実施の形態７による第１３例の帯電対策回路について説明する。前述した第１例〜第１２例の帯電対策回路は、深いｎ型ウェル２００内において生じた帯電を対象とした対策回路であるが、深いｐ型ウェル内において生じた帯電を対象とした対策回路も、極性を反対にすることによって同様に形成することができる。すなわち、前述した第１例〜第１２例の帯電対策回路では、深いｐ型ウェル２００内の互いに異なる領域に浅いｎ型ウェル２８１と浅いｐ型ウェル２８２とを形成し、浅いｐ型ウェル２８２にウェル間の電位差を解消するｎＭＩＳ２８５ｎを形成し、浅いｎ型ウェル２８１を帯電対策用のウェルとしたが、第１３例の帯電対策回路では、深いｎ型ウェル内の互いに異なる領域に浅いｐ型ウェルと浅いｎ型ウェルとを形成し、浅いｎ型ウェルにウェル間の電位差を解消するｐＭＩＳを形成し、浅いｐ型ウェルを帯電対策用のウェルとする。

なお、前述した第１不良発生機構の説明の際、「基板１に形成された浅いｎ型ウェル１０１に形成されたｐＭＩＳ（図示せず）と浅いｐ型ウェル１０２に形成されたｎＭＩＳ（図示せず）とにより構成されるインバータ回路」との記載があったが、具体的には以下のようなインバータ回路である。

図３３に、上記インバータ回路の断面模式図を示す。基板１の互いに異なる領域に浅いｎ型ウェル１０１と浅いｐ型ウェル１０２とが形成されており、さらに浅いｎ型ウェル１０１にはｐＭＩＳが形成され、浅いｐ型ウェル１０２にはｎＭＩＳが形成されている。これらｐＭＩＳ及びｎＭＩＳｎＭＩＳによりインバータ回路が形成されており、ｐＭＩＳのゲート電極とｎＭＩＳのゲート電極とは互いに結線された上で浮遊状態にある。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、例えば汎用ＳＯＣ製品に採用されるトリプル・ウェル構造を有する半導体装置に適用して有効な技術に適用することができる。

本発明者らが解析に用いた音声画像処理装置の構成図である。 図１の音声画像処理装置を構成するＩ／Ｏ（入出力）回路部及び論理回路部の一例を示す回路図である。 深いウェルに正電荷が蓄積された場合の第１不良発生機構を説明するための回路素子の断面模式図である。 （ａ）及び（ｂ）はインバータ回路における電荷の流れを説明するための模式図である。 深いウェルに正電荷が蓄積された場合の第２不良発生機構を説明するための回路素子の断面模式図である。 図１の音声画像処理装置を構成するＩ／Ｏ（入出力）回路部及び論理回路部の他の例を示す回路図である。 深いウェル内に形成され、かつ基板と同一の導電性を有する浅いウェルに負電荷が蓄積された場合の第３不良発生機構を説明するための回路素子の断面模式図である。 深いウェル内に形成され、かつ基板と同一の導電性を有する浅いウェルに負電荷が蓄積された場合の第４不良発生機構を説明するための回路素子の断面模式図である。 実施の形態１による音声画像処理装置を構成するＩ／Ｏ（入出力）回路部及び論理回路部の一例を示す回路図である。 実施の形態１による第１の方法を適用したインバータ回路を構成するｐＭＩＳ及びｎＭＩＳを含む領域の要部断面図である。 実施の形態１による第１の方法を適用したインバータ回路を説明するための回路素子の断面模式図である。 実施の形態１による第１の方法を適用したＭＩＳを説明するための回路素子の断面模式図である。 実施の形態２による音声画像処理装置を構成するＩ／Ｏ（入出力）回路部及び論理回路部の一例を示す回路図である。 実施の形態３による音声画像処理装置を構成するＩ／Ｏ（入出力）回路部及び論理回路部の一例を示す回路図である。 実施の形態３による第１の方法を適用したインバータ回路を構成するｐＭＩＳ及びｎＭＩＳを含む領域の要部断面図である。 実施の形態４による音声画像処理装置を構成するＩ／Ｏ（入出力）回路部及び論理回路部の一例を示す回路図である。 実施の形態５による音声画像処理装置を構成するＩ／Ｏ（入出力）回路部及び論理回路部の一例を示す回路図である。 実施の形態５による第２の方法を適用したインバータ回路を説明するための回路素子の断面模式図である。 実施の形態５による第２の方法を適用したＭＩＳを説明するための回路素子の断面模式図である。 実施の形態６による音声画像処理装置を構成するＩ／Ｏ（入出力）回路部及び論理回路部の一例を示す回路図である。 実施の形態７による第１例の帯電対策回路の断面模式図である。 実施の形態７による第２例の帯電対策回路の断面模式図である。 （ａ）及び（ｂ）はそれぞれ実施の形態７による第４例の帯電対策回路の平面模式図及び断面模式図である。 実施の形態７による第５例の帯電対策回路の断面模式図である。 実施の形態７による第６例の帯電対策回路の断面模式図である。 （ａ）及び（ｂ）はそれぞれ実施の形態７による第７例の帯電対策回路の断面模式図及び等価回路図である。 （ａ）及び（ｂ）はそれぞれ実施の形態７による第８例の帯電対策回路の断面模式図及び等価回路図である。 （ａ）及び（ｂ）はそれぞれ実施の形態７による第９例の帯電対策回路の断面模式図及び等価回路図である。 （ａ）及び（ｂ）はそれぞれ実施の形態７による第９例の帯電対策回路の他の断面模式図及び等価回路図である。 （ａ）及び（ｂ）はそれぞれ実施の形態７による第１０例の帯電対策回路の断面模式図及び等価回路図である。 実施の形態７による第１１例の帯電対策回路の断面模式図である。 実施の形態７による第１２例の帯電対策回路の断面模式図である。 浅いｎ型ウェルと浅いｐ型ウェルとの導通状態を説明するためのインバータ回路の断面模式図である。

符号の説明

１ 基板
２，３ 配線
１０１ 浅いｎ型ウェル
１０２ 浅いｐ型ウェル
１０３ｎ ｎチャネル型ＭＩＳ・ＦＥＴ
１０３ｐ ｐチャネル型ＭＩＳ・ＦＥＴ
２００ 深いｎ型ウェル
２０１ 浅いｎ型ウェル
２０２ 浅いｐ型ウェル
２０３ｎ ｎチャネル型ＭＩＳ・ＦＥＴ
２０３ｐ ｐチャネル型ＭＩＳ・ＦＥＴ
２０４ 浅いｎ型ウェル
２０５ 浅いｐ型ウェル
２０６ 配線
２０７ｎ ｎチャネル型ＭＩＳ・ＦＥＴ
２０７ｐ ｐチャネル型ＭＩＳ・ＦＥＴ
２０８，２０９ 配線
２５１ 浅いｎ型ウェル
２５２ 浅いｐ型ウェル
２５３ 配線
２５４ｎ ｎチャネル型ＭＩＳ・ＦＥＴ
２５４ｐ ｐチャネル型ＭＩＳ・ＦＥＴ
２５５，２５６ 配線
２７１ｎ ｎチャネル型ＭＩＳ・ＦＥＴ
２７１ｐ ｐチャネル型ＭＩＳ・ＦＥＴ
２７２ 配線
２８１ 浅いｎ型ウェル
２８２ 浅いｐ型ウェル
２８３ａ，２８３ｂ，２８３ｃ 配線
２８４ｎ ｎ型半導体領域
２８４ｐ ｐ型半導体領域
２８５ｎ ｎチャネル型ＭＩＳ・ＦＥＴ
２８６ ｐ型半導体領域
２８７ 配線
２８８ａ，２８８ｂ 配線
２８９ 空乏層
２９０ ｐ型半導体領域
２９１，２９２ 配線
３００ 深いｎ型ウェル
３０１ 浅いｎ型ウェル
３０２ 浅いｐ型ウェル
３０３ 浅いｎ型ウェル
３０４ 浅いｐ型ウェル
３０５ 配線
３０６ｎ ｎチャネル型ＭＩＳ・ＦＥＴ
３０６ｐ ｐチャネル型ＭＩＳ・ＦＥＴ
３０７ｎ ｎチャネル型ＭＩＳ・ＦＥＴ
３０７ｐ ｐチャネル型ＭＩＳ・ＦＥＴ
３０８ ｎチャネル型ＭＩＳ・ＦＥＴ
３０９ｎ ｎチャネル型ＭＩＳ・ＦＥＴ
３０９ｐ ｐチャネル型ＭＩＳ・ＦＥＴ
３１０，３１１，３１２，３１３，３１４ 配線
３５１ 浅いｎ型ウェル
３５２ 浅いｐ型ウェル
３５３ 配線
３５４ｎ ｎチャネル型ＭＩＳ・ＦＥＴ
３５４ｐ ｐチャネル型ＭＩＳ・ＦＥＴ
３５５，３５６ 配線
３７１ｎ ｎチャネル型ＭＩＳ・ＦＥＴ
３７１ｐ ｐチャネル型ＭＩＳ・ＦＥＴ
３７２ 配線
５０３，５０４ 多結晶シリコン膜（ゲート電極）
５０５ シリサイド層
Ｃ 容量
Ｃｃ ゲート容量
ＣＥ 容量素子
Ｃｇ ゲート容量
Ｃｊ 接合容量
ＣＮＴ 接続孔
Ｄ ドレイン
Ｇ ゲート電極
ＧＮＤ 接地電位
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４，ＩＮＶ５，ＩＮＶ６ インバータ回路
ＩＯ Ｉ／Ｏ回路部
ＬＳＩ 音声画像処理装置
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８ 配線
ｎ−well ｎ型ウェル
ｐ−sub 基板
ｐ−well ｐ型ウェル
ＰＬＧ プラグ電極
Ｓ ソース

Claims (45)

1. 第１導電型の基板と、
   前記基板内に形成された第１導電型と異なる第２導電型の深いウェルと、
   前記深いウェル内の互いに異なる領域に形成された第１導電型の第１浅いウェル及び第２導電型の第２浅いウェルと、
   前記第１浅いウェルに形成された第２導電型の第２電界効果トランジスタと、
   前記第２浅いウェルに形成された第１導電型の第１電界効果トランジスタとから構成されるインバータ回路を含む半導体装置であって、
   前記第１電界効果トランジスタのゲート電極及び前記第２電界効果トランジスタのゲート電極は第１配線を用いて前記基板、基板電位を有する箇所、前記深いウェル、第１導電型の浅いウェル、第２導電型の浅いウェルまたは回路動作上の所定箇所に直接的にまたは間接的に結線され、前記第１浅いウェルは、前記第１配線よりも下層の第２配線を用いて前記基板または基板電位を有する箇所に直接的にまたは間接的に結線されており、
   前記第１配線の直上の絶縁膜に形成される接続孔の数が、前記第１配線よりも下層の配線の直上の絶縁膜に形成される接続孔の数と比較して少ないことを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、前記第１配線は最上層の配線であることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、前記第２配線は１層目の配線であることを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、前記深いウェルは前記基板と結線されていないことを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、前記第１電界効果トランジスタの第１ゲート電極と前記第２電界効果トランジスタの第２ゲート電極とは、前記第１及び第２ゲート電極を共に構成する同一層の導電性材料によって接続されていることを特徴とする半導体装置。
6. 請求項１記載の半導体装置において、前記第１電界効果トランジスタの第１ゲート電極は第１導電型のシリコン膜とシリサイド層との積層膜からなり、前記第２電界効果トランジスタの第２ゲート電極は第２導電型のシリコン膜と前記シリサイド層と同一層のシリサイド層との積層膜からなり、前記シリサイド層によって前記第１電界効果トランジスタの第１ゲート電極と前記第２電界効果トランジスタの第２ゲート電極とが接続されていることを特徴とする半導体装置。
7. 請求項１記載の半導体装置において、前記インバータ回路は回路動作に寄与しないことを特徴とする半導体装置。
8. 請求項１記載の半導体装置において、前記深いウェルまたは前記第２浅いウェルに流入した電荷が、前記第１浅いウェル及び前記第２配線を介して前記基板または基板電位を有する箇所へ放電されることを特徴とする半導体装置。
9. 第１導電型の基板と、
   前記基板内に形成された第１導電型と異なる第２導電型の深いウェルと、
   前記基板内の前記深いウェル以外の領域に形成された第１導電型の第１浅いウェルと、
   前記深いウェル内に形成された第２導電型の第２浅いウェルと、
   前記第１浅いウェルに形成された第２導電型の第２電界効果トランジスタと、
   前記第２浅いウェルに形成された第１導電型の第１電界効果トランジスタとから構成されるインバータ回路を含む半導体装置であって、
   前記第１電界効果トランジスタのゲート電極及び前記第２電界効果トランジスタのゲート電極は第１配線を用いて前記基板、基板電位を有する箇所、前記深いウェル、第１導電型の浅いウェル、第２導電型の浅いウェルまたは回路動作上の所定箇所に直接的にまたは間接的に結線されており、
   前記第１配線の直上の絶縁膜に形成される接続孔の数が、前記第１配線よりも下層の配線の直上の絶縁膜に形成される接続孔の数と比較して少ないことを特徴とする半導体装置。
10. 請求項９記載の半導体装置において、前記第１配線は最上層の配線であることを特徴とする半導体装置。
11. 請求項９記載の半導体装置において、前記深いウェルは前記基板と結線されていないことを特徴とする半導体装置。
12. 請求項９記載の半導体装置において、前記第１電界効果トランジスタの第１ゲート電極と前記第２電界効果トランジスタの第２ゲート電極とは、前記第１及び第２ゲート電極を共に構成する同一層の導電性材料によって接続されていることを特徴とする半導体装置。
13. 請求項９記載の半導体装置において、前記第１電界効果トランジスタの第１ゲート電極は第１導電型のシリコン膜とシリサイド層との積層膜からなり、前記第２電界効果トランジスタの第２ゲート電極は第２導電型のシリコン膜と前記シリサイド層と同一層のシリサイド層との積層膜からなり、前記シリサイド層によって前記第１電界効果トランジスタの第１ゲート電極と前記第２電界効果トランジスタの第２ゲート電極とが接続されていることを特徴とする半導体装置。
14. 請求項９記載の半導体装置において、前記インバータ回路は回路動作に寄与しないことを特徴とする半導体装置。
15. 請求項９記載の半導体装置において、前記深いウェルまたは前記第２浅いウェルに流入した電荷が、前記第１浅いウェルを介して前記基板へ放電されることを特徴とする半導体装置。
16. 第１導電型の基板と、
    前記基板内に形成された第１導電型と異なる第２導電型の深いウェルと、
    前記深いウェル内に形成された第２導電型の第２浅いウェルと、
    前記深いウェル内の前記第２浅いウェル以外の領域に形成され、かつ基板電位を有する箇所、前記深いウェルおよび第２導電型の浅いウェルのいずれとも接続されていない第１導電型の第１浅いウェルと、
    前記第１浅いウェルに形成された第２導電型の第２電界効果トランジスタと、
    前記第２浅いウェルに形成された第１導電型の第１電界効果トランジスタとから構成されるインバータ回路を含む半導体装置であって、
    前記第１電界効果トランジスタのゲート電極及び前記第２電界効果トランジスタのゲート電極は第１配線を用いて前記基板、基板電位を有する箇所、前記深いウェル、第１導電型の浅いウェル、第２導電型の浅いウェルまたは回路動作上の所定箇所に直接的にまたは間接的に結線されており、
    前記第１配線の直上の絶縁膜に形成される接続孔の数が、前記第１配線よりも下層の配線の直上の絶縁膜に形成される接続孔の数と比較して少ないことを特徴とする半導体装置。
17. 請求項１６記載の半導体装置において、前記第１配線は最上層の配線であることを特徴とする半導体装置。
18. 請求項１６記載の半導体装置において、前記第１電界効果トランジスタの第１ゲート電極と前記第２電界効果トランジスタの第２ゲート電極とは、前記第１及び第２ゲート電極を共に構成する同一層の導電性材料によって接続されていることを特徴とする半導体装置。
19. 請求項１６記載の半導体装置において、前記第１電界効果トランジスタの第１ゲート電極は第１導電型のシリコン膜とシリサイド層との積層膜からなり、前記第２電界効果トランジスタの第２ゲート電極は第２導電型のシリコン膜と前記シリサイド層と同一層のシリサイド層との積層膜からなり、前記シリサイド層によって前記第１電界効果トランジスタの第１ゲート電極と前記第２電界効果トランジスタの第２ゲート電極とが接続されていることを特徴とする半導体装置。
20. 請求項１６記載の半導体装置において、前記インバータ回路は回路動作に寄与しないことを特徴とする半導体装置。
21. 請求項１６記載の半導体装置において、前記第１浅いウェルに流入した電荷が、前記第２浅いウェル及び前記深いウェルを介して前記基板へ放電されることを特徴とする半導体装置。
22. 第１導電型の基板と、
    前記基板内に形成された第１導電型と異なる第２導電型の深いウェルと、
    前記深いウェル内の互いに異なる領域に形成された第１導電型の第１浅いウェル及び第２導電型の第２浅いウェルと、
    前記第１浅いウェルに形成された第２導電型の第２電界効果トランジスタと、
    前記第２浅いウェルに形成された第１導電型の第１電界効果トランジスタとから構成されるインバータ回路を含む半導体装置であって、
    前記第１電界効果トランジスタのゲート電極及び前記第２電界効果トランジスタのゲート電極は第１配線を用いて基板、基板電位を有する箇所または電源電位を有する箇所に直接的にまたは間接的に結線されており、
    前記第１配線の直上の絶縁膜に形成される接続孔の数が、前記第１配線よりも下層の配線の直上の絶縁膜に形成される接続孔の数と比較して少ないことを特徴とする半導体装置。
23. 第１導電型の基板と、
    前記基板内に形成された第１導電型と異なる第２導電型の深いウェルと、
    前記深いウェル内に形成された第１導電型の第１浅いウェルと第２導電型の第２浅いウェルを含む半導体装置であって、
    前記深いウェル、前記第１浅いウェル及び前記第２浅いウェルのうちの少なくとも１つは第１配線を用いて前記基板または基板電位を有する箇所に直接的にまたは間接的に結線されており、
    前記第１配線の直上の絶縁膜に形成される接続孔の数が、前記第１配線よりも下層の配線の直上の絶縁膜に形成される接続孔の数と比較して少ないことを特徴とする半導体装置。
24. 請求項２２または２３記載の半導体装置において、前記第１配線は最上層の配線であることを特徴とする半導体装置。
25. 第１導電型の基板と、
    前記基板内に形成された第１導電型と異なる第２導電型の深いウェルと、
    前記深いウェル内の互いに異なる領域に形成された第１導電型の第１浅いウェル及び第２導電型の第２浅いウェルを含む半導体装置であって、
    前記第２浅いウェル内の箇所と前記基板もしくは基板電位を有するウェル内の箇所との間が第１配線により直接的にまたは間接的に接続されており、
    前記第１配線の直上の絶縁膜に形成される接続孔の数が、前記第１配線よりも下層の配線の直上の絶縁膜に形成される接続孔の数と比較して少ないことを特徴とする半導体装置。
26. 第１導電型の基板と、
    前記基板内に形成された第１導電型と異なる第２導電型の深いウェルと、
    前記深いウェル内に形成された第２導電型の第２浅いウェルと、
    前記深いウェル内の前記第２浅いウェル以外の領域に形成され、かつ基板電位を有する浅いウェル、前記深いウェルまたは第２導電型の浅いウェルのいずれとも接続されていない第１導電型の第１浅いウェルを含む半導体装置であって、
    前記第１浅いウェル内の箇所と前記基板、基板電位を有するウェル内の箇所または第２導電型の浅いウェル内の箇所との間が第１配線により直接的にまたは間接的に接続されており、
    前記第１配線の直上の絶縁膜に形成される接続孔の数が、前記第１配線よりも下層の配線の直上の絶縁膜に形成される接続孔の数と比較して少ないことを特徴とする半導体装置。
27. 請求項２５または２６記載の半導体装置において、前記第１配線が最上層の配線であることを特徴とする半導体装置。
28. 第１導電型の基板と、
    前記基板内に形成された第１導電型と異なる第２導電型の深いウェルと、
    前記深いウェル内の互いに異なる領域に形成された第１導電型の第１浅いウェル及び第２導電型の第２浅いウェルと、
    前記第１浅いウェルに形成された第２導電型の電界効果トランジスタとを含む半導体装置であって、
    前記電界効果トランジスタのドレインは前記第２浅いウェルに結線され、前記第１浅いウェルは接地電位に結線され、前記電界効果トランジスタのゲート電極は前記第２浅いウェルに直接的または間接的に結線されており、前記第２浅いウェルの電荷量に対応して前記電界効果トランジスタがオン状態またはオフ状態となることを特徴とする半導体装置。
29. 請求項２８記載の半導体装置において、１層目の配線を用いて前記電界効果トランジスタはドレインと前記第２浅いウェルに結線され、前記第１浅いウェルは接地電位に結線されていることを特徴とする半導体装置。
30. 請求項２８記載の半導体装置において、さらに前記第２浅いウェル内に第１導電型の第１半導体領域を含み、前記第１半導体領域は第２配線を用いて前記電界効果トランジスタのゲート電極に電気的に接続されていることを特徴とする半導体装置。
31. 請求項２８記載の半導体装置において、さらに前記第２浅いウェル内に第１導電型の第１半導体領域を含み、前記第１半導体領域は第２配線を用いて前記電界効果トランジスタのゲート電極に電気的に接続され、また前記第１半導体領域は前記第２配線よりも上層の第１配線を用いて接地電位に電気的に接続されていることを特徴とする半導体装置。
32. 請求項２８記載の半導体装置において、さらに前記第２浅いウェル内に第１導電型の第１半導体領域を含み、前記第１半導体領域と前記電界効果トランジスタのゲート電極とは、両者に跨って形成された接続孔の内部に埋め込まれたプラグ電極により結線されていることを特徴とする半導体装置。
33. 請求項２８記載の半導体装置において、さらに前記第２浅いウェルと、前記第２浅いウェル上に形成された絶縁膜と、前記絶縁膜上に形成されたゲートとから構成される容量素子とを含み、前記容量素子のゲートは第２配線を用いて前記電界効果トランジスタのゲート電極に電気的に接続されていることを特徴とする半導体装置。
34. 請求項２８記載の半導体装置において、さらに前記第２浅いウェルと、前記第２浅いウェル上に形成された絶縁膜と、前記絶縁膜上に形成されたゲートとから構成される容量素子とを含み、前記容量素子のゲートは第２配線を用いて前記電界効果トランジスタのゲート電極に電気的に接続され、また前記容量素子のゲートは前記第２配線よりも上層の第１配線を用いて接地電位に電気的に接続されていることを特徴とする半導体装置。
35. 請求項２８記載の半導体装置において、さらに前記第２浅いウェルと、前記第２浅いウェル上に形成された絶縁膜と、前記絶縁膜上に形成されたゲートとから構成される容量素子とを含み、前記容量素子のゲートは第２配線を用いて前記電界効果トランジスタのゲート電極に電気的に接続されており、
    前記容量素子のゲート容量が前記電界効果トランジスタのゲート容量よりも大きいことを特徴とする半導体装置。
36. 請求項２８記載の半導体装置において、さらに前記第２浅いウェルと、前記第２浅いウェル上に形成された絶縁膜と、前記絶縁膜上に形成されたゲートとから構成される容量素子とを含み、前記容量素子のゲートは第２配線を用いて前記電界効果トランジスタのゲート電極に電気的に接続されており、
    前記容量素子のゲート容量と前記容量素子のゲート下の前記第２浅いウェルに形成される空乏層の容量とを直列に接続して得られる容量が、前記電界効果トランジスタのゲート容量よりも大きいことを特徴とする半導体装置。
37. 請求項２８記載の半導体装置において、さらに前記第２浅いウェルと、前記第２浅いウェル上に形成された絶縁膜と、前記絶縁膜上に形成されたゲートとから構成される容量素子とを含み、前記容量素子のゲートは第２配線を用いて前記電界効果トランジスタのゲート電極に電気的に接続されており、
    前記容量素子のゲート下の前記第２浅いウェルに反転層が形成され、前記容量素子のゲート容量が前記電界効果トランジスタのゲート容量よりも大きいことを特徴とする半導体装置。
38. 請求項２８記載の半導体装置において、さらに前記第２浅いウェル内に第１導電型の第１半導体領域を含み、前記第１半導体領域は第２配線を用いて前記電界効果トランジスタのゲート電極に電気的に接続されており、
    前記第１半導体領域と前記第２浅いウェルとの接合容量が前記電界効果トランジスタのゲート容量よりも大きいことを特徴とする半導体装置。
39. 第１導電型の基板と、
    前記基板内に形成された第１導電型と異なる第２導電型の深いウェルと、
    前記深いウェル内の互いに異なる領域に形成された第１導電型の第１浅いウェル及び第２導電型の第２浅いウェルと、
    前記第１浅いウェルに形成された第２導電型の電界効果トランジスタとを含む半導体装置であって、
    前記電界効果トランジスタのドレインは前記第２浅いウェルに結線され、前記第１浅いウェルは接地電位に結線され、前記電界効果トランジスタのゲート電極は浮遊状態の配線に結線されており、前記浮遊状態の配線の中間電位によって前記電界効果トランジスタがオン状態またはオフ状態となることを特徴とする半導体装置。
40. 請求項３９記載の半導体装置において、１層目の配線を用いて前記電界効果トランジスタのドレインは前記第２浅いウェルに結線され、前記第１浅いウェルは接地電位に結線されていることを特徴とする半導体装置。
41. 請求項３９記載の半導体装置において、前記浮遊状態の配線は、前記浮遊状態の配線よりも上層の配線によって前記電界効果トランジスタがオフ状態となる電位が印加されることを特徴とする半導体装置。
42. 請求項３９記載の半導体装置において、さらに前記電界効果トランジスタのゲート電極は、前記浮遊状態の配線よりも上層の第３配線を用いて接地電位に電気的に接続されていることを特徴とする半導体装置。
43. 請求項３１または３４記載の半導体装置において、前記第１配線は最上層の配線であることを特徴とする半導体装置。
44. 請求項３０、３１または３３〜３８のいずれか１項に記載の半導体装置において、前記第２配線は１層目の配線であることを特徴とする半導体装置。
45. 請求項４２記載の半導体装置において、前記第３配線は最上層の配線であることを特徴とする半導体装置。

Images