JP2009188496A

JP2009188496A - Level shifter circuit and semiconductor integrated circuit

Info

Publication number: JP2009188496A
Application number: JP2008023676A
Authority: JP
Inventors: Hirotsugu Nakamura; 寛嗣中村; Yosuke Watanabe; 洋介渡邉; Shunsuke Toyoshima; 俊輔豊嶋
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2008-02-04
Filing date: 2008-02-04
Publication date: 2009-08-20

Abstract

<P>PROBLEM TO BE SOLVED: To suppress undesired pulsing potential variation generated at the output terminal of a level shifter circuit. <P>SOLUTION: The level shifter circuit includes a level shift portion (201) and an output portion (202) for outputting its output signal, in response to the assertion of an enable signal (IEN). The level shift portion (201) includes an output node (ITX), whose logical level is determined in timing slower than the assertion timing of the enable signal, and the output portion (202) includes active elements (Q11, Q13) that determine the output logic of the output portion, in a state where the enable signal is asserted, according to the logical level of the output node. The output logic of the output portion is determined in a timing which is slower than the timing of the assertion of the enable signal so that undesired pulsing potential variations (noise) are not generated. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、第１電源電圧系の信号をそれとは異なる第２電源電圧系の信号にシフトするためのレベルシフタ回路、及びそれを含む半導体集積回路に関する。 The present invention relates to a level shifter circuit for shifting a signal of a first power supply voltage system to a signal of a second power supply voltage system different therefrom, and a semiconductor integrated circuit including the level shifter circuit.

半導体集積回路において、例えば低電圧電源側のロジック回路から高電圧電源側のロジック回路に信号を送るとき、それらを直接接続してしまうと低電圧電源側のハイレベル信号の到達電位は、高電圧電源側の電源電位より低いために不都合を生ずることがある。例えばＣＭＯＳロジック回路などでは信号の受け取り側である高電圧電源側のｐチャネル型ＭＯＳトランジスタが十分にオフせず、ロジック回路の動作はしても貫通電流が流れたり、ときにはロジック回路動作までもが不安定になる場合がある。そこで、電源電圧の異なるロジック回路を接続する場合には、第１電源電圧系の信号をそれとは異なる第２電源電圧系の信号にシフトするためのレベルシフタ回路が設けられる。レベルシフタ回路について記載された文献の例として、特許文献１を挙げることができる。 In a semiconductor integrated circuit, for example, when a signal is sent from a logic circuit on the low voltage power supply side to a logic circuit on the high voltage power supply side, if they are directly connected, the arrival potential of the high level signal on the low voltage power supply side Since it is lower than the power supply potential on the power supply side, inconvenience may occur. For example, in a CMOS logic circuit or the like, the p-channel MOS transistor on the high voltage power supply side that is the signal receiving side is not sufficiently turned off, and even if the logic circuit operates, a through current flows, sometimes even the logic circuit operation May become unstable. Therefore, when connecting logic circuits having different power supply voltages, a level shifter circuit is provided for shifting the first power supply voltage system signal to a second power supply voltage system signal different from the first power supply voltage system signal. As an example of a document describing a level shifter circuit, Patent Document 1 can be cited.

特開２００４−４８３７７号公報JP 2004-48377 A

半導体集積回路の一例とされるマイクロコンピュータにおいては、外部から取り込まれた外部電源電圧ＶＣＣを降圧して内部電源電圧ＶＤＤを生成するための電源回路が設けられ、この電源回路で生成された内部電源電圧が、マイクロコンピュータ内の各種論理回路にそれらの動作用電源電圧として供給される。そしてそのようなマイクロコンピュータのＩ／Ｏ（インプット／アウトプット）回路には、内部電源電圧ＶＤＤ系の信号をそれとは異なる外部電源電圧ＶＣＣの信号にシフトするためのレベルシフタ回路が設けられ、このレベルシフタ回路を介して各種信号の外部出力が行われるようになっている。そのようなレベルシフタ回路においては、内部電源電圧ＶＤＤ系の電源遮断、若しくは電圧降下の際に、外部電源電圧ＶＣＣ系からの貫通電流を防止するため、イネーブル信号による動作制御が行われる。すなわち、レベルシフタ回路においては、イネーブル信号がアサートされている場合にのみ入力信号のレベルシフトが行われ、内部電源電圧ＶＤＤ系の電源遮断、若しくは電圧降下によりイネーブル信号がネゲートされた場合には、所定トランジスタがオフ状態とされることでＤＣパスの形成が回避される。そして、内部電源電圧ＶＤＤ系が復帰された場合には、再びイネーブル信号がアサートされることで、入力信号のレベルシフトが可能とされる。しかしながら、そのようなレベルシフタ回路の動作について本願発明者が検討したところ、イネーブル信号がネゲート状態からアサート状態に遷移される際に、レベルシフタ回路の出力端子にパルス性の不所望な電位変化（ノイズ）が現れ、それが上記マイクロコンピュータが適用されたシステムの誤動作を招来する虞のあることが見いだされた。 In a microcomputer as an example of a semiconductor integrated circuit, a power supply circuit for stepping down an external power supply voltage VCC taken from outside and generating an internal power supply voltage VDD is provided, and an internal power supply generated by the power supply circuit is provided. The voltage is supplied to the various logic circuits in the microcomputer as their operating power supply voltages. Such an I / O (input / output) circuit of the microcomputer is provided with a level shifter circuit for shifting the signal of the internal power supply voltage VDD system to a signal of the external power supply voltage VCC different from that. Various signals are externally output through a circuit. In such a level shifter circuit, operation control by an enable signal is performed in order to prevent a through current from the external power supply voltage VCC system when the power supply of the internal power supply voltage VDD system is cut off or a voltage drop occurs. That is, in the level shifter circuit, the level shift of the input signal is performed only when the enable signal is asserted, and when the enable signal is negated due to power supply interruption of the internal power supply voltage VDD system or a voltage drop, a predetermined signal is obtained. The formation of a DC path is avoided by turning off the transistor. When the internal power supply voltage VDD system is restored, the enable signal is asserted again, thereby enabling the level shift of the input signal. However, the inventors of the present invention have examined the operation of such a level shifter circuit. As a result, when the enable signal is changed from the negated state to the asserted state, an undesired potential change (noise) having a pulse characteristic at the output terminal of the level shifter circuit. It has been found that this may lead to malfunction of a system to which the microcomputer is applied.

本発明の目的は、レベルシフタ回路の出力端子に生ずるパルス性の不所望な電位変化を抑制するための技術を提供することにある。 An object of the present invention is to provide a technique for suppressing an undesired potential change in pulse characteristics that occurs at an output terminal of a level shifter circuit.

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。 A representative one of the inventions disclosed in the present application will be briefly described as follows.

すなわち、レベルシフタ回路は、レベルシフト部と、その出力信号を、イネーブル信号のアサートに呼応して外部出力するための出力部とを含む。上記レベルシフト部は、上記イネーブル信号のアサートタイミングよりも遅いタイミングで論理レベルが確定される出力ノードを含み、上記出力部は、上記イネーブル信号がアサートされた状態で、上記出力ノードの論理レベルに応じて上記出力部の出力論理を確定するための能動素子を含む。上記イネーブル信号がアサートされるタイミングよりも遅いタイミングで上記出力部の出力論理が確定されることで、パルス性の不所望な電位変化（ノイズ）を生じないようにする。 That is, the level shifter circuit includes a level shift unit and an output unit for outputting the output signal to the outside in response to the assertion of the enable signal. The level shift unit includes an output node whose logical level is determined at a timing later than the assert timing of the enable signal, and the output unit is set to the logical level of the output node in a state where the enable signal is asserted. Accordingly, an active element for determining the output logic of the output unit is included. The output logic of the output unit is determined at a timing later than the timing at which the enable signal is asserted, so that an undesired potential change (noise) with pulse characteristics is prevented.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。 The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.

すなわち、レベルシフタ回路の出力端子に生ずるパルス性の不所望な電位変化を抑制することができる。 That is, it is possible to suppress an undesired pulse-like potential change that occurs at the output terminal of the level shifter circuit.

１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。 1. Representative Embodiment First, an outline of a typical embodiment of the invention disclosed in the present application will be described. The reference numerals of the drawings referred to with parentheses in the outline description of the representative embodiments merely exemplify what are included in the concept of the components to which the reference numerals are attached.

〔１〕本発明の代表的な実施の形態に係るレベルシフタ回路（３０）は、第１電源電圧（ＶＤＤ）系の信号をそれとは異なる第２電源電圧（ＶＣＣ）系の信号にシフト可能なレベルシフト部（２０１）と、上記レベルシフト部の出力信号を、イネーブル信号（ＩＥＮ）のアサートに呼応して外部出力するための出力部（２０２）とを含む。上記レベルシフト部（２０１）は、上記イネーブル信号のアサートタイミングよりも遅いタイミングで論理レベルが確定される出力ノード（ＩＴＸ）を含み、上記出力部（２０２）は、上記イネーブル信号がアサートされた状態で、上記出力ノードの論理レベルに応じて上記出力部の出力論理を確定するための能動素子（Ｑ１１，Ｑ１３）を含む。 [1] The level shifter circuit (30) according to the representative embodiment of the present invention is a level capable of shifting a first power supply voltage (VDD) signal to a second power supply voltage (VCC) signal different from the first power supply voltage (VDD) signal. A shift unit (201) and an output unit (202) for externally outputting the output signal of the level shift unit in response to the assertion of the enable signal (IEN) are included. The level shift unit (201) includes an output node (ITX) whose logic level is determined at a timing later than the assert timing of the enable signal, and the output unit (202) is in a state where the enable signal is asserted. Thus, active elements (Q11, Q13) for determining the output logic of the output unit according to the logic level of the output node are included.

上記の構成によれば、イネーブル信号がネゲート状態からアサート状態に遷移される際に、上記ノードの論理レベルは、上記イネーブル信号のアサートタイミングよりも遅れて確定する。しかしながら、そのようなノードの論理レベルに応じて上記出力部の出力論理を確定するための能動素子が設けられているため、上記イネーブル信号がアサートされるタイミングよりも遅いタイミングで上記出力部の出力論理が確定され、上記イネーブル信号の論理変化が出力部の出力側に伝達されない。それにより上記出力部の出力信号には、パルス性の不所望な電位変化（ノイズ）は生じない。 According to the above configuration, when the enable signal transits from the negated state to the asserted state, the logic level of the node is determined later than the assert timing of the enable signal. However, since an active element for determining the output logic of the output unit according to the logic level of such a node is provided, the output of the output unit is delayed at a timing later than the timing at which the enable signal is asserted. The logic is determined, and the logic change of the enable signal is not transmitted to the output side of the output unit. Thereby, an undesired pulse-like potential change (noise) does not occur in the output signal of the output section.

〔２〕上記レベルシフト部は次のように構成することができる。 [2] The level shift unit can be configured as follows.

上記第２電源電圧系の高電位側電源に結合され、上記イネーブル信号のアサートに呼応して導通される第１トランジスタ（Ｑ１）と、上記第１トランジスタに結合された第２トランジスタ（Ｑ２）とを設ける。上記第２トランジスタに直列接続された第３トランジスタ（Ｑ３）と、上記第３トランジスタに直列接続された第４トランジスタ（Ｑ４）とを設ける。上記第４トランジスタに直列接続されるとともに、上記第２電源電圧系の低電位側電源に接続された第５トランジスタ（Ｑ５）と、上記第１トランジスタに結合された第６トランジスタ（Ｑ６）とを設ける。上記第６トランジスタに直列接続された第７トランジスタ（Ｑ７）と、上記第７トランジスタに直列接続された第８トランジスタ（Ｑ８）とを設ける。上記第８トランジスタに直列接続されるとともに、上記第２電源電圧系の低電位側電源に接続された第９トランジスタ（Ｑ９）を設ける。上記第４トランジスタ（Ｑ４）のゲート電極と上記第５トランジスタ（Ｑ５）のゲート電極には、上記第１電源電圧系の第１信号（ＩＴ）が伝達される。上記第８トランジスタ（Ｑ８）のゲート電極と上記第９トランジスタ（Ｑ９）のゲート電極には、上記第１信号とは相補レベルの第２信号（ＩＢ）が伝達される。上記第４トランジスタ（Ｑ４）と上記第５トランジスタ（Ｑ５）とが直列接続されたノード（ＩＴＸ）の信号が上記第６トランジスタ（Ｑ６）のゲート電極に伝達される。上記第８トランジスタ（Ｑ８）と上記第９トランジスタ（Ｑ９）とが直列接続されたノードの信号が上記第２トランジスタ（Ｑ２）のゲート電極に伝達される。 A first transistor (Q1) coupled to a high-potential-side power supply of the second power supply voltage system and rendered conductive in response to assertion of the enable signal; and a second transistor (Q2) coupled to the first transistor; Is provided. A third transistor (Q3) connected in series to the second transistor and a fourth transistor (Q4) connected in series to the third transistor are provided. A fifth transistor (Q5) connected in series to the fourth transistor and connected to the low-potential side power supply of the second power supply voltage system, and a sixth transistor (Q6) coupled to the first transistor. Provide. A seventh transistor (Q7) connected in series to the sixth transistor and an eighth transistor (Q8) connected in series to the seventh transistor are provided. A ninth transistor (Q9) connected in series to the eighth transistor and connected to the low potential side power supply of the second power supply voltage system is provided. The first signal (IT) of the first power supply voltage system is transmitted to the gate electrode of the fourth transistor (Q4) and the gate electrode of the fifth transistor (Q5). A second signal (IB) having a level complementary to the first signal is transmitted to the gate electrode of the eighth transistor (Q8) and the gate electrode of the ninth transistor (Q9). A signal at a node (ITX) in which the fourth transistor (Q4) and the fifth transistor (Q5) are connected in series is transmitted to the gate electrode of the sixth transistor (Q6). A signal at a node where the eighth transistor (Q8) and the ninth transistor (Q9) are connected in series is transmitted to the gate electrode of the second transistor (Q2).

上記出力部（２０２）は次のように構成することができる。 The output unit (202) can be configured as follows.

第２電源電圧系の高電位側電源に結合された第１０トランジスタと、上記第１０トランジスタに並列接続された第１１トランジスタ（Ｑ１１）とを設ける。上記第１０トランジスタと上記第１１トランジスタとに結合された第１２トランジスタ（Ｑ１２）と、上記第１２トランジスタに直列接続されるとともに、上記第２電源電圧系の低電位側電源に結合された第１３トランジスタ（Ｑ１３）とを設ける。上記第１０トランジスタ（Ｑ１０）のゲート電極と上記第１２トランジスタ（Ｑ１２）のゲート電極には、上記イネーブル信号が論理反転されて供給される。上記第１１トランジスタ（Ｑ１１）のゲート電極と上記第１３トランジスタ（Ｑ１３）のゲート電極には、上記第４トランジスタ（Ｑ４）と上記第５トランジスタ（Ｑ５）とが直列接続されたノードの信号が伝達可能にされる。上記出力ノードは、上記第４トランジスタ（Ｑ４）と上記第５トランジスタ（Ｑ５）とが直列接続されたノードとされる。上記能動素子は、上記第１１トランジスタ（Ｑ１１）と上記第１３トランジスタ（Ｑ１３）とされる。 A tenth transistor coupled to the high potential side power supply of the second power supply voltage system and an eleventh transistor (Q11) connected in parallel to the tenth transistor are provided. A twelfth transistor (Q12) coupled to the tenth transistor and the eleventh transistor, and a thirteenth transistor coupled in series to the twelfth transistor and coupled to the low-potential side power source of the second power source voltage system. A transistor (Q13) is provided. The enable signal is logically inverted and supplied to the gate electrode of the tenth transistor (Q10) and the gate electrode of the twelfth transistor (Q12). A signal of a node in which the fourth transistor (Q4) and the fifth transistor (Q5) are connected in series is transmitted to the gate electrode of the eleventh transistor (Q11) and the gate electrode of the thirteenth transistor (Q13). Made possible. The output node is a node in which the fourth transistor (Q4) and the fifth transistor (Q5) are connected in series. The active elements are the eleventh transistor (Q11) and the thirteenth transistor (Q13).

〔３〕別の観点によれば、上記レベルシフタ回路（３０）は次のように構成することができる。 [3] From another viewpoint, the level shifter circuit (30) can be configured as follows.

上記第２電源電圧系の高電位側電源に接続された第１トランジスタ（Ｑ２１）と、上記第１トランジスタに直列接続された第２トランジスタ（Ｑ２２）とを設ける。上記第２トランジスタに直列接続された第３トランジスタ（Ｑ２３）と、上記第３トランジスタに直列接続されるとともに、上記第２電源電圧系の低電位側電源に結合された第４トランジスタ（Ｑ２４）とを設ける。上記第４トランジスタに並列接続された第５トランジスタ（Ｑ２５）と、上記第２電源電圧系の高電位側電源に接続された第６トランジスタ（Ｑ２６）とを設ける。上記第６トランジスタに直列接続された第７トランジスタ（Ｑ２７）と、上記第７トランジスタに直列接続された第８トランジスタ（Ｑ２８）とを設ける。上記第８トランジスタに直列接続されるとともに、上記第２電源電圧系の低電位側電源に結合された第９トランジスタ（Ｑ２９）を設ける。上記第３トランジスタ（Ｑ２３）のゲート電極と上記第４トランジスタ（Ｑ２４）のゲート電極には、上記第１電源電圧（ＶＤＤ）系の第１信号（ＩＴ）が伝達される。上記第８トランジスタ（Ｑ２８）のゲート電極と上記第９トランジスタ（Ｑ２９）のゲート電極には、上記第１信号とは相補レベルの第２信号（ＩＢ）が伝達される。上記第３トランジスタ（Ｑ２３）と上記第４トランジスタ（Ｑ２４）とが直列接続されたノードの信号が上記第６トランジスタ（Ｑ２６）のゲート電極に伝達される。上記第８トランジスタ（Ｑ２８）と上記第９トランジスタとが直列接続されたノードの信号が上記第１トランジスタのゲート電極に伝達される。上記第２トランジスタ、上記第５トランジスタ、及び上記第７トランジスタは、上記イネーブル信号のアサートに呼応して導通可能にされる。上記第３トランジスタ（Ｑ２３）と上記第４トランジスタ（Ｑ２４）とが直列接続されたノード（ＩＴＸ）の論理に基づいて上記第２電源電圧系の信号出力が可能にされる。 A first transistor (Q21) connected to the high potential side power supply of the second power supply voltage system and a second transistor (Q22) connected in series to the first transistor are provided. A third transistor (Q23) connected in series to the second transistor; a fourth transistor (Q24) connected in series to the third transistor and coupled to the low-potential side power supply of the second power supply voltage system; Is provided. A fifth transistor (Q25) connected in parallel to the fourth transistor and a sixth transistor (Q26) connected to the high potential side power supply of the second power supply voltage system are provided. A seventh transistor (Q27) connected in series to the sixth transistor and an eighth transistor (Q28) connected in series to the seventh transistor are provided. A ninth transistor (Q29) connected in series to the eighth transistor and coupled to the low potential side power supply of the second power supply voltage system is provided. The first signal (IT) of the first power supply voltage (VDD) system is transmitted to the gate electrode of the third transistor (Q23) and the gate electrode of the fourth transistor (Q24). A second signal (IB) having a level complementary to the first signal is transmitted to the gate electrode of the eighth transistor (Q28) and the gate electrode of the ninth transistor (Q29). A signal at a node where the third transistor (Q23) and the fourth transistor (Q24) are connected in series is transmitted to the gate electrode of the sixth transistor (Q26). A signal at a node where the eighth transistor (Q28) and the ninth transistor are connected in series is transmitted to the gate electrode of the first transistor. The second transistor, the fifth transistor, and the seventh transistor are rendered conductive in response to the assertion of the enable signal. Based on the logic of a node (ITX) in which the third transistor (Q23) and the fourth transistor (Q24) are connected in series, signal output of the second power supply voltage system is enabled.

〔４〕さらに別の観点によれば、上記レベルシフタ回路（３０）は、上記第２電源電圧系の高電位側電源に結合された第１トランジスタ（Ｑ４１）と、上記第１トランジスタに結合された第２トランジスタ（Ｑ４２）とを設ける。上記第２トランジスタに直列接続された第３トランジスタ（Ｑ４３）と、上記第３トランジスタに直列接続されるとともに、上記第２電源電圧系の低電位側電源に接続された第４トランジスタ（Ｑ４４）とを設ける。上記第４トランジスタに並列接続された第５トランジスタ（Ｑ４５）と、上記第１トランジスタに結合された第６トランジスタ（Ｑ４６）と、を設ける。上記第６トランジスタに直列接続された第７トランジスタ（Ｑ４７）と、上記第７トランジスタに直列接続されるとともに、上記第２電源電圧系の低電位側電源に接続された第８トランジスタ（Ｑ４８）とを設ける。上記第３トランジスタ（Ｑ４３）のゲート電極と上記第４トランジスタ（Ｑ４４）のゲート電極には、上記第１電源電圧系の第１信号が伝達される。上記第７トランジスタ（Ｑ４７）のゲート電極と上記第８トランジスタ（Ｑ４８）のゲート電極には、上記第１信号とは相補レベルの第２信号が伝達される。上記第３トランジスタ（Ｑ４３）と上記第４トランジスタ（Ｑ４４）とが直列接続されたノードの信号が上記第６トランジスタ（Ｑ４６）のゲート電極に伝達される。上記第７トランジスタ（Ｑ４７）と上記第８トランジスタ（Ｑ４８）とが直列接続されたノードの信号が上記第２トランジスタ（Ｑ４２）のゲート電極に伝達される。上記第１トランジスタ（Ｑ４１）及び上記第５トランジスタ（Ｑ４５）は、上記イネーブル信号のアサートに呼応して導通可能にされる。上記第３トランジスタ（Ｑ２３）と上記第４トランジスタ（Ｑ２４）とが直列接続されたノード（ＩＴＸ）の論理に基づいて上記第２電源電圧系の信号出力が可能にされる。 [4] According to still another aspect, the level shifter circuit (30) includes a first transistor (Q41) coupled to a high-potential side power supply of the second power supply voltage system, and a first transistor (Q41) coupled to the first transistor. A second transistor (Q42) is provided. A third transistor (Q43) connected in series to the second transistor; a fourth transistor (Q44) connected in series to the third transistor and connected to the low-potential side power supply of the second power supply voltage system; Is provided. A fifth transistor (Q45) connected in parallel to the fourth transistor and a sixth transistor (Q46) coupled to the first transistor are provided. A seventh transistor (Q47) connected in series to the sixth transistor; an eighth transistor (Q48) connected in series to the seventh transistor and connected to the low-potential side power supply of the second power supply voltage system; Is provided. The first signal of the first power supply voltage system is transmitted to the gate electrode of the third transistor (Q43) and the gate electrode of the fourth transistor (Q44). A second signal having a level complementary to the first signal is transmitted to the gate electrode of the seventh transistor (Q47) and the gate electrode of the eighth transistor (Q48). A signal at a node where the third transistor (Q43) and the fourth transistor (Q44) are connected in series is transmitted to the gate electrode of the sixth transistor (Q46). A signal at a node where the seventh transistor (Q47) and the eighth transistor (Q48) are connected in series is transmitted to the gate electrode of the second transistor (Q42). The first transistor (Q41) and the fifth transistor (Q45) are rendered conductive in response to the assertion of the enable signal. Based on the logic of a node (ITX) in which the third transistor (Q23) and the fourth transistor (Q24) are connected in series, signal output of the second power supply voltage system is enabled.

〔５〕外部から供給された電源電圧を降圧することで内部電源電圧を形成可能な電源回路（１８）と、上記内部電源電圧が供給されることで動作可能な内部論理回路（１９〜２３）と、上記内部論理回路と外部との間で信号の入出力を可能とするＩ／Ｏ回路（１０）とを含んで半導体集積回路を形成することができる。このとき、上記Ｉ／Ｏ回路（１０）は、上記内部論理回路から出力された信号の外部出力を可能とする出力回路（３０）を含んで構成し、この出力回路（３０）には、上記〔１〕乃至〔４〕に記載されたレベルシフタ回路を用いることができる。 [5] A power supply circuit (18) capable of forming an internal power supply voltage by stepping down a power supply voltage supplied from the outside, and an internal logic circuit (19-23) operable by being supplied with the internal power supply voltage And an I / O circuit (10) that enables input / output of signals between the internal logic circuit and the outside, a semiconductor integrated circuit can be formed. At this time, the I / O circuit (10) includes an output circuit (30) that enables external output of the signal output from the internal logic circuit, and the output circuit (30) includes the output circuit (30). The level shifter circuit described in [1] to [4] can be used.

２．実施の形態の説明
次に、実施の形態について更に詳述する。 2. Next, the embodiment will be described in more detail.

＜実施の形態１＞
図４には、本発明にかかる半導体集積回路の一例とされるマイクロコンピュータが示される。このマイクロコンピュータ（マイクロプロセッサ、データプロセッサ、あるいはデータ処理装置などと称されることもある）１００は、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。マイクロコンピュータ１００の縁辺部にはＩ／Ｏ回路１０が設けられる。Ｉ／Ｏ回路１０は、外部電源電圧ＶＣＣが供給されるＶＣＣ領域１０Ａと、外部アナログ系電源電圧ＡＶＣＣが供給されるＡＶＣＣ領域１０Ｂとを含む。外部電源電圧ＶＣＣは、上記ＶＣＣ領域１０Ａを介して内部回路１１に伝達され、外部アナログ系電源電圧ＡＶＣＣは、上記ＡＶＣＣ領域１０Ｂを介して内部回路１１に伝達される。上記内部回路１１は、特に制限されないが、プログラムなどが格納されたフラッシュメモリ（ＦＬＡＳＨ）１２、デジタル信号をアナログ信号に変換するためのデジタル・アナログ・コンバータ（ＤＡＣ）１６、アナログ信号をデジタル信号に変換するためのアナログ・デジタル・コンバータ（ＡＤＣ）１７、外部電源電圧ＶＣＣを入力し内部回路１１における各部の動作用電源電圧（ＶＤＤ）を生成するための電源回路１８、及び内部電源電圧ＶＤＤが供給されるＶＤＤ領域１３を含んで成る。上記ＶＤＤ領域１３には、論理演算のための論理回路（ＬＯＧＩＣ）１９，２２、演算処理のためのプログラムを実行する中央処理装置（ＣＰＵ）２０、上記ＣＰＵ２０に対する割り込み要求を処理するためのコントローラ（ＣＴＬ）、及び上記ＣＰＵ２０による演算処理の作業領域などに使用されるランダム・アクセス・メモリ（ＲＡＭ）２３を含む。上記Ｉ／Ｏ回路１０は、外部との間で各種信号のやり取りを可能とする多数のＩ／Ｏセルを含む。一つのＩ／Ｏセルは、外部信号をマイクロコンピュータ１００内に取り込むための入力回路と、マイクロコンピュータ１００の内部信号の外部出力を可能とする出力回路とを含む。 <Embodiment 1>
FIG. 4 shows a microcomputer as an example of a semiconductor integrated circuit according to the present invention. The microcomputer (sometimes referred to as a microprocessor, a data processor, or a data processing device) 100 is not particularly limited, but is a single semiconductor substrate such as a single crystal silicon substrate by a known semiconductor integrated circuit manufacturing technique. Formed. An I / O circuit 10 is provided at the edge of the microcomputer 100. I / O circuit 10 includes a VCC region 10A to which external power supply voltage VCC is supplied and an AVCC region 10B to which external analog power supply voltage AVCC is supplied. The external power supply voltage VCC is transmitted to the internal circuit 11 through the VCC region 10A, and the external analog power supply voltage AVCC is transmitted to the internal circuit 11 through the AVCC region 10B. The internal circuit 11 is not particularly limited, but includes a flash memory (FLASH) 12 in which a program and the like are stored, a digital / analog converter (DAC) 16 for converting a digital signal into an analog signal, and an analog signal into a digital signal. An analog-digital converter (ADC) 17 for conversion, a power supply circuit 18 for inputting an external power supply voltage VCC and generating a power supply voltage (VDD) for operation of each part in the internal circuit 11, and an internal power supply voltage VDD are supplied VDD region 13 to be processed. The VDD area 13 includes logic circuits (LOGIC) 19 and 22 for logical operation, a central processing unit (CPU) 20 that executes a program for arithmetic processing, and a controller (for processing an interrupt request to the CPU 20). CTL) and a random access memory (RAM) 23 used for a work area for arithmetic processing by the CPU 20. The I / O circuit 10 includes a large number of I / O cells that allow various signals to be exchanged with the outside. One I / O cell includes an input circuit for taking an external signal into the microcomputer 100 and an output circuit that enables an external output of the internal signal of the microcomputer 100.

図１には、一つのＩ／Ｏセルにおける出力回路の構成例が示される。 FIG. 1 shows a configuration example of an output circuit in one I / O cell.

図１に示される出力回路３０は、バッファ３１，３６、インバータ３２，３３，３５、及びレベルシフタ回路３４を含む。レベルシフタ回路３４は、内部電源電圧（ＶＤＤ）系の信号をそれとは異なる外部電源電圧（ＶＣＣ）系の信号にシフトする機能を有する。特に制限されないが、ＶＤＤ＝１．５Ｖとされ、ＶＣＣ＝３．３Ｖとされ、低電位側電源（接地電位）ＶＳＳ＝０Ｖとされる。上記バッファ３１及び上記インバータ３２は、ＶＤＤ系３０Ａに属し、上記インバータ３３，３５、及びバッファ３６はＶＣＣ系３０Ｂに属する。入力信号ＩＮは、バッファ３１やインバータ３２を介してレベルシフタ回路３４に供給される。バッファ３１を介してそのままレベルシフタ回路３４に供給される信号はＩＢとされ、インバータ３２を介してレベルシフタ回路３４に供給される信号はＩＴとされる。また、レベルシフタ回路３４にはイネーブル信号ＩＥＮと、それがインバータ３３で論理反転された信号ＩＥが供給される。レベルシフタ回路３４の出力信号Ｚはインバータ３５で論理反転されてから後段のバッファを介して外部出力（ＯＵＴ）される。 The output circuit 30 shown in FIG. 1 includes buffers 31 and 36, inverters 32, 33 and 35, and a level shifter circuit 34. The level shifter circuit 34 has a function of shifting an internal power supply voltage (VDD) signal to a different external power supply voltage (VCC) signal. Although not particularly limited, VDD = 1.5V, VCC = 3.3V, and the low potential side power supply (ground potential) VSS = 0V. The buffer 31 and the inverter 32 belong to the VDD system 30A, and the inverters 33 and 35 and the buffer 36 belong to the VCC system 30B. The input signal IN is supplied to the level shifter circuit 34 via the buffer 31 and the inverter 32. A signal supplied to the level shifter circuit 34 through the buffer 31 as it is is IB, and a signal supplied to the level shifter circuit 34 through the inverter 32 is IT. The level shifter circuit 34 is supplied with an enable signal IEN and a signal IE obtained by logically inverting the enable signal IEN. The output signal Z of the level shifter circuit 34 is logically inverted by the inverter 35 and then externally output (OUT) through a buffer at the subsequent stage.

図２には、上記レベルシフタ回路３４の構成例が示される。 FIG. 2 shows a configuration example of the level shifter circuit 34.

レベルシフタ回路３４は、内部電源電圧系の信号をそれとは異なる外部電源電圧系の信号にシフト可能なレベルシフト部２０１と、上記レベルシフト部２０１の出力信号を、イネーブル信号ＩＥＮがアサートされることにより外部出力するための出力部２０２とを含む。イネーブル信号ＩＥＮは、マイクロコンピュータのリセット信号に基づいて形成される。マイクロコンピュータのリセット状態ではイネーブル信号ＩＥＮはハイ（Ｈ）レベルにネゲートされ、上記リセットが解除されることで、上記イネーブル信号がロー（Ｌ）レベルにアサートされる。 The level shifter circuit 34 is capable of shifting an internal power supply voltage system signal to a different external power supply voltage system signal, and the output signal of the level shift section 201 is asserted by an enable signal IEN. And an output unit 202 for external output. The enable signal IEN is formed based on a microcomputer reset signal. In the reset state of the microcomputer, the enable signal IEN is negated to a high (H) level, and the reset signal is released, so that the enable signal is asserted to a low (L) level.

上記レベルシフト部２０１は次のように構成される。 The level shift unit 201 is configured as follows.

外部電源電圧系の高電位側電源（ＶＣＣ）に結合され、上記イネーブル信号がアサートされることで導通されるｐチャネル型ＭＯＳトランジスタＱ１と、上記ｐチャネル型ＭＯＳトランジスタＱ１に結合されたｐチャネル型ＭＯＳトランジスタＱ２とが設けられる。上記ｐチャネル型ＭＯＳトランジスタＱ２に直列接続されたｐチャネル型ＭＯＳトランジスタＱ３と、上記ｐチャネル型ＭＯＳトランジスタＱ３に直列接続されたｐチャネル型ＭＯＳトランジスタＱ４とが設けられる。上記ｐチャネル型ＭＯＳトランジスタＱ４に直列接続されるとともに、外部電源電圧系の低電位側電源（ＶＳＳ）に接続されたｎチャネル型ＭＯＳトランジスタＱ５と、上記ｐチャネル型ＭＯＳトランジスタＱ１に結合されたｐチャネル型ＭＯＳトランジスタＱ６とが設けられる。上記ｐチャネル型ＭＯＳトランジスタＱ６に直列接続されたｐチャネル型ＭＯＳトランジスタＱ７と、上記ｐチャネル型ＭＯＳトランジスタＱ７に直列接続されたｐチャネル型ＭＯＳトランジスタＱ８とが設けられる。そして、上記ｐチャネル型ＭＯＳトランジスタＱ８に直列接続されるとともに、上記外部電源電圧系の低電位側電源に接続されたｎチャネル型ＭＯＳトランジスタＱ９が設けられる。上記ｐチャネル型ＭＯＳトランジスタＱ４のゲート電極と上記ｎチャネル型ＭＯＳトランジスタＱ５のゲート電極には、上記内部電源電圧系の第１信号が伝達される。上記ｐチャネル型ＭＯＳトランジスタＱ８のゲート電極と上記ｎチャネル型ＭＯＳトランジスタＱ９のゲート電極には、上記第１信号とは相補レベルの第２信号が伝達される。上記ｐチャネル型ＭＯＳトランジスタＱ４と上記ｎチャネル型ＭＯＳトランジスタＱ５とが直列接続されたノードの信号が上記ｐチャネル型ＭＯＳトランジスタＱ６のゲート電極に伝達される。上記ｐチャネル型ＭＯＳトランジスタＱ８と上記ｎチャネル型ＭＯＳトランジスタＱ９とが直列接続されたノードの信号が上記ｐチャネル型ＭＯＳトランジスタＱ２のゲート電極に伝達される。 A p-channel MOS transistor Q1 coupled to a high-potential-side power supply (VCC) of an external power supply voltage system and rendered conductive when the enable signal is asserted, and a p-channel type coupled to the p-channel MOS transistor Q1 MOS transistor Q2 is provided. A p-channel MOS transistor Q3 connected in series to the p-channel MOS transistor Q2 and a p-channel MOS transistor Q4 connected in series to the p-channel MOS transistor Q3 are provided. An n-channel MOS transistor Q5 connected in series to the p-channel MOS transistor Q4 and connected to the low-potential-side power supply (VSS) of the external power supply voltage system, and a p-coupled to the p-channel MOS transistor Q1 A channel type MOS transistor Q6 is provided. A p-channel MOS transistor Q7 connected in series to the p-channel MOS transistor Q6 and a p-channel MOS transistor Q8 connected in series to the p-channel MOS transistor Q7 are provided. An n-channel MOS transistor Q9 connected in series to the p-channel MOS transistor Q8 and connected to the low-potential-side power supply of the external power supply voltage system is provided. The first signal of the internal power supply voltage system is transmitted to the gate electrode of the p-channel MOS transistor Q4 and the gate electrode of the n-channel MOS transistor Q5. A second signal complementary to the first signal is transmitted to the gate electrode of the p-channel MOS transistor Q8 and the gate electrode of the n-channel MOS transistor Q9. A signal at a node where the p-channel MOS transistor Q4 and the n-channel MOS transistor Q5 are connected in series is transmitted to the gate electrode of the p-channel MOS transistor Q6. A signal at a node where the p-channel MOS transistor Q8 and the n-channel MOS transistor Q9 are connected in series is transmitted to the gate electrode of the p-channel MOS transistor Q2.

上記出力部２０２は、基本的には２入力のナンド論理を得るＮＡＮＤ回路とされ、以下のように構成される。 The output unit 202 is basically a NAND circuit that obtains 2-input NAND logic, and is configured as follows.

外部電源電圧系の高電位側電源（ＶＣＣ）が供給されるｐチャネル型ＭＯＳトランジスタＱ１０と、上記ｐチャネル型ＭＯＳトランジスタＱ１０に並列接続されたｐチャネル型ＭＯＳトランジスタＱ１１とが設けられる。上記ｐチャネル型ＭＯＳトランジスタＱ１０と上記ｐチャネル型ＭＯＳトランジスタＱ１１とに結合されたｎチャネル型ＭＯＳトランジスタＱ１２と、上記ｎチャネル型ＭＯＳトランジスタＱ１２に直列接続されるとともに、上記外部電源電圧系の低電位側電源に結合されたｎチャネル型ＭＯＳトランジスタＱ１３とが設けられる。上記ｐチャネル型ＭＯＳトランジスタＱ１０のゲート電極と上記ｎチャネル型ＭＯＳトランジスタＱ１２のゲート電極には、上記イネーブル信号ＩＥＮが論理反転された信号ＩＥが供給される。上記ｐチャネル型ＭＯＳトランジスタＱ１１のゲート電極と上記ｎチャネル型ＭＯＳトランジスタＱ１３のゲート電極には、上記ｐチャネル型ＭＯＳトランジスタＱ４と上記ｎチャネル型ＭＯＳトランジスタＱ５とが直列接続されたノードＩＴＸの信号が伝達可能にされる。これにより、出力部２０２では、上記イネーブル信号ＩＥＮが論理反転された信号ＩＥと、上記ノードＩＴＸの信号とのナンド論理が得られる。 A p-channel MOS transistor Q10 to which a high potential side power supply (VCC) of the external power supply voltage system is supplied, and a p-channel MOS transistor Q11 connected in parallel to the p-channel MOS transistor Q10 are provided. An n-channel MOS transistor Q12 coupled to the p-channel MOS transistor Q10 and the p-channel MOS transistor Q11 is connected in series to the n-channel MOS transistor Q12 and has a low potential of the external power supply voltage system. An n-channel MOS transistor Q13 coupled to the side power supply is provided. A signal IE obtained by logically inverting the enable signal IEN is supplied to the gate electrode of the p-channel MOS transistor Q10 and the gate electrode of the n-channel MOS transistor Q12. A signal of a node ITX in which the p-channel MOS transistor Q4 and the n-channel MOS transistor Q5 are connected in series is connected to the gate electrode of the p-channel MOS transistor Q11 and the gate electrode of the n-channel MOS transistor Q13. Be able to communicate. As a result, the output unit 202 obtains NAND logic of the signal IE obtained by logically inverting the enable signal IEN and the signal of the node ITX.

ここで、本発明における出力ノードは、上記ｐチャネル型ＭＯＳトランジスタＱ４と上記ｎチャネル型ＭＯＳトランジスタＱ５とが直列接続されたノードとされる。また、本発明における能動素子は、上記ｐチャネル型ＭＯＳトランジスタＱ１１と上記ｎチャネル型ＭＯＳトランジスタＱ１３とされる。 Here, the output node in the present invention is a node in which the p-channel MOS transistor Q4 and the n-channel MOS transistor Q5 are connected in series. The active elements in the present invention are the p-channel MOS transistor Q11 and the n-channel MOS transistor Q13.

図３には、図２に示される構成例における主要部の動作波形が示される。図３（Ａ）は、入力信号ＩＮがハイ（Ｈ）レベルの場合であり、図３（Ｂ）は入力信号ＩＮがロー（Ｌ）レベルの場合である。 FIG. 3 shows operation waveforms of main parts in the configuration example shown in FIG. 3A shows a case where the input signal IN is at a high (H) level, and FIG. 3B shows a case where the input signal IN is at a low (L) level.

内部電源電圧ＶＤＤ系の電源遮断、若しくは電圧降下の際に、外部電源電圧ＶＣＣ系からの貫通電流を防止するため、イネーブル信号ＩＥＮによる制御が行われる。例えば、イネーブル信号ＩＥＮがＨレベルにネゲートされ、信号ＩＥがＬレベルにアサートされることによって、ｐチャネル型ＭＯＳトランジスタＱ１，nチャネル型ＭＯＳトランジスタＱ１２がオフ状態にされ、ｐチャネル型ＭＯＳトランジスタＱ１０がオン状態にされるため、レベルシフタ回路３４におけるＤＣパスの形成が排除される。これにより、外部電源電圧ＶＣＣ系からの貫通電流が防止される。そして、内部電源電圧ＶＤＤ系が復帰された場合には、イネーブル信号ＩＥＮがＬレベルにアサートされる。入力信号ＩＮがＨレベルのとき、ＩＴがＬレベルとされ、ＩＢがＨレベルとされ、ノードＩＴＸがＨレベルとされ、出力信号ＺがＬレベルとされ、出力信号ＯＵＴがＨレベルとされる。入力信号ＩＮがＬレベルのとき、ＩＴがＨレベルとされ、ＩＢがＬレベルとされ、ノードＩＴＸがＬレベルとされ、出力信号ＺがＨレベルとされ、出力信号ＯＵＴがＬレベルとされる。 In order to prevent a through current from the external power supply voltage VCC system when the power supply of the internal power supply voltage VDD system is cut off or a voltage drop, control by the enable signal IEN is performed. For example, when the enable signal IEN is negated to H level and the signal IE is asserted to L level, the p-channel MOS transistor Q1 and the n-channel MOS transistor Q12 are turned off, and the p-channel MOS transistor Q10 is turned off. Since it is turned on, the formation of a DC path in the level shifter circuit 34 is eliminated. Thereby, a through current from the external power supply voltage VCC system is prevented. When the internal power supply voltage VDD system is restored, the enable signal IEN is asserted to the L level. When input signal IN is at H level, IT is at L level, IB is at H level, node ITX is at H level, output signal Z is at L level, and output signal OUT is at H level. When input signal IN is at L level, IT is at H level, IB is at L level, node ITX is at L level, output signal Z is at H level, and output signal OUT is at L level.

図７には、図２に示されるレベルシフタ回路の比較対象とされる構成例が示される。 FIG. 7 shows a configuration example to be compared with the level shifter circuit shown in FIG.

図７において、出力部２０２は、ｐチャネル型ＭＯＳトランジスタＱ２０，Ｑ２１、ｎチャネル型ＭＯＳトランジスタＱ２２，Ｑ２３を含む。上記ｐチャネル型ＭＯＳトランジスタＱ２０，Ｑ２１は互いに直列接続され、上記ｎチャネル型ＭＯＳトランジスタＱ２２，Ｑ２３は互いに並列接続されることで、ＮＯＲ回路が形成される。そして、ｐチャネル型ＭＯＳトランジスタＱ２１のゲート電極と、ｎチャネル型ＭＯＳトランジスタＱ２２のゲート電極には、イネーブル信号ＩＥＮが供給され、ｐチャネル型ＭＯＳトランジスタＱ２０のゲート電極と、ｎチャネル型ＭＯＳトランジスタＱ２３のゲート電極には、ｐチャネル型ＭＯＳトランジスタＱ４とｎチャネル型ＭＯＳトランジスタＱ５とが直列接続されたノードＩＴＸの信号が伝達されるようになっている。 In FIG. 7, output section 202 includes p-channel MOS transistors Q20 and Q21 and n-channel MOS transistors Q22 and Q23. The p-channel MOS transistors Q20 and Q21 are connected in series to each other, and the n-channel MOS transistors Q22 and Q23 are connected in parallel to each other to form a NOR circuit. The enable signal IEN is supplied to the gate electrode of the p-channel MOS transistor Q21 and the gate electrode of the n-channel MOS transistor Q22, and the gate electrode of the p-channel MOS transistor Q20 and the n-channel MOS transistor Q23. A signal of a node ITX in which a p-channel MOS transistor Q4 and an n-channel MOS transistor Q5 are connected in series is transmitted to the gate electrode.

図８には、図７に示される構成例における主要部の動作波形が示される。図８（Ａ）は、入力信号ＩＮがハイ（Ｈ）レベルの場合であり、図８（Ｂ）は入力信号ＩＮがロー（Ｌ）レベルの場合である。 FIG. 8 shows operation waveforms of main parts in the configuration example shown in FIG. FIG. 8A shows a case where the input signal IN is at a high (H) level, and FIG. 8B shows a case where the input signal IN is at a low (L) level.

マイクロコンピュータ１００のリセット状態の際に、イネーブル信号ＩＥＮがネゲートされることによって、レベルシフタ回路におけるＤＣパスの形成が排除される。これにより、外部電源電圧ＶＣＣ系からの貫通電流が防止される。そして、内部電源電圧ＶＤＤ系が復帰された場合にはリセットが解除され、イネーブル信号ＩＥＮがアサートされる。しかしながら、リセット解除時において、入力信号ＩＮがＬレベルの場合には、図８（Ｂ）に示されるように、イネーブル信号ＩＥＮがＨレベルからＬレベルにアサートされるタイミングに比べて、ｐチャネル型ＭＯＳトランジスタＱ４とｎチャネル型ＭＯＳトランジスタＱ５とが直列接続されたノードＩＴＸの立ち上がりのほうが遅いため、レベルシフタ回路の出力端子には、上記イネーブル信号ＩＥＮの論理変化に起因するパルス性の不所望な電位変化（ノイズ）８０１が現れる。この電位変化８０１は、上記マイクロコンピュータ１００が適用されたシステムの誤動作を招来するおそれがある。 When the microcomputer 100 is in a reset state, the enable signal IEN is negated, thereby eliminating the formation of a DC path in the level shifter circuit. Thereby, a through current from the external power supply voltage VCC system is prevented. When the internal power supply voltage VDD system is restored, the reset is released and the enable signal IEN is asserted. However, when the reset signal is released and the input signal IN is at the L level, as shown in FIG. 8B, the p channel type is compared with the timing at which the enable signal IEN is asserted from the H level to the L level. Since the rise of the node ITX, in which the MOS transistor Q4 and the n-channel MOS transistor Q5 are connected in series, is slower, the output terminal of the level shifter circuit has an undesired potential having a pulse characteristic due to the logic change of the enable signal IEN. A change (noise) 801 appears. This potential change 801 may cause a malfunction of a system to which the microcomputer 100 is applied.

これに対して、図２に示される構成では、上記出力部２０２において、上記イネーブル信号ＩＥＮがアサートされた状態で、上記ノードＩＴＸの論理レベルに応じて上記出力部２０２の出力信号Ｚの論理を確定するためのｐチャネル型ＭＯＳトランジスタＱ１１、ｎチャネル型ＭＯＳトランジスタＱ１３が設けられているため、上記イネーブル信号ＩＥＮがアサートされるタイミングよりも遅いタイミングで出力部２０２の出力信号Ｚの論理が確定される。このため、イネーブル信号ＩＥＮの論理変化は、上記ノードＩＴＸのＬレベルによって出力信号Ｚに反映されずに済む。この結果、出力ＯＵＴには、図８に示されるようなパルス性の不所望な電位変化（ノイズ）８０１は生じない。 On the other hand, in the configuration shown in FIG. 2, in the output unit 202, the logic of the output signal Z of the output unit 202 is changed according to the logic level of the node ITX in the state where the enable signal IEN is asserted. Since the p-channel MOS transistor Q11 and the n-channel MOS transistor Q13 for determining are provided, the logic of the output signal Z of the output unit 202 is determined at a timing later than the timing at which the enable signal IEN is asserted. The Therefore, the logical change of the enable signal IEN is not reflected in the output signal Z due to the L level of the node ITX. As a result, an undesired pulse potential change (noise) 801 as shown in FIG. 8 does not occur in the output OUT.

上記の例によれば、以下の作用効果を得ることができる。 According to the above example, the following effects can be obtained.

（１）上記出力部２０２において、上記ノードＩＴＸの論理レベルは、上記イネーブル信号ＩＥＮのアサートタイミングよりも遅れて確定する。そのような上記ノードＩＴＸの論理レベルに応じて上記出力部２０２の出力信号Ｚの論理を確定するためのｐチャネル型ＭＯＳトランジスタＱ１１、ｎチャネル型ＭＯＳトランジスタＱ１３が設けられているため、上記イネーブル信号ＩＥＮがアサートされるタイミングよりも遅いタイミングで出力部２０２の出力信号Ｚの論理が確定される。この結果、図２に示される構成によれば、図８に示されるようなパルス性の不所望な電位変化（ノイズ）８０１は生じない。 (1) In the output unit 202, the logic level of the node ITX is determined later than the assert timing of the enable signal IEN. Since the p-channel MOS transistor Q11 and the n-channel MOS transistor Q13 for determining the logic of the output signal Z of the output unit 202 according to the logic level of the node ITX are provided, the enable signal The logic of the output signal Z of the output unit 202 is determined at a timing later than the timing at which IEN is asserted. As a result, according to the configuration shown in FIG. 2, an undesirable potential change (noise) 801 having a pulse characteristic as shown in FIG. 8 does not occur.

（２）上記（１）の作用効果により、上記マイクロコンピュータ１００が適用されたシステムにおいては、上記不所望な電位変化（ノイズ）８０１に起因する誤動作を回避することができるので、上記システムの信頼性の向上を図ることができる。 (2) In the system to which the microcomputer 100 is applied due to the effect of the above (1), malfunction caused by the undesired potential change (noise) 801 can be avoided. It is possible to improve the performance.

＜実施の形態２＞
図５には上記レベルシフタ回路３４の別の構成例が示される。 <Embodiment 2>
FIG. 5 shows another configuration example of the level shifter circuit 34.

レベルシフト部２０１は次のように構成される。 The level shift unit 201 is configured as follows.

外部電源電圧系の高電位側電源（ＶＣＣ）に接続されたｐチャネル型ＭＯＳトランジスタＱ２１と、上記ｐチャネル型ＭＯＳトランジスタＱ２１に直列接続されたｐチャネル型ＭＯＳトランジスタＱ２２が設けられる。上記ｐチャネル型ＭＯＳトランジスタＱ２２に直列接続されたｐチャネル型ＭＯＳトランジスタＱ２３と、上記ｐチャネル型ＭＯＳトランジスタＱ２３に直列接続されるとともに、上記外部電源電圧系の低電位側電源に結合されたｎチャネル型ＭＯＳトランジスタＱ２４とが設けられる。上記ｎチャネル型ＭＯＳトランジスタＱ２４に並列接続されたｎチャネル型ＭＯＳトランジスタＱ２５と、上記外部電源電圧系の高電位側電源に接続されたｐチャネル型ＭＯＳトランジスタＱ２６とが設けられる。上記ｐチャネル型ＭＯＳトランジスタＱ２６に直列接続されたｐチャネル型ＭＯＳトランジスタＱ２７と、上記ｐチャネル型ＭＯＳトランジスタＱ２７に直列接続されたｐチャネル型ＭＯＳトランジスタＱ２８とが設けられる。上記ｐチャネル型ＭＯＳトランジスタＱ２８に直列接続されるとともに、上記外部電源電圧系の低電位側電源に結合されたｎチャネル型ＭＯＳトランジスタＱ２９が設けられる。上記ｐチャネル型ＭＯＳトランジスタＱ２３のゲート電極と上記ｎチャネル型ＭＯＳトランジスタＱ２４のゲート電極には、入力信号ＩＴが伝達される。上記ｐチャネル型ＭＯＳトランジスタＱ２８のゲート電極と上記ｎチャネル型ＭＯＳトランジスタＱ２９のゲート電極には、入力信号ＩＢが伝達される。上記ｐチャネル型ＭＯＳトランジスタＱ２３と上記ｎチャネル型ＭＯＳトランジスタＱ２４とが直列接続されたノードＩＴＸの信号が上記ｐチャネル型ＭＯＳトランジスタＱ２６のゲート電極に伝達され、上記ｐチャネル型ＭＯＳトランジスタＱ２８と上記ｎチャネル型ＭＯＳトランジスタＱ２９とが直列接続されたノードＩＴＢの信号が上記ｐチャネル型ＭＯＳトランジスタＱ２１のゲート電極に伝達される。上記ｐチャネル型ＭＯＳトランジスタＱ２２、上記ｎチャネル型ＭＯＳトランジスタＱ２５、及び上記ｐチャネル型ＭＯＳトランジスタＱ２７は、上記イネーブル信号がアサートされることで導通可能にされる。 A p-channel MOS transistor Q21 connected to the high-potential-side power supply (VCC) of the external power supply voltage system and a p-channel MOS transistor Q22 connected in series to the p-channel MOS transistor Q21 are provided. A p-channel MOS transistor Q23 connected in series to the p-channel MOS transistor Q22 and an n-channel connected in series to the p-channel MOS transistor Q23 and coupled to the low-potential side power supply of the external power supply voltage system A type MOS transistor Q24 is provided. An n-channel MOS transistor Q25 connected in parallel to the n-channel MOS transistor Q24 and a p-channel MOS transistor Q26 connected to the high potential side power supply of the external power supply voltage system are provided. A p-channel MOS transistor Q27 connected in series to the p-channel MOS transistor Q26 and a p-channel MOS transistor Q28 connected in series to the p-channel MOS transistor Q27 are provided. An n-channel MOS transistor Q29 connected in series to the p-channel MOS transistor Q28 and coupled to the low-potential side power supply of the external power supply voltage system is provided. An input signal IT is transmitted to the gate electrode of the p-channel MOS transistor Q23 and the gate electrode of the n-channel MOS transistor Q24. An input signal IB is transmitted to the gate electrode of the p-channel MOS transistor Q28 and the gate electrode of the n-channel MOS transistor Q29. A signal of a node ITX in which the p-channel MOS transistor Q23 and the n-channel MOS transistor Q24 are connected in series is transmitted to the gate electrode of the p-channel MOS transistor Q26, and the p-channel MOS transistor Q28 and the n-channel MOS transistor Q28 A signal at node ITB to which channel type MOS transistor Q29 is connected in series is transmitted to the gate electrode of p channel type MOS transistor Q21. The p-channel MOS transistor Q22, the n-channel MOS transistor Q25, and the p-channel MOS transistor Q27 are rendered conductive when the enable signal is asserted.

出力部２０２は、上記外部電源電圧系の高電位側電源（ＶＣＣ）に結合されたｐチャネル型ＭＯＳトランジスタＱ３０と、上記外部電源電圧系の低電位側電源（ＶＳＳ）に結合されたｎチャネル型ＭＯＳトランジスタＱ３１とが互いに直列接続されて成るインバータとされる。このｐチャネル型ＭＯＳトランジスタＱ３０のゲート電極とｎチャネル型ＭＯＳトランジスタＱ３１のゲート電極には、ｐチャネル型ＭＯＳトランジスタＱ２３とｎチャネル型ＭＯＳトランジスタＱ２４とが直列接続されたノードＩＴＸの信号が伝達されるようになっている。 The output unit 202 includes a p-channel MOS transistor Q30 coupled to the high-potential side power supply (VCC) of the external power supply voltage system, and an n-channel type coupled to the low-potential side power supply (VSS) of the external power supply voltage system. An MOS transistor Q31 is connected to each other in series to form an inverter. A signal of a node ITX in which a p-channel MOS transistor Q23 and an n-channel MOS transistor Q24 are connected in series is transmitted to the gate electrode of the p-channel MOS transistor Q30 and the gate electrode of the n-channel MOS transistor Q31. It is like that.

上記の構成において、上記ノードＩＴＸの論理レベルは、上記イネーブル信号ＩＥＮのアサートタイミングよりも遅れて確定する。そのような上記ノードＩＴＸの論理レベルに応じて上記出力部２０２の出力信号Ｚの論理が確定されるため、上記イネーブル信号ＩＥＮの論理変化が出力部２０２に伝達されないで済む。このため、図５に示される構成によれば、図８に示されるようなパルス性の不所望な電位変化（ノイズ）８０１は生じない。従って、図５に示される構成によれば、図２に示される構成の場合と同様の作用効果を得ることができる。また、図５に示される構成は、出力部２０２がインバータで良いため、図２に示される場合よりも構成素子が少なくなる。 In the above configuration, the logic level of the node ITX is determined later than the assert timing of the enable signal IEN. Since the logic of the output signal Z of the output unit 202 is determined according to the logic level of the node ITX, the logic change of the enable signal IEN is not transmitted to the output unit 202. For this reason, according to the configuration shown in FIG. 5, an undesirable potential change (noise) 801 having a pulse characteristic as shown in FIG. 8 does not occur. Therefore, according to the configuration shown in FIG. 5, it is possible to obtain the same operational effects as in the configuration shown in FIG. In the configuration shown in FIG. 5, the output unit 202 may be an inverter, so that the number of constituent elements is smaller than that in the case shown in FIG. 2.

＜実施の形態３＞
図６には上記レベルシフタ回路３４の別の構成例が示される。 <Embodiment 3>
FIG. 6 shows another configuration example of the level shifter circuit 34.

外部電源電圧系の高電位側電源（ＶＣＣ）に接続されたｐチャネル型ＭＯＳトランジスタＱ４１と、上記ｐチャネル型ＭＯＳトランジスタＱ４１に直列接続されたｐチャネル型ＭＯＳトランジスタＱ４２とが設けられる。上記ｐチャネル型ＭＯＳトランジスタＱ４２に直列接続されたｐチャネル型ＭＯＳトランジスタと、上記ｐチャネル型ＭＯＳトランジスタＱ４３に直列接続されるとともに、上記外部電源電圧系の低電位側電源（ＶＳＳ）に結合されたｎチャネル型ＭＯＳトランジスタＱ４４とが設けられる。上記ｎチャネル型ＭＯＳトランジスタＱ４４に並列接続されたｎチャネル型ＭＯＳトランジスタＱ４５と、上記外部電源電圧系の高電位側電源（ＶＣＣ）に接続されたｐチャネル型ＭＯＳトランジスタＱ４６とが設けられる。上記ｐチャネル型ＭＯＳトランジスタＱ４６に直列接続されたｐチャネル型ＭＯＳトランジスタＱ４７と、上記ｐチャネル型ＭＯＳトランジスタＱ４７に直列接続されるとともに、上記外部電源電圧系の低電位側電源（ＶＳＳ）に結合されたｎチャネル型ＭＯＳトランジスタＱ４８とが設けられる。上記ｐチャネル型ＭＯＳトランジスタＱ４３のゲート電極と上記ｎチャネル型ＭＯＳトランジスタＱ４４のゲート電極には、上記入力信号ＩＴが伝達され、上記ｐチャネル型ＭＯＳトランジスタＱ４７のゲート電極と上記ｎチャネル型ＭＯＳトランジスタＱ４８のゲート電極には、入力信号ＩＢが伝達され、上記ｐチャネル型ＭＯＳトランジスタＱ４３と上記第ｎチャネル型ＭＯＳトランジスタＱ４４とが直列接続されたノードＩＴＸの信号が上記ｐチャネル型ＭＯＳトランジスタＱ４６のゲート電極に伝達される。上記第ｐチャネル型ＭＯＳトランジスタＱ４７と上記ｎチャネル型ＭＯＳトランジスタＱ４８とが直列接続されたノードＩＴＢの信号が上記ｐチャンネル型ＭＯＳトランジスタＱ４２のゲート電極に伝達され、上記ｐチャネル型ＭＯＳトランジスタＱ４１、上記ｎチャネル型ＭＯＳトランジスタＱ４５は、上記イネーブル信号ＩＥＮがアサートされることで導通可能にされる。 A p-channel MOS transistor Q41 connected to the high-potential-side power supply (VCC) of the external power supply voltage system and a p-channel MOS transistor Q42 connected in series to the p-channel MOS transistor Q41 are provided. A p-channel MOS transistor connected in series to the p-channel MOS transistor Q42 and a p-channel MOS transistor Q43 connected in series and coupled to the low-potential-side power supply (VSS) of the external power supply voltage system An n channel type MOS transistor Q44 is provided. An n-channel MOS transistor Q45 connected in parallel to the n-channel MOS transistor Q44 and a p-channel MOS transistor Q46 connected to the high-potential-side power supply (VCC) of the external power supply voltage system are provided. A p-channel MOS transistor Q47 connected in series to the p-channel MOS transistor Q46 and a p-channel MOS transistor Q47 connected in series and coupled to the low-potential-side power supply (VSS) of the external power supply voltage system. An n-channel MOS transistor Q48 is provided. The input signal IT is transmitted to the gate electrode of the p-channel MOS transistor Q43 and the gate electrode of the n-channel MOS transistor Q44, and the gate electrode of the p-channel MOS transistor Q47 and the n-channel MOS transistor Q48. An input signal IB is transmitted to the gate electrode of the node ITX, and the signal of the node ITX, in which the p-channel MOS transistor Q43 and the n-th channel MOS transistor Q44 are connected in series, is the gate electrode of the p-channel MOS transistor Q46. Is transmitted to. A signal at a node ITB in which the p-channel MOS transistor Q47 and the n-channel MOS transistor Q48 are connected in series is transmitted to the gate electrode of the p-channel MOS transistor Q42, and the p-channel MOS transistor Q41, The n-channel MOS transistor Q45 is rendered conductive when the enable signal IEN is asserted.

出力部２０２は、上記外部電源電圧系の高電位側電源（ＶＣＣ）に結合されたｐチャネル型ＭＯＳトランジスタＱ４９と、上記外部電源電圧系の低電位側電源（ＶＳＳ）に結合されたｎチャネル型ＭＯＳトランジスタＱ５０とが互いに直列接続されて成るインバータとされる。このｐチャネル型ＭＯＳトランジスタＱ４９のゲート電極とｎチャネル型ＭＯＳトランジスタＱ５０のゲート電極には、ｐチャネル型ＭＯＳトランジスタＱ４３とｎチャネル型ＭＯＳトランジスタＱ４４とが直列接続されたノードＩＴＸの信号が伝達されるようになっている。 The output unit 202 includes a p-channel MOS transistor Q49 coupled to the high-potential side power supply (VCC) of the external power supply voltage system, and an n-channel type coupled to the low-potential side power supply (VSS) of the external power supply voltage system. An MOS transistor Q50 is connected to each other in series. A signal of a node ITX in which a p-channel MOS transistor Q43 and an n-channel MOS transistor Q44 are connected in series is transmitted to the gate electrode of the p-channel MOS transistor Q49 and the gate electrode of the n-channel MOS transistor Q50. It is like that.

上記の構成において、上記ノードＩＴＸの論理レベルは、上記イネーブル信号ＩＥＮのアサートタイミングよりも遅れて確定する。そのような上記ノードＩＴＸの論理レベルに応じて上記出力部２０２の出力信号Ｚの論理が確定されるため、上記イネーブル信号ＩＥＮの論理変化が出力部２０２に伝達されないで済む。このため、図６に示される構成によれば、図８に示されるようなパルス性の不所望な電位変化（ノイズ）８０１は生じない。従って、図６に示される構成によれば、図２や図５に示される構成の場合と同様の作用効果を得ることができる。また、図６に示される構成では、図５に示されるｐチャネル型ＭＯＳトランジスタＱ２２，Ｑ２７に相当するものが省略されているので、図５に示される構成に比べて構成素子数の低減を図ることができる。 In the above configuration, the logic level of the node ITX is determined later than the assert timing of the enable signal IEN. Since the logic of the output signal Z of the output unit 202 is determined according to the logic level of the node ITX, the logic change of the enable signal IEN is not transmitted to the output unit 202. For this reason, according to the configuration shown in FIG. 6, the pulse-like undesired potential change (noise) 801 as shown in FIG. 8 does not occur. Therefore, according to the configuration shown in FIG. 6, it is possible to obtain the same operational effects as those of the configuration shown in FIG. 2 or FIG. Further, in the configuration shown in FIG. 6, since the elements corresponding to the p-channel MOS transistors Q22 and Q27 shown in FIG. 5 are omitted, the number of constituent elements is reduced as compared with the configuration shown in FIG. be able to.

以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 Although the invention made by the present inventor has been specifically described above, the present invention is not limited thereto, and it goes without saying that various changes can be made without departing from the scope of the invention.

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路に広く提供することができる。 In the above description, the case where the invention made by the present inventor is applied to the microcomputer which is the field of use that has been used as the background has been described. However, the present invention is not limited thereto, and is widely applied to various semiconductor integrated circuits. Can be provided.

本発明は、少なくとも内部電源電圧系の信号をそれとは異なる外部電源電圧系の信号にシフト可能なレベルシフト部を含むことを条件に適用することができる。 The present invention can be applied on condition that it includes a level shift unit capable of shifting at least an internal power supply voltage system signal to a different external power supply voltage system signal.

本発明にかかる半導体集積回路の一例とされるマイクロコンピュータに含まれるＩ／Ｏセルにおける出力回路の構成例ブロック図である。1 is a block diagram illustrating a configuration example of an output circuit in an I / O cell included in a microcomputer as an example of a semiconductor integrated circuit according to the present invention. 図１に示される出力回路に含まれるレベルシフタ回路の構成例回路図である。FIG. 2 is a circuit diagram illustrating a configuration example of a level shifter circuit included in the output circuit illustrated in FIG. 1. 上記出力回路における主要部の動作タイミング図である。It is an operation | movement timing diagram of the principal part in the said output circuit. 上記マイクロコンピュータの全体的な構成例ブロック図である。It is a block diagram of an example of the overall configuration of the microcomputer. 上記出力回路に含まれるレベルシフタ回路の別の構成例回路図である。FIG. 5 is a circuit diagram of another configuration example of a level shifter circuit included in the output circuit. 上記出力回路に含まれるレベルシフタ回路の別の構成例回路図である。FIG. 5 is a circuit diagram of another configuration example of a level shifter circuit included in the output circuit. 上記レベルシフタ回路の比較対象を示す回路図である。It is a circuit diagram which shows the comparison object of the said level shifter circuit. 図７に示される構成を採用した場合における主要部の動作タイミング図である。FIG. 8 is an operation timing diagram of main parts when the configuration shown in FIG. 7 is adopted.

符号の説明Explanation of symbols

１０Ｉ／Ｏ回路
１１内部回路
１２フラッシュメモリ
１３ＶＤＤ領域
１６ＤＡＣ
１７ＡＤＣ
１８電源回路
１９論理回路
２０ＣＰＵ
２１コントローラ
２２論理回路
２３ＲＡＭ
３０出力回路
３１，３６バッファ
３２，３３，３５インバータ
３４レベルシフタ回路
１００マイクロコンピュータ
２０１レベルシフト部
２０２出力部
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ６，Ｑ７，Ｑ８，Ｑ１０，Ｑ１１，Ｑ２１，Ｑ２２，Ｑ２３，Ｑ２６，Ｑ２７，Ｑ２８，Ｑ３０，Ｑ４１，Ｑ４２，Ｑ４３，Ｑ４６，Ｑ４７，Ｑ４９ｐチャネル型ＭＯＳトランジスタ
Ｑ５，Ｑ９，Ｑ１２，Ｑ１３，Ｑ２４，Ｑ２５，Ｑ３１，Ｑ４４，Ｑ４５，Ｑ４８，Ｑ５０ｎチャネル型ＭＯＳトランジスタ 10 I / O circuit 11 Internal circuit 12 Flash memory 13 VDD region 16 DAC
17 ADC
18 Power supply circuit 19 Logic circuit 20 CPU
21 controller 22 logic circuit 23 RAM
30 output circuit 31, 36 buffer 32, 33, 35 inverter 34 level shifter circuit 100 microcomputer 201 level shift unit 202 output unit Q1, Q2, Q3, Q4, Q6, Q7, Q8, Q10, Q11, Q21, Q22, Q23, Q26, Q27, Q28, Q30, Q41, Q42, Q43, Q46, Q47, Q49 p-channel MOS transistors Q5, Q9, Q12, Q13, Q24, Q25, Q31, Q44, Q45, Q48, Q50 n-channel MOS transistors

Claims

第１電源電圧系の信号をそれとは異なる第２電源電圧系の信号にシフト可能なレベルシフト部と、
上記レベルシフト部の出力信号を、イネーブル信号のアサートに呼応して外部出力するための出力部と、を含むレベルシフタ回路であって、
上記レベルシフト部は、上記イネーブル信号のアサートタイミングよりも遅いタイミングで論理レベルが確定される出力ノードを含み、
上記出力部は、上記イネーブル信号がアサートされた状態で、上記出力ノードの論理レベルに応じて上記出力部の出力論理を確定するための能動素子を含むことを特徴とするレベルシフタ回路。 A level shift unit capable of shifting a first power supply voltage system signal to a second power supply voltage system signal different from the first power supply voltage system signal;
An output unit for outputting an output signal of the level shift unit in response to assertion of an enable signal, and a level shifter circuit,
The level shift unit includes an output node whose logic level is determined at a timing later than the assert timing of the enable signal,
The level shifter circuit, wherein the output unit includes an active element for determining an output logic of the output unit according to a logic level of the output node in a state where the enable signal is asserted.

上記レベルシフト部は、上記第２電源電圧系の高電位側電源に結合され、上記イネーブル信号のアサートに呼応して導通される第１トランジスタと、
上記第１トランジスタに結合された第２トランジスタと、
上記第２トランジスタに直列接続された第３トランジスタと、
上記第３トランジスタに直列接続された第４トランジスタと、
上記第４トランジスタに直列接続されるとともに、上記第２電源電圧系の低電位側電源に接続された第５トランジスタと、
上記第１トランジスタに結合された第６トランジスタと、
上記第６トランジスタに直列接続された第７トランジスタと、
上記第７トランジスタに直列接続された第８トランジスタと、
上記第８トランジスタに直列接続されるとともに、上記第２電源電圧系の低電位側電源に接続された第９トランジスタと、を含み、
上記第４トランジスタのゲート電極と上記第５トランジスタのゲート電極には、上記第１電源電圧系の第１信号が伝達され、
上記第８トランジスタのゲート電極と上記第９トランジスタのゲート電極には、上記第１信号とは相補レベルの第２信号が伝達され、
上記第４トランジスタと上記第５トランジスタとが直列接続されたノードの信号が上記第６トランジスタのゲート電極に伝達され、
上記第８トランジスタと上記第９トランジスタとが直列接続されたノードの信号が上記第２トランジスタのゲート電極に伝達され、
上記出力部は、第２電源電圧系の高電位側電源に結合された第１０トランジスタと、
上記第１０トランジスタに並列接続された第１１トランジスタと、
上記第１０トランジスタと上記第１１トランジスタとに結合された第１２トランジスタと、
上記第１２トランジスタに直列接続されるとともに、上記第２電源電圧系の低電位側電源に結合された第１３トランジスタと、を含み、
上記第１０トランジスタのゲート電極と上記第１２トランジスタのゲート電極には、上記イネーブル信号が論理反転されて供給され、
上記第１１トランジスタのゲート電極と上記第１３トランジスタのゲート電極には、上記第４トランジスタと上記第５トランジスタとが直列接続されたノードの信号が伝達可能にされ、
上記出力ノードは、上記第４トランジスタと上記第５トランジスタとが直列接続されたノードとされ、
上記能動素子は、上記第１１トランジスタと上記第１３トランジスタとされる請求項１記載のレベルシフタ回路。 The level shift unit is coupled to a high-potential side power source of the second power source voltage system and is turned on in response to assertion of the enable signal;
A second transistor coupled to the first transistor;
A third transistor connected in series to the second transistor;
A fourth transistor connected in series to the third transistor;
A fifth transistor connected in series to the fourth transistor and connected to a low-potential-side power supply of the second power supply voltage system;
A sixth transistor coupled to the first transistor;
A seventh transistor connected in series to the sixth transistor;
An eighth transistor connected in series to the seventh transistor;
A ninth transistor connected in series to the eighth transistor and connected to a low-potential-side power supply of the second power supply voltage system,
The first signal of the first power supply voltage system is transmitted to the gate electrode of the fourth transistor and the gate electrode of the fifth transistor,
A second signal having a level complementary to the first signal is transmitted to the gate electrode of the eighth transistor and the gate electrode of the ninth transistor,
A signal at a node where the fourth transistor and the fifth transistor are connected in series is transmitted to the gate electrode of the sixth transistor,
A signal at a node where the eighth transistor and the ninth transistor are connected in series is transmitted to the gate electrode of the second transistor,
The output unit includes a tenth transistor coupled to a high-potential side power source of the second power source voltage system,
An eleventh transistor connected in parallel to the tenth transistor;
A twelfth transistor coupled to the tenth transistor and the eleventh transistor;
A thirteenth transistor coupled in series to the twelfth transistor and coupled to a low potential side power source of the second power supply voltage system;
The enable signal is logically inverted and supplied to the gate electrode of the tenth transistor and the gate electrode of the twelfth transistor,
The gate signal of the eleventh transistor and the gate electrode of the thirteenth transistor can transmit a signal of a node in which the fourth transistor and the fifth transistor are connected in series,
The output node is a node in which the fourth transistor and the fifth transistor are connected in series,
2. The level shifter circuit according to claim 1, wherein the active elements are the eleventh transistor and the thirteenth transistor.

イネーブル信号がアサートされた状態で、第１電源電圧系の信号をそれとは異なる第２電源電圧系の信号にシフト可能なレベルシフタ回路であって、
上記第２電源電圧系の高電位側電源に接続された第１トランジスタと、
上記第１トランジスタに直列接続された第２トランジスタと、
上記第２トランジスタに直列接続された第３トランジスタと、
上記第３トランジスタに直列接続されるとともに、上記第２電源電圧系の低電位側電源に結合された第４トランジスタと、
上記第４トランジスタに並列接続された第５トランジスタと、
上記第２電源電圧系の高電位側電源に接続された第６トランジスタと、
上記第６トランジスタに直列接続された第７トランジスタと、
上記第７トランジスタに直列接続された第８トランジスタと、
上記第８トランジスタに直列接続されるとともに、上記第２電源電圧系の低電位側電源に結合された第９トランジスタと、を含み、
上記第３トランジスタのゲート電極と上記第４トランジスタのゲート電極には、上記第１電源電圧系の第１信号が伝達され、
上記第８トランジスタのゲート電極と上記第９トランジスタのゲート電極には、上記第１信号とは相補レベルの第２信号が伝達され、
上記第３トランジスタと上記第４トランジスタとが直列接続されたノードの信号が上記第６トランジスタのゲート電極に伝達され、
上記第８トランジスタと上記第９トランジスタとが直列接続されたノードの信号が上記第１トランジスタのゲート電極に伝達され、
上記第２トランジスタ、第５トランジスタ、及び上記第７トランジスタは、上記イネーブル信号のアサートに呼応して導通可能にされ、
上記第３トランジスタと上記第４トランジスタとが直列接続されたノードの論理に基づいて上記第２電源電圧系の信号出力が可能にされて成ることを特徴とするレベルシフタ回路。 A level shifter circuit capable of shifting a signal of the first power supply voltage system to a signal of a second power supply voltage system different from the first power supply voltage system signal in a state where the enable signal is asserted,
A first transistor connected to a high-potential side power supply of the second power supply voltage system;
A second transistor connected in series to the first transistor;
A third transistor connected in series to the second transistor;
A fourth transistor connected in series to the third transistor and coupled to a low potential side power supply of the second power supply voltage system;
A fifth transistor connected in parallel to the fourth transistor;
A sixth transistor connected to the high potential side power supply of the second power supply voltage system;
A seventh transistor connected in series to the sixth transistor;
An eighth transistor connected in series to the seventh transistor;
A ninth transistor coupled in series to the eighth transistor and coupled to a low potential power source of the second power supply voltage system,
The first signal of the first power supply voltage system is transmitted to the gate electrode of the third transistor and the gate electrode of the fourth transistor,
A second signal having a level complementary to the first signal is transmitted to the gate electrode of the eighth transistor and the gate electrode of the ninth transistor,
A signal of a node in which the third transistor and the fourth transistor are connected in series is transmitted to the gate electrode of the sixth transistor,
A signal at a node where the eighth transistor and the ninth transistor are connected in series is transmitted to the gate electrode of the first transistor,
The second transistor, the fifth transistor, and the seventh transistor are rendered conductive in response to the assertion of the enable signal,
A level shifter circuit, wherein the second power supply voltage system signal output is enabled based on the logic of a node in which the third transistor and the fourth transistor are connected in series.

イネーブル信号がアサートされた状態で、第１電源電圧系の信号をそれとは異なる第２電源電圧系の信号にシフト可能なレベルシフタ回路であって、
上記第２電源電圧系の高電位側電源に結合された第１トランジスタと、
上記第１トランジスタに結合された第２トランジスタと、
上記第２トランジスタに直列接続された第３トランジスタと、
上記第３トランジスタに直列接続されるとともに、上記第２電源電圧系の低電位側電源に接続された第４トランジスタと、
上記第４トランジスタに並列接続された第５トランジスタと、
上記第１トランジスタに結合された第６トランジスタと、
上記第６トランジスタに直列接続された第７トランジスタと、
上記第７トランジスタに直列接続されるとともに、上記第２電源電圧系の低電位側電源に接続された第８トランジスタと、を含み、
上記第３トランジスタのゲート電極と上記第４トランジスタのゲート電極には、上記第１電源電圧系の第１信号が伝達され、
上記第７トランジスタのゲート電極と上記第８トランジスタのゲート電極には、上記第１信号とは相補レベルの第２信号が伝達され、
上記第３トランジスタと上記第４トランジスタとが直列接続されたノードの信号が上記第６トランジスタのゲート電極に伝達され、
上記第７トランジスタと上記第８トランジスタとが直列接続されたノードの信号が上記第２トランジスタのゲート電極に伝達され、
上記第１トランジスタ及び上記第５トランジスタは、上記イネーブル信号のアサートに呼応して導通可能にされ、
上記第３トランジスタと上記第４トランジスタとが直列接続されたノードの論理に基づいて上記第２電源電圧系の信号出力が可能にされて成ることを特徴とするレベルシフタ回路。 A level shifter circuit capable of shifting a signal of the first power supply voltage system to a signal of a second power supply voltage system different from the first power supply voltage system signal in a state where the enable signal is asserted,
A first transistor coupled to a high potential side power supply of the second power supply voltage system;
A second transistor coupled to the first transistor;
A third transistor connected in series to the second transistor;
A fourth transistor connected in series to the third transistor and connected to a low-potential-side power supply of the second power supply voltage system;
A fifth transistor connected in parallel to the fourth transistor;
A sixth transistor coupled to the first transistor;
A seventh transistor connected in series to the sixth transistor;
An eighth transistor connected in series to the seventh transistor and connected to a low-potential-side power supply of the second power supply voltage system,
The first signal of the first power supply voltage system is transmitted to the gate electrode of the third transistor and the gate electrode of the fourth transistor,
A second signal having a level complementary to the first signal is transmitted to the gate electrode of the seventh transistor and the gate electrode of the eighth transistor,
A signal of a node in which the third transistor and the fourth transistor are connected in series is transmitted to the gate electrode of the sixth transistor,
A signal at a node where the seventh transistor and the eighth transistor are connected in series is transmitted to the gate electrode of the second transistor,
The first transistor and the fifth transistor are rendered conductive in response to the assertion of the enable signal,
A level shifter circuit, wherein the second power supply voltage system signal output is enabled based on the logic of a node in which the third transistor and the fourth transistor are connected in series.

外部から供給された電源電圧を降圧することで内部電源電圧を形成可能な電源回路と、
上記内部電源電圧が供給されることで動作可能な内部論理回路と、
上記内部論理回路と外部との間で信号の入出力を可能とするＩ／Ｏ回路と、を含み、
上記Ｉ／Ｏ回路は、上記内部論理回路から出力された信号の外部出力を可能とする出力回路を含み、
上記出力回路は、請求項１乃至４の何れか１項記載のレベルシフタ回路を含んで成ることを特徴とする半導体集積回路。 A power supply circuit capable of forming an internal power supply voltage by stepping down a power supply voltage supplied from outside;
An internal logic circuit operable by being supplied with the internal power supply voltage;
An I / O circuit that enables input / output of signals between the internal logic circuit and the outside,
The I / O circuit includes an output circuit that enables external output of a signal output from the internal logic circuit,
5. The semiconductor integrated circuit according to claim 1, wherein the output circuit includes the level shifter circuit according to any one of claims 1 to 4.