JP2009182918A - 電圧制御発振回路 - Google Patents

Abstract

【課題】発振信号の周波数帯域を広くさせつつ、位相雑音を低減することが可能な電圧制御発振回路を提供することを目的とする。
【解決手段】電圧制御発振器７〜１０と、選択信号Vout_SELに対応する発振信号を選択するセレクタ１１と、セレクタ１１により選択された発振信号の振幅値Vout_Levを検出する検出回路１２と、スイッチ１３、１４と、スイッチ１３を介して入力される電圧Vtuneに対応するデジタル値Daを出力するとともに、スイッチ１４を介して入力される振幅値Vout_Levに対応するデジタル値Dbを出力するＡＤＣ回路１５と、選択信号Vout_SEL及び選択信号Vout_CAPをデジタル値Daに基づいて出力するとともに、電圧制御発振器に流れる電流値をデジタル値Dbに基づいて制御する制御回路１６とを備えて電圧制御発振回路２を構成する。
【選択図】図１

Description

本発明は、電圧制御発振回路に関し、特には、ＰＬＬ回路に備えられる電圧制御発振回路に関する。

近年では、受信機により扱われる信号の周波数帯域が広くなるに従って、受信機のＰＬＬ回路に備えられる電圧制御発振回路から出力される発振信号の周波数帯域も広くなってきている。

電圧制御発振回路から出力される発振信号の周波数帯域を広くさせる場合、例えば、互いに異なる周波数帯域の発振信号を出力する複数の電圧制御発振器を電圧制御発振回路に備えることが考えられる（例えば、特許文献１参照）。

このように、複数の電圧制御発振器を電圧制御発振回路に備える場合では、各電圧制御発振器をそれぞれ構成するデバイスのばらつきなどにより、各電圧制御発振器からそれぞれ出力される発振信号の振幅が安定的に一定とならず、電圧制御発振回路の位相雑音が増大するおそれがある。

ところで、１つの電圧制御発振器の位相雑音を低減するための構成としては、例えば、電圧制御発振器の出力の最大値と最小値との差が所定の電圧になるように電圧制御発振器に流れる電流を制御するものがある（例えば、特許文献２参照）。
特開２００３−１１０４２５号公報 特開２００６−１９７５７１号公報

本発明では、発振信号の周波数帯域を広くさせつつ振幅を安定的に一定にし、位相雑音を低減することが可能な電圧制御発振回路を提供することを目的とする。

上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の電圧制御発振回路は、それぞれ、互いに異なる周波数帯域で発振信号を出力するとともに、入力電圧に応じた周波数の発振信号を出力する複数の電圧制御発振器と、前記複数の電圧制御発振器から出力される各発振信号のうち、入力される第１の選択信号に対応する発振信号を選択するセレクタと、前記セレクタにより選択された発振信号の振幅値を検出する検出回路と、第１及び第２のスイッチと、前記第１のスイッチがオンし前記第２のスイッチがオフするときに入力される前記入力電圧に対応する第１のデジタル値を出力するとともに、前記第１のスイッチがオフし前記第２のスイッチがオンするときに入力される前記振幅値に対応する第２のデジタル値を出力するＡＤＣ回路と、前記第１のデジタル値に基づいて前記第１の選択信号を出力するとともに、前記セレクタにより選択される発振信号を出力する前記電圧制御発振器の位相雑音が所望な値になるようにその電圧制御発振器に流れる電流値を前記第２のデジタル値に基づいて制御する制御回路とを備え、前記制御回路は、前記第1のデジタル値が所望な値になると、そのときの前記第１の選択信号を固定するとともに前記第１のスイッチをオンからオフ前記第２のスイッチをオフからオンに制御する。

これにより、本発明の電圧制御発振回路は、発振信号の周波数帯域を広くさせつつ、位相雑音を低減することができる。
また、本発明のＰＬＬ回路は、それぞれ、互いに異なる周波数帯域で発振信号を出力するとともに、入力電圧に応じた周波数の発振信号を出力する複数の電圧制御発振器と、前記複数の電圧制御発振器から出力される各発振信号のうち、入力される第１の選択信号に対応する発振信号を選択するセレクタと、前記セレクタにより選択された発振信号の振幅値を検出する検出回路と、第１及び第２のスイッチと、前記第１のスイッチがオンし前記第２のスイッチがオフするときに入力される前記入力電圧に対応する第１のデジタル値を出力するとともに、前記第１のスイッチがオフし前記第２のスイッチがオンするときに入力される前記振幅値に対応する第２のデジタル値を出力するＡＤＣ回路と、前記第１のデジタル値に基づいて前記第１の選択信号を出力するとともに、前記セレクタにより選択される発振信号を出力する前記電圧制御発振器の位相雑音が所望な値になるようにその電圧制御発振器に流れる電流値を前記第２のデジタル値に基づいて制御する制御回路とを備える電圧制御発振回路と、前記電圧制御発振回路から出力される発振信号を分周して出力する分周回路と、前記分周回路から出力される発振信号と基準信号源から出力される発振信号との位相差を出力する位相比較器と、前記位相比較器から出力される位相差に基づいて電流を出力するチャージポンプと、前記チャージポンプから出力される電流に基づいて前記入力電圧を出力するループフィルタとを備え、前記制御回路は、前記第1のデジタル値が所望な値になると、そのときの前記第１の選択信号を固定するとともに前記第１のスイッチをオンからオフ前記第２のスイッチをオフからオンに制御する。

これにより、本発明のＰＬＬ回路における電圧制御発振回路は、発振信号の周波数帯域を広くさせつつ、位相雑音を低減することができる。
また、前記複数の電圧制御発振器は、それぞれ、入力される第２の選択信号に基づいて出力段に備えられる複数のコンデンサのうち所定のコンデンサを選択し、前記制御回路は、前記セレクタにより選択される発振信号の周波数帯域が所望な周波数帯域になるように前記第２の選択信号を出力するように構成してもよい。

これにより、上記電圧制御発振回路は、入力電圧に応じた周波数の発振信号を精度よく出力することができる。

本発明によれば、広い周波数帯域の発振信号を出力する電圧制御発振回路において、位相雑音を低減することができる。

以下、図面を用いて本発明の実施形態を説明する。
図１は、本発明の実施形態のＰＬＬ回路を示す図である。
図１に示すＰＬＬ回路１は、電圧制御発振回路２と、分周回路３と、基準信号源４と、位相比較器５と、チャージポンプ５２と、ループフィルタ６とを備えて構成されている。

電圧制御発振回路２は、ループフィルタ６が出力する電圧Vtuneに応じた周波数の発振信号を出力する。
分周回路３は、電圧制御発振回路２から出力される発振信号を分周する。

位相比較器５は、分周回路３から出力される発振信号と、基準信号源４から出力される発振信号との位相差を出力する。
チャージポンプ５２は、位相比較器５から出力される位相差に基づいて電流を出力する。

ループフィルタ６は、チャージポンプ５２から出力される電流に基づいて電圧Vtuneを出力する。
電圧制御発振回路２は、電圧制御発振器７〜１０と、セレクタ１１と、検出回路１２と、スイッチ１３（第１のスイッチ）と、スイッチ１４（第２のスイッチ）と、ＡＤＣ回路１５と、制御回路１６とを備えて構成されている。

電圧制御発振器７〜１０の各周波数帯域は、互いに異なっており、電圧制御発振器７、８、９、１０の順に高くなっているものとする。
図２は、電圧制御発振器１０の一例を示す図である。なお、電圧制御発振器７〜９の構成は、電圧制御発振器１０と同じものとする。

図２に示す電圧制御発振器１０は、インダクタ１７、１８と、複数のコンデンサ１９（１９−１、１９−２、・・・、１９−ｎ）と、複数のスイッチ２０（２０−１、２０−２、・・・、２０−ｎ）と、ダイオード２１、２２と、ｎチャネルのＭＯＳＦＥＴ２３、２４と、電流源２５とを備えて構成されている。すなわち、ＭＯＳＦＥＴ２３のドレイン端子は、インダクタ１７を介した電源電圧ＶＤＤ、ＭＯＳＦＥＴ２４のゲート端子、及びダイオード２１のアノード端子に接続され、ＭＯＳＦＥＴ２３のソース端子は、ＭＯＳＦＥＴ２４のソース端子及び電流源２５を介したグランドに接続されている。ＭＯＳＦＥＴ２４のドレイン端子は、インダクタ１８を介した電源電圧ＶＤＤ、ＭＯＳＦＥＴ２３のゲート端子、及びダイオード２２のアノード端子に接続されている。ダイオード２１のカソード端子は、入力端子In及びダイオード２２のカソード端子に接続されている。複数のコンデンサ１９と複数のスイッチ２０はそれぞれ互いに直列接続され、ＭＯＳＦＥＴ２３のドレイン端子とグランドとの間、及びＭＯＳＦＥＴ２４のドレイン端子とグランドとの間に接続されている。

図２に示す電圧制御発振器１０では、入力端子Inに入力される電圧Vtuneが大きくなると、出力端子Out-p、Out-nから出力される発振信号及びその発振信号の反転信号の周波数がそれぞれ高くなる。また、制御回路１６から出力される選択信号Vout_CAPによりスイッチ２０が全てオンの状態から１つずつスイッチ２０がオフしていくと、スイッチ２０がオフされる毎に、出力端子Out-p、Out-nから出力される各信号の周波数帯域がそれぞれ高くなる。また、制御回路１６から出力される選択信号Vout_CTRLにより電流源２５の電流が下がると、出力端子Out-p、Out-nからそれぞれ出力される信号の振幅値が小さくなる。

図３は、検出回路１２の一例を示す図である。
図３に示す検出回路１２は、ｎチャネルのＭＯＳＦＥＴ２６、２７と、コンデンサ２８と、抵抗２９とを備えて構成されている。すなわち、ＭＯＳＦＥＴ２６のドレイン端子は電源電圧ＶＤＤに接続され、ソース端子はＭＯＳＦＥＴ２７のソース端子、コンデンサ２８の一方端、抵抗２９の一方端、及び出力端子Out-Levに接続され、ゲート端子は入力端子In-Bに接続されている。ＭＯＳＦＥＴ２７のドレイン端子は電源電圧ＶＤＤに接続され、ゲート端子は入力端子In-Tに接続されている。

図３に示す検出回路１２は、セレクタ１１から出力される発振信号とその発振信号の反転信号が入力端子In-B、In-Tにそれぞれ入力されると、その発振信号の振幅値に相当する電圧がコンデンサ２８にチャージされ、出力端子Out-Levから振幅値Vout-Levを出力する。

図４は、ＡＤＣ回路１５の一例を示す図である。
図４に示すＡＤＣ回路１５は、コンパレータ３０〜３３と、抵抗３４〜４３と、スイッチ４４〜５１とを備えて構成されている。すなわち、抵抗３４〜３８は互いに直列接続され電源電圧ＶＤＤとグランドとの間に接続され、抵抗３９〜４３も互いに直列接続され電源電圧ＶＤＤとグランドとの間に接続されている。コンパレータ３０〜３３のそれぞれのプラスの入力端子は、スイッチ１３、１４に接続されている。コンパレータ３０のマイナスの入力端子は、スイッチ４４を介した抵抗３４、３５の接続点及びスイッチ４８を介した抵抗３９、４０の接続点に接続され、コンパレータ３１のマイナスの入力端子は、スイッチ４５を介した抵抗３５、３６の接続点及びスイッチ４９を介した抵抗４０、４１の接続点に接続され、コンパレータ３２のマイナスの入力端子は、スイッチ４６を介した抵抗３６、３７の接続点及びスイッチ５０を介した抵抗４１、４２の接続点に接続され、コンパレータ３３のマイナスの入力端子は、スイッチ４７を介した抵抗３７、３８の接続点及びスイッチ５１を介した抵抗４２、４３の接続点に接続されている。

図４に示すＡＤＣ回路１５は、スイッチ１３がオン、スイッチ１４がオフしているとき、スイッチ４４〜４７がそれぞれオン、スイッチ４８〜５１がそれぞれオフし、コンパレータ３０〜３３のそれぞれのマイナスの入力端子に、抵抗３４、３５の接続点の電圧（Vth4）、抵抗３５、３６の接続点の電圧（Vth3）、抵抗３６、３７の接続点の電圧（Vth2）、抵抗３７、３８の接続点の電圧（Vth1）が入力される。また、スイッチ１３がオフ、スイッチ１４がオンしているとき、スイッチ４４〜４７がそれぞれオフ、スイッチ４８〜５１がそれぞれオンし、コンパレータ３０〜３３のそれぞれのマイナスの入力端子に、抵抗３９、４０の接続点の電圧（Vth8）、抵抗４０、４１の接続点の電圧（Vth7）、抵抗４１、４２の接続点の電圧（Vth6）、抵抗４２、４３の接続点の電圧（Vth5）が入力される。

例えば、電圧VtuneがVth3よりも大きく、かつ、Vth4よりも小さいとき、コンパレータ３０からローレベルの電圧が制御回路１６に出力されるとともに、コンパレータ３１〜３３からそれぞれハイレベルの電圧が制御回路１６に出力される。すなわち、ＡＤＣ回路１５から制御回路１６に、「０（ローレベル）」、「１（ハイレベル）」、「１（ハイレベル）」、「１（ハイレベル）」のデジタル値Da（第１のデジタル値）が出力される。また、振幅値Vout_LevがVth6よりも大きく、かつ、Vth7よりも小さいとき、コンパレータ３０、３１からそれぞれローレベルの電圧が制御回路１６に出力されるとともに、コンパレータ３２、３３からそれぞれハイレベルの電圧が制御回路１６に出力される。すなわち、ＡＤＣ回路１５から制御回路１６に、「０（ローレベル）」、「０（ローレベル）」、「１（ハイレベル）」、「１（ハイレベル）」のデジタル値Db（第２のデジタル値）が出力される。

図５は、制御回路１６の動作を説明するためのフローチャートである。なお、ＡＤＣ回路１５は、スイッチ１３がオン、スイッチ１４がオフのとき、ループフィルタ６から出力される電圧Vtuneをデジタル値Daに変換して制御回路１６に出力し、スイッチ１３がオフ、スイッチ１４がオンのとき、検出回路１２から出力される振幅値Vout_Levをデジタル値Dbに変換して制御回路１６に出力するものとする。また、ＰＬＬ回路１が動作する前、制御回路１６は、スイッチ１３、１４に選択信号SW_SELを出力することにより、スイッチ１３をオン、スイッチ１４をオフに制御しているものとする。

まず、制御回路１６は、ＡＤＣ回路１５から出力されるデジタル値Daを入力する（ステップＳ１）。
次に、制御回路１６は、セレクタ１１により選択される発振信号の周波数が所望な周波数になるように、デジタル値Daに基づいて選択信号Ｖout_SEL（第１の選択信号）をセレクタ１１に出力するとともに、選択信号VCO_CAP（第２の選択信号）を、セレクタ１１により選択される発振信号を出力する所定の電圧制御発振器に出力する（ステップＳ２）。

次に、制御回路１６は、スイッチ１３、１４に選択信号SW_SELを出力することにより、スイッチ１３をオフ、スイッチ１４をオンに制御し、ＡＤＣ回路１５から出力されるデジタル値Dbを入力する（ステップＳ３）。

次に、制御回路１６は、上記所定の電圧制御発振器の位相雑音が所望な値になるようにデジタル値Dbに基づいて制御信号Vout_CTRLを上記所定の電圧制御発振器に出力する（ステップＳ４）。

そして、制御回路１６は、スイッチ１３、１４に選択信号SW_SELを出力することにより、スイッチ１３をオン、スイッチ１４をオフに制御する（ステップＳ５）。
図６は、電圧制御発振回路２を構成する各回路の出力のタイミングチャートの一例を示す図である。なお、ＰＬＬ回路１が動作する前、制御回路１６は、電圧制御発振器１０から出力される発振信号が選択されるようにセレクタ１１に選択信号Ｖout_SELを出力しているものとする。

まず、ＰＬＬ回路１が動作を開始し、電圧Vtuneが閾値Vth4よりも大きいことを示すデジタル値DaがＡＤＣ回路１５から制御回路１６に出力されると、制御回路１６は、電圧制御発振器１０に選択信号Vout_CAPを出力して電圧制御発振器１０のコンデンサのうち所定のコンデンサを順次選択させ、コンデンサの選択毎に電圧制御発振器１０から出力される発振信号の周波数帯域が所望な周波数帯域になるか否かを判断する。例えば、制御回路１６は、図２に示す電圧制御発振器１０のスイッチ２０−１〜２０−ｎを１つずつオフさせていき（ＰＬＬ回路１が動作する前、スイッチ２０−１〜２０−ｎは全てオンになっているものとする）、電圧制御発振器１０のコンデンサ１９の全体の容量を徐々に小さくしていくと、図７に示すように、電圧制御発振器１０から出力される発振信号の周波数帯域が徐々に高い周波数帯域にシフトしていく。例えば、スイッチ２０−１〜２０−ｎが全てオンしていると、電圧制御発振器１０から出力される発振信号の周波数帯域は、ｆ１〜ｆ２の周波数帯域になり、次に、スイッチ２０−１のみオフすると、電圧制御発振器１０から出力される発振信号の周波数帯域は、ｆ２〜ｆ３の周波数帯域になる。図６に示す例では、制御回路１６は、全ての所定のコンデンサの選択後、電圧制御発振器１０から出力される発振信号の周波数帯域が所望な周波数帯域にならないと判断し、電圧制御発振器９から出力される発振信号が選択されるようにセレクタ１１に選択信号Vout_SELを出力する。

次に、電圧Vtuneが閾値Vth3よりも大きく、かつ、閾値Vth4よりも小さいことを示すデジタル値DaがＡＤＣ回路１５から制御回路１６に出力されると、制御回路１６は、電圧制御発振器９に選択信号Vout_CAPを出力して電圧制御発振器９のコンデンサのうち所定のコンデンサを順次選択し、所定のコンデンサの選択毎に電圧制御発振器９から出力される発振信号の周波数帯域が所望な周波数帯域になるか否かを判断する。図６に示す例では、制御回路１６は、全ての所定のコンデンサの選択後、電圧制御発振器９から出力される発振信号の周波数帯域が所望な周波数帯域にならないと判断し、電圧制御発振器８から出力される発振信号が選択されるようにセレクタ１１に選択信号Vout_SELを出力する。

次に、電圧Vtuneが閾値Vth2よりも大きく、かつ、閾値Vth3よりも小さいことを示すデジタル値DaがＡＤＣ回路１５から制御回路１６に出力されると、制御回路１６は、電圧制御発振器８に選択信号Vout_CAPを出力して電圧制御発振器８のコンデンサのうち所定のコンデンサを順次選択し、所定のコンデンサの選択毎に電圧制御発振器８から出力される発振信号の周波数帯域が所望な周波数帯域になるか否かを判断する。図６に示す例では、制御回路１６は、電圧制御発振器８から出力される発振信号の周波数帯域が所望な周波数帯域になると判断し、そのときの選択信号Ｖout_SELと選択信号VCO_CAPを固定するとともに、スイッチ１３をオンからオフ、スイッチ１４をオフからオンに制御する。

次に、検出回路１２から出力される振幅値Vout_Levが閾値Vth7よりも大きく、かつ、閾値Vth8よりも小さいことを示すデジタル値DbがＡＤＣ回路１５から制御回路１６に出力されると、制御回路１６は、電圧制御発振器８に流れる電流が小さくなるように電圧制御発振器８に制御信号Vout_CTRLを出力する。電圧制御発振器８に流れる電流を制御することにより、電圧制御発振器８から出力される発振信号の振幅値を制御することができる。

図８は、ある電圧制御発振器から出力される発振信号の振幅値とその電圧制御発振器の位相雑音との関係を示す図である。
図８に示す例では、振幅値が２．８[Vppd]辺りのとき最も位相雑音が小さくなっている。このように、電圧制御発振器に流れる電流を制御して発振信号の振幅値を可変させることにより、その電圧制御発振器の位相雑音を小さくすることができる。

そして、図６において、振幅値Vout_Levが閾値Vth6よりも大きく、かつ、閾値Vth7よりも小さいことを示すデジタル値DbがＡＤＣ回路１５から制御回路１６に出力されると、制御回路１６は、デジタル値Dbが所望な値（最適点）になったと判断し、すなわち、電圧制御発振器８の位相雑音が図８に示す例における２．８[Vppd]辺りになったと判断し、スイッチ１３をオフからオン、スイッチ１４をオンからオフに制御する。

これにより、本実施形態のＰＬＬ回路１における電圧制御発振回路２は、発振信号の周波数帯域を広くさせつつ振幅を安定的に一定にし、位相雑音を低減することができる。
また、本実施形態のＰＬＬ回路１における電圧制御発振回路２は、スイッチ１３、１４を備えているため、１つのＡＤＣ回路１５で電圧Vtuneをデジタル値Daに変換したり、振幅値Vout_Levをデジタル値Dbに変換したりすることができるので、ＡＤＣ回路を２つ用意する場合に比べて、回路規模や消費電力を抑えることができる。

また、本実施形態のＰＬＬ回路１における電圧制御発振回路２は、電圧制御発振器７〜１０においてそれぞれコンデンサ１９の全体の容量を可変しているので、電圧Vtuneに応じた周波数の発振信号を精度よく出力することができる。

なお、上記実施形態では、図４に示すＡＤＣ回路１５のコンパレータ３０〜３３のそれぞれのマイナスの入力端子に入力される電圧（Vth1〜Vth8）を、スイッチ１３がオン、スイッチ１４がオフのときとスイッチ１３がオフ、スイッチ１４がオンのときとで異ならせているが、同じ電圧に設定してもよい。例えば、スイッチ１３がオフ、スイッチ１４がオンのときもコンパレータ３０〜３３のそれぞれのマイナスの入力端子に入力される電圧がVth1〜Vth4になるように設定してもよい。

本発明の実施形態のＰＬＬ回路における電圧制御発振回路を示す図である。 電圧制御発振器の一例を示す図である。 検出回路の一例を示す図である。 ＡＤＣ回路の一例を示す図である。 制御回路の動作を説明するためのフローチャートである。 電圧制御発振回路を構成する各回路の出力のタイミングチャートの一例を示す図である。 電圧制御発振回路から出力される発振信号の周波数と電圧Vtuneとの関係を示す図である。 電圧制御発振回路から出力される発振信号の振幅値と位相雑音との関係を示す図である。

符号の説明

１ ＰＬＬ回路
２ 電圧制御発振回路
３ 分周回路
４ 基準信号源
５ 位相比較器
６ ループフィルタ
７〜１０ 電圧制御発振器
１１ セレクタ
１２ 検出回路
１３、１４ スイッチ
１５ ＡＤＣ回路
１６ 制御回路
５２ チャージポンプ

Claims (4)

1. それぞれ、互いに異なる周波数帯域で発振信号を出力するとともに、入力電圧に応じた周波数の発振信号を出力する複数の電圧制御発振器と、
   前記複数の電圧制御発振器から出力される各発振信号のうち、入力される第１の選択信号に対応する発振信号を選択するセレクタと、
   前記セレクタにより選択された発振信号の振幅値を検出する検出回路と、
   第１及び第２のスイッチと、
   前記第１のスイッチがオンし前記第２のスイッチがオフするときに入力される前記入力電圧に対応する第１のデジタル値を出力するとともに、前記第１のスイッチがオフし前記第２のスイッチがオンするときに入力される前記振幅値に対応する第２のデジタル値を出力するＡＤＣ回路と、
   前記第１のデジタル値に基づいて前記第１の選択信号を出力するとともに、前記セレクタにより選択される発振信号を出力する前記電圧制御発振器の位相雑音が所望な値になるようにその電圧制御発振器に流れる電流値を前記第２のデジタル値に基づいて制御する制御回路と、
   を備え、
   前記制御回路は、前記第1のデジタル値が所望な値になると、そのときの前記第１の選択信号を固定するとともに前記第１のスイッチをオンからオフ前記第２のスイッチをオフからオンに制御する
   ことを特徴とする電圧制御発振回路。
2. 請求項１に記載の電圧制御発振回路であって、
   前記複数の電圧制御発振器は、それぞれ、入力される第２の選択信号に基づいて出力段に備えられる複数のコンデンサのうち所定のコンデンサを選択し、
   前記制御回路は、前記セレクタにより選択される発振信号の周波数帯域が所望な周波数帯域になるように前記第２の選択信号を出力する
   ことを特徴とする電圧制御発振回路。
3. それぞれ、互いに異なる周波数帯域で発振信号を出力するとともに、入力電圧に応じた周波数の発振信号を出力する複数の電圧制御発振器と、前記複数の電圧制御発振器から出力される各発振信号のうち、入力される第１の選択信号に対応する発振信号を選択するセレクタと、前記セレクタにより選択された発振信号の振幅値を検出する検出回路と、第１及び第２のスイッチと、前記第１のスイッチがオンし前記第２のスイッチがオフするときに入力される前記入力電圧に対応する第１のデジタル値を出力するとともに、前記第１のスイッチがオフし前記第２のスイッチがオンするときに入力される前記振幅値に対応する第２のデジタル値を出力するＡＤＣ回路と、前記第１のデジタル値に基づいて前記第１の選択信号を出力するとともに、前記セレクタにより選択される発振信号を出力する前記電圧制御発振器の位相雑音が所望な値になるようにその電圧制御発振器に流れる電流値を前記第２のデジタル値に基づいて制御する制御回路とを備える電圧制御発振回路と、
   前記電圧制御発振回路から出力される発振信号を分周して出力する分周回路と、
   前記分周回路から出力される発振信号と基準信号源から出力される発振信号との位相差を出力する位相比較器と、
   前記位相比較器から出力される位相差に基づいて電流を出力するチャージポンプと、
   前記チャージポンプから出力される電流に基づいて前記入力電圧を出力するループフィルタと、
   を備え、
   前記制御回路は、前記第1のデジタル値が所望な値になると、そのときの前記第１の選択信号を固定するとともに前記第１のスイッチをオンからオフ前記第２のスイッチをオフからオンに制御する
   ことを特徴とするＰＬＬ回路。
4. 請求項３に記載のＰＬＬ回路であって、
   前記複数の電圧制御発振器は、それぞれ、入力される第２の選択信号に基づいて出力段に備えられる複数のコンデンサのうち所定のコンデンサを選択し、
   前記制御回路は、前記セレクタにより選択される発振信号の周波数帯域が所望な周波数帯域になるように前記第２の選択信号を出力する
   ことを特徴とするＰＬＬ回路。