JP2009182918A - 電圧制御発振回路 - Google Patents
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Abstract
【課題】発振信号の周波数帯域を広くさせつつ、位相雑音を低減することが可能な電圧制御発振回路を提供することを目的とする。
【解決手段】電圧制御発振器7〜10と、選択信号Vout_SELに対応する発振信号を選択するセレクタ11と、セレクタ11により選択された発振信号の振幅値Vout_Levを検出する検出回路12と、スイッチ13、14と、スイッチ13を介して入力される電圧Vtuneに対応するデジタル値Daを出力するとともに、スイッチ14を介して入力される振幅値Vout_Levに対応するデジタル値Dbを出力するADC回路15と、選択信号Vout_SEL及び選択信号Vout_CAPをデジタル値Daに基づいて出力するとともに、電圧制御発振器に流れる電流値をデジタル値Dbに基づいて制御する制御回路16とを備えて電圧制御発振回路2を構成する。
【選択図】図1
【解決手段】電圧制御発振器7〜10と、選択信号Vout_SELに対応する発振信号を選択するセレクタ11と、セレクタ11により選択された発振信号の振幅値Vout_Levを検出する検出回路12と、スイッチ13、14と、スイッチ13を介して入力される電圧Vtuneに対応するデジタル値Daを出力するとともに、スイッチ14を介して入力される振幅値Vout_Levに対応するデジタル値Dbを出力するADC回路15と、選択信号Vout_SEL及び選択信号Vout_CAPをデジタル値Daに基づいて出力するとともに、電圧制御発振器に流れる電流値をデジタル値Dbに基づいて制御する制御回路16とを備えて電圧制御発振回路2を構成する。
【選択図】図1
Description
本発明は、電圧制御発振回路に関し、特には、PLL回路に備えられる電圧制御発振回路に関する。
近年では、受信機により扱われる信号の周波数帯域が広くなるに従って、受信機のPLL回路に備えられる電圧制御発振回路から出力される発振信号の周波数帯域も広くなってきている。
電圧制御発振回路から出力される発振信号の周波数帯域を広くさせる場合、例えば、互いに異なる周波数帯域の発振信号を出力する複数の電圧制御発振器を電圧制御発振回路に備えることが考えられる(例えば、特許文献1参照)。
このように、複数の電圧制御発振器を電圧制御発振回路に備える場合では、各電圧制御発振器をそれぞれ構成するデバイスのばらつきなどにより、各電圧制御発振器からそれぞれ出力される発振信号の振幅が安定的に一定とならず、電圧制御発振回路の位相雑音が増大するおそれがある。
ところで、1つの電圧制御発振器の位相雑音を低減するための構成としては、例えば、電圧制御発振器の出力の最大値と最小値との差が所定の電圧になるように電圧制御発振器に流れる電流を制御するものがある(例えば、特許文献2参照)。
特開2003−110425号公報
特開2006−197571号公報
本発明では、発振信号の周波数帯域を広くさせつつ振幅を安定的に一定にし、位相雑音を低減することが可能な電圧制御発振回路を提供することを目的とする。
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の電圧制御発振回路は、それぞれ、互いに異なる周波数帯域で発振信号を出力するとともに、入力電圧に応じた周波数の発振信号を出力する複数の電圧制御発振器と、前記複数の電圧制御発振器から出力される各発振信号のうち、入力される第1の選択信号に対応する発振信号を選択するセレクタと、前記セレクタにより選択された発振信号の振幅値を検出する検出回路と、第1及び第2のスイッチと、前記第1のスイッチがオンし前記第2のスイッチがオフするときに入力される前記入力電圧に対応する第1のデジタル値を出力するとともに、前記第1のスイッチがオフし前記第2のスイッチがオンするときに入力される前記振幅値に対応する第2のデジタル値を出力するADC回路と、前記第1のデジタル値に基づいて前記第1の選択信号を出力するとともに、前記セレクタにより選択される発振信号を出力する前記電圧制御発振器の位相雑音が所望な値になるようにその電圧制御発振器に流れる電流値を前記第2のデジタル値に基づいて制御する制御回路とを備え、前記制御回路は、前記第1のデジタル値が所望な値になると、そのときの前記第1の選択信号を固定するとともに前記第1のスイッチをオンからオフ前記第2のスイッチをオフからオンに制御する。
すなわち、本発明の電圧制御発振回路は、それぞれ、互いに異なる周波数帯域で発振信号を出力するとともに、入力電圧に応じた周波数の発振信号を出力する複数の電圧制御発振器と、前記複数の電圧制御発振器から出力される各発振信号のうち、入力される第1の選択信号に対応する発振信号を選択するセレクタと、前記セレクタにより選択された発振信号の振幅値を検出する検出回路と、第1及び第2のスイッチと、前記第1のスイッチがオンし前記第2のスイッチがオフするときに入力される前記入力電圧に対応する第1のデジタル値を出力するとともに、前記第1のスイッチがオフし前記第2のスイッチがオンするときに入力される前記振幅値に対応する第2のデジタル値を出力するADC回路と、前記第1のデジタル値に基づいて前記第1の選択信号を出力するとともに、前記セレクタにより選択される発振信号を出力する前記電圧制御発振器の位相雑音が所望な値になるようにその電圧制御発振器に流れる電流値を前記第2のデジタル値に基づいて制御する制御回路とを備え、前記制御回路は、前記第1のデジタル値が所望な値になると、そのときの前記第1の選択信号を固定するとともに前記第1のスイッチをオンからオフ前記第2のスイッチをオフからオンに制御する。
これにより、本発明の電圧制御発振回路は、発振信号の周波数帯域を広くさせつつ、位相雑音を低減することができる。
また、本発明のPLL回路は、それぞれ、互いに異なる周波数帯域で発振信号を出力するとともに、入力電圧に応じた周波数の発振信号を出力する複数の電圧制御発振器と、前記複数の電圧制御発振器から出力される各発振信号のうち、入力される第1の選択信号に対応する発振信号を選択するセレクタと、前記セレクタにより選択された発振信号の振幅値を検出する検出回路と、第1及び第2のスイッチと、前記第1のスイッチがオンし前記第2のスイッチがオフするときに入力される前記入力電圧に対応する第1のデジタル値を出力するとともに、前記第1のスイッチがオフし前記第2のスイッチがオンするときに入力される前記振幅値に対応する第2のデジタル値を出力するADC回路と、前記第1のデジタル値に基づいて前記第1の選択信号を出力するとともに、前記セレクタにより選択される発振信号を出力する前記電圧制御発振器の位相雑音が所望な値になるようにその電圧制御発振器に流れる電流値を前記第2のデジタル値に基づいて制御する制御回路とを備える電圧制御発振回路と、前記電圧制御発振回路から出力される発振信号を分周して出力する分周回路と、前記分周回路から出力される発振信号と基準信号源から出力される発振信号との位相差を出力する位相比較器と、前記位相比較器から出力される位相差に基づいて電流を出力するチャージポンプと、前記チャージポンプから出力される電流に基づいて前記入力電圧を出力するループフィルタとを備え、前記制御回路は、前記第1のデジタル値が所望な値になると、そのときの前記第1の選択信号を固定するとともに前記第1のスイッチをオンからオフ前記第2のスイッチをオフからオンに制御する。
また、本発明のPLL回路は、それぞれ、互いに異なる周波数帯域で発振信号を出力するとともに、入力電圧に応じた周波数の発振信号を出力する複数の電圧制御発振器と、前記複数の電圧制御発振器から出力される各発振信号のうち、入力される第1の選択信号に対応する発振信号を選択するセレクタと、前記セレクタにより選択された発振信号の振幅値を検出する検出回路と、第1及び第2のスイッチと、前記第1のスイッチがオンし前記第2のスイッチがオフするときに入力される前記入力電圧に対応する第1のデジタル値を出力するとともに、前記第1のスイッチがオフし前記第2のスイッチがオンするときに入力される前記振幅値に対応する第2のデジタル値を出力するADC回路と、前記第1のデジタル値に基づいて前記第1の選択信号を出力するとともに、前記セレクタにより選択される発振信号を出力する前記電圧制御発振器の位相雑音が所望な値になるようにその電圧制御発振器に流れる電流値を前記第2のデジタル値に基づいて制御する制御回路とを備える電圧制御発振回路と、前記電圧制御発振回路から出力される発振信号を分周して出力する分周回路と、前記分周回路から出力される発振信号と基準信号源から出力される発振信号との位相差を出力する位相比較器と、前記位相比較器から出力される位相差に基づいて電流を出力するチャージポンプと、前記チャージポンプから出力される電流に基づいて前記入力電圧を出力するループフィルタとを備え、前記制御回路は、前記第1のデジタル値が所望な値になると、そのときの前記第1の選択信号を固定するとともに前記第1のスイッチをオンからオフ前記第2のスイッチをオフからオンに制御する。
これにより、本発明のPLL回路における電圧制御発振回路は、発振信号の周波数帯域を広くさせつつ、位相雑音を低減することができる。
また、前記複数の電圧制御発振器は、それぞれ、入力される第2の選択信号に基づいて出力段に備えられる複数のコンデンサのうち所定のコンデンサを選択し、前記制御回路は、前記セレクタにより選択される発振信号の周波数帯域が所望な周波数帯域になるように前記第2の選択信号を出力するように構成してもよい。
また、前記複数の電圧制御発振器は、それぞれ、入力される第2の選択信号に基づいて出力段に備えられる複数のコンデンサのうち所定のコンデンサを選択し、前記制御回路は、前記セレクタにより選択される発振信号の周波数帯域が所望な周波数帯域になるように前記第2の選択信号を出力するように構成してもよい。
これにより、上記電圧制御発振回路は、入力電圧に応じた周波数の発振信号を精度よく出力することができる。
本発明によれば、広い周波数帯域の発振信号を出力する電圧制御発振回路において、位相雑音を低減することができる。
以下、図面を用いて本発明の実施形態を説明する。
図1は、本発明の実施形態のPLL回路を示す図である。
図1に示すPLL回路1は、電圧制御発振回路2と、分周回路3と、基準信号源4と、位相比較器5と、チャージポンプ52と、ループフィルタ6とを備えて構成されている。
図1は、本発明の実施形態のPLL回路を示す図である。
図1に示すPLL回路1は、電圧制御発振回路2と、分周回路3と、基準信号源4と、位相比較器5と、チャージポンプ52と、ループフィルタ6とを備えて構成されている。
電圧制御発振回路2は、ループフィルタ6が出力する電圧Vtuneに応じた周波数の発振信号を出力する。
分周回路3は、電圧制御発振回路2から出力される発振信号を分周する。
分周回路3は、電圧制御発振回路2から出力される発振信号を分周する。
位相比較器5は、分周回路3から出力される発振信号と、基準信号源4から出力される発振信号との位相差を出力する。
チャージポンプ52は、位相比較器5から出力される位相差に基づいて電流を出力する。
チャージポンプ52は、位相比較器5から出力される位相差に基づいて電流を出力する。
ループフィルタ6は、チャージポンプ52から出力される電流に基づいて電圧Vtuneを出力する。
電圧制御発振回路2は、電圧制御発振器7〜10と、セレクタ11と、検出回路12と、スイッチ13(第1のスイッチ)と、スイッチ14(第2のスイッチ)と、ADC回路15と、制御回路16とを備えて構成されている。
電圧制御発振回路2は、電圧制御発振器7〜10と、セレクタ11と、検出回路12と、スイッチ13(第1のスイッチ)と、スイッチ14(第2のスイッチ)と、ADC回路15と、制御回路16とを備えて構成されている。
電圧制御発振器7〜10の各周波数帯域は、互いに異なっており、電圧制御発振器7、8、9、10の順に高くなっているものとする。
図2は、電圧制御発振器10の一例を示す図である。なお、電圧制御発振器7〜9の構成は、電圧制御発振器10と同じものとする。
図2は、電圧制御発振器10の一例を示す図である。なお、電圧制御発振器7〜9の構成は、電圧制御発振器10と同じものとする。
図2に示す電圧制御発振器10は、インダクタ17、18と、複数のコンデンサ19(19−1、19−2、・・・、19−n)と、複数のスイッチ20(20−1、20−2、・・・、20−n)と、ダイオード21、22と、nチャネルのMOSFET23、24と、電流源25とを備えて構成されている。すなわち、MOSFET23のドレイン端子は、インダクタ17を介した電源電圧VDD、MOSFET24のゲート端子、及びダイオード21のアノード端子に接続され、MOSFET23のソース端子は、MOSFET24のソース端子及び電流源25を介したグランドに接続されている。MOSFET24のドレイン端子は、インダクタ18を介した電源電圧VDD、MOSFET23のゲート端子、及びダイオード22のアノード端子に接続されている。ダイオード21のカソード端子は、入力端子In及びダイオード22のカソード端子に接続されている。複数のコンデンサ19と複数のスイッチ20はそれぞれ互いに直列接続され、MOSFET23のドレイン端子とグランドとの間、及びMOSFET24のドレイン端子とグランドとの間に接続されている。
図2に示す電圧制御発振器10では、入力端子Inに入力される電圧Vtuneが大きくなると、出力端子Out-p、Out-nから出力される発振信号及びその発振信号の反転信号の周波数がそれぞれ高くなる。また、制御回路16から出力される選択信号Vout_CAPによりスイッチ20が全てオンの状態から1つずつスイッチ20がオフしていくと、スイッチ20がオフされる毎に、出力端子Out-p、Out-nから出力される各信号の周波数帯域がそれぞれ高くなる。また、制御回路16から出力される選択信号Vout_CTRLにより電流源25の電流が下がると、出力端子Out-p、Out-nからそれぞれ出力される信号の振幅値が小さくなる。
図3は、検出回路12の一例を示す図である。
図3に示す検出回路12は、nチャネルのMOSFET26、27と、コンデンサ28と、抵抗29とを備えて構成されている。すなわち、MOSFET26のドレイン端子は電源電圧VDDに接続され、ソース端子はMOSFET27のソース端子、コンデンサ28の一方端、抵抗29の一方端、及び出力端子Out-Levに接続され、ゲート端子は入力端子In-Bに接続されている。MOSFET27のドレイン端子は電源電圧VDDに接続され、ゲート端子は入力端子In-Tに接続されている。
図3に示す検出回路12は、nチャネルのMOSFET26、27と、コンデンサ28と、抵抗29とを備えて構成されている。すなわち、MOSFET26のドレイン端子は電源電圧VDDに接続され、ソース端子はMOSFET27のソース端子、コンデンサ28の一方端、抵抗29の一方端、及び出力端子Out-Levに接続され、ゲート端子は入力端子In-Bに接続されている。MOSFET27のドレイン端子は電源電圧VDDに接続され、ゲート端子は入力端子In-Tに接続されている。
図3に示す検出回路12は、セレクタ11から出力される発振信号とその発振信号の反転信号が入力端子In-B、In-Tにそれぞれ入力されると、その発振信号の振幅値に相当する電圧がコンデンサ28にチャージされ、出力端子Out-Levから振幅値Vout-Levを出力する。
図4は、ADC回路15の一例を示す図である。
図4に示すADC回路15は、コンパレータ30〜33と、抵抗34〜43と、スイッチ44〜51とを備えて構成されている。すなわち、抵抗34〜38は互いに直列接続され電源電圧VDDとグランドとの間に接続され、抵抗39〜43も互いに直列接続され電源電圧VDDとグランドとの間に接続されている。コンパレータ30〜33のそれぞれのプラスの入力端子は、スイッチ13、14に接続されている。コンパレータ30のマイナスの入力端子は、スイッチ44を介した抵抗34、35の接続点及びスイッチ48を介した抵抗39、40の接続点に接続され、コンパレータ31のマイナスの入力端子は、スイッチ45を介した抵抗35、36の接続点及びスイッチ49を介した抵抗40、41の接続点に接続され、コンパレータ32のマイナスの入力端子は、スイッチ46を介した抵抗36、37の接続点及びスイッチ50を介した抵抗41、42の接続点に接続され、コンパレータ33のマイナスの入力端子は、スイッチ47を介した抵抗37、38の接続点及びスイッチ51を介した抵抗42、43の接続点に接続されている。
図4に示すADC回路15は、コンパレータ30〜33と、抵抗34〜43と、スイッチ44〜51とを備えて構成されている。すなわち、抵抗34〜38は互いに直列接続され電源電圧VDDとグランドとの間に接続され、抵抗39〜43も互いに直列接続され電源電圧VDDとグランドとの間に接続されている。コンパレータ30〜33のそれぞれのプラスの入力端子は、スイッチ13、14に接続されている。コンパレータ30のマイナスの入力端子は、スイッチ44を介した抵抗34、35の接続点及びスイッチ48を介した抵抗39、40の接続点に接続され、コンパレータ31のマイナスの入力端子は、スイッチ45を介した抵抗35、36の接続点及びスイッチ49を介した抵抗40、41の接続点に接続され、コンパレータ32のマイナスの入力端子は、スイッチ46を介した抵抗36、37の接続点及びスイッチ50を介した抵抗41、42の接続点に接続され、コンパレータ33のマイナスの入力端子は、スイッチ47を介した抵抗37、38の接続点及びスイッチ51を介した抵抗42、43の接続点に接続されている。
図4に示すADC回路15は、スイッチ13がオン、スイッチ14がオフしているとき、スイッチ44〜47がそれぞれオン、スイッチ48〜51がそれぞれオフし、コンパレータ30〜33のそれぞれのマイナスの入力端子に、抵抗34、35の接続点の電圧(Vth4)、抵抗35、36の接続点の電圧(Vth3)、抵抗36、37の接続点の電圧(Vth2)、抵抗37、38の接続点の電圧(Vth1)が入力される。また、スイッチ13がオフ、スイッチ14がオンしているとき、スイッチ44〜47がそれぞれオフ、スイッチ48〜51がそれぞれオンし、コンパレータ30〜33のそれぞれのマイナスの入力端子に、抵抗39、40の接続点の電圧(Vth8)、抵抗40、41の接続点の電圧(Vth7)、抵抗41、42の接続点の電圧(Vth6)、抵抗42、43の接続点の電圧(Vth5)が入力される。
例えば、電圧VtuneがVth3よりも大きく、かつ、Vth4よりも小さいとき、コンパレータ30からローレベルの電圧が制御回路16に出力されるとともに、コンパレータ31〜33からそれぞれハイレベルの電圧が制御回路16に出力される。すなわち、ADC回路15から制御回路16に、「0(ローレベル)」、「1(ハイレベル)」、「1(ハイレベル)」、「1(ハイレベル)」のデジタル値Da(第1のデジタル値)が出力される。また、振幅値Vout_LevがVth6よりも大きく、かつ、Vth7よりも小さいとき、コンパレータ30、31からそれぞれローレベルの電圧が制御回路16に出力されるとともに、コンパレータ32、33からそれぞれハイレベルの電圧が制御回路16に出力される。すなわち、ADC回路15から制御回路16に、「0(ローレベル)」、「0(ローレベル)」、「1(ハイレベル)」、「1(ハイレベル)」のデジタル値Db(第2のデジタル値)が出力される。
図5は、制御回路16の動作を説明するためのフローチャートである。なお、ADC回路15は、スイッチ13がオン、スイッチ14がオフのとき、ループフィルタ6から出力される電圧Vtuneをデジタル値Daに変換して制御回路16に出力し、スイッチ13がオフ、スイッチ14がオンのとき、検出回路12から出力される振幅値Vout_Levをデジタル値Dbに変換して制御回路16に出力するものとする。また、PLL回路1が動作する前、制御回路16は、スイッチ13、14に選択信号SW_SELを出力することにより、スイッチ13をオン、スイッチ14をオフに制御しているものとする。
まず、制御回路16は、ADC回路15から出力されるデジタル値Daを入力する(ステップS1)。
次に、制御回路16は、セレクタ11により選択される発振信号の周波数が所望な周波数になるように、デジタル値Daに基づいて選択信号Vout_SEL(第1の選択信号)をセレクタ11に出力するとともに、選択信号VCO_CAP(第2の選択信号)を、セレクタ11により選択される発振信号を出力する所定の電圧制御発振器に出力する(ステップS2)。
次に、制御回路16は、セレクタ11により選択される発振信号の周波数が所望な周波数になるように、デジタル値Daに基づいて選択信号Vout_SEL(第1の選択信号)をセレクタ11に出力するとともに、選択信号VCO_CAP(第2の選択信号)を、セレクタ11により選択される発振信号を出力する所定の電圧制御発振器に出力する(ステップS2)。
次に、制御回路16は、スイッチ13、14に選択信号SW_SELを出力することにより、スイッチ13をオフ、スイッチ14をオンに制御し、ADC回路15から出力されるデジタル値Dbを入力する(ステップS3)。
次に、制御回路16は、上記所定の電圧制御発振器の位相雑音が所望な値になるようにデジタル値Dbに基づいて制御信号Vout_CTRLを上記所定の電圧制御発振器に出力する(ステップS4)。
そして、制御回路16は、スイッチ13、14に選択信号SW_SELを出力することにより、スイッチ13をオン、スイッチ14をオフに制御する(ステップS5)。
図6は、電圧制御発振回路2を構成する各回路の出力のタイミングチャートの一例を示す図である。なお、PLL回路1が動作する前、制御回路16は、電圧制御発振器10から出力される発振信号が選択されるようにセレクタ11に選択信号Vout_SELを出力しているものとする。
図6は、電圧制御発振回路2を構成する各回路の出力のタイミングチャートの一例を示す図である。なお、PLL回路1が動作する前、制御回路16は、電圧制御発振器10から出力される発振信号が選択されるようにセレクタ11に選択信号Vout_SELを出力しているものとする。
まず、PLL回路1が動作を開始し、電圧Vtuneが閾値Vth4よりも大きいことを示すデジタル値DaがADC回路15から制御回路16に出力されると、制御回路16は、電圧制御発振器10に選択信号Vout_CAPを出力して電圧制御発振器10のコンデンサのうち所定のコンデンサを順次選択させ、コンデンサの選択毎に電圧制御発振器10から出力される発振信号の周波数帯域が所望な周波数帯域になるか否かを判断する。例えば、制御回路16は、図2に示す電圧制御発振器10のスイッチ20−1〜20−nを1つずつオフさせていき(PLL回路1が動作する前、スイッチ20−1〜20−nは全てオンになっているものとする)、電圧制御発振器10のコンデンサ19の全体の容量を徐々に小さくしていくと、図7に示すように、電圧制御発振器10から出力される発振信号の周波数帯域が徐々に高い周波数帯域にシフトしていく。例えば、スイッチ20−1〜20−nが全てオンしていると、電圧制御発振器10から出力される発振信号の周波数帯域は、f1〜f2の周波数帯域になり、次に、スイッチ20−1のみオフすると、電圧制御発振器10から出力される発振信号の周波数帯域は、f2〜f3の周波数帯域になる。図6に示す例では、制御回路16は、全ての所定のコンデンサの選択後、電圧制御発振器10から出力される発振信号の周波数帯域が所望な周波数帯域にならないと判断し、電圧制御発振器9から出力される発振信号が選択されるようにセレクタ11に選択信号Vout_SELを出力する。
次に、電圧Vtuneが閾値Vth3よりも大きく、かつ、閾値Vth4よりも小さいことを示すデジタル値DaがADC回路15から制御回路16に出力されると、制御回路16は、電圧制御発振器9に選択信号Vout_CAPを出力して電圧制御発振器9のコンデンサのうち所定のコンデンサを順次選択し、所定のコンデンサの選択毎に電圧制御発振器9から出力される発振信号の周波数帯域が所望な周波数帯域になるか否かを判断する。図6に示す例では、制御回路16は、全ての所定のコンデンサの選択後、電圧制御発振器9から出力される発振信号の周波数帯域が所望な周波数帯域にならないと判断し、電圧制御発振器8から出力される発振信号が選択されるようにセレクタ11に選択信号Vout_SELを出力する。
次に、電圧Vtuneが閾値Vth2よりも大きく、かつ、閾値Vth3よりも小さいことを示すデジタル値DaがADC回路15から制御回路16に出力されると、制御回路16は、電圧制御発振器8に選択信号Vout_CAPを出力して電圧制御発振器8のコンデンサのうち所定のコンデンサを順次選択し、所定のコンデンサの選択毎に電圧制御発振器8から出力される発振信号の周波数帯域が所望な周波数帯域になるか否かを判断する。図6に示す例では、制御回路16は、電圧制御発振器8から出力される発振信号の周波数帯域が所望な周波数帯域になると判断し、そのときの選択信号Vout_SELと選択信号VCO_CAPを固定するとともに、スイッチ13をオンからオフ、スイッチ14をオフからオンに制御する。
次に、検出回路12から出力される振幅値Vout_Levが閾値Vth7よりも大きく、かつ、閾値Vth8よりも小さいことを示すデジタル値DbがADC回路15から制御回路16に出力されると、制御回路16は、電圧制御発振器8に流れる電流が小さくなるように電圧制御発振器8に制御信号Vout_CTRLを出力する。電圧制御発振器8に流れる電流を制御することにより、電圧制御発振器8から出力される発振信号の振幅値を制御することができる。
図8は、ある電圧制御発振器から出力される発振信号の振幅値とその電圧制御発振器の位相雑音との関係を示す図である。
図8に示す例では、振幅値が2.8[Vppd]辺りのとき最も位相雑音が小さくなっている。このように、電圧制御発振器に流れる電流を制御して発振信号の振幅値を可変させることにより、その電圧制御発振器の位相雑音を小さくすることができる。
図8に示す例では、振幅値が2.8[Vppd]辺りのとき最も位相雑音が小さくなっている。このように、電圧制御発振器に流れる電流を制御して発振信号の振幅値を可変させることにより、その電圧制御発振器の位相雑音を小さくすることができる。
そして、図6において、振幅値Vout_Levが閾値Vth6よりも大きく、かつ、閾値Vth7よりも小さいことを示すデジタル値DbがADC回路15から制御回路16に出力されると、制御回路16は、デジタル値Dbが所望な値(最適点)になったと判断し、すなわち、電圧制御発振器8の位相雑音が図8に示す例における2.8[Vppd]辺りになったと判断し、スイッチ13をオフからオン、スイッチ14をオンからオフに制御する。
これにより、本実施形態のPLL回路1における電圧制御発振回路2は、発振信号の周波数帯域を広くさせつつ振幅を安定的に一定にし、位相雑音を低減することができる。
また、本実施形態のPLL回路1における電圧制御発振回路2は、スイッチ13、14を備えているため、1つのADC回路15で電圧Vtuneをデジタル値Daに変換したり、振幅値Vout_Levをデジタル値Dbに変換したりすることができるので、ADC回路を2つ用意する場合に比べて、回路規模や消費電力を抑えることができる。
また、本実施形態のPLL回路1における電圧制御発振回路2は、スイッチ13、14を備えているため、1つのADC回路15で電圧Vtuneをデジタル値Daに変換したり、振幅値Vout_Levをデジタル値Dbに変換したりすることができるので、ADC回路を2つ用意する場合に比べて、回路規模や消費電力を抑えることができる。
また、本実施形態のPLL回路1における電圧制御発振回路2は、電圧制御発振器7〜10においてそれぞれコンデンサ19の全体の容量を可変しているので、電圧Vtuneに応じた周波数の発振信号を精度よく出力することができる。
なお、上記実施形態では、図4に示すADC回路15のコンパレータ30〜33のそれぞれのマイナスの入力端子に入力される電圧(Vth1〜Vth8)を、スイッチ13がオン、スイッチ14がオフのときとスイッチ13がオフ、スイッチ14がオンのときとで異ならせているが、同じ電圧に設定してもよい。例えば、スイッチ13がオフ、スイッチ14がオンのときもコンパレータ30〜33のそれぞれのマイナスの入力端子に入力される電圧がVth1〜Vth4になるように設定してもよい。
1 PLL回路
2 電圧制御発振回路
3 分周回路
4 基準信号源
5 位相比較器
6 ループフィルタ
7〜10 電圧制御発振器
11 セレクタ
12 検出回路
13、14 スイッチ
15 ADC回路
16 制御回路
52 チャージポンプ
2 電圧制御発振回路
3 分周回路
4 基準信号源
5 位相比較器
6 ループフィルタ
7〜10 電圧制御発振器
11 セレクタ
12 検出回路
13、14 スイッチ
15 ADC回路
16 制御回路
52 チャージポンプ
Claims (4)
- それぞれ、互いに異なる周波数帯域で発振信号を出力するとともに、入力電圧に応じた周波数の発振信号を出力する複数の電圧制御発振器と、
前記複数の電圧制御発振器から出力される各発振信号のうち、入力される第1の選択信号に対応する発振信号を選択するセレクタと、
前記セレクタにより選択された発振信号の振幅値を検出する検出回路と、
第1及び第2のスイッチと、
前記第1のスイッチがオンし前記第2のスイッチがオフするときに入力される前記入力電圧に対応する第1のデジタル値を出力するとともに、前記第1のスイッチがオフし前記第2のスイッチがオンするときに入力される前記振幅値に対応する第2のデジタル値を出力するADC回路と、
前記第1のデジタル値に基づいて前記第1の選択信号を出力するとともに、前記セレクタにより選択される発振信号を出力する前記電圧制御発振器の位相雑音が所望な値になるようにその電圧制御発振器に流れる電流値を前記第2のデジタル値に基づいて制御する制御回路と、
を備え、
前記制御回路は、前記第1のデジタル値が所望な値になると、そのときの前記第1の選択信号を固定するとともに前記第1のスイッチをオンからオフ前記第2のスイッチをオフからオンに制御する
ことを特徴とする電圧制御発振回路。 - 請求項1に記載の電圧制御発振回路であって、
前記複数の電圧制御発振器は、それぞれ、入力される第2の選択信号に基づいて出力段に備えられる複数のコンデンサのうち所定のコンデンサを選択し、
前記制御回路は、前記セレクタにより選択される発振信号の周波数帯域が所望な周波数帯域になるように前記第2の選択信号を出力する
ことを特徴とする電圧制御発振回路。 - それぞれ、互いに異なる周波数帯域で発振信号を出力するとともに、入力電圧に応じた周波数の発振信号を出力する複数の電圧制御発振器と、前記複数の電圧制御発振器から出力される各発振信号のうち、入力される第1の選択信号に対応する発振信号を選択するセレクタと、前記セレクタにより選択された発振信号の振幅値を検出する検出回路と、第1及び第2のスイッチと、前記第1のスイッチがオンし前記第2のスイッチがオフするときに入力される前記入力電圧に対応する第1のデジタル値を出力するとともに、前記第1のスイッチがオフし前記第2のスイッチがオンするときに入力される前記振幅値に対応する第2のデジタル値を出力するADC回路と、前記第1のデジタル値に基づいて前記第1の選択信号を出力するとともに、前記セレクタにより選択される発振信号を出力する前記電圧制御発振器の位相雑音が所望な値になるようにその電圧制御発振器に流れる電流値を前記第2のデジタル値に基づいて制御する制御回路とを備える電圧制御発振回路と、
前記電圧制御発振回路から出力される発振信号を分周して出力する分周回路と、
前記分周回路から出力される発振信号と基準信号源から出力される発振信号との位相差を出力する位相比較器と、
前記位相比較器から出力される位相差に基づいて電流を出力するチャージポンプと、
前記チャージポンプから出力される電流に基づいて前記入力電圧を出力するループフィルタと、
を備え、
前記制御回路は、前記第1のデジタル値が所望な値になると、そのときの前記第1の選択信号を固定するとともに前記第1のスイッチをオンからオフ前記第2のスイッチをオフからオンに制御する
ことを特徴とするPLL回路。 - 請求項3に記載のPLL回路であって、
前記複数の電圧制御発振器は、それぞれ、入力される第2の選択信号に基づいて出力段に備えられる複数のコンデンサのうち所定のコンデンサを選択し、
前記制御回路は、前記セレクタにより選択される発振信号の周波数帯域が所望な周波数帯域になるように前記第2の選択信号を出力する
ことを特徴とするPLL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008022315A JP2009182918A (ja) | 2008-02-01 | 2008-02-01 | 電圧制御発振回路 |
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JP2008022315A JP2009182918A (ja) | 2008-02-01 | 2008-02-01 | 電圧制御発振回路 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2012101774A1 (ja) * | 2011-01-26 | 2012-08-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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-
2008
- 2008-02-01 JP JP2008022315A patent/JP2009182918A/ja active Pending
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