JP2009177604A - 同期信号検出回路、映像検知回路、同期信号検出方法及びプログラム - Google Patents
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Abstract
【課題】複合映像信号の信号レベルが低下したときや、複合映像信号にノイズが混入したときに、映像信号有無の誤検出を防ぐことができる同期信号検出回路、映像検知回路、同期信号検出方法及びプログラムを提供する。
【解決手段】入力した複合映像信号の同期分離を行って分離同期信号を出力する同期分離回路から、分離同期信号を入力する同期信号検出回路であって、1水平周期内の分離同期信号のLowレベルの回数を計数、累積する加算手段と、加算手段による加算結果が、水平同期信号のパルス幅に相当する水平同期検出範囲内であるかを検出する水平同期検出手段と、加算手段による加算結果が、垂直同期信号のパルス幅に相当する垂直同期検出範囲内であるかを検出する垂直同期検出手段と、を備える。
【選択図】図7
【解決手段】入力した複合映像信号の同期分離を行って分離同期信号を出力する同期分離回路から、分離同期信号を入力する同期信号検出回路であって、1水平周期内の分離同期信号のLowレベルの回数を計数、累積する加算手段と、加算手段による加算結果が、水平同期信号のパルス幅に相当する水平同期検出範囲内であるかを検出する水平同期検出手段と、加算手段による加算結果が、垂直同期信号のパルス幅に相当する垂直同期検出範囲内であるかを検出する垂直同期検出手段と、を備える。
【選択図】図7
Description
本発明は、入力される複合映像信号の同期分離を行い、入力される映像信号の有無を検出する同期信号検出回路、映像検知回路、同期信号検出方法及びプログラムに関する。
放送局設備や放送用の複合映像信号を伝送する設備においては、単純な信号の有無だけを検出するだけではなく、入力される映像信号の状態監視のために正確に映像信号の有無を検出する映像検知が求められている。
図8は、本発明に関連する映像検知回路の一例である。入力端子51には、映像信号と、複合同期信号(水平同期信号及び垂直同期信号)とが時分割で混ざった複合映像信号が入力(供給)される。同期分離回路52は、複合映像信号の入力を受けると同期分離を行い、リトリガブルマルチバイブレータ53に対して分離同期信号(複合同期信号)を出力する。複合映像信号が正常に入力されているときは、図5(a)に示す波形となる。なお、同期分離回路52は、例えば特許文献1〜3に開示されている回路である。リトリガブルマルチバイブレータ53は、分離同期信号のパルスの有無を検出している。そして、リトリガブルマルチバイブレータ53は、映像信号の有無を示す映像検知信号を出力する。すなわち、リトリガブルマルチバイブレータ53は、パルスが変化しなくなったときは「映像信号無し」を示す“0”を出力し、所定の時間内にパルスが変化しているときは「映像信号有り」を示す“1”を出力する。図8に示す映像検知回路では、入力される複合映像信号に映像信号が無く(絵柄が黒のため映像信号が黒レベルであり)、同期信号だけである場合、分離同期信号の信号レベルに応じて、入力される映像信号の有無を検出できる。
特開平6−62272号公報
特開平10−304222号公報
特開2001−333294号公報
しかし、上記図8に示す映像検知回路では、例えば図5(b)に示すように、入力される複合映像信号に映像信号が有り、その複合映像信号の信号レベル(振幅)が低下したときには、同期分離回路52から出力される分離同期信号に映像信号が出るといった異常が発生する。このような場合、図8に示す映像検知回路では、その異常を検出できずに、映像信号の有無を誤検出してしまうという問題があった。
また、上記図8に示す映像検知回路では、例えば図5(c)に示すように、入力される複合映像信号にノイズ(雑音パルス)が混入したときにも、同期分離回路52から出力される分離同期信号が異常な波形となる。このような場合、図8に示す映像検知回路では、ノイズの影響を受けて、映像信号の有無を誤検出してしまうという問題があった。
本発明は、上記事情に鑑みてなされたものであり、入力される複合映像信号の信号レベルが低下したときや、入力される複合映像信号にノイズが混入したときに、映像信号有無の誤検出を防ぐことができる同期信号検出回路、映像検知回路、同期信号検出方法及びプログラムを提供することを目的とする。
かかる目的を達成するために、本発明の同期信号検出回路は、入力した複合映像信号の同期分離を行って分離同期信号を出力する同期分離回路から、分離同期信号を入力する同期信号検出回路であって、1水平周期内の分離同期信号のLowレベルの回数を計数、累積する加算手段と、加算手段による加算結果が、水平同期信号のパルス幅に相当する水平同期検出範囲内であるかを検出する水平同期検出手段と、加算手段による加算結果が、垂直同期信号のパルス幅に相当する垂直同期検出範囲内であるかを検出する垂直同期検出手段と、を備えたことを特徴とする。
本発明の映像検知回路は、入力した複合映像信号の同期分離を行って分離同期信号を出力する同期分離回路から、分離同期信号を入力する同期信号検出回路であって、1水平周期内の分離同期信号のLowレベルの回数を計数、累積する加算手段と、加算手段による加算結果が、水平同期信号のパルス幅に相当する水平同期検出範囲内であるかを検出する水平同期検出手段と、加算手段による加算結果が、垂直同期信号のパルス幅に相当する垂直同期検出範囲内であるかを検出する垂直同期検出手段と、水平同期検出手段による検出結果及び垂直同期検出手段による検出結果に基づいて論理演算を行い、複合映像信号の映像信号の有無を示す映像検知信号を出力する映像検知信号出力手段と、を備えたことを特徴とする。
本発明の同期信号検出方法は、1水平周期内の分離同期信号のLowレベルの回数を計数、累積する加算ステップと、加算ステップによる加算結果が、水平同期信号のパルス幅に相当する水平同期検出範囲内であるかを検出する水平同期検出ステップと、加算ステップによる加算結果が、垂直同期信号のパルス幅に相当する垂直同期検出範囲内であるかを検出する垂直同期検出ステップと、を備えたことを特徴とする。
本発明のプログラムは、1水平周期内の分離同期信号のLowレベルの回数を計数、累積する加算処理と、加算処理による加算結果が、水平同期信号のパルス幅に相当する水平同期検出範囲内であるかを検出する水平同期検出処理と、加算処理による加算結果が、垂直同期信号のパルス幅に相当する垂直同期検出範囲内であるかを検出する垂直同期検出処理と、をコンピュータに実行させることを特徴とする。
本発明によれば、入力される複合映像信号の信号レベルが低下したときや、入力される複合映像信号にノイズが混入したときに、映像信号有無の誤検出を防ぐことができる。
以下、本発明を実施するための最良の形態について添付図面を参照して詳細に説明する。
〔第1の実施形態〕
まず、本発明の第1の実施形態について説明する。図1は、本実施形態の映像検知回路の構成を示すブロック図である。図1に示すように、本実施形態の映像検知回路は、入力端子1と、同期分離回路2と、同期信号検出回路3と、映像検知信号出力手段304と、出力端子4とを有する。なお、本発明の映像検知回路の最小限構成としては、図7(a)に示すように、図7(b)に示す最小限の構成の同期信号検出回路3(加算手段301、水平同期検出手段302、垂直同期検出手段303)と、映像検知信号出力手段304と、を有すればよい。
まず、本発明の第1の実施形態について説明する。図1は、本実施形態の映像検知回路の構成を示すブロック図である。図1に示すように、本実施形態の映像検知回路は、入力端子1と、同期分離回路2と、同期信号検出回路3と、映像検知信号出力手段304と、出力端子4とを有する。なお、本発明の映像検知回路の最小限構成としては、図7(a)に示すように、図7(b)に示す最小限の構成の同期信号検出回路3(加算手段301、水平同期検出手段302、垂直同期検出手段303)と、映像検知信号出力手段304と、を有すればよい。
入力端子1には、映像信号と複合同期信号(水平同期信号及び垂直同期信号)とが時分割で混ざった複合映像信号(例えば、放送用アナログ映像信号)が入力(供給)される。この複合映像信号は、例として、NTSC(National Television Standards Committee)方式の信号とする。なお、この複合映像信号に含まれる映像信号は、絵柄によって変化するため、映像信号の有無の検出には使用できない。そこで、本実施形態の映像検知回路では、複合映像信号に含まれる同期信号だけを使用して、入力される映像信号の有無を検出するものとする。
同期分離回路2は、入力端子1に供給された複合映像信号から複合同期信号を分離し、分離同期信号として同期信号検出回路3へ出力する。分離同期信号は、画面の左右を示す水平同期信号と、画面の上下を示す垂直同期信号とが時分割に混在している。
同期信号検出回路3は、本発明の同期信号検出回路の一実施形態である。同期信号検出回路3は、図1に示すように、加算手段301と、水平同期検出手段302と、垂直同期検出手段303と、クロック発生手段305と、パルス生成手段306とを備える。この同期信号検出回路3は、同期分離回路2から出力された分離同期信号を入力する。なお、本発明の同期信号検出回路の最小限構成としては、図7(b)に示すように、加算手段301と、水平同期検出手段302と、垂直同期検出手段303と、を有すればよい。以下、図1に示す同期信号検出回路3で行われる動作(同期信号検出方法)について、図6を参照して説明する。
まず、1水平周期内の分離同期信号のLowレベルの回数を計数、累積する加算ステップが行われる(ステップS1)。以下、加算ステップについて詳細に説明する。加算手段301は、フリーランのクロックを使用して、入力した分離同期信号が“0”(Lowレベル)のときにクロック毎にカウント(計数・累積)する。フリーランのクロックは、クロック発生手段305で発生される。また、加算手段301は、擬似Hパルスを使用して、擬似Hパルス毎にカウント結果をリセットする(水平周波数の周期(1H:1水平周期)でカウント結果をゼロにクリアする)。カウント結果とは、分離同期信号が“0”の回数を計数・累積した結果(以下、加算結果ともいう)のことである。擬似Hパルスは、パルス生成手段306において、クロック発生手段305で発生されたフリーランのクロックを分周(÷910)して生成される。なお、フリーランのクロック及び擬似Hパルスは、複合映像信号の入力に対して周波数がロックしておらず、また、位相も一定した関係にない状態で動作している。擬似Hパルスがちょうど水平同期の中央の位相であっても(図5(d)に示す例1)、加算手段301は、図5(d)に示すように2箇所でカウントするので、正常と検出する範囲内となる。入力される複合映像信号の振幅(信号レベル)が低下したときは、図5(b)に示すように、水平同期信号よりも広いパルスとなり正常でないことが検出される。このようにして、加算手段301は、擬似Hパルス期間(1H:1水平周期)内で分離同期信号が“0”である回数を計数し、累積している。
次に、上記加算ステップによる加算結果が、水平同期信号のパルス幅に相当する水平同期検出範囲内であるかを検出する水平同期検出ステップが行われる(ステップS2)。以下、水平同期検出ステップについて詳細に説明する。水平同期検出手段302は、擬似Hパルスによってリセットされる直前の加算結果と、水平同期信号のパルス幅である4.7μsに相当する範囲(50〜100の範囲。以下、水平同期検出範囲という)とを比較し、加算結果が水平同期検出範囲内であるか否かを検出する。なお、水平同期検出範囲は予め定められたものとする。水平同期検出手段302は、加算結果が水平同期検出範囲内である場合は水平同期信号を検出したものと判定し、加算結果が水平同期検出範囲外である場合は水平同期信号を検出しなかったものと判定する。この水平同期信号を検出したか否かを、以下「水平同期の検出結果」という。
次に、上記加算ステップによる加算結果が、垂直同期信号のパルス幅に相当する垂直同期検出範囲内であるかを検出する垂直同期検出ステップが行われる(ステップS3)。以下、垂直同期検出ステップについて詳細に説明する。垂直同期検出手段303は、擬似Hパルスによってリセットされる直前の加算結果と、垂直同期信号のパルス幅である63.556μs−9.4μsに相当する範囲(756〜796の範囲。以下、垂直同期検出範囲という)とを比較し、加算結果が垂直同期検出範囲内であるか否かを検出する。なお、垂直同期検出範囲は予め定められたものとする。垂直同期検出手段303は、加算結果が垂直同期検出範囲内である場合は垂直同期信号を検出したものと判定し、加算結果が垂直同期検出範囲外である場合は垂直同期信号を検出しなかったものと判定する。この垂直同期信号を検出したか否かを、以下「垂直同期の検出結果」という。
このように、本実施形態は、同期信号検出回路3において、複合同期信号に含まれる同期信号成分は一水平周期に対する時間比率が一定であることを利用して、同期の有無を判定するものである。
所定のパルスの変化点から次のパルスの変化点までの間隔を調べるようなパルス幅検出回路では、短時間のノイズ混入の影響を受けて、映像信号有りと誤検出してしまう。しかし、本実施形態では、同期信号検出回路3において、上記のような連続したパルスの幅ではなく、1H(1水平周期)期間における“0”(Lowレベル)の回数(比率)を累積加算している。よって、図5(c)に示すような短時間のノイズ混入の影響を受けにくいので、上記誤検出を防ぐことができる。
なお、上記ステップS3の後、上記水平同期検出ステップによる検出結果及び上記垂直同期検出ステップによる検出結果に基づく論理演算を行い、その結果、複合映像信号の映像信号の有無を示す映像検知信号を出力する映像検知信号出力ステップを行ってもよい。以下、映像検知信号出力ステップについて詳細に説明する。映像検知信号出力手段304は、水平同期の検出結果と、垂直同期の検出結果とに基づいて論理演算(論理積、論理和)を行う。この論理演算の結果は、映像検知結果(映像信号の有無)として出力される。映像検知信号出力手段304は、例えば、水平同期の検出結果が「水平同期信号有り」であり、垂直同期の検出結果が「垂直同期信号有り」である場合は、「映像信号有り」と検出する。そして、映像検知信号出力手段304は、「映像信号有り」という映像検知結果を示す信号を出力端子4へ出力する。この映像検知結果を示す信号を、「映像検知信号」という。
以上のように、本実施形態では、映像検知信号出力手段304において、映像信号の有無を検出するときに、水平同期の検出結果と、垂直同期の検出結果との両方を使用している。そして、水平同期信号と垂直同期信号の両方が「有り」と検出されたときに、映像信号有りと検出する。よって、入力される複合映像信号の振幅(信号レベル)が低下したときに、垂直同期有りと誤検出することを防ぐことができる。
以上説明したように、本実施形態によれば、入力される複合映像信号の振幅低下に対して、間違って映像信号有りと誤検出しない映像検知を実現できる。また、短時間のノイズ(雑音パルス)の影響を受けにくくし、間違って映像信号有りと誤検出しない映像検知を実現できる。
なお、上述した同期信号検出回路3で行われる動作(映像検知方法)は、ソフトウェアによって実行することも可能である。ソフトウェアによる処理を実行する場合には、図6に示す各ステップを処理シーケンスとして記録したプログラムを、専用のハードウェアに組み込まれているコンピュータ内のメモリにインストールして実行させる。あるいは、各種処理が実行可能な汎用コンピュータにプログラムをインストールして実行させる。
次に、上述した同期信号検出回路3の詳細について、図2を参照して説明する。図2は、図1に示す同期信号検出回路3の詳細な構成を示すブロック図である。
クロック発生回路18は、14.3MHzの発振器であり、フリーランのクロックを発生する。クロック発生回路18により発生されたクロックは、疑似Hカウンタ19とラッチ15に供給される。
なお、上述したクロック発生回路は、図1に示すクロック発生手段305に相当する。
擬似Hカウンタ19は、クロック発生回路18から供給されたクロックを分周(÷910)し、擬似Hパルス(図2に示す(c))として各部に供給する。ここでいう各部とは、セレクタ14、H比較回路16、V比較回路17、遅延回路20である。疑似Hパルスの波形を図4の(c)に示す。クロック発生回路18から出力されるクロック、及び、擬似Hカウンタ19から出力される擬似Hパルスは、複合映像信号の入力に対して周波数的にも位相も同期していない。すなわち、クロック及び擬似Hパルスは、複合映像信号の入力に対して周波数がロックしておらず、また、位相も一定した関係にない状態で動作している。擬似Hパルスがちょうど水平同期の中央の位相であっても(図5(d)に示す例1)、2箇所で加算するので正常と検出する範囲内となる。入力される複合映像信号の振幅(信号レベル)が低下したときは、図5(b)に示すように、水平同期信号よりも広いパルスとなり正常でないことを検出できる。
なお、上述した擬似Hカウンタ19は、図1に示すパルス生成手段306に相当する。
図1に示す同期分離回路1から出力された分離同期信号は、入力端子11に供給される。そして、分離同期信号は、インバータ12を経由して、加算回路13に供給される。この分離同期信号の例を図4(b)に示す。なお、図4は、同期信号検出回路3における各信号の波形を示す図である。図4の(a)はライン(走査線)番号を示しており、(b)の分離同期信号とはペアの関係である。また、図4において、(a)〜(k)は、上側と下側とで2種類示している。この理由は、NTSC方式の信号は飛び越し走査1フレーム期間(525ライン)が2フィールド期間となっており、この飛び越し走査により同期信号の波形が異なるためである。
加算回路13は、インバータ12からの分離同期信号(1ビット)と、ラッチ15からの出力信号(10ビット)とを加算し、加算した結果を示す加算結果信号をセレクタ14に出力する。ラッチ15からの出力信号については後述する。
セレクタ14は、加算回路13から入力した加算結果信号をラッチ15へ出力する。なお、セレクタ14は、擬似Hカウンタ19から擬似Hパルスが供給された場合は、加算結果をゼロにリセットするためのリセット信号(図2に示す「0」)をラッチ15へ出力する。
ラッチ15は、分離同期信号が“0”(Lowレベル)のとき、クロック発生回路18から供給されるクロックに応じて1ずつ増加した信号を出力する。なお、この出力信号は、セレクタ14からリセット信号が入力された場合には、ゼロにリセットされる。よって、ラッチ15からの出力信号は、擬似Hパルス期間(1H:1水平周期)内において分離同期信号が“0”である回数を計数・累積した加算結果を示す加算結果信号である。この加算結果は、擬似Hパルスによりゼロにリセットされる直前の値である。ラッチ15からの出力信号は、加算回路13へ出力されるとともに、H比較回路16及びV比較回路17へそれぞれ出力される。
なお、上述した加算回路13、セレクタ14及びラッチ15は、図1に示す加算手段301に相当する。
H比較回路16は、ラッチ15からの出力信号を入力する。ここで、H比較回路16は、疑似Hパルス期間内に分離同期信号が“0”である回数を計数・累積した加算結果を示す値を保持する。この値は、上述したように、擬似Hパルスでゼロにリセットされる直前の値である。次に、H比較回路16は、保持した値と、予め決められた範囲とを比較する。この範囲は、水平同期信号のパルス幅である4.7μs幅に相当する範囲(50〜100の範囲。水平同期検出範囲)である。次に、H比較回路16は、比較の結果、保持した値が、水平同期検出範囲内であるか否かを検出する。次に、H比較回路16は、保持した値が水平同期検出範囲内であるか否かに応じた信号(水平同期の検出結果。図2に示す(d))を、遅延回路20及びORゲート22に対して出力する。正常な水平同期のときは、保持した値が67近傍となる。よって、保持した値が50〜100の範囲内となるので、H比較回路16は、水平同期信号を検出したものとして“1”(水平同期の検出結果の一例)を出力することになる。また、図5(b)に示すように、入力される複合同期信号の振幅が小さく水平ブランキングが出ているときには、保持した値が152近傍となる。よって、保持した値が50〜100の範囲外となるので、H比較回路16は、水平同期信号を検出しなかったものとして“0”(水平同期の検出結果の一例)を出力する。なお、水平同期の検出結果(図2に示す(d))の波形を、図4の(d)に示す。
なお、上述したH比較回路16は、図1に示す水平同期検出手段302に相当する。
V比較回路17は、ラッチ15からの出力信号を入力する。ここで、V比較回路17は、疑似Hパルス期間内に分離同期信号が“0”である回数を計数・累積した加算結果を示す値を保持する。この値は、上述したように、擬似Hパルスでゼロにリセットされる直前の値である。次に、V比較回路17は、保持した値と、予め決められた範囲とを比較する。この範囲は、垂直同期信号のパルス幅である63.556μs−9.4μsに相当する範囲(756〜796の範囲。垂直同期検出範囲)である。次に、V比較回路17は、保持した値が垂直同期検出範囲内であるか否かに応じた信号(垂直同期の検出結果。図2に示す(g))を、ANDゲート21に対して出力する。保持した値が756〜796の範囲内であれば、V比較回路17は、垂直同期信号を検出したものとして“1”(垂直同期の検出結果の一例)を、ANDゲート21に対して出力する。保持した値が756〜796の範囲外であれば、V比較回路17は、垂直同期信号を検出しなかったものとして“0”(垂直同期の検出結果の一例)を、ANDゲート21に対して出力する。なお、垂直同期の検出結果(図2に示す(g))の波形を、図4の(g)に示す。
なお、上述したV比較回路17は、図1に示す垂直同期検出手段303に相当する。
遅延回路20は、H比較回路16から信号(水平同期の検出結果)を入力する。そして、遅延回路20は、入力した信号を3H(1水平周期の3倍)遅延させ、遅延信号としてANDゲート21に対して出力する。H比較回路16における水平同期の検出結果と、V比較回路17における垂直同期の検出結果とは時間的にずれて検出されるため、この遅延回路20によってH比較回路16における水平同期の検出結果を遅らせる。これにより、H比較回路16における水平同期の検出結果及びV比較回路17における垂直同期の検出結果のANDゲート21への入力のタイミングを合わせることができる。
ANDゲート(論理積回路)21は、遅延回路20から遅延信号を入力し、かつ、V比較回路17から信号(垂直同期の検出結果)を入力する。そして、ANDゲート21は、入力した2つの信号に基づいて論理演算(論理積)を行い、論理演算の結果を示す信号(論理積の結果)をORゲート22に対して出力する。
ORゲート(論理和回路)22は、H比較回路16から信号(水平同期の検出結果)を入力し、かつ、ANDゲート21から信号(論理積の結果)を入力する。そして、ORゲート22は、入力した2つの信号に基づいて論理演算(論理和)を行い、論理演算の結果を示す信号(論理和の結果)を出力端子23に対して出力する。この信号(図2に示す(k))は、映像検知結果として映像信号の有無を示す信号(映像検知信号)であり、出力端子23を介して出力される。なお、この信号は、映像信号有りの場合は“1”、映像信号無しの場合は“0”となる。なお、この信号(図2に示す(k))の波形を、図4の(k)に示す。
なお、上述した遅延回路20、ANDゲート21及びORゲート22は、図1に示す映像検知信号出力手段304に相当する。
所定のパルスの変化点から次のパルスの変化点までの間隔を調べるようなパルス幅検出回路では、短時間のノイズ混入の影響を受けて、映像信号有りと誤検出してしまう。しかし、同期信号検出回路3では、上記のような連続したパルスの幅ではなく、1H(1水平周期)期間における“0”(Lowレベル)の回数(比率)を累積加算している。よって、図5(c)に示すような短時間のノイズ混入の影響を受けにくいので、上記誤検出を防ぐことができる。
同期信号検出回路3では、垂直同期信号の検出に際し、V比較回路17における垂直同期の検出結果だけではなく、H比較回路16における水平同期の検出結果も使用している。例えば、同期信号検出回路3では、水平同期の検出結果が「水平同期信号有り」であり、垂直同期の検出結果が「垂直同期信号有り」である場合に、「映像信号有り」と検出する。このようにすることで、入力された複合同期信号の振幅が低下して分離同期信号に映像信号成分が出たときに、「垂直同期信号有り」と誤検出することを防ぐことができる。
なお、これまでの説明では、NTSC方式のアナログ信号を例として説明したが、PAL(Phase Alternation by Line)方式の信号についても一部のパラメータを変更することで容易に実施できる。また、図6に示すリトリガブルマルチバイブレータによる映像信号の検出と、図2に示す同期信号検出回路3による映像信号の検出の併用も可能である。
また、これまでの説明では、図2に示すクロック発生回路18で発生されたクロックが複合同期信号に同期していないものとして説明したが、同期していてもそのまま使用できることは明らかである。
〔第2の実施形態〕
次に、本発明の第2の実施形態について説明する。
複合同期信号は、水平同期パルス、等化パルス、垂直同期パルスを含んでいる。上述した図2に示す同期信号検出回路3では、水平同期パルス、等化パルス、垂直同期パルスの境界で「映像信号無し」と検出されてしまう。「映像信号無し」とは、図4の(k)に示すように、一時的に“0”になっていることをいう。よって、出力端子23から出力される信号(図2の(k)及び図4の(k))には、1H(1水平周期)の“0”(映像信号無し)が混じって出力される。そこで、本実施形態の映像検知回路は、図2に示す同期信号検出回路3において、H比較回路16及びV比較回路17の後段の構成を変更する。すなわち、H比較回路16及びV比較回路17の後段において、上記第1の実施形態で説明したものとは別の後続回路(図1に示す映像検知信号出力手段304の別の例)を備えるように構成する。そして、その後続回路において、“1”(水平同期信号有り)を引き伸ばして使うようにする。
次に、本発明の第2の実施形態について説明する。
複合同期信号は、水平同期パルス、等化パルス、垂直同期パルスを含んでいる。上述した図2に示す同期信号検出回路3では、水平同期パルス、等化パルス、垂直同期パルスの境界で「映像信号無し」と検出されてしまう。「映像信号無し」とは、図4の(k)に示すように、一時的に“0”になっていることをいう。よって、出力端子23から出力される信号(図2の(k)及び図4の(k))には、1H(1水平周期)の“0”(映像信号無し)が混じって出力される。そこで、本実施形態の映像検知回路は、図2に示す同期信号検出回路3において、H比較回路16及びV比較回路17の後段の構成を変更する。すなわち、H比較回路16及びV比較回路17の後段において、上記第1の実施形態で説明したものとは別の後続回路(図1に示す映像検知信号出力手段304の別の例)を備えるように構成する。そして、その後続回路において、“1”(水平同期信号有り)を引き伸ばして使うようにする。
上記後続回路について、図3及び図4を参照しながら説明する。図3は、後続回路の構成の一例を示す図である。図3に示す後続回路は、図2に示す破線部分の右側に備えられる。図4は、図3に示す後続回路内の各信号の波形を示す図である。
入力端子31には、H比較回路16の出力(d)が供給される。また、入力端子32には、V比較回路17の出力(g)が供給される。ラッチ33とORゲート34は、H比較回路16の出力(d)である“1”(水平同期信号有り)を1H引き伸ばしている。ORゲート34の出力(e)は、ORゲート37を経由して出力端子42に出力される。また、ORゲート34の出力(e)は、ラッチ38、39、40において、2Hまたは3H遅延させられ、遅延信号として作成される。ANDゲート36は、V比較回路17の出力(g)とラッチ39からの信号(f)を受け、両者が“1”のとき“1”をORゲート37に対して出力する。ANDゲート41は、ラッチ35からの信号(i)とラッチ40からの信号(h)を受け、両者のAND出力をORゲート37に対して出力する。ORゲート37の出力は、映像検知回路の最終出力となり、“1”で「映像信号有り」を示す。
以上説明したように、本実施形態の映像検知回路は、図2に示す同期信号検出回路3において、図3に示す後続回路を採用する。この構成により、“1”(映像信号有り)を引き伸ばして使うことができ、水平同期パルス、等化パルス、垂直同期パルスの境界で「映像信号無し」と検出されることを防ぐことができる。
〔第3の実施形態〕
次に、本発明の第3の実施形態について説明する。
本実施形態の映像検知回路は、図1に示す構成において、同期再生回路を追加した構成である。この構成により、同期再生回路のクロック源を流用することができる。同期分離回路及び同期信号検出回路の説明は、上記第1の実施形態及び第2の実施形態で説明したので、省略する。
次に、本発明の第3の実施形態について説明する。
本実施形態の映像検知回路は、図1に示す構成において、同期再生回路を追加した構成である。この構成により、同期再生回路のクロック源を流用することができる。同期分離回路及び同期信号検出回路の説明は、上記第1の実施形態及び第2の実施形態で説明したので、省略する。
同期分離回路は、同期信号検出回路と、同期再生回路とに対して、分離同期信号を出力する。同期再生回路は、同期分離回路から正常な分離同期信号が供給されたときは、その分離同期信号に同期した映像処理に必要なクロック、各種パルス(水平周期パルス、垂直周期パルスなど)やブラックバースト(黒い映像信号+同期信号)を発生する。また、同期再生回路は、発振器を持っているため、同期分離回路から分離同期信号が供給されなくなっても、発信器によりフリーランの信号を出力する。
以上のように映像検知回路に同期再生回路を備えることにより、以下の用途が考えられる。例えば、同期信号検出回路が、供給された分離同期信号が正常でないときに、同期再生回路に対してアラームを送出することにより、同期再生回路をフリーランにすることができる。また、同期再生回路のPLL(Phase-Locked Loop)回路で発生されたクロックを同期信号検出回路で使用することができる。
同期再生回路が入力映像信号に同期してない状態であっても、入力信号との周波数差が限定されるならば、同期信号検出回路におけるH比較回路及びV比較回路の検出範囲を適切に設定すればよい。同期再生回路のクロック源が水晶発振器であるならば、周波数の変化範囲が非常に狭いため、入力にロックしていなくても、同期信号検出回路における水平同期検出範囲50〜100及び垂直同期検出範囲756〜796はそのままでよい。
〔第4の実施形態〕
次に、本発明の第4の実施形態について説明する。
本実施形態の映像検知回路は、図1に示す構成において、同期分離回路にアナログ映像信号切替器(アナログ映像信号切替機能)を備えた構成である。このアナログ映像信号切替器は、同期分離回路に入力される映像信号を切り替えるものである。例えば、アナログ映像信号切替器が明るい映像信号と暗い映像信号とを切り替えたとき、入力される映像信号における同期先端電位が不連続になることが考えられる。この影響を受けて、同期分離回路から出力される分離同期信号が一時的に乱れることが考えられる。この一時的な分離同期信号の乱れがあると、入力される映像信号があるにもかかわらず、同期信号検出回路では、一時的に「映像信号無し」と検出してしまう。よって、同期信号検出回路の出力端子から“0”(映像信号無し)が出力されてしまう。そこで、本実施形態の映像検知回路では、この同期信号検出回路の出力に“1”(映像信号有り)を引き伸ばすための追加回路で対応する。この追加回路は、同期信号検出回路の出力端子の後段に追加される。なお、この追加回路については、上記第2の実施形態で説明した後続回路と同じであるので、ここでの説明は省略する。この追加回路により、分離同期信号が乱れる一時的な期間においても、入力される映像信号があることになり、“1”(映像信号有り)を出力することができる。
次に、本発明の第4の実施形態について説明する。
本実施形態の映像検知回路は、図1に示す構成において、同期分離回路にアナログ映像信号切替器(アナログ映像信号切替機能)を備えた構成である。このアナログ映像信号切替器は、同期分離回路に入力される映像信号を切り替えるものである。例えば、アナログ映像信号切替器が明るい映像信号と暗い映像信号とを切り替えたとき、入力される映像信号における同期先端電位が不連続になることが考えられる。この影響を受けて、同期分離回路から出力される分離同期信号が一時的に乱れることが考えられる。この一時的な分離同期信号の乱れがあると、入力される映像信号があるにもかかわらず、同期信号検出回路では、一時的に「映像信号無し」と検出してしまう。よって、同期信号検出回路の出力端子から“0”(映像信号無し)が出力されてしまう。そこで、本実施形態の映像検知回路では、この同期信号検出回路の出力に“1”(映像信号有り)を引き伸ばすための追加回路で対応する。この追加回路は、同期信号検出回路の出力端子の後段に追加される。なお、この追加回路については、上記第2の実施形態で説明した後続回路と同じであるので、ここでの説明は省略する。この追加回路により、分離同期信号が乱れる一時的な期間においても、入力される映像信号があることになり、“1”(映像信号有り)を出力することができる。
〔第5の実施形態〕
次に、本発明の第5の実施形態について説明する。
本実施形態の映像検知回路は、上記第4の実施形態で説明した同期分離回路において、水平同期検出範囲を0〜49とした第二のH比較回路と、同期分離回路の入力電位を下げる電位制御回路とを追加した構成である。この構成では、まず、第二のH比較回路により、アナログ映像信号切替器の切替によって入力映像信号の同期先端電位が浮き上がったことを検出する。そして、電位制御回路により、同期分離回路の入力電位を下げる。これにより、入力映像信号の変動に対して応答の速い同期分離を実現することができる。
次に、本発明の第5の実施形態について説明する。
本実施形態の映像検知回路は、上記第4の実施形態で説明した同期分離回路において、水平同期検出範囲を0〜49とした第二のH比較回路と、同期分離回路の入力電位を下げる電位制御回路とを追加した構成である。この構成では、まず、第二のH比較回路により、アナログ映像信号切替器の切替によって入力映像信号の同期先端電位が浮き上がったことを検出する。そして、電位制御回路により、同期分離回路の入力電位を下げる。これにより、入力映像信号の変動に対して応答の速い同期分離を実現することができる。
〔第6の実施形態〕
次に、本発明の第6の実施形態について説明する。
本実施形態の映像検知回路は、図1に示す構成において、同期信号検出回路に対し、水平同期検出範囲を100〜754とした第三のH比較回路を追加した構成である。この第三のH比較回路には、図2に示すラッチ15の出力信号が供給される。ラッチ15の出力信号は、上記第1の実施形態で説明した信号である。そして、第三のH比較回路は、ラッチ15の出力信号が水平同期検出範囲内であることを検出したとき、同期信号より上の映像信号部分を同期として分離しているものとして、同期分離回路に対して制御信号を出力する。この制御信号は、同期分離回路の内部のコンパレータ電圧を下げるように制御する信号である。これにより、入力される複合同期信号の振幅が低下しても、正常な同期分離を実現することができる。
次に、本発明の第6の実施形態について説明する。
本実施形態の映像検知回路は、図1に示す構成において、同期信号検出回路に対し、水平同期検出範囲を100〜754とした第三のH比較回路を追加した構成である。この第三のH比較回路には、図2に示すラッチ15の出力信号が供給される。ラッチ15の出力信号は、上記第1の実施形態で説明した信号である。そして、第三のH比較回路は、ラッチ15の出力信号が水平同期検出範囲内であることを検出したとき、同期信号より上の映像信号部分を同期として分離しているものとして、同期分離回路に対して制御信号を出力する。この制御信号は、同期分離回路の内部のコンパレータ電圧を下げるように制御する信号である。これにより、入力される複合同期信号の振幅が低下しても、正常な同期分離を実現することができる。
以上、本発明の各実施形態について説明したが、上記各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変形が可能である。
本発明は、同期再生回路をもつ機器の入力信号有無検出にも適用できる。
1 入力端子
2 同期分離回路(SYNC_SEP)
3 同期信号検出回路(SYNC_DET)
4 出力端子
11 入力端子
12 インバータ
13 加算回路
14 セレクタ
15 ラッチ
16 H比較回路
17 V比較回路
18 クロック発生回路
19 擬似Hカウンタ
20 遅延回路
21 ANDゲート
22 ORゲート
23 出力端子
31 入力端子
32 入力端子
33 ラッチ
34 ORゲート
35 ラッチ
36 ANDゲート
37 ORゲート
38 ラッチ
39 ラッチ
40 ラッチ
41 ANDゲート
42 出力端子
43 入力端子
51 入力端子
52 同期分離回路(SYNC_SEP)
53 リトリガブルマルチバイブレータ
54 出力端子
301 加算手段
302 水平同期検出手段
303 垂直同期検出手段
304 映像検知信号出力手段
305 クロック発生手段
306 パルス生成手段
2 同期分離回路(SYNC_SEP)
3 同期信号検出回路(SYNC_DET)
4 出力端子
11 入力端子
12 インバータ
13 加算回路
14 セレクタ
15 ラッチ
16 H比較回路
17 V比較回路
18 クロック発生回路
19 擬似Hカウンタ
20 遅延回路
21 ANDゲート
22 ORゲート
23 出力端子
31 入力端子
32 入力端子
33 ラッチ
34 ORゲート
35 ラッチ
36 ANDゲート
37 ORゲート
38 ラッチ
39 ラッチ
40 ラッチ
41 ANDゲート
42 出力端子
43 入力端子
51 入力端子
52 同期分離回路(SYNC_SEP)
53 リトリガブルマルチバイブレータ
54 出力端子
301 加算手段
302 水平同期検出手段
303 垂直同期検出手段
304 映像検知信号出力手段
305 クロック発生手段
306 パルス生成手段
Claims (19)
- 入力した複合映像信号の同期分離を行って分離同期信号を出力する同期分離回路から、前記分離同期信号を入力する同期信号検出回路であって、
1水平周期内の前記分離同期信号のLowレベルの回数を計数、累積する加算手段と、
前記加算手段による加算結果が、水平同期信号のパルス幅に相当する水平同期検出範囲内であるかを検出する水平同期検出手段と、
前記加算手段による加算結果が、垂直同期信号のパルス幅に相当する垂直同期検出範囲内であるかを検出する垂直同期検出手段と、
を備えたことを特徴とする同期信号検出回路。 - 入力した複合映像信号の同期分離を行って分離同期信号を出力する同期分離回路から、前記分離同期信号を入力する映像検知回路であって、
1水平周期内の前記分離同期信号のLowレベルの回数を計数、累積する加算手段と、
前記加算手段による加算結果が、水平同期信号のパルス幅に相当する水平同期検出範囲内であるかを検出する水平同期検出手段と、
前記加算手段による加算結果が、垂直同期信号のパルス幅に相当する垂直同期検出範囲内であるかを検出する垂直同期検出手段と、
前記水平同期検出手段による検出結果及び前記垂直同期検出手段による検出結果に基づいて論理演算を行い、前記複合映像信号の映像信号の有無を示す映像検知信号を出力する映像検知信号出力手段と、
を備えたことを特徴とする映像検知回路。 - 前記映像検知信号出力手段は、
前記水平同期検出手段による検出の結果、前記加算結果が前記水平同期検出範囲内であるとき、かつ、前記垂直同期検出手段による検出の結果、前記加算結果が前記垂直同期検出範囲内であるときに、前記複合映像信号に映像信号が有ることを示す前記映像検知信号を出力することを特徴とする、請求項2記載の映像検知回路。 - 前記複合映像信号に対して周波数及び位相が同期していないクロックを発生するクロック発生手段を有し、
前記加算手段は、
前記クロック発生手段により発生されたクロックが入力される毎に、前記分離同期信号のLowレベルの回数を計数、累積することを特徴とする、請求項2又は3記載の映像検知回路。 - 前記複合映像信号に対して周波数及び位相が同期していないクロックに基づいて、1水平周期の疑似パルスを生成するパルス生成手段を有し、
前記加算手段は、
前記パルス生成手段により生成された疑似パルスが入力される毎に、前記加算結果をゼロにクリアすることを特徴とする、請求項2から4のいずれかに記載の映像検知回路。 - 前記加算手段は、
前記加算結果をゼロにクリアする直前の加算結果を前記水平同期検出手段及び前記垂直同期検出手段に出力することを特徴とする、請求項5記載の映像検知回路。 - 前記映像検知信号出力手段は、
遅延回路と、論理積回路と、論理和回路を有し、
前記遅延回路は、
前記水平同期検出手段による検出結果を1水平周期の3倍遅延させ、遅延信号として前記論理積回路に対して出力し、
前記論理積回路は、
前記垂直同期検出手段による検出結果及び前記遅延信号に基づいて論理積を行い、該論理積の結果を前記論理和回路に対して出力し、
前記論理和回路は、
前記水平同期検出手段による検出結果及び前記論理積の結果に基づいて論理和を行い、該論理和の結果を前記映像検知信号として出力することを特徴とする、請求項2から6のいずれかに記載の映像検知回路。 - 前記映像検知信号出力手段は、
前記水平同期検出手段による検出の結果、前記加算結果が前記水平同期検出範囲内であるときに、前記水平同期検出手段による検出結果を示す信号を1水平周期引き伸ばすことを特徴とする、請求項2から7のいずれかに記載の映像検知回路。 - 複合映像信号を入力して同期分離を行い、分離同期信号を出力する同期分離回路をさらに備えることを特徴とする、請求項2から8のいずれかに記載の映像検知回路。
- 1水平周期内の分離同期信号のLowレベルの回数を計数、累積する加算ステップと、
前記加算ステップによる加算結果が、水平同期信号のパルス幅に相当する水平同期検出範囲内であるかを検出する水平同期検出ステップと、
前記加算ステップによる加算結果が、垂直同期信号のパルス幅に相当する垂直同期検出範囲内であるかを検出する垂直同期検出ステップと、
を備えたことを特徴とする同期信号検出方法。 - 前記水平同期検出ステップによる検出結果及び前記垂直同期検出ステップによる検出結果に基づいて論理演算を行い、前記複合映像信号の映像信号の有無を示す映像検知信号を出力する映像検知信号出力ステップをさらに備えたことを特徴とする、請求項10記載の同期信号検出方法。
- 前記映像検知信号出力ステップでは、
前記水平同期検出ステップによる検出の結果、前記加算結果が前記水平同期検出範囲内であるとき、かつ、前記垂直同期検出ステップによる検出の結果、前記加算結果が前記垂直同期検出範囲内であるときに、前記複合映像信号に映像信号が有ることを示す前記映像検知信号を出力することを特徴とする、請求項11記載の同期信号検出方法。 - 前記複合映像信号に対して周波数及び位相が同期していないクロックを発生するクロック発生ステップをさらに有し、
前記クロック発生ステップにより発生されたクロックが入力される毎に、前記加算ステップが行われることを特徴とする、請求項10から12のいずれかに記載の同期信号検出方法。 - 前記複合映像信号に対して周波数及び位相が同期していないクロックに基づいて、1水平周期の疑似パルスを生成するパルス生成ステップと、
前記パルス生成ステップにより生成された疑似パルスが入力される毎に、前記加算ステップによる加算結果をゼロにクリアするクリアステップと、
をさらに有することを特徴とする、請求項10から13のいずれかに記載の同期信号検出方法。 - 1水平周期内の分離同期信号のLowレベルの回数を計数、累積する加算処理と、
前記加算処理による加算結果が、水平同期信号のパルス幅に相当する水平同期検出範囲内であるかを検出する水平同期検出処理と、
前記加算処理による加算結果が、垂直同期信号のパルス幅に相当する垂直同期検出範囲内であるかを検出する垂直同期検出処理と、
をコンピュータに実行させることを特徴とするプログラム。 - 前記水平同期検出処理による検出結果及び前記垂直同期検出処理による検出結果に基づいて論理演算を行い、前記複合映像信号の映像信号の有無を示す映像検知信号を出力する映像検知信号出力処理をさらにコンピュータに実行させることを特徴とする、請求項15記載のプログラム。
- 前記映像検知信号出力処理として、
前記水平同期検出処理による検出の結果、前記加算結果が前記水平同期検出範囲内であるとき、かつ、前記垂直同期検出処理による検出の結果、前記加算結果が前記垂直同期検出範囲内であるときに、前記複合映像信号に映像信号が有ることを示す前記映像検知信号を出力する処理をコンピュータに実行させることを特徴とする、請求項16記載のプログラム。 - 前記複合映像信号に対して周波数及び位相が同期していないクロックを発生するクロック発生処理をさらにコンピュータに実行させ、
前記クロック発生処理により発生されたクロックが入力される毎に、前記加算処理をコンピュータに実行させることを特徴とする、請求項15から17のいずれかに記載のプログラム。 - 前記複合映像信号に対して周波数及び位相が同期していないクロックに基づいて、1水平周期の疑似パルスを生成するパルス生成処理と、
前記パルス生成処理により生成された疑似パルスが入力される毎に、前記加算処理による加算結果をゼロにクリアするクリア処理と、
をさらにコンピュータに実行させることを特徴とする、請求項15から18のいずれか1項に記載のプログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008015190A JP2009177604A (ja) | 2008-01-25 | 2008-01-25 | 同期信号検出回路、映像検知回路、同期信号検出方法及びプログラム |
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---|---|---|---|
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---|---|---|---|
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