JP2009168897A - Light emitting display apparatus and data writing method thereof - Google Patents
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Abstract
Description
本発明は、複数の画素回路と駆動回路を有し、映像信号線と電源走査線と書込走査線が複数の画素回路に対し配線され、各画素回路が、発光素子、駆動トランジスタ、サンプリングトランジスタおよび保持キャパシタを含む自発光型表示装置と、そのデータ書き込み方法に関する。 The present invention includes a plurality of pixel circuits and a drive circuit, wherein a video signal line, a power supply scan line, and a write scan line are wired to the plurality of pixel circuits, and each pixel circuit includes a light emitting element, a drive transistor, and a sampling transistor. The present invention relates to a self-luminous display device including a storage capacitor and a data writing method thereof.
発光素子として有機ＥＬデバイスを用いた自発光型表示装置の開発が近年盛んになっている。有機ＥＬデバイスは有機薄膜を有し、有機薄膜に電界をかけると発光する現象を利用したデバイスである。
有機ＥＬデバイスは印加電圧が10[V]以下で駆動するため低消費電力である。有機ＥＬデバイスは自ら光を発する自発光素子であるため、これを有する表示装置は、照明部を必要とせず軽量化及び薄型化が容易である。有機ＥＬデバイスの応答速度は数[μs]程度と非常に高速なので、有機ＥＬデバイスを用いた表示装置は動画表示時の残像が発生しない。
In recent years, development of self-luminous display devices using organic EL devices as light-emitting elements has become active. An organic EL device has an organic thin film, and utilizes a phenomenon that emits light when an electric field is applied to the organic thin film.
Since the organic EL device is driven with an applied voltage of 10 [V] or less, the power consumption is low. Since the organic EL device is a self-luminous element that emits light by itself, a display device including the organic EL device does not require an illumination unit and can be easily reduced in weight and thickness. Since the response speed of the organic EL device is as high as several [μs], the display device using the organic EL device does not generate an afterimage when displaying a moving image.
有機ＥＬデバイスを自発光素子として用いる自発光型表示装置の中でも、とりわけ駆動素子として薄膜トランジスタを各画素に集積形成したアクティブマトリクス型の表示装置の開発が盛んである。 Among self-luminous display devices that use organic EL devices as self-luminous elements, active matrix display devices in which thin film transistors are integrated and formed as driving elements in each pixel are particularly active.
自発光素子を有するアクティブマトリクス型の表示装置であって、データ電位に応じた駆動電流が流入する側の自発光素子の一方電極（アノード電極）に対し、補助キャパシタ（追加容量）を接続させた表示装置が知られている（例えば特許文献１参照）。 An active matrix display device having a self-luminous element, wherein an auxiliary capacitor (additional capacitor) is connected to one electrode (anode electrode) of the self-luminous element on the side into which a drive current corresponding to the data potential flows A display device is known (see, for example, Patent Document 1).
図１６に、画素回路の基本構成の等価回路図（特許文献１の図８）を、参照符号を一部変更して転記する。
発光素子は、本例では有機発光ダイオードＯＬＥＤであり、図１６では、有機発光ダイオードＯＬＥＤを、その等価容量Ｃoled.により示している。また、特許文献１の図８に示す、電源電圧Ｖｄｄの供給線と駆動トランジスタの間に接続され（符号Ｔｒ４により示す）トランジスタは、画素回路の構成によっては不要であるため、ここでの図示を省略している。
In FIG. 16, an equivalent circuit diagram of the basic configuration of the pixel circuit (FIG. 8 of Patent Document 1) is transcribed with a part of reference numerals changed.
In this example, the light emitting element is an organic light emitting diode OLED. In FIG. 16, the organic light emitting diode OLED is indicated by its equivalent capacitance Coled. In addition, the transistor connected between the supply line of the power supply voltage Vdd and the driving transistor (indicated by reference numeral Tr4) shown in FIG. 8 of
有機発光ダイオードＯＬＥＤの他方電極（カソード）の電位がカソード電位Ｖcathで固定されているため、一方電極（アノード）の電位（アノード電位）Ｖａによって有機発光ダイオードＯＬＥＤに印加される電圧が制御される。有機発光ダイオードＯＬＥＤのアノードに対し、駆動トランジスタＭｄを介して電源電圧Ｖｄｄの供給線が接続可能となっている。駆動トランジスタＭｄは、そのゲート（制御ノード）に入力されるデータ電位Ｖsigに応じてドレイン電流Ｉｄｓの大きさが制御され、これによりソース電位、即ち有機発光ダイオードＯＬＥＤのアノード電位Ｖａが決まる。 Since the potential of the other electrode (cathode) of the organic light emitting diode OLED is fixed at the cathode potential Vcath, the voltage applied to the organic light emitting diode OLED is controlled by the potential (anode potential) Va of the one electrode (anode). A supply line of the power supply voltage Vdd can be connected to the anode of the organic light emitting diode OLED via the drive transistor Md. In the drive transistor Md, the magnitude of the drain current Ids is controlled according to the data potential Vsig input to its gate (control node), and thereby the source potential, that is, the anode potential Va of the organic light emitting diode OLED is determined.
駆動トランジスタＭｄのゲートとソース間に、データ電位Ｖsigを保持する目的で保持キャパシタＣｓが接続されている。駆動トランジスタＭｄのゲートと映像信号線ＤＴＬの間に、映像信号のデータ電位ＶsigをサンプリングするサンプリングトランジスタＭｓが接続されている。
サンプリングトランジスタは、そのゲートに接続される書込走査線（不図示）の電位に応じて制御され、書込走査線が活性化されたときにオンして、ドレインに接続されている映像信号線の電位をサンプリングし、サンプリング後の電位を、ソースに接続されている駆動トランジスタの制御ノードに伝達する。
ここで映像信号は一定の基準電位（以下、データ基準電位Ｖｏという）の印加と、データ基準電位Ｖｏから任意の電位を持つデータパルスＤＰの印加とが繰り返された波形を有する。データパルスＤＰの電位がデータ電位Ｖsigであり、表示階調を決めるデータ電圧Ｖinは、データ電位Ｖsigからデータ基準電位Ｖｏを差し引いた上記データパルスＤＰの波高値に該当する。
駆動トランジスタＭｄのゲートとソース間に保持キャパシタＣｓが接続されている。
A holding capacitor Cs is connected between the gate and source of the driving transistor Md for the purpose of holding the data potential Vsig. A sampling transistor Ms for sampling the data potential Vsig of the video signal is connected between the gate of the drive transistor Md and the video signal line DTL.
The sampling transistor is controlled according to the potential of a write scanning line (not shown) connected to the gate thereof, and is turned on when the write scanning line is activated, and is a video signal line connected to the drain. Are sampled, and the sampled potential is transmitted to the control node of the driving transistor connected to the source.
Here, the video signal has a waveform in which application of a constant reference potential (hereinafter referred to as a data reference potential Vo) and application of a data pulse DP having an arbitrary potential from the data reference potential Vo are repeated. The potential of the data pulse DP is the data potential Vsig, and the data voltage Vin that determines the display gradation corresponds to the peak value of the data pulse DP obtained by subtracting the data reference potential Vo from the data potential Vsig.
A holding capacitor Cs is connected between the gate and source of the driving transistor Md.
このような構成の画素回路では、駆動トランジスタＭｄのゲートソース間電圧Ｖgsが、そのまま保持キャパシタＣｓの保持電圧となる。言い換えると、駆動トランジスタのソース電位（有機発光ダイオードＯＬＥＤのアノード電位Ｖａ）を基準として、駆動トランジスタのゲートに与えられる電位“Ｖsig−Ｖａ”の大きさで、保持キャパシタＣｓの保持電圧値が決められる。
駆動トランジスタＭｄは、そのゲートソース間電圧Ｖgsに応じたドレイン電流Ｉｄｓを流すことから、データ電圧Ｖin（データパルスＤＰの波高値）を保持キャパシタＣｓに正確に入力し、保持させる必要がある。
In the pixel circuit having such a configuration, the gate-source voltage Vgs of the driving transistor Md becomes the holding voltage of the holding capacitor Cs as it is. In other words, the holding voltage value of the holding capacitor Cs is determined by the magnitude of the potential “Vsig−Va” applied to the gate of the driving transistor with reference to the source potential of the driving transistor (the anode potential Va of the organic light emitting diode OLED). .
Since the drive transistor Md flows a drain current Ids corresponding to the gate-source voltage Vgs, it is necessary to accurately input and hold the data voltage Vin (the peak value of the data pulse DP) to the holding capacitor Cs.
そのためには、データ電圧Ｖinの入力に先立って、駆動トランジスタＭｄのソース（発光素子の一方電極、本例ではアノード）の電位（アノード電位Ｖａ）を、映像信号のデータ基準電位Ｖｏにより初期化する。そして、サンプリングトランジスタＭｓによるデータ電位Ｖsigのサンプリングによって、駆動トランジスタＭｄの制御ノードにデータ電位Ｖsigを入力する。 For this purpose, prior to the input of the data voltage Vin, the potential (anode potential Va) of the source of the drive transistor Md (one electrode of the light emitting element, anode in this example) is initialized by the data reference potential Vo of the video signal. . The data potential Vsig is input to the control node of the drive transistor Md by sampling the data potential Vsig by the sampling transistor Ms.
データ電位Ｖsigの入力によって駆動トランジスタＭｄの制御ノード（ゲート）の電位が上昇すると、駆動トランジスタＭｄのソース電位（アノード電位Ｖａ）もデータ基準電位Ｖｏから上昇する。データ電圧Ｖinを保持キャパシタＣｓに100[%]保持させるには、データ電位Ｖsigを入力する時の駆動トランジスタＭｄのソース電位（アノード電位Ｖａ）の変動量をほぼゼロとする必要がある。
しかしながら、データ電位Ｖsigの入力によって駆動トランジスタＭｄが流す電流値が増大し、この電流値の増大によって、駆動トランジスタＭｄのソース電位（アノード電位Ｖａ）が容易に上昇しようとする。
When the potential of the control node (gate) of the drive transistor Md rises due to the input of the data potential Vsig, the source potential (anode potential Va) of the drive transistor Md also rises from the data reference potential Vo. In order to hold the data voltage Vin in the holding capacitor Cs at 100 [%], it is necessary to make the fluctuation amount of the source potential (anode potential Va) of the driving transistor Md when the data potential Vsig is input almost zero.
However, the value of the current flowing through the drive transistor Md increases due to the input of the data potential Vsig, and the increase in the current value tends to easily increase the source potential (anode potential Va) of the drive transistor Md.
そこで、特許文献１に記載されている画素回路では、駆動トランジスタのソースに接続されている容量値を大きくする目的で、有機発光ダイオードＯＬＥＤと並列に補助キャパシタＣsubが接続されている。
ドレイン電流Ｉｄｓは、有機発光ダイオードＯＬＥＤの容量Ｃoled.と、補助キャパシタＣsubと、駆動トランジスタＭｄ等の寄生容量との合成容量を充電する。ドレイン電流Ｉｄｓがデータ電位Ｖsigの入力によって増加し、このとき補助キャパシタＣsubがある程度大きいと、ドレイン電流Ｉｄｓの増加分は上記合成容量を充電するのに費やされ、アノード電位Ｖａが殆ど上昇しないようにすることできる。この場合、実際に保持キャパシタＣｓに保持される電圧と、所望のデータ電圧Ｖinとの比率で定義される“書き込みゲイン”が“１”に近いものとなる。
Therefore, in the pixel circuit described in
The drain current Ids charges the combined capacitance of the capacitance Coled. Of the organic light emitting diode OLED, the auxiliary capacitor Csub, and the parasitic capacitance such as the drive transistor Md. If the drain current Ids is increased by the input of the data potential Vsig, and the auxiliary capacitor Csub is large to some extent at this time, the increased amount of the drain current Ids is consumed to charge the combined capacitance so that the anode potential Va hardly increases. Can be. In this case, the “write gain” defined by the ratio between the voltage actually held in the holding capacitor Cs and the desired data voltage Vin is close to “1”.
このように、補助キャパシタＣsubはデータ電圧Ｖinを画素回路に書き込む際に、データ書き込みの効率（書き込みゲイン）を上げる作用効果がある。
特許文献１に記載された画素回路に限らないことであるが、データの書き込み時にデータ基準電位Ｖｏを維持すべき駆動トランジスタＭｄのソース電位（アノード電位Ｖａ）が、データの書き込み時に発生するノイズの影響で変動することがある。その原因は、画素回路のサイズが小さくなると、サンプリングトランジスタＭｓのオンするための書込走査線（不図示）の電位上昇が、書込走査線に回路としては直接、接続されていなくても、書込走査線と近接するために電気的に容量結合した回路部分を介して駆動トランジスタＭｄのソース電位に影響することが考えられる。
Although not limited to the pixel circuit described in
本発明者は、上記特許文献１に記載の補助キャパシタＣsubを、当該補助キャパシタＣsubと同じ画素内の一定電位線ではなく、隣接する他の画素回路が有する電源電圧の供給制御線（電源走査線）に接続させた画素回路構成を提案している（特願平２００６−２０９３２７号）。
The inventor does not use the auxiliary capacitor Csub described in
この先に出願された画素回路構成で、サンプリングトランジスタＭｓのゲートに接続された書込走査線と、隣接画素の電源走査線とが寄生容量で結合していると、書込走査線の電位上昇によって、隣接画素の電源走査線の電位が上昇し、この電位上昇が、さらに補助キャパシタＣsubを介して駆動トランジスタＭｄのソース電位を上昇させることが考えられる。
このようなソース電位の上昇はノイズに因るもので一時的なため、一般には、画質への影響は考え難い。
In the pixel circuit configuration filed earlier, if the write scan line connected to the gate of the sampling transistor Ms and the power supply scan line of the adjacent pixel are coupled by a parasitic capacitance, the potential of the write scan line increases. It is conceivable that the potential of the power supply scanning line of the adjacent pixel increases, and this increase in potential further increases the source potential of the driving transistor Md via the auxiliary capacitor Csub.
Such an increase in the source potential is due to noise and is temporary, and therefore it is generally difficult to consider the influence on the image quality.
しかしながら、実際には、ノイズによるソース電位の変動が、いわゆる“横クロストーク”と称される画質の低下の原因となる場合がある。
より詳細には、ノイズによる駆動トランジスタのソース電位変動の影響が、データ電圧を書き込もうとする画素ラインの、ある表示階調パターンで顕在化して画質に影響し、本来は白表示とすべき画素の輝度が低下する現象が観察される。特に表示画素ライン内に、黒表示の画素が比較的多く存在すると、その横に存在する白表示領域で画素の輝度が低下するため、この現象を“横クロストーク”と呼ぶ。
However, in reality, fluctuations in the source potential due to noise may cause a deterioration in image quality called so-called “lateral crosstalk”.
More specifically, the influence of the source potential fluctuation of the drive transistor due to noise becomes apparent in a certain display gradation pattern of the pixel line to which the data voltage is to be written, and affects the image quality. A phenomenon in which the luminance decreases is observed. In particular, when a relatively large number of black display pixels are present in the display pixel line, the luminance of the pixels is lowered in the white display region present beside the pixel, and this phenomenon is called “lateral crosstalk”.
このデータ書き込み時の動作に起因した表示輝度の低下（横クロストーク）は、本発明者の解析によって始めて明らかとなった新たな現象である。補助キャパシタを隣接する画素の電源走査線に接続した画素回路において、横クロストークが、より顕在化しやすい。ただし、補助キャパシタを設けない場合でも、画素回路の面積が縮小されることなどによって、サンプリングトランジスタの活性化が駆動トランジスタのソース電位にノイズを与える場合がある。この場合もノイズによって横クロストークの画質低下が発生する可能性がある。 This decrease in display luminance (lateral crosstalk) due to the operation at the time of data writing is a new phenomenon that has been clarified only by the analysis of the present inventors. In the pixel circuit in which the auxiliary capacitor is connected to the power supply scanning line of the adjacent pixel, the lateral crosstalk is more likely to be manifested. However, even when the auxiliary capacitor is not provided, activation of the sampling transistor may give noise to the source potential of the driving transistor due to a reduction in the area of the pixel circuit. In this case as well, there is a possibility that the image quality of horizontal crosstalk will be degraded due to noise.
本発明は、データ書き込み時に発光素子の一方電極の電位変動により生じる影響を防止または抑制する画素回路の駆動手段を有する自発光型表示装置と、その駆動方法を提案するものである。 The present invention proposes a self-luminous display device having a driving means of a pixel circuit that prevents or suppresses the influence caused by potential fluctuation of one electrode of a light emitting element during data writing, and a driving method thereof.
本発明の一形態（第１形態）に関わる自発光型表示装置は、行列状に配置される複数の画素回路と、書込走査線と映像信号線を含み、行または列の一方向で画素回路を接続する複数の画素接続線と、前記複数の画素接続線の電位を制御する駆動回路と、を有する。
前記画素回路は、一方電極の電位によって印加電圧値が変化する発光素子と、電源供給線と前記一方電極との間に接続される駆動トランジスタと、前記映像信号線と前記駆動トランジスタの制御ノードとの間に接続されるサンプリングトランジスタと、前記制御ノードに結合する保持キャパシタと、を含む。
前記駆動回路は、前記駆動トランジスタに対しデータ電位の書き込みを制御する期間において、前記映像信号線に前記データ電位が出現する時より所定時間だけ前に、前記書込走査線を活性化して前記映像信号線に出現する一定電位をサンプリングし、前記データ電位の出現により当該データ電位がサンプリングされて前記制御ノードに書き込まれた後に、前記書込走査線を非活性にする。
A self-luminous display device according to one embodiment (first embodiment) of the present invention includes a plurality of pixel circuits arranged in a matrix, a write scanning line, and a video signal line, and pixels in one direction of a row or a column. A plurality of pixel connection lines for connecting the circuits; and a driving circuit for controlling potentials of the plurality of pixel connection lines.
The pixel circuit includes: a light emitting element whose applied voltage value changes depending on a potential of one electrode; a drive transistor connected between a power supply line and the one electrode; the video signal line; and a control node of the drive transistor; And a holding capacitor coupled to the control node.
The drive circuit activates the write scan line to activate the write scan line for a predetermined time before the data potential appears on the video signal line in a period for controlling writing of the data potential to the drive transistor. The constant potential appearing on the signal line is sampled, and after the data potential is sampled and written to the control node by the appearance of the data potential, the write scanning line is deactivated.
本発明の他の形態（第２形態）に関わる自発光型表示装置は、上記第１形態において、前記映像信号線に出現する一定のデータ基準電位をサンプリングし、前記駆動トランジスタの閾値電圧補正を行い、当該閾値電圧補正後の、前記駆動トランジスタに対しデータ電位の書き込みを制御する期間において、前記一定電位の前記サンプリングを行う。 A self-luminous display device according to another embodiment (second embodiment) of the present invention is the above first embodiment, wherein a constant data reference potential appearing on the video signal line is sampled and the threshold voltage of the driving transistor is corrected. The sampling of the constant potential is performed in a period in which writing of the data potential to the driving transistor is controlled after the threshold voltage correction.
本発明の他の形態（第３形態）に関わる自発光型表示装置は、上記第１形態において、前記駆動回路は、前記一定電位の前記サンプリング時に前記書込走査線を活性化することに起因して発生する、前記一方電極の一時的な電位変動の収束を待って、前記データ電位をサンプリングする。 The self-luminous display device according to another mode (third mode) of the present invention is that, in the first mode, the drive circuit activates the write scanning line at the time of sampling at the constant potential. The data potential is sampled after waiting for the temporary potential fluctuation of the one electrode to converge.
本発明の他の形態（第４形態）に関わる自発光型表示装置は、上記第１形態において、前記一定電位は、前記データ電位との電位差が発光階調に対応するデータ基準電位である。
本発明の他の形態（第５形態）に関わる自発光型表示装置は、上記第１形態において、前記一定電位は、前記データ電位との電位差が発光階調に対応するデータ基準電位と、前記データ電位の最大値（即ち、白発光時のデータ電位）との間の電位である。
In the self-luminous display device according to another mode (fourth mode) of the present invention, in the first mode, the constant potential is a data reference potential whose potential difference from the data potential corresponds to a light emission gradation.
The self-luminous display device according to another embodiment (fifth embodiment) of the present invention is the above-described first embodiment, wherein the constant potential is a data reference potential whose potential difference from the data potential corresponds to a light emission gradation; This is a potential between the maximum value of the data potential (that is, the data potential during white light emission).
本発明の他の形態（第６形態）に関わる自発光型表示装置は、上記第１形態において、前記複数の画素接続線に、隣の画素回路の前記書込走査線と近接して配置され、前記駆動トランジスタの電源供給を制御する電源走査線を含み、前記画素回路は、当該画素回路の前記一方電極と、隣接する他の画素回路を制御する前記電源走査線との間に接続される補助キャパシタを有する。 A self-luminous display device according to another embodiment (sixth embodiment) of the present invention is arranged in the first embodiment in the vicinity of the write scanning line of an adjacent pixel circuit on the plurality of pixel connection lines. The pixel circuit is connected between the one electrode of the pixel circuit and the power scan line for controlling another adjacent pixel circuit. Has an auxiliary capacitor.
本発明の他の形態（第７形態）に関わる自発光型表示装置のデータ書き込み方法は、発光素子の一方電極と電源走査線との間に駆動トランジスタが接続され、当該駆動トランジスタの制御ノードと映像信号線との間にサンプリングトランジスタが接続される画素回路を有する自発光型表示装置のデータ書き込み方法である。このデータ書き込み方法において、前記データ電位の書き込みを制御する期間内の処理が、以下の諸ステップを含む。
(１)前記映像信号線にデータ電位が出現する時より所定時間だけ前に、前記書込走査線を活性化して前記サンプリングトランジスタをオンし、前記映像信号線の一定電位をサンプリングするステップ
(２)前記サンプリングトランジスタをオンしたまま、前記映像信号線にデータ電位を出現させることにより、当該データ電位を前記サンプリングトランジスタによってサンプリングし、サンプリング後の前記データ電位を前記制御ノードに書き込むステップ
(３)前記データ電位の書き込み後に、前記書込走査線を非活性にするステップ
In a data writing method for a self-luminous display device according to another embodiment (seventh embodiment) of the present invention, a driving transistor is connected between one electrode of a light emitting element and a power supply scanning line, and a control node of the driving transistor is This is a data writing method for a self-luminous display device having a pixel circuit to which a sampling transistor is connected between video signal lines. In this data writing method, the processing within the period for controlling the writing of the data potential includes the following steps.
(1) A step of activating the write scanning line, turning on the sampling transistor, and sampling a constant potential of the video signal line a predetermined time before a data potential appears on the video signal line
(2) A step of causing the data potential to appear on the video signal line while the sampling transistor is turned on to sample the data potential by the sampling transistor and writing the sampled data potential to the control node.
(3) Deactivating the write scan line after writing the data potential
本発明の他の形態（第８〜１０形態）は、自発光型表示装置に関わる上記第４〜６形態の特徴を、データ書き込み方法に適用したものである。 In other embodiments (eighth to tenth embodiments) of the present invention, the features of the fourth to sixth embodiments relating to the self-luminous display device are applied to a data writing method.
以上のように構成される第１〜第１０形態によれば、以下のような作用がある。
駆動トランジスタに対しデータ電位の書き込みを制御する期間において、映像信号線に一定電位が出現する期間と、その一定電位より高い（低くても可）電位のデータ電位が出現する期間が存在する。最初に、映像信号線にデータ電位が出現する時より所定時間だけ前の一定電位の出現中に、書込走査線が駆動回路によって活性化される。書込走査線はサンプリングトランジスタのゲートに接続されているため、書込走査線の活性化によってサンプリングトランジスタがオンする。すると、このとき映像信号線に出現している一定電位がサンプリングされて、駆動トランジスタの制御ノードに出力される。
According to the 1st-10th form comprised as mentioned above, there exist the following effects.
In a period for controlling writing of the data potential to the driving transistor, there are a period in which a constant potential appears on the video signal line and a period in which a data potential higher (or lower) than the constant potential appears. First, the write scanning line is activated by the drive circuit during the appearance of the constant potential a predetermined time before the data potential appears on the video signal line. Since the write scan line is connected to the gate of the sampling transistor, the sampling transistor is turned on by activating the write scan line. Then, at this time, the constant potential appearing on the video signal line is sampled and output to the control node of the drive transistor.
書込走査線の活性化時の電位変化が、寄生容量等を介して駆動トランジスタのソース等の電位を変動させる場合がある。たとえば、駆動トランジスタのソースが発光素子の一方電極に接続されていると、この一方電極の電位が変動する。
電位変動は活性化時の電位変化に起因し、寄生容量等を介して伝達されるノイズである場合、所定の時間が立つと収束して消滅する（第３形態参照）。
A change in potential when the write scanning line is activated may cause the potential of the source of the driving transistor to fluctuate via parasitic capacitance or the like. For example, when the source of the driving transistor is connected to one electrode of the light emitting element, the potential of this one electrode varies.
The potential fluctuation is caused by the potential change at the time of activation, and in the case of noise transmitted through parasitic capacitance or the like, it converges and disappears when a predetermined time elapses (see the third embodiment).
第１〜第１０形態では、一定電位のサンプリングから所定時間経過してから、データ電位のサンプリングが行われる。よって、所定時間の長さにもよるが、発光素子の一方電極の電位変動が消滅してから、あるいは、ある程度、変動が収まってからデータ電位のサンプリングのタイミングを決めることができる。 In the first to tenth embodiments, the data potential is sampled after a predetermined time has elapsed since the sampling of the constant potential. Therefore, although depending on the length of the predetermined time, the timing of sampling the data potential can be determined after the potential fluctuation of one electrode of the light emitting element disappears or after the fluctuation has been suppressed to some extent.
データ電位のサンプリングは、書込走査線を活性化した状態で、映像信号線にデータ電位のパルスが出現することで開始される。つまり、サンプリングトランジスタがオンの状態で、そのソース電位が一定電位から、これとは異なるデータ電位に変化すると、その変化分であるデータ電圧（一定電位がデータ基準電位の場合は、画素表示の階調値を決める電圧）が、オン状態のサンプリングトランジスタを介して駆動トランジスタの制御ノードに入力され、書き込まれる。このとき、既に発光素子の一方電極の電位変動が消滅しているか、あるいは、ある程度収束して小さくなっているとすると、データの書き込み時のサンプリングに、一方電極の電位変動が実質的に影響しない。よって、画素の表示階調値（発光する場合は発光量）が所望のものとなる。 The sampling of the data potential is started when a pulse of the data potential appears on the video signal line while the write scanning line is activated. That is, when the sampling transistor is on and its source potential changes from a constant potential to a different data potential, the data voltage corresponding to the change (if the constant potential is the data reference potential, the pixel display level is changed. A voltage that determines the adjustment value is input to the control node of the driving transistor via the sampling transistor in the ON state and written therein. At this time, if the potential fluctuation of one electrode of the light-emitting element has already disappeared or has converged to a certain extent, the potential fluctuation of one electrode does not substantially affect the sampling during data writing. . Therefore, the display gradation value of the pixel (the amount of light emission in the case of light emission) becomes a desired one.
ところで、発光素子の一方電極の電位を一定電位とする目的で、映像信号線の一定電位（この場合、一定電位はデータ基準電位）は閾値電圧補正の前に初期化時にサンプリングされることがある。第２形態は、第１形態で言う「一定電位のサンプリング」が、この閾値電圧補正前の一定電位のサンプリングとは異なることを示すものである。 By the way, for the purpose of setting the potential of one electrode of the light emitting element to a constant potential, the constant potential of the video signal line (in this case, the constant potential is the data reference potential) may be sampled at the time of initialization before the threshold voltage correction. . The second form indicates that the “constant potential sampling” referred to in the first form is different from the constant potential sampling before the threshold voltage correction.
第４および第８形態は、サンプリングされる一定電位が発光階調を決めるデータ電圧（データ基準電位とデータ電位との差）の当該データ基準電位であることを規定する。
第５および第９形態は、サンプリングされる一定電位が、データ基準電位とデータ電位の最大値（即ち、白発光時のデータ電位）との間の電位であってもよいことを規定する。
The fourth and eighth embodiments specify that the constant potential to be sampled is the data reference potential of the data voltage (difference between the data reference potential and the data potential) that determines the light emission gradation.
The fifth and ninth embodiments stipulate that the constant potential to be sampled may be a potential between the data reference potential and the maximum value of the data potential (that is, the data potential during white light emission).
以上の、データ書き込み期間における2度のサンプリングを、時間をずらして行うことで、「発光素子の一方電極の電位変動が、画素の表示階調値に影響しない」という作用は、画素回路が補助キャパシタを有している場合（第６形態参照）に、特に有効である。
第６形態では、補助キャパシタが、発光素子の一方電極と、隣の画素の電源走査線との間に形成されている場合を規定する。この場合に、書込走査線と、隣の画素の電源走査線は共に一方向に配線され、近接して設けられることが多い。仮にそうだとすると、書込走査線の活性化の電位変動が、寄生容量により電気的に結合することになる電源走査線において電位変動を発生させる。発生した電位変動は、電源走査線内を殆ど減衰することなく隣の画素内の補助キャパシタにまで伝送され、さらに、補助キャパシタを介して発光素子の一方電極まで容易に伝わる。このため、本発明を適用しないと、一方電極の大きな電位変動で画素表示にも大きな影響がでる。よって、一方電極に大きな電位変動が生じる第６形態のような場合に、上述した時間をずらした2度のサンプリングの作用も、より大きいものとなる。
By performing the above sampling twice during the data writing period while shifting the time, the pixel circuit assists in the action that “the potential fluctuation of one electrode of the light emitting element does not affect the display gradation value of the pixel”. This is particularly effective when a capacitor is provided (see the sixth embodiment).
In the sixth embodiment, the case where the auxiliary capacitor is formed between the one electrode of the light emitting element and the power supply scanning line of the adjacent pixel is defined. In this case, both the writing scanning line and the power source scanning line of the adjacent pixel are wired in one direction and are often provided close to each other. If this is the case, the potential variation in the activation of the write scanning line causes a potential variation in the power supply scanning line that is electrically coupled by the parasitic capacitance. The generated potential fluctuation is transmitted to the auxiliary capacitor in the adjacent pixel with almost no attenuation in the power source scanning line, and further easily transmitted to one electrode of the light emitting element via the auxiliary capacitor. For this reason, if the present invention is not applied, pixel display is greatly affected by a large potential fluctuation of one electrode. Therefore, in the case of the sixth mode in which a large potential fluctuation occurs in one electrode, the effect of the sampling twice with the time shifted as described above becomes larger.
本発明によれば、データ書き込み時に発光素子の一方電極の電位変動により生じる影響を防止または抑制する画素回路の駆動手段を有する自発光型表示装置と、その駆動方法を提供できる。 According to the present invention, it is possible to provide a self-luminous display device having a driving means for a pixel circuit that prevents or suppresses an influence caused by potential fluctuation of one electrode of a light-emitting element during data writing, and a driving method thereof.
以下、本発明の実施形態を、２Ｔ・１Ｃ型の画素回路を有する有機ＥＬディスプレイを主な例として、図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings, using an organic EL display having a 2T · 1C type pixel circuit as a main example.
＜全体構成＞
図１に、本発明の実施形態に関わる有機ＥＬディスプレイの主要構成を示す。
図解する有機ＥＬディスプレイ１は、複数の画素回路（ＰＸＬＣ）３(i,j)がマトリクス状に配置されている画素アレイ２と、画素アレイ２を駆動する垂直駆動回路（Ｖスキャナ）４および水平駆動回路（Ｈセレクタ：ＨＳＥＬ）５とを含む。
Ｖスキャナ４は、画素回路３の構成により複数設けられている。ここではＶスキャナ４が、水平画素ライン駆動回路（ＤＳＣＮ）４１と、書き込み信号走査回路（ＷＳＣＮ）４２とを含んで構成されている。Ｖスキャナ４およびＨセレクタ５は「駆動回路」の一部であり、「駆動回路」は、Ｖスキャナ４とＨセレクタ５の他に、これらにクロック信号を与える回路や制御回路(ＣＰＵ等)など、不図示の回路も含む。
<Overall configuration>
FIG. 1 shows a main configuration of an organic EL display according to an embodiment of the present invention.
The illustrated
A plurality of
図１に示す画素回路の符号「３(i,j)」は、当該画素回路が垂直方向（縦方向）のアドレスｉ(i＝1,2)と、水平方向（横方向）のアドレスｊ(j＝1,2,3)を持つことを意味する。これらのアドレスｉとｊは最大値をそれぞれ「ｎ」と「ｍ」とする１以上の整数をとる。ここでは図の簡略化のためｎ＝２、ｍ＝３の場合を示す。
このアドレス表記は、以後の説明や図面において画素回路の素子、信号や信号線ならびに電圧等についても同様に適用する。
The code “3 (i, j)” of the pixel circuit shown in FIG. 1 indicates that the pixel circuit has an address i (i = 1, 2) in the vertical direction (vertical direction) and an address j ( j = 1,2,3). These addresses i and j take integers of 1 or more with the maximum values being “n” and “m”, respectively. Here, for simplification of the figure, a case where n = 2 and m = 3 is shown.
This address notation is similarly applied to the elements, signals, signal lines, voltages, and the like of the pixel circuit in the following description and drawings.
画素回路３(1,1)、３(2,1)が垂直方向の映像信号線ＤＴＬ(１)に接続されている。同様に、画素回路３(1,2)、３(2,2)が垂直方向の映像信号線ＤＴＬ(２)に接続され、画素回路３(1,3)、３(2,3)が垂直方向の映像信号線ＤＴＬ(３)に接続されている。映像信号線ＤＴＬ(１)〜ＤＴＬ(３)は、Ｈセレクタ５によって駆動される。
第１行の画素回路３(1,1)、３(1,2)および３(1,3)が書込走査線ＷＳＬ(１)に接続されている。同様に、第２行の画素回路３(2,1)、３(2,2)および３(2,3)が書込走査線ＷＳＬ(２)に接続されている。書込走査線ＷＳＬ(１),ＷＳＬ(２)は、水平画素ライン駆動回路４１によって駆動される。
また、第１行の画素回路３(1,1)、３(1,2)および３(1,3)が電源走査線ＤＳＬ(１)に接続されている。同様に、第２行の画素回路３(2,1)、３(2,2)および３(2,3)が電源走査線ＤＳＬ(２)に接続されている。電源走査線ＤＳＬ(１),ＤＳＬ(２)は、書き込み信号走査回路４２によって駆動される。
Pixel circuits 3 (1,1) and 3 (2,1) are connected to the video signal line DTL (1) in the vertical direction. Similarly, the pixel circuits 3 (1,2) and 3 (2,2) are connected to the video signal line DTL (2) in the vertical direction, and the pixel circuits 3 (1,3) and 3 (2,3) are vertical. Direction video signal line DTL (3). The video signal lines DTL (1) to DTL (3) are driven by the
The pixel circuits 3 (1,1), 3 (1,2) and 3 (1,3) in the first row are connected to the write scanning line WSL (1). Similarly, the pixel circuits 3 (2,1), 3 (2,2) and 3 (2,3) in the second row are connected to the write scanning line WSL (2). The write scanning lines WSL (1) and WSL (2) are driven by the horizontal pixel
The pixel circuits 3 (1,1), 3 (1,2) and 3 (1,3) in the first row are connected to the power supply scanning line DSL (1). Similarly, the pixel circuits 3 (2,1), 3 (2,2) and 3 (2,3) in the second row are connected to the power supply scanning line DSL (2). The power supply scanning lines DSL (1) and DSL (2) are driven by the write signal scanning circuit.
映像信号線ＤＴＬ(１)〜ＤＴＬ(３)を含むｍ本の映像信号線の何れか１本を、以下、符号「ＤＴＬ(ｊ)またはＤＴＬ」により表記する。同様に、書込走査線ＷＳＬ(１),ＷＳＬ(２)を含むｎ本の書込走査線の何れか１本を符号「ＷＳＬ(ｉ)またはＷＳＬ」により表記し、電源走査線ＤＳＬ(１),ＤＳＬ(２)を含むｎ本の電源走査線の何れか１本を符号「ＤＳＬ(ｉ)またはＤＳＬ」により表記する。
映像信号線ＤＴＬ(ｊ)に対し、表示画素行（表示ラインともいう）を単位として一斉に映像信号が排出される線順次駆動、あるいは、同一行の映像信号線ＤＴＬ(ｊ)に順次、映像信号が排出される点順次駆動があるが、本実施形態では、そのどの駆動法でもよい。
Any one of the m video signal lines including the video signal lines DTL (1) to DTL (3) will be represented by the symbol “DTL (j) or DTL”. Similarly, any one of the n write scan lines including the write scan lines WSL (1) and WSL (2) is represented by the reference numeral “WSL (i) or WSL”, and the power scan line DSL (1 ), Any one of the n power supply scanning lines including DSL (2) is represented by a symbol “DSL (i) or DSL”.
For the video signal line DTL (j), line-sequential driving in which video signals are discharged all at once in units of display pixel rows (also referred to as display lines), or video is sequentially applied to video signal lines DTL (j) in the same row. Although there is dot sequential driving in which signals are discharged, any driving method may be used in this embodiment.
＜画素回路＞
図２に、画素回路３(i,j)の一構成例を示す。
図解する画素回路３(i,j)は、有機発光ダイオードＯＬＥＤを制御する回路である。画素回路は、有機発光ダイオードＯＬＥＤの他に、ＮＭＯＳタイプのＴＦＴからなる駆動トランジスタＭｄおよびサンプリングトランジスタＭｓと、保持キャパシタＣｓとを有する。
<Pixel circuit>
FIG. 2 shows a configuration example of the pixel circuit 3 (i, j).
The pixel circuit 3 (i, j) illustrated is a circuit that controls the organic light emitting diode OLED. In addition to the organic light emitting diode OLED, the pixel circuit includes a drive transistor Md and a sampling transistor Ms made of an NMOS type TFT, and a holding capacitor Cs.
有機発光ダイオードＯＬＥＤは、特に図示しないが、例えば上面発光型の場合、透明ガラス等からなる基板に形成されたＴＦＴ構造の上にアノード電極を最初に形成し、その上に、正孔輸送層、発光層、電子輸送層、電子注入層等を順次堆積させて有機多層膜を構成する積層体を形成し、積層体の上に透明電極材料からなるカソード電極を形成した構造を有する。アノード電極が正側の電源に接続され、カソード電極が負側の電源に接続される。 Although the organic light emitting diode OLED is not particularly shown, for example, in the case of a top emission type, an anode electrode is first formed on a TFT structure formed on a substrate made of transparent glass or the like, and a hole transport layer, A light emitting layer, an electron transport layer, an electron injection layer, and the like are sequentially deposited to form a laminate that forms an organic multilayer film, and a cathode electrode made of a transparent electrode material is formed on the laminate. The anode electrode is connected to the positive power source, and the cathode electrode is connected to the negative power source.
有機発光ダイオードＯＬＥＤのアノードとカソードの電極間に所定の電界が得られるバイアス電圧を印加すると、注入された電子と正孔が発光層において再結合する際に有機多層膜が自発光する。有機発光ダイオードＯＬＥＤは、有機多層膜を構成する有機材料を適宜選択することで赤(Ｒ),緑(Ｇ),青(Ｂ)の各色での発光が可能であることから、この有機材料を、例えば各行の画素にＲ,Ｇ,Ｂの発光が可能に配列することで、カラー表示が可能となる。あるいは、白色発光の有機材料を用いて、フィルタの色でＲ,Ｇ,Ｂの区別を行ってもよい。Ｒ,Ｇ,Ｂの他にＷ（ホワイト）を加えた４色構成でもよい。 When a bias voltage for obtaining a predetermined electric field is applied between the anode and cathode electrodes of the organic light emitting diode OLED, the organic multilayer film emits light when the injected electrons and holes recombine in the light emitting layer. The organic light emitting diode OLED can emit light in each color of red (R), green (G), and blue (B) by appropriately selecting the organic material constituting the organic multilayer film. For example, color display is possible by arranging the light emission of R, G, B in the pixels of each row. Alternatively, R, G, and B may be distinguished by the color of the filter using an organic material that emits white light. A four-color configuration in which W (white) is added in addition to R, G, and B may be used.
駆動トランジスタＭｄは、有機発光ダイオードＯＬＥＤに流す電流量を制御して表示階調を規定する電流制御手段として機能する。
駆動トランジスタＭｄのドレインが、電源電圧ＶＤＤの供給を制御する電源走査線ＤＳＬ(ｉ)に接続され、ソースが有機発光ダイオードＯＬＥＤのアノードに接続されている。有機発光ダイオードＯＬＥＤのアノード電極が「一方電極」に該当する。
The drive transistor Md functions as current control means for controlling the amount of current flowing through the organic light emitting diode OLED to define display gradation.
The drain of the driving transistor Md is connected to the power supply scanning line DSL (i) that controls the supply of the power supply voltage VDD, and the source is connected to the anode of the organic light emitting diode OLED. The anode electrode of the organic light emitting diode OLED corresponds to “one electrode”.
サンプリングトランジスタＭｓは、画素階調を決めるデータ電位Ｖsigの供給線（映像信号線ＤＴＬ(ｊ)）と駆動トランジスタＭｄのゲート（制御ノードＮＤｃ）との間に接続されている。サンプリングトランジスタＭｓのソースとドレインの一方が駆動トランジスタＭｄのゲート（制御ノードＮＤｃ）に接続され、もう片方が映像信号線ＤＴＬ(ｊ)に接続されている。映像信号線ＤＴＬ(ｊ)に、Ｈセレクタ５（図１参照）からデータ電位Ｖsigを持つデータパルスが所定の間隔で供給される。サンプリングトランジスタＭｓは、データ電位の供給期間（データパルスの持続時間(duration time)）の適正なタイミングで、当該画素回路で表示すべきレベルのデータをサンプリングする。これは、サンプリングすべき所望のデータ電位Ｖsigを持つデータパルスの前部または後部における、レベルが不安定な遷移期間の表示映像に与える影響を排除するためである。 The sampling transistor Ms is connected between the supply line (video signal line DTL (j)) of the data potential Vsig that determines the pixel gradation and the gate (control node NDc) of the drive transistor Md. One of the source and drain of the sampling transistor Ms is connected to the gate (control node NDc) of the drive transistor Md, and the other is connected to the video signal line DTL (j). A data pulse having a data potential Vsig is supplied to the video signal line DTL (j) from the H selector 5 (see FIG. 1) at a predetermined interval. The sampling transistor Ms samples data at a level to be displayed by the pixel circuit at an appropriate timing in a data potential supply period (data pulse duration time). This is to eliminate the influence on the display image in the transition period where the level is unstable at the front or rear of the data pulse having the desired data potential Vsig to be sampled.
駆動トランジスタＭｄのゲート（制御ノード）とソース（有機発光ダイオードＯＬＥＤのアノードをなす一方電極）との間に、保持キャパシタＣｓが接続されている。保持キャパシタＣｓの役割については、後述の動作説明で明らかにする。 A holding capacitor Cs is connected between the gate (control node) and source (one electrode forming the anode of the organic light emitting diode OLED) of the drive transistor Md. The role of the holding capacitor Cs will be clarified in the operation description described later.
図２では、水平画素ライン駆動回路４１により、低電位Ｖｃｃ＿Ｌを基準とした高電位Ｖｃｃ＿Ｈの波高値が電源電圧ＶＤＤとなる電源駆動パルスＤＳ(i)が駆動トランジスタＭｄのドレインに供給され、駆動トランジスタＭｄの補正時や有機発光ダイオードＯＬＥＤが実際に発光する時の電源供給が行われる。
また、書き込み信号走査回路４２により、比較的短い持続時間の書込駆動パルスＷＳ(ｉ)がサンプリングトランジスタＭｓのゲートに供給され、サンプリング制御が行われる。
なお、電源供給の制御は、駆動トランジスタＭｄのドレインと電源電圧ＶＤＤの供給線との間にトランジスタをもう１つ挿入し、そのゲートを水平画素ライン駆動回路４１により制御する構成であってもよい(後述の変形例参照)。
In FIG. 2, the horizontal pixel
Further, the write
The power supply control may be configured such that another transistor is inserted between the drain of the drive transistor Md and the supply line of the power supply voltage VDD, and the gate is controlled by the horizontal pixel
図２では有機発光ダイオードＯＬＥＤの一方電極（アノード）が駆動トランジスタＭｄを介して正側の電源から電源電圧ＶＤＤの供給を受ける。有機発光ダイオードＯＬＥＤのカソードが、カソード電位Ｖcathを供給する所定の電圧線（例えば、負側の電源線）に接続されている。 In FIG. 2, one electrode (anode) of the organic light emitting diode OLED is supplied with the power supply voltage VDD from the positive power supply via the drive transistor Md. The cathode of the organic light emitting diode OLED is connected to a predetermined voltage line (for example, a negative power supply line) that supplies a cathode potential Vcath.
通常、画素回路内の全てのトランジスタはＴＦＴで形成されている。ＴＦＴのチャネルが形成される薄膜半導体層は、多結晶シリコン（ポリシリコン）または非晶質シリコン（アモルファスシリコン）等の半導体材料からなる。ポリシリコンＴＦＴは移動度を高くとれるが特性ばらつきが大きいため、表示装置の大画面化に適さない。よって、大画面を有する表示装置では、一般に、アモルファスシリコンＴＦＴが用いられる。ただし、アモルファスシリコンＴＦＴではＰチャネル型ＴＦＴが形成し難いため、上述した画素回路３(i,j)のように、すべてのＴＦＴをＮチャネル型とすることが望ましい。 Usually, all transistors in the pixel circuit are formed of TFTs. The thin film semiconductor layer in which the TFT channel is formed is made of a semiconductor material such as polycrystalline silicon (polysilicon) or amorphous silicon (amorphous silicon). Polysilicon TFTs can have high mobility, but their characteristic variation is large, so they are not suitable for increasing the screen size of a display device. Therefore, in a display device having a large screen, an amorphous silicon TFT is generally used. However, since it is difficult to form a P-channel TFT in an amorphous silicon TFT, it is desirable that all TFTs be an N-channel type like the pixel circuit 3 (i, j) described above.
ここで、以上の画素回路３(i,j)は、本実施形態で適用可能な画素回路の一例、即ち２トランジスタ（２Ｔ）・１キャパシタ（１Ｃ）型の基本構成例である。よって、本実施形態で用いることができる画素回路は、上記画素回路３(i,j)を基本構成として、さらにトランジスタやキャパシタを付加した画素回路であってもよい(後述の変形例参照)。また、基本構成において、保持キャパシタＣｓを電源電圧ＶＤＤの供給線と駆動トランジスタＭｄのゲートとの間に接続するものもある。
具体的に、本実施形態で採用可能な２Ｔ・１Ｃ型以外の画素回路として、後述する変形例で幾つかを簡単に述べるが、例えば、４Ｔ・１Ｃ型、４Ｔ・２Ｃ型、５Ｔ・１Ｃ型、３Ｔ・１Ｃ型などであってもよい。
Here, the pixel circuit 3 (i, j) described above is an example of a pixel circuit applicable in the present embodiment, that is, a basic configuration example of a two-transistor (2T) / 1-capacitor (1C) type. Therefore, the pixel circuit that can be used in the present embodiment may be a pixel circuit having the pixel circuit 3 (i, j) as a basic configuration and further added with a transistor and a capacitor (refer to a modification described later). In some basic configurations, the holding capacitor Cs is connected between the supply line of the power supply voltage VDD and the gate of the drive transistor Md.
Specifically, some pixel circuits other than the 2T • 1C type that can be employed in the present embodiment will be briefly described in modification examples described later. For example, 4T • 1C type, 4T • 2C type, 5T • 1C type It may be a 3T / 1C type.
図２の構成を基本とする画素回路では、閾値電圧補正時や移動度補正時に有機発光ダイオードＯＬＥＤを逆バイアスすると、詳細は後述するが、有機発光ダイオードＯＬＥＤの逆バイアス時の等価容量値が保持キャパシタＣｓの値より十分大きくできるため、有機発光ダイオードＯＬＥＤのアノードが電位的に動き難くなるため、補正精度が向上する。このため、逆バイアス状態で補正を行うことが望ましい。
カソード電位Ｖcathを接地せずに、カソードを所定の電圧線に接続しているのは、逆バイアスを行うためである。有機発光ダイオードＯＬＥＤを逆バイアスするには、例えば、電源駆動パルスＤＳ(i)の基準電位（低電位Ｖｃｃ＿Ｌ）より、カソード電位Ｖcathを小さくする。
In the pixel circuit based on the configuration of FIG. 2, when the organic light emitting diode OLED is reverse-biased at the time of threshold voltage correction or mobility correction, the equivalent capacitance value at the time of reverse biasing of the organic light-emitting diode OLED is maintained, as will be described in detail later. Since it can be made sufficiently larger than the value of the capacitor Cs, the anode of the organic light emitting diode OLED becomes difficult to move in terms of potential, so that the correction accuracy is improved. For this reason, it is desirable to perform correction in a reverse bias state.
The reason why the cathode is connected to a predetermined voltage line without grounding the cathode potential Vcath is to perform reverse bias. In order to reverse bias the organic light emitting diode OLED, for example, the cathode potential Vcath is made smaller than the reference potential (low potential Vcc_L) of the power supply driving pulse DS (i).
データの書き込み時に、有機発光ダイオードＯＬＥＤのアノード電位を更に動き難くして電位的に固定するには、有機発光ダイオードＯＬＥＤのアノードからみた容量値を大きくするとよい。この目的で、有機発光ダイオードＯＬＥＤのアノードに補助キャパシタが接続される。この補助キャパシタの有無によって、動作タイミング制御自体が変更されないので、先に動作（表示制御）を説明する。 In order to make the anode potential of the organic light emitting diode OLED more difficult to move and fix the potential when writing data, it is preferable to increase the capacitance value seen from the anode of the organic light emitting diode OLED. For this purpose, an auxiliary capacitor is connected to the anode of the organic light emitting diode OLED. Since the operation timing control itself is not changed by the presence or absence of the auxiliary capacitor, the operation (display control) will be described first.
＜表示制御＞
図２の回路におけるデータ書き込み時の動作を、閾値電圧と移動度の補正動作と併せて説明する。これらの一連の動作を「表示制御」という。
最初に、補正対象となる駆動トランジスタと有機発光ダイオードＯＬＥＤの特性について説明する。
<Display control>
The operation at the time of data writing in the circuit of FIG. 2 will be described together with the threshold voltage and mobility correction operation. A series of these operations is called “display control”.
First, the characteristics of the drive transistor to be corrected and the organic light emitting diode OLED will be described.
図２に示す駆動トランジスタＭｄの制御ノードＮＤｃには、保持キャパシタＣｓが結合されている。映像信号線ＤＴＬ(ｊ)を伝送するデータパルスの有効電位であるデータ電位ＶsigがサンプリングトランジスタＭｓでサンプリングされ、これにより得られた電位が制御ノードＮＤｃに印加され、保持キャパシタＣｓで保持される。駆動トランジスタＭｄのゲートに所定の電位が印加された時、そのドレイン電流Ｉｄｓは、印加電位に応じた値を持つゲートソース間電圧Ｖgsに応じて決まる。
ここで駆動トランジスタＭｄのソース電位Ｖｓを、上記データパルスの基準電位（データ基準電位Ｖｏ）に初期化してから、サンプリングを行うとする。サンプリング後のデータ電位Ｖsig、より正確には、データ基準電位Ｖｏとデータ電位Ｖsigとの電位差で規定されるデータ電圧Ｖinの大きさに応じたドレイン電流Ｉｄｓが駆動トランジスタＭｄに流れ、これがほぼ、有機発光ダイオードＯＬＥＤの駆動電流Ｉｄとなる。
よって、駆動トランジスタＭｄのソース電位Ｖｓがデータ基準電位Ｖｏで初期化されている場合、有機発光ダイオードＯＬＥＤがデータ電位Ｖsigに応じた輝度で発光する。
A holding capacitor Cs is coupled to the control node NDc of the drive transistor Md shown in FIG. The data potential Vsig, which is the effective potential of the data pulse transmitted through the video signal line DTL (j), is sampled by the sampling transistor Ms, and the potential thus obtained is applied to the control node NDc and held by the holding capacitor Cs. When a predetermined potential is applied to the gate of the drive transistor Md, the drain current Ids is determined according to the gate-source voltage Vgs having a value corresponding to the applied potential.
Here, it is assumed that sampling is performed after the source potential Vs of the drive transistor Md is initialized to the reference potential (data reference potential Vo) of the data pulse. The data potential Vsig after sampling, more precisely, the drain current Ids corresponding to the magnitude of the data voltage Vin defined by the potential difference between the data reference potential Vo and the data potential Vsig flows to the drive transistor Md, which is almost organic. It becomes the drive current Id of the light emitting diode OLED.
Therefore, when the source potential Vs of the driving transistor Md is initialized with the data reference potential Vo, the organic light emitting diode OLED emits light with a luminance corresponding to the data potential Vsig.
図３に、有機発光ダイオードＯＬＥＤのＩ−Ｖ特性のグラフと、駆動トランジスタＭｄのドレイン電流Ｉｄｓ（ＯＬＥＤの駆動電流Ｉｄにほぼ相当）の一般式を示す。
有機発光ダイオードＯＬＥＤは、よく知られているように、経時変化によりＩ−Ｖ特性が図３のように変化する。このとき、図２の画素回路では、駆動トランジスタＭｄが一定のドレイン電流Ｉｄｓを流そうとしても、図３に示すグラフから分かるように有機発光ダイオードＯＬＥＤの印加電圧が大きくなるため、有機発光ダイオードＯＬＥＤのソース電位Ｖｓが上昇する。このとき駆動トランジスタＭｄのゲートはフローティング状態であるため、ほぼ一定のゲートソース間電圧Ｖgsが維持されるように、ソース電位と共にゲート電位も上昇し、ドレイン電流Ｉｄｓはほぼ一定に保たれ、このことが有機発光ダイオードＯＬＥＤの発光輝度を変化させないように作用する。
FIG. 3 shows a graph of the IV characteristic of the organic light emitting diode OLED and a general formula of the drain current Ids of the drive transistor Md (which is substantially equivalent to the drive current Id of the OLED).
As is well known, the organic light emitting diode OLED changes its IV characteristic as shown in FIG. At this time, in the pixel circuit of FIG. 2, even if the drive transistor Md tries to pass a constant drain current Ids, the applied voltage of the organic light emitting diode OLED increases as can be seen from the graph shown in FIG. Source potential Vs rises. At this time, since the gate of the driving transistor Md is in a floating state, the gate potential rises together with the source potential so that the substantially constant gate-source voltage Vgs is maintained, and the drain current Ids is kept substantially constant. Acts so as not to change the light emission luminance of the organic light emitting diode OLED.
しかしながら、画素回路ごとに駆動トランジスタＭｄの閾値電圧Ｖth、移動度μが異なっているため、図３の式に応じて、ドレイン電流Ｉｄｓにバラツキが生じ、表示画面内で与えられているデータ電位Ｖsigが同じ２つの画素であっても、当該２つの画素間で発光輝度が異なる。 However, since the threshold voltage Vth and the mobility μ of the driving transistor Md are different for each pixel circuit, the drain current Ids varies according to the equation of FIG. 3, and the data potential Vsig given in the display screen. Even if the two pixels are the same, the light emission luminance differs between the two pixels.
なお、図３の式において、符号“Ｉｄs”は、飽和領域で動作する駆動トランジスタＭｄのドレインとソース間に流れる電流を表す。また、当該駆動トランジスタＭｄにおいて、“Ｖth”が閾値電圧を、“μ”が移動度を、“Ｗ”が実効チャネル幅（実効ゲート幅）を、“Ｌ”が実効チャネル長（実効ゲート長）を、それぞれ表す。また、“Ｃox”が当該駆動トランジスタＭｄの単位ゲート容量、即ち単位面積当たりのゲート酸化膜容量と、ソースやドレインとゲート間のフリンジング容量との総和を表す。 In the equation of FIG. 3, the symbol “Ids” represents a current flowing between the drain and the source of the drive transistor Md operating in the saturation region. In the drive transistor Md, “Vth” is the threshold voltage, “μ” is the mobility, “W” is the effective channel width (effective gate width), and “L” is the effective channel length (effective gate length). Respectively. “Cox” represents the sum of the unit gate capacitance of the drive transistor Md, that is, the gate oxide film capacitance per unit area, and the fringing capacitance between the source, drain, and gate.
Ｎチャネル型の駆動トランジスタＭｄを有する画素回路は、駆動能力が高く製造プロセスを簡略化できる利点があるが、閾値電圧Ｖthや移動度μのばらつきを抑えるため、それらの補正動作を、発光可能なバイアス設定に先立って行う必要がある。 The pixel circuit having the N-channel type driving transistor Md has an advantage of high driving capability and simplification of the manufacturing process. However, in order to suppress variations in the threshold voltage Vth and the mobility μ, these correction operations can emit light. Must be done prior to bias setting.
つぎに、図４を用いて具体的な制御の説明に移るが、この図４は、本発明が適用される前の制御を示している。
以下、図４における期間を定義し、制御の全体を図４の時間軸に沿って詳しく説明した上で、図４の制御での不具合（横クロストークの発生）、図４の制御に対する本発明の適用（本実施形態の特徴）とその効果の順で説明する。
Next, the control will be described with reference to FIG. 4. FIG. 4 shows the control before the present invention is applied.
In the following, the period in FIG. 4 is defined and the entire control is described in detail along the time axis in FIG. 4, and then the malfunction in the control in FIG. 4 (occurrence of lateral crosstalk) and the present invention for the control in FIG. Application (features of this embodiment) and effects thereof will be described in this order.
図４（Ａ）〜図４（Ｆ）は、表示制御における各種信号や電圧の波形を示すタイミングチャートである。ここでの表示制御では行単位でデータ書き込みを順次行うものとし、第１行の画素回路３(1,j)が書き込み対象の行（表示行）であり、第２行の画素回路３(2,j)と第３行の画素回路３(3,j)は、図４の時点では書き込み対象でない（非表示行である）。表示行に対し、図４に示し、これから説明する表示制御によってデータが書かれた後は、表示行が第２行に移り同様な表示制御が行われ、同様な表示制御が第３行、第４行、…と繰り返されることによって１画面が表示される。１画面の表示後は、同様にして他の画面表示のための表示制御が、必要な回数繰り返される。 4A to 4F are timing charts showing waveforms of various signals and voltages in display control. In this display control, data writing is sequentially performed in units of rows. The pixel circuit 3 (1, j) in the first row is a row to be written (display row), and the pixel circuit 3 (2 in the second row). , j) and the pixel circuit 3 (3, j) in the third row are not write targets (non-display rows) at the time of FIG. For the display line, after data is written by the display control shown in FIG. 4 and described below, the display line moves to the second line and the same display control is performed, and the same display control is performed for the third and second lines. One screen is displayed by repeating four lines,... After the display of one screen, display control for displaying other screens is repeated as many times as necessary.
図４（Ａ）は、映像信号Ｓsigの波形図である。
図４（Ｂ１）と図４（Ｂ２）は、書込対象の第１行に供給される書込駆動パルスＷＳ(1)と電源駆動パルスＤＳ(1)の波形図である。同様にして、図４（Ｃ１）と図４（Ｃ２）は、非書込対象の第２行に供給される書込駆動パルスＷＳ(2)と電源駆動パルスＤＳ(2)の波形図、図４（Ｄ１）と図４（Ｄ２）は、非書込対象の第３行に供給される書込駆動パルスＷＳ(3)と電源駆動パルスＤＳ(3)の波形図である。
図４（Ｅ）は、書込対象の第１行の画素回路３(1,j)における駆動トランジスタＭｄのゲート電位（制御ノードＮＤｃの電位）の波形図である。
図４（Ｆ）は、書込対象の第１行の画素回路３(1,j)における駆動トランジスタＭｄのソース電位（有機発光ダイオードＯＬＥＤのアノード電位）の波形図である。
FIG. 4A is a waveform diagram of the video signal Ssig.
FIGS. 4B1 and 4B2 are waveform diagrams of the write drive pulse WS (1) and the power supply drive pulse DS (1) supplied to the first row to be written. Similarly, FIGS. 4C1 and 4C2 are waveform diagrams and diagrams of the write drive pulse WS (2) and the power supply drive pulse DS (2) supplied to the second row to be non-written. 4 (D1) and FIG. 4 (D2) are waveform diagrams of the write drive pulse WS (3) and the power supply drive pulse DS (3) supplied to the third row to be non-written.
FIG. 4E is a waveform diagram of the gate potential (potential of the control node NDc) of the drive transistor Md in the pixel circuit 3 (1, j) in the first row to be written.
FIG. 4F is a waveform diagram of the source potential of the drive transistor Md (the anode potential of the organic light emitting diode OLED) in the pixel circuit 3 (1, j) in the first row to be written.
［期間の定義］
図４（Ｆ）の下部に記載している通り、図４は、ＮＴＳＣ映像信号規格の１水平期間（１Ｈ）に対し、その約４倍強のスパンで波形図を表示している。そして、その最後の１水平期間（１Ｈ）で、最終的な３回目の第３閾値補正（ＶＴＣ３）と、移動度の補正および実際のデータ書き込み（Ｗ＆μ）とを連続して実行する（本動作）。その最後の１水平期間（１Ｈ）に行われる本動作より前の３水平期間（（１Ｈ）×３）は、専ら、初期化のためと、最終的な閾値補正では時間が短くて補正しきれない場合を考慮して、ある程度まで閾値補正を予め２度行うために費やされる（予備動作）。
図４のような表示制御は、表示画像の高解像度化が進展し、表示パネルの駆動周波数が非常に高くなっている現状では、短い１水平期間（１Ｈ）で閾値電圧補正からデータ書き込みまで一挙に行うことができず、とくに閾値補正の時間が不足することに鑑み、閾値補正を数回に分けて行うものである。ただし、駆動周波数が余り高くない小型から中型の表示パネル等で、本動作の時間が１水平期間（１Ｈ）で十分なら、初期化のために１水平期間（１Ｈ）もあれば予備動作としては十分な場合もある。もちろん、予備動作が２水平期間（２Ｈ）であってもよいし、４水平期間（４Ｈ）以上であってもよい。
ある行に対して本動作を行っているときは、次の行（および、その次以降の行、…、）について予備動作を並列に実行できるため、予備動作時間の長短は全体の表示期間にほとんど影響しない。むしろ、閾値電圧補正を確実に行う意味で、予備動作を十分に行ったほうが望ましい。
[Definition of period]
As shown in the lower part of FIG. 4F, FIG. 4 displays a waveform diagram with a span slightly more than four times as long as one horizontal period (1H) of the NTSC video signal standard. Then, in the final one horizontal period (1H), the final third threshold correction (VTC3), the mobility correction, and the actual data writing (W & μ) are continuously executed (this operation). ). The last three horizontal periods ((1H) × 3) prior to the main operation performed in the last one horizontal period (1H) are completely corrected for initialization and for the final threshold correction. Considering the case where there is not, it is expended to perform threshold correction twice in advance to some extent (preliminary operation).
In the display control as shown in FIG. 4, the resolution of the display image is increasing and the drive frequency of the display panel is very high. At present, from the threshold voltage correction to the data writing in one short horizontal period (1H). In view of the shortage of threshold correction time, the threshold correction is performed in several steps. However, for a small to medium-sized display panel or the like whose driving frequency is not so high, if the time of this operation is sufficient for one horizontal period (1H), if there is one horizontal period (1H) for initialization, the preliminary operation is It may be enough. Of course, the preliminary operation may be two horizontal periods (2H), or four horizontal periods (4H) or more.
When this operation is performed for a certain row, the preliminary operation can be executed in parallel for the next row (and the subsequent rows, etc.). Almost no effect. Rather, it is desirable that the preliminary operation is sufficiently performed in order to surely correct the threshold voltage.
以上は１水平期間（１Ｈ）という一定尺度で見た期間の区分であるが、図４（Ｆ）に記載した大よそ４水平期間を機能的に把握することも可能である。
具体的に図４（Ａ）の上部に記載しているように、（１フィールドまたは１フレーム）前画面の発光期間（ＬＭ０）の後に時系列の順で、放電期間（Ｄ−ＣＨＧ）、初期化期間（ＩＮＴ）、第１閾値補正期間（ＶＴＣ１）、第１待機期間（ＷＡＴ１）、第２閾値補正期間（ＶＴＣ２）、第２待機期間（ＷＡＴ２）を経て「予備動作」が実行される。また、続いて、第３閾値補正（ＶＴＣ３）、第３待機期間（ＷＡＴ３）、書込み＆移動度補正期間（Ｗ＆μ）を経て、当該第１行の画素回路３(1,j)の発光期間（ＬＭ１）に推移することによって「本動作」が実行される。
The above is the division of the period viewed on a fixed scale of one horizontal period (1H), but it is also possible to functionally grasp the roughly four horizontal periods described in FIG.
Specifically, as described in the upper part of FIG. 4A, the discharge period (D-CHG) in the chronological order after the light emission period (LM0) of the previous screen (one field or one frame), the initial period The “preliminary operation” is executed through the conversion period (INT), the first threshold correction period (VTC1), the first standby period (WAT1), the second threshold correction period (VTC2), and the second standby period (WAT2). Subsequently, after the third threshold value correction (VTC3), the third standby period (WAT3), the writing & mobility correction period (W & μ), the light emission period of the pixel circuit 3 (1, j) in the first row ( The “main operation” is executed by transitioning to LM1).
［駆動パルスの概略］
また、図４では、波形図の適当な箇所に時間表示を符号“Ｔ０”〜“Ｔ２１”により示している。つぎに、この時間表示を参照して映像信号や駆動パルスの概略を説明する。
第１行に供給される書込駆動パルスＷＳ(1)では、図４（Ｂ１）に示すように、“Ｌ”レベルで非アクティブ、“Ｈ”レベルでアクティブの４つのサンプリングパルス（ＳＰ０〜ＳＰ３）が周期的に出現する。このとき４つのサンプリングパルス（ＳＰ０〜ＳＰ３）の周期は、予備動作（時間Ｔ０〜時間Ｔ１５）および本動作（時間Ｔ１５以後）を通じて一定である。ただし、本動作における書込駆動パルスＷＳ(1)は、４つ目のサンプリングパルス（ＳＰ３）の後に書き込みパルス（ＷＰ）が重畳された波形となる。
[Outline of drive pulse]
Further, in FIG. 4, time display is indicated by symbols “T0” to “T21” at appropriate portions of the waveform diagram. Next, an outline of the video signal and the drive pulse will be described with reference to this time display.
In the write drive pulse WS (1) supplied to the first row, as shown in FIG. 4B1, four sampling pulses (SP0 to SP3) which are inactive at the “L” level and active at the “H” level. ) Appear periodically. At this time, the cycle of the four sampling pulses (SP0 to SP3) is constant throughout the preliminary operation (time T0 to time T15) and the main operation (after time T15). However, the write drive pulse WS (1) in this operation has a waveform in which the write pulse (WP) is superimposed after the fourth sampling pulse (SP3).
これに対し、ｍ本（数百〜千数百本）の映像信号線ＤＴＬ(ｊ)（図１および図２参照）に供給される映像信号Ｓsigは、線順次表示ではｍ本の映像信号線ＤＴＬ(ｊ)に同時に供給される。そして、映像信号Ｓsigをサンプリング後に得られるデータ電圧を反映した信号振幅（Ｖin）は、図４（Ａ）に示すように、１水平期間（１Ｈ）の前半部分で繰り返し出現するデータ基準電位Ｖｏを基準とした、１水平期間（１Ｈ）の後半部分に繰り返し出現する映像信号パルス（ＰＰ）の波高値に相当する。以下、信号振幅（Ｖin）をデータ電圧Ｖinと呼ぶ。
図４（Ａ）に示す幾つかの映像信号パルス（ＰＰ）のうち、第１行にとって重要な映像信号パルスは、書き込みパルス（ＷＰ）と時間的に重なる本動作時の映像信号パルス（ＰＰｘ）である。本動作時の映像信号パルス（ＰＰｘ）のデータ基準電位Ｖｏからの波高値が、図４で表示させたい（書き込みたい）階調値、即ちデータ電圧Ｖinの大きさに該当する。この階調値（＝Ｖin）は、第１行の各画素で同じ場合（単色表示の場合）もあるが、通常、表示画素行の階調値に応じて変化している。図４は、主として、第１行内における１つの画素についての動作を説明するためのものであるが、同一行の他の画素では、この表示階調値が異なることがある以外、制御自体は、図示の画素駆動制御と並列に実行される。
On the other hand, the video signal Ssig supplied to m (several hundred to several hundreds) video signal lines DTL (j) (see FIGS. 1 and 2) is m video signal lines in line sequential display. DTL (j) is supplied simultaneously. The signal amplitude (Vin) reflecting the data voltage obtained after sampling the video signal Ssig is the data reference potential Vo that repeatedly appears in the first half of one horizontal period (1H) as shown in FIG. This corresponds to the peak value of the video signal pulse (PP) that repeatedly appears in the latter half of one horizontal period (1H) as a reference. Hereinafter, the signal amplitude (Vin) is referred to as a data voltage Vin.
Of the several video signal pulses (PP) shown in FIG. 4A, the video signal pulse important for the first row is the video signal pulse (PPx) in the main operation that overlaps the write pulse (WP) in time. It is. The peak value from the data reference potential Vo of the video signal pulse (PPx) during this operation corresponds to the gradation value to be displayed (written) in FIG. 4, that is, the magnitude of the data voltage Vin. This gradation value (= Vin) may be the same for each pixel in the first row (in the case of monochromatic display), but usually changes according to the gradation value of the display pixel row. FIG. 4 is mainly for explaining the operation of one pixel in the first row, but the control itself is different except that this display gradation value may be different in other pixels in the same row. This is executed in parallel with the pixel drive control shown.
駆動トランジスタＭｄのドレイン（図２参照）に供給される電源駆動パルスＤＳ(1)は、図４（Ｂ２）に示すように、時間Ｔ０から最初の第１閾値補正期間（ＶＴＣ１）の開始（時間Ｔ６）直前まで非アクティブの低電位Ｖｃｃ＿Ｌで保持され、第１閾値補正期間（ＶＴＣ１）の開始とほぼ同時に（時間Ｔ６）、アクティブの高電位Ｖｃｃ＿Ｈに推移する。高電位Ｖｃｃ＿Ｈの保持は、発光期間（ＬＭ１）が終了するまで続く。 The power supply driving pulse DS (1) supplied to the drain (see FIG. 2) of the driving transistor Md is the start (time) of the first first threshold correction period (VTC1) from time T0, as shown in FIG. 4 (B2). T6) It is held at the inactive low potential Vcc_L until immediately before, and transitions to the active high potential Vcc_H almost simultaneously with the start of the first threshold correction period (VTC1) (time T6). The holding of the high potential Vcc_H continues until the light emission period (LM1) ends.
第２行（の画素回路３(2,j)）、第３行（の画素回路３(3,j)）については、それぞれ、図４（Ｃ１）と図４（Ｃ２）、図４（Ｄ１）と図４（Ｄ２）に示すように、１水平期間（１Ｈ）ずつ各パルスが遅れて印加される。
具体的には、第１行の第１閾値補正期間（ＶＴＣ１）に対応する２つ目のサンプリングパルス（ＳＰ１）が印加される時間Ｔ５〜Ｔ７の期間に、第２行では、初期化期間（ＩＮＴ）に対応する１つ目のサンプリングパルス（ＳＰ０）が印加される。
このパルス印加の途中、即ち時間Ｔ６で第１行の電源駆動パルスＤＳ(1)がハイレベル（電源電位Ｖｃｃ＿Ｈ）に立ち上がりアクティブとなる。
The second row (pixel circuit 3 (2, j)) and the third row (pixel circuit 3 (3, j)) are shown in FIGS. 4C1, 4C2, and 4D1, respectively. ) And FIG. 4D2, each pulse is applied with a delay of one horizontal period (1H).
Specifically, in the period of time T5 to T7 in which the second sampling pulse (SP1) corresponding to the first threshold correction period (VTC1) of the first row is applied, the initialization period ( A first sampling pulse (SP0) corresponding to (INT) is applied.
During this pulse application, that is, at time T6, the power supply driving pulse DS (1) in the first row rises to a high level (power supply potential Vcc_H) and becomes active.
その後、第１行の第２閾値補正期間（ＶＴＣ２）に対応する３つ目のサンプリングパルス（ＳＰ２）が印加される時間Ｔ１０〜Ｔ１２の期間に、第２行では、第１行から１水平期間（１Ｈ）遅れて上記２つ目のサンプリングパルス（ＳＰ１）が印加され、第３行では、第１行から２水平周期（（１Ｈ）×２）遅れて上記１つ目のサンプリングパルス（ＳＰ０）が印加される。
このパルス印加の途中、即ち時間Ｔ１１で第２行の電源駆動パルスＤＳ(2)が高電位Ｖｃｃ＿Ｈに立ち上がりアクティブとなる。
Thereafter, in the period of time T10 to T12 in which the third sampling pulse (SP2) corresponding to the second threshold correction period (VTC2) of the first row is applied, in the second row, from the first row to one horizontal period The second sampling pulse (SP1) is applied with a delay of (1H). In the third row, the first sampling pulse (SP0) is delayed by two horizontal periods ((1H) × 2) from the first row. Is applied.
During this pulse application, that is, at time T11, the power supply driving pulse DS (2) in the second row rises to the high potential Vcc_H and becomes active.
その後、第１行の第３閾値補正期間（ＶＴＣ３）に対応する４つ目のサンプリングパルス（ＳＰ３）が印加される時間Ｔ１５〜Ｔ１７の期間に、第２行では、第１行から１水平期間（１Ｈ）遅れて上記３つ目のサンプリングパルス（ＳＰ２）が印加され、第３行では、第１行から２水平周期（（１Ｈ）×２）遅れて上記２つ目のサンプリングパルス（ＳＰ１）が印加される。
このパルス印加の途中、即ち時間Ｔ１６で第３行の電源駆動パルスＤＳ(3)が高電位Ｖｃｃ＿Ｈに立ち上がりアクティブとなる。
Thereafter, in the period of time T15 to T17 in which the fourth sampling pulse (SP3) corresponding to the third threshold correction period (VTC3) of the first row is applied, in the second row, from the first row to one horizontal period The third sampling pulse (SP2) is applied with a delay of (1H), and in the third row, the second sampling pulse (SP1) is delayed by two horizontal periods ((1H) × 2) from the first row. Is applied.
During this pulse application, that is, at time T16, the power supply driving pulse DS (3) in the third row rises to the high potential Vcc_H and becomes active.
以上のようにしてパルス印加のタイミング設計を行うと、ある行の本動作を行っている期間に、その１〜数水平期間後に本動作を行う他の数行分の予備動作を並列に実行することから、本動作に限ってみると行単位でシームレスに、その実行がなされる。よって、最初の数水平期間以外は無駄な期間は発生しない。
表示画面は通常、数百〜千数百の行を有するため、１画面表示中における１〜数水平期間という時間は無視できるほど短い。したがって、閾値電圧補正を数回に分けても時間的な損失は実質的に生じない。
When the pulse application timing design is performed as described above, the preliminary operation for several other rows in which the main operation is performed in parallel after one to several horizontal periods is performed in parallel during the period in which the main operation is performed in a certain row. For this reason, when it is limited to this operation, it is executed seamlessly in units of lines. Therefore, no useless period occurs other than the first few horizontal periods.
Since the display screen usually has hundreds to thousands of rows, the time of one to several horizontal periods during one-screen display is so short that it can be ignored. Therefore, even if the threshold voltage correction is divided into several times, there is substantially no time loss.
つぎに、以上のパルス制御の下における、図４（Ｅ）および図４（Ｆ）に示す駆動トランジスタＭｄのソースやゲートの電位変化と、それに伴う動作を、図４（Ａ）に示す期間ごとに説明する。
なお、ここでは図５（Ａ）〜図７（Ｂ）に示す第１行の画素回路３(1,j)の予備動作説明図、図８に示すソース電位Ｖｓの時間推移のグラフ、図９（Ａ）〜図９（Ｃ）に示す第１行の画素回路３(1,j)の本動作説明図、ならびに、図２等を適宜参照する。
Next, a change in the potential of the source and gate of the driving transistor Md shown in FIGS. 4E and 4F and the accompanying operation under the above pulse control for each period shown in FIG. 4A. Explained.
Here, the preliminary operation explanatory diagram of the pixel circuit 3 (1, j) in the first row shown in FIGS. 5A to 7B, the time transition graph of the source potential Vs shown in FIG. The operation explanatory diagram of the pixel circuit 3 (1, j) in the first row shown in FIGS. 9A to 9C and FIG.
［前画面の発光期間（ＬＭ０）］
第１行の画素回路３(1,j)について、時間Ｔ０以前の１フィールドまたは１フレームだけ前の画面（以下、前画面という）についての発光期間（ＬＭ０）では、図４（Ｂ１）に示すように書込駆動パルスＷＳ(1)が“Ｌ”レベルであるため、サンプリングトランジスタＭｓがオフしている。また、図４（Ｂ２）に示すように、電源駆動パルスＤＳ(1)が高電位Ｖｃｃ＿Ｈの印加状態にある。
[Light emission period of previous screen (LM0)]
For the pixel circuit 3 (1, j) in the first row, the light emission period (LM0) for the screen one field or one frame before the time T0 (hereinafter referred to as the previous screen) is shown in FIG. 4B1. Thus, since the write drive pulse WS (1) is at the “L” level, the sampling transistor Ms is turned off. In addition, as shown in FIG. 4B2, the power supply driving pulse DS (1) is in the application state of the high potential Vcc_H.
このとき、図５（Ａ）に示すように、前画面のデータ書き込み動作によって駆動トランジスタＭｄのゲートに入力され保持されているデータ電圧Ｖin0に応じて、有機発光ダイオードＯＬＥＤが発光状態にあるとする。駆動トランジスタＭｄは飽和領域で動作するように設定されているため、有機発光ダイオードＯＬＥＤに流れる駆動電流Ｉｄ（＝Ｉｄｓ）は、保持キャパシタＣｓに保持されている駆動トランジスタＭｄのゲートソース間電圧Ｖgsに応じて、前述した図３に示す式から算出される値をとる。 At this time, as shown in FIG. 5A, it is assumed that the organic light emitting diode OLED is in a light emitting state in accordance with the data voltage Vin0 input and held in the gate of the driving transistor Md by the data writing operation of the previous screen. . Since the driving transistor Md is set to operate in the saturation region, the driving current Id (= Ids) flowing through the organic light emitting diode OLED is equal to the gate-source voltage Vgs of the driving transistor Md held in the holding capacitor Cs. Accordingly, the value calculated from the above-described equation shown in FIG. 3 is taken.
［放電期間（Ｄ−ＣＨＧ）］
図４において時間Ｔ０から、線順次走査の新しい画面表示に関する処理が開始される。
時間Ｔ０になると、水平画素ライン駆動回路４１（図２参照）が、図４（Ｂ２）に示すように、電源駆動パルスＤＳ(1)を高電位Ｖｃｃ＿Ｈから低電位Ｖｃｃ＿Ｌに切り替える。駆動トランジスタＭｄは、今までドレインとして機能していたノードの電位が低電位Ｖｃｃ＿Ｌにまで急激に落とされ、ソースとドレインの電位が逆転するため、今までドレインであったノードをソースとし、今までソースであったノードをドレインとして、当該ドレインの電位（ただし、図の表記ではソース電位Ｖｓのままとする）を引き抜くディスチャージ動作が行われる。
したがって、図５（Ｂ）に示すように、今までとは逆向きのドレイン電流Ｉｄｓが駆動トランジスタＭｄに流れる。この駆動トランジスタＭｄに逆向きの電流が流れる期間を、図４や図５（Ｂ）では「放電期間（Ｄ−ＣＨＧ）」と表記している。
[Discharge period (D-CHG)]
In FIG. 4, processing related to a new screen display of line sequential scanning is started from time T0.
At time T0, the horizontal pixel line drive circuit 41 (see FIG. 2) switches the power supply drive pulse DS (1) from the high potential Vcc_H to the low potential Vcc_L as shown in FIG. 4 (B2). In the driving transistor Md, since the potential of the node that has been functioning as the drain is suddenly dropped to the low potential Vcc_L and the potential of the source and the drain is reversed, the node that has been the drain until now is used as the source. A discharge operation is performed in which the node that was the source is the drain, and the potential of the drain (however, the source potential Vs remains in the notation in the drawing) is extracted.
Therefore, as shown in FIG. 5B, a drain current Ids in the opposite direction to that of the current flows in the driving transistor Md. A period during which a reverse current flows through the driving transistor Md is referred to as a “discharge period (D-CHG)” in FIGS. 4 and 5B.
放電期間（Ｄ−ＣＨＧ）が開始されると、図４（Ｆ）に示すように、時間Ｔ０を境に駆動トランジスタＭｄのソース電位Ｖｓ（現実の動作上はドレイン電位）が急激に放電され、ほぼ低電位Ｖｃｃ＿Ｌの近くまで低下する。
このとき、低電位Ｖｃｃ＿Ｌが有機発光ダイオードＯＬＥＤの発光閾値電圧Ｖth_oled.とカソード電位Ｖcathの和よりも小さいとき、つまり“Ｖｃｃ＿Ｌ＜Ｖth_oled.＋Ｖcath”であれば有機発光ダイオードＯＬＥＤは消光する。
なお、放電期間（Ｄ−ＣＨＧ）の終了（時間Ｔ１）の前までには、図４（Ａ）に示すように、映像信号Ｓsigの電位が、データ電位Ｖsigからデータ基準電位Ｖｏにまで下げられている。
When the discharge period (D-CHG) is started, as shown in FIG. 4F, the source potential Vs (the drain potential in actual operation) of the drive transistor Md is suddenly discharged at the time T0, as shown in FIG. The voltage drops to near the low potential Vcc_L.
At this time, when the low potential Vcc_L is smaller than the sum of the light emission threshold voltage Vth_oled. And the cathode potential Vcath of the organic light emitting diode OLED, that is, “Vcc_L <Vth_oled. + Vcath”, the organic light emitting diode OLED is extinguished.
Note that before the end of the discharge period (D-CHG) (time T1), as shown in FIG. 4A, the potential of the video signal Ssig is lowered from the data potential Vsig to the data reference potential Vo. ing.
時間Ｔ０において、図５（Ｂ）に示すように、サンプリングトランジスタＭｓがオフし、制御ノードＮＤｃがフローティング状態にある。このため、図４（Ｅ）に示すように、時間Ｔ０を境に駆動トランジスタＭｄのゲート電圧Ｖｇが低下する。 At time T0, as shown in FIG. 5B, the sampling transistor Ms is turned off and the control node NDc is in a floating state. For this reason, as shown in FIG. 4E, the gate voltage Vg of the drive transistor Md decreases at time T0.
［初期化期間（ＩＮＴ）］
次に、書き込み信号走査回路４２（図２参照）が、図４（Ｂ１）に示すように、時間Ｔ１にて書込駆動パルスＷＳ(1)を“Ｌ”レベルから“Ｈ”レベルに遷移させて１つ目のサンプリングパルス（ＳＰ０）を、サンプリングトランジスタＭｓのゲートに与える。
この時間Ｔ１にて放電期間（Ｄ−ＣＨＧ）が終了し、ここから初期化期間（ＩＮＴ）が開始する。
[Initialization period (INT)]
Next, the write signal scanning circuit 42 (see FIG. 2) causes the write drive pulse WS (1) to transition from the “L” level to the “H” level at time T1, as shown in FIG. 4 (B1). The first sampling pulse (SP0) is applied to the gate of the sampling transistor Ms.
At this time T1, the discharge period (D-CHG) ends, and from here the initialization period (INT) starts.
時間Ｔ１での、サンプリングパルス（ＳＰ０）の印加に応答して、図５（Ｃ）に示すように、サンプリングトランジスタＭｓがオンする。前述したように時間Ｔ１までには、映像信号Ｓsigの電位がデータ基準電位Ｖｏに切り替えられている。したがって、サンプリングトランジスタＭｓは、映像信号Ｓsigのデータ基準電位Ｖｏをサンプリングして、サンプリング後のデータ基準電位Ｖｏを駆動トランジスタＭｄのゲートに伝達する。
このサンプリング動作によって、図４（Ｅ）に示すように、時間Ｔ０を境に低下した駆動トランジスタＭｄのゲート電圧Ｖｇが、データ基準電位Ｖｏに収束する。
In response to the application of the sampling pulse (SP0) at time T1, the sampling transistor Ms is turned on as shown in FIG. As described above, by the time T1, the potential of the video signal Ssig is switched to the data reference potential Vo. Therefore, the sampling transistor Ms samples the data reference potential Vo of the video signal Ssig, and transmits the sampled data reference potential Vo to the gate of the drive transistor Md.
As a result of this sampling operation, as shown in FIG. 4E, the gate voltage Vg of the drive transistor Md that has decreased at the time T0 is converged to the data reference potential Vo.
図４（Ｂ１）に示すサンプリングパルス（ＳＰ０）は、時間Ｔ１から、この電位収束に十分な時間が経過した時間Ｔ２にて終了し、サンプリングトランジスタＭｓがオフする。よって、次にサンプリングトランジスタＭｓがオンする時間Ｔ５までは、駆動トランジスタＭｄのゲートが電気的なフローティング状態となる。
この時間Ｔ５でサンプリングトランジスタＭｓを再度オンさせるタイミングは、最初の１水平期間（１Ｈ）の終了とほぼ同じに制御され、かつ、時間Ｔ２〜Ｔ５の期間内に、当該１水平期間（１Ｈ）における映像信号パルス（ＰＰ）が収まるようにタイミング設計されている（図４（Ａ）と図４（Ｂ１）参照）。
The sampling pulse (SP0) shown in FIG. 4B1 ends at time T2 when a sufficient time for potential convergence has elapsed from time T1, and the sampling transistor Ms is turned off. Therefore, until the time T5 when the sampling transistor Ms is turned on next time, the gate of the drive transistor Md is in an electrically floating state.
The timing at which the sampling transistor Ms is turned on again at the time T5 is controlled to be substantially the same as the end of the first horizontal period (1H), and within the period of the time T2 to T5, the one horizontal period (1H). The timing is designed so that the video signal pulse (PP) is accommodated (see FIGS. 4A and 4B1).
このことをサンプリングパルス（ＳＰ０）から見ると、書込駆動パルスＷＳ(1)を“Ｈ”レベルにするサンプリングパルス（ＳＰ０）の持続時間（時間Ｔ１〜Ｔ２）は、１水平期間（１Ｈ）の前半部分である、映像信号Ｓsigがデータ基準電位Ｖｏをとる期間（時間Ｔ０〜Ｔ３）内となっている。
そして、時間Ｔ２でサンプリングトランジスタＭｓをオフさせた状態で、映像信号パルス（ＰＰ）による映像信号線ＤＴＬ(ｊ)の電位変動が終了する時間Ｔ４の経過を待ち、その後の時間Ｔ５で、データ基準電位Ｖｏを再度サンプリングするための２つ目のサンプリングパルス（ＳＰ１）を立ち上げる。
この制御の結果、２つ目のサンプリングパルス（ＳＰ１）を立ち上げた時間Ｔ５で、映像信号Ｓsigのデータ電位Ｖsigを誤ってサンプリングすることは回避される。
なお、時間Ｔ５における２度目のサンプリング開始時には、図４（Ｅ）に示すように、既にゲート電圧Ｖｇがデータ基準電位Ｖｏを保持している。したがって、２度目のサンプリングによってリーク電流等による微小な損失を補うことがあるにせよ、一般には、ゲート電圧Ｖｇは殆ど変動しない。
Looking at this from the sampling pulse (SP0), the duration (time T1 to T2) of the sampling pulse (SP0) for setting the write drive pulse WS (1) to the “H” level is one horizontal period (1H). The first half of the video signal Ssig is within a period (time T0 to T3) in which the data reference potential Vo is taken.
Then, in a state where the sampling transistor Ms is turned off at time T2, the time T4 when the potential fluctuation of the video signal line DTL (j) by the video signal pulse (PP) ends is waited for, and at time T5 thereafter, the data reference A second sampling pulse (SP1) for sampling the potential Vo again is started.
As a result of this control, erroneous sampling of the data potential Vsig of the video signal Ssig at the time T5 when the second sampling pulse (SP1) is raised is avoided.
Note that at the start of the second sampling at time T5, as shown in FIG. 4E, the gate voltage Vg already holds the data reference potential Vo. Therefore, in general, the gate voltage Vg hardly fluctuates even though the second sampling may compensate for a minute loss due to a leak current or the like.
時間軸上での説明を若干前に戻すと、時間Ｔ１で１つ目のサンプリングパルス（ＳＰ０）が印加されることによってサンプリングトランジスタＭｓがオンし、図４（Ｅ）に示すように、駆動トランジスタＭｄのゲート電圧Ｖｇがデータ基準電位Ｖｏに収束すると、これに連動して保持キャパシタＣｓの保持電圧が低下し、“Ｖｏ−Ｖｃｃ＿Ｌ”となる（図４（Ｆ））。これは、図５（Ｂ）のディスチャージによってソース電位Ｖｓが低電位Ｖｃｃ＿Ｌになり、低電位Ｖｃｃ＿Ｌを基準にしたゲート電圧Ｖｇで保持キャパシタＣｓの保持電圧が規定されるためである。つまり、図５（Ｃ）において、ゲート電圧Ｖｇがデータ基準電位Ｖｏに下がると、これに連動して保持キャパシタＣｓの保持電圧が下がり、当該保持電圧が“Ｖｏ−Ｖｃｃ＿Ｌ”に収束する。なお、この保持電圧“Ｖｏ−Ｖｃｃ＿Ｌ”はゲートソース間電圧Ｖgsそのものであり、ゲートソース間電圧Ｖgsが駆動トランジスタＭｄの閾値電圧Ｖthよりも大きくないと、その後に閾値補正動作を行なうことができないために、“Ｖｏ−Ｖｃｃ＿Ｌ＞Ｖth”とするように電位関係が決められている。
このようにして、駆動トランジスタＭｄのゲート電圧Ｖｇおよびソース電位Ｖｓを初期化することで、閾値補正動作の準備が完了する。
Returning the description on the time axis slightly, the sampling transistor Ms is turned on by applying the first sampling pulse (SP0) at time T1, and as shown in FIG. When the gate voltage Vg of Md converges to the data reference potential Vo, the holding voltage of the holding capacitor Cs decreases in conjunction with this, and becomes “Vo−Vcc_L” (FIG. 4F). This is because the source potential Vs becomes the low potential Vcc_L by the discharge of FIG. 5B, and the holding voltage of the holding capacitor Cs is defined by the gate voltage Vg based on the low potential Vcc_L. That is, in FIG. 5C, when the gate voltage Vg drops to the data reference potential Vo, the holding voltage of the holding capacitor Cs decreases in conjunction with this, and the holding voltage converges to “Vo−Vcc_L”. This holding voltage “Vo−Vcc_L” is the gate-source voltage Vgs itself. If the gate-source voltage Vgs is not larger than the threshold voltage Vth of the drive transistor Md, the threshold correction operation cannot be performed thereafter. Further, the potential relationship is determined so as to satisfy “Vo−Vcc_L> Vth”.
In this way, by preparing the gate voltage Vg and the source potential Vs of the drive transistor Md, preparation for the threshold correction operation is completed.
［第１閾値補正期間（ＶＴＣ１）］
時間Ｔ５でサンプリングトランジスタＭｓが２度目のＶｏサンプリングを開始した後、図４（Ｂ２）に示すように、時間Ｔ６で電源駆動パルスＤＳ(1)が低電位Ｖｃｃ＿Ｌから高電位Ｖｃｃ＿Ｈに立ち上がると、当該初期化期間（ＩＮＴ）が終了し、第１閾値補正期間（ＶＴＣ１）が開始する。
[First threshold correction period (VTC1)]
After the sampling transistor Ms starts Vo sampling for the second time at time T5, as shown in FIG. 4B2, when the power supply driving pulse DS (1) rises from the low potential Vcc_L to the high potential Vcc_H at time T6, The initialization period (INT) ends, and the first threshold value correction period (VTC1) starts.
第１閾値補正期間（ＶＴＣ１）の開始時（時間Ｔ６）の直前において、オン状態のサンプリングトランジスタＭｓがデータ基準電位Ｖｏをサンプリング中であるため、駆動トランジスタＭｄのゲート電圧Ｖｇは、一定のデータ基準電位Ｖｏで電気的に固定された状態にある。
この状態で時間Ｔ６にて、水平画素ライン駆動回路４１（図２参照）が、図４（Ｂ２）に示すように、電源駆動パルスＤＳ(1)を低電位Ｖｃｃ＿Ｌから高電位Ｖｃｃ＿Ｈに立ち上げる。水平画素ライン駆動回路４１は、時間Ｔ６以降は、次のフレーム（あるいはフィールド）の処理開始まで、駆動トランジスタＭｄへの電源供給線の電位を高電位Ｖｃｃ＿Ｈに保持しておく。
Immediately before the start (time T6) of the first threshold correction period (VTC1), since the sampling transistor Ms in the on state is sampling the data reference potential Vo, the gate voltage Vg of the drive transistor Md is a constant data reference. It is in an electrically fixed state at the potential Vo.
In this state, at time T6, the horizontal pixel line drive circuit 41 (see FIG. 2) raises the power supply drive pulse DS (1) from the low potential Vcc_L to the high potential Vcc_H as shown in FIG. 4 (B2). The horizontal pixel
電源駆動パルスＤＳ(1)の立ち上げによって駆動トランジスタＭｄのソースとドレイン間に“Ｖｃｃ＿Ｈ−Ｖｃｃ＿Ｌ”の電源電圧ＶＤＤが印加される。そのため、駆動トランジスタＭｄに電源からドレイン電流Ｉｄｓが流れるようになる。
ドレイン電流Ｉｄｓによって駆動トランジスタＭｄのソースが充電され、図４（Ｆ）に示すようにソース電位Ｖｓが上昇するため、それまで“Ｖｏ−Ｖｃｃ＿Ｌ”という値をとっていた駆動トランジスタＭｄのゲートソース間電圧Ｖgs（保持キャパシタＣｓの保持電圧）は、徐々に小さくなっていく（図４（Ｅ）および図４（Ｆ））。
The power supply voltage VDD of “Vcc_H−Vcc_L” is applied between the source and drain of the drive transistor Md by the rise of the power supply drive pulse DS (1). Therefore, the drain current Ids flows from the power supply to the driving transistor Md.
The source of the driving transistor Md is charged by the drain current Ids, and the source potential Vs rises as shown in FIG. 4F. Therefore, between the gate and source of the driving transistor Md that has previously taken the value “Vo−Vcc_L”. The voltage Vgs (holding voltage of the holding capacitor Cs) gradually decreases (FIGS. 4E and 4F).
このときのドレイン電流Ｉｄｓによる駆動トランジスタＭｄのソース充電速度は余り大きくない。その理由を、図６（Ａ）を参照しつつ述べる。
図６（Ａ）に示すように、駆動トランジスタＭｄのゲート電圧Ｖｇに印加されているゲートバイアス電圧がデータ基準電位Ｖｏで規定され、当該バイアス電圧が余り大きくないため、駆動トランジスタＭｄは浅いオン状態、すなわち駆動能力が余り大きくない状態でオンする（第１の理由）。
また、ドレイン電流Ｉｄｓは保持キャパシタＣｓに流れ込むが、有機発光ダイオードＯＬＥＤの容量Ｃoled.の充電にもドレイン電流Ｉｄｓが消費されるため、ソース電位Ｖｓが上がりにくい（第２の理由）。
さらに、サンプリングパルス（ＳＰ１）を、次に映像信号Ｓsigがデータ電位Ｖsigに遷移する時間Ｔ８より前の時間Ｔ７で終了させる必要があるため（図４（Ｂ１）参照）、ソース電位Ｖｓの充電時間が不十分である（第３の理由）。
At this time, the source charging speed of the driving transistor Md by the drain current Ids is not so large. The reason will be described with reference to FIG.
As shown in FIG. 6A, since the gate bias voltage applied to the gate voltage Vg of the driving transistor Md is defined by the data reference potential Vo and the bias voltage is not so large, the driving transistor Md is in a shallow ON state. That is, it is turned on in a state where the driving capability is not so large (first reason).
Further, the drain current Ids flows into the holding capacitor Cs. However, since the drain current Ids is also consumed for charging the capacitance Coled. Of the organic light emitting diode OLED, the source potential Vs is hardly increased (second reason).
Furthermore, since the sampling pulse (SP1) needs to be terminated at time T7 before time T8 when the video signal Ssig next transitions to the data potential Vsig (see FIG. 4B1), the charging time of the source potential Vs is required. Is insufficient (third reason).
仮に、図４（Ｂ１）に示す２つ目のサンプリングパルス（ＳＰ１）が時間Ｔ７を越えて十分長くまで持続可能であるとすると、駆動トランジスタＭｄのソース電位Ｖｓ（有機発光ダイオードＯＬＥＤのアノード電位）は、図８に示すように、時間Ｔ６を起点として時間とともに上昇し、“Ｖｏ−Ｖth”で収束する（図８の破線により示す曲線ＣＶ）。つまり、ゲートソース間電圧Ｖgs（保持キャパシタＣｓの保持電圧）が丁度、駆動トランジスタＭｄの閾値電圧Ｖthとなったところでソース電位Ｖｓの上昇がほぼ終了するはずである。 If the second sampling pulse (SP1) shown in FIG. 4 (B1) can be sustained for a sufficiently long time exceeding the time T7, the source potential Vs of the driving transistor Md (the anode potential of the organic light emitting diode OLED). As shown in FIG. 8, it rises with time starting from time T6 and converges at “Vo−Vth” (curve CV indicated by the broken line in FIG. 8). That is, when the gate-source voltage Vgs (holding voltage of the holding capacitor Cs) has just reached the threshold voltage Vth of the driving transistor Md, the increase of the source potential Vs should almost end.
［第１待機期間（ＷＡＴ１）］
しかしながら、現実には、その収束点に達する前に時間Ｔ７が来るため、サンプリングパルス（ＳＰ１）の持続時間が終了し、これによって、第１閾値補正期間（ＶＴＣ１）が終了し、第１待機期間（ＷＡＴ１）が開始する。
具体的には、駆動トランジスタＭｄのゲートソース間電圧ＶgsがＶｘ１（＞Ｖth）になったとき、つまり、図８に示すように、駆動トランジスタＭｄのソース電位Ｖｓが低電位Ｖｃｃ＿Ｌから“Ｖｏ−Ｖｘ１”に上昇した時点（時間Ｔ７）で、第１閾値補正期間（ＶＴＣ１）が終了する。このとき（時間Ｔ７）では、電圧値Ｖｘ１が保持キャパシタＣｓに保持される。
[First waiting period (WAT1)]
However, in reality, since the time T7 comes before the convergence point is reached, the duration of the sampling pulse (SP1) ends, whereby the first threshold correction period (VTC1) ends and the first waiting period (WAT1) starts.
Specifically, when the gate-source voltage Vgs of the drive transistor Md becomes Vx1 (> Vth), that is, as shown in FIG. 8, the source potential Vs of the drive transistor Md is changed from the low potential Vcc_L to “Vo−Vx1”. The first threshold value correction period (VTC1) ends at the time point when it rises to "" (time T7). At this time (time T7), the voltage value Vx1 is held in the holding capacitor Cs.
第１閾値補正期間（ＶＴＣ１）が終了すると、サンプリングトランジスタＭｓがオフするため、駆動トランジスタＭｄのゲートがデータ基準電位Ｖｏで電気的に固定された状態から、電気的なフローティング状態に推移する。
したがって、時間Ｔ７以後は、ソース電位Ｖｓが上昇すると、それに伴って、ソースに容量結合したフローティング状態のゲートの電位（Ｖｇ）も上昇する（図４（Ｅ）と図４（Ｆ））。その結果、本例では、第１待機期間（ＷＡＴ１）の終了時点（時間Ｔ１０）において、ソース電位Ｖｓが収束目標の“Ｖｏ−Ｖth”よりも大きくなる（図８参照）一方で、図４（Ｅ）および（Ｆ）に示すようにゲートソース間電圧Ｖgsは縮まらない。
When the first threshold value correction period (VTC1) ends, the sampling transistor Ms is turned off, so that the state in which the gate of the drive transistor Md is electrically fixed at the data reference potential Vo changes to an electrically floating state.
Therefore, after the time T7, when the source potential Vs increases, the potential (Vg) of the floating gate capacitively coupled to the source also increases (FIGS. 4E and 4F). As a result, in this example, at the end point (time T10) of the first waiting period (WAT1), the source potential Vs becomes larger than the convergence target “Vo−Vth” (see FIG. 8), while FIG. As shown in E) and (F), the gate-source voltage Vgs does not shrink.
第１待機期間（ＷＡＴ１）は、先に説明した初期化期間（ＩＮＴ）と同様、映像信号パルス（ＰＰ）の通過を待つ必要があり、その意味で“待機期間”と称している。しかし、時間Ｔ７〜Ｔ１０といった比較的長い待機期間は、ゲート電圧Ｖｇの上昇を許してしまい、また、上記のようにゲートソース間電圧Ｖgsの閾値電圧Ｖthへの収束が進まない。
図４（Ｅ）では、第１待機期間（ＷＡＴ１）中におけるゲート電圧Ｖｇの上昇分を“Ｖａ１”で表している。なお、結合容量（保持キャパシタＣｓ）を介した、このゲート電圧Ｖｇの上昇をブートストラップ動作により引き起こす原因となるソース電位Ｖｓの上昇分も“Ｖａ１”で同じとすると、ソース電位Ｖｓは第１待機期間（ＷＡＴ１）の終了時点（時間Ｔ１０）で“Ｖｏ−Ｖｘ１＋Ｖａ１”となる（図６（Ｂ）参照）。
このため、ゲート電位を、初期化レベルであるデータ基準電位Ｖｏに戻すとともに閾値電圧補正を再度行う必要がある。
The first standby period (WAT1) needs to wait for the passage of the video signal pulse (PP) as in the case of the initialization period (INT) described above, and is referred to as a “standby period” in that sense. However, a relatively long standby period such as time T7 to T10 allows the gate voltage Vg to rise, and the convergence of the gate-source voltage Vgs to the threshold voltage Vth does not proceed as described above.
In FIG. 4E, the increase in the gate voltage Vg during the first standby period (WAT1) is represented by “Va1”. If the increase in the source potential Vs that causes the increase in the gate voltage Vg through the coupling capacitor (holding capacitor Cs) by the bootstrap operation is also the same as “Va1”, the source potential Vs is the first standby. It becomes “Vo−Vx1 + Va1” at the end point (time T10) of the period (WAT1) (see FIG. 6B).
Therefore, it is necessary to return the gate potential to the data reference potential Vo, which is the initialization level, and perform threshold voltage correction again.
［第２閾値補正期間（ＶＴＣ２）］
そこで本実施形態の動作例では、次の１水平期間（１Ｈ）（時間Ｔ１０〜Ｔ１５）において、前の１水平期間（１Ｈ）（時間Ｔ５〜Ｔ１０）で行った第１閾値補正期間（ＶＴＣ１）と第１待機期間（ＷＡＴ１）と同様な処理、即ち、第２閾値補正期間（ＶＴＣ２）と第２待機期間（ＷＡＴ２）を実行する。
ただし、第１閾値補正期間（ＶＴＣ１）が開始された時間Ｔ５においてはゲートソース間電圧Ｖgs（保持キャパシタＣｓの保持電圧）が“Ｖｏ−Ｖｃｃ＿Ｌ”と比較的大きい値であったのに対し、第２閾値補正期間（ＶＴＣ２）が開始される時間Ｔ１０において当該保持電圧が、より小さい“Ｖｘ１”に縮まっている。
[Second threshold correction period (VTC2)]
Therefore, in the operation example of the present embodiment, in the next one horizontal period (1H) (time T10 to T15), the first threshold correction period (VTC1) performed in the previous one horizontal period (1H) (time T5 to T10). And a process similar to the first standby period (WAT1), that is, the second threshold correction period (VTC2) and the second standby period (WAT2).
However, at the time T5 when the first threshold value correction period (VTC1) is started, the gate-source voltage Vgs (holding voltage of the holding capacitor Cs) was relatively large as “Vo−Vcc_L”, whereas At time T10 when the two-threshold correction period (VTC2) is started, the holding voltage is reduced to a smaller “Vx1”.
図４（Ｂ１）に示すように時間Ｔ１０でサンプリングパルス（ＳＰ２）が立ち上がり、サンプリングトランジスタＭｓがオンすると、駆動トランジスタＭｄのゲート電圧Ｖｇ（＝“Ｖｏ＋Ｖａ１”）がより低い電位（データ基準電位Ｖｏ）の映像信号線ＤＴＬ(ｊ)に接続される。このため、その差分（Ｖａ１）に相当する電流が駆動トランジスタＭｄのゲートから映像信号線ＤＴＬ(ｊ)に流れ、図６（Ｃ）に示すようにゲート電圧Ｖｇがデータ基準電位Ｖｏにまで強制的に下げられる。
この駆動トランジスタＭｄのゲートにおける電位（Ｖａ１）の変動は、保持キャパシタＣｓ、および、駆動トランジスタＭｄのゲートソース間寄生容量Ｃgsを介して駆動トランジスタＭｄのソースに入力され、ソース電位Ｖｓがプルダウンされる。
このときのソース電位Ｖｓのプルダウン量は、容量結合比ｇを用いて“ｇ*Ｖａ１”と表される。ここで容量結合比ｇは、上記ゲートソース間寄生容量Ｃgs、保持キャパシタＣｓと同一符号のその容量値（Ｃｓ）、有機発光ダイオードＯＬＥＤの容量Ｃoled.を用いて、ｇ＝(Ｃgs＋Ｃs)／(Ｃgs＋Ｃs＋Ｃoled.)と表される。よって、ソース電位Ｖｓは、直前の“Ｖｏ−Ｖｘ１＋Ｖａ１”から“ｇ*Ｖａ１”だけ低下し、“Ｖｏ−Ｖｘ１＋(１−ｇ)Ｖａ１”となる。
容量結合比ｇは定義式から明らかなように１より小さい値をとるため、ソース電位Ｖｓの変化量“ｇ*Ｖａ１”は、ゲート電圧Ｖｇの変化量（Ｖａ１）より小さい。
As shown in FIG. 4B1, when the sampling pulse (SP2) rises at time T10 and the sampling transistor Ms is turned on, the gate voltage Vg (= “Vo + Va1”) of the driving transistor Md is lower (data reference potential Vo). Video signal line DTL (j). Therefore, a current corresponding to the difference (Va1) flows from the gate of the drive transistor Md to the video signal line DTL (j), and the gate voltage Vg is forced to the data reference potential Vo as shown in FIG. Is lowered.
The fluctuation of the potential (Va1) at the gate of the driving transistor Md is input to the source of the driving transistor Md via the holding capacitor Cs and the gate-source parasitic capacitance Cgs of the driving transistor Md, and the source potential Vs is pulled down. .
The pull-down amount of the source potential Vs at this time is expressed as “g * Va1” using the capacitive coupling ratio g. Here, the capacitance coupling ratio g is expressed as follows: g = (Cgs + Cs) / (Cgs + Cs + Coled) using the gate-source parasitic capacitance Cgs, the capacitance value (Cs) having the same sign as the holding capacitor Cs, and the capacitance Coled. Of the organic light emitting diode OLED. .) Therefore, the source potential Vs decreases by “g * Va1” from “Vo−Vx1 + Va1” immediately before and becomes “Vo−Vx1 + (1−g) Va1”.
Since the capacitive coupling ratio g takes a value smaller than 1 as is apparent from the definition formula, the change amount “g * Va1” of the source potential Vs is smaller than the change amount (Va1) of the gate voltage Vg.
ここで、駆動トランジスタのゲートソース間電圧Ｖgs（＝“Ｖｘ１−(１−ｇ)Ｖａ１”）が駆動トランジスタＭｄの閾値電圧Ｖthよりも大きければ、図６（Ｃ）のように、ドレイン電流Ｉｄｓが流れる。ドレイン電流Ｉｄｓは、駆動トランジスタＭｄのソース電位Ｖｓが“Ｖｏ−Ｖth”となって駆動トランジスタＭｄがカットオフするまで流れようとする。しかし、本実施形態の動作例では、図４（Ｅ）および図４（Ｆ）に示すように、ゲートソース間電圧Ｖgsが“Ｖｘ２”（但しＶｘ２は、Ｖｘ１＞Ｖｘ２＞Ｖthを満たす大きさを有する）となった時間Ｔ１２でサンプリングパルス（ＳＰ２）が終了するため、サンプリングトランジスタＭｓがオフする。時間Ｔ１２における、保持キャパシタＣｓの保持電圧は“Ｖｘ２”である。 If the gate-source voltage Vgs (= “Vx1− (1−g) Va1”) of the drive transistor is larger than the threshold voltage Vth of the drive transistor Md, the drain current Ids is as shown in FIG. Flowing. The drain current Ids tends to flow until the source potential Vs of the drive transistor Md becomes “Vo−Vth” and the drive transistor Md is cut off. However, in the operation example of this embodiment, as shown in FIGS. 4E and 4F, the gate-source voltage Vgs is “Vx2” (however, Vx2 has a size satisfying Vx1> Vx2> Vth). Since the sampling pulse (SP2) ends at the time T12 when the sampling transistor Ms has, the sampling transistor Ms is turned off. The holding voltage of the holding capacitor Cs at time T12 is “Vx2”.
［第２待機期間（ＷＡＴ２）］
時間Ｔ１２から第２待機期間（ＷＡＴ２）が開始する。
第２待機期間（ＷＡＴ２）では、前回の第１待機期間（ＷＡＴ１）と同様に、サンプリングトランジスタＭｓがオフしてゲート電圧Ｖｇが電気的にフローティング状態となるため、ソース電位Ｖｓの上昇に応じてゲート電圧Ｖｇも上昇する（図７（Ａ）参照）。
しかし、ゲート電圧Ｖｇの電位上昇効果（ブートストラップ効果）は、その開始時点のゲートソース間電圧Ｖgsが制御目標“Ｖth”に近いため余り大きくなく、図４（Ｅ）および図４（Ｆ）の時間Ｔ１２〜Ｔ１５に見られるように、ソース電位Ｖｓおよびゲート電圧Ｖｇの電位上昇幅は僅かである。
[Second waiting period (WAT2)]
The second waiting period (WAT2) starts from time T12.
In the second standby period (WAT2), as in the previous first standby period (WAT1), the sampling transistor Ms is turned off and the gate voltage Vg is in an electrically floating state. Therefore, in response to the increase in the source potential Vs. The gate voltage Vg also increases (see FIG. 7A).
However, the potential increase effect (bootstrap effect) of the gate voltage Vg is not so large because the gate-source voltage Vgs at the start time is close to the control target “Vth”, which is shown in FIG. 4 (E) and FIG. 4 (F). As can be seen from time T12 to T15, the potential increases of the source potential Vs and the gate voltage Vg are slight.
より詳細には、図７（Ａ）の第２待機期間（ＷＡＴ２）において、ドレイン電流Ｉｄｓが流れることによるソース電位Ｖｓの上昇分を“Ｖａ２”とすると、待機期間終了時（図４の時間Ｔ１５）におけるソース電位Ｖｓは“Ｖｏ−Ｖｘ２＋Ｖａ２”となる。このソース電位が“Ｖａ２”だけ上昇することは、ゲートソース間寄生容量Ｃgsおよび保持キャパシタＣｓを介して、フローティング状態のゲートに伝達され、その結果、ゲート電圧Ｖｇもほぼ同じ電位“Ｖａ２”だけ上昇する。ただし、ゲート電圧Ｖｇの電位上昇分“Ｖａ２”は、図４（Ｅ）に示すように、第１待機期間（ＷＡＴ１）における電位上昇分“Ｖａ１”より遥かに小さいものである。 More specifically, in the second standby period (WAT2) in FIG. 7A, if the increase in the source potential Vs due to the drain current Ids flowing is “Va2”, the standby period ends (time T15 in FIG. 4). ) Becomes “Vo−Vx2 + Va2”. The increase in the source potential by “Va2” is transmitted to the floating gate via the gate-source parasitic capacitance Cgs and the holding capacitor Cs, and as a result, the gate voltage Vg also increases by substantially the same potential “Va2”. To do. However, the potential increase “Va2” of the gate voltage Vg is much smaller than the potential increase “Va1” in the first standby period (WAT1), as shown in FIG.
［第３閾値補正（ＶＴＣ３）］
時間Ｔ１５から「本動作」に入り、第３閾値補正（ＶＴＣ３）が開始する。
第３閾値補正（ＶＴＣ３）（時間Ｔ１５〜Ｔ１７）では、第２閾値補正期間（ＶＴＣ２）と同様な処理を実行する。
ただし、第２閾値補正期間（ＶＴＣ２）が開始された時間Ｔ１０においてはゲートソース間電圧Ｖgs（保持キャパシタＣｓの保持電圧）が“Ｖｘ１”と比較的大きい値であったのに対し、第３閾値補正期間（ＶＴＣ３）が開始される時間Ｔ１５においては、さらに小さい“Ｖｘ２”に縮まっている。
動作の基本は［第２閾値補正期間（ＶＴＣ２）］の繰り返しになるので割愛する。［第２閾値補正期間（ＶＴＣ２）］の説明は、“Ｖａ１”を“Ｖａ２”に、“Ｖｘ１”を“Ｖｘ２”に置き換えることによって、当該第３閾値補正（ＶＴＣ３）に適用できる。このことは図６（Ｃ）と図７（Ｂ）との対比でも明らかである。
[Third threshold correction (VTC3)]
The “main operation” is entered from time T15, and the third threshold value correction (VTC3) starts.
In the third threshold correction (VTC3) (time T15 to T17), processing similar to that in the second threshold correction period (VTC2) is executed.
However, at the time T10 when the second threshold correction period (VTC2) is started, the gate-source voltage Vgs (the holding voltage of the holding capacitor Cs) was relatively large as “Vx1”, whereas the third threshold value At time T15 when the correction period (VTC3) is started, the time period is further reduced to “Vx2”.
Since the basic operation is the repetition of [second threshold correction period (VTC2)], it is omitted. The description of [second threshold correction period (VTC2)] can be applied to the third threshold correction (VTC3) by replacing “Va1” with “Va2” and “Vx1” with “Vx2”. This is also apparent from the comparison between FIG. 6C and FIG.
ただし、第２閾値補正期間（ＶＴＣ２）と異なるのは、第３閾値補正（ＶＴＣ３）が終了する時間Ｔ１７までには、図４（Ｅ）および図４（Ｆ）に示すように、駆動トランジスタＭｄのゲートソース間電圧Ｖgs（保持キャパシタＣｓの保持電圧）が、閾値電圧Ｖthと等しくなることである。このため、駆動トランジスタＭｄは、ゲートソース間電圧Ｖgsが閾値電圧Ｖthと等しくなったところでカットオフし、それ以後、ドレイン電流Ｉｄｓが流れなくなる。このときの駆動トランジスタＭｄのソース電位Ｖｓは“Ｖｏ−Ｖth”である。 However, the difference from the second threshold correction period (VTC2) is that, as shown in FIGS. 4E and 4F, by time T17 when the third threshold correction (VTC3) ends, the drive transistor Md The gate-source voltage Vgs (holding voltage of the holding capacitor Cs) is equal to the threshold voltage Vth. Therefore, the drive transistor Md is cut off when the gate-source voltage Vgs becomes equal to the threshold voltage Vth, and thereafter, the drain current Ids does not flow. At this time, the source potential Vs of the driving transistor Md is “Vo−Vth”.
以上のように待機期間を間に挟んだ複数回（本例では３回）に亘る閾値電圧補正によって、保持キャパシタＣｓの保持電圧は、これが一定となる待機期間を間に挟んでステップ状に収束し、最終的には閾値電圧Ｖthとなる。
ここで仮に、駆動トランジスタのゲートソース間電圧が“Ｖin”だけ大きくなったとすると、ゲートソース間電圧は“Ｖin＋Ｖth”となる。また、閾値電圧Ｖthが大きい駆動トランジスタと、これが小さい駆動トランジスタを考える。
前者の閾値電圧Ｖthが大きい駆動トランジスタは、閾値電圧Ｖthが大きい分だけゲートソース間電圧が大きく、逆に閾値電圧Ｖthが小さい駆動トランジスタは、閾値電圧Ｖthが小さいためゲートソース間電圧が小さくなる。よって、閾値電圧Ｖthに関していえば、閾値電圧補正動作により、そのバラツキをキャンセルして、同じデータ電圧Ｖinなら同じドレイン電流Ｉｄｓを駆動トランジスタに流すことができる。
As described above, the threshold voltage correction is performed a plurality of times (three times in this example) with the standby period interposed therebetween, so that the holding voltage of the storage capacitor Cs converges in a stepped manner with the standby period being constant. The threshold voltage Vth is finally obtained.
If the gate-source voltage of the driving transistor is increased by “Vin”, the gate-source voltage is “Vin + Vth”. Further, a driving transistor having a large threshold voltage Vth and a driving transistor having a small threshold voltage Vth are considered.
The former driving transistor having a larger threshold voltage Vth has a larger gate-source voltage by the amount of the larger threshold voltage Vth, and conversely, the driving transistor having a smaller threshold voltage Vth has a smaller threshold voltage Vth, resulting in a smaller gate-source voltage. Therefore, regarding the threshold voltage Vth, the variation can be canceled by the threshold voltage correction operation, and the same drain current Ids can be caused to flow to the drive transistor at the same data voltage Vin.
なお、３回に亘る閾値補正期間、すなわち、第１閾値補正期間（ＶＴＣ１）、第２閾値補正期間（ＶＴＣ２）および第３閾値補正（ＶＴＣ３）においては、ドレイン電流Ｉｄｓが専ら保持キャパシタＣｓの一方電極側、有機発光ダイオードＯＬＥＤの容量Ｃoled.の一方電極側に流入することにのみ消費され、有機発光ダイオードＯＬＥＤがオンしないようにする必要がある。有機発光ダイオードＯＬＥＤのアノード電圧を“Ｖoled.”、その閾値電圧を“Ｖth_oled.”、そのカソード電位を“Ｖcath”と表記すると、有機発光ダイオードＯＬＥＤをオフ状態に維持する条件は、“Ｖoled.≦Ｖcath＋Ｖth_oled.”が常に成り立つことである。
ここで有機発光ダイオードＯＬＥＤのカソード電位Ｖcathを基準電圧ＶＳＳ（例えば接地電圧ＧＮＤ）で一定とした場合、発光閾値電圧Ｖth_oled.が非常に大きいときは、この式を常に成立させることも可能である。しかし、発光閾値電圧Ｖth_oled.は有機発光ダイオードＯＬＥＤの作製条件で決まり、また、低電圧で効率的な発光のためには発光閾値電圧Ｖth_oled.を余り大きくできない。よって、望ましくは、３度の閾値補正期間、および、次に述べる移動度補正期間が終了するまでは、カソード電位Ｖcathを低電位Ｖｃｃ＿Ｌより小さく設定することによって、有機発光ダイオードＯＬＥＤを逆バイアスさせておくとよい。
Note that in the threshold correction period of three times, that is, in the first threshold correction period (VTC1), the second threshold correction period (VTC2), and the third threshold correction (VTC3), the drain current Ids is exclusively one of the holding capacitors Cs. It is consumed only to flow into the electrode side, one electrode side of the capacitance Coled. Of the organic light emitting diode OLED, and it is necessary to prevent the organic light emitting diode OLED from being turned on. When the anode voltage of the organic light emitting diode OLED is expressed as “Voled.”, Its threshold voltage is expressed as “Vth_oled.”, And its cathode potential is expressed as “Vcath”, the condition for maintaining the organic light emitting diode OLED in the off state is “Voled. ≦ “Vcath + Vth_oled.” Always holds.
Here, when the cathode potential Vcath of the organic light emitting diode OLED is constant at the reference voltage VSS (for example, the ground voltage GND), this equation can always be established when the light emission threshold voltage Vth_oled. Is very large. However, the light emission threshold voltage Vth_oled. Is determined by the manufacturing conditions of the organic light emitting diode OLED, and the light emission threshold voltage Vth_oled. Cannot be increased too much for efficient light emission at a low voltage. Therefore, preferably, the organic light emitting diode OLED is reverse-biased by setting the cathode potential Vcath smaller than the low potential Vcc_L until the threshold correction period of 3 degrees and the mobility correction period described below are completed. It is good to leave.
［第３待機期間（ＷＡＴ３）］
以上は閾値電圧補正についての説明であるが、本動作例では、続いて“書き込み＆移動度補正”のための待機期間（第３待機期間（ＷＡＴ３））が開始する。第３待機期間（ＷＡＴ３）は、今までの閾値電圧補正のための第１待機期間（ＷＡＴ１）および第２待機期間（ＷＡＴ２）とは異なり、単に、その後に行う“書込み＆移動度補正”時に、映像信号Ｓsigの電位変化の不安定な箇所を誤ってサンプリングしないように待機する短い待機期間である。
[Third waiting period (WAT3)]
The above is the description of the threshold voltage correction, but in this operation example, the standby period (third standby period (WAT3)) for “writing & mobility correction” starts. The third standby period (WAT3) is different from the first standby period (WAT1) and the second standby period (WAT2) for the threshold voltage correction so far, and is simply performed at the subsequent “writing & mobility correction”. This is a short waiting period for waiting so that a portion where the potential change of the video signal Ssig is unstable is not erroneously sampled.
図４（Ｂ１）に示すように、時間Ｔ１７でサンプリングパルス（ＳＰ３）が“Ｈ”レベルから“Ｌ”レベルに遷移すると、ここから第３待機期間（ＷＡＴ３）が開始する。
第３待機期間（ＷＡＴ３）では、その途中の時間Ｔ１８で、図４（Ａ）に示すように、当該画素回路３(1、j)で表示すべきデータ電位Ｖsigをもつ映像信号パルス（ＰＰｘ）が、映像信号Ｓsigとして映像信号線ＤＴＬ(ｊ)に供給される（図９（Ａ）参照）。映像信号Ｓsigにおいて、データ電位Ｖsigとデータ基準電位Ｖｏの差分が、当該画素回路で表示すべき階調値に対応するデータ電圧Ｖinに相当する。つまり、データ電位Ｖsigは“Ｖｏ＋Ｖin”に等しい。
時間Ｔ１８で行われた電位変化から時間が経って、映像信号Ｓsigがデータ電位Ｖsigで安定した時間Ｔ１９で、当該第３待機期間（ＷＡＴ３）が終了する。
As shown in FIG. 4 (B1), when the sampling pulse (SP3) transitions from the “H” level to the “L” level at time T17, the third waiting period (WAT3) starts from here.
In the third standby period (WAT3), as shown in FIG. 4 (A), a video signal pulse (PPx) having a data potential Vsig to be displayed in the pixel circuit 3 (1, j) at a time T18 in the middle. Is supplied to the video signal line DTL (j) as the video signal Ssig (see FIG. 9A). In the video signal Ssig, the difference between the data potential Vsig and the data reference potential Vo corresponds to the data voltage Vin corresponding to the gradation value to be displayed by the pixel circuit. That is, the data potential Vsig is equal to “Vo + Vin”.
The third standby period (WAT3) ends at time T19 when the video signal Ssig has stabilized at the data potential Vsig after a time has elapsed since the potential change performed at time T18.
［書込み＆移動度補正期間（Ｗ＆μ）］
時間Ｔ１９から、書込み＆移動度補正期間（Ｗ＆μ）が開始する。
図４（Ｂ１）に示すように、本動作時の映像信号パルス（ＰＰｘ）を印加中の時間Ｔ１９で、書き込みパルス（ＷＰ）がサンプリングトランジスタＭｓのゲートに供給される。すると、図９（Ｂ）に示すように、サンプリングトランジスタＭｓがオンし、映像信号線ＤＴＬ(ｊ)のデータ電位Ｖsig（＝Ｖｏ＋Ｖin）のうち、ゲート電圧Ｖｇ（＝Ｖｏ）との差分、すなわち、データ電圧Ｖinが、駆動トランジスタＭｄのゲートに入力される。この結果、ゲート電圧Ｖｇが“Ｖｏ＋Ｖin”となる。
ゲート電圧Ｖｇがデータ電圧Ｖinだけ上昇すると、これに連動してソース電位Ｖｓも上昇する。このとき、データ電圧Ｖinがそのままソース電位Ｖｓに伝達される訳ではなく、前述した容量結合比ｇに応じた比率の変化分、すなわち、“ｇ*Ｖin”だけソース電位Ｖｓが上昇する。よって、変化後のソース電位Ｖｓは、“Ｖｏ−Ｖth＋ｇ*Ｖin”となる。その結果、駆動トランジスタＭｄのゲートソース間電圧Ｖgsは、“(１−ｇ)Ｖin＋Ｖth”となる。
[Writing & mobility correction period (W & μ)]
From time T19, the writing & mobility correction period (W & μ) starts.
As shown in FIG. 4 (B1), the write pulse (WP) is supplied to the gate of the sampling transistor Ms at time T19 during application of the video signal pulse (PPx) in this operation. Then, as shown in FIG. 9B, the sampling transistor Ms is turned on, and the difference between the data potential Vsig (= Vo + Vin) of the video signal line DTL (j) and the gate voltage Vg (= Vo), that is, The data voltage Vin is input to the gate of the drive transistor Md. As a result, the gate voltage Vg becomes “Vo + Vin”.
When the gate voltage Vg increases by the data voltage Vin, the source potential Vs also increases in conjunction with this. At this time, the data voltage Vin is not transmitted to the source potential Vs as it is, but the source potential Vs rises by the change in the ratio according to the above-described capacitive coupling ratio g, that is, “g * Vin”. Therefore, the source potential Vs after the change is “Vo−Vth + g * Vin”. As a result, the gate-source voltage Vgs of the drive transistor Md becomes “(1−g) Vin + Vth”.
ここで、移動度μによるバラツキについて説明する。
今までの３度の閾値電圧補正で、実は、ドレイン電流Ｉｄｓを流すたびに移動度μによる誤差が含まれていたものの、閾値電圧Ｖthのバラツキが大きいため移動度μによる誤差成分を厳密に議論しなかった。このとき容量結合比ｇを用いずに、単に結果だけを示す電圧を新たに“Ｖａ１”や“Ｖａ２”により表記して説明したのは、移動度のバラツキを説明することによる煩雑さを回避するためである。
一方、既に説明したことであるが、厳密に閾値電圧補正が行われた後は、そのとき保持キャパシタＣｓに閾値電圧Ｖthが保持されているため、その後、駆動トランジスタＭｄをオンさせると、閾値電圧Ｖthの大小によってドレイン電流Ｉｄｓが変動しない。そのため、この閾値電圧補正後の駆動トランジスタＭｄの導通で、仮に、当該導通時の駆動電流Ｉｄによって保持キャパシタＣｓの保持電圧（ゲートソース間電圧Ｖgs）の値に変動が生じたとすると、その変動量ΔＶ（正または負の極性をとることが可能）は、駆動トランジスタＭｄの移動度μのバラツキ、より厳密には、半導体材料の物性パラメータである純粋な意味での移動度のほかに、トランジスタの構造上あるいは製造プロセス上で電流駆動力に影響を与える要因の総合的なバラツキを反映したものとなる。
Here, the variation due to the mobility μ will be described.
Although the error due to the mobility μ is included every time the drain current Ids is flowed by the three threshold voltage corrections so far, the error component due to the mobility μ is strictly discussed because the variation of the threshold voltage Vth is large. I didn't. At this time, the voltage indicating only the result is newly described as “Va1” or “Va2” without using the capacitive coupling ratio g, and the complexity due to explaining the variation in mobility is avoided. Because.
On the other hand, as already described, after the threshold voltage correction is strictly performed, the threshold voltage Vth is held in the holding capacitor Cs at that time. The drain current Ids does not vary depending on the magnitude of Vth. For this reason, if the drive transistor Md after the threshold voltage correction is conducted, if the value of the holding voltage (gate-source voltage Vgs) of the holding capacitor Cs varies due to the drive current Id during the conduction, the amount of fluctuation ΔV (which can be positive or negative) is a variation of the mobility μ of the driving transistor Md, more precisely, in addition to the mobility in a pure sense, which is a physical property parameter of the semiconductor material, This reflects the overall variation in factors that affect the current driving force in the structure or manufacturing process.
以上のことを踏まえた上で説明を戻すと、図９（Ｂ）において、サンプリングトランジスタＭｓがオンしてゲート電圧Ｖｇにデータ電圧Ｖinが加わったときに、駆動トランジスタＭｄは、そのデータ電圧Ｖin（階調値）に応じた大きさのドレイン電流Ｉｄｓをソースドレイン間に流そうとする。このときドレイン電流Ｉｄｓが移動度μに応じてばらつき、その結果、ソース電位Ｖｓは、“Ｖｏ−Ｖth＋ｇ*Ｖin”に上記移動度μによる変動量ΔＶを加えた“Ｖｏ−Ｖth＋ｇ*Ｖin＋ΔＶ”となる。 Returning to the explanation based on the above, in FIG. 9B, when the sampling transistor Ms is turned on and the data voltage Vin is added to the gate voltage Vg, the driving transistor Md has the data voltage Vin ( A drain current Ids having a magnitude corresponding to (gradation value) is attempted to flow between the source and drain. At this time, the drain current Ids varies depending on the mobility μ, and as a result, the source potential Vs becomes “Vo−Vth + g * Vin + ΔV” obtained by adding the variation ΔV due to the mobility μ to “Vo−Vth + g * Vin”. .
このとき有機発光ダイオードＯＬＥＤを発光させないためには、“Ｖｓ（＝Ｖｏ−Ｖth＋ｇ*Ｖin＋ΔＶ）＜Ｖth_oled.＋Ｖcath”が満たされるように、データ電圧Ｖinや容量結合比ｇ等に応じたカソード電位Ｖcathを予め設定するとよい。
この設定を予め行っていると、有機発光ダイオードＯＬＥＤは逆バイアスされ、ハイインピーダンス状態にあるため発光することはなく、また、ダイオード特性ではなく単純な容量特性を示すようになる。
このとき上記条件式が満たされている限り、ソース電位Ｖｓが、有機発光ダイオードＯＬＥＤの発光閾値電圧Ｖth_oled.とカソード電位Ｖcathとの和を越えないため、ドレイン電流Ｉｄｓ（駆動電流Ｉｄ）は保持キャパシタＣｓの容量値Ｃｓと、有機発光ダイオードＯＬＥＤの逆バイアス時等価容量値Ｃoled.と、駆動トランジスタＭｄのゲートソース間に存在する寄生容量（Ｃgsと表記）とを加算した容量“Ｃ＝Ｃｓ＋Ｃoled.＋Ｃgs”を充電するために用いられる。これにより、駆動トランジスタＭｄのソース電位Ｖｓは上昇していく。このとき、駆動トランジスタＭｄの閾値補正動作は完了しているため、駆動トランジスタＭｄが流すドレイン電流Ｉｄｓは移動度μを反映したものとなる。
At this time, in order not to cause the organic light emitting diode OLED to emit light, the cathode potential Vcath corresponding to the data voltage Vin, the capacitive coupling ratio g, or the like is satisfied so that “Vs (= Vo−Vth + g * Vin + ΔV) <Vth_oled. + Vcath” is satisfied. It may be set in advance.
If this setting is performed in advance, the organic light emitting diode OLED is reverse-biased and does not emit light because it is in a high impedance state, and exhibits simple capacitance characteristics rather than diode characteristics.
At this time, as long as the above conditional expression is satisfied, the source potential Vs does not exceed the sum of the emission threshold voltage Vth_oled. Of the organic light emitting diode OLED and the cathode potential Vcath, so that the drain current Ids (drive current Id) is A capacitance “C = Cs + Coled. + Cgs” obtained by adding the capacitance value Cs of Cs, the equivalent capacitance value Coled. At the time of reverse bias of the organic light emitting diode OLED, and the parasitic capacitance (denoted as Cgs) existing between the gate and source of the driving transistor Md. Used to charge. As a result, the source potential Vs of the drive transistor Md increases. At this time, since the threshold correction operation of the drive transistor Md is completed, the drain current Ids that the drive transistor Md flows reflects the mobility μ.
図４（Ｅ）および図４（Ｆ）で“(１−ｇ)Ｖin＋Ｖth−ΔＶ”の式により示しているように、保持キャパシタＣｓに保持されるゲートソース間電圧Ｖgsにおいては、ソース電位Ｖｓに加わる変動量ΔＶが閾値補正後のゲートソース間電圧Ｖgs（＝(１−ｇ)Ｖin＋Ｖth）から差し引かれることになるため、負帰還がかかるように当該変動量ΔＶが保持キャパシタＣｓに保持される。よって、以下、変動量ΔＶを「負帰還量」ともいう。
この負帰還量ΔＶは、有機発光ダイオードＯＬＥＤに逆バイアスをかけた状態では、“Ｃoled.＞＞Ｃｓ＋Ｃgs”が成り立つので、ΔＶ＝ｔ*Ｉｄs／(Ｃoled.＋Ｃｓ＋Ｃgs)という概算式で表すことができる。この概算式から、変動量ΔＶは、ドレイン電流Ｉｄｓの変動に比例して変化するパラメータであることが分かる。
上記負帰還量ΔＶの概算式から、ソース電位Ｖｓに付加される負帰還量ΔＶは、ドレイン電流Ｉｄsの大きさ（この大きさは、データ電圧Ｖinの大きさ、即ち階調値と正の相関関係にある）と、ドレイン電流Ｉｄｓが流れる時間、すなわち、図４（Ｂ１）に示す、移動度補正に要する時間Ｔ１９から時間Ｔ２０までの時間（ｔ）に依存している。つまり、階調値が大きいほど、また、時間（ｔ）を長くとるほど、負帰還量ΔＶが大きくなる。
したがって、移動度補正の時間（ｔ）は必ずしも一定である必要はなく、逆にドレイン電流Ｉｄｓ（階調値）に応じて調整することが好ましい場合がある。たとえば、白表示に近くドレイン電流Ｉｄｓが大きい場合、移動度補正の時間（ｔ）は短めにし、逆に、黒表示に近くなりドレイン電流Ｉｄｓが小さくなると、移動度補正の時間（ｔ）を長めに設定するとよい。この階調値に応じた移動度補正時間の自動調整は、その機能を図２に示す書き込み信号走査回路４２等に予め設けることにより実現可能である。
As shown by the expression “(1−g) Vin + Vth−ΔV” in FIGS. 4E and 4F, the gate-source voltage Vgs held in the holding capacitor Cs is set to the source potential Vs. Since the added fluctuation amount ΔV is subtracted from the gate-source voltage Vgs (= (1−g) Vin + Vth) after the threshold correction, the fluctuation amount ΔV is held in the holding capacitor Cs so that negative feedback is applied. Therefore, hereinafter, the fluctuation amount ΔV is also referred to as “negative feedback amount”.
This negative feedback amount ΔV can be expressed by an approximate expression of ΔV = t * Ids / (Coled. + Cs + Cgs) because “Coled. >> Cs + Cgs” holds in a state where the organic light emitting diode OLED is reverse-biased. . From this approximate expression, it can be seen that the fluctuation amount ΔV is a parameter that changes in proportion to the fluctuation of the drain current Ids.
From the approximate expression of the negative feedback amount ΔV, the negative feedback amount ΔV added to the source potential Vs is the magnitude of the drain current Ids (this magnitude is positively correlated with the magnitude of the data voltage Vin, that is, the gradation value). The drain current Ids flows, that is, the time (t) from time T19 to time T20 required for mobility correction shown in FIG. 4B1. That is, the larger the gradation value and the longer the time (t), the larger the negative feedback amount ΔV.
Therefore, the mobility correction time (t) is not necessarily constant, and on the contrary, it may be preferable to adjust it according to the drain current Ids (gradation value). For example, when the drain current Ids is close to white display and the drain current Ids is large, the mobility correction time (t) is shortened. Conversely, when the drain current Ids is close to black display and becomes small, the mobility correction time (t) is lengthened. It is good to set to. This automatic adjustment of the mobility correction time according to the gradation value can be realized by providing the function in advance in the write
［発光期間（ＬＭ１）］
時間Ｔ２０で書込み＆移動度補正期間（Ｗ＆μ）が終了すると、発光期間（ＬＭ１）が開始する。
時間Ｔ２０で書き込みパルス（ＷＰ）が終了するためサンプリングトランジスタＭｓがオフし、駆動トランジスタＭｄのゲートが電気的にフローティング状態となる。
[Light emission period (LM1)]
When the writing & mobility correction period (W & μ) ends at time T20, the light emission period (LM1) starts.
Since the write pulse (WP) ends at time T20, the sampling transistor Ms is turned off, and the gate of the drive transistor Md is in an electrically floating state.
ところで、発光期間（ＬＭ１）より前の書込み＆移動度補正期間（Ｗ＆μ）においては、駆動トランジスタＭｄはデータ電圧Ｖinに応じたドレイン電流Ｉｄｓを流そうとするが、実際に流せるとは限らない。その理由は、有機発光ダイオードＯＬＥＤに流れる電流値（Ｉｄ）が駆動トランジスタＭｄに流れる電流値（Ｉｄｓ)に比べて非常に小さいなら、サンプリングトランジスタＭｓがオンしているため、駆動トランジスタＭｄのゲート電圧Ｖｇが“Ｖｏ＋Ｖin”に固定され、そこから閾値電圧Ｖth分下がった電位（“Ｖｏ＋Ｖin−Ｖth”）にソース電位Ｖｓが収束しようとするからである。よって、移動度補正の時間（ｔ）を幾ら長くしてもソース電位Ｖｓは上記収束点を超える電位にはなれない。移動度補正は、その収束までの速さの違いで移動度μの違いをモニタし、補正するものである。このため、最大輝度の白表示のデータ電圧Ｖinが入力された場合でも、上記収束になる前に移動度補正の時間（ｔ）の終点が決められる。 By the way, in the writing & mobility correction period (W & μ) before the light emission period (LM1), the drive transistor Md tries to flow the drain current Ids according to the data voltage Vin, but it does not always flow. The reason is that if the current value (Id) flowing through the organic light emitting diode OLED is very small as compared with the current value (Ids) flowing through the drive transistor Md, the sampling transistor Ms is turned on, and therefore the gate voltage of the drive transistor Md This is because Vg is fixed at “Vo + Vin” and the source potential Vs tends to converge to a potential (“Vo + Vin−Vth”) that is lowered by the threshold voltage Vth therefrom. Therefore, no matter how long the mobility correction time (t) is increased, the source potential Vs cannot be a potential exceeding the convergence point. In the mobility correction, the difference in mobility μ is monitored and corrected based on the difference in speed until convergence. For this reason, even when the white display data voltage Vin with the maximum luminance is input, the end point of the mobility correction time (t) is determined before the convergence.
発光期間（ＬＭ１）が開始して駆動トランジスタＭｄのゲートがフローティングとなると、そのソース電位Ｖｓは、さらに上昇可能となる。よって、駆動トランジスタＭｄは、入力されたデータ電圧Ｖinに応じた駆動電流Ｉｄを流すように動作する。
その結果、ソース電位Ｖｓ（有機発光ダイオードＯＬＥＤのアノード電位）が上昇し、やがて、有機発光ダイオードＯＬＥＤの逆バイアス状態が解消され、図９（Ｃ）に示すように、ドレイン電流Ｉｄｓが駆動電流Ｉｄとして有機発光ダイオードＯＬＥＤに流れ始めるため、有機発光ダイオードＯＬＥＤが実際に発光を開始する。発光が開始して暫くすると、駆動トランジスタＭｄは、入力されたデータ電圧Ｖinに応じたドレイン電流Ｉｄｓで飽和し、ドレイン電流Ｉｄｓ（＝Ｉｄ）が一定となると、有機発光ダイオードＯＬＥＤがデータ電圧Ｖinに応じた輝度の発光状態となる。
When the light emission period (LM1) starts and the gate of the drive transistor Md becomes floating, the source potential Vs can be further increased. Therefore, the drive transistor Md operates so as to flow the drive current Id corresponding to the input data voltage Vin.
As a result, the source potential Vs (the anode potential of the organic light emitting diode OLED) rises, and eventually the reverse bias state of the organic light emitting diode OLED is canceled, and as shown in FIG. 9C, the drain current Ids becomes the driving current Id. As a result, the organic light emitting diode OLED actually starts to emit light. After a while from the start of light emission, the drive transistor Md is saturated with the drain current Ids corresponding to the input data voltage Vin, and when the drain current Ids (= Id) becomes constant, the organic light emitting diode OLED becomes the data voltage Vin. The light emission state with the corresponding brightness is obtained.
発光期間（ＬＭ１）の開始から輝度が一定となるまでの間に生じる有機発光ダイオードＯＬＥＤのアノード電位の上昇は、駆動トランジスタＭｄのソース電位Ｖｓの上昇に他ならず、これを、有機発光ダイオードＯＬＥＤのアノード電圧Ｖoled.の上昇量という意味で“ΔＶoled.”とする。駆動トランジスタＭｄのソース電位Ｖｓは、“Ｖｏ−Ｖth＋ｇ*Ｖin＋ΔＶ＋ΔＶoled.”となる（図４（Ｆ）参照）。
一方、ゲート電圧Ｖｇは、図４（Ｅ）に示すように、フローティング状態であるためソース電位Ｖｓに連動して、その上昇量ΔＶoled.と同じだけ上昇し、ドレイン電流Ｉｄｓの飽和に伴ってソース電位Ｖｓが飽和すると、ゲート電圧Ｖｇも飽和する。
その結果、ゲートソース間電圧Ｖgs（保持キャパシタＣｓの保持電圧）について、移動度補正時の値（“(１−ｇ)Ｖin＋Ｖth−ΔＶ”）が、発光期間（ＬＭ１）中も維持される。
The increase in the anode potential of the organic light emitting diode OLED that occurs from the start of the light emission period (LM1) until the luminance becomes constant is nothing but the increase in the source potential Vs of the drive transistor Md. “ΔVoled.” In the sense of an increase amount of the anode voltage Voled. The source potential Vs of the drive transistor Md is “Vo−Vth + g * Vin + ΔV + ΔVoled.” (See FIG. 4F).
On the other hand, as shown in FIG. 4E, since the gate voltage Vg is in a floating state, the gate voltage Vg rises by the same amount as the increase amount ΔVoled. When the potential Vs is saturated, the gate voltage Vg is also saturated.
As a result, for the gate-source voltage Vgs (holding voltage of the holding capacitor Cs), the mobility correction value (“(1−g) Vin + Vth−ΔV”) is maintained even during the light emission period (LM1).
発光期間（ＬＭ１）においては、駆動トランジスタＭｄが定電流源として動作することから、有機発光ダイオードＯＬＥＤのＩ−Ｖ特性が経時変化し、これに伴って駆動トランジスタＭｄのソース電位Ｖｓが変化することがある。
しかしながら、有機発光ダイオードＯＬＥＤのＩ−Ｖ特性が経時変化の有無に関係なく、保持キャパシタＣｓの保持電圧が“(１−ｇ)Ｖin＋Ｖth−ΔＶ”に保たれる。そして、保持キャパシタＣｓの保持電圧は、駆動トランジスタＭｄの閾値電圧Ｖthを補正する成分（＋Ｖth）と、移動度μによる変動を補正する成分（−ΔＶ）とを含むことから、閾値電圧Ｖthや移動度μが、異なる画素間でばらついても駆動トランジスタＭｄのドレイン電流Ｉｄｓ、つまり、有機発光ダイオードＯＬＥＤの駆動電流Ｉｄが一定に保たれる。
In the light emission period (LM1), since the drive transistor Md operates as a constant current source, the IV characteristic of the organic light emitting diode OLED changes with time, and the source potential Vs of the drive transistor Md changes accordingly. There is.
However, the holding voltage of the holding capacitor Cs is maintained at “(1−g) Vin + Vth−ΔV” regardless of whether the IV characteristic of the organic light emitting diode OLED changes with time. Since the holding voltage of the holding capacitor Cs includes a component (+ Vth) for correcting the threshold voltage Vth of the driving transistor Md and a component (−ΔV) for correcting the variation due to the mobility μ, the threshold voltage Vth and the movement Even if the degree μ varies between different pixels, the drain current Ids of the drive transistor Md, that is, the drive current Id of the organic light emitting diode OLED is kept constant.
具体的には、駆動トランジスタＭｄは、閾値電圧Ｖthが大きいほど、上記保持電圧の閾値電圧補正成分（＋Ｖth）によってソース電位Ｖｓを下げて、ドレイン電流Ｉｄｓ（駆動電流Ｉｄ）をより流すようにソースドレイン間電圧を大きくする。このため閾値電圧Ｖthの変動があってもドレイン電流Ｉｄｓは一定となる。
また、駆動トランジスタＭｄは、移動度μが小さくて上記変動量ΔＶが小さい場合は、保持キャパシタＣｓの保持電圧の移動度補正成分（−ΔＶ）によって当該保持電圧の低下量も小さくなるため、相対的に、大きなソースドレイン間電圧が確保され、その結果、ドレイン電流Ｉｄｓ（駆動電流Ｉｄ）をより流すように動作する。このため移動度μの変動があってもドレイン電流Ｉｄｓは一定となる。
Specifically, as the threshold voltage Vth increases, the drive transistor Md decreases the source potential Vs by the threshold voltage correction component (+ Vth) of the holding voltage so that the drain current Ids (drive current Id) flows more. Increase drain-to-drain voltage. Therefore, the drain current Ids is constant even if the threshold voltage Vth varies.
In addition, when the mobility μ is small and the fluctuation amount ΔV is small, the driving transistor Md has a relatively small decrease amount of the holding voltage due to the mobility correction component (−ΔV) of the holding voltage of the holding capacitor Cs. Therefore, a large source-drain voltage is ensured, and as a result, the drain current Ids (driving current Id) flows more. Therefore, the drain current Ids is constant even when the mobility μ varies.
以上より、画素間で駆動トランジスタＭｄの閾値電圧Ｖthや移動度μがばらついても、さらに、駆動トランジスタＭｄの特性が経時変化しても、データ電圧Ｖinが同じである限り、有機発光ダイオードＯＬＥＤの発光輝度も一定に保たれる。 From the above, even if the threshold voltage Vth and mobility μ of the drive transistor Md vary between pixels, and even if the characteristics of the drive transistor Md change over time, the organic light emitting diode OLED can be used as long as the data voltage Vin remains the same. The light emission brightness is also kept constant.
＜補助キャパシタ＞
以上の発光制御の書込み＆移動度補正期間（Ｗ＆μ）において、図４（Ｅ）および図４（Ｆ）に示すように、駆動トランジスタＭｄのゲート電圧Ｖｇに書き込まれたデータ電圧Ｖinがそのまま保持キャパシタＣｓの保持電圧に追加されるのではなく、データ電圧Ｖinから(ｇ*Ｖin)だけ下がったデータ電圧“(１−ｇ)Ｖin”が保持キャパシタＣｓの保持電圧に追加される。このため容量結合比ｇに相当する書き込みゲインのロスが発生し、これが表示画面で所望の明るさが得られない原因となる。
容量結合比ｇは“ｇ＝(Ｃgs＋Ｃs)／(Ｃgs＋Ｃs＋Ｃoled.)”と表されるが、その分母が大きいほうが書き込みゲインのロスも小さくなり好ましい。そこで、特開２００７−１０２０４６号公報（特許文献１）では、有機発光ダイオードＯＬＥＤと並列に補助キャパシタＣsubを接続した画素回路構成を提案している。十分大きな補助キャパシタＣsubを付加すると容量結合比ｇは、“ｇ＝(Ｃgs＋Ｃs)／(Ｃgs＋Ｃs＋Ｃoled.＋Ｃsub)”となってゼロに近づき、その分、書き込みゲインが向上する。
<Auxiliary capacitor>
In the write & mobility correction period (W & μ) of the light emission control described above, as shown in FIGS. 4E and 4F, the data voltage Vin written to the gate voltage Vg of the drive transistor Md remains as it is as the holding capacitor. Instead of being added to the holding voltage of Cs, the data voltage “(1-g) Vin” that is lower than the data voltage Vin by (g * Vin) is added to the holding voltage of the holding capacitor Cs. For this reason, a loss of write gain corresponding to the capacitive coupling ratio g occurs, and this causes a desired brightness not to be obtained on the display screen.
The capacitive coupling ratio g is expressed as “g = (Cgs + Cs) / (Cgs + Cs + Coled.)”. A larger denominator is preferable because a loss of write gain is reduced. Therefore, Japanese Patent Laid-Open No. 2007-102046 (Patent Document 1) proposes a pixel circuit configuration in which an auxiliary capacitor Csub is connected in parallel to the organic light emitting diode OLED. When a sufficiently large auxiliary capacitor Csub is added, the capacitive coupling ratio g becomes “g = (Cgs + Cs) / (Cgs + Cs + Coled. + Csub)” and approaches zero, and the write gain is improved accordingly.
ところで、移動度補正で駆動トランジスタＭｄのソースにおける容量を大きくすると、ソース電位Ｖｓの充電がゆっくりとなる。駆動トランジスタＭｄの駆動能力は高く設定されているため、所定の時間（ｔ）内にソース電位Ｖｓの充電が早すぎる場合がある。この充電が早すぎると時間（ｔ）内にソース電位Ｖｓの上昇カーブが飽和してしまい、移動度補正の精度が低下する。この所定時間内の飽和を防止して移動度補正精度を高くする意味でも、補助キャパシタＣsubの追加は望ましい。 By the way, when the capacitance at the source of the driving transistor Md is increased by mobility correction, the source potential Vs is slowly charged. Since the drive capability of the drive transistor Md is set high, the source potential Vs may be charged too early within a predetermined time (t). If this charging is too early, the rising curve of the source potential Vs is saturated within time (t), and the accuracy of mobility correction is reduced. The addition of the auxiliary capacitor Csub is also desirable in terms of preventing the saturation within the predetermined time and increasing the mobility correction accuracy.
特許文献１では、補助キャパシタＣsubを、駆動トランジスタＭｄのソースとカソード電位Ｖcathの供給線との間に接続している。通常、カソード電位Ｖcathは有機発光ダイオードＯＬＥＤを逆バイアスする程度に低い負電位に設定されるが、補助キャパシタＣsubの一方電極をカソード電位Ｖcathで固定するよりも、電源走査線ＤＳＬ(ｉ)の高電位Ｖｃｃ＿Ｈで固定する方が、補助キャパシタＣsubの実使用時の容量値（電荷蓄積能力）を高くできるため好ましい。しかし、同じ画素回路内の電源走査線ＤＳＬ(ｉ)に補助キャパシタＣsubを接続すると、閾値電圧補正に支障をきたすため、本願発明者は、特願平２００６−２０９３２７号の画素回路構成（以下、単に先願という）を提案している。
In
図１０に、先願の画素回路を、列方向に隣接する２つの画素において示す。
図１０に図解する画素回路３(2,j)は、図２に示す画素回路３(i,j)と比較すると、補助キャパシタＣsubが追加されていることが異なる。補助キャパシタＣsubは、画素回路３(2,j)における駆動トランジスタＭｄのソース（以下、ソースノードＮＤｓとも言う）と、隣接する１行前の画素回路３(1,j)の電源走査線ＤＳＬ(１)との間に接続されている。このことは１行前の画素回路３(1,j)においても同様である。なお、有機発光ダイオードＯＬＥＤの容量Ｃoled.は逆バイアス時のダイオード等価容量であるため回路素子でないが、便器上、当該回路に記載している。
FIG. 10 shows the pixel circuit of the prior application in two pixels adjacent in the column direction.
The pixel circuit 3 (2, j) illustrated in FIG. 10 is different from the pixel circuit 3 (i, j) illustrated in FIG. 2 in that an auxiliary capacitor Csub is added. The auxiliary capacitor Csub is connected to the source of the driving transistor Md in the pixel circuit 3 (2, j) (hereinafter also referred to as a source node NDs) and the power supply scanning line DSL ( 1). The same applies to the pixel circuit 3 (1, j) one row before. Note that the capacitance Coled. Of the organic light emitting diode OLED is not a circuit element because it is a diode equivalent capacitance at the time of reverse bias, but is described in the circuit on the toilet.
図１１（Ａ）に、２つの画素回路における配線の配置図を示す。図１１（Ｂ）は、図１０から２つの画素回路を転記した対応図である。
画素回路３(2,j)において、書込走査線ＷＳＬ(２)が、画素回路３(1,j)寄り位置を行方向に配置されている。書込走査線ＷＳＬ(２)は、ＴＦＴのゲートメタル（ＧＭ）、例えばモリブデンＭｏ等の高融点金属と同じ材料から形成されている。ゲートメタル（ＧＭ）の上層にはＴＦＴ層などが配置された後に層間絶縁膜によって平坦化され、層間絶縁膜の上にアルミニウム（ＡＬ）から配線が形成される。
アルミニウム（ＡＬ）によって電源走査線ＤＳＬ(２)が形成されている。電源走査線ＤＳＬ(２)は、書込走査線ＷＳＬ(２)と反対側の画素辺に沿って形成されている。
FIG. 11A shows a layout of wirings in two pixel circuits. FIG. 11B is a correspondence diagram in which two pixel circuits are transferred from FIG.
In the pixel circuit 3 (2, j), the write scanning line WSL (2) is arranged in the row direction at a position closer to the pixel circuit 3 (1, j). The write scan line WSL (2) is made of the same material as the gate metal (GM) of the TFT, for example, a refractory metal such as molybdenum Mo. A TFT layer or the like is disposed on the gate metal (GM) and then planarized by an interlayer insulating film, and wiring is formed from aluminum (AL) on the interlayer insulating film.
A power supply scanning line DSL (2) is formed of aluminum (AL). The power supply scanning line DSL (2) is formed along the pixel side opposite to the writing scanning line WSL (2).
以上の構成は、画素回路３(1,j)でも同様であり、従って、画素回路３(1,j)の書込走査線ＷＳＬ(1)と、画素回路３(2,j)の電源走査線ＤＳＬ(１)とが、画素境界を挟んで近接して設けられている。
画素回路３(2,j)内の補助キャパシタＣsubが、書込走査線ＷＳＬ(２)と交差して画素回路３(1,j)内の電源走査線ＤＳＬ(１)に接続されている。画素回路３(1,j)内の補助キャパシタＣsubは、同様にして、不図示の更に１行前の画素回路の電源走査線に接続される。
The above configuration is the same in the pixel circuit 3 (1, j). Therefore, the write scanning line WSL (1) of the pixel circuit 3 (1, j) and the power supply scanning of the pixel circuit 3 (2, j). A line DSL (1) is provided close to the pixel boundary.
The auxiliary capacitor Csub in the pixel circuit 3 (2, j) intersects with the write scanning line WSL (2) and is connected to the power supply scanning line DSL (1) in the pixel circuit 3 (1, j). Similarly, the auxiliary capacitor Csub in the pixel circuit 3 (1, j) is connected to the power supply scanning line of the pixel circuit one row before (not shown).
画素回路３(1,j)と３(2,j)に共通な列方向の映像信号線ＤＴＬ(ｊ)は、主としてアルミニウム（ＡＬ）で、一部がゲートメタル（ＧＭ）により形成されている。より詳細には、電源走査線ＤＳＬ(１)やＤＳＬ(２)と交差する部分の映像信号線がゲートメタル（ＧＭ）から形成され、その部分が下方ブリッジ構造となっている。 The video signal line DTL (j) in the column direction common to the pixel circuits 3 (1, j) and 3 (2, j) is mainly made of aluminum (AL) and partly formed of gate metal (GM). . More specifically, a video signal line at a portion intersecting with the power supply scanning line DSL (1) or DSL (2) is formed from a gate metal (GM), and this portion has a lower bridge structure.
＜横クロストーク＞
以上の画素回路構成を例として、横クロストークと呼ばれる画質低下現象を説明する。
図１２は、横クロストークの発生原因を説明するための図である。図１２において、（Ａ１）〜（Ａ４）に走査線やノードの電位の波形図、（Ｂ）に図１１（Ｂ）と同様な対応回路図、（Ｃ）に横クロストークの模式図を、それぞれ示す。
<Horizontal crosstalk>
Taking the above pixel circuit configuration as an example, an image quality degradation phenomenon called lateral crosstalk will be described.
FIG. 12 is a diagram for explaining the cause of occurrence of lateral crosstalk. 12, (A1) to (A4) are waveform diagrams of scanning line and node potentials, (B) is a corresponding circuit diagram similar to FIG. 11 (B), and (C) is a schematic diagram of lateral crosstalk. Each is shown.
図１２（Ｃ）において、画素アレイ２に表示パターンを重ねて示している。
例えば図１２（Ｃ）に示すように、全ての画素が白表示を行う表示ラインＬ１と、その次の行であり、白表示を行う画素に、ある程度の割合で黒表示を行う画素が混ざった表示ラインＬ２とを想定する。図１２（Ｃ）に示す例では、表示ラインＬ２の両側、それぞれ１／３程度を占める部分の画素が白表示、その間の部分が黒表示となっている。
ここで図１２（Ｂ）に示す画素回路３(1,j)が表示ラインＬ１に属し、画素回路３(2,j)が表示ラインＬ２に属すると仮定する。
In FIG. 12C, a display pattern is superimposed on the
For example, as shown in FIG. 12C, the display line L1 in which all the pixels display white and the next line, the pixels that perform white display are mixed with the pixels that perform white display in a certain ratio. Assume a display line L2. In the example shown in FIG. 12C, the pixels that occupy about 1/3 on both sides of the display line L2 are displayed in white, and the portion in between is displayed in black.
Here, it is assumed that the pixel circuit 3 (1, j) shown in FIG. 12B belongs to the display line L1, and the pixel circuit 3 (2, j) belongs to the display line L2.
図１２（Ａ１）〜図１２（Ａ４）は、時間符号“Ｔ１９,Ｔ２０”が図４と対応し、書込み＆移動度補正期間（Ｗ＆μ）の発光制御を示している。
表示ラインＬ１の表示制御では、時間Ｔ１９にて書込走査線ＷＳＬ(1)の電位が“Ｌ”レベルから“Ｈ”レベルに遷移すると（図１２（Ａ２））、画素回路３(1,j)のサンプリングトランジスタＭｓがオンし、データ電圧Ｖinが制御ノードＮＤｃに入力され（図１２（Ａ３））、駆動トランジスタＭｄが、データ電圧Ｖinに応じたドレイン電流Ｉｄｓを流す。このため、図１２（Ａ４）に示すように、画素回路３(1,j)のソースノードＮＤｓの電位が上昇する。
In FIGS. 12A1 to 12A4, the time code “T19, T20” corresponds to FIG. 4 and shows light emission control in the writing & mobility correction period (W & μ).
In the display control of the display line L1, when the potential of the write scanning line WSL (1) transitions from the “L” level to the “H” level at time T19 (FIG. 12A2), the pixel circuit 3 (1, j ) Is turned on, the data voltage Vin is input to the control node NDc (FIG. 12 (A3)), and the drive transistor Md passes the drain current Ids corresponding to the data voltage Vin. For this reason, as shown in FIG. 12A4, the potential of the source node NDs of the pixel circuit 3 (1, j) rises.
図１１（Ａ）に示すように、書込走査線ＷＳＬ(２)と電源走査線ＤＳＬ(１)が近接配置され、その間に寄生容量Ｃｐが存在する。このことは、図１２（Ｂ）に示すように、書込走査線ＷＳＬ(1)と電源走査線ＤＳＬ(０)においても同様である。
よって、図１２（Ａ２）のように書込走査線ＷＳＬ(1)の電位が“Ｈ”レベルに遷移すると、寄生容量Ｃｐを介して（Ｐａｓｓ１を通って）、図１２（Ａ１）に示すように比較的大きな電位変動が電源走査線ＤＳＬ(０)に発生する。この電位変動は暫くすると収束して消滅する。
As shown in FIG. 11A, the write scan line WSL (2) and the power supply scan line DSL (1) are arranged close to each other, and a parasitic capacitance Cp exists between them. The same applies to the write scanning line WSL (1) and the power supply scanning line DSL (0) as shown in FIG.
Therefore, when the potential of the write scanning line WSL (1) transitions to the “H” level as shown in FIG. 12A2, the parasitic capacitance Cp is passed (through Pass1) as shown in FIG. 12A1. A relatively large potential fluctuation occurs in the power supply scanning line DSL (0). This potential fluctuation converges and disappears after a while.
ところが、電源走査線ＤＳＬ(０)は補助キャパシタＣsubを介して、隣接する画素回路３(1,j)のソースノードＮＤｓと結合しているため、上記電位変動がＰａｓｓ２を通ってソースノードＮＤｓに伝達される。
従って、図１２（Ａ４）に示すように、画素回路３(1,j)のソース電位Ｖｓは、オーバーシュートを持った立ち上がり波形となる。
その後、図４と同様に表示ラインＬ１が実際に発光して、白ラインが画面に表示される。
However, since the power supply scanning line DSL (0) is coupled to the source node NDs of the adjacent pixel circuit 3 (1, j) via the auxiliary capacitor Csub, the potential fluctuation passes through the Pass2 to the source node NDs. Communicated.
Accordingly, as shown in FIG. 12A4, the source potential Vs of the pixel circuit 3 (1, j) has a rising waveform with overshoot.
Thereafter, the display line L1 actually emits light as in FIG. 4, and the white line is displayed on the screen.
つぎに、表示ラインＬ１の発光途中（時間Ｔ１９から1水平期間（１Ｈ）後）に、同様な書込み＆移動度補正が次の表示ラインＬ２に対して行われる。
電源走査線に電位変化が寄生容量Ｃｐを介して生じ、これが補助キャパシタＣsubを介してソースノードＮＤｓに伝達されることは、上述した画素回路３(1,j)でも、表示ラインＬ２に属する画素回路３(2,j)でも変わらない。そして、同様な制御によってデータの書き込みと移動度補正が行われ、発光可能な状態となる。
Next, in the middle of light emission of the display line L1 (after one horizontal period (1H) from time T19), the same writing & mobility correction is performed on the next display line L2.
A change in potential in the power supply scanning line occurs via the parasitic capacitance Cp, and this is transmitted to the source node NDs via the auxiliary capacitor Csub. The pixel circuit 3 (1, j) described above also has pixels belonging to the display line L2. The circuit 3 (2, j) does not change. Then, data writing and mobility correction are performed by the same control, and light emission is possible.
先に説明した全画素が白表示の表示ラインＬ１に属する画素回路３(1,j)の場合、図１２（Ａ１）に示す電位変動（ノイズ）が発生すると同時に、図１２（Ａ３）に示すようにゲート電圧Ｖｇの電位が、白に対応した高い電位のデータ電位Ｖsigに遷移し、このことは表示ラインＬ１内の全ての画素で同様である。
よって、表示ラインＬ１内の全ての画素において、サンプリングトランジスタＭｓのドレインとゲート間の電位差が比較的小さく、サンプリングトランジスタＭｓのドレインとゲート間の容量（寄生容量）が相対的に小さい。また、表示ラインＬ１内の全ての画素において、サンプリングトランジスタＭｓのソース電位が急激に上昇するため、ソースとゲート間の容量（寄生容量）も相対的に小さい。ゲートから見たドレイン側とソース側の容量が小さいことは、チャネル容量の増加に比べて、ゲート容量の低減に大きく寄与し、その結果、ノイズが発生している時間帯の書込走査線ＷＳＬ(1)の負荷容量は、その寄生容量が低下する分だけ小さくなり、図１２（Ａ２）に示すように、書込走査線ＷＳＬ(1)の立ち上がりは比較的スムーズである。
In the case of the pixel circuit 3 (1, j) in which all the pixels described above belong to the white display line L1, the potential fluctuation (noise) shown in FIG. 12 (A1) is generated and at the same time shown in FIG. 12 (A3). As described above, the potential of the gate voltage Vg transits to the high data potential Vsig corresponding to white, and this is the same for all the pixels in the display line L1.
Therefore, in all the pixels in the display line L1, the potential difference between the drain and gate of the sampling transistor Ms is relatively small, and the capacitance (parasitic capacitance) between the drain and gate of the sampling transistor Ms is relatively small. In all the pixels in the display line L1, the source potential of the sampling transistor Ms rises rapidly, so that the capacitance between the source and the gate (parasitic capacitance) is relatively small. The small capacitance on the drain side and the source side viewed from the gate greatly contributes to the reduction of the gate capacitance as compared with the increase of the channel capacitance, and as a result, the write scanning line WSL in the time zone in which noise is generated. The load capacitance of (1) is reduced by the reduction of the parasitic capacitance, and the rising of the write scanning line WSL (1) is relatively smooth as shown in FIG.
これに対し、一部の画素が黒表示する表示ラインＬ２の場合、事情が異なってくる。
より詳細には、黒表示の画素では時間Ｔ１９を過ぎてもデータ基準電位Ｖｏに近い電位までにしか映像信号線ＤＴＬ(ｊ)の電位が変化しない。そのため、表示ラインＬ２では、サンプリングトランジスタＭｓのゲートとドレイン間の平均的な電位差が表示ラインＬ１の場合より大きくなり、その結果、ゲートとドレイン間の平均的な寄生容量も相対的に大きい。また、表示ラインＬ２内の黒表示の画素では、ゲート電圧Ｖｇが、図１２（Ａ３）に示すデータ電位Ｖsig（白）にまで上がらないで、それより低い黒表示レベルに落ち着く。このため、表示ラインＬ２内の平均的なゲートとソース間の電位差が、表示ラインＬ１に比べると大きく、その結果、ゲートとソース間の平均的な寄生容量も相対的に大きい。表示ラインＬ２の平均的なチャネル容量は表示ラインＬ１の場合より若干小さいが、ドレイン側とソース側の寄生容量が大きい結果、表示ラインＬ２を制御する書込走査線ＷＳＬ(２)は、図１２（Ａ２）に破線によって示すように、その電位の立ち上がりが遅くなる。
On the other hand, the situation is different in the case of the display line L2 where some pixels display black.
More specifically, in the black display pixel, the potential of the video signal line DTL (j) changes only to a potential close to the data reference potential Vo even after the time T19. Therefore, in the display line L2, the average potential difference between the gate and the drain of the sampling transistor Ms becomes larger than that in the display line L1, and as a result, the average parasitic capacitance between the gate and the drain is relatively large. In the black display pixel in the display line L2, the gate voltage Vg does not rise to the data potential Vsig (white) shown in FIG. 12A3, but settles to a lower black display level. For this reason, the average potential difference between the gate and the source in the display line L2 is larger than that of the display line L1, and as a result, the average parasitic capacitance between the gate and the source is relatively large. The average channel capacity of the display line L2 is slightly smaller than that of the display line L1, but as a result of the large parasitic capacitance on the drain side and the source side, the write scanning line WSL (2) for controlling the display line L2 is shown in FIG. As shown by the broken line in (A2), the rise of the potential is delayed.
書込走査線における電位の立ち上がりの違いは、図１２（Ａ１）に示すノイズの高さの違いとなって現れ、電源走査線ＤＳＬ(１)のノイズ（電位変動）は、電源走査線ＤＳＬ(０)のノイズより小さい。
この高さが小さいノイズが、電源走査線ＤＳＬ(１)から画素回路３(2,j)内の補助キャパシタＣsubを介してソースノードＮＤｓに伝達される。このため、画素回路３(2,j)においては、図１２（Ａ４）に破線で示すように、ソース電位Ｖｓの電位が、オーバーシュートが発生しないまま上昇する。
The difference in the rise of the potential in the writing scanning line appears as the difference in noise level shown in FIG. 12A1, and the noise (potential fluctuation) in the power supply scanning line DSL (1) is generated in the power supply scanning line DSL ( 0) less noise.
This small noise is transmitted from the power supply scanning line DSL (1) to the source node NDs via the auxiliary capacitor Csub in the pixel circuit 3 (2, j). For this reason, in the pixel circuit 3 (2, j), as indicated by a broken line in FIG. 12A4, the potential of the source potential Vs rises without causing overshoot.
以上の理由から、ラインの表示パターンが白一色の場合と、白に黒が混じる場合で、ソース電位Ｖｓの電位が立ち上がる速度に違いが生じる。
このことは、同じ階調表示を行う画素が、その画素が属するラインの平均的な表示画素階調の違いにより影響を受け、移動度補正の補正量ΔＶが異なる場合があることを意味する。従って、補正にバラツキが発生し、所望の階調表示ができないという不都合が生じる。
具体的には、同じ白表示を行う画素でも、図１２（Ｃ）に示す表示ラインＬ１とＬ２では、表示ラインＬ２の白表示画素が、実際には白表示できずに、白よりレベル的に低い灰色の表示となってしまい、横クロストークが発生する。
For the above reasons, there is a difference in the speed at which the potential of the source potential Vs rises between when the line display pattern is white and when black is mixed with white.
This means that pixels that perform the same gradation display are affected by the difference in the average display pixel gradation of the line to which the pixel belongs, and the correction amount ΔV for mobility correction may differ. Therefore, variations occur in correction, and there is a disadvantage that desired gradation display cannot be performed.
Specifically, even in the pixels that perform the same white display, the white display pixels of the display line L2 in the display lines L1 and L2 shown in FIG. The display becomes low gray and horizontal crosstalk occurs.
＜横クロストーク改善のための表示制御手法＞
本実施形態における表示制御は、「駆動トランジスタＭｄに対しデータ電位Ｖsigの書き込みを制御する期間において、映像信号線にデータ電位Ｖsigが出現する時より所定時間だけ前に、書込走査線を活性化して映像信号線に出現する一定電位をサンプリングし、データ電位Ｖsigの出現によりデータ電位Ｖsigがサンプリングされて制御ノードＮＤｃに書き込まれた後に、書込走査線を非活性にする」制御を含む。
以下、この制御を図４に適用して変更した図１３を用いて、本実施形態の表示制御の一例を説明する。
<Display control method for improving horizontal crosstalk>
The display control in the present embodiment is as follows: “In the period in which the writing of the data potential Vsig to the driving transistor Md is controlled, the writing scanning line is activated a predetermined time before the data potential Vsig appears on the video signal line. In other words, the control includes sampling a constant potential appearing on the video signal line and deactivating the write scanning line after the data potential Vsig is sampled and written to the control node NDc by the appearance of the data potential Vsig.
Hereinafter, an example of display control according to this embodiment will be described with reference to FIG. 13 in which this control is changed to FIG.
図１３は、書込み＆移動度補正期間（Ｗ＆μ）における、書き込みパルスＷＰの立ち上がり（時間Ｔ１９）より後に映像信号パルスＰＰｘの立ち上がり（時間１８´）を位置させている点で、図４と異なる。
よって、時間１８´からデータ書き込みと移動度補正が開始されるため、1水平期間（１Ｈ）における書き込みパルスＰＰ,ＰＰｘの幅が図４より狭い。しかし、駆動トランジスタＭｄの駆動能力が高いため、データ書き込みと移動度補正の時間は十分確保されている。
書き込みパルスＰＰが1水平期間（１Ｈ）の後方端側を短い時間だけ通過するため、初期化期間（ＩＮＴ）に1水平期間（１Ｈ）を確保する必要がない。図１３では、最初の1水平期間（１Ｈ）内に初期化と第１閾値補正を連続して行っている点が、図４の場合と異なる。
FIG. 13 is different from FIG. 4 in that the rising edge (time 18 ′) of the video signal pulse PPx is positioned after the rising edge (time T19) of the writing pulse WP in the writing & mobility correction period (W & μ).
Therefore, since data writing and mobility correction are started from time 18 ′, the widths of the write pulses PP and PPx in one horizontal period (1H) are narrower than those in FIG. However, since the driving capability of the driving transistor Md is high, sufficient time for data writing and mobility correction is secured.
Since the write pulse PP passes through the rear end side of one horizontal period (1H) for a short time, it is not necessary to secure one horizontal period (1H) in the initialization period (INT). FIG. 13 is different from the case of FIG. 4 in that the initialization and the first threshold correction are continuously performed within the first one horizontal period (1H).
その他の基本的な制御は図１３と図４で共通し、同じ符号を付して表示する。なお、符号“Ｔ１´”は、時間Ｔ１より若干前であることを意味する。また、符号“Ｔ１８´”は、図４で時間Ｔ１９より前の時間Ｔ１８を、図１３では時間Ｔ１９より後にずらしたことを意味する。 Other basic controls are common to FIGS. 13 and 4 and are denoted by the same reference numerals. The symbol “T1 ′” means that it is slightly before the time T1. Further, the symbol “T18 ′” means that the time T18 before the time T19 in FIG. 4 is shifted after the time T19 in FIG.
図１３に示す表示制御では、書込み＆移動度補正期間（Ｗ＆μ）が時間Ｔ１９で開始されると、図１３（Ｂ２）に示すように、書き込みパルスＷＰが立ち上がる。このときは、図１３（Ａ）に示すように、映像信号パルスＰＰｘが立ち上がる時間Ｔ１８´より前であるため、映像信号Ｓsigはデータ基準電位Ｖｏを維持している。
時間Ｔ１９で書き込みパルスＷＰが立ち上がり、図１２（Ｂ）に示すサンプリングトランジスタＭｓがオンすると、データ基準電位Ｖｏがサンプリングされて制御ノードＮＤｃに書き込まれる。
In the display control shown in FIG. 13, when the write & mobility correction period (W & μ) starts at time T19, the write pulse WP rises as shown in FIG. 13 (B2). At this time, as shown in FIG. 13A, the video signal Ssig maintains the data reference potential Vo because it is before the time T18 ′ when the video signal pulse PPx rises.
When the write pulse WP rises at time T19 and the sampling transistor Ms shown in FIG. 12B is turned on, the data reference potential Vo is sampled and written to the control node NDc.
時間Ｔ１９から所定時間が経過した時間Ｔ１８´にて、図１３（Ａ）に示すように、映像信号パルスＰＰｘが立ち上がる。このとき書き込みパルスＷＰは“Ｈ”レベルを維持しているためサンプリングトランジスタＭｓがオン状態である。よって、サンプリングトランジスタＭｓのドレイン電位変動（Ｖｏ→Ｖsig）がほぼそのまま、ソースに伝達され、これによりデータ電位Ｖsigのサンプリングが行われる。 As shown in FIG. 13A, the video signal pulse PPx rises at time T18 ′ when a predetermined time has elapsed from time T19. At this time, since the write pulse WP maintains the “H” level, the sampling transistor Ms is on. Therefore, the drain potential fluctuation (Vo → Vsig) of the sampling transistor Ms is transmitted to the source almost as it is, thereby sampling the data potential Vsig.
この2度のサンプリングでは、最初に「一定電位」としてのデータ基準電位Ｖｏがサンプリングされ、所定時間の経過後にデータ電位Ｖsigのサンプリングが行われる。
このため2度のサンプリングの間に、図１２に示す、隣の電源走査線ＤＳＬに寄生容量Ｃｐを介して重畳される電位変動（ノイズ）の影響を排除または低減することが可能である。
In the two samplings, the data reference potential Vo as a “constant potential” is first sampled, and the data potential Vsig is sampled after a predetermined time has elapsed.
For this reason, it is possible to eliminate or reduce the influence of potential fluctuation (noise) superimposed on the adjacent power supply scanning line DSL via the parasitic capacitance Cp shown in FIG.
1度目のサンプリングで書込走査線ＷＳＬをハイレベルに立ち上げることに起因して生じる上記ノイズが補助キャパシタＣsubを介してソースノードＮＤｓに伝達され、そこで収束（消滅）する長さに、上記所定期間を設定することが最も望ましい。ただし、ノイズのピークより後で、ある程度ノイズレベルが低下した段階で2度目のサンプリングを始めてもよい。所定時間に課せられる最低の要件は、ソースノードＮＤｓにおけるノイズピークより後に所定時間が終了し、2度目のサンプリングが開始することである。 The noise generated by raising the write scanning line WSL to the high level by the first sampling is transmitted to the source node NDs via the auxiliary capacitor Csub, and converges (disappears) there. It is most desirable to set a period. However, the second sampling may be started when the noise level has dropped to some extent after the noise peak. The minimum requirement imposed on the predetermined time is that the predetermined time ends after the noise peak at the source node NDs and the second sampling starts.
図１４（Ａ）〜図１４（Ｅ）は、図１２（Ｃ）に示す表示ラインＬ２を表示制御しているときの走査線、信号線あるいはノードの電位の波形図である。
表示ラインＬ２のように白表示画素と黒表示画素が混在している場合、書込走査線ＷＳＬ(２)の負荷容量が大きいため、図１４（Ｂ）に示すように、書込駆動パルスＷＳの立ち上がりの遅延が生じて時定数が大きくなっている。このとき図１４（Ａ）に示す電位変動（ノイズ）の波高値は比較的小さいが、これが補助キャパシタＣsub（図１２（Ｂ））を介して伝達されると、図１４（Ｅ）に示すように、駆動トランジスタＭｄのソース電位Ｖｓを揺らすため、ソース重畳ノイズが発生している。
14A to 14E are waveform diagrams of potentials of a scanning line, a signal line, or a node when display control is performed on the display line L2 illustrated in FIG.
When the white display pixel and the black display pixel are mixed as in the display line L2, the load capacity of the write scanning line WSL (2) is large. Therefore, as shown in FIG. The time constant is increased due to the delay of the rising edge of. At this time, the peak value of the potential fluctuation (noise) shown in FIG. 14A is relatively small, but when this is transmitted through the auxiliary capacitor Csub (FIG. 12B), as shown in FIG. Further, since the source potential Vs of the driving transistor Md is fluctuated, source superimposed noise is generated.
本実施形態では書込駆動パルスＷＳを立ち上げた時間Ｔ１９より所定時間だけ経った時間Ｔ１８´で、図１４（Ｃ）に示すように映像信号線ＤＴＬ(２)に、所望のデータ電位Ｖsigをもつ映像信号パルスＰＰｘが立ち上がる。よって時間Ｔ１８´からデータ電位Ｖsigのサンプリングが始まるが、このときソース電位Ｖｓのソース重畳ノイズは収束しているため（図１４（Ｅ））、データサンプリング後のソース電位Ｖｓは、ノイズの影響を受けることなく上昇し、書込み＆移動度補正期間（Ｗ＆μ）が終了する所望のデータ電位Ｖsigに応じ、移動度補正の精度が低下することなく、正しい電位Ｖs_sigが得られる。
時間Ｔ２０で書き込みパルスＷＰが終了すると、ソース電位Ｖｓは電位Ｖs_sigから更に上昇し、有機発光ダイオードＯＬＥＤが発光可能となる。このため横クロストークが防止または抑制される。
In this embodiment, a desired data potential Vsig is applied to the video signal line DTL (2) as shown in FIG. 14C at a time T18 'which is a predetermined time after the time T19 when the write drive pulse WS is raised. The video signal pulse PPx possessed rises. Therefore, sampling of the data potential Vsig starts from time T18 ′. At this time, since the source superimposed noise of the source potential Vs has converged (FIG. 14E), the source potential Vs after data sampling is affected by noise. The correct potential Vs_sig is obtained without lowering the accuracy of mobility correction in accordance with the desired data potential Vsig that rises without being received and ends the writing & mobility correction period (W & μ).
When the write pulse WP ends at time T20, the source potential Vs further rises from the potential Vs_sig, and the organic light emitting diode OLED can emit light. For this reason, horizontal crosstalk is prevented or suppressed.
本実施形態における変形例を述べる。 A modification in this embodiment will be described.
＜変形例１＞
本実施形態で1度目のサンプリングは、映像信号線ＤＴＬの一定電位をサンプリングすればよく、この一定電位はデータ基準電位Ｖｏに限定されない。例えば、映像信号Ｓsigの書き込みパルスＷＰｘを、データ基準電位Ｖｏより高く、データ電位Ｖsigの最高値（白レベル）より低い中間電位を有するパルスから形成し、中間レベルを1度目のサンプリングでサンプリングしてもよい。
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In this embodiment, the first sampling may be performed by sampling a constant potential of the video signal line DTL, and this constant potential is not limited to the data reference potential Vo. For example, the write pulse WPx of the video signal Ssig is formed from a pulse having an intermediate potential higher than the data reference potential Vo and lower than the maximum value (white level) of the data potential Vsig, and the intermediate level is sampled by the first sampling. Also good.
図１５（Ａ）〜図１５（Ｅ）は、図１４（Ａ）〜図１４（Ｅ）に対応する変形例１の波形図である。
図１５が図１４と異なるのは、図１４（Ｃ）に示す映像信号線ＤＴＬ(２)を送られる映像信号パルスＰＰｘが、中間電位Ｖｍからデータ電位Ｖsigに変化していることである。図示の期間より前の映像信号線ＤＴＬ(２)の電位は、初期化期間（ＩＮＴ）においてサンプリングされるデータ基準電位Ｖｏから中間電位Ｖｍに変化しており、映像信号パルスＰＰｘは３値レベルを有する波形となっている。
時間Ｔ１９にて1度目のサンプリングが行われると、図１５（Ｅ）に示すようにソース電位Ｖｓが変化し、このときにソース重畳ノイズが発生するが、所定時間経過後の時間Ｔ１８´までにはノイズの影響がなくなっている。ソース電位Ｖｓは中間電位Ｖｍに対応し、画素階調に依存しない一定の中間レベルから2度目のサンプリングにより、画素ごとに決められた所望の電位Ｖs_sigに変化する。
FIGS. 15A to 15E are waveform diagrams of
FIG. 15 differs from FIG. 14 in that the video signal pulse PPx sent through the video signal line DTL (2) shown in FIG. 14C changes from the intermediate potential Vm to the data potential Vsig. The potential of the video signal line DTL (2) before the illustrated period changes from the data reference potential Vo sampled in the initialization period (INT) to the intermediate potential Vm, and the video signal pulse PPx has a ternary level. It has a waveform.
When the first sampling is performed at time T19, the source potential Vs changes as shown in FIG. 15E, and source superimposed noise is generated at this time, but by time T18 ′ after a predetermined time elapses. Is no longer affected by noise. The source potential Vs corresponds to the intermediate potential Vm, and changes to a desired potential Vs_sig determined for each pixel by sampling for a second time from a certain intermediate level that does not depend on the pixel gradation.
変形例１では、図１４と同様な横クロストークの防止または抑制という効果に加え、ソース電位Ｖｓが中間レベルからの電位上昇であるためデータ書き込みがスムーズに短時間で行えるという、データプリチャージの効果もある。
中間電位Ｖｍは、書込走査線ＷＳＬの電源走査線ＤＳＬに対するカップリングが小さい黒レベルが望ましい。
In the first modification, in addition to the effect of preventing or suppressing the lateral crosstalk similar to FIG. 14, the data potential can be smoothly written in a short time because the source potential Vs is increased from the intermediate level. There is also an effect.
The intermediate potential Vm is preferably a black level where the coupling of the write scanning line WSL to the power supply scanning line DSL is small.
＜変形例２＞
画素回路は図２や図１０に示すものに限定されない。
図２の画素回路ではデータ基準電位Ｖｏは映像信号Ｓsigのサンプリングにより与えられるが、データ基準電位Ｖｏを、別のトランジスタを介して駆動トランジスタＭｄのソースやゲートに与えることもできる。
図２の画素回路ではキャパシタは保持キャパシタＣｓのみであるが、他の保持キャパシタを、例えば駆動トランジスタＭｄのゲートと一定電圧線との間にもう１つ設けてもよい。発光素子は有機発光ダイオードＯＬＥＤに限定されず、他の自発光素子でもよい。
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The pixel circuit is not limited to that shown in FIGS.
In the pixel circuit of FIG. 2, the data reference potential Vo is given by sampling the video signal Ssig, but the data reference potential Vo can also be given to the source and gate of the drive transistor Md via another transistor.
In the pixel circuit of FIG. 2, the capacitor is only the holding capacitor Cs. However, another holding capacitor may be provided between the gate of the driving transistor Md and the constant voltage line, for example. The light emitting element is not limited to the organic light emitting diode OLED, and may be another self-light emitting element.
＜変形例３＞
画素回路が有機発光ダイオードＯＬＥＤの発光と非発光を制御する駆動方法には、画素回路内のトランジスタを走査線により制御する方法と、電源電圧の供給線を駆動回路によりＡＣ駆動する方法（電源ＡＣ駆動方法）とがある。
図２や図１０の画素回路は、後者の電源ＡＣ駆動方法の一例であるが、この方法において有機発光ダイオードＯＬＥＤのカソード側をＡＣ駆動して駆動電流を流す、流さないを制御してもよい。
一方、前者の発光制御を走査線により制御する方法では、駆動トランジスタＭｄのドレイン側、または、ソースと有機発光ダイオードＯＬＥＤとの間に、他のトランジスタを挿入し、そのゲートを電源駆動制御の走査線で駆動する。
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A driving method in which the pixel circuit controls light emission and non-light emission of the organic light emitting diode OLED includes a method in which the transistors in the pixel circuit are controlled by a scanning line, and a method in which a power supply voltage supply line is AC driven by a driving circuit (power supply AC Drive method).
The pixel circuits in FIGS. 2 and 10 are an example of the latter power source AC driving method. In this method, the cathode side of the organic light emitting diode OLED may be AC driven to control whether the driving current flows or not. .
On the other hand, in the former method of controlling the light emission control by the scanning line, another transistor is inserted between the drain side of the driving transistor Md or between the source and the organic light emitting diode OLED, and the gate thereof is scanned for power supply driving control. Drive with lines.
＜変形例４＞
図４および図１３に示す表示制御は、閾値補正期間（ＶＴＣ）を３回の補正で行っていたが、１回の補正、または、３回以外の複数回の連続した（初期化を間に挟まないとの意味）処理によって閾値補正を行ってもよい。さらに、移動度補正を行ってからデータの書き込みを行う表示制御でもよい。その場合、データの書き込みに本発明を適用する、移動度補正に本発明を適用する、その両方に本発明を適用する、の何れも可能である。
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In the display control shown in FIG. 4 and FIG. 13, the threshold correction period (VTC) is performed by three corrections. However, the correction is performed once or a plurality of times other than three (initialization in between). The meaning of not pinching) The threshold value may be corrected by processing. Further, display control may be performed in which data is written after mobility correction is performed. In that case, it is possible to apply the present invention to data writing, to apply the present invention to mobility correction, or to apply the present invention to both.
＜変形例５＞
なお、書込走査線ＷＳＬの立ち上げに起因したノイズが横クロストークという画質の低下の発生原因となっていることは、図１０に示すような画素回路構成が考案されるまで顕在化しなかった。ところが、この顕在化を契機に、横クロストークの発生原因を本発明者が解析し、その結果、発生原因の性質からして、補助キャパシタＣsubを隣接画素内の電源走査線ＤＳＬに接続する図１０の画素回路構成に限らず、他の画素回路構成、さらには、旧来の画素構成でも画素サイズの縮小等がされた場合でも、書込走査線ＷＳＬの電位を立ち上げたことに起因して発光素子（例えば、有機発光ダイオードＯＬＥＤ）の一方電極に、ある程度の電位変動が生じさえすれば、横クロストークが発生し易いことが明らかとなった。
よって、補助キャパシタＣsubを設けること、さらに、補助キャパシタＣsubを、データ書き込み時においては電位制御されない隣接画素の所定の電圧線に接続する画素構成を採用することは、本発明の適用において必須でない。
よって、例えば、ソースノードを構成する内部配線やコンタクトが書込走査線ＷＳＬに距離的に近く、その間の寄生容量を介して直接ノイズがソースノードに重畳するような画素構成において、本発明の適用の効果がある。図１０の画素回路構成は横クロストークが発生しやすいため、本発明の適用による効果が、特に大きいという効果の相違に過ぎない。
<
The fact that the noise caused by the rise of the write scanning line WSL is a cause of the deterioration of image quality called horizontal crosstalk did not become apparent until the pixel circuit configuration as shown in FIG. 10 was devised. . However, with this realization, the present inventor analyzed the cause of the occurrence of lateral crosstalk, and as a result, the auxiliary capacitor Csub is connected to the power supply scanning line DSL in the adjacent pixel based on the nature of the cause. Not only the pixel circuit configuration of 10 but also other pixel circuit configurations, and even when the pixel size is reduced in the conventional pixel configuration, the potential of the write scanning line WSL is raised. It has been clarified that lateral crosstalk is likely to occur as long as a certain potential fluctuation occurs in one electrode of a light emitting element (for example, an organic light emitting diode OLED).
Therefore, it is not essential in the application of the present invention to provide the auxiliary capacitor Csub and to adopt a pixel configuration in which the auxiliary capacitor Csub is connected to a predetermined voltage line of an adjacent pixel whose potential is not controlled during data writing.
Therefore, for example, the present invention is applied to a pixel configuration in which internal wirings and contacts constituting a source node are close to the write scanning line WSL in distance, and noise is directly superimposed on the source node via a parasitic capacitance therebetween. There is an effect. Since the pixel circuit configuration of FIG. 10 is liable to cause lateral crosstalk, the effect of the application of the present invention is only a difference in effect.
本発明の実施形態およびその変形例によれば、自発光素子を含む表示装置において、映像信号のデータ電位を常に一定の電位からサンプリングすることにより、書込走査線の電位が高電位側に遷移することに起因して駆動トランジスタのソースに発生する電位変動（ノイズ）の影響を排除または低減しつつデータの書き込みを行うことができる。その結果、表示画面において横クロストークを防止または抑制することが可能となる。 According to the embodiment of the present invention and its modification, in a display device including self-luminous elements, the potential of the write scanning line is shifted to the high potential side by always sampling the data potential of the video signal from a constant potential. Thus, data can be written while eliminating or reducing the influence of potential fluctuation (noise) generated at the source of the driving transistor. As a result, it is possible to prevent or suppress lateral crosstalk on the display screen.
１…有機ＥＬディスプレイ、２…画素アレイ、３…画素回路、４…Ｖスキャナ、５…Ｈスキャナ、４１…水平画素ライン駆動回路、４２…書き込み信号走査回路、ＯＬＥＤ…有機発光ダイオード、Ｍ１…駆動トランジスタ、Ｍｓ…サンプリングトランジスタ、Ｃｓ…保持キャパシタ、Ｃsub…補助キャパシタ、ＮＤｃ…制御ノード、ＮＤｓ…ソースノード、ＷＳＬ…書込走査線、ＤＳＬ…電源走査線、ＤＴＬ…映像信号線、Ｖsig…データ電位、Ｖｏ…データ基準電位、Ｖｍ…中間電位
DESCRIPTION OF
Claims (10)
書込走査線と映像信号線を含み、行または列の一方向で画素回路を接続する複数の画素接続線と、
前記複数の画素接続線の電位を制御する駆動回路と、を有し、
前記画素回路は、
一方電極の電位によって印加電圧値が変化する発光素子と、
電源供給線と前記一方電極との間に接続される駆動トランジスタと、
前記映像信号線と前記駆動トランジスタの制御ノードとの間に接続されるサンプリングトランジスタと、
前記制御ノードに結合する保持キャパシタと、
を含み、
前記駆動回路は、前記駆動トランジスタに対しデータ電位の書き込みを制御する期間において、前記映像信号線に前記データ電位が出現する時より所定時間だけ前に、前記書込走査線を活性化して前記映像信号線に出現する一定電位をサンプリングし、前記データ電位の出現により当該データ電位がサンプリングされて前記制御ノードに書き込まれた後に、前記書込走査線を非活性にする
自発光型表示装置。 A plurality of pixel circuits arranged in a matrix;
A plurality of pixel connection lines including a write scanning line and a video signal line, and connecting pixel circuits in one direction of a row or column;
A drive circuit for controlling the potentials of the plurality of pixel connection lines,
The pixel circuit includes:
On the other hand, a light emitting element whose applied voltage value changes depending on the potential of the electrode;
A driving transistor connected between a power supply line and the one electrode;
A sampling transistor connected between the video signal line and a control node of the driving transistor;
A holding capacitor coupled to the control node;
Including
The drive circuit activates the write scan line to activate the write scan line for a predetermined time before the data potential appears on the video signal line in a period for controlling writing of the data potential to the drive transistor. A self-luminous display device that samples a constant potential appearing on a signal line and deactivates the write scanning line after the data potential is sampled and written to the control node by the appearance of the data potential.
請求項１に記載の自発光型表示装置。 The constant data reference potential appearing on the video signal line is sampled, the threshold voltage correction of the driving transistor is performed, and the constant voltage reference is corrected in the period for controlling the writing of the data potential to the driving transistor after the threshold voltage correction. The self-luminous display device according to claim 1, wherein the potential is sampled.
請求項１に記載の自発光型表示装置。 The drive circuit samples the data potential after waiting for convergence of a temporary potential fluctuation of the one electrode generated due to activation of the write scanning line during the sampling of the constant potential. The self-luminous display device according to claim 1.
請求項１に記載の自発光型表示装置。 The self-luminous display device according to claim 1, wherein the constant potential is a data reference potential in which a potential difference from the data potential corresponds to a light emission gradation.
請求項１に記載の自発光型表示装置。 The constant potential is a potential between a data reference potential whose potential difference with the data potential corresponds to a light emission gradation and a maximum value of the data potential (that is, a data potential during white light emission). The self-luminous display device described.
前記画素回路は、当該画素回路の前記一方電極と、隣接する他の画素回路を制御する前記電源走査線との間に接続される補助キャパシタを有する
請求項１に記載の自発光型表示装置。 A power scanning line that is disposed in proximity to the write scanning line of an adjacent pixel circuit on the plurality of pixel connection lines and controls power supply of the driving transistor;
The self-luminous display device according to claim 1, wherein the pixel circuit includes an auxiliary capacitor connected between the one electrode of the pixel circuit and the power source scanning line that controls the other adjacent pixel circuit.
前記データ電位の書き込みを制御する期間内の処理が、
前記映像信号線にデータ電位が出現する時より所定時間だけ前に、前記書込走査線を活性化して前記サンプリングトランジスタをオンし、前記映像信号線の一定電位をサンプリングするステップと、
前記サンプリングトランジスタをオンしたまま、前記映像信号線にデータ電位を出現させることにより、当該データ電位を前記サンプリングトランジスタによってサンプリングし、サンプリング後の前記データ電位を前記制御ノードに書き込むステップと、
前記データ電位の書き込み後に、前記書込走査線を非活性にするステップと、
を含む自発光型表示装置のデータ書き込み方法。 Data of a self-luminous display device having a pixel circuit in which a driving transistor is connected between one electrode of a light emitting element and a power supply scanning line, and a sampling transistor is connected between a control node of the driving transistor and a video signal line A writing method,
The processing within the period for controlling the writing of the data potential is
Activating the write scan line to turn on the sampling transistor and sampling a constant potential of the video signal line, a predetermined time before a data potential appears on the video signal line;
Sampling the data potential by the sampling transistor by causing the data potential to appear in the video signal line while the sampling transistor is turned on, and writing the sampled data potential to the control node;
Deactivating the write scan line after writing the data potential;
A method for writing data in a self-luminous display device including:
請求項７に記載の自発光型表示装置のデータ書き込み方法。 The data writing method for a self-luminous display device according to claim 7, wherein the constant potential is a data reference potential whose potential difference from the data potential corresponds to a light emission gradation.
請求項７に記載の自発光型表示装置のデータ書き込み方法。 The constant potential is a potential between a data reference potential whose potential difference from the data potential corresponds to an emission gradation and a maximum value of the data potential (that is, a data potential during white light emission). A data writing method for the self-luminous display device according to the description.
自発光型表示装置のデータ書き込み方法。 In the self-luminous display device, the one electrode of the pixel circuit is connected to the power supply scanning line of another adjacent pixel circuit via an auxiliary capacitor.
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2008
- 2008-01-11 JP JP2008004148A patent/JP2009168897A/en active Pending
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