JP2009164314A - 貼り合わせ基板および貼り合せ基板を用いた半導体装置の製造方法 - Google Patents

Abstract

【課題】第１の基板であるシリコン基板と第２の基板であるガラス基板との熱膨張差によって生じる、貼り合わせ基板の反りを低減すること。
【解決手段】サポート基板を第２の基板上にさらに貼り合わせる。第２の基板として線膨張係数３〜8ppm／℃のガラス基板を用いる。サポート基板に第２の基板と同程度の線膨張係数を持つガラス基板またはシリコン基板を用いる。サポート基板と第２の基板の合計厚みを１〜３ｍｍとする。第１の接合層の硬化温度を第２の接合層の硬化温度より低い接着剤を用いることにより、個片化するときに容易にサポート基板を剥離でき、極薄の半導体パッケージを作製できる。
【選択図】図６

Description

本発明は、ＣＣＤやＣＭＯＳイメージセンサー等の光学系半導体デバイスをウエハレベルパッケージで作製するときに使用される貼り合わせ基板に関する。

半導体素子の微細化、高集積化に伴い、半導体素子が形成されている基板、たとえばシリコン基板を薄くして、他の基板と貼り合わせてプロセスを行う方法が採用されている。たとえば、図７に示す光学系半導体デバイスのウエハレベルパッケージにおいて、シリコン等の半導体基板１０３は接合層１０２を介してガラス基板１００に貼り合わせられている。半導体基板１０３の表面には光学系半導体デバイス（たとえば、ＣＣＤやＣＭＯＳ等の撮像素子）１０１が形成されており、この半導体デバイス１０１は、貫通電極１０７を通して半導体基板１０３の裏面に形成された配線層１０５およびバンプ１０８に接続されている。また、半導体デバイス１０１の上部はキャビティ（空洞）１０４になっている。このような貼り合わせ構造のウエハレベルパッケージは個片化された後、個片化されたバンプ１０８はプリント配線板などに実装される。

図８は、図７に示すような貼合わせ構造のウエハレベルパッケージにおいて従来用いられている製造方法を示す図である。図８（ａ）に示すように、シリコン基板１０３の表面に半導体デバイス１０１が形成されている。次に、図８（ｂ）に示すように、接合層１０２を形成しガラス基板１００を接着し、シリコン基板１０３とガラス基板１００を貼り合わせる。半導体デバイス１０１の上部はキャビティ（空洞）１０４になっている。次に、図８（ｃ）に示すように、ガラス基板１００を貼り合せた状態で、シリコン基板１０３の裏面を研削しシリコン基板１０３を薄くする。研削前のシリコン基板の厚みは、たとえば、４００ミクロンｍ〜８００ミクロンｍであるが、研削後のシリコン基板の厚みは、たとえば、１００ミクロンｍ〜３００ミクロンｍである。次に、図８（ｄ）に示すように、貫通電極１０７および（裏面）配線層１０５を形成する。次に、図８（ｅ）に示すように、（裏面）配線保護層１０６を形成する。次に、図８（ｆ）に示すように、バンプ１０８を形成する。バンプ１０８は半田や金等の材料で形成される。これによって、半導体デバイス１０１は貫通電極１０７を通して半導体基板１０３の裏面に形成された配線層１０５およびバンプ１０８に接続され、ウエハレベルパッケージが完成する。次に、図８（ｇ）に示すようにウエハベルパッケージをダイシングライン１０９に沿ってダイシングし、個片化する。この個片化されたものがＩＣパッケージでありプリント配線基板などに実装される。
WO２００５／０２２６３１

上記の図８（ｂ）の工程において、接着層１０２を用いてガラス基板１００とシリコン基板１０３の貼り合わせを行うが、その際またはその後の熱処理（たとえば、接着層の接着樹脂（剤）の熱処理工程）によって、ガラス基板とシリコン基板との線膨張係数の差のために、貼り合わせ基板が大きく反ってしまう。すなわち、シリコンの線膨張係数は約3ppm／℃であるが、ガラス基板に約６ppm／℃のガラスを用いた場合には、150℃で貼り合わせのための熱処理を行うと、熱処理後貼り合わせ基板において大きな反りが発生する。その結果、後工程における加工処理が非常に困難となる。たとえば、貼り合わせ基板をプロセス装置の処理ステージへ固定するときに、貼り合わせ基板を吸着できなくなってしまう。その結果、基板にフォトレジストを均一に塗布できない、基板上のパターンアライメントが困難になる、基板上のパターンずれが発生する、基板を搬送できない、基板を均一性良くエッチングできない、基板上にSiO2膜や金属膜を均一性良く積層できないなど、種々の問題点を発生させる。

本発明は、上記に示すような線膨張係数の異なる基板を貼り合わせた基板の反りを低減させ、後工程の加工を良好に行うことを目的とする。具体的には、以下の通りである。

サポート（支持）基板（第３の基板）を用いない２層タイプ（第１の基板と第２の基板の２つの基板を使用するもので、図７および図８に示すようなタイプ）においては、受動素子および／または能動素子が形成された第１の基板である半導体基板の一方の面（表面）に接合層を介して第２の基板を貼り合わせた構造を有する貼り合わせ基板であって、第２の基板の厚さを１〜３ｍｍとする。

さらに、（第３の基板である）サポート基板を用いる３層タイプ（第１の基板、第２の基板および第３の基板の３つの基板を使用するもの）においては、受動素子および／または能動素子が形成された第１の基板である半導体基板の一方の面（表面）に第１の接合層を介して第２の基板を貼り合わせ、第２の基板の外側の面に第２の接合層を介して第３の基板をさらに貼り合わせた構造を有する貼り合わせ基板であって、第２の基板と第３の基板の合計厚さを１〜３ｍｍとする。

サポート基板を用いない２層タイプの貼り合わせ基板においては、1mm〜3mmの厚みのガラス基板を用いることにより、貼り合わせ基板の厚みを余り厚くせずに、しかも反りを低減できる。特に第１の基板である半導体基板が薄くなったとき（たとえば、50ミクロンｍ〜300ミクロンｍの厚みの半導体基板）は、プロセス中の貼り合せ基板の反りをかなり低減でき、ウエハレベルパッケージ形成プロセス中のウエハの反り量をプロセス上問題ないレベルである２ｍｍ以下に抑えることも可能である。

サポート基板を用いる３層タイプの張り合わせ基板においては、第２の基板と第３の基板の合計厚さを１ｍｍ〜３ｍｍとすることにより、貼り合わせ基板の厚みを余り厚くせずに、しかも反りを低減できる。特に第１の基板である半導体基板が薄くなったとき（たとえば、50ミクロンｍ〜300ミクロンｍの厚みの半導体基板）は、プロセス中の貼り合せ基板の反りをかなり低減でき、ウエハレベルパッケージ形成プロセス中のウエハの反り量をプロセス上問題ないレベルである２ｍｍ以下に抑えることも可能である。さらに、３層タイプの場合、第２の基板の厚みを薄くすることができるので、最終厚さが約１ｍｍ以下の半導体パッケージを作製することも可能である。

以上のように、本発明を用いることにより、貼り合わせ基板の厚みを従来に比較して薄くすることができるとともに反りをさらに低減できるので、貼り合せ基板を用いた後工程のプロセスを安全に安定して行うことができる。

図１に本発明の貼り合わせ基板の構造の一実施形態を示す。図１は第１の基板１３と第２の基板１０の２つの基板を貼り合わせた２層タイプの貼り合わせ基板である。尚、図１においては、貫通電極、裏面配線、（裏面）配線保護層やバンプなどは示されていない。図１において、光学系半導体デバイス１１が第１の基板である半導体基板１３の一方の面（表面と呼ぶ）に形成されている。半導体基板１３は、シリコンやゲルマニウムなどの単元素であても良いし、ガリウム砒素やインジウムリンなどの化合物半導体であってもよい。本明細書ではこの第1の半導体基板はシリコンであるとして説明する。第１の基板であるシリコン基板１３は、（第１の）接合層１２を介して第２の基板であるガラス基板１０と貼り合わせられている。光学系半導体デバイス１１の一部または全部の上部は空洞（いわゆるキャビティ）１４になっていて、ガラス基板を通して光がCCDやCMOSイメージセンサー等の撮像素子などの光学系半導体デバイス１１に入射できるようになっている。（尚、実際に光の入射が必要な部分は光学系半導体デバイス１１の撮像素子の部分である。）或いは、光学系半導体デバイスの上部は空洞（いわゆるキャビティ）１４でなくとも透明な材料で形成されていても良い。さらに、接合層１２が透明材料である場合には、光学系半導体デバイスの上部全体が接合層１２であっても良い。

図２は、図１で示すような２層タイプの貼り合わせ基板の反り量と第２の基板であるガラス基板厚との関係を示すグラフである。室温（約２５℃）で接着層を介して第１の基板であるシリコン基板と第２の基板であるガラス基板を貼り合わせた後、第１の基板と第２の基板の接着を確実にするために約１５０℃で熱処理を行った。反り量は、平坦なステージの上に貼り合わせ基板を載せて、光学式そり測定装置を用いて測定した。シリコン基板は直径８インチで厚みが100ミクロンｍと200ミクロンｍの２種類を用いた。第２の基板として線膨張係数が約６ppm／℃のガラス基板を用いた。図２に示すように、第２の基板であるガラス基板を厚くした方が反り量が小さくなる。特にガラス基板の厚みが１ｍｍ以上になると、反り量が約1.5ｍｍ以下となり、プロセス上殆ど問題ないレベルになった。シリコン基板の厚みが200ミクロンｍから100ミクロンｍへ薄くなると反り量は少し小さくなるが、この程度の厚みの差では反り量の差は小さいことも分かる。これらの実測値は、シリコン基板の物性値（ヤング率170GPa、線膨張係数3.2ppm／℃）およびガラス基板の物性値（ヤング率70GPa、線膨張係数6.0ppm／℃）からシミュレーションして求めた反り量とも良い一致を示した。（図２における実施例では、第２の基板のガラス基板として線膨張係数が約６ppm／℃のものを使用したが、シミュレーションでは線膨張係数が８ppm／℃のガラス基板でも、反り量がプロセス上問題ないレベルとなることを確認した。）

以上から、厚みが約50ｍｍ〜約300ｍｍのシリコン基板を用いた貼り合わせ基板においては、線膨張係数が約3 ppm／℃〜約８ppm／℃のガラス基板の厚みを1mm以上にすることが良いことが分かった。ウエハレベルパッケージの厚みは、プロセス流動上や実装上から、薄い方が望ましく、3mm〜4mmが上限である。すなわち、ガラス基板を厚くするとパッケージ全体が厚くなり、パッケージを薄型化できなくなる。従って、ガラス基板の厚みの上限は好適には約3mmである。

以上の貼り合わせ基板を用いたウエハレベルパッケージを個片化した最終の半導体パッケージの厚みは、第1の基板厚みと第2の基板厚みとの合計厚みにより主に決定される。（他に、リードまたはバンプ厚みなども加算される。）本発明の上記の実施形態による最終の半導体パッケージの厚みは約１〜４ｍｍとなる。この最終の半導体パッケージを実装した製品が薄い場合（たとえば、製品の厚みが約１〜４ｍｍの場合）には、最終の半導体パッケージの厚みをさらに薄くする必要がある。

そこで、本発明はさらにサポート基板（支持基板）を使用する。たとえば、本発明の別の実施形態である図３に示すように、貼り合わせ基板にサポート基板２４を貼り合わせた構造とする。（図３においては、貫通電極、裏面配線、（裏面）配線保護層やバンプなどは示されていない。）すなわち、図３において、図１で示した構造と同じ貼り合わせ基板の第２の基板であるガラス基板２０上に接合層（第２の接合層）２５を介してサポート基板２４が接着している。サポート基板２４は、第２の基板であるガラス基板２０と同程度の線膨張係数を有する基板であることと、第２の接合層２５は剥離可能であることを特徴とする。たとえば、サポート基板２４がガラス基板２０と同じガラス基板であっても良い。貼り合わせ基板の反り量を抑えるにはガラス基板の線膨張係数は約3 ppm／℃〜約８ppm／℃が望ましい。このサポート基板２４を使用することにより、図１で示す２層タイプの貼り合わせ基板の第２の基板であるガラス基板１０（図３においては２０）をさらに薄くできる。（後述するように、一般的に最終製品としてのパッケージからサポート基板は剥離される。）本発明においては、図２から分かるように、ガラス基板２０とサポート基板２４の厚さの合計を1mm〜3mmにすることによって、プロセス中の貼り合わせ基板（この場合は、サポート基板２４も含む）の反り量を約1.5ｍｍ以下に抑えることができる。（８インチ基板を用いたプロセスにおいては反り量が2.0ｍｍ以下になればプロセスの流動において問題を発生しない。）後に詳細に説明するように、サポート基板２４は、ウエハレベルパッケージが個片化された後に（または、その時に）、個片化されたパッケージから取り除かれる。尚、第３の基板であるサポート基板は、第２の基板と全く同じ材料でなくとも、その線膨張係数が第２の基板の線膨張係数の３０％（より好適には２０％）以内であれば、反り量を約2.0mm以下に充分抑えることができる。

さらに、本発明は第３の基板であるサポート基板にシリコン基板を用いることもできる。この場合は、シリコン基板２３と（シリコン基板である）サポート基板とで、線膨張係数の大きいガラス基板２０を挟んだ構造となる。この構造を図４に示す。図４において、第２の基板であるガラス基板３０上に接合層（第２の接合層）３５を介して第３の基板であるサポートシリコン基板３６が接着している。尚、図４においては、貫通電極、裏面配線、（裏面）配線保護層やバンプなどは示されていない。

図４の構造におけるサポートシリコン基板厚みと反り量の関係を図５に示す。すなわち、図５は、３層タイプの貼り合わせ基板において、サポート基板厚と貼り合わせ基板の反り量との関係を示したグラフである。室温（約２５℃）で第１の接着層３２を介して第１の基板であるシリコン基板３３と第２の基板であるガラス基板３０を貼り合わせ、さらに第２の接合層３５を介して第３の基板であるサポート基板としてシリコン基板３６を貼り合わせた後に、約150℃で熱処理を行い第１の基板３３と第２の基板３０、および第２の基板３０と第３の基板３６を接着した。反り量は、平坦なステージの上に貼り合わせ基板を載せて、光学式そり測定装置を用いて測定した。第１の基板であるシリコン基板３３は直径８インチで厚みが100ミクロンｍであり、第２の基板であるガラス基板３０の厚みは300ミクロンｍである。第２の基板のガラス基板３０の線膨張係数は約６ppm／℃である。第３の基板のサポートシリコン基板３６がない張り合わせ基板の反り量は約4.5ｍｍであったが、シリコン基板３３と同程度の厚さ（0.3mm）のサポートシリコン基板３６を用いた場合は、反り量はほぼ０になる。これは上下方向で貼り合わせ基板（サポート基板も含む）がほぼ対象構造になっているためと考えられる。図５から分かるように、300ミクロンｍのサポートシリコン基板３６を用いた場合でも反り量が約1.5ｍｍ以下になり、プロセス上問題ないレベルになっている。さらに厚いサポートシリコン基板３６を用いると、反り量はさらに小さくなる。図２に説明した場合と同様のシリコン基板、ガラス基板の物性値（線膨張係数、ヤング率）を用いてシミュレーションを行った結果は、実測値と良く一致した。（図４における実施例では、第２の基板のガラス基板として線膨張係数が約６ppm／℃のものを使用したが、シミュレーションでは線膨張係数が８ppm／℃のガラス基板でも、反り量がプロセス上問題ないレベルとなることを確認した。）図５から分かるように、サポート基板３６にシリコン基板を用いた場合、サポート基板３６がかなり薄くても貼り合わせ基板の反り量を小さくできる。しかし、サポートシリコン基板３６をシリコン基板３３と同程度の厚さ（約50ミクロンｍ〜約300ミクロンｍ）にすると、サポート基板３６はかなり薄くなってしまい、強度的に弱くなり、サポート（支持）基板としての役割を果たさなくなる。そこで、サポートシリコン基板３６の厚みは少なくとも300ミクロンｍは必要である。上述したように300ミクロンｍでも反り量はプロセス上問題ないレベルとなるし、さらにサポートシリコン基板３６を厚くすることにより、反り量をさらに低減でき、かつサポートシリコン基板の強度も高めることもできる。但し、上述したようにパッケージとしての厚みの上限は約3mm〜4mmであることから来る貼り合わせ基板の厚みの上限も約3mm〜4mmであるから、サポートシリコン基板３６の厚みの上限も存在する。尚、プロセス流動上（基板キャリア、搬送用装置、エッチングやＣＶＤやスパッタ等の装置上）からも、貼り合わせ基板の厚みの上限も約3mm〜4mmが好適である。

以上から、本発明は、第１の基板であるシリコン基板３３の厚さが50〜300ミクロンｍで、かつ線膨張係数が3〜8ppm／℃である第２の基板のガラス基板の厚さ３０が300〜500ミクロンｍである貼り合わせ基板に対して、第３の基板であるサポートシリコン基板３６の厚さは、0.3〜3mm（好適には0.5〜3mm）であることを特徴とする。すなわち、図５から分かるように、ガラス基板３０とサポートシリコン基板３６の厚さの合計を0.6mm〜3mmにすることによって、プロセス中の貼り合わせ基板（この場合は、サポート基板２４も含む）の反り量を約1.5ｍｍ以下に抑えることができる。実用上、ガラス基板３０とサポートシリコン基板３６の厚さの合計を1.0mm〜3mmにする方が、強度上およびプロセス上、貼り合わせ基板を処理するうえでは好適である。（尚、８インチ基板プロセスの場合、反り量は約2.0ｍｍ以下であれば特に問題はない。）また、第３の基板は、第１の基板と全く同じ材料でなくとも、その線膨張係数が第２の基板の線膨張係数の３０％（より好適には２０％）以内であれば、反り量を約2.0mm以下に充分抑えることができる。

次に、図６に、本発明の貼り合わせ基板構造を用いた光学系半導体デバイスのウエハレベルパッケージの製造工程を示す。図６（ａ）に示すように、第２の基板４０の表面に第２の接合層４５を付着し、その上に第３の基板であるサポート基板４４を接合する。第２の基板は好適には線膨張係数が3〜8ppm／℃のガラス基板である。第２の接合層４５として、液状接着剤を第２の基板４０の表面上に塗布しても良いし、シート上のテープ接着剤を基板４０の表面上に接着しても良い。液状接着剤やテープ接着剤としてエポキシ系接着剤、アクリル系接着剤やポリイミド系接着剤などが市販されているが、これらに限定されるわけでなく、本発明を達成するための接着剤であればどんなものでも使用できる。第３の基板のサポート基板４４は、第２の基板の線膨張係数と同程度の材料であっても良く、第３の基板の線膨張係数と第２の基板の線膨張係数との差は、第２の基板の線膨張係数を基準として、３０％以下、好適には、２０％以下である。最適には、第３の基板は第２の基板と同じ材料である。或いは、第３の基板のサポート基板４４は、第１の基板の線膨張係数と同程度の材料であっても良く、第３の基板の線膨張係数と第１の基板の線膨張係数との差は、第１の基板の線膨張係数を基準として、３０％以下、好適には、２０％以下である。最適には、第３の基板は第１の基板と同じ材料である。第１の基板がシリコン基板、第２の基板がガラス基板の場合には、第３の基板のサポート基板４４は好適にはガラス基板またはシリコン基板である。

次に図６（ｂ）に示すように、第１の接合層４２を介して半導体デバイス４１を搭載した第１の基板であるシリコン基板４３の表面（半導体デバイス４１が形成されている側）を、サポート基板４４を貼り合わせたガラス基板４０に接合させる。第１の接合層も液状接着剤をガラス基板４０の表面上に塗布しても良いし、シート上のテープ接着剤を接着しても良い。液状接着剤やテープ接着剤としてエポキシ系接着剤、アクリル系接着剤やポリイミド系接着剤などが市販されているが、これらに限定されるわけでなく、本発明を達成するための接着剤であればどんなものでも使用できる。第１の基板上に搭載されたデバイスがＣＣＤやＣＭＯＳ等のイメージセンサーなどの光学系デバイスである場合であって、そのデバイス上にも第１の接合層を介在させる場合には、第２のガラス基板を通して可視光を透過させる必要があるので、第１の接着層の材料も可視光を透過させるいわゆる透明材料を使用する必要がある。しかし、このデバイス上に第１の接合層を介在させない場合は、（本発明の図においては、デバイス上に第１の接合層を介在させない場合について記載している）第１の接着層４２の材料は透明材料である必要はない。

上記デバイス上に第１の接合層を介在させないようにする方法、すなわち半導体デバイス４１の上部にキャビティ４６を形成する方法を以下に説明する。第１の方法として、第１の基板のデバイスが存在する面に第１の接合層を形成する。この第１の接合層の初期材料が液体である場合は、第１の基板のデバイスが存在する面にスピンコート等で塗布した後プリベークする。この塗布材料が感光性の場合にはフォトマスクおよび現像法を用いてデバイス上の塗布材料を除去し、それ以外の必要な部分に塗布材料を選択的に形成する。この後で第２の基板を接着させる。この塗布材料が感光性でない場合には、この材料の上にさらにフォトレジスト等をコートしフォトリソ法を用いてデバイス上のフォトレジストを除去し、さらにこのフォトレジストをマスクとして、ドライエッチングやウエットエッチングを用いて選択的にデバイス上の上記塗布材料を除去する。その後でフォトレジストを除去すると、デバイス上には塗布材料がなく必要な部分に塗布材料を残すことができる。その後で、第２の基板を接着させる。

第２の方法として、第１の基板のデバイスが存在する面に第１の接合層を形成する。第１の接合層の初期材料が、シート状（またはテープ状）である場合においても、そのシートが感光性であるかないかにより、第１の接合層を形成する方法が異なる。シートが感光性である場合には、第１の基板のデバイスが存在する面にシートを接着した後、フォトマスクおよび現像法を用いてデバイス上のシート材料を除去し、それ以外の必要な部分にシート材料を選択的に形成する。この後で第２の基板を接着させる。このシートが感光性でない場合には、この材料の上にさらにフォトレジスト等をコートしフォトリソ法を用いてデバイス上のフォトレジストを除去し、さらにこのフォトレジストをマスクとして、ドライエッチングやウエットエッチングを用いて選択的に上記シート材料を除去する。その後でフォトレジストを除去すると、デバイス上にはシート材料がなく必要な部分にシート材料を残すことができる。その後で、第２の基板を接着させる。さらに、シートを用いる場合には、あらかじめデバイス上にシート部分が存在しないパターンを有するシートを用いて、第１の基板のデバイスが存在する表面にシートを貼付し、デバイス上にはシート材料がなく必要な部分にシート材料を残すことができ、その後で、第２の基板を接着させる。

この後で、３つの基板を貼り合せた貼り合せ基板に熱処理を行ない、第１の接着層および第２の接着層を硬化させ、第１の基板であるシリコン基板４３と第２の基板であるガラス基板４０との接着および第２の基板であるガラス基板４０と第3の基板であるサポート基板４４との接着を行なう。通常この熱処理は、130℃〜170℃で行なわれる。もちろん、接着剤のキュア（硬化）温度が低い場合はもっと低温で熱処理できるし、接着剤のキュア温度が高い場合はもっと高温で熱処理を行なう必要がある。

本発明においては、第２の接着層のキュア温度は第１のキュア温度よりも高いことが望ましい。このような場合における上記の熱処理は、低いキュア温度を有する第１の接着層のキュア温度より高いキュア温度を有する第２の接着層のキュア温度との間の温度で熱処理を行なう。この熱処理によって第１の基板と第２の基板の接着が確実に行なわれる。これに対して、第２の基板と第３の基板（サポート基板）との接着は充分には行なわれない。しかしながら、本発明における貼り合わせプロセスに耐える程度の接着性を有するように（第１および第２の接着層の材料を選定し）熱処理温度を設定する。すなわち、第２の基板と第３の基板との接着性は、長時間の信頼性には耐えられないが、短時間のプロセス条件（すなわち、貼り合わせプロセス）には耐えられるように設定することができる。たとえば、キュア温度が130℃〜170℃である接着材料を第１の接着層に使用し、第２の接着層の接着剤のキュア温度が180℃〜220℃のものを選定する。そして、熱処理温度を第１の接着層のキュア温度と第２の接着層のキュア温度の間に設定する。この熱処理によって第１の基板と第２の基板の接着が確実に行なわれる。これに対して、第２の基板と第３の基板（サポート基板）との接着は充分行なわれないが、本発明の貼り合せプロセスには充分対応することができる。すなわち、貼り合せ基板の反り量を２ｍｍ以下に抑えかつプロセス途中で基板が剥離しないようにすることが可能である。上記のようにすることの利点は、最後に第３の基板は剥離させるので、その剥離を容易にするためである。（図６（ｇ）、（ｈ）を参照）第２の基板と第３の基板の接着は完全ではないので、たとえばアルコールやキシレン等の剥離液を用いて第３の基板を第2の基板から容易に剥離することができる。尚、第１の接合層のキュア温度は第２の接合層のキュア温度より少なくとも１０度以上高いと、熱処理温度をその間に設定して熱処理を行うことができ、第３の基板を第２の基板から容易に剥離をすることが可能である。

次に図６（ｃ）に示すように、シリコン基板４３の裏面から研削してシリコン基板４３を薄くする。このシリコン基板４３を薄くする目的の一つは、このシリコン基板にはその厚み方向に貫通配線（貫通電極）が形成されるので、貫通配線の形成を容易に行うことである。すなわち、シリコン基板の厚みを約50ミクロンｍ〜約300ミクロンｍと薄くする。次に図６（ｄ）に示すように、貫通配線４７を形成し、研削して薄くなったシリコン基板の裏面に（再）配線層４８を形成する。貫通配線４７は、第１の基板４３の一方の面（表面）に形成されている素子４１と第１の基板４３の他方の面（裏面）に形成される（再）配線４８と電気的に接続する第１の基板４３内に存在する配線を意味する。この貫通配線４７は、第１の基板４３内に貫通孔を形成した後に金属等の導電層を形成することにより作製される。さらに図６（ｅ）に示すように配線保護層４９を再配線層４８の周辺に形成した後に、図６（ｆ）に示すようにシリコン基板４３の裏面にバンプ（たとえば、半田や金）５０を形成する。配線保護層４９は、再配線層４８の保護のための層であり、シリコン酸化膜やシリコン窒化膜などの無機系絶縁膜、或いはエポキシ系樹脂やポリイミド系樹脂などの有機系絶縁膜である。これによって、シリコン基板４３の表面に搭載された半導体デバイス４１は貫通配線４７および（再）配線層４８を通じてバンプ５０と接続する。次に図６（ｇ）に示すように、ダイシングライン51に沿ってダイシングを行い、半導体デバイスを基板内で分割する。ダイシングライン51は一般には、第１の接合層４２に沿って（または接合層４２の近傍に沿って）設けられる。このときに、ダイシングは第２の接合層４５の内部で止まるようにし、サポート基板４４までダイシングされないようにする。これは、サポート基板４４を再利用できるようにするためであり、或いは第１の基板４３と第２の基板４０からなる貼り合わせ基板をサポート基板４４から剥離することを容易にするためである。次に図６（ｈ）に示すように、サポート基板４４を剥離する。サポート基板４４を剥離するときに同時に第２の接合層４５も剥離することが望ましい。サポート基板４４を剥離したときにガラス基板４０側に第２の接合層４５が残る場合には、その後で第２の接合層４５を取り除くことが望ましい。特に、光学系デバイスの場合には、ガラス基板４０側から光を透過する必要があるので、第２の接合層４５を取り除く必要がある。サポート基板を剥離したＩＣ（半導体）パッケージの厚みは1mm以下にもできるので、非常に薄く軽くなり、この極薄のＩＣパッケージを実装して軽薄短小の機器を実現できる。

以上のようにして、半導体デバイスがＩＣパッケージとして個片化される。この個片化されたＩＣパッケージは、プリント配線基板等にバンプ５０を介して実装される。尚、以上のようにして作成されたＩＣパッケージはチップサイズパッケージ（すなわち、ＣＳＰ）と呼ばれる。

サポート基板４４にシリコン基板を用いたときのメリットは上述したが、さらに以下のメリットもある。例えば、プラズマ処理時に基板（ウエハと呼ぶ）の加工面の反対側（すなわち、サポート基板側）で冷却機構を持つ装置において、サポート基板４４がガラスの場合には、ガラスの熱伝導率が小さい（１Ｗ/ｍＫ）ため冷却効率が悪いが、サポート基板４４にシリコンを用いた場合には、シリコンの熱伝導率が大きい（170Ｗ/ｍＫ）ため冷却効率が良くなる。この結果エッチング、ＣＶＤ絶縁膜・金属膜を積層するプロセスの安定性が向上する。たとえば、プラズマエッチング工程においてを均一性良くエッチングでき、あるいはCVD絶縁膜や金属膜を均一性良く積層することができる。この効果はサポート基板が厚い方が顕著であるので、かつ反り量もサポート基板が厚い方が小さくなる。さらに、ウエハアライメント装置、エッチング装置、ＣＶＤ装置や金属膜積層装置などにおいては、基板を載置する装置側ステージへのウエハチャッキング方法として、静電チャックが主に用いられている。この静電チャックに対しても、ガラス基板ではチャッキングが困難であるが、シリコン基板の場合にはチャッキングが容易である。

上記の説明において、第１の基板である半導体基板の表面には主に光学系半導体デバイスが形成されているとして説明してきたが、光学系以外の通常の半導体デバイスが形成されている場合においても本発明を適用できることは言うまでもない。尚、半導体デバイスとは一般には受動素子および／または能動素子も意味する。

本明細書における実施形態として説明した内容は、背景技術や従来技術のところで説明したことも含めて、他の実施形態において同様の説明をしていない場合でも、互いに矛盾を生じない限りにおいてお互いに適用できることは言うまでもない。また、本発明は、貼り合わせ構造を有する基板であればどんなものに適用可能である。

本発明は、半導体産業で用いられるウエハレベルパッケージを作製する貼り合わせ基板に利用できる。

図１は、本発明の一実施形態である２層タイプの貼り合わせ基板の構造を示す図である。 図２は、２層タイプの貼り合わせ基板の構造におけるガラス基板厚と貼り合わせ基板の反り量の関係を示すグラフである。 図３は、本発明の一実施形態である３層タイプの貼り合わせ基板の構造を示す図である。 図４は、本発明の一実施形態である３層タイプの貼り合わせ基板の別の構造を示す図である。 図５は、３層タイプの貼り合わせ基板の構造におけるサポート基板厚と貼り合わせ基板の反り量の関係を示すグラフである。 図６は、本発明の３層タイプの貼り合わせ基板の作製工程を示す図である。 図７は、従来の貼り合わせ基板を示す図である。 図８は、従来の貼り合わせ基板の作製工程を示す図である。

符号の説明

１０、２０、３０、４０、１００・・・第２の基板（ガラス基板）、
１１、２１、３１、４１、１０１・・・半導体デバイス、
１２、２２、３２、４２、１０２・・・（第１の）接合層（接着層）、
１３、２３、３３、４３、１０３・・・第１の基板（半導体基板）、
１４、２６、３７、４６、１０４・・・キャビティ、
２４、３６、４４・・・第３の基板（サポート基板）、
２５、３５、４５・・・第２の接合層、４７、１０７・・・貫通配線（貫通電極）、
４８、１０５・・・（再）配線（層）、４９、１０６・・・（裏面）配線保護層、
５０、１０８・・・バンプ、５１、１０９・・・ダイシングライン

Claims (10)

1. 受動素子および／または能動素子が形成された第１の基板である半導体基板の一方の面（表面）に接合層を介して第２の基板を貼り合わせた構造を有する貼り合わせ基板であって、第２の基板の厚さが１〜３ｍｍであることを特徴とする、貼り合わせ基板。
2. 第１の基板は５０〜３００ミクロンｍの厚みを有するシリコン基板であり、第２の基板は線膨張係数が３〜8ppm／℃のガラス基板であることを特徴とする、特許請求の範囲第１項に記載の貼り合わせ基板。
3. 受動素子および／または能動素子が形成された第１の基板である半導体基板の一方の面（表面）に接合層を形成する工程、および
   前記接合層を介して第1の基板と第２の基板を接合する工程、
   を含むことを特徴とする、貼り合わせ基板を用いた半導体装置の製造方法であって、
   第２の基板の厚さが１〜３ｍｍであることを特徴とする、半導体装置の製造方法。
4. 受動素子および／または能動素子が形成された第１の基板である半導体基板の一方の面（表面）に第１の接合層を介して第２の基板を貼り合わせ、第２の基板の外側の面に第２の接合層を介して第３の基板をさらに貼り合わせた構造を有する貼り合わせ基板であって、第２の基板と第３の基板の合計厚さが１〜３ｍｍであることを特徴とする、貼り合わせ基板。
5. 第１の基板は５０〜３００ミクロンｍの厚みを有するシリコン基板であり、第２の基板は線膨張係数が３〜8ppm／℃のガラス基板であることを特徴とする、特許請求の範囲第４項に記載の貼り合わせ基板。
6. 第３の基板の線膨張係数と第２の基板の線膨張係数との差は、第２の基板の線膨張係数を基準として２０％以下であることを特徴とする、特許請求の範囲第５項に記載の貼り合わせ基板。
7. 第３の基板は線膨張係数が３〜8ppm／℃のガラス基板であることを特徴とする、特許請求の範囲第５項または第６項に記載の貼り合わせ基板。
8. 受動素子および／または能動素子が形成された第１の基板である半導体基板の一方の面（表面）に第１の接合層を形成する工程、
   第１の接合層を介して第1の基板と第２の基板を接合する工程、
   第２の基板上に第２の接合層を形成する工程、および
   第２の接合層を介して第２の基板と第３の基板を接合する工程、
   を含むことを特徴とする、貼り合わせ基板を用いた半導体装置の製造方法であって、
   第２の基板と第３の基板の合計厚さが１〜３ｍｍであることを特徴とする、半導体装置の製造方法。
9. 第１の基板と第２の基板の接合および第２の基板と第３の基板の接合のための熱処理を行う工程をさらに含み、前記第１の接合層の材料の硬化温度は前記第２の接合層の材料の硬化温度より高いことを特徴とする、特許請求の範囲第８項に記載の半導体装置の製造方法。
10. 第１の基板、第１の接合層、第２の基板、および第２の接合層の少なくとも１部を切断する工程、並びに切断した第１の基板と第２の基板を接合した貼り合わせ基板を第３の基板から剥離する工程をさらに含むことを特徴とする、特許請求の範囲第８項に記載の半導体装置の製造方法。

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