JP2009163863A5 - - Google Patents
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Description
本件発明は、メモリデバイス及びそのメモリデバイスからのデータ読み取り方法に関し、特には、奇数個のフラッグビットを備えるNANDフラッシュに関する。
一般に、NANDフラッシュに保存されるデータにはメインデータと注釈データとがあり、注釈データはメインデータに付属するデータである。エラー訂正コード(Error Correction Code)やメモリセル損壊表示等の注釈データは、実際の用途に合わせて製造メーカーが設計している。
ウェハの検査が終了すると、NANDフラッシュの正常な動作が可能になるように、メモリ内の損壊したメモリセルを代替する冗長回路(Redundancy Circuit)を付加する必要がある。例えば、特許文献1が開示するフラッシュメモリデバイスは、メインメモリセルアレイの損壊セルをスペアセルで代替する修復回路を備えている。
また、注釈データは、メインデータと比較すると、メモリアレイ全体の最小部分のメモリセルしか占有していないが、損壊した注釈データを修復するための冗長回路も必要とされる。
本件発明は、メモリデバイス及びそのメモリデバイスからのデータ読み取り方法を提供し、上記課題を解決することを目的とする。
本件発明に係るメモリデバイス: 本件発明に係るメモリデバイスは、メインデータのビット長さに対応するロジックレベルのフラッグビットを複数備える注釈データ及び当該メインデータを備える複数のページユニットで構成されたメモリアレイと、当該注釈データに基づいて判定データを発生させる判定回路と、当該判定データに基づいて当該メインデータの情報を得る読み取り回路と、を備えたことを特徴としている。
本件発明に係るメモリデバイスにおいては、フラッグビットの個数が奇数であることも好ましい。
本件発明に係るメモリデバイスにおいては、判定データに対応するメインデータと注釈データとを保存するページバッファをメモリアレイと判定回路との間に備えるものであることも好ましい。
本件発明に係るメモリデバイスにおいては、メモリアレイはNANDフラッシュであることも好ましい。
本件発明に係るメモリデバイスにおいては、メモリアレイはマルチレベルセルを備えるものであることも好ましい。
本件発明に係るメモリデバイスにおいては、フラッグビットは、メインデータの第1のビット長さに対応する第1のロジックレベル、または、メインデータの第2のビット長さに対応する第2のロジックレベルのいずれかを備えるものであることも好ましい。
本件発明に係るメモリデバイスにおいては、判定回路は第1のロジックレベルのフラッグビット数と第2のロジックレベルのフラッグビット数を検出し、第1のロジックレベルのフラッグビット数と第2のロジックレベルのフラッグビット数に基づいて、判定データを発生させるものであることも好ましい。
本件発明に係るメモリデバイスにおいては、第1のロジックレベルのフラッグビット数が第2のロジックレベルのフラッグビット数より大きい時、判定データは、メインデータの第1のビット長さを示す第1のロジックレベルで、第2のロジックレベルのフラッグビット数が第1のロジックレベルのフラッグビット数より大きい時、判定データは、メインデータの第2のビット長さを示す第2のロジックレベルであると判定するものであることも好ましい。
本件発明に係るメモリデバイスにおいては、判定データはメインデータのビット長さであることも好ましい。
本件発明に係るメモリデバイスからのデータ読み取り方法: 本件発明に係るメモリデバイスからのデータ読み取り方法は、以下のステップA〜ステップCを含むことを特徴としている。
ステップA: メモリアレイから、メインデータに対応し、メインデータのビット長さに対応するロジックレベルのフラッグビットを複数備える注釈データとメインデータとを読み取るステップ。
ステップB: フラッグビットに基づいて判定データを発生させるステップ。
ステップC: 判定データに基づいてメインデータの情報を得るステップ。
ステップB: フラッグビットに基づいて判定データを発生させるステップ。
ステップC: 判定データに基づいてメインデータの情報を得るステップ。
本件発明に係るメモリアレイは、メインデータに対応する注釈データが複数で奇数個のフラッグビットを備えるため、メモリ内で損壊したメモリセルを代替するための冗長回路をフラッシュメモリに付加する必要がない。また、注釈データ用のメモリセルに対してはウェハ検査を実行する必要がない。
図1に、本件発明の実施形態に基づくメモリデバイス100を示す。メモリデバイス100は、メモリアレイ110とページバッファ120と判定回路130とデータ読み取り回路140とを備える。図1に示すメモリアレイ110は、マルチレベルセルの形成されたNANDフラッシュであり、メモリセルは、ページ111、ページ112等複数のページユニットに分割して配置されている。メモリアレイ110の中では、各ページにメインデータとメインデータに対応する注釈データとが保存されており、注釈データはマルチビットデータである。読み取り回路140がメモリアレイ110からデータを読み取る時、読み取り位置のページに対応するメインデータD1と注釈データD2とはページバッファ120に伝送される。
そして、判定回路130は、ページバッファ120内の注釈データD2に基づいて判定データD3を発生させる。データ読み取り回路140はページバッファ120からメインデータD1を受信し、メインデータD1が1ビットデータと2ビットデータのいずれであるかを示す判定データD3に基づいて、最終的にメインデータD1の内容を得る。例えば、2ビットデータ「00」と「01」とは、それぞれ、1ビットデータ「0」と「1」とみなされる。
本件発明の実施形態では、注釈データは奇数個のフラッグビットで形成される。図2に、実施形態に基づくページユニットに保存されたデータ200を示す。データ200は、メインデータD1と注釈データD2とを備えており、注釈データD2には損壊がない。図2では、注釈データD2は5個のフラッグビットb1−b5で形成されている。メインデータD1は、フラッグビットが「1」の時には2ビットデータで、フラッグビットが「0」の時には1ビットデータである。対応するページユニット内の注釈データD2をプログラムする時、メインデータD1が2ビットデータであれば、全てのフラッグビットb1−b5は、「1」にプログラムされる。従って、図2に示すように、注釈データD2に損壊がなければ、全てのフラッグビットは同じロジックレベルを備える。このようにして、図1に示す判定回路130は、データD2を読み取る時、このフラッグビットb1−b5に基づいて、判定回路は注釈データD2内の全フラッグビットが「1」であると判断する。すると、判定回路は、ロジックレベルが「1」の判定データを発生させる。すると、ロジックレベルが「1」の判定データに基づき、メインデータD1が2ビットデータであることを示す情報を図1に示すデータ読み取り回路140が得る。
図3に、本件発明の別の実施形態である、ページユニットに保存されるデータ250を示す。データ250は、メインデータD1と損壊のある注釈データD2を備えている。この実施形態では、損壊したメモリセルは「1」にプログラムされていない。図3では、メインデータD1は2ビットデータであり、注釈データD2は5個のフラッグビットb1−b5で形成されているが、フラッグビットb3とb4には損壊がある。そのため、メインデータD1が2ビットデータであることを示すように注釈データD2をプログラムする時、フラッグビットb3とb4は「1」にプログラムされない。従って、フラッグビットb1とb2とb5とは同じロジックレベル「1」を備え、フラッグビットb3とb4とは同じロジックレベル「0」を備える。その結果、図1に示す判定回路130は、フラッグビットb1−b5に基づき、注釈データD2を読み取る時に、第1のロジックレベルのフラッグビット数としてロジックレベルが「1」のフラッグビットの個数3を、第2のロジックレベルのフラッグビット数としてロジックレベルが「0」のフラッグビットの個数2を認識する。すると、ロジックレベルが「1」のフラッグビットの個数がロジックレベル「0」のフラッグビットの個数よりも多いので、判定回路130はロジックレベルが「1」であることを示す判定データを発生させる。すると、ロジックレベルが「1」の判定データに基づき、メインデータD1が2ビットデータであることを示す情報を図1に示すデータ読み取り回路140が得る。更に別の実施形態として、第2のロジックレベルのフラッグビット数が第1のロジックレベルのフラッグビット数よりも大きい時には、判定回路130はロジックレベルが「0」であるという判定データを発生させる。
上述したように、注釈データD2内のフラッグビットは、全てを同じロジックレベルにプログラムする。しかし、注釈データD2を保存するメモリセルのうち少数が損壊している時、判定回路130は、第1のロジックレベルのフラッグビット数と第2のロジックレベルのフラッグビット数とに基づいて判定データのロジックレベルを決定する。従って、注釈データD2を保存するメモリセルが損壊していても、フラッシュメモリは、損壊したメモリセルを代替するための余分な冗長回路(修復回路やメモリセルの追加)を必要としない。即ち、注釈データD2を保存するメモリセルに対してはウェハ検査を実行する必要がない。
図4に、本件発明の実施形態におけるデータ読み取り方法を示す。まず、工程302で、ページバッファが、マルチレベルセルを備えるNANDフラッシュのようなメモリアレイからメインデータとこのメインデータに対応した注釈データとからなるメモリデータを読み取る。注釈データは複数で奇数個のフラッグビットを備えている。続いて、工程304で、判定回路が、複数のフラッグビットに基づいて、1ビットの判定データ(即ち、判定ビット)を発生させる。判定回路は、ロジックレベル「1」のフラッグビットの個数である第1のロジックレベルのフラッグビット数とロジックレベル「0」のフラッグビットの個数である第2のロジックレベルのフラッグビット数とに基づいて、判定データのロジックレベルを決定する。最終的には、工程306で、データ読み取り回路がメインデータを受信し、判定データからメインデータの情報を受け取り、この情報からメインデータを得る。また、判定データをメインデータのビット長さを示すものとして、データ読み取り回路がメインデータのビット長さを示す情報に基づいてメインデータを得るようにしても良い。
上記に本件発明の好ましい実施形態を開示したが、これらは決して本件発明を限定するものではなく、当業者であれば誰でも、本件発明の精神と領域を脱しない範囲内で各種の変更や調整を加えることが出来る。従って本件発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
メインデータのビット長さに対応するロジックレベルのフラッグビットを複数備える注釈データ及び当該メインデータを備える複数のページユニットで構成されたメモリアレイと、当該注釈データに基づいて判定データを発生させる判定回路と、当該判定データに基づいて当該メインデータの情報を得る読み取り回路と、を備えるメモリデバイスは、判定回路が複数のフラッグビットの状態に基づいて判定データを発生させるため、フラッグビットの数を多くすることにより、メモリ内から読み取るデータの信頼性を累進的に良好にすることが出来る。
100 メモリデバイス
110 メモリアレイ
120 ページバッファ
130 判定回路
140 データ読み取り回路
D1 メインデータ
D2 注釈データ
D3 判定データ
b1−b5 フラッグビット
S302、S304、S306 ステップ
110 メモリアレイ
120 ページバッファ
130 判定回路
140 データ読み取り回路
D1 メインデータ
D2 注釈データ
D3 判定データ
b1−b5 フラッグビット
S302、S304、S306 ステップ
Claims (10)
- メインデータのビット長さに対応するロジックレベルのフラッグビットを複数備える注釈データ及び当該メインデータを備える複数のページユニットで構成されたメモリアレイと、
当該注釈データに基づいて判定データを発生させる判定回路と、
当該判定データに基づいて当該メインデータの情報を得る読み取り回路と、を備えたことを特徴とするメモリデバイス。 - 前記フラッグビットの個数が奇数であることを特徴とする請求項1に記載のメモリデバイス。
- 前記判定データに対応する前記メインデータと前記注釈データとを保存するページバッファを前記メモリアレイと前記判定回路との間に備えるものであることを特徴とする請求項1または請求項2に記載のメモリデバイス。
- 前記メモリアレイはNANDフラッシュであることを特徴とする請求項1〜請求項3のいずれかに記載のメモリデバイス。
- 前記メモリアレイはマルチレベルセルを備えるものであることを特徴とする請求項4に記載のメモリデバイス。
- 前記フラッグビットは、メインデータの第1のビット長さに対応する第1のロジックレベル、または、メインデータの第2のビット長さに対応する第2のロジックレベルのいずれかを備えるものであることを特徴とする請求項1〜請求項5のいずれかに記載のメモリデバイス。
- 前記判定回路は、前記第1のロジックレベルのフラッグビット数と前記第2のロジックレベルのフラッグビット数とを検出し、当該第1のロジックレベルのフラッグビット数と当該第2のロジックレベルのフラッグビット数に基づいて、前記判定データを発生させるものであることを特徴とする請求項6に記載のメモリデバイス。
- 前記第1のロジックレベルのフラッグビット数が前記第2のロジックレベルのフラッグビット数より大きい時、前記判定データは、メインデータの第1のビット長さを示す当該第1のロジックレベルで、当該第2のロジックレベルのフラッグビット数が当該第1のロジックレベルのフラッグビット数より大きい時、当該判定データは、メインデータの第2のビット長さを示す当該第2のロジックレベルであると判定するものであることを特徴とする請求項6または請求項7に記載のメモリデバイス。
- 前記判定データは前記メインデータのビット長さであることを特徴とする請求項1〜請求項6のいずれかに記載のメモリデバイス。
- 請求項1〜請求項9のいずれかに記載のメモリデバイスからのデータ読み取り方法であって、以下のステップA〜ステップCを含むことを特徴とするデータ読み取り方法。
ステップA: 前記メモリアレイから、前記メインデータに対応し、メインデータのビット長さに対応するロジックレベルのフラッグビットを複数備える前記注釈データと、当該メインデータとを読み取るステップ。
ステップB: 前記フラッグビットに基づいて前記判定データを発生させるステップ。
ステップC: 前記判定データに基づいて前記メインデータの情報を得るステップ。
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