JP2009158040A - Semiconductor storage device - Google Patents
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Abstract
Description
本発明は、半導体記憶装置に関し、特にランダムアクセスが可能なダイナミックメモリに関するものである。 The present invention relates to a semiconductor memory device, and more particularly to a dynamic memory capable of random access.
高密度半導体メモリといえば、従来、ＤＲＡＭ（Dynamic Random Access Memory）がその主流である。ＤＲＡＭでは、集積度が増加するのに伴って、より小さなメモリセル領域に、十分な容量を有するメモリキャパシタを形成する必要がある。このため、ＤＲＡＭは、最近ではそのメモリキャパシタ形成の難しさから、スケーリング限界を迎えようとしている。 Conventionally, DRAM (Dynamic Random Access Memory) has been the mainstream of high-density semiconductor memories. In a DRAM, as the degree of integration increases, it is necessary to form a memory capacitor having a sufficient capacity in a smaller memory cell region. For this reason, DRAM has recently reached the limit of scaling due to the difficulty of forming its memory capacitor.
こうした中で、ＤＲＡＭのようなセルキャパシタを持つ代わりに、スイッチングトランジスタ自体をセルキャパシタ素子として使用するようなメモリセルが開発されつつある。たとえば、非特許文献１（Takashi Ohsawa、外６名、“Memory Design Using a One-Transistor Gain Cell on SOI”、IEEE JOURNAL OF SOLID-STATE CIRCUITS、Nov. 2002、Vol. 37、NO. 11、p. 1510-1522）は、単一のＳＯＩ（Silicon On Insulator）トランジスタで構成されたメモリセル構造を開示する。非特許文献１のメモリセルでは、ＳＯＩトランジスタのフローティングボディ領域に電荷が蓄積される。
Under such circumstances, a memory cell is being developed in which the switching transistor itself is used as a cell capacitor element instead of having a cell capacitor such as a DRAM. For example, Non-Patent Document 1 (Takashi Ohsawa, 6 others, “Memory Design Using a One-Transistor Gain Cell on SOI”, IEEE JOURNAL OF SOLID-STATE CIRCUITS, Nov. 2002, Vol. 37, NO. 11, p. 1510-1522) discloses a memory cell structure composed of a single SOI (Silicon On Insulator) transistor. In the memory cell of Non-Patent
一方、非特許文献２（Fukashi Morishita、外７名、“A Capacitorless Twin-Transistor Random Access Memory（TTRAM）on SOI,”、Proc. CICC、Sep. 2005、p. 435-438）は、直列に接続された２つのＳＯＩトランジスタで構成されるメモリセル構造を開示する。ＴＴＲＡＭ（Twin-Transistor Random Access Memory）セルと呼ばれるこのメモリセルは、２つのＳＯＩトランジスタのうち一方のボディ領域を記憶ノードとして利用し、他方のトランジスタをアクセストランジスタとして利用するものである。 On the other hand, Non-Patent Document 2 (Fukashi Morishita, 7 others, “A Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,” Proc. CICC, Sep. 2005, p. 435-438) is connected in series. Disclosed is a memory cell structure composed of two SOI transistors. This memory cell, called a TTRAM (Twin-Transistor Random Access Memory) cell, uses one body region of two SOI transistors as a storage node and the other transistor as an access transistor.
また、非特許文献３（Kazutami Arimoto、外６名、“A Configurable Enhanced T2RAM Macro for System-Level Power Management Unified Memory”、Proc. VLSI Symp.）、および非特許文献４（Kazutami Arimoto、外５名、“A Scalable ET2RAM(SETRAM) with Verify Control for Soc Platform Memory IP on SOI”、Proc. CICC、2006、p. 429-432）に開示される技術は、非特許文献２のメモリセル構造において、データ書込動作について変形したものである。これらの非特許文献３，４の技術は、データ書込時に、ゲート・ボディ間の結合容量に加えて、ＧＩＤＬ（Gate Induced Drain Leakage）電流を利用する。
非特許文献１に開示されるメモリセル構造では、低電圧駆動が困難であったり、メモリアレイの制御が複雑であったりする。したがって、微細化とともにやはりスケーリングの限界が生じてしまうことが考えられる。
In the memory cell structure disclosed in
非特許文献２〜４に開示されるＴＴＲＡＭセルは、これらの問題点を克服する。ＴＴＲＡＭセルでは、メモリセルに２つのトランジスタを用いることで、書込とデータ保持の機能が明確に区別され、アレイ制御が簡単になる。また、このため、特別な電圧やプロセスも必要とせずにキャパシタレスメモリを実現することができる。
The TTRAM cells disclosed in
このＴＴＲＡＭの動作を保証するためには種々の動作マージンテストを行なう必要があるが、非特許文献２〜４のいずれも動作マージンテストついて検討されていない。
In order to guarantee the operation of this TTRAM, it is necessary to perform various operation margin tests, but none of
したがって、本発明の目的は、ＴＴＲＡＭのメカニズムに適した動作マージンテストを行なう半導体記憶装置を提供することである。 Therefore, an object of the present invention is to provide a semiconductor memory device that performs an operation margin test suitable for the mechanism of TTRAM.
本発明は、動作モードとして通常モードとテストモードとを有する半導体記憶装置であある。本発明の半導体記憶装置は、複数のメモリセルを含むメモリアレイと周辺回路とを備える。複数のメモリセルの各々は、固定された第１の電圧が供給される第１のノードと、一端が第１のノードに接続され、電気的に浮遊状態のボディ領域および第１の信号が供給される制御電極を有する第１のトランジスタと、第２の信号が供給される第２のノードと、第１のトランジスタの他端と第２のノードとの間に接続され、ボディ領域および第３の信号が供給される制御電極を有する第２のトランジスタとを含む。そして、複数のメモリセルの各々は、第１のトランジスタのボディ領域に蓄積した電荷量に応じてデータを記憶する。周辺回路は、複数のメモリセルに対して、第１の電圧および第１〜第３の信号の電圧レベルを決定する電圧を少なくとも含む複数の電圧を供給する。そして、周辺回路は、通常モードとテストモードとで、複数の電圧のうち少なくとも１つの電圧の大きさを変更する。 The present invention is a semiconductor memory device having a normal mode and a test mode as operation modes. A semiconductor memory device of the present invention includes a memory array including a plurality of memory cells and a peripheral circuit. Each of the plurality of memory cells is connected to a first node to which a fixed first voltage is supplied, one end connected to the first node, and an electrically floating body region and a first signal are supplied. Connected to the first transistor having the control electrode, the second node to which the second signal is supplied, the other end of the first transistor and the second node, and the third region And a second transistor having a control electrode to which the above signal is supplied. Each of the plurality of memory cells stores data according to the amount of charge accumulated in the body region of the first transistor. The peripheral circuit supplies a plurality of voltages including at least a voltage that determines a voltage level of the first voltage and the first to third signals to the plurality of memory cells. The peripheral circuit changes the magnitude of at least one of the plurality of voltages between the normal mode and the test mode.
本発明によれば、第１〜第３の信号電圧などの電圧の大きさを変更することによって、データ読出およびデータ書込時におけるＴＴＲＡＭの誤動作が顕著に現れるので、動作マージンテストを効果的に行なうことができる。 According to the present invention, the malfunction of the TTRAM at the time of data reading and data writing appears remarkably by changing the magnitude of the voltage such as the first to third signal voltages, so that the operation margin test is effectively performed. Can be done.
以下、本発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The same or corresponding parts are denoted by the same reference numerals, and description thereof will not be repeated.
［半導体記憶装置の全体構成］
図１は、本発明の実施の形態としての半導体記憶装置１の全体構成を示すブロック図である。図１を参照して、半導体記憶装置１は、メモリアレイ２と、アドレスデコーダ９と、センスアンプ３と、入出力回路８と、制御回路７と、バッファ回路４，５，６と、電源回路１０と、テスト回路９０とを含む。半導体記憶装置１のうち、メモリアレイ２を除く回路を周辺回路とも称する。
[Overall configuration of semiconductor memory device]
FIG. 1 is a block diagram showing an overall configuration of a
メモリアレイ２は、行列状に配列された複数のメモリセルＭＣと、行方向Ｘ（Ｘ方向とも称する。）に配設された複数のワード線ＷＬ、チャージ線ＣＬ、およびソース線ＳＬと、列方向Ｙ（Ｙ方向とも称する。）に配設された複数のビット線ＢＬとを含む。各メモリセルＭＣは、Ｘ方向の配線（ワード線ＷＬ，チャージ線ＣＬ、ソース線ＳＬ）とＹ方向の配線（ビット線ＢＬ）との交差点に配置される。
The
アドレスデコーダ９は、ロウアドレスデコーダとコラムアドレスデコーダとを含む。ロウアドレスデコーダは、アドレスバッファ４から供給されるロウアドレス信号ＲＡに応答して、複数のワード線ＷＬおよびチャージ線ＣＬのうちの１つずつを選択して駆動する。コラムアドレスデコーダは、アドレスバッファ４から供給されるコラムアドレス信号ＣＡに応答して、複数のビット線ＢＬのうち一つを選択する。
Address decoder 9 includes a row address decoder and a column address decoder. The row address decoder selects and drives one of the plurality of word lines WL and charge lines CL in response to the row address signal RA supplied from the
センスアンプ３は、複数のセンスアンプ回路部（図６の参照符号１３２）を備える。各センスアンプ回路部１３２は、対応するビット線ＢＬとリファレンスビット線（図６の参照符号／ＢＬ）とにセンス状態で流れる電流の差を電圧に変換し、変換した電圧を増幅して検知する。
The
入出力回路８は、データ読出時に、コラムアドレスデコーダによって選択されたビット線ＢＬに対応するセンスアンプの出力を、出力データＤｏｕｔとして出力する。また、入出力回路８は、データ書込時に、入力データＤｉｎを増幅して、コラムアドレスデコーダによって選択されたビット線ＢＬ経由でメモリセルＭＣに書込む。
The input /
バッファ回路として、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡ用のアドレスバッファ４、クロック信号ＣＬＫ用のクロックバッファ５、制御信号用の制御信号バッファ６が設けられている。制御信号には、データ読出信号Ｒｅａｄ、連続データ読出信号ＲｅａｄＢ、データ書込信号Ｗｒｉｔｅ、リフレッシュ信号Ｒｅｆ、ノーオペレーション信号Ｎｏｐ、テストモード信号ｔｅｓｔ１〜５などがある。
As buffer circuits, an
制御回路７は、アドレスバッファ４からのアドレス信号ＲＡ，ＣＡをアドレスデコーダ９に伝達する。また、制御回路７は、制御信号バッファ６から制御信号に応じて、アドレスデコーダ９、メモリアレイ２、およびセンスアンプ３などを駆動する。
The
テスト回路９０は、制御信号バッファ６からのテストモード信号ｔｅｓｔ１〜５を受けて、周辺回路の動作モードを通常モードからテストモードに切換える。テストモードでは、テストモード信号ｔｅｓｔ１〜５に応じてアドレス選択の方法を変更したり、メモリアレイ２に供給される内部電源電圧の値を変更したりする。
The
電源回路１０は、メモリアレイ２の動作に必要な電圧（ワード線ＷＬ、ビット線ＢＬ、チャージ線ＣＬ、およびソース線ＳＬなどの電圧）をメモリアレイ２に供給する。電源回路１０は、電源電圧ＶＤＤを生成する電源電圧発生回路９１と、中間電圧１／２ＶＤＤを生成する中間電圧発生回路９４とを含む。さらに、テストモードにおいて、電源電圧ＶＤＤを昇圧する昇圧電圧発生回路９２と、基板電圧を接地電圧から昇圧する基板電圧昇圧回路９３とを含む。
The
［メモリセルの構成および動作］
図２は、図１のメモリアレイ２に用いられるメモリセルＭＣの構造を概略的に示す断面図である。また、図３は、図１のメモリアレイ２に用いられるメモリセルＭＣの電気的等価回路図である。
[Configuration and operation of memory cell]
FIG. 2 is a cross-sectional view schematically showing the structure of the memory cell MC used in the
図２、図３を参照して、メモリセルＭＣは、フローティングボディ領域７１，７３を持つ２つのＳＯＩトランジスタであるアクセストランジスタＡＴおよびストレージトランジスタＳＴを含む。ＳＯＩトランジスタは、ＳＯＩ基板６０上に形成されるトランジスタである。メモリアレイ２を構成する複数のメモリセルＭＣは、共通のシリコン基板６２と、共通の埋込絶縁層６３とを含む。ＳＯＩトランジスタは、埋込絶縁層６３上に設けられたシリコン層６４に形成される。また、個々のメモリセルＭＣは、フルトレンチアイソレーション領域７５によって、隣接するメモリセルＭＣと分離される。
2 and 3, memory cell MC includes an access transistor AT and a storage transistor ST, which are two SOI transistors having
アクセストランジスタＡＴは、Ｎ型不純物領域７０と、ボディ領域（Ｐ型不純物領域）７１と、Ｎ型不純物領域７２（プリチャージノードＰＮ）と、ボディ領域（Ｐ型不純物領域）７１上のゲート絶縁膜７６およびゲート電極７７（制御電極）とを含む。また、ストレージトランジスタＳＴは、Ｎ型不純物領域７２（プリチャージノードＰＮ）と、ボディ領域（Ｐ型不純物領域）７３と、Ｎ型不純物領域７４と、ボディ領域（Ｐ型不純物領域）７３上のゲート絶縁膜７８およびゲート電極７９（制御電極）とを含む。アクセストランジスタＡＴとストレージトランジスタＳＴとは、Ｎ型不純物領域７２（プリチャージノードＰＮ）を共有し、Ｎ型不純物領域７２（プリチャージノードＰＮ）を介して直列に接続される。
Access transistor AT includes N-
ワード線ＷＬは、アクセストランジスタＡＴのゲート電極７７に接続される。ビット線ＢＬは、Ｎ型不純物領域７０に接続される。また、チャージ線ＣＬは、ストレージトランジスタＳＴのゲート電極７９に接続され、ソース線ＳＬは、Ｎ型不純物領域７４に接続される。
Word line WL is connected to
ワード線ＷＬ、ビット線ＢＬ、チャージ線ＣＬを介して、データ読出およびデータ書込を制御するための信号がメモリセルＭＣに供給される。通常の動作モードでは、ワード線ＷＬおよびビット線ＢＬを流れる信号の電圧レベルは、ハイレベルが中間電圧１／２ＶＤＤであり、ローレベルが接地電圧である。また、チャージ線ＣＬを流れる信号の電圧レベルはハイレベルが電源電圧ＶＤＤであり、ローレベルが接地電圧である。また、ソース線ＳＬの電圧は、電源電圧ＶＤＤに固定される。
A signal for controlling data reading and data writing is supplied to memory cell MC through word line WL, bit line BL, and charge line CL. In a normal operation mode, the voltage level of the signal flowing through the word line WL and the bit line BL is high at the
メモリセルＭＣのストレージトランジスタＳＴのボディ領域７３のうち、チャネル領域７３ａ下の領域７３ｂが、電荷を蓄積するストレージノードＳＮとして利用される。メモリセルＭＣは、ストレージノードＳＮに蓄積された電荷（ホール）量に応じて情報を記憶する。ストレージノードＳＮにホールが蓄積された状態は、ほとんど蓄積されていない状態に比べて、ストレージトランジスタＳＴの閾値電圧Ｖｔｈが低い。データ読出時に、センスアンプによって、閾値電圧Ｖｔｈの差に起因するデータ読出電流の差が電圧値に変換されて検出される。以下、ストレージノードＳＮに電荷（ホール）が蓄積された状態をデータ‘１’（ハイレベル）と称し、電荷（ホール）がほとんど蓄積されていない状態をデータ‘０’（ローレベル）と称する。
Of the
図４は、データ読出時のビット線ＢＬ、ワード線ＷＬ、およびチャージ線ＣＬの設定電圧と、ストレージノードＳＮおよびプリチャージノードＰＮの電圧を示すグラフである。図４で、縦軸は電圧を示し、横軸は経過時間を示す。 FIG. 4 is a graph showing set voltages of bit line BL, word line WL, and charge line CL, and voltages of storage node SN and precharge node PN during data reading. In FIG. 4, the vertical axis represents voltage, and the horizontal axis represents elapsed time.
図５は、データ読出時のメモリセルＭＣの各ノードの電圧と読出電流との関係を説明するための図である。 FIG. 5 is a diagram for explaining the relationship between the voltage at each node of memory cell MC and the read current during data read.
図４、図５を参照して、ソース線ＳＬの電圧は、常時、電源電圧ＶＤＤに固定される。電流読出期間の間、チャージ線ＣＬの電圧は、電源電圧ＶＤＤに等しく設定され、また、ビット線ＢＬの電圧は、０ボルト（接地電圧）に設定される。そして、ワード線ＷＬの電圧が、中間電圧１／２ＶＤＤに等しくなる時刻ｔ１〜ｔ２が、センス可能期間になる。
Referring to FIGS. 4 and 5, the voltage of source line SL is always fixed to power supply voltage VDD. During the current read period, the voltage of the charge line CL is set equal to the power supply voltage VDD, and the voltage of the bit line BL is set to 0 volts (ground voltage). Then, the time t1 to t2 when the voltage of the word line WL becomes equal to the
このセンス可能期間では、アクセストランジスタＡＴのゲート・ソース間電圧Ｖｇｓ１と、ストレージトランジスタＳＴのゲート・ソース間電圧Ｖｇｓ２とは、共に１／２ＶＤＤに等しい。この結果、プリチャージノードＰＮの電位も１／２ＶＤＤに等しくなる。データ読出電流は、ソース線ＳＬからビット線ＢＬへ流れる。このとき、ストレージノードＳＮにホールが蓄積されている場合は、ホールが蓄積されていない場合に比べて、大きな読出電流が流れる。 In this senseable period, the gate-source voltage Vgs1 of the access transistor AT and the gate-source voltage Vgs2 of the storage transistor ST are both equal to 1 / 2VDD. As a result, the potential of the precharge node PN is also equal to ½ VDD. A data read current flows from the source line SL to the bit line BL. At this time, a larger read current flows when holes are accumulated in storage node SN than when holes are not accumulated.
［メモリアレイの構成および動作］
図６は、メモリアレイ２およびセンスアンプ３の構成を示す回路図である。
[Configuration and operation of memory array]
FIG. 6 is a circuit diagram showing configurations of the
図６を参照して、メモリアレイ２は、列方向Ｙの一方端に設けられる複数のダミーセルＤＣと、複数のメモリセルＭＣ（ノーマルセル）とを含む。メモリセルＭＣ（ノーマルセル）は、通常のデータ読出およびデータ書込に用いられ、ダミーセルＤＣは、データ読出時にリファレンス電流を供給するために用いられる。
Referring to FIG. 6,
メモリアレイ２には、列方向Ｙに沿って、複数のビット線対ＢＬｎ，／ＢＬｎ（ｎは０以上の整数）が配設される。各ビット線対ＢＬｎ，／ＢＬｎには、１個のダミーセルＤＣと複数のメモリセルＭＣが接続される。各ビット線対ＢＬｎ，／ＢＬｎは、列方向Ｙの中央付近で交差する。交差点よりダミーセルＤＣ寄りに設けられるメモリセルＭＣは、ビット線対ＢＬｎ，／ＢＬｎのいずれか一方に接続され、ダミーセルＤＣと離反する側に設けられるメモリセルＭＣは、ビット線対ＢＬｎ，／ＢＬｎの他方に接続される。
A plurality of bit line pairs BLn, / BLn (n is an integer equal to or greater than 0) are arranged in the
また、メモリアレイ２には、行方向Ｘに沿って、複数のワード線ＷＬ、チャージ線ＣＬ、およびソース線ＳＬが配設される。具体的には、ダミーセルＤＣに近接する側から、偶数番のワード線ＷＬ２ｍ（ｍは０以上の整数）、チャージ線ＣＬ２ｍ、およびソース線ＳＬが、ＷＬ０、ＣＬ０、ＳＬ、ＣＬ２、ＷＬ２、…の順で配設される。ビット線対ＢＬｎ，／ＢＬｎの交差点の反対側には、奇数番のワード線ＷＬ２ｍ＋１（ｍは０以上の整数）、チャージ線ＣＬ２ｍ＋１、およびソース線ＳＬが、ＷＬ１、ＣＬ１、ＳＬ、ＣＬ３、ＷＬ３、…の順で配設される。
A plurality of word lines WL, charge lines CL, and source lines SL are arranged in the
各ダミーセルＤＣは、一端が互いに接続されたＮチャネルのＭＯＳ（Metal Oxide Semiconductor）トランジスタであるダミートランジスタＤＴｅｖｅｎおよびＤＴｏｄｄを含む。ダミートランジスタＤＴｅｖｅｎの他端は、リファレンスビット線／ＢＬｎに接続され、ダミートランジスタＤＴｏｄｄの他端は、ビット線ＢＬｎに接続される。 Each dummy cell DC includes dummy transistors DTeven and DTodd, which are N-channel MOS (Metal Oxide Semiconductor) transistors whose one ends are connected to each other. The other end of the dummy transistor DTeven is connected to the reference bit line / BLn, and the other end of the dummy transistor DTodd is connected to the bit line BLn.
さらに、行方向Ｘに沿って、ダミーセル制御信号ＤＣＬｅｖｅｎ，ＤＣＬｏｄｄの信号線および電圧Ｖｒｅｆの給電線が配設される。ダミーセル制御信号ＤＣＬｅｖｅｎの信号線は、複数のダミートランジスタＤＴｅｖｅｎのゲート電極に共通に接続される。ダミーセル制御信号ＤＣＬｏｄｄの信号線は、複数のダミートランジスタＤＴｏｄｄのゲート電極に共通に接続される。また、電圧Ｖｒｅｆの給電線は、ダミートランジスタＤＴｅｖｅｎおよびＤＴｏｄｄの接続ノードと接続される。 Further, along the row direction X, dummy cell control signals DCLeven and DCLoad signal lines and a voltage Vref feed line are arranged. The signal line of the dummy cell control signal DCLeven is connected in common to the gate electrodes of the plurality of dummy transistors DTeven. The signal line of the dummy cell control signal DCLoad is connected in common to the gate electrodes of the plurality of dummy transistors DTodd. The power supply line of voltage Vref is connected to the connection node of dummy transistors DTeven and DTodd.
ダミーセル制御信号ＤＣＬｅｖｅｎ，ＤＣＬｏｄｄは、データ読出時にいずれか一方が活性化される。偶数番のワード線ＷＬ２ｍが選択された場合（１／２ＶＤＤに設定された場合）には、ダミーセル制御信号ＤＣＬｅｖｅｎが活性化される。奇数番のワード線ＷＬ２ｍ＋１が選択された場合には、ダミーセル制御信号ＤＣＬｏｄｄが活性化される。
One of the dummy cell control signals DCLeven and DCLoad is activated at the time of data reading. When even-numbered word line WL2m is selected (when it is set to 1/2 VDD), dummy cell control signal DCLeven is activated. When odd-numbered word
電圧Ｖｒｅｆは、データ‘０’の読出時にメモリセルＭＣに流れる電流と、データ‘１’の読出時にメモリセルＭＣに流れる電流との、ちょうど中間程度の電流がダミーセルＤＣに流れるように予め設定される。たとえば、データ‘１’を保持するメモリセルＭＣと同程度の電流が流れるボディフローティングトランジスタをダミーセルＤＣに用いて、電圧Ｖｒｅｆを１／２ＶＤＤ−αに設定するとよい。この場合のαの値は、たとえば、０．１ボルトである。 Voltage Vref is set in advance so that an intermediate current between the current flowing through memory cell MC when data “0” is read and the current flowing through memory cell MC when data “1” is read flows through dummy cell DC. The For example, a body floating transistor in which a current comparable to that of the memory cell MC holding data “1” flows may be used as the dummy cell DC, and the voltage Vref may be set to ½ VDD−α. In this case, the value of α is, for example, 0.1 volts.
次に、図６のセンスアンプ３は、複数の転送ゲート部１３１、センスアンプ回路部１３２、プリチャージ部１３３、および入出力ゲート部１３４を含む。これらは、各ビット線対ＢＬｎ，／ＢＬｎに対応して設けられる。
Next, the
転送ゲート部１３１は、メモリアレイ２とセンスアンプ回路部１３２との間の導通／非導通を切換える。転送ゲート部１３１は、ビット線ＢＬｎおよびリファレンスビット線／ＢＬｎにそれぞれ挿入されるＮチャネルのＭＯＳトランジスタＮＱ１およびＮＱ２を含む。トランジスタＮＱ１，ＮＱ２のゲート電極には、転送ゲート制御信号ＢＬＩの信号線が接続される。転送ゲート制御信号ＢＬＩは、複数の転送ゲート部１３１に共通に与えられ、通常、活性化されている。
センスアンプ回路部１３２は、ＰチャネルのＭＯＳトランジスタＰＱ１，ＰＱ２，ＰＱ３と、ＮチャネルのＭＯＳトランジスタＢＱ１，ＢＱ２，ＮＱ３とを含む。
Sense
トランジスタＰＱ１およびＢＱ１は、ノードＮＤ１とノードＮＤ２との間に直列に接続される。同様に、トランジスタＰＱ２およびＢＱ２は、ノードＮＤ１とノードＮＤ２との間に直列に接続される。また、トランジスタＰＱ１とＢＱ１との接続ノードは、ビット線ＢＬｎと、トランジスタＰＱ２およびＢＱ２の各ゲート電極とに接続される。同様に、トランジスタＰＱ２とＢＱ２との接続ノードは、リファレンスビット線／ＢＬｎと、トランジスタＰＱ１およびＢＱ１の各ゲート電極とに接続される。 Transistors PQ1 and BQ1 are connected in series between nodes ND1 and ND2. Similarly, transistors PQ2 and BQ2 are connected in series between nodes ND1 and ND2. A connection node between transistors PQ1 and BQ1 is connected to bit line BLn and each gate electrode of transistors PQ2 and BQ2. Similarly, the connection node between transistors PQ2 and BQ2 is connected to reference bit line / BLn and the gate electrodes of transistors PQ1 and BQ1.
トランジスタＰＱ３は、電源線ＶＢＬ（中間電圧１／２ＶＤＤに等しい。）とノードＮＤ１との間に接続される。トランジスタＮＱ３は、接地ノードＧＮＤとノードＮＤ２との間に接続される。トランジスタＰＱ３のゲート電極には、センスアンプ活性信号／Ｓ０Ｐの信号線が接続される。同様に、トランジスタＮＱ３のゲート電極には、センスアンプ活性信号Ｓ０Ｎの信号線が接続される。 Transistor PQ3 is connected between power supply line VBL (equal to intermediate voltage ½ VDD) and node ND1. Transistor NQ3 is connected between ground node GND and node ND2. A signal line of sense amplifier activation signal / S0P is connected to the gate electrode of transistor PQ3. Similarly, the signal line of the sense amplifier activation signal S0N is connected to the gate electrode of the transistor NQ3.
センスアンプ回路部１３２は、センスアンプ活性信号Ｓ０Ｎ，／Ｓ０Ｐが活性化されると、トランジスタＰＱ１，ＰＱ２，ＢＱ１，ＢＱ２によって構成されるフリップフロップ回路が動作する。この結果、ビット線ＢＬｎとリファレンスビット線／ＢＬｎとに現れた微小な電位差が、高速にハイレベル（中間電圧１／２ＶＤＤ）まで増幅される。
In sense
ここで、トランジスタＢＱ１，ＢＱ２は、低いゲート電圧でも十分にオン状態に遷移するように、図７、図８に示すゲート・ボディ直結トランジスタによって構成される。仮に、後述するプリチャージ部１３３によって設定されるプリチャージ電圧ＶＰＣが接地電圧であるグランドプリチャージの場合、トランジスタＢＱ１，ＢＱ２は、なかなかオン状態に遷移しにくいため、センスアンプ回路部１３２が誤動作を引起こす可能性がある。そこで、グランドプリチャージのような場合にも、トランジスタＢＱ１，ＢＱ２が高速にオン状態に遷移するようにゲート・ボディ直結トランジスタが用いられる。
Here, the transistors BQ1 and BQ2 are configured by gate-body directly connected transistors shown in FIGS. 7 and 8 so as to be sufficiently turned on even at a low gate voltage. If the precharge voltage VPC set by the
図７は、ゲート・ボディ直結トランジスタＢＱ１，ＢＱ２の概略的な構成を示す斜視図である。 FIG. 7 is a perspective view showing a schematic configuration of the gate-body directly connected transistors BQ1, BQ2.
また、図８は、図７の断面図である。図８は、図７のトランジスタＢＱ１，ＢＱ２を、ゲート電極５３を通過し、かつ、ＳＯＩ基板に垂直な切断面で切断した場合の断面図を示す。
FIG. 8 is a cross-sectional view of FIG. FIG. 8 is a cross-sectional view of the transistors BQ1 and BQ2 of FIG. 7 cut along a cut surface that passes through the
図７、図８を参照して、ＳＯＩ基板上（図示省略）に形成されるトランジスタＢＱ１，ＢＱ２は、Ｐ型のボディ領域５０と、Ｎ型のソース／ドレイン領域５１，５２と、ボディ領域５０上に形成されるゲート絶縁膜５４と、ゲート絶縁膜５４上に形成されるゲート電極５３と、直結部５６とを含む。直結部５６は、絶縁膜５５を貫通して、ボディ領域５０の延長部５０ａとゲート電極５３とを電気的に接続する。
Referring to FIGS. 7 and 8, transistors BQ1 and BQ2 formed on the SOI substrate (not shown) include P-
再び図６を参照して、プリチャージ部１３３は、ビット線対ＢＬｎ，／ＢＬｎの初期電圧を決定する。プリチャージ部１３３は、ビット線ＢＬｎとリファレンスビット線／ＢＬｎとの間に直列に接続されるＮチャネルのＭＯＳトランジスタＮＱ４，ＮＱ５を含む。トランジスタＮＱ４およびＮＱ５の各ゲート電極は、プリチャージ信号ＢＬＰの信号線に接続される。トランジスタＮＱ４およびＮＱ５の接続ノードは、プリチャージ電圧ＶＰＣの給電線に接続される。プリチャージ信号ＢＬＰが活性化されると、トランジスタＮＱ４，ＮＱ５が導通し、ビット線対ＢＬｎ，／ＢＬｎがプリチャージ電圧ＶＰＣに初期化される。
Referring to FIG. 6 again,
入出力ゲート部１３４は、ビット線対ＢＬｎ，／ＢＬｎのデータを入出力線ＩＯ，／ＩＯに伝送するとき、逆に入出力線ＩＯ，／ＩＯのデータをビット線対ＢＬｎ，／ＢＬｎに伝送するときのゲートとして機能する。入出力ゲート部１３４は、ビット線ＢＬｎおよびリファレンスビット線／ＢＬｎにそれぞれ挿入されるＮチャネルのＭＯＳトランジスタＮＱ６およびＮＱ７を含む。トランジスタＮＱ６，ＮＱ７のゲート電極には、コラム選択線ＣＳＬｎ(ｎは０以上の整数）が接続される。コラム選択線ＣＳＬｎは、ビット線対ＢＬｎ，／ＢＬｎにそれぞれ対応して設けられる。
When the input /
図９は、メモリアレイ２およびセンスアンプ３の動作波形を示すタイミング図である。図９は、ビット線ＢＬに接続されたメモリセルＭＣのデータを読み出して、リストアを行なう場合の動作波形を示す。図９の縦軸は、上から順に、ワード線ＷＬの電圧波形、チャージ線ＣＬの電圧波形、転送ゲート制御信号ＢＬＩの電圧波形、プリチャージ信号ＢＬＰの電圧波形、センスアンプ活性信号Ｓ０Ｎの電圧波形、コラム選択線ＣＳＬの電圧波形、ビット線ＢＬの波形を示す。ビット線ＢＬはメモリセルＭＣに接続され、リファレンスビット線／ＢＬはダミーセルＤＣに接続されているとする。横軸は、時間を示す。
FIG. 9 is a timing chart showing operation waveforms of the
本実施の形態の半導体記憶装置１は、データ読出時に、メモリセルＭＣへのリストア動作（リードベリファイライト動作）を自動的に行なう。リストア動作は、キャパシタレスメモリのノイズ耐性を向上させるために行なう。
一般に、キャパシタレスメモリは、ワード線ＷＬやチャージ線ＣＬなどのメモリセルＭＣの制御線からのダイナミックノイズに弱いという問題がある。このため、スタティックにデータを保持することが困難である。そこで、データ読出時にワード線ＷＬやチャージ線ＣＬが動作した場合には、読み出したデータを、メモリセルＭＣに再書込するリストア動作を行なう。 In general, a capacitorless memory has a problem that it is vulnerable to dynamic noise from control lines of memory cells MC such as word lines WL and charge lines CL. For this reason, it is difficult to hold data statically. Therefore, when the word line WL or the charge line CL is operated at the time of data reading, a restoring operation for rewriting the read data in the memory cell MC is performed.
図９を参照して、時刻ｔ０で、ワード線ＷＬがハイレベル（１／２ＶＤＤ）に活性化される。時刻ｔ０では、プリチャージ信号ＢＬＰが活性化されているので、ビット線ＢＬはプリチャージ電圧ＶＰＣに初期化されている。 Referring to FIG. 9, at time t0, the word line WL is activated to a high level (1/2 VDD). At time t0, since the precharge signal BLP is activated, the bit line BL is initialized to the precharge voltage VPC.
時刻ｔ１で、プリチャージ信号ＢＬＰが非活性になると、メモリセルからのデータが読み出され始める。メモリセルＭＣの記憶状態に応じた速さで、ビット線ＢＬの電圧が上昇していく。メモリセルＭＣにデータ‘１’が記憶されている場合のビット線ＢＬ電圧の上昇速度は、メモリセルＭＣにデータ‘０’が記憶されている場合よりも速い。リファレンスビット線／ＢＬの電圧の上昇速度は、これらの中間である。 When the precharge signal BLP becomes inactive at time t1, data from the memory cell starts to be read. The voltage of the bit line BL increases at a speed according to the storage state of the memory cell MC. The rising speed of the bit line BL voltage when data “1” is stored in the memory cell MC is faster than when data “0” is stored in the memory cell MC. The rising speed of the voltage of the reference bit line / BL is between these.
時刻ｔ２で、ビット線対ＢＬ，／ＢＬに読み出された電位差が一定値まで開いたときに、センスアンプ活性信号Ｓ０Ｎ、／Ｓ０Ｐが活性化され、センスアンプ回路部１３２による増幅動作が行われる。このとき、転送ゲート制御信号ＢＬＩは、センス動作の開始と合わせて、非活性状態となる。これによって、メモリアレイ２に寄生的に存在する容量と切り離されて、センス動作が高速化される。
At time t2, when the potential difference read to the bit line pair BL, / BL opens to a certain value, the sense amplifier activation signals S0N, / S0P are activated, and the amplification operation by the sense
時刻ｔ３で、ビット線対ＢＬ，／ＢＬの電位差が十分に開いた後に、コラム選択線ＣＳＬが活性化される。この結果、入出力線ＩＯ，／ＩＯに読み出されたデータが伝送される。 At time t3, the column selection line CSL is activated after the potential difference between the bit line pair BL and / BL is sufficiently opened. As a result, the read data is transmitted to the input / output lines IO and / IO.
時刻ｔ４で、転送ゲート制御信号ＢＬＩが活性化され、メモリアレイ２のビット線対ＢＬ，／ＢＬにも、センスアンプ回路部１３２の増幅結果が伝送される。
At time t4, the transfer gate control signal BLI is activated, and the amplification result of the sense
時刻ｔ５で、コラム選択線ＣＳＬが非活性となって、入出力線ＩＯ，／ＩＯへの読出データの伝送が完了する。 At time t5, column selection line CSL is deactivated and transmission of read data to input / output lines IO, / IO is completed.
時刻ｔ６で、チャージ線ＣＬがローレベルに活性化され、時刻ｔ７で、チャージ線ＣＬがハイレベルに戻る。これによって、メモリセルＭＣへのデータのリストアが行なわれる。 At time t6, the charge line CL is activated to low level, and at time t7, the charge line CL returns to high level. As a result, data is restored to the memory cell MC.
時刻ｔ８で、ワード線ＷＬおよびセンスアンプ活性信号Ｓ０Ｎ、／Ｓ０Ｐが非活性状態に戻る。さらに、プリチャージ信号ＢＬＰが活性化されることによって、ビット線対ＢＬ，／ＢＬの電圧がプリチャージ電圧ＶＰＣに戻る。 At time t8, the word line WL and the sense amplifier activation signals S0N and / S0P return to the inactive state. Further, when the precharge signal BLP is activated, the voltage of the bit line pair BL, / BL returns to the precharge voltage VPC.
図１０は、リストア動作のときの、メモリセルＭＣの制御線の電圧波形およびストレージノードＳＮの電圧波形を示すタイミング図である。図１０の縦軸は、ワード線ＷＬ、チャージ線ＣＬ、ビット線対ＢＬ，／ＢＬ、およびストレージノードＳＮの電圧を示す。縦軸の上側が、メモリセルＭＣにデータ‘１’が記憶されている場合であり、下側がメモリセルＭＣにデータ‘０’が記憶されている場合である。メモリセルＭＣはビット線ＢＬに接続され、ダミーセルＤＣがリファレンスビット線／ＢＬに接続されているとする。また、横軸は時間経過を示し、横軸の符号は、図９と関連付けて付している。なお、時刻ｔ０〜時刻ｔ６までの時間で、図９に関連して説明した部分については、説明を繰返さない。 FIG. 10 is a timing diagram showing the voltage waveform of the control line of the memory cell MC and the voltage waveform of the storage node SN during the restore operation. The vertical axis in FIG. 10 indicates the voltages of the word line WL, the charge line CL, the bit line pair BL, / BL, and the storage node SN. The upper side of the vertical axis is a case where data “1” is stored in the memory cell MC, and the lower side is a case where data “0” is stored in the memory cell MC. It is assumed that the memory cell MC is connected to the bit line BL and the dummy cell DC is connected to the reference bit line / BL. Further, the horizontal axis indicates the passage of time, and the code on the horizontal axis is attached in association with FIG. Note that the description of the portion described in relation to FIG. 9 in the period from time t0 to time t6 will not be repeated.
図１０を参照して、時刻ｔ６より前の時点で、チャージ線ＣＬは、ハイレベルで非活性の状態であり、ワード線ＷＬはハイレベル（１／２ＶＤＤ）に活性化されている。このとき、メモリセルＭＣにデータ‘１’が記憶されている場合は、ビット線ＢＬの電圧がハイレベル（１／２ＶＤＤ）となり、リファレンスビット線／ＢＬがローレベル（０ボルト）となっている。この場合のストレージノードＳＮの電圧は、ハイレベル（電源電圧ＶＤＤに近い値）である。 Referring to FIG. 10, at time before time t6, charge line CL is in a high level and inactive state, and word line WL is activated to a high level (1/2 VDD). At this time, when data “1” is stored in the memory cell MC, the voltage of the bit line BL is at a high level (1/2 VDD), and the reference bit line / BL is at a low level (0 volts). . In this case, the voltage of the storage node SN is at a high level (a value close to the power supply voltage VDD).
逆に、メモリセルＭＣにデータ‘０’が記憶されている場合は、ビット線ＢＬの電圧がローレベル（０ボルト）となり、リファレンスビット線／ＢＬがハイレベル（１／２ＶＤＤ）となっている。この場合のストレージノードＳＮの電圧は、接地電圧に近い値を示す。 Conversely, when data “0” is stored in the memory cell MC, the voltage of the bit line BL is low level (0 volts), and the reference bit line / BL is high level (1/2 VDD). . In this case, the voltage of the storage node SN shows a value close to the ground voltage.
時刻ｔ６で、チャージ線ＣＬがローレベル（接地電圧）に活性化される。このとき、チャージ線ＣＬ（ゲート電極）とストレージノードＳＮ（ボディ領域）とのカップリング（容量結合）により、メモリセルＭＣにデータ‘１’が記憶されている場合も、ストレージノードＳＮの電圧は０ボルト近くまで低下する。 At time t6, the charge line CL is activated to a low level (ground voltage). At this time, even when data “1” is stored in the memory cell MC due to coupling (capacitive coupling) between the charge line CL (gate electrode) and the storage node SN (body region), the voltage of the storage node SN is Drops to near 0 volts.
この後、ワード線ＷＬおよびビット線ＢＬ電圧が、ともにハイレベル（１／２ＶＤＤ）である場合は、ＧＩＤＬ（Gate Induced Drain Leakage）電流が流れて、ストレージノードＳＮの電圧が上昇する。そして、時刻ｔ７で、チャージ線ＣＬの電圧がハイレベル（ＶＤＤ）に戻ると、チャージ線ＣＬ（ゲート電極）とストレージノードＳＮ（ボディ領域）とのカップリング（容量結合）により、ストレージノードＳＮの電圧はＶＤＤレベルまで回復する。こうして、メモリセルＭＣへのデータ‘１’の再書込が完了する。 Thereafter, when both the word line WL and bit line BL voltages are at a high level (1/2 VDD), a GIDL (Gate Induced Drain Leakage) current flows and the voltage of the storage node SN rises. At time t7, when the voltage of the charge line CL returns to the high level (VDD), the coupling (capacitive coupling) between the charge line CL (gate electrode) and the storage node SN (body region) causes the storage node SN to The voltage recovers to the VDD level. Thus, rewriting of data “1” to the memory cell MC is completed.
一方、ワード線ＷＬがハイレベル（１／２ＶＤＤ）であり、かつ、ビット線ＢＬが接地電圧（０ボルト）である場合には、アクセストランジスタＡＴが導通する。この結果、プリチャージノードＰＮの電圧は、ほぼ接地電圧（０ボルト）に等しくなる。この後、時刻ｔ７で、チャージ線ＣＬの電圧がハイレベル（ＶＤＤ）に戻ると、ストレージトランジスタＳＴのチャネル領域７３ａにチャネルが形成される。このチャネルによってストレージノードＳＮがシールドされるために、ストレージノードＳＮの電圧はほとんど上昇せずに、ローレベルが維持される。こうして、メモリセルＭＣへのデータ‘０’の再書込が完了する。
On the other hand, when the word line WL is at the high level (1/2 VDD) and the bit line BL is at the ground voltage (0 volts), the access transistor AT is turned on. As a result, the voltage at the precharge node PN becomes substantially equal to the ground voltage (0 volts). Thereafter, when the voltage of the charge line CL returns to the high level (VDD) at time t7, a channel is formed in the
最後に、時刻ｔ８で、ワード線ＷＬがローレベルの非活性状態に戻る。
［テスト回路］
次に、本発明の特徴であるテスト回路９０について説明する。
Finally, at time t8, the word line WL returns to the low level inactive state.
[Test circuit]
Next, the
図１１は、テスト回路９０の機能を説明するための図である。図１１を参照して、本実施の形態のテスト回路９０は動作マージン試験を実施するために、以下の機能を提供する。以下の機能は、電源回路１０からメモリアレイ２に供給される電圧の大きさの変更を伴なう。
FIG. 11 is a diagram for explaining the function of the
（テスト１）チャージ線ＣＬの電圧の変動（スイング）試験
アクセストランジスタＡＴが非導通の状態で、チャージ線ＣＬの電圧を変動させる。具体的には、チャージ線ＣＬが活性化状態であるローレベルの電圧を接地電圧（０ボルト）から、中間電圧１／２ＶＤＤに変更する。その上で、入出力回路８の増幅器（書込ドライバ８Ａ）から、ビット線ＢＬに伝送される入力データを‘１’（ハイレベル）に固定し、書込動作を繰返す。こうすると、ワード線ＷＬおよびビット線ＢＬの電圧はハイレベル（中間電圧１／２ＶＤＤ）に設定され、アクセストランジスタＡＴは非選択状態になる。その状態で、チャージ線ＣＬの電圧を、中間電圧１／２ＶＤＤから電源電圧ＶＤＤへと繰返し変化させる。
(Test 1) Charge Line CL Voltage Fluctuation (Swing) Test With the access transistor AT being non-conductive, the voltage of the charge line CL is varied. Specifically, the low level voltage at which the charge line CL is activated is changed from the ground voltage (0 volts) to the intermediate voltage ½ VDD. After that, the input data transmitted from the amplifier (write driver 8A) of the input /
ここで、テスト１におけるチャージ線ＣＬのローレベルの電圧は、必ずしも１／２ＶＤＤに等しくなくてもよい。チャージ線ＣＬのローレベルの電圧は、通常のデータ書込動作で生じるＧＩＤＬ電流が抑制される範囲であれば変更可能である。
Here, the low level voltage of the charge line CL in the
図１２は、テスト１によるメモリセルＭＣの各部の電圧波形の一例を示すタイミング図である。図１２で、縦軸は電圧を示し、横軸は時間を示す。図１２を参照して、時刻ｔ０では、チャージ線ＣＬは、ハイレベル（ＶＤＤ）であり、ワード線ＷＬおよびビット線ＢＬ電圧はローレベル（０ボルト）である。また、ストレージノードＳＮの電圧は、０ボルトに近いローレベルの電圧値となっている。時刻ｔ１で、ワード線ＷＬおよびビット線ＢＬの電圧がハイレベル（１／２ＶＤＤ）になるとともに、チャージ線ＣＬの電圧がローレベル（１／２ＶＤＤ）になる。時刻ｔ２でチャージ線ＣＬはハイレベル（ＶＤＤ）に戻る。時刻ｔ３で、ワード線ＷＬおよびビット線ＢＬ電圧がローレベル（０ボルト）に戻る。時刻ｔ４の状態は、時刻ｔ０の状態と同じである。時刻ｔ４以降は、時刻ｔ０〜ｔ４の電圧波形が繰返される。このような試験によって、ストレージノードＳＮの電圧が、ハイレベルに変化する誤書込が行なわれないか否かが確認される。
FIG. 12 is a timing chart showing an example of voltage waveforms at various parts of the memory cell MC according to
したがって、テスト１によれば、通常のデータ書込動作で生じるＧＩＤＬ電流を抑えながら、ダイナミックなカップリングノイズをメモリセルＭＣに与えることができる。この結果、ダイナミックノイズによるデータ破壊の加速試験が行なえる。
Therefore, according to
（テスト２）過電流によるデータ読出試験
再び図１１を参照して、テスト２では、昇圧電圧発生回路９２によって、ソース線ＳＬに供給する電源電圧ＶＤＤおよびチャージ線ＣＬのハイレベル電圧ＶＤＤを昇圧する。そして、昇圧した電圧をメモリセルＭＣに供給して、データ読出を行なう。
(Test 2) Data Reading Test Due to Overcurrent Referring again to FIG. 11, in
テスト２によれば、結晶格子と加速された電子との衝突によって電子・正孔が生じる、いわゆるインパクトイオン化現象によってデータ読出誤動作が加速される場合の試験を行なうことができる。
According to
（テスト３）基板電圧上昇試験
テスト３では、基板電圧昇圧回路９３を用いて、データ読出時の基板電圧を上昇させる。これによって、ストレージトランジスタＳＴのフローティングボディ領域７３の電圧が上昇する。このボディ領域７３の電圧の上昇は、ストレージノードＳＮにデータ‘０’が記憶されているときに、データが若干劣化することと等価である。
(Test 3) Substrate Voltage Rising Test In
したがって、テスト３を、リフレッシュ動作の加速試験として用いたり、センスアンプ回路の読出限界の加速試験として用いたりすることができる。
Therefore, the
（テスト４）過電圧によるデータ書込試験
テスト４では、昇圧電圧発生回路９２によって、ソース線ＳＬに供給する電源電圧ＶＤＤおよびチャージ線ＣＬのハイレベル電圧ＶＤＤを昇圧する。昇圧した電圧をメモリセルＭＣに供給して、データ書込を行なう。特に、データ書込およびデータ読出を区別しない場合には、テスト２とテスト４の両方の試験を実施することができる。
(Test 4) Data Write Test Using Overvoltage In
テスト４によれば、データ書込時のＧＩＤＬ電流およびボディ・ゲート間の容量結合を助長することによって、誤動作を加速することができる。
According to the
（テスト５）ワード線ＷＬの電圧シフト試験
電圧レベルシフト回路（図１７の参照符号１０７）を用いることによって、ワード線ＷＬの電圧を中間電圧（１／２ＶＤＤ）からシフトさせる。図５に示すように、電流読出時には、アクセストランジスタＡＴのゲート・ソース間電圧Ｖｇｓ１と、ストレージトランジスタＳＴのゲート・ソース間電圧Ｖｇｓ２とが、共に１／２ＶＤＤに等しいという関係がある。ワード線ＷＬの電圧をシフトさせることによって、この関係が崩れるので、データ読出電流の大きさを変化させることができる。特にワード線ＷＬの電圧を下げる方向にシフトすると、アクセストランジスタＡＴで電流制限がかかる。このため、メモリセルＭＣに記憶されたデータが‘１’の場合と‘０’の場合との電流差を狭めることできる。
(Test 5) Voltage Shift Test of Word Line WL By using a voltage level shift circuit (
テスト５によれば、アクセストランジスタＡＴとストレージトランジスタＳＴの動作をアンバランスにすることによって、データ読出時の不安定を加速する試験を行なうことができる。
According to the
また、データ書込時にワード線ＷＬの電圧のシフトさせると、プリチャージノードＰＮおよびストレージノードＳＮの電圧が変化するので、データ書込時の不安定を加速する試験を行なうことができる。 Further, when the voltage of word line WL is shifted during data writing, the voltages of precharge node PN and storage node SN change, so that a test for accelerating instability during data writing can be performed.
このように、電源回路１０からメモリアレイ２に供給する電圧の大きさを変更する上記５つのテスト機能により、ＴＴＲＡＭセルの動作マージン試験を効果的に行なうことができる。この結果、動作マージンの少ないメモリセルＭＣをテスト段階で取り除くことができる。したがって、冗長回路を用いる場合は、これらの不良メモリセルを正常メモリセルへ置換することができるので、動作マージンの大きいメモリセルＭＣで構成されたメモリアレイ２によって、安定した動作が保証される。
Thus, the operation margin test of the TTRAM cell can be effectively performed by the above five test functions for changing the magnitude of the voltage supplied from the
テスト回路９０は、上述のテスト１〜５を実行するために、電源回路１０にテストモード信号ｔｅｓｔ１〜５を出力する。以下、テストモード信号ｔｅｓｔ１〜５を受けた場合の電源回路１０の動作について説明する。
The
図１３は、昇圧電圧発生回路９２の構成の一例を示す回路図である。昇圧電圧発生回路９２は、図１１のテスト２およびテスト４に用いられる。
FIG. 13 is a circuit diagram showing an example of the configuration of the boosted
図１３を参照して、昇圧電圧発生回路９２は、ＡＮＤ回路２１と、インバータ２２，２３，２４と、容量素子２５，２６と、ＮチャネルＭＯＳトランジスタ２８，２９，３０，３１と、容量素子３２と、ＯＲ回路３３と、セレクタ３４と、レベル検知回路３８とを含む。
Referring to FIG. 13, boosted
ＡＮＤ回路２１は、クロック信号ＣＬＫとレベル検出回路３８の出力を受けて、これらの論理積を出力する。ＡＮＤ回路２１の出力は分岐し、分岐した一方は、インバータ２２および容量素子２５を介してノード２７に接続される。分岐した他方は、２個のインバータ２３，２４および容量素子２６を介して、トランジスタ３１のドレインおよびゲートに接続される。トランジスタ３１のソースは、昇圧電圧発生回路の出力ノードＶＰＰに接続される。出力ノードＶＰＰと接地ノードＧＮＤとの間にコンデンサ３２が設けられる。また、出力ノードＶＰＰは、レベル検知回路３８を介して、ＡＮＤ回路２１の入力端子に接続される。
The AND
トランジスタ２８および２９は、電源ノードＶＤＤとノード２７との間に並列に接続される。トランジスタ２８のゲートは、電源ノードＶＤＤに接続される。トランジスタ２９のゲートは、ノード２７に接続される。また、トランジスタ３０は、電源ノードＶＤＤとトランジスタ３１のゲートとの間に接続される。トランジスタ３０のゲートはノード２７に接続される。
ＯＲ回路３３は、テストモード信号ｔｅｓｔ２およびｔｅｓｔ４の論理和を出力し、ＯＲ回路３３の出力によって、セレクタ３４の出力が切換わる。ＯＲ回路の出力が「０」のとき（テストモード信号ｔｅｓｔ２およびｔｅｓｔ４のいずれも活性化されていないとき）、セレクタ３４は、電源電圧ＶＤＤをソース線ＳＬおよびチャージ線ＣＬに出力する。ＯＲ回路の出力が「１」のとき（テストモード信号ｔｅｓｔ２およびｔｅｓｔ４のいずれかが活性化されているとき）、セレクタ３４は、出力ノードの昇圧電圧ＶＰＰをソース線ＳＬおよびチャージ線ＣＬに出力する。
The OR
レベル検知回路３８の出力が常にハイレベルであるとすると、クロック信号ＣＬＫのハイレベルとローレベルとの切換わりに応じて、容量素子２５，２６は交互に充電と放電とを繰返す。この結果、出力ノードＶＰＰの電圧は、最大で２ＶＤＤ−Ｖｔｈ（ただし、ＶｔｈはＭＯＳトランジスタの閾値電圧）まで上昇する。テストモードのとき、この最大電圧がメモリセルＭＣに供給されると、トランジスタが破壊するおそれがあるので、昇圧電圧発生回路９２の出力電圧を制限するためにレベル検知回路３８が設けられている。レベル検知回路３８は、出力ノードＶＰＰの電圧が設定電圧を超えると、ローレベルの信号を出力する。
Assuming that the output of the
図１４は、レベル検知回路３８の構成の一例を示す回路図である。
図１４を参照して、レベル検知回路３８は、ＰチャネルのＭＯＳトランジスタ４０，４１，４３，４５と、ＮチャネルのＭＯＳトランジスタ４４，４６，４７と、インバータ４９とを含む。
FIG. 14 is a circuit diagram showing an example of the configuration of the
Referring to FIG. 14,
トランジスタ４０および４１は、昇圧電圧発生回路９２の出力ノードＶＰＰと接地ノードとの間に直列に接続される。トランジスタ４０および４１は、いずれも、ゲートとドレインとが接続される。したがって、トランジスタ４０および４１の接続ノード３９には、出力ノードＶＰＰの電圧の１／２である中間電圧１／２ＶＰＰが出力される。
トランジスタ４３および４４は、電源ノードＶＤＤとノード４２との間に直列に接続される。また、トランジスタ４５および４６も、電源ノードＶＤＤとノード４２との間に直列に接続される。トランジスタ４３のゲートおよびドレインが、トランジスタ４５のゲートに接続されることによって、トランジスタ４３および４５は、カレントミラーを構成する。また、ノード４２と接地ノードＧＮＤとの間には、トランジスタ４７が接続される。トランジスタ４７のゲートにはＢＩＡＳ電圧が与えられ、トランジスタ４７は電流源として機能する。
以上の構成によって、トランジスタ４４のゲートに入力される電圧１／２ＶＰＰと、トランジスタ４６のゲートに入力される参照電圧ＶｒｅｆＰとの差が増幅されて、トランジスタ４６のドレイン４８からインバータ４９を介して出力される。したがって、参照電圧ＶｒｅｆＰが電圧１／２ＶＰＰより大きい場合、レベル検知回路３８の出力はハイレベルになる。この場合、図１３の昇圧電圧発生回路９２は動作する。逆に、参照電圧ＶｒｅｆＰが電圧１／２ＶＰＰより小さい場合、レベル検知回路３８の出力はローレベルになる。この場合、図１３の昇圧電圧発生回路９２は停止する。このようにして、参照電圧ＶｒｅｆＰの２倍の大きさの電圧に、昇圧電圧発生回路９２の出力電圧ＶＰＰを調節することができる。たとえば、電源電圧ＶＤＤが１．２ボルトで、昇圧電圧ＶＰＰを１．６ボルトにする場合は、参照電圧ＶｒｅｆＰを０．８ボルトに設定すればよい。
With the above configuration, the difference between the voltage ½ VPP input to the gate of the
図１５は、基板電圧昇圧回路９３の構成の一例を示す回路図である。
図１５を参照して、基板電圧昇圧回路９３は、インバータ８０と、ＰチャネルＭＯＳトランジスタ８１と、ＮチャネルＭＯＳトランジスタ８２とを含む。トランジスタ８１および８２は、電源ノードＶＤＤと接地ノードＧＮＤとの間に直列に接続される。テストモード信号ｔｅｓｔ３は、インバータ８０を介して、トランジスタ８１および８２の各ゲートに入力される。トランジスタ８１および８２の接続ノードと基板とが接続される。したがって、テストモード信号ｔｅｓｔ３がローレベルのときは、基板電圧は接地電圧ＧＮＤに等しい。逆に、テストモード信号ｔｅｓｔ３がハイレベルのときは、基板電圧は電源電圧ＶＤＤに等しい。
FIG. 15 is a circuit diagram showing an example of the configuration of the substrate
Referring to FIG. 15, substrate
図１６は、基板電圧の昇圧の効果を説明するための図である。
図１６を参照して、基板６２を昇圧した場合、基板６２とボディ領域７３との容量結合によって、ボディ領域７３の電圧が上昇する。ここで、基板６２とボディ領域７３との間の静電容量Ｃｓは、通常の場合は、絶縁層６３が厚いので比較的小さい。したがって、ボディ領域７３の電圧上昇の効果を得るためには、図１５に示す基板電圧昇圧回路９３を用いて、基板電位を電源電圧ＶＤＤまで大きく変化させるのが好ましい。
FIG. 16 is a diagram for explaining the effect of boosting the substrate voltage.
Referring to FIG. 16, when
図１７は、中間電圧発生回路９４の構成の一例を示す回路図である。
図１７を参照して、中間電圧発生回路９４は、ＰチャネルＭＯＳトランジスタ１０１，１０３，１０６と、ＮチャネルＭＯＳトランジスタ１０２，１０４，１０５と、電圧レベルシフト回路１０７と、セレクタ１０９，１１０とを含む。
FIG. 17 is a circuit diagram showing an example of the configuration of the intermediate
Referring to FIG. 17, intermediate
トランジスタ１０１、１０２、１０３、および１０４は、電源ノードＶＤＤと接地ノードＧＮＤとの間にこの順で接続されて、入力段を構成する。また、トランジスタ１０５および１０６は、電源ノードＶＤＤと接地ノードＧＮＤとの間にこの順で接続されて、出力段を構成する。
トランジスタ１０１および１０２の接続ノードＮＤ１１は、トランジスタ１０２および１０５の各ゲートに接続される。トランジスタ１０３および１０４の接続ノードＮＤ１２は、トランジスタ１０３および１０６の各ゲートに接続される。トランジスタ１０２および１０３の接続ノードＮＤ１３は、トランジスタ１０２および１０３の各ボディに接続される。トランジスタ１０５およびトランジスタ１０６の接続ノードＮＤ１４は、トランジスタ１０１および１０４の各ゲートに接続される。さらに、トランジスタ１０５のボディは、接地ノードＧＮＤに接続され、トランジスタ１０６のボディは、電源ノードＶＤＤに接続される。
Connection node ND11 of
以上の構成によれば、入力段では、ノードＮＤ１３を中心に、４つのトランジスタ１０１，１０２，１０３，１０４が対照的に配置されている。したがって、ノードＮＤ１３には、中間の電位１／２ＶＤＤが発生する。また、トランジスタ１０２は、ダイオード接続されているため、ノードＮＤ１１の電位は、１／２ＶＤＤ＋Ｖｔｈｎに等しい（ただし、Ｖｔｈｎは、トランジスタ１０２の閾値電圧である。）。同様に、トランジスタ１０３もダイオード接続されているので、ノードＮＤ１２の電位は、１／２ＶＤＤ−Ｖｔｈｐに等しい（ただし、Ｖｔｈｐは、トランジスタ１０３の閾値電圧の絶対値である。）。
According to the above configuration, in the input stage, the four
また、出力段では、ノードＮＤ１４を中心に、２つのトランジスタ１０５，１０６が対照的に配置されている。したがって、ノードＮＤ１４には、中間の電位１／２ＶＤＤが発生する。さらに、トランジスタ１０５，１０６は、基板バイアス効果によって、閾値電圧の絶対値が大きくなってわずかに導通状態になっている。
In the output stage, two
ここで、ノードＮＤ１４の電位が、中間の電位１／２ＶＤＤからわずかにシフトした場合について説明する。たとえば、ＮＤ１４の電位が減少すると、トランジスタ１０５のゲート・ソース間電圧が増加するので、トランジスタ１０５を流れる電流が増加する。この結果、ノードＮＤ１４の電位が上昇する。さらに、トランジスタ１０１のゲート電圧が減少するため、トランジスタ１０１を流れる電流が増加する。この結果、ノードＮＤ１１の電圧が上昇するので、トランジスタ１０５のゲート電圧が上昇する。したがって、ノードＮＤ１４の電圧が上昇する。このようなフィードバックがかかるので、ＮＤ１４の電位は、１／２ＶＤＤで安定する。
Here, a case where the potential of the node ND14 is slightly shifted from the
セレクタ１０９は、テストモード信号ｔｅｓｔ５がローレベルのときは、中間電圧１／２ＶＤＤを、ビット線ＢＬおよびワード線ＷＬのハイレベルの電圧として出力する。一方、テストモード信号ｔｅｓｔ５がハイレベルのときは、セレクタ１０９は、中間電圧１／２ＶＤＤを電圧レベルシフト回路１０７によってシフトさせた電圧を、ビット線ＢＬおよびワード線ＷＬのハイレベル電圧として出力する。
The
また、セレクタ１１０は、テストモード信号ｔｅｓｔ１がローレベルのときは、接地電圧ＧＮＤを、チャージ線ＣＬのローレベル電圧として出力する。一方、テストモード信号ｔｅｓｔ１がハイレベルのときは、中間電圧１／２ＶＤＤを、チャージ線ＣＬのローレベル電圧として出力する。
The
図１８は、電圧レベルシフト回路１０７の構成の一例１０７Ａを示す回路図である。
図１８を参照して、電圧レベルシフト回路１０７Ａは、ＮチャネルのＭＯＳトランジスタ１１２および電流源１１１ａを含む。トランジスタ１１２は、電源ノードＶＤＤと出力ノードＶｏｕｔとの間に接続され、そのゲートに入力電圧Ｖｉｎを受ける。電流源１１１ａは、出力ノードＶｏｕｔと接地ノードＧＮＤとの間に接続される。トランジスタ１１２は、ソースフォロアモードで動作し、出力電圧Ｖｏｕｔは、トランジスタ１１２の閾値電圧をＶｔｈｎとすると、Ｖｉｎ−Ｖｔｈｎに等しい。閾値電圧Ｖｔｈｎは、トランジスタ１１２のゲート絶縁膜を厚くすると比較的大きな値に設定することができる。
FIG. 18 is a circuit diagram showing an example of the configuration of the voltage
Referring to FIG. 18, voltage
図１９は、電圧レベルシフト回路１０７の構成の他の例１０７Ｂを示す回路図である。
図１９を参照して、電圧レベルシフト回路１０７Ｂは、ＰチャネルのＭＯＳトランジスタ１１３および電流源１１１ｂを含む。トランジスタ１１３は、出力ノードＶｏｕｔと設置ノードとの間に接続され、そのゲートに入力電圧Ｖｉｎを受ける。電流源１１１ｂは、電源ノードＶＤＤと出力ノードＶｏｕｔとの間に接続される。トランジスタ１１３も、ソースフォロアモードで動作し、出力電圧Ｖｏｕｔは、トランジスタ１１３の閾値電圧の絶対値をＶｔｈｐとすると、Ｖｉｎ＋Ｖｔｈｐに等しい。閾値電圧Ｖｔｈｐは、トランジスタ１１３のゲート絶縁膜を厚くすると比較的大きな値に設定することができる。このように、図１８、図１９の回路は、トランジスタの閾値電圧だけ入力電圧をシフトさせる電圧レベルシフト回路として機能する。
FIG. 19 is a circuit diagram showing another example 107 B of the configuration of the voltage
Referring to FIG. 19, voltage
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time must be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
ＡＴ アクセストランジスタ、ＳＴ ストレージトランジスタ、ＢＬ ビット線、／ＢＬ リファレンスビット線、ＳＬ ソース線、ＳＮ ストレージノード、ＣＬ チャージ線、ＷＬ ワード線、ＣＡ コラムアドレス信号、ＲＡ ロウアドレス信号、Ｄｉｎ 入力データ、Ｄｏｕｔ 出力データ、ＭＣ メモリセル、ＶＤＤ 電源電圧、ｔｅｓｔ１〜５ テストモード信号、１ 半導体記憶装置、２ メモリアレイ、３ センスアンプ、７ 制御回路、８ 入出力回路、９ アドレスデコーダ、１０ 電源回路、６０ ＳＯＩ基板、６２ シリコン基板、６３ 埋込絶縁層、６４ シリコン層、７０，７２，７４ 不純物領域、７１，７３ ボディ領域、７７，７９ ゲート電極、９０ テスト回路、９１ 電源電圧発生回路、９２ 昇圧電圧発生回路、９３ 基板電圧昇圧回路、９４ 中間電圧発生回路、１０７ 電圧レベルシフト回路。
AT access transistor, ST storage transistor, BL bit line, / BL reference bit line, SL source line, SN storage node, CL charge line, WL word line, CA column address signal, RA row address signal, Din input data, Dout output Data, MC memory cell, VDD power supply voltage, test 1-5 test mode signal, 1 semiconductor memory device, 2 memory array, 3 sense amplifier, 7 control circuit, 8 input / output circuit, 9 address decoder, 10 power supply circuit, 60
Claims (8)
複数のメモリセルを含むメモリアレイを備え、
前記複数のメモリセルの各々は、
固定された第１の電圧が供給される第１のノードと、
一端が前記第１のノードに接続され、電気的に浮遊状態のボディ領域および第１の信号が供給される制御電極を有する第１のトランジスタと、
第２の信号が供給される第２のノードと、
前記第１のトランジスタの他端と前記第２のノードとの間に接続され、ボディ領域および第３の信号が供給される制御電極を有する第２のトランジスタとを含み、
前記複数のメモリセルの各々は、前記第１のトランジスタのボディ領域に蓄積した電荷量に応じてデータを記憶し、
前記複数のメモリセルに対して、前記第１の電圧および前記第１〜第３の信号の電圧レベルを決定する電圧を少なくとも含む複数の電圧を供給する周辺回路をさらに備え、
前記周辺回路は、前記通常モードと前記テストモードとで、前記複数の電圧のうち少なくとも１つの電圧の大きさを変更する、半導体記憶装置。 A semiconductor memory device having a normal mode and a test mode as operation modes,
A memory array including a plurality of memory cells;
Each of the plurality of memory cells includes
A first node supplied with a fixed first voltage;
A first transistor having one end connected to the first node and having a body region in an electrically floating state and a control electrode to which a first signal is supplied;
A second node to which a second signal is supplied;
A second transistor connected between the other end of the first transistor and the second node and having a body region and a control electrode to which a third signal is supplied;
Each of the plurality of memory cells stores data according to the amount of charge accumulated in the body region of the first transistor,
A peripheral circuit for supplying a plurality of voltages including at least a voltage for determining a voltage level of the first voltage and the first to third signals to the plurality of memory cells;
The semiconductor memory device, wherein the peripheral circuit changes the magnitude of at least one of the plurality of voltages between the normal mode and the test mode.
前記複数のメモリセルに供給する前記複数の電圧の少なくとも一部を生成する電源回路と、
データの入出力を行なう入出力回路と、
アドレス信号に応じて、前記複数のメモリセルのうちデータ読出およびデータ書込の対象となるメモリセルを、前記第１〜第３の信号によって選択するアドレスデコーダと、
前記アドレスデコーダによって選択されたメモリセルから読み出されたデータを増幅するセンスアンプ回路と、
テスト信号に応じて、前記動作モードを前記通常モードから前記テストモードに切換えるテスト回路とを含む、請求項１に記載の半導体記憶装置。 The peripheral circuit is
A power supply circuit that generates at least part of the plurality of voltages supplied to the plurality of memory cells;
An input / output circuit for inputting / outputting data;
An address decoder for selecting, from the first to third signals, a memory cell to be subjected to data reading and data writing among the plurality of memory cells in response to an address signal;
A sense amplifier circuit for amplifying data read from the memory cell selected by the address decoder;
The semiconductor memory device according to claim 1, further comprising: a test circuit that switches the operation mode from the normal mode to the test mode according to a test signal.
前記周辺回路は、前記テストモードにおいて、変更後のローレベルの電圧からハイレベルの電圧へと繰返し変化する前記第１の信号をメモリセルに供給する、請求項１または２に記載の半導体記憶装置。 The peripheral circuit changes a low level voltage of the first signal in the test mode to a voltage between a high level and a low level of the first signal in the normal mode,
3. The semiconductor memory device according to claim 1, wherein in the test mode, the peripheral circuit supplies the memory cell with the first signal that repeatedly changes from a changed low level voltage to a high level voltage. 4. .
前記周辺回路は、前記テストモードにおけるデータ読出時に、前記昇圧電圧発生回路によって昇圧された前記第１の電圧、および前記昇圧電圧発生回路によって昇圧された前記第１の信号を、データ読出対象のメモリセルに供給する、請求項１または２に記載の半導体記憶装置。 The peripheral circuit further includes a boost voltage generation circuit that boosts the first voltage and the high level voltage of the first signal in the normal mode,
The peripheral circuit reads the first voltage boosted by the boosted voltage generating circuit and the first signal boosted by the boosted voltage generating circuit at the time of data reading in the test mode. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is supplied to a cell.
前記周辺回路は、前記テストモードにおけるデータ書込時に、前記昇圧電圧発生回路によって昇圧された前記第１の電圧、および前記昇圧電圧発生回路によって昇圧された前記第１の信号を、データ書込対象のメモリセルに供給する、請求項１または２に記載の半導体記憶装置。 The peripheral circuit further includes a boost voltage generation circuit that boosts the first voltage and the high level voltage of the first signal in the normal mode,
The peripheral circuit is configured to write the first voltage boosted by the boosted voltage generating circuit and the first signal boosted by the boosted voltage generating circuit during data writing in the test mode. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is supplied to the memory cell.
前記周辺回路は、前記基板の電圧を接地電圧から昇圧させる基板電圧昇圧回路を含み、
前記周辺回路は、前記テストモードにおけるデータ読出時に前記基板電圧昇圧回路によって昇圧された電圧を前記基板に供給する、請求項１または２に記載の半導体記憶装置。 The plurality of memory cells include a substrate and a buried insulating layer,
The peripheral circuit includes a substrate voltage boosting circuit that boosts the voltage of the substrate from a ground voltage,
The semiconductor memory device according to claim 1, wherein the peripheral circuit supplies a voltage boosted by the substrate voltage booster circuit to the substrate during data reading in the test mode.
前記周辺回路は、前記テストモードにおけるデータ読出時に、前記電圧レベルシフト回路によってシフトされた前記第３の信号を、データ読出対象のメモリセルに供給する、請求項１または２に記載の半導体記憶装置。 The peripheral circuit includes a voltage level shift circuit that shifts a high level voltage of the third signal in the normal mode,
3. The semiconductor memory device according to claim 1, wherein the peripheral circuit supplies the third signal shifted by the voltage level shift circuit to a memory cell to be read when data is read in the test mode. .
前記周辺回路は、前記テストモードにおけるデータ書込時に、前記電圧レベルシフト回路によってシフトされた前記第３の信号を、データ書込対象のメモリセルに供給する、請求項１または２に記載の半導体記憶装置。 The peripheral circuit includes a voltage level shift circuit that shifts a high level voltage of the third signal in the normal mode,
3. The semiconductor according to claim 1, wherein the peripheral circuit supplies the third signal shifted by the voltage level shift circuit to a memory cell as a data write target during data writing in the test mode. Storage device.
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