JP2009111156A - Semiconductor device, and manufacturing method thereof - Google Patents

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健壹 森
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和幸 大森
Toshiaki Tsutsumi
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device having a barrier layer which can improve adhesive strength and barrier property between a portion of an interlayer insulating film where the oxygen content is low and Cu wiring, and to provide a manufacturing method thereof.wiring, and a manufacturing method thereof. <P>SOLUTION: The semiconductor device DV has a semiconductor substrate SB, the Cu wiring WR, the interlayer insulating film IL, and the barrier layer BR. The Cu wiring WR contains copper and is provided on the semiconductor substrate SB. The interlayer insulating film IL is provided on the semiconductor substrate SB so as to bury the Cu wiring WR in the film IL. The barrier layer BR is provided between the interlayer insulating film IL and Cu wiring WR. The interlayer insulating film IL faces the barrier layer BR and includes a liner film LN containing at least one of carbon and nitrogen. A portion BL of the barrier layer BR which faces the liner film LN is made of a compound containing at least one of carbon and nitrogen. <P>COPYRIGHT: (C)2009,JPO&amp;INPIT

Description

本発明は、半導体装置およびその製造方法に関し、特に基板上に設けられた銅を含有する配線を有する半導体装置およびその製造方法に関するものである。   The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a semiconductor device having a wiring containing copper provided on a substrate and a method for manufacturing the semiconductor device.

半導体装置の配線として、いわゆるダマシン法により層間絶縁膜に埋め込まれたＣｕ（銅）配線が広く用いられている。Ｃｕ配線の側面および底面は、一般に、バリア層により覆われている。このバリア層は、Ｃｕ配線中のＣｕが層間絶縁膜中に拡散することを抑制する機能と、Ｃｕ配線と層間絶縁膜との間の密着性を高める機能とを有している。   As wiring for semiconductor devices, Cu (copper) wiring embedded in an interlayer insulating film by a so-called damascene method is widely used. The side and bottom surfaces of the Cu wiring are generally covered with a barrier layer. This barrier layer has a function of suppressing the diffusion of Cu in the Cu wiring into the interlayer insulating film and a function of improving the adhesion between the Cu wiring and the interlayer insulating film.

このバリア層は、たとえばＴａ（タンタル）やＴａＮ（窒化タンタル）などからなり、一般にＣｕ配線材料に比べて高い抵抗率を有している。このため、配線の微細化に際して配線の実効的な抵抗率が高くならないようにするためには、バリア層の厚みを薄くする必要がある。しかし単にバリア層の厚みを薄くすると、上記のバリア層としての機能を十分に果たすことができなくなってしまう。このため、バリア層の機能を維持しつつその厚みを低減することは、６５ｎｍノードや４５ｎｍノードなどの微細化の進んだ先端デバイスにおいて重要な課題の１つとなっている。   This barrier layer is made of, for example, Ta (tantalum) or TaN (tantalum nitride), and generally has a higher resistivity than the Cu wiring material. For this reason, it is necessary to reduce the thickness of the barrier layer so that the effective resistivity of the wiring does not increase when the wiring is miniaturized. However, if the thickness of the barrier layer is simply reduced, the function as the barrier layer cannot be sufficiently achieved. For this reason, reducing the thickness of the barrier layer while maintaining the function of the barrier layer is one of important issues in advanced devices with advanced miniaturization such as 65 nm nodes and 45 nm nodes.

この問題を解決する試みとして、たとえば、文献：T. Usui et al., "Low Resistive and Highly Reliable Cu Dual-Damascene Interconnect Technology Using Self-Formed MnSixOyBarrier Layer", Proceeding of IEEE IITC, 2005, pp. 188-190において、自己形成ＭｎＳｉxＯyを用いる技術が提案されている。この技術は、層間絶縁膜の材質としてＳｉＯ2(二酸化シリコン）を用い、Ｃｕ配線を形成するためのＣｕメッキのシード層の材質としてＣｕＭｎ（銅−マンガン）を用いる。Ｃｕメッキ後に３００℃で１時間のアニールが行なわれることにより、シード層中のＭｎ（マンガン）がＳｉＯ2と反応して、ＭｎＳｉxＯy、すなわちＭｎの酸化物からなるバリア層が形成される。この文献によれば、このバリア層により、配線抵抗の低減と、バリア層および層間絶縁膜の良好な密着性とが実現されるとされている。
T. Usui et al., "Low Resistive and Highly Reliable Cu Dual-Damascene Interconnect Technology Using Self-Formed MnSixOyBarrier Layer", Proceeding of IEEE IITC, 2005, pp. 188-190 As an attempt to solve this problem, for example, reference: T. Usui et al., “Low Resistive and Highly Reliable Cu Dual-Damascene Interconnect Technology Using Self-Formed MnSi x O y Barrier Layer”, Proceeding of IEEE IITC, 2005, In pp. 188-190, a technique using self-formed MnSi x O y is proposed. In this technique, SiO 2 (silicon dioxide) is used as a material of an interlayer insulating film, and CuMn (copper-manganese) is used as a material of a seed layer of Cu plating for forming a Cu wiring. By annealing at 300 ° C. for 1 hour after Cu plating, Mn (manganese) in the seed layer reacts with SiO 2 to form a barrier layer made of MnSi x O y , that is, an oxide of Mn. . According to this document, this barrier layer realizes a reduction in wiring resistance and good adhesion between the barrier layer and the interlayer insulating film.
T. Usui et al., "Low Resistive and Highly Reliable Cu Dual-Damascene Interconnect Technology Using Self-Formed MnSixOyBarrier Layer", Proceeding of IEEE IITC, 2005, pp. 188-190

半導体装置の層間絶縁膜は、一般に、Ｃｕ配線の上面に接する位置にライナー膜を有している。このライナー膜によりＣｕ配線の上面からのＣｕの拡散が抑制される。ライナー膜の材質は、たとえばＳｉＮ（窒化シリコン）、ＳｉＣ（炭化シリコン）またはＳｉＣＮ（炭窒化シリコン）であり、Ｏ（酸素）を含まないか、あるいは酸素の含有量が低い。このため上記文献の技術のようにＭｎの酸化反応を用いたバリア膜形成が行なわれる場合、ライナー膜の部分においてバリア層が形成されにくくなる。よって層間絶縁膜のうちライナー膜の部分は、Ｃｕに対するバリア性、あるいはＣｕ配線との密着性が低くなる。この結果、Ｃｕ配線が剥離したり、Ｃｕ配線のマイグレーションが発生しやすくなったりするという問題がある。   The interlayer insulating film of a semiconductor device generally has a liner film at a position in contact with the upper surface of the Cu wiring. This liner film suppresses the diffusion of Cu from the upper surface of the Cu wiring. The material of the liner film is, for example, SiN (silicon nitride), SiC (silicon carbide), or SiCN (silicon carbonitride), and does not contain O (oxygen) or has a low oxygen content. For this reason, when the barrier film formation using the oxidation reaction of Mn is performed as in the technique of the above-mentioned document, it is difficult to form the barrier layer in the liner film portion. Therefore, the liner film portion of the interlayer insulating film has low barrier properties against Cu or adhesion to Cu wiring. As a result, there is a problem that Cu wiring is peeled off or migration of Cu wiring is likely to occur.

本発明は、上記課題を鑑みてなされたものであり、その目的は、層間絶縁膜の酸素含有量が低い部分と、Ｃｕ配線との密着性を十分に高めることができるバリア層を有する半導体装置およびその製造方法を提供することである。   The present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device having a barrier layer that can sufficiently enhance the adhesion between a portion having a low oxygen content of an interlayer insulating film and a Cu wiring. And a method of manufacturing the same.

本実施の形態における半導体装置は、基板と、配線と、層間絶縁膜と、バリア層とを有する。配線は銅を含有し基板上に設けられている。層間絶縁膜は配線を埋め込むように基板上に設けられている。バリア層は層間絶縁膜と配線との間に設けられている。層間絶縁膜は、バリア層に面し、かつ炭素および窒素の少なくともいずれかを含有する第１の部分を含む。バリア層の第１の部分と面する部分は、炭素および窒素の少なくともいずれかを含む化合物からなる。   The semiconductor device in this embodiment includes a substrate, a wiring, an interlayer insulating film, and a barrier layer. The wiring contains copper and is provided on the substrate. The interlayer insulating film is provided on the substrate so as to embed the wiring. The barrier layer is provided between the interlayer insulating film and the wiring. The interlayer insulating film includes a first portion that faces the barrier layer and contains at least one of carbon and nitrogen. The portion facing the first portion of the barrier layer is made of a compound containing at least one of carbon and nitrogen.

本実施の形態における半導体装置の製造方法は、銅を含有する配線を備えた半導体装置の製造方法であって、以下の工程を有する。   The method for manufacturing a semiconductor device in the present embodiment is a method for manufacturing a semiconductor device including a wiring containing copper, and includes the following steps.

まず基板上に炭素および窒素の少なくともいずれかを含有する第１の部分を含む層間絶縁膜が形成される。層間絶縁膜に、第１の部分を貫通する孔を含む凹部が設けられる。凹部の側壁を覆うように、上記の炭素および窒素の少なくともいずれかと化合することができる少なくとも１つの元素を含有する導体層が形成される。導体層をメッキすることにより凹部を埋めることで、配線となる層が形成される。基板を加熱することにより上記の少なくとも１つの元素に上記の炭素および窒素の少なくともいずれかを化合させることで、配線となる層と第１の部分との間に上記の炭素および窒素の少なくともいずれかを含む化合物からなる層が形成される。   First, an interlayer insulating film including a first portion containing at least one of carbon and nitrogen is formed on a substrate. A recess including a hole penetrating the first portion is provided in the interlayer insulating film. A conductor layer containing at least one element that can be combined with at least one of the above carbon and nitrogen is formed so as to cover the sidewall of the recess. By filling the recess by plating the conductor layer, a layer to be a wiring is formed. By heating at least one of the above carbon and nitrogen to the at least one element by heating the substrate, at least one of the above carbon and nitrogen is provided between the layer serving as the wiring and the first portion. A layer made of a compound containing is formed.

本実施の形態の半導体装置によれば、層間絶縁膜の第１の部分と配線との間に、炭素および窒素の少なくともいずれかを含む化合物からなるバリア層が形成される。このバリア層により、層間絶縁膜の第１の部分と配線との密着性、あるいはＣｕに対するバリア性を高めることができる。   According to the semiconductor device of the present embodiment, a barrier layer made of a compound containing at least one of carbon and nitrogen is formed between the first portion of the interlayer insulating film and the wiring. This barrier layer can enhance the adhesion between the first portion of the interlayer insulating film and the wiring, or the barrier property against Cu.

以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず本実施の形態の半導体装置の主な構成について説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(Embodiment 1)
First, the main structure of the semiconductor device of this embodiment will be described.

図１は、本発明の実施の形態１における半導体装置の構成を概略的に示す部分断面図である。   FIG. 1 is a partial cross-sectional view schematically showing a configuration of a semiconductor device according to the first embodiment of the present invention.

図１を参照して、本実施の形態の半導体装置ＤＶは、主に、半導体基板ＳＢと、Ｃｕ配線ＷＲと、層間絶縁膜ＩＬと、バリア層ＢＲとを有している。Ｃｕ配線ＷＲは、半導体基板ＳＢ上に設けられた、銅（Ｃｕ）を含有する配線である。層間絶縁膜ＩＬはＣｕ配線ＷＲを埋込むように半導体基板ＳＢ上に設けられている。バリア層ＢＲは層間絶縁膜ＩＬとＣｕ配線ＷＲとの間に設けられている。層間絶縁膜ＩＬは、ライナー膜（第１の部分）ＬＮと、低誘電率膜（第２の部分）ＩＫとを有している。   Referring to FIG. 1, the semiconductor device DV of the present embodiment mainly includes a semiconductor substrate SB, a Cu wiring WR, an interlayer insulating film IL, and a barrier layer BR. The Cu wiring WR is a wiring containing copper (Cu) provided on the semiconductor substrate SB. The interlayer insulating film IL is provided on the semiconductor substrate SB so as to fill the Cu wiring WR. The barrier layer BR is provided between the interlayer insulating film IL and the Cu wiring WR. The interlayer insulating film IL includes a liner film (first portion) LN and a low dielectric constant film (second portion) IK.

ライナー膜ＬＮは、バリア層ＢＲに面し、かつ炭素（Ｃ）および窒素（Ｎ）の少なくともいずれかを含有している。バリア層ＢＲのライナー膜ＬＮと面する部分であるバリア層ＢＬは、ライナー膜ＬＮが有する炭素および窒素の少なくともいずれかの元素と同じ元素を含む化合物からなる。この化合物は、チタン（Ｔｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）およびジルコニウム（Ｚｒ）の少なくとも１つを含んでいる。   The liner film LN faces the barrier layer BR and contains at least one of carbon (C) and nitrogen (N). The barrier layer BL that is a portion facing the liner film LN of the barrier layer BR is made of a compound containing the same element as at least one of carbon and nitrogen included in the liner film LN. This compound contains at least one of titanium (Ti), aluminum (Al), magnesium (Mg), and zirconium (Zr).

低誘電率膜ＩＫは、バリア層ＢＲに面し、かつ酸素を含有している。バリア層ＢＲの低誘電率膜ＩＫと面する部分であるバリア層ＢＩは、マンガンを含む酸化物からなる。低誘電率膜ＩＫは、ライナー膜ＬＮにより半導体基板ＳＢと隔てられている。低誘電率膜ＩＫに比して、ライナー膜ＬＮは、より大きい炭素および窒素の少なくともいずれかの原子のモル分率と、より小さい酸素原子のモル分率とを有している。   The low dielectric constant film IK faces the barrier layer BR and contains oxygen. The barrier layer BI, which is the portion of the barrier layer BR that faces the low dielectric constant film IK, is made of an oxide containing manganese. The low dielectric constant film IK is separated from the semiconductor substrate SB by the liner film LN. Compared to the low dielectric constant film IK, the liner film LN has a larger mole fraction of carbon and / or nitrogen atoms and a smaller mole fraction of oxygen atoms.

次に本実施の形態の半導体装置ＤＶの詳細な構成について説明する。
半導体基板ＳＢには、たとえばトランジスタなどの半導体素子（図示せず）が形成されている。この半導体基板ＳＢ上に、下層の層間絶縁膜Ｉａが設けられている。下層の層間絶縁膜Ｉａの上面側には溝Ｔａが設けられている。この溝Ｔａに埋め込まれるように、下層のＣｕ配線Ｗａが形成されている。この下層のＣｕ配線Ｗａは半導体素子に電気的に接続されている。なお下層のＣｕ配線Ｗａと下層の層間絶縁膜Ｉａとの間には下層のバリア層Ｂａが設けられている。 Next, a detailed configuration of the semiconductor device DV of the present embodiment will be described.
A semiconductor element (not shown) such as a transistor is formed on the semiconductor substrate SB. On the semiconductor substrate SB, a lower interlayer insulating film Ia is provided. A trench Ta is provided on the upper surface side of the lower interlayer insulating film Ia. A lower Cu wiring Wa is formed so as to be embedded in the groove Ta. This lower layer Cu wiring Wa is electrically connected to the semiconductor element. A lower barrier layer Ba is provided between the lower Cu wiring Wa and the lower interlayer insulating film Ia.

下層のＣｕ配線Ｗａの上に、層間絶縁膜ＩＬに埋込まれたＣｕ配線ＷＲが位置している。ライナー膜ＬＮは、低誘電率膜ＩＫの下層のＣｕ配線Ｗａ側に位置している。これによりライナー膜ＬＮは、下層のＣｕ配線ＷａのＣｕが低誘電率膜ＩＫ中に拡散することを抑制している。ライナー膜ＬＮの材質は、たとえばＳｉＮ、ＳｉＣおよびＳｉＣＮのいずれかである。低誘電率膜ＩＫの材質は、たとえばＳｉＣxＯy（シリコンおよび炭素を含む酸化物）である。低誘電率膜ＩＫは、いわゆるｌｏｗ−ｋ膜であり、二酸化シリコン（ＳｉＯ2）膜の誘電率（３．９）よりも低い誘電率を有している。 The Cu wiring WR embedded in the interlayer insulating film IL is located on the lower Cu wiring Wa. The liner film LN is located on the Cu wiring Wa side below the low dielectric constant film IK. Thus, the liner film LN suppresses the diffusion of Cu in the lower Cu wiring Wa into the low dielectric constant film IK. The material of the liner film LN is, for example, one of SiN, SiC, and SiCN. The material of the low dielectric constant film IK is, for example, SiC x O y (oxide containing silicon and carbon). The low dielectric constant film IK is a so-called low-k film, and has a dielectric constant lower than the dielectric constant (3.9) of the silicon dioxide (SiO 2 ) film.

層間絶縁膜ＩＬには、凹部ＲＣが形成されている。凹部ＲＣは、配線溝ＴＣと、ビアホールＣＨとを有している。配線溝ＴＣは層間絶縁膜ＩＬの上部側に設けられた溝状の凹部である。ビアホールＣＨは、この配線溝ＴＣの底面と、層間絶縁膜ＩＬの底面（図中下側の面）との間を貫通するように設けられた穴である。なお、ビアホールＣＨは、層間絶縁膜ＩＬを貫通するビアホールＣＩと、ライナー膜ＬＮを貫通するビアホールＣＬとを有している。   A recess RC is formed in the interlayer insulating film IL. The recess RC has a wiring trench TC and a via hole CH. The wiring trench TC is a trench-like recess provided on the upper side of the interlayer insulating film IL. The via hole CH is a hole provided so as to penetrate between the bottom surface of the wiring trench TC and the bottom surface (lower surface in the drawing) of the interlayer insulating film IL. The via hole CH has a via hole CI that penetrates the interlayer insulating film IL and a via hole CL that penetrates the liner film LN.

この凹部ＲＣの側壁を覆うようにバリア層ＢＲが設けられている。バリア層ＢＲは、凹部ＲＣの低誘電率膜ＩＫからなる面を覆うバリア層ＢＩと、凹部ＲＣのライナー膜ＬＮからなる面を覆うバリア層ＢＬとを有している。バリア層ＢＩの材質は、たとえばマンガン、チタンおよび炭素の酸化物（ＭｎＴｉxＣyＯz）である。 A barrier layer BR is provided so as to cover the side wall of the recess RC. The barrier layer BR has a barrier layer BI that covers the surface of the recess RC made of the low dielectric constant film IK, and a barrier layer BL that covers the surface of the recess RC made of the liner film LN. The material of the barrier layer BI is, for example, manganese, titanium and carbon oxide (MnTi x C y O z ).

バリア層ＢＬの材質は、たとえばチタン炭化物（ＴｉxＣy）、チタン窒化物（ＴｉxＮy）およびチタン炭窒化物（ＴｉxＣyＮz）のいずれかである。これらの材質のうちチタンに代わって、あるいはチタンとともに、アルミニウム、マグネシウムおよびジルコニウムの少なくとも１つを用いることもできる。またこれらの材質は酸素を含んでもよい。またこれらの材質はマンガンを含んでもよい。 The material of the barrier layer BL is, for example, any of titanium carbide (Ti x C y ), titanium nitride (Ti x N y ), and titanium carbonitride (Ti x C y N z ). Of these materials, at least one of aluminum, magnesium and zirconium can be used instead of or together with titanium. These materials may contain oxygen. These materials may contain manganese.

このバリア層ＢＲに覆われた凹部ＲＣの中に、Ｃｕ配線ＷＲが設けられている。Ｃｕ配線ＷＲは、配線溝ＴＣを埋めるように設けられた配線層ＷＴと、ビアホールＣＨを埋めるように設けられたビアＷＣとを有している。Ｃｕ配線ＷＲは多層配線構造における１つの配線層に対応し、ビアＷＣは多層配線構造における複数配線層間の電気的な接続部に対応する。   A Cu wiring WR is provided in the recess RC covered with the barrier layer BR. The Cu wiring WR has a wiring layer WT provided so as to fill the wiring trench TC and a via WC provided so as to fill the via hole CH. Cu wiring WR corresponds to one wiring layer in the multilayer wiring structure, and via WC corresponds to an electrical connection between a plurality of wiring layers in the multilayer wiring structure.

次に本実施の形態の半導体装置ＤＶの製造方法について説明する。
図２〜図５は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略的な部分断面図である。なお、図２〜図５のそれぞれの断面位置は図１と同じである。また、図１のＡ−Ａ線よりも下の領域は図１〜図５において共通であるため、図２〜図５において図示していない。 Next, a method for manufacturing the semiconductor device DV of the present embodiment will be described.
2 to 5 are schematic partial cross-sectional views showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps. 2 to 5 are the same as those in FIG. Moreover, since the area | region below the AA line of FIG. 1 is common in FIGS. 1-5, it has not illustrated in FIGS.

主に図２を参照して、半導体基板ＳＢ（図１）上に、下層の層間絶縁膜Ｉａの上面側に下層のバリア層Ｂａを介して埋込まれた下層の配線Ｗａが形成される。   Referring mainly to FIG. 2, a lower layer wiring Wa buried on the upper surface side of the lower interlayer insulating film Ia via the lower barrier layer Ba is formed on the semiconductor substrate SB (FIG. 1).

次に、半導体基板ＳＢ上に炭素および窒素の少なくともいずれかを含有するライナー膜ＬＮが成膜される。次に、ライナー膜ＬＮの上に低誘電率膜ＩＫが成膜される。これにより、層間絶縁膜ＩＬが形成される。   Next, a liner film LN containing at least one of carbon and nitrogen is formed on the semiconductor substrate SB. Next, a low dielectric constant film IK is formed on the liner film LN. Thereby, the interlayer insulating film IL is formed.

次に、層間絶縁膜ＩＬに凹部ＲＣが形成される。形成方法としては、たとえばドライエッチング技術を用いることができる。より具体的には、凹部ＲＣとして配線溝ＴＣと、この配線溝ＴＣの下面から下層のＣｕ配線Ｗａの上面に至るビアホールＣＨとが形成される。なおビアホールＣＨは、ライナー膜ＬＮを貫通するビアホールＣＬを有している。   Next, a recess RC is formed in the interlayer insulating film IL. As a forming method, for example, a dry etching technique can be used. More specifically, a wiring groove TC and a via hole CH extending from the lower surface of the wiring groove TC to the upper surface of the lower Cu wiring Wa are formed as the recess RC. The via hole CH has a via hole CL that penetrates the liner film LN.

図３を参照して、凹部ＲＣの側壁と、下層のＣｕ配線Ｗａの露出面と、低誘電率膜ＩＫの上面とを覆うように、シード層（導体層）ＳＤ１が成膜される。シード層ＳＤ１は、ライナー膜ＬＮが含有する炭素および窒素の少なくともいずれかと化合することができる少なくとも１つの元素を含有している。この少なくとも１つの元素は、たとえばチタン（Ｔｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）およびジルコニウム（Ｚｒ）の少なくとも１つである。これらの元素は、炭素および窒素の少なくともいずれかと化合物を形成する反応性が高いという共通の性質を有している。   Referring to FIG. 3, seed layer (conductor layer) SD1 is formed so as to cover the sidewall of recess RC, the exposed surface of lower Cu wiring Wa, and the upper surface of low dielectric constant film IK. The seed layer SD1 contains at least one element that can be combined with at least one of carbon and nitrogen contained in the liner film LN. The at least one element is, for example, at least one of titanium (Ti), aluminum (Al), magnesium (Mg), and zirconium (Zr). These elements have a common property that they are highly reactive to form a compound with at least one of carbon and nitrogen.

またシード層ＳＤ１は、マンガン（Ｍｎ）を含有しており、たとえばＣｕＭｎＴｉ（銅−マンガン−チタン）合金からなる。   The seed layer SD1 contains manganese (Mn), and is made of, for example, a CuMnTi (copper-manganese-titanium) alloy.

シード層ＳＤ１の成膜方法は、たとえばＣｕＭｎＴｉ合金からなるターゲットを用いたＰＶＤ（Physical Vapor Deposition）法である。なおシード層ＳＤ１の成膜に先立ち、必要に応じてＨ2ガスを用いたアニール処理やプラズマ処理などの前処理（プリクリーン）が行なわれてもよい。 The film formation method of the seed layer SD1 is, for example, a PVD (Physical Vapor Deposition) method using a target made of a CuMnTi alloy. Prior to the formation of the seed layer SD1, pretreatment (preclean) such as annealing or plasma treatment using H 2 gas may be performed as necessary.

図４を参照して、シード層ＳＤ１をめっきすることにより、凹部ＲＣを埋めるように、層間絶縁膜ＩＬ上にめっき層ＰＬが形成される。めっき層ＰＬの材質は、銅を含んでおり、たとえば純Ｃｕ（銅）である。   Referring to FIG. 4, by plating seed layer SD1, plating layer PL is formed on interlayer insulating film IL so as to fill recess RC. The material of the plating layer PL contains copper, for example, pure Cu (copper).

次に、適切に調節された雰囲気中で熱処理が行なわれる。熱処理の温度は、たとえば１００〜４００℃である。熱処理の雰囲気は、たとえば真空、Ａｒ（アルゴン）およびＮ（窒素）の雰囲気のいずれかである。   Next, heat treatment is performed in an appropriately adjusted atmosphere. The temperature of heat processing is 100-400 degreeC, for example. The atmosphere of the heat treatment is, for example, any one of vacuum, Ar (argon), and N (nitrogen).

主に図５を参照して、上記熱処理により、ライナー膜ＬＮが含有する炭素および窒素の少なくともいずれかと、シード層ＳＤ１が含有する元素との化合が生じる。この化合により、めっき層ＰＬと、ライナー膜ＬＮとの間に、バリア層ＢＬが形成される。また、低誘電率膜ＩＫが含有する酸素と、シード層ＳＤ１が含有するマンガン（Ｍｎ）との化合が生じる。この化合により、めっき層ＰＬと、低誘電率膜ＩＫとの間に、バリア層ＢＩが形成される。また、めっき層ＰＬの表面（図中上面）に、熱処理条件に依存した酸素含有量を有するバリア層ＢＩｔが形成される。   Referring mainly to FIG. 5, the heat treatment generates a combination of at least one of carbon and nitrogen contained in liner film LN and an element contained in seed layer SD1. By this combination, the barrier layer BL is formed between the plating layer PL and the liner film LN. Further, a combination of oxygen contained in the low dielectric constant film IK and manganese (Mn) contained in the seed layer SD1 occurs. By this combination, the barrier layer BI is formed between the plating layer PL and the low dielectric constant film IK. In addition, a barrier layer BIt having an oxygen content depending on the heat treatment condition is formed on the surface (upper surface in the drawing) of the plating layer PL.

次に、バリア層ＢＩｔと、めっき層ＰＬおよびバリア層ＢＩのそれぞれの上部とがＣＭＰ（Chemical Mechanical Polishing）により除去される。以上により、半導体装置ＤＶ（図１）が作製される。   Next, the barrier layer BIt and the upper portions of the plating layer PL and the barrier layer BI are removed by CMP (Chemical Mechanical Polishing). Thus, the semiconductor device DV (FIG. 1) is manufactured.

なお、本実施の形態では、めっき層ＰＬは、配線溝ＴＣおよびビアホールＣＨを同時に埋めるように形成された。すなわち本実施の形態では、いわゆるデュアルダマシン法が用いられた。本発明はこのようにデュアルダマシン法を用いる半導体装置の製造方法に限定されるものではなく、配線溝ＴＣおよびビアホールＣＨのそれぞれが個別に埋められるシングルダマシン法を用いる半導体装置の製造方法に適用することもできる。   In the present embodiment, the plating layer PL is formed so as to fill the wiring trench TC and the via hole CH simultaneously. That is, in this embodiment, a so-called dual damascene method is used. The present invention is not limited to the manufacturing method of the semiconductor device using the dual damascene method as described above, but is applied to the manufacturing method of the semiconductor device using the single damascene method in which each of the wiring trench TC and the via hole CH is individually filled. You can also.

またシード層ＳＤ１の組成や熱処理条件が調節されることにより、熱処理の工程とＣＭＰの工程との順番を入れ換えることができる。   Further, the order of the heat treatment process and the CMP process can be interchanged by adjusting the composition of the seed layer SD1 and the heat treatment conditions.

次に比較例の半導体装置の構成について説明する。
図６は、比較例における半導体装置の構成を概略的に示す部分断面図である。図６を参照して、比較例の半導体装置は、バリア層ＢＲＺおよび下層のバリア層ＢａＺを有している。バリア層ＢＲＺは、ライナー膜ＬＮ上の部分であるバリア層ＢＬＺと、低誘電率膜ＩＫ上の部分であるバリア層ＢＩＺとを有している。バリア層ＢＲＺおよび下層のバリア層ＢａＺの材質は、たとえばマンガン酸化物（ＭｎＯx）である。 Next, the configuration of the semiconductor device of the comparative example will be described.
FIG. 6 is a partial cross-sectional view schematically showing a configuration of a semiconductor device in a comparative example. Referring to FIG. 6, the semiconductor device of the comparative example has a barrier layer BRZ and a lower barrier layer BaZ. The barrier layer BRZ includes a barrier layer BLZ that is a portion on the liner film LN and a barrier layer BIZ that is a portion on the low dielectric constant film IK. The material of the barrier layer BRZ and the lower barrier layer BaZ is, for example, manganese oxide (MnO x ).

次に比較例の半導体装置の製造方法について説明する。
図７〜図１０は、比較例における半導体装置の製造方法を工程順に示す概略的な部分断面図である。 Next, a method for manufacturing a semiconductor device of a comparative example will be described.
7 to 10 are schematic partial cross-sectional views illustrating a method of manufacturing a semiconductor device in a comparative example in the order of steps.

図７および図８を参照して、凹部ＲＣの側壁と、下層のＣｕ配線Ｗａの露出面と、低誘電率膜ＩＫの上面とを覆うように、シード層ＳＤＺが成膜される。シード層ＳＤＺは、Ｍｎ（マンガン）を含有する導体層である。シード層ＳＤＺの材質は、たとえばＣｕＭｎ（銅―マンガン）合金である。   Referring to FIGS. 7 and 8, seed layer SDZ is formed so as to cover the side wall of recess RC, the exposed surface of lower Cu wiring Wa, and the upper surface of low dielectric constant film IK. The seed layer SDZ is a conductor layer containing Mn (manganese). The material of the seed layer SDZ is, for example, a CuMn (copper-manganese) alloy.

主に図９を参照して、シード層ＳＤＺをめっきすることにより、図４と同様のめっき層ＰＬが形成される。次に熱処理が行なわれる。   Referring mainly to FIG. 9, plating layer PLZ similar to FIG. 4 is formed by plating seed layer SDZ. Next, heat treatment is performed.

図１０を参照して、上記熱処理により、低誘電率膜ＩＫが含有する酸素と、シード層ＳＤＺが含有するマンガンとの化合が生じる。この化合により、めっき層ＰＬと、低誘電率膜ＩＫとの間に、バリア層ＢＩＺが形成される。また、めっき層ＰＬの表面（図中上面）に、熱処理条件に依存した酸素含有量を有するバリア層ＢＩｔＺが形成される。   Referring to FIG. 10, the heat treatment produces a combination of oxygen contained in low dielectric constant film IK and manganese contained in seed layer SDZ. By this combination, the barrier layer BIZ is formed between the plating layer PL and the low dielectric constant film IK. In addition, a barrier layer BItZ having an oxygen content depending on the heat treatment conditions is formed on the surface (upper surface in the drawing) of the plating layer PL.

また、上記化合により、めっき層ＰＬと、ライナー膜ＬＮとの間に、バリア層ＢＬＺが形成される。ここでライナー膜ＬＮは、低誘電率膜ＩＫに比してより小さい酸素原子のモル分率を有しており、酸素を含有しないか、あるいはわずかしか含有していない。このため、ライナー膜ＬＮを貫通するビアホールＣＬの側面においては、マンガンの酸化反応が十分に生じるだけの酸素がライナー膜ＬＮから供給されない。よって、ビアホールＣＬ側面のバリア層ＢＬＺは、ビアホールＣＩ側面のバリア層ＢＩＺに比して、形成が不十分となる。   Moreover, the barrier layer BLZ is formed between the plating layer PL and the liner film LN by the above combination. Here, the liner film LN has a smaller mole fraction of oxygen atoms than the low dielectric constant film IK and does not contain oxygen or contains only a small amount. For this reason, oxygen sufficient to cause an oxidation reaction of manganese is not supplied from the liner film LN on the side surface of the via hole CL penetrating the liner film LN. Therefore, the formation of the barrier layer BLZ on the side surface of the via hole CL is insufficient as compared with the barrier layer BIZ on the side surface of the via hole CI.

図１１は、比較例における半導体装置の使用後の状態を概略的に示す部分断面図である。   FIG. 11 is a partial cross-sectional view schematically showing a state after use of the semiconductor device in the comparative example.

図１１を参照して、上記のようにバリア層ＢＬＺの形成が不十分である結果、ビアホールＣＨのうちビアホールＣＬの部分において、Ｃｕ配線ＷＲと層間絶縁膜ＩＬとの密着性が低くなる。このため、Ｃｕ配線ＷＲの剥離が生じたり、半導体装置の使用中に図中矢印で示すマイグレーションが生じることで配線ＷＲにボイドＶＤが生じたりする。この結果、Ｃｕ配線ＷＲの電流経路としての機能が低下あるいは消失する。   Referring to FIG. 11, as a result of insufficient formation of barrier layer BLZ as described above, adhesion between Cu wiring WR and interlayer insulating film IL is reduced in the portion of via hole CL in via hole CH. For this reason, the Cu wiring WR is peeled off, or migration indicated by an arrow in the figure occurs during use of the semiconductor device, thereby causing a void VD in the wiring WR. As a result, the function of the Cu wiring WR as a current path is reduced or eliminated.

本実施の形態によれば、図１に示すように、ライナー膜ＬＮとＣｕ配線ＷＲとの間に、炭素および窒素の少なくともいずれかを含む化合物からなるバリア層ＢＬが形成される。このため、ライナー膜ＬＮとＣｕ配線ＷＲとの密着性を高めることができる。   According to the present embodiment, as shown in FIG. 1, a barrier layer BL made of a compound containing at least one of carbon and nitrogen is formed between the liner film LN and the Cu wiring WR. For this reason, the adhesion between the liner film LN and the Cu wiring WR can be improved.

また、上記化合物は、チタン、アルミニウム、マグネシウムおよびジルコニウムの少なくとも１つを含んでいる。よってこれらの元素と、ライナー膜ＬＮが含有する炭素および窒素の少なくともいずれかとの化合により、上記化合物を生成することができる。   The compound contains at least one of titanium, aluminum, magnesium and zirconium. Therefore, the compound can be produced by combining these elements with at least one of carbon and nitrogen contained in the liner film LN.

また、層間絶縁膜ＩＬが酸素を含有する低誘電率膜ＩＫを有し、この低誘電率膜ＩＫと面する部分にマンガンを含む酸化物からなるバリア層ＢＩが形成されている。これにより、バリア層ＢＩを形成するための酸化反応において、低誘電率膜ＩＫ中の酸素を用いることができる。   Further, the interlayer insulating film IL has a low dielectric constant film IK containing oxygen, and a barrier layer BI made of an oxide containing manganese is formed in a portion facing the low dielectric constant film IK. Thereby, oxygen in the low dielectric constant film IK can be used in the oxidation reaction for forming the barrier layer BI.

また、低誘電率膜ＩＫがライナー膜ＬＮにより半導体基板ＳＢと隔てられているので、半導体基板ＳＢ側から低誘電率膜ＩＫ中にＣｕが拡散することを抑制することができる。これにより、Ｃｕを拡散しやすい低誘電率膜ＩＫを用いても半導体装置ＤＶの信頼性を保つことができる。   Further, since the low dielectric constant film IK is separated from the semiconductor substrate SB by the liner film LN, it is possible to suppress the diffusion of Cu from the semiconductor substrate SB side into the low dielectric constant film IK. Thereby, the reliability of the semiconductor device DV can be maintained even when the low dielectric constant film IK that easily diffuses Cu is used.

また、ライナー膜ＬＮは、低誘電率膜ＩＫに比して、より大きい炭素および窒素の少なくともいずれかの原子のモル分率と、より小さい酸素原子のモル分率とを有している。これにより、ライナー膜ＬＮの材質を、たとえばＳｉＣ、ＳｉＮおよびＳｉＣＮのいずれかのように、低誘電率膜ＩＫに比してＣｕの拡散をより抑制することのできる組成とすることができる。   Further, the liner film LN has a larger mole fraction of at least one of carbon and nitrogen atoms and a smaller mole fraction of oxygen atoms compared to the low dielectric constant film IK. Thereby, the material of the liner film LN can be set to a composition that can further suppress the diffusion of Cu as compared with the low dielectric constant film IK, such as any one of SiC, SiN, and SiCN.

また本実施の形態の製造方法によれば、シード層ＳＤ１（図３）は、炭素および窒素の少なくともいずれかと化合することができる少なくとも１つの元素として、チタン、アルミニウム、マグネシウムおよびジルコニウムの少なくとも１つを含有する。よって、この少なくとも１つの元素と、ライナー膜ＬＮが含有する炭素および窒素の少なくともいずれかとを化合させることにより、バリア層ＢＬ（図５）を形成することができる。   Further, according to the manufacturing method of the present embodiment, the seed layer SD1 (FIG. 3) has at least one of titanium, aluminum, magnesium, and zirconium as at least one element that can be combined with at least one of carbon and nitrogen. Containing. Therefore, the barrier layer BL (FIG. 5) can be formed by combining this at least one element with at least one of carbon and nitrogen contained in the liner film LN.

また、シード層ＳＤ１はマンガンを含有し、低誘電率膜ＩＫは酸素を含有している。これにより、図５に示すように、シード層ＳＤ１が含むマンガンと低誘電率膜ＩＫが含む酸素とを化合させて、バリア層ＢＩを形成することができる。   The seed layer SD1 contains manganese, and the low dielectric constant film IK contains oxygen. Thereby, as shown in FIG. 5, the barrier layer BI can be formed by combining manganese contained in the seed layer SD1 and oxygen contained in the low dielectric constant film IK.

（実施の形態２）
本実施の形態の半導体装置は、実施の形態１の半導体装置（図１）とほぼ同様の構成を有している。 (Embodiment 2)
The semiconductor device of the present embodiment has substantially the same configuration as the semiconductor device of the first embodiment (FIG. 1).

以下に本実施の形態の半導体装置の製造方法について説明する。
図１２および図１３は、本発明の実施の形態２における半導体装置の製造方法を工程順に示す概略的な部分断面図である。 A method for manufacturing the semiconductor device of the present embodiment will be described below.
12 and 13 are schematic partial cross-sectional views illustrating the method of manufacturing the semiconductor device according to the second embodiment of the present invention in the order of steps.

主に図１２を参照して、実施の形態１と同様の方法により形成された凹部ＲＣ（図２）の側壁と、下層のＣｕ配線Ｗａの露出面と、低誘電率膜ＩＫの上面とを覆うように、シード層（導体層）ＳＤ２ａおよびＳＤ２ｂが、この順に形成される。   Referring mainly to FIG. 12, the side wall of recess RC (FIG. 2) formed by the same method as in the first embodiment, the exposed surface of lower Cu wiring Wa, and the upper surface of low dielectric constant film IK Seed layers (conductor layers) SD2a and SD2b are formed in this order so as to cover them.

シード層ＳＤ２ａは、マンガンを含有しており、たとえばＣｕＭｎ（銅−マンガン）合金からなる。シード層ＳＤ２ａの成膜方法は、たとえばＣｕＭｎからなるターゲットを用いたＰＶＤ法である。シード層ＳＤ２ｂは、ライナー膜ＬＮが含有する炭素および窒素の少なくともいずれかと化合することができる少なくとも１つの元素を含有している。この少なくとも１つの元素は、たとえばチタン、アルミニウム、マグネシウムおよびジルコニウムの少なくとも１つである。シード層ＳＤ２ｂの成膜方法は、たとえばＣｕＴｉ（銅−チタン）合金からなるターゲットを用いたＰＶＤ法である。なお、シード層ＳＤ２ａおよびＳＤ２ｂのそれぞれの材質は入れ代わってもよい。   The seed layer SD2a contains manganese, and is made of, for example, a CuMn (copper-manganese) alloy. The film formation method of the seed layer SD2a is a PVD method using a target made of CuMn, for example. The seed layer SD2b contains at least one element that can be combined with at least one of carbon and nitrogen contained in the liner film LN. The at least one element is, for example, at least one of titanium, aluminum, magnesium, and zirconium. The film formation method of the seed layer SD2b is a PVD method using a target made of, for example, a CuTi (copper-titanium) alloy. Note that the materials of the seed layers SD2a and SD2b may be interchanged.

主に図１３を参照して、シード層ＳＤ２ｂをめっきすることにより、実施の形態１（図４）と同様に凹部ＲＣを埋めるように、層間絶縁膜ＩＬ上にめっき層ＰＬが形成される。   Referring mainly to FIG. 13, by plating seed layer SD2b, plating layer PL is formed on interlayer insulating film IL so as to fill in recess RC in the same manner as in the first embodiment (FIG. 4).

次に実施の形態１と同様に熱処理が行なわれる。これにより、実施の形態１の図５と同様のバリア層ＢＬ、ＢＩおよびＢＩｔが形成される。この後、実施の形態１と同様の工程により半導体装置が作製される。   Next, heat treatment is performed as in the first embodiment. Thereby, barrier layers BL, BI and BIt similar to those in FIG. 5 of the first embodiment are formed. Thereafter, a semiconductor device is manufactured through a process similar to that of the first embodiment.

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。   Since the configuration other than the above is substantially the same as the configuration of the first embodiment described above, the same or corresponding elements are denoted by the same reference numerals, and description thereof is not repeated.

本実施の形態によれば、シード層ＳＤ２ａおよびＳＤ２ｂのそれぞれの厚みが調整されることにより、ライナー膜ＬＮが含有する炭素および窒素の少なくともいずれかと化合することができる少なくとも１つの元素と、マンガン元素との組成比を容易に調整することができる。これにより前者の元素の量に大きく影響されるバリア層ＢＬの形成量と、後者の元素の量に大きく影響されるバリア層ＢＩの形成量とのバランスを容易に調整することができる。   According to the present embodiment, by adjusting the thickness of each of seed layers SD2a and SD2b, at least one element that can combine with at least one of carbon and nitrogen contained in liner film LN, and a manganese element The composition ratio can be easily adjusted. Thereby, the balance between the formation amount of the barrier layer BL greatly influenced by the amount of the former element and the formation amount of the barrier layer BI greatly influenced by the amount of the latter element can be easily adjusted.

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。   The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

本発明は、基板上に設けられた銅を含有する配線を有する半導体装置およびその製造方法に特に有利に適用され得る。   The present invention can be particularly advantageously applied to a semiconductor device having a copper-containing wiring provided on a substrate and a manufacturing method thereof.

本発明の実施の形態１における半導体装置の構成を概略的に示す部分断面図である。1 is a partial cross sectional view schematically showing a configuration of a semiconductor device in a first embodiment of the present invention. 本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略的な部分断面図である。It is a schematic fragmentary sectional view which shows the 1st process of the manufacturing method of the semiconductor device in Embodiment 1 of this invention. 本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略的な部分断面図である。It is a schematic fragmentary sectional view which shows the 2nd process of the manufacturing method of the semiconductor device in Embodiment 1 of this invention. 本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略的な部分断面図である。It is a schematic fragmentary sectional view which shows the 3rd process of the manufacturing method of the semiconductor device in Embodiment 1 of this invention. 本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略的な部分断面図である。It is a schematic fragmentary sectional view which shows the 4th process of the manufacturing method of the semiconductor device in Embodiment 1 of this invention. 比較例における半導体装置の構成を概略的に示す部分断面図である。It is a fragmentary sectional view which shows roughly the structure of the semiconductor device in a comparative example. 比較例における半導体装置の製造方法の第１工程を示す概略的な部分断面図である。It is a schematic fragmentary sectional view which shows the 1st process of the manufacturing method of the semiconductor device in a comparative example. 比較例における半導体装置の製造方法の第２工程を示す概略的な部分断面図である。It is a schematic fragmentary sectional view which shows the 2nd process of the manufacturing method of the semiconductor device in a comparative example. 比較例における半導体装置の製造方法の第３工程を示す概略的な部分断面図である。It is a schematic fragmentary sectional view which shows the 3rd process of the manufacturing method of the semiconductor device in a comparative example. 比較例における半導体装置の製造方法の第４工程を示す概略的な部分断面図である。It is a schematic fragmentary sectional view which shows the 4th process of the manufacturing method of the semiconductor device in a comparative example. 比較例における半導体装置の使用後の状態を概略的に示す部分断面図である。It is a fragmentary sectional view showing roughly the state after use of the semiconductor device in a comparative example. 本発明の実施の形態２における半導体装置の製造方法の第１工程を示す概略的な部分断面図である。It is a schematic fragmentary sectional view which shows the 1st process of the manufacturing method of the semiconductor device in Embodiment 2 of this invention. 本発明の実施の形態２における半導体装置の製造方法の第２工程を示す概略的な部分断面図である。It is a schematic fragmentary sectional view which shows the 2nd process of the manufacturing method of the semiconductor device in Embodiment 2 of this invention.

符号の説明Explanation of symbols

ＢＩ，ＢＬ，ＢＲ バリア層、ＣＨ，ＣＩ，ＣＬ ビアホール、ＩＫ 低誘電率膜、ＩＬ 層間絶縁膜、ＬＮ ライナー膜、ＰＬ めっき層、ＲＣ 凹部、ＳＢ 半導体基板、ＤＶ 半導体装置、ＳＤ１，ＳＤ２ａ，ＳＤ２ｂ シード層、ＴＣ 配線溝、ＷＣ ビア、ＷＲ Ｃｕ配線、ＷＴ 配線層。   BI, BL, BR barrier layer, CH, CI, CL via hole, IK low dielectric constant film, IL interlayer insulating film, LN liner film, PL plating layer, RC recess, SB semiconductor substrate, DV semiconductor device, SD1, SD2a, SD2b Seed layer, TC wiring groove, WC via, WR Cu wiring, WT wiring layer.

Claims (10)

基板と、
前記基板上に設けられた銅を含有する配線と、
前記配線を埋め込むように前記基板上に設けられた層間絶縁膜と、
前記層間絶縁膜と前記配線との間に設けられたバリア層とを備え、
前記層間絶縁膜は、前記バリア層に面し、かつ炭素および窒素の少なくともいずれかを含有する第１の部分を含み、
前記バリア層の前記第１の部分と面する部分は、前記炭素および窒素の少なくともいずれかを含む化合物からなる、半導体装置。 A substrate,
Wiring containing copper provided on the substrate;
An interlayer insulating film provided on the substrate so as to embed the wiring; and
A barrier layer provided between the interlayer insulating film and the wiring,
The interlayer insulating film includes a first portion facing the barrier layer and containing at least one of carbon and nitrogen,
The portion of the barrier layer facing the first portion is a semiconductor device made of a compound containing at least one of the carbon and nitrogen. 前記化合物は、チタン、アルミニウム、マグネシウムおよびジルコニウムよりなる群から選ばれた少なくとも１つを含む、請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the compound includes at least one selected from the group consisting of titanium, aluminum, magnesium, and zirconium. 前記層間絶縁膜は、前記バリア層に面し、かつ酸素を含有する第２の部分を含み、
前記バリア層の前記第２の部分と面する部分は、マンガンを含む酸化物からなる、請求項１または２に記載の半導体装置。 The interlayer insulating film includes a second portion facing the barrier layer and containing oxygen,
3. The semiconductor device according to claim 1, wherein a portion of the barrier layer facing the second portion is made of an oxide containing manganese. 前記第２の部分は、前記第１の部分により前記基板と隔てられた低誘電率膜である、請求項３に記載の半導体装置。   The semiconductor device according to claim 3, wherein the second part is a low dielectric constant film separated from the substrate by the first part. 前記第１の部分は、前記第２の部分と前記基板とを隔てるように設けられ、前記第２の部分に比して、より大きい前記炭素および窒素の少なくともいずれかの原子のモル分率と、より小さい酸素原子のモル分率とを有する、請求項３または４に記載の半導体装置。   The first portion is provided so as to separate the second portion and the substrate, and has a larger molar fraction of at least one of the carbon and nitrogen atoms than the second portion. The semiconductor device according to claim 3, having a smaller mole fraction of oxygen atoms. 銅を含有する配線を備えた半導体装置の製造方法であって、
基板上に炭素および窒素の少なくともいずれかを含有する第１の部分を含む層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記第１の部分を貫通する孔を含む凹部を設ける工程と、
前記凹部の側壁を覆うように、前記炭素および窒素の少なくともいずれかと化合することができる少なくとも１つの元素を含有する導体層を形成する工程と、
前記導体層をメッキすることにより前記凹部を埋めることで、前記配線となる層を形成する工程と、
前記基板を加熱することにより前記少なくとも１つの元素に前記炭素および窒素の少なくともいずれかを化合させることで、前記配線となる層と前記第１の部分との間に前記炭素および窒素の少なくともいずれかを含む化合物からなる層を形成する工程とを備えた、半導体装置の製造方法。 A method of manufacturing a semiconductor device including a wiring containing copper,
Forming an interlayer insulating film including a first portion containing at least one of carbon and nitrogen on a substrate;
Providing a recess including a hole penetrating the first portion in the interlayer insulating film;
Forming a conductor layer containing at least one element capable of combining with at least one of the carbon and nitrogen so as to cover the sidewall of the recess;
Forming a layer to be the wiring by filling the recess by plating the conductor layer;
By heating the substrate and combining at least one of the carbon and nitrogen with the at least one element, at least one of the carbon and nitrogen between the layer serving as the wiring and the first portion. And a step of forming a layer made of a compound containing. 前記少なくとも１つの元素は、チタン、アルミニウム、マグネシウムおよびジルコニウムよりなる群から選ばれた少なくとも１つである、請求項６に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 6, wherein the at least one element is at least one selected from the group consisting of titanium, aluminum, magnesium, and zirconium. 前記導体層はマンガンを含有し、前記層間絶縁膜は酸素を含有する第２の部分を含み、前記凹部は前記第２の部分からなる側壁を含む、請求項６または７に記載の半導体装置の製造方法。   8. The semiconductor device according to claim 6, wherein the conductor layer contains manganese, the interlayer insulating film includes a second portion containing oxygen, and the recess includes a side wall formed of the second portion. Production method. 前記層間絶縁膜を形成する工程は、前記第１の部分上に低誘電率膜である前記第２の部分を形成する工程を含む、請求項８に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 8, wherein the step of forming the interlayer insulating film includes a step of forming the second portion that is a low dielectric constant film on the first portion. 前記層間絶縁膜を形成する工程は、前記第２の部分を形成する前に前記基板上に前記第１の部分を形成する工程を含み、
前記第１の部分は、前記第２の部分に比して、より大きい前記炭素および窒素の少なくともいずれかの原子のモル分率と、より小さい酸素原子のモル分率とを有する、請求項８または９に記載の半導体装置の製造方法。 Forming the interlayer insulating film includes forming the first portion on the substrate before forming the second portion;
The first portion has a larger mole fraction of at least one of the carbon and nitrogen atoms and a smaller mole fraction of oxygen atoms as compared to the second portion. Or a method of manufacturing a semiconductor device according to 9.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010147140A1 (en) * 2009-06-16 2010-12-23 東京エレクトロン株式会社 Barrier layer, film deposition method, and treating system

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002075994A (en) * 2000-08-24 2002-03-15 Matsushita Electric Ind Co Ltd Semiconductor device and its manufacturing method
JP2005005697A (en) * 2003-05-21 2005-01-06 Semiconductor Leading Edge Technologies Inc Manufacturing method of semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002075994A (en) * 2000-08-24 2002-03-15 Matsushita Electric Ind Co Ltd Semiconductor device and its manufacturing method
JP2005005697A (en) * 2003-05-21 2005-01-06 Semiconductor Leading Edge Technologies Inc Manufacturing method of semiconductor device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010147140A1 (en) * 2009-06-16 2010-12-23 東京エレクトロン株式会社 Barrier layer, film deposition method, and treating system
JP2011001568A (en) * 2009-06-16 2011-01-06 Tokyo Electron Ltd Barrier layer, film forming method and treatment system
CN102804351A (en) * 2009-06-16 2012-11-28 东京毅力科创株式会社 Barrier layer, film deposition method, and treating system
KR101275679B1 (en) 2009-06-16 2013-06-17 도쿄엘렉트론가부시키가이샤 Barrier layer, film deposition method, and treating system
US8653665B2 (en) 2009-06-16 2014-02-18 Tokyo Electron Limited Barrier layer, film forming method, and processing system

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