JP2009094606A - Adjustment circuit and adjustment method for delay-generating circuit - Google Patents

Adjustment circuit and adjustment method for delay-generating circuit Download PDF

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Masakazu Hori
雅一 堀
Tatsuro Akiyama
達郎 秋山
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an adjustment circuit and an adjustment method for a delay-generating circuit for enabling span adjustment of the delay-generating circuit, in a short period and at low cost. <P>SOLUTION: The repetition signal of a cycle equivalent to a reference span that is output from a signal source 1 is compared with a signal, in which the same signal is delayed in the delay generating circuit 2 and an adjustment delay generating circuit 3 by a phase comparator 41, a signal corresponding to a phase difference is alternately fed back to delay setting 2 of the adjustment delay generating circuit 3 and span setting 1 of the delay generation circuit 2 via a change-over switch 72, and is controlled so that the phase differences become 0, respectively. Change-over switches 71 and 72 are switched, until the difference in the span setting 1, obtained by a continuous adjustment cycle, becomes the reference value or smaller, and phase lock operation is repeated. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、ＬＳＩテスタなどで使用される可変遅延発生回路の遅延設定スパンを調整する装置と方法に関する。   The present invention relates to an apparatus and method for adjusting a delay setting span of a variable delay generation circuit used in an LSI tester or the like.

可変遅延発生回路は、入力パルスをトリガとして、遅延設定入力により設定した遅延時間後に、出力パルスを発生する回路である。ＬＳＩテスタなどのアプリケーションでは、多数の遅延発生回路を用いるが、それぞれの回路の遅延設定スパン（＝「最大遅延設定時の遅延量」−「最小遅延設定時の遅延量」）には、ばらつきがあるため、調整によって遅延設定スパンをそろえる必要がある。   The variable delay generation circuit is a circuit that generates an output pulse after a delay time set by a delay setting input using an input pulse as a trigger. In an application such as an LSI tester, a large number of delay generation circuits are used, but the delay setting span of each circuit (= “delay amount when setting maximum delay” − “delay amount when setting minimum delay”) varies. Therefore, it is necessary to align the delay setting span by adjustment.

図７はこのような従来の遅延発生回路の調整回路の一例を示すブロック図である。
信号源１０１〜１０ｎによりそれぞれ駆動される遅延発生回路２０１〜２０ｎの出力に波形観測装置３０１（あるいは時間観測装置）を接続して遅延設定スパンを測定し、基準のスパンと同じになるように被調整回路（２０１〜２０ｎ）のスパン設定１〜ｎを合わせこむ。この手順を、遅延発生回路の個数分繰り返す。 FIG. 7 is a block diagram showing an example of such a conventional adjustment circuit of the delay generation circuit.
The waveform observation device 301 (or time observation device) is connected to the outputs of the delay generation circuits 201 to 20n driven by the signal sources 101 to 10n, respectively, and the delay setting span is measured. Adjust span settings 1 to n of adjustment circuit (201 to 20n). This procedure is repeated for the number of delay generation circuits.

遅延発生回路の調整回路及び調整方法に関連する先行技術文献としては次のようなものがある。   Prior art documents related to the adjustment circuit and adjustment method of the delay generation circuit include the following.

特開２００７−０９７０７８号公報JP 2007-097078 A

しかし、従来の方法では、遅延設定スパン調整に、高価な波形観測装置や時間観測装置が必要となる。このため、同時に複数の遅延発生回路のスパン調整を行うことがコスト的に難しくなり、調整に多大な時間がかかってしまう。   However, the conventional method requires an expensive waveform observation device or time observation device for adjusting the delay setting span. For this reason, it becomes difficult in terms of cost to perform span adjustment of a plurality of delay generation circuits at the same time, and much time is required for the adjustment.

また、遅延設定スパンの測定には、最大遅延設定時の出力パルス位置と最小遅延設定時の出力パルス位置を測定して、その差分を求める必要があり、測定が煩雑で時間がかかる。 Further, in measuring the delay setting span, it is necessary to measure the output pulse position at the time of setting the maximum delay and the output pulse position at the time of setting the minimum delay, and to obtain the difference between them, and the measurement is complicated and takes time.

上記したように、ＬＳＩテスタなど多数の遅延発生回路を有するシステムのスパン調整は、非常に時間がかかり、コストアップにつながるという課題があった。 As described above, span adjustment of a system having a large number of delay generation circuits such as an LSI tester is very time consuming and has a problem of increasing costs.

本発明はこのような課題を解決しようとするもので、短時間かつローコストで遅延発生回路のスパン調整を可能とする遅延発生回路の調整回路及び調整方法を提供することを目的とする。   An object of the present invention is to provide an adjustment circuit and an adjustment method for a delay generation circuit capable of adjusting the span of the delay generation circuit in a short time and at a low cost.

このような課題を達成するために、本発明のうち請求項１記載の発明は、
遅延発生回路の遅延設定スパンを基準スパンに調整する遅延発生回路の調整回路において、
前記基準スパンと等しい周期の繰り返しパルス信号を発生し、前記遅延発生回路に出力する信号源と、
前記遅延発生回路から出力される信号を遅延する調整用遅延発生回路と、
この調整用遅延発生回路と前記信号源の出力信号の位相差に基づく信号をフィードバックするフィードバック回路と、
このフィードバック回路の出力を前記遅延発生回路のスパン設定と前記調整用遅延発生回路の遅延設定との間で切り換える第１の切替手段と、
前記遅延発生回路の遅延設定を最小値と最大値との間で切換える第２の切替手段と、
前記遅延発生回路のスパン設定値の収束を判定する収束判定回路と
を備えたことを特徴とする。 In order to achieve such a problem, the invention according to claim 1 of the present invention is:
In the adjustment circuit of the delay generation circuit that adjusts the delay setting span of the delay generation circuit to the reference span,
A signal source that generates a repetitive pulse signal having a period equal to the reference span and outputs the signal to the delay generation circuit;
An adjustment delay generation circuit for delaying a signal output from the delay generation circuit;
A feedback circuit that feeds back a signal based on a phase difference between an output signal of the signal source and the delay generation circuit for adjustment;
First switching means for switching the output of the feedback circuit between the span setting of the delay generation circuit and the delay setting of the adjustment delay generation circuit;
Second switching means for switching the delay setting of the delay generation circuit between a minimum value and a maximum value;
And a convergence determination circuit for determining convergence of the span setting value of the delay generation circuit.

請求項２記載の発明は、
請求項１記載の遅延発生回路の調整回路において、
前記第１の切替手段及び前記第２の切替手段は、前記フィードバック回路の出力に基づいて切り換わることを特徴とする。 The invention according to claim 2
The adjustment circuit of the delay generation circuit according to claim 1,
The first switching means and the second switching means are switched based on the output of the feedback circuit.

請求項３記載の発明は、
請求項１乃至請求項１のいずれかに記載の遅延発生回路の調整回路において、
前記収束判定回路は、順次得られるスパン設定値の差が基準値以下になったときにスパン調整を終了させることを特徴とする。 The invention described in claim 3
In the adjustment circuit of the delay generation circuit according to any one of claims 1 to 1,
The convergence determination circuit ends span adjustment when a difference between sequentially obtained span setting values becomes equal to or less than a reference value.

請求項４記載の発明は、
請求項１乃至請求項３のいずれかに記載の遅延発生回路の調整回路において、
前記フィードバック回路は、
前記調整用遅延発生回路の出力信号と前記信号源の出力信号との間の位相差を検出する位相比較器と、
この位相比較器から出力される位相差信号を積分する積分器と
からなることを特徴とする。 The invention according to claim 4
In the adjustment circuit of the delay generation circuit according to any one of claims 1 to 3,
The feedback circuit includes:
A phase comparator for detecting a phase difference between an output signal of the adjustment delay generation circuit and an output signal of the signal source;
And an integrator for integrating the phase difference signal output from the phase comparator.

請求項５記載の発明は、
遅延発生回路の遅延設定スパンを基準スパンに調整する遅延発生回路の調整方法において、
前記基準スパンに等しい周期の繰り返しパルス信号を信号源から発生して前記遅延発生回路及び調整用遅延発生回路で遅延し、
この調整用遅延発生回路と前記信号源の出力信号の位相差に基づく信号をフィードバック回路でフィードバックし、
前記遅延発生回路の遅延設定を最小値とし、前記調整用遅延発生回路の遅延設定を前記フィードバック回路の出力信号により制御することにより位相ロックさせる第１のステップと、前記遅延発生回路の遅延設定を最大値とし、前記スパン設定を前記フィードバック回路の出力信号により制御することにより位相ロックさせる第２のステップとを、交互に切り替え、
前記第２のステップで順次得られるスパン設定値の差が基準値以下になったときにスパン調整を終了することを特徴とする。 The invention according to claim 5
In the adjustment method of the delay generation circuit for adjusting the delay setting span of the delay generation circuit to the reference span,
A pulse signal having a period equal to the reference span is generated from a signal source and delayed by the delay generation circuit and the adjustment delay generation circuit;
A feedback circuit feeds back a signal based on the phase difference between the adjustment delay generation circuit and the output signal of the signal source,
A first step of phase-locking by setting a delay setting of the delay generating circuit to a minimum value and controlling a delay setting of the adjusting delay generating circuit by an output signal of the feedback circuit; and a delay setting of the delay generating circuit. And a second step of phase locking by setting the maximum value and controlling the span setting by an output signal of the feedback circuit,
The span adjustment is terminated when the difference between the span setting values sequentially obtained in the second step becomes a reference value or less.

以上説明したことから明らかなように、本発明によれば、遅延発生回路の遅延設定スパンを基準スパンに調整する遅延発生回路の調整回路において、前記基準スパンと等しい周期の繰り返しパルス信号を発生し、前記遅延発生回路に出力する信号源と、前記遅延発生回路から出力される信号を遅延する調整用遅延発生回路と、この調整用遅延発生回路と前記信号源の出力信号の位相差に基づく信号をフィードバックするフィードバック回路と、このフィードバック回路の出力を前記遅延発生回路のスパン設定と前記調整用遅延発生回路の遅延設定との間で切り換える第１の切替手段と、前記遅延発生回路の遅延設定を最小値と最大値との間で切換える第２の切替手段と、前記遅延発生回路のスパン設定値の収束を判定する収束判定回路とを備えたことにより、短時間かつローコストで遅延発生回路のスパン調整を可能とする遅延発生回路の調整回路及び調整方法を提供することができる。   As is apparent from the above description, according to the present invention, in the adjustment circuit of the delay generation circuit that adjusts the delay setting span of the delay generation circuit to the reference span, a repetitive pulse signal having a period equal to the reference span is generated. A signal source output to the delay generation circuit, an adjustment delay generation circuit for delaying a signal output from the delay generation circuit, and a signal based on a phase difference between output signals of the adjustment delay generation circuit and the signal source Feedback circuit, first switching means for switching an output of the feedback circuit between a span setting of the delay generating circuit and a delay setting of the adjusting delay generating circuit, and a delay setting of the delay generating circuit. Second switching means for switching between a minimum value and a maximum value, and a convergence determination circuit for determining convergence of a span setting value of the delay generation circuit By the, it is possible to provide a regulating circuit and a method of adjusting the delay generator circuit to enable span adjustment of the delay generation circuit in a short time and low cost.

以下本発明の実施の形態について図面を用いて詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図１は本発明の実施の形態に係る、遅延発生回路の設定スパンを基準スパンに調整するための遅延発生回路の調整回路の一実施例を示す構成ブロック図である。 FIG. 1 is a configuration block diagram showing an embodiment of an adjustment circuit of a delay generation circuit for adjusting a set span of the delay generation circuit to a reference span according to the embodiment of the present invention.

信号源１は、遅延発生回路の基準スパンに等しい周期の繰り返しパルス信号を発生する。   The signal source 1 generates a repetitive pulse signal having a period equal to the reference span of the delay generation circuit.

遅延発生回路２は遅延スパン（以下単にスパンと記す）設定１入力と遅延設定１入力に対応する遅延時間を発生し、信号源１から出力されるパルス信号を所定時間遅延した信号を出力する。 The delay generation circuit 2 generates a delay time corresponding to a delay span (hereinafter simply referred to as a span) setting 1 input and a delay setting 1 input, and outputs a signal obtained by delaying a pulse signal output from the signal source 1 by a predetermined time.

調整用遅延発生回路３はスパン設定２入力と遅延設定２入力に対応する遅延時間を発生し、遅延発生回路２と従属接続して遅延発生回路２の出力に対し所定時間遅延した信号を出力する。 The adjustment delay generation circuit 3 generates a delay time corresponding to the span setting 2 input and the delay setting 2 input, and outputs a signal delayed by a predetermined time with respect to the output of the delay generation circuit 2 by being cascade-connected to the delay generation circuit 2. .

位相比較器／チャージポンプ回路４１は、調整用遅延発生回路３の出力と信号源１の出力信号の位相差を検出し、位相差に対応する電荷を出力する。 The phase comparator / charge pump circuit 41 detects the phase difference between the output of the adjustment delay generation circuit 3 and the output signal of the signal source 1, and outputs a charge corresponding to the phase difference.

積分器４２は、位相比較器／チャージポンプ回路４１から出力される位相差電荷信号を積分する。 The integrator 42 integrates the phase difference charge signal output from the phase comparator / charge pump circuit 41.

ロック検出器６は、積分器４２から出力される信号よりＤＬＬ（後出）の位相ロックを検出する。 The lock detector 6 detects a DLL (later) phase lock from the signal output from the integrator 42.

第１の切替スイッチ７１は、ロック検出器６の出力に基づいて、積分器４２の出力を遅延発生回路２のスパン設定１入力又は調整用遅延発生回路３の遅延設定２入力のいずれかに切り換える。第２の切替スイッチ７２は、ロック検出器６の出力に基づき、切替スイッチ７１と連動して、遅延発生回路２の遅延設定１入力の値を最小値と最大値といずれかに切り換える。 The first changeover switch 71 switches the output of the integrator 42 to either the span setting 1 input of the delay generation circuit 2 or the delay setting 2 input of the adjustment delay generation circuit 3 based on the output of the lock detector 6. . The second changeover switch 72 switches the value of the delay setting 1 input of the delay generation circuit 2 between the minimum value and the maximum value in conjunction with the changeover switch 71 based on the output of the lock detector 6.

収束判定回路８はスパン設定値の収束を判定する回路で、ラッチ回路８１、差分演算回路８２及び比較回路８３からなる。 The convergence determination circuit 8 is a circuit for determining the convergence of the span setting value, and includes a latch circuit 81, a difference calculation circuit 82, and a comparison circuit 83.

ラッチ回路８１は、ロック検出器６のロック信号によるタイミングで遅延発生回路２のスパン設定１入力をラッチするとともに、前回ラッチした値を出力する。 The latch circuit 81 latches the span setting 1 input of the delay generation circuit 2 at the timing of the lock signal of the lock detector 6 and outputs the previously latched value.

差分演算回路８２はラッチ回路８１の出力（前回値）と入力（遅延発生回路２のスパン設定１の値）の差分を演算する。 The difference calculation circuit 82 calculates the difference between the output (previous value) of the latch circuit 81 and the input (value of the span setting 1 of the delay generation circuit 2).

比較回路８３は、差分演算器８２の出力信号を基準電圧Ｅｒと比較し、基準電圧Ｅｒ以下になったときにスパン調整を終了させる終了信号を出力する。 The comparison circuit 83 compares the output signal of the difference calculator 82 with the reference voltage Er, and outputs an end signal for ending the span adjustment when the reference voltage Er becomes lower than the reference voltage Er.

上記において、位相比較器／チャージポンプ回路４１及び積分器４２は、調整用遅延発生回路３と信号源１の出力信号の位相差に基づく信号をフィードバックするフィードバック回路４を構成する。   In the above, the phase comparator / charge pump circuit 41 and the integrator 42 constitute a feedback circuit 4 that feeds back a signal based on the phase difference between the adjustment delay generation circuit 3 and the output signal of the signal source 1.

また、被調整回路の遅延発生回路２と従属接続する調整用遅延発生回路３、位相比較器チャージポンプ４１／、積分器４２は切替スイッチ７１を介してＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）を構成する。ここで、調整用遅延発生回路３は未調整／調整済みを問わない。 The adjustment delay generation circuit 3, the phase comparator charge pump 41 /, and the integrator 42 that are subordinately connected to the delay generation circuit 2 of the circuit to be adjusted constitute a DLL (Delay Lock Loop) via the changeover switch 71. Here, the adjustment delay generation circuit 3 may be unadjusted / adjusted.

また、切替スイッチ７１，７２は、遅延発生回路２の遅延設定を最小値とし、調整用遅延発生回路３の遅延設定を位相差信号に基づいて制御することにより位相ロックさせる第１のステップと、遅延発生回路２の遅延設定を最大値とし、遅延発生回路２のスパン設定を位相差信号に基づいて制御することにより位相ロックさせる第２のステップとを、ロック検出器６の出力により交互に切り替える切替手段を構成する。   The change-over switches 71 and 72 have a first step of locking the phase by setting the delay setting of the delay generating circuit 2 to the minimum value and controlling the delay setting of the adjusting delay generating circuit 3 based on the phase difference signal; The second step of phase locking by setting the delay setting of the delay generating circuit 2 to the maximum value and controlling the span setting of the delay generating circuit 2 based on the phase difference signal is alternately switched by the output of the lock detector 6. The switching means is configured.

図１の装置の動作を以下に説明する。 The operation of the apparatus of FIG. 1 will be described below.

信号源１の出力信号は遅延発生回路２及び調整用遅延発生回路３で遅延され、位相比較器／チャージポンプ回路４１で信号源１の出力信号と位相比較される。その結果、位相比較器／チャージポンプ回路４１から位相差に対応した電荷が出力される。この電荷は積分器４２で積分され、切替スイッチ７１の切り替えにより調整用遅延発生回路３の遅延設定２又は遅延発生回路２のスパン設定１にフィードバックされる。この結果、位相比較器／チャージポンプ回路４１に入力される２つの信号の位相差が０（位相ロック）となるように調整用遅延発生回路３の遅延設定２及び遅延発生回路２のスパン設定１が制御される。遅延設定１入力は、切替スイッチ７２により、切替スイッチ７１と連動して最小遅延設定Ｄ1,min又は最大遅延設定Ｄ1,maxのいずれかに切り替えられる。 The output signal of the signal source 1 is delayed by the delay generation circuit 2 and the adjustment delay generation circuit 3, and phase-compared with the output signal of the signal source 1 by the phase comparator / charge pump circuit 41. As a result, a charge corresponding to the phase difference is output from the phase comparator / charge pump circuit 41. This electric charge is integrated by the integrator 42 and fed back to the delay setting 2 of the adjustment delay generating circuit 3 or the span setting 1 of the delay generating circuit 2 by switching the changeover switch 71. As a result, the delay setting 2 of the adjustment delay generating circuit 3 and the span setting 1 of the delay generating circuit 2 so that the phase difference between the two signals input to the phase comparator / charge pump circuit 41 becomes 0 (phase lock). Is controlled. The delay setting 1 input is switched to either the minimum delay setting D1, min or the maximum delay setting D1, max by the changeover switch 72 in conjunction with the changeover switch 71.

図２は図１の遅延発生回路の動作の流れの概要を示すフローチャートである。
（１）最小遅延時調整（ステップ９１）
図１において、切替スイッチ７１により、積分器４２の出力は調整用遅延発生回路３の遅延設定２入力側に接続される。同時に切替スイッチ７２により、遅延発生回路２の遅延設定１入力は、最小遅延設定（Ｄ1,min）に接続される。 FIG. 2 is a flowchart showing an outline of the operation flow of the delay generation circuit of FIG.
(1) Adjustment at minimum delay (step 91)
In FIG. 1, the output of the integrator 42 is connected to the delay setting 2 input side of the adjustment delay generating circuit 3 by the changeover switch 71. At the same time, the changeover switch 72 connects the delay setting 1 input of the delay generation circuit 2 to the minimum delay setting (D1, min).

図３は図２のステップ９１の動作を説明するための要部構成図、図５（ａ）は同タイミングチャートを示す。信号源１から遅延発生回路２の信号入力端子には、遅延設定スパンの基準スパン（Ｔspn）に等しい周期の繰り返しパルス信号ｎ０が入力される。また、遅延発生回路２のスパン設定１には初期値Ｓ1aが入力される。このとき遅延発生回路２の出力ｎ１には、スパン設定１入力Ｓ1a及び遅延設定１入力Ｄ1,minに対応した遅延時間Ｔpd1minが生じる。調整用遅延発生回路３のスパン設定２には固定値Ｓ2aが入力され、調整動作中一定である。信号源１の出力ｎ０と調整用遅延発生回路３の出力ｎ２の位相が揃うようにＤＬＬが働いて位相ロックすると、調整用遅延発生回路３の遅延設定２入力はＤ2aとなり、出力ｎ２に遅延時間Ｔpd2aが生じる。 FIG. 3 is a main part configuration diagram for explaining the operation of step 91 in FIG. 2, and FIG. 5 (a) shows a timing chart thereof. A repetitive pulse signal n0 having a period equal to the reference span (Tspn) of the delay setting span is input from the signal source 1 to the signal input terminal of the delay generation circuit 2. The initial value S1a is input to the span setting 1 of the delay generation circuit 2. At this time, a delay time Tpd1min corresponding to the span setting 1 input S1a and the delay setting 1 input D1, min is generated at the output n1 of the delay generation circuit 2. A fixed value S2a is input to the span setting 2 of the adjustment delay generation circuit 3 and is constant during the adjustment operation. When the DLL operates so that the phase of the output n0 of the signal source 1 and the output n2 of the adjustment delay generation circuit 3 are aligned, the delay setting 2 input of the adjustment delay generation circuit 3 becomes D2a, and the delay time is output to the output n2. Tpd2a is generated.

（２）最大遅延時調整（ステップ９２）
図１において、上記ステップ９１でＤＬＬが位相ロックしたときに、ロック検出器６から出力される位相ロック信号により切替スイッチ７１が切り換えられ、積分器４２の出力は遅延発生回路２のスパン設定１入力に接続される。同時に切替スイッチ７２により遅延発生回路２の遅延設定１入力は最大遅延設定（Ｄ1,max）に接続される。 (2) Adjustment at maximum delay (step 92)
In FIG. 1, when the DLL is phase-locked in step 91, the changeover switch 71 is switched by the phase lock signal output from the lock detector 6, and the output of the integrator 42 is input to the span setting 1 of the delay generation circuit 2. Connected to. At the same time, the changeover switch 72 connects the delay setting 1 input of the delay generating circuit 2 to the maximum delay setting (D1, max).

図４は図２のステップ９２の動作を説明するための要部構成図、図５（ｂ）は同タイミングチャートを示す。調整用遅延発生回路３の遅延設定２入力はＤ2aのままであり、対応する出力ｎ２の遅延時間Ｔpd2aもステップ９１から変わらない（調整用遅延発生回路３のスパン設定２入力もＳ2aで一定）。ここで、再び信号源１の出力ｎ０と調整用遅延発生回路３の出力ｎ２の位相が揃うようにＤＬＬが働いて位相ロックすると、遅延発生回路２のスパン設定１入力はＳ1bとなり、この値と遅延設定１入力の最大遅延設定（Ｄ1,max）に対応して出力ｎ１には遅延時間Ｔpd1maxが生じる。 FIG. 4 is a main part configuration diagram for explaining the operation of step 92 in FIG. 2, and FIG. 5B shows a timing chart thereof. The delay setting 2 input of the adjustment delay generation circuit 3 remains D2a, and the delay time Tpd2a of the corresponding output n2 does not change from step 91 (the span setting 2 input of the adjustment delay generation circuit 3 is also constant at S2a). Here, when the DLL is locked so that the phase of the output n0 of the signal source 1 and the output n2 of the adjustment delay generation circuit 3 are aligned again, the span setting 1 input of the delay generation circuit 2 becomes S1b, A delay time Tpd1max occurs at the output n1 corresponding to the maximum delay setting (D1, max) of the delay setting 1 input.

（３）収束判定（ステップ９３）
ステップ９２においてＤＬＬが位相ロックしたときに、ロック検出器６から出力される位相ロック信号により、スパン設定１のＳ1bはラッチ回路８１に保持され、調整開始とともにラッチされていた初期値Ｓ1aが出力に現れる。差分演算回路８２でＳ1bとＳ1aの差分が演算され、比較回路８３で差分が基準値Ｅｒ以下となったかどうかが判定され、差分が基準値Ｅｒ以下になったときにスパン設定１は基準スパンに十分近い値になったと見做されて、スパン調整を終了する。２回目以降の調整サイクル（ステップ９１〜９３）では、前回ラッチした値が出力され、今回ラッチしたスパン設定１と前回ラッチしたスパン設定１の値の差分が差分演算器８２で演算され、比較回路８３で基準値Ｅｒと比較される。 (3) Convergence determination (step 93)
When the DLL is phase locked in step 92, S1b of the span setting 1 is held in the latch circuit 81 by the phase lock signal output from the lock detector 6, and the initial value S1a latched at the start of adjustment is output. appear. The difference calculation circuit 82 calculates the difference between S1b and S1a, and the comparison circuit 83 determines whether or not the difference is equal to or less than the reference value Er. When the difference is equal to or less than the reference value Er, the span setting 1 is set to the reference span. It is assumed that the value is close enough, and the span adjustment ends. In the second and subsequent adjustment cycles (steps 91 to 93), the value latched last time is output, and the difference between the span setting 1 latched this time and the value of span setting 1 latched last time is calculated by the difference calculator 82, and the comparison circuit At 83, it is compared with the reference value Er.

スパン設定１の差分が基準値Ｅｒより大のときは、ロック検出器６のロック出力により再び上記ステップ９１の回路構成に切り替えられる。先の最小遅延時調整においては、遅延発生回路１のスパン設定１はＳ1aだったが、先の最大遅延時調整においてスパン設定１はＳ1bに変更されており、もはや信号源１の出力ｎ０と調整用遅延発生回路３の出力ｎ２の位相は一致しないので、再度上記ステップ９１〜ステップ９３が繰り返され、調整される。 When the difference of the span setting 1 is larger than the reference value Er, the circuit configuration of step 91 is switched again by the lock output of the lock detector 6. In the previous adjustment at the time of the minimum delay, the span setting 1 of the delay generation circuit 1 was S1a. However, in the adjustment at the time of the maximum delay, the span setting 1 was changed to S1b, and it was no longer adjusted to the output n0 of the signal source 1. Since the phase of the output n2 of the delay generation circuit 3 for use does not match, the above steps 91 to 93 are repeated and adjusted.

図６は、最小遅延及び最大遅延とスパンの関係を示すタイムチャートである。図６に示したように、一般にスパン変更時の遅延時間の変化量は、最小遅延時の方が最大遅延時より小さい。上記の調整では、最大遅延時調整においてスパンが変更されるので、この最小遅延時設定、最大遅延時設定の繰り返しは必ず収束する。すなわち、図１の調整回路は、連続する調整サイクルで得たスパン設定１の差が基準値以下になるまで切替スイッチ７１，７２を切り替えて位相ロック動作を繰り返す。 FIG. 6 is a time chart showing the relationship between the minimum delay, the maximum delay, and the span. As shown in FIG. 6, generally, the amount of change in the delay time when the span is changed is smaller at the minimum delay than at the maximum delay. In the above adjustment, since the span is changed in the maximum delay adjustment, the setting of the minimum delay setting and the maximum delay setting always converges. In other words, the adjustment circuit in FIG. 1 repeats the phase lock operation by switching the changeover switches 71 and 72 until the difference of the span setting 1 obtained in successive adjustment cycles becomes equal to or less than the reference value.

上記でステップ９１は、遅延発生回路２の遅延設定を最小値とし、調整用遅延発生回路３の遅延設定をフィードバック回路の出力信号により制御することにより位相ロックさせる第１のステップを構成する。 Step 91 constitutes a first step for phase-locking by setting the delay setting of the delay generating circuit 2 to the minimum value and controlling the delay setting of the adjusting delay generating circuit 3 by the output signal of the feedback circuit.

また、ステップ９２は、遅延発生回路２の遅延設定を最大値としスパン設定をフィードバック回路の出力信号により制御することにより位相ロックさせる第２のステップを構成する。 Step 92 constitutes a second step in which the phase is locked by setting the delay setting of the delay generating circuit 2 to the maximum value and controlling the span setting by the output signal of the feedback circuit.

上記のような構成の遅延発生回路の調整回路によれば、遅延発生回路のスパン調整が、１つの調整回路と基準信号の入力のみで可能となるので、ローコストなハードウェアで構築することができる。 According to the adjustment circuit of the delay generation circuit configured as described above, the span adjustment of the delay generation circuit can be performed with only one adjustment circuit and the input of the reference signal, and thus can be constructed with low-cost hardware. .

また、ロック検出器、収束判定回路も集積することで、別途外部で判定する必要がなく、自動でスパン調整が実施できる。 Further, by integrating the lock detector and the convergence determination circuit, it is not necessary to make a separate determination externally, and span adjustment can be automatically performed.

また、収束判定回路８によって、スパン調整終了時に被調整回路を切り替えることにより、多数の遅延発生回路のスパンを高速に調整することができる。この場合、図１において、入出力端子、遅延設定端子、スパン設定端子を含む各端子を介して接続する遅延調整回路２を順次差し替えるか、スイッチで切り換えることにより、複数の遅延調整回路２についてスパン調整を行う。多数の遅延調整回路の全調整時間は、収束時間×遅延調整回路数となる。収束時間はロック時間の数倍〜数十倍（収束判定条件による）となるが、一般にロック時間は数十μsなので、外部の観測装置や判定装置を使用する場合と比べてはるかに高速に調整でき、多数の遅延発生回路を有するシステム全体のスパン調整時間が大幅に短縮される。 In addition, by switching the circuit to be adjusted at the end of span adjustment by the convergence determination circuit 8, the spans of a large number of delay generation circuits can be adjusted at high speed. In this case, in FIG. 1, the delay adjustment circuits 2 connected through the respective terminals including the input / output terminal, the delay setting terminal, and the span setting terminal are sequentially replaced or switched by a switch so that the plurality of delay adjustment circuits 2 are spanned. Make adjustments. The total adjustment time of a large number of delay adjustment circuits is convergence time × number of delay adjustment circuits. The convergence time is several times to several tens of times the lock time (depending on the convergence judgment condition), but since the lock time is generally several tens of μs, it is adjusted much faster than when using an external observation device or judgment device. The span adjustment time of the entire system having a large number of delay generation circuits can be greatly shortened.

なお、上記の実施例において、積分器の出力からでなく、位相比較器の出力から直接位相ロックを検出してもよい。 In the above embodiment, the phase lock may be detected directly from the output of the phase comparator instead of from the output of the integrator.

また、ＬＳＩテスタに限らず、可変遅延発生回路の使用にあたって遅延設定スパンを調整する必要があるもの全てに適用することができる。 The present invention is not limited to an LSI tester, and can be applied to any device that requires adjustment of a delay setting span when using a variable delay generation circuit.

また、切替手段は切替スイッチに限らず、各種リレーや半導体スイッチなど、値を切り替えることのできる任意の手段を用いることができる。 Further, the switching means is not limited to a changeover switch, and any means capable of switching values, such as various relays and semiconductor switches, can be used.

また、切り替え手段における切り換えは、ロック検出器の出力に基づかなくてもよく、所定のタイミングパルスによって行わせてもよい。 Further, the switching by the switching means may not be based on the output of the lock detector, but may be performed by a predetermined timing pulse.

本発明の実施の形態に係る、遅延発生回路の調整回路の一実施例を示す構成ブロック図である。It is a configuration block diagram showing an example of a delay generation circuit adjustment circuit according to an embodiment of the present invention. 図１の回路の動作説明用のフローチャートである。2 is a flowchart for explaining the operation of the circuit of FIG. 1. 図１の回路の最小遅延時調整における動作説明用の要部構成図である。FIG. 2 is a main part configuration diagram for explaining an operation in the minimum delay adjustment of the circuit of FIG. 1. 図１の回路の最大遅延時調整における動作説明用の要部構成図である。FIG. 2 is a main part configuration diagram for explaining an operation in the maximum delay adjustment of the circuit of FIG. 1. 図１の回路の動作説明用のタイミングチャートである。2 is a timing chart for explaining the operation of the circuit of FIG. 1. 最小遅延及び最大遅延とスパンの関係を示すタイムチャートである。It is a time chart which shows the relationship between a minimum delay and the maximum delay, and a span. 従来の遅延発生回路の調整回路の一例を示すブロック図である。It is a block diagram which shows an example of the adjustment circuit of the conventional delay generation circuit.

符号の説明Explanation of symbols

１ 信号源
２ 遅延発生回路
３ 調整用遅延発生回路
６ ロック検出器
８ 収束判定回路
４１ 位相比較器
４２ 積分器
７１ 第１の切替手段
７２ 第２の切替手段 DESCRIPTION OF SYMBOLS 1 Signal source 2 Delay generation circuit 3 Adjustment delay generation circuit 6 Lock detector 8 Convergence determination circuit 41 Phase comparator 42 Integrator 71 1st switching means 72 2nd switching means

Claims (5)

遅延発生回路の遅延設定スパンを基準スパンに調整する遅延発生回路の調整回路において、
前記基準スパンと等しい周期の繰り返しパルス信号を発生し、前記遅延発生回路に出力する信号源と、
前記遅延発生回路から出力される信号を遅延する調整用遅延発生回路と、
この調整用遅延発生回路と前記信号源の出力信号の位相差に基づく信号をフィードバックするフィードバック回路と、
このフィードバック回路の出力を前記遅延発生回路のスパン設定と前記調整用遅延発生回路の遅延設定との間で切り換える第１の切替手段と、
前記遅延発生回路の遅延設定を最小値と最大値との間で切換える第２の切替手段と、
前記遅延発生回路のスパン設定値の収束を判定する収束判定回路と
を備えたことを特徴とする遅延発生回路の調整回路。 In the adjustment circuit of the delay generation circuit that adjusts the delay setting span of the delay generation circuit to the reference span,
A signal source that generates a repetitive pulse signal having a period equal to the reference span and outputs the signal to the delay generation circuit;
An adjustment delay generation circuit for delaying a signal output from the delay generation circuit;
A feedback circuit that feeds back a signal based on a phase difference between an output signal of the signal source and the delay generation circuit for adjustment;
First switching means for switching the output of the feedback circuit between the span setting of the delay generation circuit and the delay setting of the adjustment delay generation circuit;
Second switching means for switching the delay setting of the delay generation circuit between a minimum value and a maximum value;
A delay generation circuit adjustment circuit comprising: a convergence determination circuit that determines convergence of a span setting value of the delay generation circuit. 前記第１の切替手段及び前記第２の切替手段は、前記フィードバック回路の出力に基づいて切り換わることを特徴とする請求項１記載の遅延発生回路の調整回路。   2. The delay generating circuit adjusting circuit according to claim 1, wherein the first switching means and the second switching means are switched based on an output of the feedback circuit. 前記収束判定回路は、順次得られるスパン設定値の差が基準値以下になったときにスパン調整を終了させることを特徴とする請求項１乃至請求項４のいずれかに記載の遅延発生回路の調整回路。   5. The delay generation circuit according to claim 1, wherein the convergence determination circuit ends the span adjustment when a difference between sequentially obtained span setting values becomes equal to or less than a reference value. 6. Adjustment circuit. 前記フィードバック回路は、
前記調整用遅延発生回路の出力信号と前記信号源の出力信号との間の位相差を検出する位相比較器と、
この位相比較器から出力される位相差信号を積分する積分器と
からなることを特徴とする請求項１乃至請求項３のいずれかに記載の遅延発生回路の調整回路。 The feedback circuit includes:
A phase comparator for detecting a phase difference between an output signal of the adjustment delay generation circuit and an output signal of the signal source;
4. The delay generation circuit adjusting circuit according to claim 1, further comprising an integrator for integrating the phase difference signal output from the phase comparator. 遅延発生回路の遅延設定スパンを基準スパンに調整する遅延発生回路の調整方法において、
前記基準スパンに等しい周期の繰り返しパルス信号を信号源から発生して前記遅延発生回路及び調整用遅延発生回路で遅延し、
この調整用遅延発生回路と前記信号源の出力信号の位相差に基づく信号をフィードバック回路でフィードバックし、
前記遅延発生回路の遅延設定を最小値とし、前記調整用遅延発生回路の遅延設定を前記フィードバック回路の出力信号により制御することにより位相ロックさせる第１のステップと、前記遅延発生回路の遅延設定を最大値とし、前記スパン設定を前記フィードバック回路の出力信号により制御することにより位相ロックさせる第２のステップとを、交互に切り替え、
前記第２のステップで順次得られるスパン設定値の差が基準値以下になったときにスパン調整を終了する
ことを特徴とする遅延発生回路の調整方法。 In the adjustment method of the delay generation circuit for adjusting the delay setting span of the delay generation circuit to the reference span,
A pulse signal having a period equal to the reference span is generated from a signal source and delayed by the delay generation circuit and the adjustment delay generation circuit;
A feedback circuit feeds back a signal based on the phase difference between the adjustment delay generation circuit and the output signal of the signal source,
A first step of phase-locking by setting a delay setting of the delay generating circuit to a minimum value and controlling a delay setting of the adjusting delay generating circuit by an output signal of the feedback circuit; and a delay setting of the delay generating circuit. And a second step of phase locking by setting the maximum value and controlling the span setting by an output signal of the feedback circuit,
A method of adjusting a delay generating circuit, comprising: ending span adjustment when a difference between span setting values sequentially obtained in the second step becomes equal to or less than a reference value.
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