JP2009014363A - Semiconductor testing device - Google Patents

Semiconductor testing device Download PDF

Info

Publication number
JP2009014363A
JP2009014363A JP2007173623A JP2007173623A JP2009014363A JP 2009014363 A JP2009014363 A JP 2009014363A JP 2007173623 A JP2007173623 A JP 2007173623A JP 2007173623 A JP2007173623 A JP 2007173623A JP 2009014363 A JP2009014363 A JP 2009014363A
Authority
JP
Japan
Prior art keywords
clock signal
circuit
data signal
signal
phase difference
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007173623A
Other languages
Japanese (ja)
Inventor
Takashi Aoe
敬 青江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yokogawa Electric Corp
Original Assignee
Yokogawa Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yokogawa Electric Corp filed Critical Yokogawa Electric Corp
Priority to JP2007173623A priority Critical patent/JP2009014363A/en
Publication of JP2009014363A publication Critical patent/JP2009014363A/en
Pending legal-status Critical Current

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor testing device capable of conducting automatically regulation in response to a change of a phase difference between a data signal and a clock signal output from a DUT, and capable of holding a regulation state just before by an operation in a holding period. <P>SOLUTION: This semiconductor testing device 100 n-multiplies a frequency of the clock signal output from the DUT, and regulates a delay amount in transmission of the clock signal to match the phase difference, based on a delay regulating signal having a voltage value in response to the phase difference detected by phase-comparing the data signal with the clock signal. A voltage value of a holding data signal is regulated according to a data of potential difference detected by comparing the delay regulating signal with the holding data signal, when executing the operation in the holding period. and the delay amount of the clock signal is regulated based on the voltage value regulated just before the holding period. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体デバイス等の被試験対象に対して試験を行う半導体試験装置に係り、特に、被試験対象から出力されたデータ信号とクロック信号との間の位相差を調整する構成に関するものである。   The present invention relates to a semiconductor test apparatus that tests a device under test such as a semiconductor device, and more particularly to a configuration for adjusting a phase difference between a data signal output from the device under test and a clock signal. is there.

従来、半導体デバイス等の被試験対象（以下、ＤＵＴと称する。）に対して、試験信号を出力して試験を行う半導体試験装置では、パターンジェネレータ等の信号発生部により発生させた試験信号を、タイミング調整部やドライバ等を介してＤＵＴに出力している。ソースシンクロナス方式では、試験信号に応じてデータ信号とクロック信号がＤＵＴから出力される。これらデータ信号とクロック信号を受信回路で受信すると、クロック信号を参照しつつ、比較回路でデータ信号と期待値データとを比較してパスまたはフェイルの判定を行う。   Conventionally, in a semiconductor test apparatus that performs a test by outputting a test signal to a device under test such as a semiconductor device (hereinafter referred to as DUT), a test signal generated by a signal generator such as a pattern generator, The data is output to the DUT via a timing adjustment unit, a driver, or the like. In the source synchronous system, a data signal and a clock signal are output from the DUT according to the test signal. When the data signal and the clock signal are received by the reception circuit, the comparison circuit compares the data signal with the expected value data while referring to the clock signal, and performs pass or fail determination.

このＤＵＴから出力されたデータ信号とクロック信号とは基本的に同期しているが、互いに異なる伝送経路を介して伝送されることにより、伝送の過程で位相差を生じることがある。この場合、データ信号のセットアップ時間やホールド時間等のタイミングを正確に確認して試験を行うため、データ信号とクロック信号とを遅延回路で遅延させ、互いの位相差を調整している。   Although the data signal and the clock signal output from the DUT are basically synchronized, a phase difference may occur in the transmission process due to transmission through different transmission paths. In this case, in order to accurately check the timing such as the setup time and hold time of the data signal and perform the test, the data signal and the clock signal are delayed by a delay circuit to adjust the phase difference between them.

以下の特許文献１に記載された電子デバイスを試験する方法および装置では、被験電子デバイスからの出力データ信号および出力クロック信号を遅延回路網により遅延させている。この遅延により、信号経路誤差の解消並びに出力クロック信号のバッファ処理および分配に必要な時間を供給し、出力データ信号は、出力クロック信号を用いて同期させてその出力データ信号を読み取ることにより相対的に安定して位相差を調整している。   In the method and apparatus for testing an electronic device described in Patent Document 1 below, an output data signal and an output clock signal from a test electronic device are delayed by a delay network. This delay provides the time required for signal path error resolution and output clock signal buffering and distribution, and the output data signal is synchronized by reading the output data signal relative to the output clock signal. The phase difference is adjusted stably.

特開２００１−１４１７９２号公報JP 2001-141792 A

また、従来の半導体試験装置では、以下のようにしてデータ信号とクロック信号との間の位相差を調整していた。図８は、従来の半導体試験装置２００のＤＵＴからの信号を入力する部分の構成を示す説明図である。また図９は、図８中Ａ〜Ｄの各伝送区間における信号を示すタイミングチャートである。ＤＵＴからのデータ信号とクロック信号は互いに同期してＤＵＴから出力されるが、伝送系路上での遅延量の違いによりデータ信号とクロック信号の間に位相差が生じることがある。この位相差に対して、データ信号、クロック信号の遅延量をそれぞれ遅延調整回路２１０，２２０で調整し、比較回路２３０やフリップフロップ２４０には位相差が調整された状態で安定して入力されるようにしている。   Further, in the conventional semiconductor test apparatus, the phase difference between the data signal and the clock signal is adjusted as follows. FIG. 8 is an explanatory diagram showing a configuration of a portion for inputting a signal from the DUT of the conventional semiconductor test apparatus 200. FIG. 9 is a timing chart showing signals in the respective transmission sections A to D in FIG. Although the data signal and the clock signal from the DUT are output from the DUT in synchronization with each other, a phase difference may occur between the data signal and the clock signal due to a difference in delay amount on the transmission path. With respect to this phase difference, the delay amounts of the data signal and the clock signal are adjusted by the delay adjustment circuits 210 and 220, respectively, and are stably input to the comparison circuit 230 and the flip-flop 240 with the phase difference adjusted. I am doing so.

しかしながら、このような従来技術における半導体試験装置２００では、一度遅延調整回路で位相差を調整し安定させた後、この位相差が揺らいで変化すると、その都度、再調整を行わなければならない。   However, in such a conventional semiconductor test apparatus 200, once the phase difference is adjusted and stabilized by the delay adjustment circuit, if the phase difference fluctuates and changes, the readjustment must be performed each time.

そこで本発明は、ＤＵＴから出力されたデータ信号とクロック信号の間の位相差の変化に対応して自動的に調整を行うことができる半導体試験装置を提供することを課題とする。   Therefore, an object of the present invention is to provide a semiconductor test apparatus that can automatically adjust in response to a change in phase difference between a data signal output from a DUT and a clock signal.

以上のような課題を達成するために、本発明に係る半導体試験装置は、被試験対象から出力されるクロック信号及びデータ信号の双方の位相を比較して、これらクロック信号とデータ信号との間の位相差を検出するＰＨＤ回路と、前記ＰＨＤ回路により検出された位相差に基づいて、前記クロック信号の遅延量を調整するＤｅｌａｙ回路とを備えたことを特徴とする。   In order to achieve the above-described problems, a semiconductor test apparatus according to the present invention compares the phases of both a clock signal and a data signal output from an object to be tested, and determines between the clock signal and the data signal. And a delay circuit for adjusting a delay amount of the clock signal based on the phase difference detected by the PHD circuit.

このような構成により、本発明ではクロック信号とデータ信号の位相差を検出し、この位相差に基づいてクロック信号の遅延量を自動的に調整することができる。このためＤＵＴから出力されるデータ信号とクロック信号との間の位相差が揺らいで変化した場合にも、この変化を検出して遅延量を自動的に調整することができ、その都度の再調整を行う必要がない。   With such a configuration, in the present invention, the phase difference between the clock signal and the data signal can be detected, and the delay amount of the clock signal can be automatically adjusted based on this phase difference. For this reason, even when the phase difference between the data signal output from the DUT and the clock signal changes due to fluctuations, this change can be detected and the delay amount can be automatically adjusted. There is no need to do.

また、本発明に係る他の半導体試験装置は、被試験対象から出力されたクロック信号の周波数が前記被試験対象から出力されたデータ信号のデータレートに対して整数分の１である場合に、前記クロック信号の周波数を整数逓倍するＰＬＬ逓倍部と、前記ＰＬＬ逓倍部により整数逓倍された前記クロック信号と前記データ信号とを位相比較して、前記ＰＬＬ逓倍部により整数逓倍された前記クロック信号と前記データ信号との間の位相差を検出するＰＨＤ回路と、前記ＰＨＤ回路により検出された位相差に基づいて、前記クロック信号の遅延量を調整するＤｅｌａｙ回路とを備えたことを特徴とする。   Further, another semiconductor test apparatus according to the present invention, when the frequency of the clock signal output from the test object is a fraction of an integer with respect to the data rate of the data signal output from the test object, A PLL multiplier for multiplying the frequency of the clock signal by an integer; a phase comparison between the clock signal multiplied by an integer by the PLL multiplier and the data signal; and the clock signal multiplied by an integer by the PLL multiplier A PHD circuit that detects a phase difference between the data signal and a delay circuit that adjusts a delay amount of the clock signal based on the phase difference detected by the PHD circuit.

このような構成においても、クロック信号とデータ信号との位相差を検出し、この検出した位相差に基づいてクロック信号の遅延量を自動的に調整することができる。このため、位相差が不測に変化しても、この変化を検出して遅延量を自動的に調整することができ、改めて遅延量の調整を行うことなく安定して試験を行うことができる。   Even in such a configuration, the phase difference between the clock signal and the data signal can be detected, and the delay amount of the clock signal can be automatically adjusted based on the detected phase difference. For this reason, even if the phase difference changes unexpectedly, this change can be detected to automatically adjust the delay amount, and the test can be performed stably without adjusting the delay amount again.

上述の半導体試験装置において、保持用データ信号を出力するＤＡＣと、前記保持用データ信号と、前記ＰＨＤ回路により検出された位相差とを比較して、保持用データ信号とこの位相差との間の電位差を検出する比較回路と、前記電位差に基づいて、前記保持用データ信号の電圧値を調整する電圧調整手段と、ホールド期間の動作時に前記ＤＡＣと前記とを接続する信号接続手段とを更に備えても良い。   In the above-described semiconductor test apparatus, the DAC that outputs the holding data signal, the holding data signal, and the phase difference detected by the PHD circuit are compared, and the holding data signal and the phase difference are compared. A comparison circuit that detects a potential difference between the DAC, a voltage adjustment unit that adjusts a voltage value of the holding data signal based on the potential difference, and a signal connection unit that connects the DAC to the DAC during the hold period. You may prepare.

上記の構成によれば、比較回路により検出された電位差に基づいて、保持用データ信号の電圧値を調整しておくことで、ホールド期間の動作時に保持用データ信号を出力してクロック信号の遅延量を調整することができる。この場合、ＤＵＴからデータ信号が出力されていないときでもホールド期間時の動作で直前の調整状態を保持して安定させることができる。   According to the above configuration, the voltage value of the holding data signal is adjusted based on the potential difference detected by the comparison circuit, so that the holding data signal is output during the hold period and the clock signal is delayed. The amount can be adjusted. In this case, even when no data signal is output from the DUT, the previous adjustment state can be held and stabilized by the operation during the hold period.

上述の半導体試験装置において、前記ＰＨＤ回路により検出された位相差を含む信号を平滑化させるＬＰＦ回路を更に備えたこととしてもよい。このような構成により、位相差を含む信号を平滑化し、Ｄｅｌａｙ回路で正確に遅延量を調整することができる。   The semiconductor test apparatus described above may further include an LPF circuit that smoothes a signal including a phase difference detected by the PHD circuit. With such a configuration, a signal including a phase difference can be smoothed, and the delay amount can be accurately adjusted by the delay circuit.

本発明に係る他の半導体試験装置は、半導体試験装置内で発生したクロック信号の周波数が前記被試験対象から出力されたデータ信号のデータレートに対して整数分の１である場合に、前記クロック信号の周波数を整数逓倍するＰＬＬ逓倍部と、前記ＰＬＬ逓倍部により整数逓倍された前記クロック信号と、前記データ信号とを位相比較して、前記ＰＬＬ逓倍部により整数逓倍された前記クロック信号とデータ信号との間の位相差を検出するＰＨＤ回路と、前記ＰＨＤ回路により検出された位相差に基づいて、前記クロック信号の遅延量を調整するＤｅｌａｙ回路とを備えたことを特徴とする。   In another semiconductor test apparatus according to the present invention, when the frequency of the clock signal generated in the semiconductor test apparatus is 1 / integer of the data rate of the data signal output from the device under test, A PLL multiplier for multiplying the frequency of the signal by an integer, the clock signal multiplied by an integer by the PLL multiplier, and the data signal are phase-compared, and the clock signal and data multiplied by an integer by the PLL multiplier And a delay circuit that adjusts a delay amount of the clock signal based on the phase difference detected by the PHD circuit.

このような構成により、ＰＨＤ回路がクロック信号とデータ信号とを位相比較して位相差を自動的に検出し、この検出した位相差に基づいてクロック信号の遅延量を調整するので、ＤＵＴから出力されたデータ信号と半導体試験装置内で発生したクロック信号の間の位相差が揺らいで変化した場合にも、この変化に対応して調整することができる。   With this configuration, the PHD circuit compares the phase of the clock signal and the data signal to automatically detect the phase difference, and adjusts the delay amount of the clock signal based on the detected phase difference, so that the output from the DUT Even when the phase difference between the generated data signal and the clock signal generated in the semiconductor test apparatus fluctuates and changes, adjustment can be made corresponding to this change.

本発明に係る半導体試験装置によれば、ＤＵＴから出力されたデータ信号とクロック信号の間の位相差の変化に対応して自動的に調整を行うことができる。   According to the semiconductor test apparatus of the present invention, it is possible to automatically adjust in accordance with the change in the phase difference between the data signal output from the DUT and the clock signal.

以下、本発明の実施形態について図面を用いて詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

〔第１実施形態〕
図１は、第１実施形態に係る半導体試験装置１００の装置内においてＤＵＴから出力されたデータ信号やクロック信号を受信する受信回路の構成を示した説明図である。 [First Embodiment]
FIG. 1 is an explanatory diagram showing a configuration of a receiving circuit that receives a data signal and a clock signal output from a DUT in the apparatus of the semiconductor test apparatus 100 according to the first embodiment.

半導体試験装置１００の受信回路にはＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）逓倍部１０１が設けられている。このＰＬＬ逓倍部１０１は、ＤＵＴから出力されたクロック信号を入力して周波数を整数逓倍するものである。またＰＬＬ逓倍部１０１は、ＤＵＴから出力されたクロック信号を受信すると、このクロック信号の周波数がデータレートに対して整数分の１（１／ｎ，ｎは整数）である場合には、クロック信号の周波数をｎ逓倍する。クロック信号の周波数がデータ信号のデータレートと同じ場合には、そのままクロック信号をＤｅｌａｙ回路１０２に出力する。   The receiving circuit of the semiconductor test apparatus 100 is provided with a PLL (Phase Lock Loop) multiplier 101. The PLL multiplier 101 receives the clock signal output from the DUT and multiplies the frequency by an integer. When the PLL multiplier 101 receives the clock signal output from the DUT, if the frequency of the clock signal is 1 / integer (1 / n, n is an integer) with respect to the data rate, Is multiplied by n. When the frequency of the clock signal is the same as the data rate of the data signal, the clock signal is output as it is to the delay circuit 102.

Ｄｅｌａｙ回路１０２は、ＰＨＤ（ＰＨａｓｅ Ｄｅｔｅｃｔｏｒ）回路１０３が出力した遅延調整用信号をＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）回路１０４、スイッチ１０８を介して受け取り、この遅延調整用信号の電圧値に基づいてクロック信号とデータ信号との間の位相差を合わせるようにクロック信号の遅延量を調整する。   The delay circuit 102 receives the delay adjustment signal output from the PHD (PHase Detector) circuit 103 via the LPF (Low Pass Filter) circuit 104 and the switch 108, and based on the voltage value of the delay adjustment signal, The delay amount of the clock signal is adjusted so as to match the phase difference with the data signal.

ＰＨＤ回路１０３は、ＤＵＴから出力されたデータ信号を入力し、ＰＬＬ逓倍部１０１が出力したクロック信号をＤｅｌａｙ回路１０２を介して受け取って、データ信号とクロック信号とを位相比較してデータ信号とクロック信号との間の位相差を検出する。また、この検出した位相差に応じたパルス幅を有する遅延調整用信号をＬＰＦ回路１０４、スイッチ１０８を介してＤｅｌａｙ回路１０２に出力する。なお、ホールド期間時の動作で、スイッチ１０８によりＤｅｌａｙ回路１０２とＰＨＤ回路１０３とを非接続状態に切り換えると、遅延調整用信号はＤｅｌａｙ回路１０２に出力されない。ここで、ＤＵＴからクロック信号が出力されていないホールド期間の後に再びＤＵＴからクロック信号が出力されたときに、クロック信号の遅延量の調整を保持して伝送させるようになっている。   The PHD circuit 103 receives the data signal output from the DUT, receives the clock signal output from the PLL multiplier 101 via the delay circuit 102, compares the phase of the data signal and the clock signal, and compares the data signal and the clock signal. The phase difference from the signal is detected. Further, a delay adjustment signal having a pulse width corresponding to the detected phase difference is output to the delay circuit 102 via the LPF circuit 104 and the switch 108. Note that when the delay circuit 102 and the PHD circuit 103 are switched to the non-connected state by the switch 108 in the operation during the hold period, the delay adjustment signal is not output to the delay circuit 102. Here, when the clock signal is output again from the DUT after the hold period in which the clock signal is not output from the DUT, the adjustment of the delay amount of the clock signal is held and transmitted.

また受信回路にはＬＰＦ回路１０４が設けられており、このＬＰＦ回路１０４は、ＰＨＤ回路１０３が出力した遅延調整用信号のパルス幅を平滑化させて、データ信号とクロック信号との間の位相差に応じた電圧値とし、この遅延調整用信号をスイッチ１０８を介してＤｅｌａｙ回路１０２に出力する。   The receiving circuit is provided with an LPF circuit 104. The LPF circuit 104 smoothes the pulse width of the delay adjustment signal output from the PHD circuit 103, and a phase difference between the data signal and the clock signal. The delay adjustment signal is output to the delay circuit 102 via the switch 108.

ここで図４は、ＬＰＦ回路１０４の構成を示す説明図である。ＬＰＦ回路１０４は、図４（ａ）に示すように、抵抗４０１とコンデンサ４０２とを備えている。また、ＬＰＦ回路１０４は、図４（ｂ）に示すように、コンデンサ４０２の接地側に抵抗４０３を備えていても良い。ＬＰＦ回路１０４は、位相差のデータを含む信号の中から高周波数成分をコンデンサ４０２に蓄積させ、これを接地側へ逃がすことで除去し平滑化する。なお、図４は、ＬＰＦ回路１０４の構成を示す一例であり他の構成を有していても良い。   Here, FIG. 4 is an explanatory diagram showing the configuration of the LPF circuit 104. The LPF circuit 104 includes a resistor 401 and a capacitor 402 as shown in FIG. The LPF circuit 104 may include a resistor 403 on the ground side of the capacitor 402 as shown in FIG. The LPF circuit 104 accumulates a high frequency component in the signal including phase difference data in the capacitor 402 and removes it to the ground side to remove and smooth it. FIG. 4 is an example showing the configuration of the LPF circuit 104 and may have other configurations.

比較回路１０５は、ＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）１０７が出力した保持用データ信号とＰＨＤ回路１０３が出力した遅延調整用信号とを比較して、保持用データ信号と遅延調整用信号との間の電位差を検出するものである。   The comparison circuit 105 compares the holding data signal output from the DAC (Digital to Analog Converter) 107 with the delay adjustment signal output from the PHD circuit 103, and compares the holding data signal and the delay adjustment signal. It detects the potential difference.

アップダウンカウンタ１０６は、クロック発生部が装置内で発生させた内部クロック信号をスイッチ１１０を介して受け取ってこの内部クロック信号と同期して動作し、比較回路１０５が検出した電位差のデータを受け取ってこの電位差のデータに応じたカウント値を出力する。ホールド期間時の動作でスイッチ１１０によりクロック発生部とアップダウンカウンタ１０６とが非接続状態に切り換えられると、アップダウンカウンタ１０６が内部クロック信号を受け取らなくなるので、アップダウンカウンタ１０６はカウント値の出力を停止する。   The up / down counter 106 receives an internal clock signal generated in the apparatus by the clock generation unit via the switch 110 and operates in synchronization with the internal clock signal, and receives the potential difference data detected by the comparison circuit 105. A count value corresponding to the potential difference data is output. When the clock generator and the up / down counter 106 are switched to the disconnected state by the switch 110 in the operation during the hold period, the up / down counter 106 does not receive the internal clock signal, so the up / down counter 106 outputs the count value. Stop.

ＤＡＣ１０７は、アップダウンカウンタ１０６が出力したカウンタ値に基づいて保持用データ信号の電圧値を調整し、この調整した電圧値の保持用データ信号を比較回路１０５、スイッチ１０９を介してＤｅｌａｙ回路１０２に出力する。ここで、保持用データ信号は、ホールド期間時の動作でＤＵＴからのクロック信号の位相を保持するために用いられる信号である。ホールド期間時の動作でスイッチ１０９によりＤｅｌａｙ回路１０２とＤＡＣ１０７とを接続状態に切り換えると、保持用データ信号がＤｅｌａｙ回路１０２に出力される。このため、アップダウンカウンタ１０６とＤＡＣ１０７は、電圧調整手段としての機能を有する。   The DAC 107 adjusts the voltage value of the holding data signal based on the counter value output from the up / down counter 106, and sends the holding data signal having the adjusted voltage value to the delay circuit 102 via the comparison circuit 105 and the switch 109. Output. Here, the holding data signal is a signal used to hold the phase of the clock signal from the DUT in the operation during the holding period. When the delay circuit 102 and the DAC 107 are switched to the connected state by the switch 109 in the operation during the hold period, a holding data signal is output to the delay circuit 102. For this reason, the up / down counter 106 and the DAC 107 have a function as voltage adjusting means.

この他に半導体試験装置１００の受信回路には、スイッチ１０８，１０９，１１０が設けられている。このうちスイッチ１０８は、ＬＰＦ回路１０４とＤｅｌａｙ回路１０２との接続状態を切り換えるものである。またスイッチ１０９は、ＬＰＦ回路１０４と比較回路１０５またはＤＡＣ１０７とＤｅｌａｙ回路１０２の接続状態を切り換えるものである。そしてスイッチ１１０は、装置内で内部クロック信号を発生させるクロック発生部とアップダウンカウンタ１０６との接続状態を切り換えるものである。なお、このスイッチ１１０は、内部クロック信号と同期してアップダウンカウンタ１０６の動作の開始、停止を切り換えるために用いられているが他の構成を用いて行っても良い。このため、スイッチ１０９は、信号接続手段としての機能を有する。   In addition, switches 108, 109, 110 are provided in the receiving circuit of the semiconductor test apparatus 100. Of these, the switch 108 switches the connection state between the LPF circuit 104 and the delay circuit 102. The switch 109 switches the connection state between the LPF circuit 104 and the comparison circuit 105 or the DAC 107 and the delay circuit 102. The switch 110 switches the connection state between the clock generator that generates the internal clock signal and the up / down counter 106 in the apparatus. The switch 110 is used to switch the start / stop of the operation of the up / down counter 106 in synchronization with the internal clock signal, but may be performed using another configuration. For this reason, the switch 109 has a function as a signal connection means.

続いて、第１実施形態における半導体試験装置１００のデータ信号とクロック信号との間に生じた位相差を調整する機能の動作について、図２に示すフローチャートを用いて説明する。なお、この動作ではスイッチ１０８，１１０によりＤｅｌａｙ回路１０２とＬＰＦ回路１０４との間、クロック発生部とアップダウンカウンタ１０６との間が接続状態に切り換えられている。   Next, the operation of the function of adjusting the phase difference generated between the data signal and the clock signal of the semiconductor test apparatus 100 in the first embodiment will be described using the flowchart shown in FIG. In this operation, the switches 108 and 110 are switched between the delay circuit 102 and the LPF circuit 104, and between the clock generation unit and the up / down counter 106.

ステップＳ２０１：ＰＬＬ逓倍部１０１は、内部に設けられたレジスタの設定に従ってＤＵＴから出力されたクロック信号の周波数をｎ逓倍する処理を行う。このとき、クロック信号の周波数がデータ信号のデータレートの１／ｎであれば、これらのクロック信号の周波数とデータ信号のデータレートとが一致する。   Step S201: The PLL multiplier 101 performs a process of multiplying the frequency of the clock signal output from the DUT by n according to the setting of a register provided therein. At this time, if the frequency of the clock signal is 1 / n of the data rate of the data signal, the frequency of the clock signal matches the data rate of the data signal.

ステップＳ２０２：ＰＨＤ回路１０３は、ＤＵＴから出力されたデータ信号を入力し、またＰＬＬ逓倍部１０１が出力したクロック信号をＤｅｌａｙ回路１０２を介して受け取る。データ信号とクロック信号とを位相比較して、データ信号とクロック信号との間の位相差を検出する。そして、この検出した位相差に応じて、例えば予め設定されたパルス幅を有する遅延調整用信号を生成し、ＬＰＦ回路１０４に出力する。   Step S202: The PHD circuit 103 receives the data signal output from the DUT and receives the clock signal output from the PLL multiplier 101 via the delay circuit 102. The phase difference between the data signal and the clock signal is detected by comparing the phase of the data signal and the clock signal. Then, according to the detected phase difference, for example, a delay adjustment signal having a preset pulse width is generated and output to the LPF circuit 104.

ステップＳ２０３：ＬＰＦ回路１０４は、ＰＨＤ回路１０３が出力した遅延調整用信号のパルス幅を平滑化させてデータ信号とクロック信号との間の位相差に応じた電圧値とする処理を行う。この位相差に応じた電圧値とした遅延調整用信号をスイッチ１０８を介してＤｅｌａｙ回路１０２に出力する。   Step S203: The LPF circuit 104 performs processing to smooth the pulse width of the delay adjustment signal output from the PHD circuit 103 to obtain a voltage value corresponding to the phase difference between the data signal and the clock signal. A delay adjustment signal having a voltage value corresponding to the phase difference is output to the delay circuit 102 via the switch 108.

ステップＳ２０４：Ｄｅｌａｙ回路１０２は、ＬＰＦ回路１０４が出力した遅延調整用信号を受け取り、この遅延調整用信号の電圧値に基づいてＰＬＬ逓倍部１０１から出力されるクロック信号の伝送の遅延量を調整し、クロック信号とデータ信号との間の位相差を合わせる処理を行う。そして、この遅延量を調整したクロック信号をコンパレータやフリップフロップ等の装置内の回路に出力し、試験判定等の処理を行う。   Step S204: The Delay circuit 102 receives the delay adjustment signal output from the LPF circuit 104, and adjusts the delay amount of transmission of the clock signal output from the PLL multiplier 101 based on the voltage value of the delay adjustment signal. Then, processing for matching the phase difference between the clock signal and the data signal is performed. Then, the clock signal whose delay amount is adjusted is output to a circuit in the apparatus such as a comparator or flip-flop, and processing such as test determination is performed.

なお、以上のステップＳ２０１〜Ｓ２０４の処理は、図３のタイミングチャートのＡ期間、Ｂ期間に示すように、一度クロック信号の遅延量を調整しても位相差が正確に一致しない場合に繰り返し実行されクロック信号の位相をデータ信号に徐々に近づけて、クロック信号とデータ信号との間の位相差が正確に一致するように合わせられる。また、この位相差が揺らいで変化した場合にも即時に対応して、図３のタイミングチャートのＤ期間に示すように、複数回実行されこの位相差が正確に一致するように合わせられる。   Note that the processes in steps S201 to S204 described above are repeatedly executed when the phase difference does not exactly match even if the delay amount of the clock signal is adjusted once, as shown in periods A and B of the timing chart of FIG. Then, the phase of the clock signal is gradually brought closer to the data signal so that the phase difference between the clock signal and the data signal is matched exactly. In addition, even when the phase difference changes due to fluctuations, the phase difference is executed a plurality of times as shown in the period D of the timing chart of FIG. 3 so that the phase differences are accurately matched.

続いて、第１実施形態における半導体試験装置１００のホールド期間時の動作でクロック信号の位相を保持する動作について、図５に示すフローチャートを用いて説明する。まず、この動作ではホールド期間時の前に遅延調整用信号の電圧値を保持する処理が行われる。スイッチ１０８、１１０によりＤｅｌａｙ回路１０２とＬＰＦ回路１０４との間、クロック発生部とアップダウンカウンタ１０６との間が接続状態に切り換えられている。   Next, an operation of holding the phase of the clock signal in the operation during the hold period of the semiconductor test apparatus 100 in the first embodiment will be described with reference to the flowchart shown in FIG. First, in this operation, processing for holding the voltage value of the delay adjustment signal is performed before the hold period. The switches 108 and 110 are switched between the delay circuit 102 and the LPF circuit 104, and between the clock generator and the up / down counter 106.

ステップＳ５０１：比較回路１０５は、ＤＡＣ１０７が出力した保持用データ信号を入力し、また上述のステップＳ２０３においてＬＰＦ回路１０４が出力した遅延調整用信号をスイッチ１０８を介して受け取る。保持用データ信号と遅延調整用信号とを比較して、保持用データ信号と遅延調整用信号との間の電位差を検出する。そして、この検出した電位差のデータをアップダウンカウンタ１０６に出力する。   Step S501: The comparison circuit 105 receives the holding data signal output from the DAC 107, and receives the delay adjustment signal output from the LPF circuit 104 in the above-described step S203 via the switch. The holding data signal and the delay adjustment signal are compared to detect a potential difference between the holding data signal and the delay adjustment signal. The detected potential difference data is output to the up / down counter 106.

ステップＳ５０２：アップダウンカウンタ１０６は、比較回路１０５が検出した電位差のデータに応じたカウント値を生成し、クロック発生部が発生させた内部クロック信号と同期してこのカウント値の信号をＤＡＣ１０７に出力する。   Step S502: The up / down counter 106 generates a count value corresponding to the potential difference data detected by the comparison circuit 105, and outputs the count value signal to the DAC 107 in synchronization with the internal clock signal generated by the clock generation unit. To do.

ステップＳ５０３：ＤＡＣ１０７は、アップダウンカウンタ１０６が出力したカウント値を受け取り、このカウント値に従って保持用データ信号の電圧値を遅延調整用信号に合わせるようにして調整する。また、ＤＡＣ１０７は、この調整した電圧値を保持し、この電圧値を有する保持用データ信号を生成して出力するように設定する。   Step S503: The DAC 107 receives the count value output from the up / down counter 106, and adjusts the voltage value of the holding data signal to match the delay adjustment signal according to the count value. Further, the DAC 107 holds the adjusted voltage value, and sets so as to generate and output a holding data signal having the voltage value.

なお、以上のステップＳ５０１〜Ｓ５０３の処理は、図３のタイミングチャートのＡ期間、Ｂ期間、Ｄ期間に示すように、繰り返し実行され保持用データ信号の電圧値を遅延調整用信号に徐々に近づけて、保持用データ信号と遅延調整用信号との間の電位差が正確に一致するように合わせられる。   Note that the processes in steps S501 to S503 are repeatedly executed as shown in the A period, the B period, and the D period in the timing chart of FIG. 3 so that the voltage value of the holding data signal gradually approaches the delay adjustment signal. Thus, the potential difference between the holding data signal and the delay adjustment signal is adjusted so as to be exactly the same.

ステップＳ５０４：ホールド期間時の動作では、スイッチ１０８，１１０によりＤｅｌａｙ回路１０２とＬＰＦ回路１０４との間、また、クロック発生部とアップダウンカウンタ１０６との間が非接続状態に切り換えられる。合わせてスイッチ１０９により、ＤＡＣ１０７とＤｅｌａｙ回路１０２との間が接続状態に切り換えられる。   Step S504: In the operation during the hold period, the switches 108 and 110 are switched between the delay circuit 102 and the LPF circuit 104, and between the clock generator and the up / down counter 106 in a disconnected state. At the same time, the switch 109 switches the connection between the DAC 107 and the delay circuit 102 to the connected state.

このときスイッチ１１０によりクロック発生部とアップダウンカウンタ１０６との間が非接続状態に切り換えられると、アップダウンカウンタ１０６からのカウント値の出力が停止する。これにより、保持用データ信号の電圧値として、ホールド期間の直前にステップＳ５０３において調整した電圧値がＤＡＣ１０７で設定される。   At this time, when the switch 110 is switched between the clock generator and the up / down counter 106 by the switch 110, the output of the count value from the up / down counter 106 is stopped. As a result, the voltage value adjusted in step S503 immediately before the hold period is set by the DAC 107 as the voltage value of the holding data signal.

ステップＳ５０５：Ｄｅｌａｙ回路１０２は、ＤＡＣ１０７が出力した保持用データ信号をスイッチ１０９を介して受け取る。そして、この保持用データ信号の電圧値としてホールド期間の直前にステップＳ５０３において調整した電圧値に基づいて、ＰＬＬ逓倍部１０１から出力されるクロック信号の伝送の遅延量を調整する。   Step S505: The Delay circuit 102 receives the holding data signal output from the DAC 107 via the switch 109. Then, based on the voltage value adjusted in step S503 immediately before the hold period as the voltage value of the holding data signal, the transmission delay amount of the clock signal output from the PLL multiplier 101 is adjusted.

ホールド期間時のデータ信号がＤＵＴから出力されていない間に、図３のタイミングチャートのＣ期間に示すように、この遅延量を調整したクロック信号をコンパレータやフリップフロップ等の装置内の回路に出力する。   While the data signal during the hold period is not output from the DUT, as shown in period C of the timing chart of FIG. 3, the clock signal adjusted for this delay amount is output to a circuit in the apparatus such as a comparator or flip-flop. To do.

以上のように、第１実施形態における半導体試験装置１００では、クロック信号の周波数をｎ逓倍する処理を行い、データ信号とクロック信号とを位相比較して検出した位相差に応じた電圧値を有する遅延調整用信号を生成する。そして、Ｄｅｌａｙ回路１０２により遅延調整用信号に基づいて、ＰＬＬ逓倍部１０１から出力されるクロック信号の伝送の遅延量をクロック信号とデータ信号との間の位相差を合わせるようにして調整する。   As described above, the semiconductor test apparatus 100 according to the first embodiment performs the process of multiplying the frequency of the clock signal by n and has a voltage value corresponding to the phase difference detected by phase comparison between the data signal and the clock signal. A delay adjustment signal is generated. Then, based on the delay adjustment signal, the delay circuit 102 adjusts the transmission delay amount of the clock signal output from the PLL multiplier 101 so as to match the phase difference between the clock signal and the data signal.

また、ホールド期間時に動作する際には、遅延調整用信号と保持用データ信号とを比較して検出した電位差のデータに応じたカウント値を生成し、このカウント値に従って保持用データ信号の電圧値を遅延調整用信号に合わせるようにして調整しておく。ホールド期間時の動作が実行されると、Ｄｅｌａｙ回路１０２によりホールド期間時の直前に調整した電圧値の保持用データ信号に基づいて、クロック信号の遅延量を調整しクロック信号とデータ信号との間の位相差を合わせる。   Further, when operating during the hold period, a count value corresponding to the data of the potential difference detected by comparing the delay adjustment signal and the hold data signal is generated, and the voltage value of the hold data signal is generated according to the count value. Is adjusted to match the delay adjustment signal. When the operation during the hold period is executed, the delay amount of the clock signal is adjusted based on the data signal for holding the voltage value adjusted immediately before the hold period by the delay circuit 102, and the interval between the clock signal and the data signal is adjusted. Match the phase difference.

このため、ＰＨＤ回路１０３がクロック信号とデータ信号とを位相比較して位相差を自動的に検出し、Ｄｅｌａｙ回路１０２によりこの検出した位相差に応じた電圧値を有する遅延調整用信号に基づいてクロック信号の遅延量を繰り返し調整するので、ＤＵＴから出力されたデータ信号とクロック信号の間の位相差が揺らいで変化した場合にも、この変化に対応して自動的に遅延量を調整することができる。   Therefore, the PHD circuit 103 automatically detects the phase difference by comparing the phase of the clock signal and the data signal, and the delay circuit 102 based on the delay adjustment signal having a voltage value corresponding to the detected phase difference. Since the delay amount of the clock signal is repeatedly adjusted, even if the phase difference between the data signal output from the DUT and the clock signal changes due to fluctuations, the delay amount is automatically adjusted in response to this change. Can do.

また、ホールド期間時に動作する際には、比較回路１０５が遅延調整用信号と保持用データ信号とを比較して検出した電位差に基づいて保持用データ信号の電圧値を調整しておき、ホールド期間時の動作の実行時にこの保持用データ信号をＤｅｌａｙ回路１０２に出力してクロック信号の遅延量を調整するので、ＤＵＴからデータ信号が出力されていないときでもホールド期間時の動作を実行させて直前の調整状態を保持して安定させることができる。   Further, when operating during the hold period, the voltage value of the holding data signal is adjusted based on the potential difference detected by the comparison circuit 105 comparing the delay adjustment signal and the holding data signal. Since the holding data signal is output to the delay circuit 102 and the delay amount of the clock signal is adjusted at the time of execution of the operation at the time, the operation in the hold period is executed immediately before the data signal is output from the DUT. The adjustment state can be maintained and stabilized.

受信回路において、Ｄｅｌａｙ回路１０２やＤＡＣ１０７等の各回路はループを形成しており、このループ内ではデータや信号が循環して出力されるので、回路特性のばらつきがあっても、そのばらつきはループ内で吸収される。またＤＡＣ１０７では、保持データ信号の電圧値をデジタルデータとして設定しておくため、長時間でも電圧値を不変のまま保持することができる。   In the receiving circuit, each circuit such as the delay circuit 102 and the DAC 107 forms a loop, and data and signals are circulated and output in this loop. Absorbed within. In the DAC 107, the voltage value of the held data signal is set as digital data, so that the voltage value can be held unchanged even for a long time.

〔第２実施形態〕
図６は、第２実施形態に係る半導体試験装置１３０の装置内においてＤＵＴから出力されたデータ信号を受信する受信回路の構成を示した説明図である。第２実施形態では、ＤＵＴから出力されるクロック信号の代わりに、所定のＡＴＥクロック信号（装置内で発生させた内部クロック信号）が受信される。 [Second Embodiment]
FIG. 6 is an explanatory diagram showing a configuration of a receiving circuit that receives a data signal output from the DUT in the semiconductor test apparatus 130 according to the second embodiment. In the second embodiment, a predetermined ATE clock signal (an internal clock signal generated in the apparatus) is received instead of the clock signal output from the DUT.

ＰＬＬ逓倍部１３１は、Ｄｅｌａｙ回路１３２が出力したＡＴＥクロック信号を受け取り、その周波数を整数逓倍する。また、Ｄｅｌａｙ回路１３２は、クロック発生部が発生させたＡＴＥクロック信号を入力して、ＰＬＬ逓倍部１３１が整数逓倍したＡＴＥクロック信号とデータ信号との間の位相差を合わせるようにＡＴＥクロック信号の遅延量を調整する。ＰＨＤ回路１３３、ＬＰＦ回路１３４、比較回路１３５、アップダウンカウンタ１３６、ＤＡＣ１３７、スイッチ１３８、１３９、１４０は、第１実施形態におけるＰＨＤ回路１０３、ＬＰＦ回路１０４、比較回路１０５、アップダウンカウンタ１０６、ＤＡＣ１０７、スイッチ１０８、１０９、１１０と同様であるため、ここでは重複した説明を省略する。   The PLL multiplier 131 receives the ATE clock signal output from the delay circuit 132 and multiplies the frequency by an integer. Also, the delay circuit 132 receives the ATE clock signal generated by the clock generation unit, and adjusts the phase difference between the ATE clock signal and the data signal, which are multiplied by the integer by the PLL multiplication unit 131. Adjust the delay amount. The PHD circuit 133, the LPF circuit 134, the comparison circuit 135, the up / down counter 136, the DAC 137, and the switches 138, 139, and 140 are the PHD circuit 103, the LPF circuit 104, the comparison circuit 105, the up / down counter 106, and the DAC 107 in the first embodiment. The switches 108, 109, and 110 are the same as those in FIG.

以上のように、第２実施形態における半導体試験装置１３０では、ＡＴＥクロック信号の伝送の遅延量をＡＴＥクロック信号とデータ信号との間の位相差を合わせるようにして調整することができる。また、ホールド期間時の動作を実行する際には、保持用データ信号の電圧値を遅延調整用信号に合わせるようにして調整しておき、ホールド期間時の直前に調整した電圧値の保持用データ信号に基づいて、ＡＴＥクロック信号の遅延量を調整し、ＡＴＥクロック信号とデータ信号との間の位相差を合わせることができる。   As described above, in the semiconductor test apparatus 130 in the second embodiment, the delay amount of the transmission of the ATE clock signal can be adjusted so as to match the phase difference between the ATE clock signal and the data signal. When executing the operation during the hold period, the voltage value of the holding data signal is adjusted to match the delay adjustment signal, and the voltage value holding data adjusted immediately before the hold period is adjusted. Based on the signal, the amount of delay of the ATE clock signal can be adjusted to match the phase difference between the ATE clock signal and the data signal.

このため、ＤＵＴから出力されたデータ信号とＰＬＬ逓倍部１３１が整数逓倍したＡＴＥクロック信号の間の位相差が揺らいで変化した場合にも、この変化に対応して自動的に遅延量を調整し、データ信号と同期させることができる。   For this reason, even when the phase difference between the data signal output from the DUT and the ATE clock signal multiplied by an integer by the PLL multiplier 131 changes due to fluctuation, the delay amount is automatically adjusted in response to this change. Can be synchronized with the data signal.

またＤｅｌａｙ回路１３２は、ＰＬＬ逓倍部１３１により周波数がｎ逓倍される前のＡＴＥクロック信号を入力するので、周波数が低い状態で調整を行うことができ、それだけＤｅｌａｙ回路１３２の設計の自由度を拡大することが可能である。   Since the delay circuit 132 receives the ATE clock signal before the frequency is multiplied by n by the PLL multiplier 131, the delay circuit 132 can be adjusted at a low frequency, and the degree of freedom in designing the delay circuit 132 is expanded accordingly. Is possible.

〔他の実施形態〕
上述の第２実施形態において、Ｄｅｌａｙ回路１３２がＡＴＥクロック信号を入力して、ＡＴＥクロック信号とデータ信号との間の位相差を合わせるようにＡＴＥクロック信号の遅延量を調整していたが、これに限られず、ＡＴＥクロック信号とデータ信号を入れ替え、データ信号を入力して遅延量を調整しても良い。 [Other Embodiments]
In the second embodiment described above, the delay circuit 132 receives the ATE clock signal and adjusts the delay amount of the ATE clock signal so as to match the phase difference between the ATE clock signal and the data signal. However, the delay amount may be adjusted by switching the ATE clock signal and the data signal and inputting the data signal.

図７は、この場合における半導体試験装置１５０の構成を示す説明図である。この半導体試験装置１５０では、Ｄｅｌａｙ回路１３２がＤＵＴから出力されたデータ信号を入力し、ＰＨＤ回路１３３に出力する。また、ＰＬＬ逓倍部１３１が、クロック発生部が発生させたＡＴＥクロック信号を入力して周波数を整数逓倍し、ＰＨＤ回路１３３に出力する。そして、ＡＴＥクロック信号とデータ信号を入れ替え、第２実施形態と同様にしてＡＴＥクロック信号とデータ信号との間の位相差を合わせるようにデータ信号の遅延量を調整するＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）機能を実行する。   FIG. 7 is an explanatory diagram showing the configuration of the semiconductor test apparatus 150 in this case. In the semiconductor test apparatus 150, the delay circuit 132 receives the data signal output from the DUT and outputs it to the PHD circuit 133. The PLL multiplier 131 receives the ATE clock signal generated by the clock generator, multiplies the frequency by an integer, and outputs the result to the PHD circuit 133. Then, the ATE clock signal and the data signal are exchanged, and a CDR (Clock Data Recovery) function for adjusting the delay amount of the data signal so as to match the phase difference between the ATE clock signal and the data signal in the same manner as the second embodiment. Execute.

第１実施形態の半導体試験装置の構成を示す説明図である。It is explanatory drawing which shows the structure of the semiconductor test apparatus of 1st Embodiment. 第１実施形態の半導体試験装置の動作を示すフローチャートである。It is a flowchart which shows operation | movement of the semiconductor test apparatus of 1st Embodiment. 第１実施形態の半導体試験装置の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the semiconductor test apparatus of 1st Embodiment. 第１実施形態の半導体試験装置のＬＰＦ回路の構成例を示す説明図ある。It is explanatory drawing which shows the structural example of the LPF circuit of the semiconductor test apparatus of 1st Embodiment. 第１実施形態の半導体試験装置のホールド期間時の動作を示すフローチャートである。It is a flowchart which shows the operation | movement at the time of the hold period of the semiconductor test apparatus of 1st Embodiment. 第２実施形態の半導体試験装置の構成を示す説明図である。It is explanatory drawing which shows the structure of the semiconductor test apparatus of 2nd Embodiment. 他の実施形態の半導体試験装置の構成を示す説明図である。It is explanatory drawing which shows the structure of the semiconductor test apparatus of other embodiment. 従来技術の半導体試験装置の構成を示す説明図である。It is explanatory drawing which shows the structure of the semiconductor test apparatus of a prior art. 従来技術の半導体試験装置の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the semiconductor test apparatus of a prior art.

符号の説明Explanation of symbols

１００，１３０，１５０ 半導体試験装置
１０１，１３１ ＰＬＬ逓倍部
１０２，１３２ Ｄｅｌａｙ回路
１０３，１３３ ＰＨＤ回路
１０４，１３４ ＬＰＦ回路
１０５，１３５ 比較回路
１０６，１３６ アップダウンカウンタ
１０７，１３７ ＤＡＣ 100, 130, 150 Semiconductor test equipment 101, 131 PLL multiplier 102, 132 Delay circuit 103, 133 PHD circuit 104, 134 LPF circuit 105, 135 Comparison circuit 106, 136 Up / down counter 107, 137 DAC

Claims (5)

被試験対象から出力されるクロック信号及びデータ信号の双方の位相を比較して、これらクロック信号とデータ信号との間の位相差を検出するＰＨＤ回路と、
前記ＰＨＤ回路により検出された位相差に基づいて、前記クロック信号の遅延量を調整するＤｅｌａｙ回路とを備えたことを特徴とする半導体試験装置。 A PHD circuit that compares the phases of both the clock signal and the data signal output from the device under test and detects the phase difference between the clock signal and the data signal;
A semiconductor test apparatus, comprising: a delay circuit that adjusts a delay amount of the clock signal based on a phase difference detected by the PHD circuit. 被試験対象から出力されたクロック信号の周波数を整数逓倍するＰＬＬ逓倍部と、
前記ＰＬＬ逓倍部により整数逓倍された前記クロック信号と前記データ信号とを位相比較して、前記ＰＬＬ逓倍部により整数逓倍された前記クロック信号と前記データ信号との間の位相差を検出するＰＨＤ回路と、
前記ＰＨＤ回路により検出された位相差に基づいて、前記クロック信号の遅延量を調整するＤｅｌａｙ回路とを備えたことを特徴とする半導体試験装置。 A PLL multiplier for multiplying the frequency of the clock signal output from the device under test by an integer;
A PHD circuit that detects a phase difference between the clock signal and the data signal that have been multiplied by an integer by the PLL multiplier by comparing the phase of the clock signal and the data signal that have been multiplied by an integer by the PLL multiplier When,
A semiconductor test apparatus, comprising: a delay circuit that adjusts a delay amount of the clock signal based on a phase difference detected by the PHD circuit. 請求項２に記載の半導体試験装置において、
保持用データ信号を出力するＤＡＣと、
前記保持用データ信号と、前記ＰＨＤ回路により検出された位相差とを比較して、保持用データ信号とこの位相差との間の電位差を検出する比較回路と、
前記電位差に基づいて、前記保持用データ信号の電圧値を調整する電圧調整手段と、
ホールド期間の動作時に前記ＤＡＣと前記Ｄｅｌａｙ回路とを接続する信号接続手段とを更に備えたことを特徴とする半導体試験装置。 The semiconductor test apparatus according to claim 2,
A DAC that outputs a data signal for holding;
A comparison circuit for comparing the holding data signal with the phase difference detected by the PHD circuit and detecting a potential difference between the holding data signal and the phase difference;
Voltage adjusting means for adjusting a voltage value of the holding data signal based on the potential difference;
A semiconductor test apparatus, further comprising signal connection means for connecting the DAC and the delay circuit during operation in a hold period. 請求項２または３に記載の半導体試験装置において、
前記ＰＨＤ回路により検出された位相差を含む信号を平滑化させるＬＰＦ回路を更に備えたことを特徴とする半導体試験装置。 The semiconductor test apparatus according to claim 2 or 3,
A semiconductor test apparatus further comprising an LPF circuit for smoothing a signal including a phase difference detected by the PHD circuit. 半導体試験装置内で発生したクロック信号の周波数を整数逓倍するＰＬＬ逓倍部と、
前記ＰＬＬ逓倍部により整数逓倍された前記クロック信号と、前記データ信号とを位相比較して、前記ＰＬＬ逓倍部により整数逓倍された前記クロック信号とデータ信号との間の位相差を検出するＰＨＤ回路と、
前記ＰＨＤ回路により検出された位相差に基づいて、前記クロック信号の遅延量を調整するＤｅｌａｙ回路とを備えたことを特徴とする半導体試験装置。 A PLL multiplier for multiplying the frequency of the clock signal generated in the semiconductor test apparatus by an integer;
A PHD circuit that compares the phase of the clock signal multiplied by an integer by the PLL multiplier and the data signal, and detects a phase difference between the clock signal and the data signal multiplied by an integer by the PLL multiplier When,
A semiconductor test apparatus, comprising: a delay circuit that adjusts a delay amount of the clock signal based on a phase difference detected by the PHD circuit.
JP2007173623A 2007-07-02 2007-07-02 Semiconductor testing device Pending JP2009014363A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007173623A JP2009014363A (en) 2007-07-02 2007-07-02 Semiconductor testing device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007173623A JP2009014363A (en) 2007-07-02 2007-07-02 Semiconductor testing device

Publications (1)

Publication Number Publication Date
JP2009014363A true JP2009014363A (en) 2009-01-22

Family

ID=40355464

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007173623A Pending JP2009014363A (en) 2007-07-02 2007-07-02 Semiconductor testing device

Country Status (1)

Country Link
JP (1) JP2009014363A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011033589A1 (en) * 2009-09-18 2011-03-24 株式会社アドバンテスト Testing apparatus and testing method
WO2011033588A1 (en) * 2009-09-18 2011-03-24 株式会社アドバンテスト Testing apparatus and testing method
CN110033812A (en) * 2017-12-21 2019-07-19 瑞萨电子株式会社 Semiconductor devices

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011033589A1 (en) * 2009-09-18 2011-03-24 株式会社アドバンテスト Testing apparatus and testing method
WO2011033588A1 (en) * 2009-09-18 2011-03-24 株式会社アドバンテスト Testing apparatus and testing method
JPWO2011033588A1 (en) * 2009-09-18 2013-02-07 株式会社アドバンテスト Test apparatus and test method
JPWO2011033589A1 (en) * 2009-09-18 2013-02-07 株式会社アドバンテスト Test apparatus and test method
US8473248B2 (en) 2009-09-18 2013-06-25 Advantest Corporation Test apparatus and test method
US8554514B2 (en) 2009-09-18 2013-10-08 Advantest Corporation Test apparatus and test method
CN110033812A (en) * 2017-12-21 2019-07-19 瑞萨电子株式会社 Semiconductor devices

Similar Documents

Publication Publication Date Title
EP3217556B1 (en) Synchronization of outputs from multiple digital-to-analog converters
US8537935B2 (en) Clock data recovery circuit and method
JP5175728B2 (en) Test apparatus, adjustment method, and adjustment program
TWI444636B (en) Method and circuit of clock data recovery with built in jitter tolerance test
WO2005013546A1 (en) Clock transfer unit and test equipment
JP4893052B2 (en) Receiver circuit and receiver circuit test method
WO2005093443A1 (en) Test device and test method
US6819153B2 (en) Semiconductor device for clock signals synchronization accuracy
WO2007086275A1 (en) Test device and test method
JP3990319B2 (en) Transmission system, receiving device, test device, and test head
US20110128044A1 (en) Test apparatus, test method, and phase shifter
JP5243545B2 (en) Test apparatus, transmission apparatus, reception apparatus, test method, transmission method, and reception method
JP2009014363A (en) Semiconductor testing device
JP4293840B2 (en) Test equipment
US8456205B2 (en) Phase-frequency comparator and serial transmission device
JP2013005050A (en) Clock generation device and electronic apparatus
CN109787620B (en) Method and device for calibrating frequency based on digital frequency divider
JP5270524B2 (en) Clock phase synchronization circuit
KR100756136B1 (en) Delay lock loop circuit with wide frequency range and phase locking method thereof
JP4967942B2 (en) Semiconductor test equipment
US20010004246A1 (en) Electric device, electric device testing apparatus, and electric device testing method thereof
JP2008219216A (en) Clock supply unit
KR101697309B1 (en) Delay lock loop circuit for wide band anti-harmonic lock and pdelay locking method thereof
JP2003110422A (en) Skew adjustment circuit, signal generator and skew adjustment method
JP2008236179A (en) Clock recovery circuit