JP2009088412A - Manufacturing method of semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a manufacturing method of a semiconductor device in which a lead is prevented from falling even when the device is made compact. <P>SOLUTION: A lead frame 18 is prepared that has recessed portions 17' formed by half-etching on the top surfaces of leads 11. A semiconductor chip 14 is mounted on a die pad 13. The lead frame is sealed with a resin 16 at a time. The lead frame 18 sealed with the resin 16 is separated into blocks 19. In the resin sealing process, the recessed portions 17' are filled with the resin 16 from above and lower surfaces of the leads 11 are exposed in the resin 16. In a dicing process, the leads 11 are made to have cut surfaces at the recessed portions 17', and cuts 17 are formed between the top surfaces and cut surfaces of the leads 11. The cuts 17 are filled with the resin, so the leads are prevented from falling. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、ＱＦＮ（Quad Flat Non-leaded）パッケージに関し、特に装置を小型化してもリードの脱落を防ぐことができる半導体装置の製造方法に関するものである。   The present invention relates to a QFN (Quad Flat Non-leaded) package, and more particularly to a method of manufacturing a semiconductor device that can prevent a lead from dropping even if the device is downsized.

ＱＦＮパッケージにおいては、パッケージ裏面に外部端子となるリードを露出させる構成上、リードがパッケージから脱落しやすいという問題となる。そのためリードに特殊な形状を施してリード脱落を防止する。図３５は、従来の半導体装置を示す断面図である。ダイパッド１３上に半導体チップ１４が搭載され、半導体チップ１４と複数のリード１１が複数のワイヤ１５によりそれぞれ接続されている。これらの半導体チップ１４、複数のワイヤ１５及び複数のリード１１は樹脂１６により封止され、パッケージ１０が構成されている。そして、パッケージ１０の内部においてリード１１の上面に凹部２５が形成されている。この凹部２５が樹脂１６に引っかかるため、リード１１が樹脂１６からその側面方向に抜け落ちるのを防ぐことができる。側面方向に以外にもそのパッケージの裏面にリードが抜け落ちるのを防ぐために、リードの側面にテーパー形成を施されたものがある。具体的には特許文献１に開示されている。   In the QFN package, there is a problem in that the leads are easily dropped from the package due to the configuration in which the leads serving as external terminals are exposed on the back surface of the package. Therefore, a special shape is applied to the lead to prevent the lead from falling off. FIG. 35 is a cross-sectional view showing a conventional semiconductor device. A semiconductor chip 14 is mounted on the die pad 13, and the semiconductor chip 14 and the plurality of leads 11 are connected by a plurality of wires 15, respectively. The semiconductor chip 14, the plurality of wires 15, and the plurality of leads 11 are sealed with a resin 16 to constitute a package 10. A recess 25 is formed on the upper surface of the lead 11 inside the package 10. Since the recess 25 is caught by the resin 16, the lead 11 can be prevented from falling off from the resin 16 in the side surface direction. In addition to the side surface direction, in order to prevent the lead from falling off the back surface of the package, there is a taper formed on the side surface of the lead. Specifically, it is disclosed in Patent Document 1.

ＱＦＮパッケージにおいては、１枚のリードフレームに形成された複数のパッケージ形成領域を一括モールドした後、ダイシングにより各パッケージに個片化する製造方法がある。例えば図３６（ｂ）に示すように、ダイパッド１３とダイパッド１３の周りに配置された複数のリード１１を一つのブロック１９として、複数のブロック１９を配列したリードフレーム１８を形成する。そして、互いに隣接するブロック１９間においてリードフレーム１８の下面に凹部２６を設ける。   In the QFN package, there is a manufacturing method in which a plurality of package formation regions formed on one lead frame are collectively molded and then separated into individual packages by dicing. For example, as shown in FIG. 36B, a lead frame 18 in which a plurality of blocks 19 are arranged is formed by using a die pad 13 and a plurality of leads 11 arranged around the die pad 13 as one block 19. A recess 26 is provided on the lower surface of the lead frame 18 between the blocks 19 adjacent to each other.

このようなリードフレーム１８を用意し、ダイパット１３上にチップをダイボンドし、チップとリード１１とをワイヤボンディングした後、リードフレーム１８の複数のブロック１９を一括して樹脂１６でモールドする。そしてダイシングブレード２３がリードフレームの凹部２６を貫くようにして樹脂１６及びリードフレーム１８を切断する。従って図３６（ｂ）のごとく、個片化されたＱＦＮパッケージにおいては、リード１１の下面と外側面との間に切り欠き部２７が形成され、その切り欠き部２７には樹脂が充填されている。   Such a lead frame 18 is prepared, a chip is die-bonded on the die pad 13, the chip and the lead 11 are wire-bonded, and then a plurality of blocks 19 of the lead frame 18 are collectively molded with the resin 16. Then, the resin 16 and the lead frame 18 are cut so that the dicing blade 23 penetrates the recess 26 of the lead frame. Therefore, as shown in FIG. 36 (b), in the separated QFN package, a notch 27 is formed between the lower surface and the outer surface of the lead 11, and the notch 27 is filled with resin. Yes.

特開２００１−１５６６８号公報Japanese Patent Laid-Open No. 2001-15668 特開２００４−２３００７号公報JP 2004-23007 A

図３６に示すＱＦＮパッケージの構造およびその製造方法によれば、切り欠き部２７が樹脂１６に引っかかるため図３５の構造と同様、樹脂側面方向からのリードの抜け防止できる。加えて、互いに隣接するブロック１９間において堅い金属のリードフレーム１８が薄くなるため、互いに隣接するブロック１９間をダイシングする際にダイシングブレード２３の磨耗を低減することができる。そしてリードフレーム１８の凹部２６がリードの抜け防止とダイシングブレード２３の磨耗防止とを同時に実現するため、図３５に示す凹部２５が不要となり、リード１１の長さ（断面図の左右方向の長さ）を短かくすることができ、装置の小型化が期待できる。しかしながらリード１１に形成された切り欠き部２７に充填された樹脂１６は、他の大部分の樹脂１６との繋がりが弱いため、欠け易いという問題がある。また切り欠き部２７に充填される樹脂１６の存在によりリード１１の樹脂下面での露出が小さいためＱＦＮパッケージのリードと実装基板との実装面積が小さいという問題もある。   According to the structure of the QFN package and the manufacturing method thereof shown in FIG. 36, since the notch 27 is caught by the resin 16, the lead can be prevented from coming off from the resin side surface as in the structure of FIG. In addition, since the hard metal lead frame 18 becomes thin between the adjacent blocks 19, wear of the dicing blade 23 can be reduced when dicing between the adjacent blocks 19. Since the concave portion 26 of the lead frame 18 simultaneously realizes prevention of lead disconnection and wear prevention of the dicing blade 23, the concave portion 25 shown in FIG. 35 is not required, and the length of the lead 11 (the length in the left-right direction of the sectional view) is eliminated. ) Can be shortened, and downsizing of the apparatus can be expected. However, the resin 16 filled in the notch 27 formed in the lead 11 has a problem that it is easily chipped because it is weakly connected to most other resins 16. There is also a problem that the mounting area between the lead of the QFN package and the mounting board is small because the exposure of the lead 11 on the lower surface of the resin is small due to the presence of the resin 16 filled in the notch 27.

また半導体チップとリードをワイヤにより接続するワイヤボンディング工程において、リードフレームを押え部材で押える必要がある。しかし、上記のようにリードの上面と外側面との間に切り欠きを形成する場合に、リードフレームを押え部材でどのように押えるかは検討されていなかった。従って、リードフレームを押える力を高精度に制御することはできなかった。   Further, in the wire bonding process for connecting the semiconductor chip and the lead with a wire, it is necessary to press the lead frame with a pressing member. However, when the notch is formed between the upper surface and the outer surface of the lead as described above, it has not been studied how to hold the lead frame with the pressing member. Therefore, the force for pressing the lead frame cannot be controlled with high accuracy.

本発明は、上述のような課題を解決するためになされたもので、その目的は、装置を小型化してもリードの脱落を防ぐことができ、かつワイヤボンディング工程においてリードフレームを押える力を高精度に制御することができる半導体装置の製造方法を得るものである。   The present invention has been made to solve the above-described problems. The object of the present invention is to prevent a lead from dropping even if the device is downsized, and to increase the force for holding the lead frame in the wire bonding process. A method of manufacturing a semiconductor device that can be controlled with high accuracy is obtained.

本発明の一実施例による半導体装置の製造方法においては、まず、ダイパットと、そのダイパット周辺に配置された複数のリードとを含んだ部分を一つのブロックとして、そのブロックを複数個配列したリードフレームであって、リード各々の上面には凹部が形成され、隣り合うブロックの互いに対向するリードの凹部どうしを連結する連結部とを有したリードフレームを準備する。ブロック各々のダイパッド上に半導体チップを搭載し、半導体チップと複数のリードの上面の凹部が形成されていない部分とをワイヤで接続し、複数のブロックに搭載された半導体チップ、ワイヤ及び複数のリードを一括して樹脂で一括に封止する。そして切断面が複数のリードの凹部を通るようにして、リードフレームのブロックごとに分離する。   In a method of manufacturing a semiconductor device according to an embodiment of the present invention, first, a lead frame in which a plurality of blocks are arranged with a portion including a die pad and a plurality of leads arranged around the die pad as one block. A lead frame having a recess formed on the upper surface of each lead and having a connecting portion for connecting the recesses of the leads facing each other in adjacent blocks is prepared. A semiconductor chip is mounted on each die pad of the block, and the semiconductor chip and a portion of the top surface of the plurality of leads where the recess is not formed are connected by a wire, and the semiconductor chip, the wire, and the plurality of leads mounted on the plurality of blocks Are collectively sealed with resin. Then, the blocks are separated for each block of the lead frame so that the cut surface passes through the recesses of the plurality of leads.

この実施例によれば、複数のリードの上面と切断面との間に切り欠きが形成されるので、装置を小型化してもリードの脱落を防ぐことができる。   According to this embodiment, since the notch is formed between the upper surfaces and the cut surfaces of the plurality of leads, it is possible to prevent the leads from dropping even if the device is downsized.

実施の形態１．
図１は本発明の実施の形態１に係る半導体装置を示す斜視図であり、図２はその下面図である。この半導体装置はQFN（Quad Flat Non-leaded package）である。そして、パッケージ１０の側面からリード１１及び吊りリード１２の一部が露出し、パッケージ１０の下面からリード１１及びダイパッド１３の下面が露出している。なお、パッケージ１０の外形は４ｍｍ×４ｍｍである。 Embodiment 1 FIG.
FIG. 1 is a perspective view showing a semiconductor device according to Embodiment 1 of the present invention, and FIG. 2 is a bottom view thereof. This semiconductor device is a QFN (Quad Flat Non-leaded package). A part of the lead 11 and the suspension lead 12 is exposed from the side surface of the package 10, and the lower surface of the lead 11 and the die pad 13 is exposed from the lower surface of the package 10. The outer shape of the package 10 is 4 mm × 4 mm.

図３は本発明の実施の形態１に係る半導体装置から樹脂を取り除いた状態の上面図であり、図４は図３において封止樹脂で上面を封止した状態のＸ−Ｘ’断面図である。吊りリード１２に支持されたダイパッド１３の周りに複数のリード１１が配置され、ダイパッド１３上に半導体チップ１４が搭載されている。半導体チップ１４と複数のリード１１が、複数のワイヤ１５によりそれぞれ接続されている。これらの半導体チップ１４、複数のワイヤ１５及び複数のリード１１は樹脂１６により封止され、パッケージ１０を構成している。複数のリード１１の外側面及び下面は樹脂１６から露出している。   3 is a top view of the semiconductor device according to the first embodiment of the present invention with the resin removed, and FIG. 4 is a cross-sectional view taken along line XX ′ of FIG. 3 with the top surface sealed with a sealing resin. is there. A plurality of leads 11 are arranged around a die pad 13 supported by the suspension leads 12, and a semiconductor chip 14 is mounted on the die pad 13. The semiconductor chip 14 and the plurality of leads 11 are connected to each other by a plurality of wires 15. The semiconductor chip 14, the plurality of wires 15, and the plurality of leads 11 are sealed with a resin 16 to constitute a package 10. The outer surfaces and lower surfaces of the leads 11 are exposed from the resin 16.

図５はリードを内側面側から見た図である。リード１１の厚みは０．１２５ｍｍ、上面の横幅は０．２６ｍｍ、下面の横幅は０．２０ｍｍである。このように下方に向けて細くなるテーパー形状であるため、リード１１のパッケージ下面からの脱落を防ぐことができる。   FIG. 5 is a view of the lead as viewed from the inner side. The lead 11 has a thickness of 0.125 mm, the upper surface has a width of 0.26 mm, and the lower surface has a width of 0.20 mm. Since the taper shape becomes narrower in the downward direction as described above, it is possible to prevent the lead 11 from falling off the lower surface of the package.

図６はリードの側面図である。複数のリード１１の上面と外側面との間に切り欠き１７が形成されている。ワイヤボンディング部の縦幅が０．２６ｍｍ、切り欠き１７の縦幅が０．０５ｍｍ、切り欠き１７の高さが０．０４ｍｍである。また、リード１１の内側面はテーパー状になっており、リード１１の下面の縦幅が０．２５ｍｍであるのに対し、テーパー部分の縦幅は０．０６ｍｍである。   FIG. 6 is a side view of the lead. A notch 17 is formed between the upper surface and the outer surface of the plurality of leads 11. The vertical width of the wire bonding portion is 0.26 mm, the vertical width of the notch 17 is 0.05 mm, and the height of the notch 17 is 0.04 mm. The inner surface of the lead 11 is tapered, and the vertical width of the lower surface of the lead 11 is 0.25 mm, whereas the vertical width of the tapered portion is 0.06 mm.

切り欠き１７には樹脂１６が上方から充填されている。この切り欠き１７が樹脂１６に引っかかるため、リード１１のパッケージ側面からの脱落を防ぐことができる。また、装置のサイズを維持したまま外部端子となるリードの数を増やしたいとき、装置の一辺あたりのリードの数を増やさざるを得ない。しかし吊りリード１２に最も近いリードが吊りリードに接触しないように、リードの長さ（パッケージの内側から外側への方向の長さ）を短かくすればよい。その長さは、例えば典型的には外部に露出している部分で０．４０ｍｍ以下、さらに短くなると０．３０ｍｍ以下、本実施の形態では０．２５ｍｍである。そこでこのようにリード１１が短くなっても、リード１１の上面と外側面との間であれば切り欠き１７を形成することができる。従って、装置を小型化してもリードの脱落を防ぐことができる。   The notch 17 is filled with resin 16 from above. Since the notch 17 is caught by the resin 16, it is possible to prevent the lead 11 from falling off from the package side surface. Further, when it is desired to increase the number of leads serving as external terminals while maintaining the size of the device, the number of leads per side of the device must be increased. However, the length of the lead (the length in the direction from the inside to the outside of the package) may be shortened so that the lead closest to the suspension lead 12 does not contact the suspension lead. For example, the length is typically 0.40 mm or less at a portion exposed to the outside, 0.30 mm or less when the length is further shortened, and 0.25 mm in the present embodiment. Therefore, even if the lead 11 is shortened in this way, the notch 17 can be formed between the upper surface and the outer surface of the lead 11. Therefore, even if the device is downsized, the lead can be prevented from falling off.

また、リード１１の上面と外側面との間に切り欠き１７を形成し、下面を平坦にすることで、リード１１下面全体が樹脂１６から露出する。このため、リード下面に凹部や切り欠きを形成するのに比べてリード実装面積を大きくすることができる。そして、リード１１の切り欠き１７内に充填された樹脂１６は、他の大部分の樹脂１６と十分に繋がっているため、欠け難い。   Further, by forming a notch 17 between the upper surface and the outer surface of the lead 11 and flattening the lower surface, the entire lower surface of the lead 11 is exposed from the resin 16. For this reason, it is possible to increase the lead mounting area as compared with the case where a recess or a notch is formed on the lower surface of the lead. The resin 16 filled in the notch 17 of the lead 11 is sufficiently connected to most of the other resins 16 and is therefore difficult to chip.

次に、本発明の実施の形態１に係る半導体装置の製造方法について図面を参照しながら説明する。   Next, a method for manufacturing the semiconductor device according to the first embodiment of the present invention will be described with reference to the drawings.

まず、リードフレームを準備する。図７は本発明の実施の形態１に係るリードフレームを示す平面図であり、図８は図７の一部を拡大した平面図である。リードフレーム１８は、吊りリード１２に支持されたダイパッド１３とダイパッド１３の周りに配置された複数のリード１１を一つのブロック１９として、複数のブロック１９を配列したものである。ここでは、リードフレーム１８上に、ブロック１９を縦横１２個ずつ配列したものを３組形成する。   First, a lead frame is prepared. FIG. 7 is a plan view showing the lead frame according to Embodiment 1 of the present invention, and FIG. 8 is a plan view enlarging a part of FIG. The lead frame 18 is formed by arranging a plurality of blocks 19 with the die pad 13 supported by the suspension leads 12 and the plurality of leads 11 arranged around the die pad 13 as one block 19. Here, three sets of 12 blocks 19 arranged vertically and horizontally are formed on the lead frame 18.

図９は、図８の一部を更に拡大した平面図である。互いに隣接するブロックの対向するリード１１がそれぞれ第１の連結部２０ａにより連結されている。そして、互いに隣接する第１の連結部２０ａがそれぞれ第２の連結部２０ｂにより連結されている。第２の連結部２０ｂの横幅は０．２０ｍｍである。   FIG. 9 is a plan view in which a part of FIG. 8 is further enlarged. The opposing leads 11 of the blocks adjacent to each other are connected by the first connecting portion 20a. And the 1st connection part 20a adjacent to each other is connected by the 2nd connection part 20b, respectively. The lateral width of the second connecting portion 20b is 0.20 mm.

次に、リードフレーム１８の上面（半導体チップがダイボンドされる面）と下面（上面に対して反対側の面）をそれぞれ化学薬品を使って貫通させない程度にエッチングした、いわゆるハーフエッチを行う（ハーフエッチ工程）。図１０はハーフエッチしたリードフレームの上面を示す平面図であり、図１１は図１０の一部を拡大した平面図である。図中で、白抜きの部分がハーフエッチされていない部分であり、斜線模様を付した部分がハーフエッチした部分である。複数のリード１１の上面にハーフエッチにより凹部１７´が形成されている。互いに隣接するブロック１９の対向するリード１１の凹部１７´が繋がるように第１の連結部２０ａの上面がハーフエッチされている。第２の連結部２０ｂはハーフエッチされていない。   Next, so-called half-etching is performed in which the upper surface (surface on which the semiconductor chip is die-bonded) and the lower surface (surface opposite to the upper surface) of the lead frame 18 are etched to the extent that they do not penetrate using chemicals (half-etching). Etch process). FIG. 10 is a plan view showing the top surface of the half-etched lead frame, and FIG. 11 is a plan view enlarging a part of FIG. In the figure, the white portions are portions that are not half-etched, and the shaded portions are portions that are half-etched. Concave portions 17 ′ are formed on the top surfaces of the plurality of leads 11 by half etching. The upper surface of the first connecting portion 20a is half-etched so that the concave portions 17 'of the opposing leads 11 of the adjacent blocks 19 are connected. The second connecting portion 20b is not half-etched.

図１２はハーフエッチしたリードフレームの下面を示す平面図であり、図１３は図１２の一部を拡大した平面図である。図中で、白抜きの部分がハーフエッチされていない部分であり、斜線模様を付した部分がハーフエッチした部分であり、格子模様を付した部分はテーパー部分である。第２の連結部２０ｂの下面及び吊りリード１２の下面がハーフエッチされている。リード１１の下面の横幅は０．２０ｍｍであり、リード１１の上面の横幅は０．２６ｍｍである。なお、図中の白抜きの部分が樹脂封止後の半導体パッケージ下面から露出する部分となる。   FIG. 12 is a plan view showing the lower surface of the half-etched lead frame, and FIG. 13 is an enlarged plan view of a part of FIG. In the figure, the white part is a part that is not half-etched, the part with a diagonal pattern is a part that is half-etched, and the part with a lattice pattern is a tapered part. The lower surface of the second connecting portion 20b and the lower surface of the suspension lead 12 are half-etched. The lateral width of the lower surface of the lead 11 is 0.20 mm, and the lateral width of the upper surface of the lead 11 is 0.26 mm. In addition, the white part in a figure becomes a part exposed from the semiconductor package lower surface after resin sealing.

図１４は図１０のＡ−Ａ´における断面図であり、図１５は図１４の一部を拡大した断面図である。リード１１のハーフエッチされていない部分（ワイヤボンディング部）の縦幅が０．２６ｍｍである。そして、互いに隣接するブロック１９の対向するリード１１の凹部１７´の縦幅と、その間に存在しハーフエッチされている第１の連結部２０ａの縦幅の合計は０．４０ｍｍである。   14 is a cross-sectional view taken along the line AA ′ of FIG. 10, and FIG. 15 is an enlarged cross-sectional view of a part of FIG. The vertical width of the portion of the lead 11 that is not half-etched (wire bonding portion) is 0.26 mm. The sum of the vertical widths of the concave portions 17 ′ of the opposing leads 11 of the blocks 19 adjacent to each other and the first connecting portions 20 a existing between them and half-etched is 0.40 mm.

図１６は図１０のＢ−Ｂ´における断面図であり、図１７は図１６の一部を拡大した断面図である。リード１１の上面は、Ｂ−Ｂ´断面に沿って凹凸が繰りかえされた形状になっている。一方、リード１１の下面は、上面とは逆の凹凸が繰りかえされた形状になっている。リードフレーム１８の元の厚みが１．２５ｍｍで、上面からハーフエッチされた部分の深さは０．４０ｍｍ、下面からハーフエッチされた部分の深さは０．４０ｍｍである。   16 is a cross-sectional view taken along the line BB ′ of FIG. 10, and FIG. 17 is an enlarged cross-sectional view of a part of FIG. The upper surface of the lead 11 has a shape in which irregularities are repeated along the BB ′ cross section. On the other hand, the lower surface of the lead 11 has a shape in which irregularities opposite to the upper surface are repeated. The original thickness of the lead frame 18 is 1.25 mm, the depth of the half-etched portion from the upper surface is 0.40 mm, and the depth of the half-etched portion from the lower surface is 0.40 mm.

次に、図１８に示すように、各ブロック１９のダイパッド１３上に半導体チップ１４を搭載する。次に、ワイヤボンディングを行う。図１９はワイヤボンディングを行う様子を示す平面図であり、図２０は図１９のＣ−Ｃ´における断面図であり、図２１は図１９のＤ−Ｄ´における断面図である。   Next, as shown in FIG. 18, the semiconductor chip 14 is mounted on the die pad 13 of each block 19. Next, wire bonding is performed. 19 is a plan view showing the state of wire bonding, FIG. 20 is a cross-sectional view taken along the line CC ′ of FIG. 19, and FIG. 21 is a cross-sectional view taken along the line DD ′ of FIG.

リードフレーム１８の下面をシート２１上に貼り付け、ボンディング装置のプラテン３０上に載置する。そしてボンディング装置によりワイヤボンディングする際、少なくとも第２の連結部２０ｂを押え部材２２で押えた状態で、各ブロック１９の半導体チップ１４と複数のリード１１を複数のワイヤ１５によりそれぞれ接続する。ここで図１９に示すように、押え部材２２は格子形状をなし、各ブロック１９の外枠にほぼ一致しており、配列する第２の連結部２０ｂに沿って押え部材２２が配置される。押え部材２２は、リード１１の凹部１７’の底面には接触しない。なお、シート２１として、紫外線を当てるとリードフレーム１８から容易に剥がすことができるＵＶシートや、後段のダイシング工程で使用されるダイシングシートなどを用いることができる。   The lower surface of the lead frame 18 is stuck on the sheet 21 and placed on the platen 30 of the bonding apparatus. When wire bonding is performed by the bonding apparatus, the semiconductor chip 14 of each block 19 and the plurality of leads 11 are connected to each other by the plurality of wires 15 with at least the second connecting portion 20b being pressed by the pressing member 22. Here, as shown in FIG. 19, the pressing member 22 has a lattice shape and substantially coincides with the outer frame of each block 19, and the pressing member 22 is arranged along the second connecting portions 20 b arranged. The pressing member 22 does not contact the bottom surface of the concave portion 17 ′ of the lead 11. The sheet 21 may be a UV sheet that can be easily peeled off from the lead frame 18 when exposed to ultraviolet rays, a dicing sheet used in a subsequent dicing process, or the like.

次に、図２２に示すように、リードフレーム１８上に縦横１２個ずつ配列したブロック１９の半導体チップ１４、複数のワイヤ１５及び複数のリード１１を樹脂１６で一括封止する（樹脂封止工程）。この際に凹部１７´を樹脂１６で上方から充填する。モールド装置のキャビティを構成する上金型及び下金型は図示していないが、図２３に示すように、リードフレーム１８をシート２１上に貼り付けた状態で樹脂封止を行うことで、リードフレーム１８の下面に樹脂１６が潜り込むのを防ぐことができる。これにより、複数のリード１１の下面を樹脂１６から露出させる。   Next, as shown in FIG. 22, the semiconductor chip 14, the plurality of wires 15, and the plurality of leads 11 of the block 19 arranged in the vertical and horizontal directions on the lead frame 18 are collectively sealed with a resin 16 (resin sealing step). ). At this time, the concave portion 17 ′ is filled with the resin 16 from above. The upper mold and the lower mold constituting the cavity of the molding apparatus are not shown, but as shown in FIG. 23, the lead frame 18 is adhered to the sheet 21 and the resin sealing is performed to perform the lead sealing. It is possible to prevent the resin 16 from entering the lower surface of the frame 18. Thereby, the lower surfaces of the plurality of leads 11 are exposed from the resin 16.

次に、樹脂封止した後、シート２１にＵＶを照射してシート２１を剥がす。そして樹脂封止面側にシート２４を貼り付け、ダイシング装置内のダイシングステージにシート２４側を上にして載置する。図２４に示すように、リードフレーム１８をシート２４に貼り付けた状態で、ダイシングブレード２３を用いて、樹脂１６で封止したリードフレーム１８をブロック１９ごとに分離する（ダイシング工程）。この際に、複数のリード１１の切断面が凹部１７´を通るようにして、図６に示すように複数のリード１１の上面と外側面（切断面）との間に切り欠き１７を形成する。なお、ダイシングブレード２３の幅は０．３０ｍｍである。以上の工程により、本実施の形態に係る半導体装置が製造される。   Next, after sealing with resin, the sheet 21 is peeled off by irradiating the sheet 21 with UV. And the sheet | seat 24 is affixed on the resin sealing surface side, and it mounts with the sheet | seat 24 side up on the dicing stage in a dicing apparatus. As shown in FIG. 24, the lead frame 18 sealed with the resin 16 is separated for each block 19 using a dicing blade 23 with the lead frame 18 attached to the sheet 24 (dicing step). At this time, the notches 17 are formed between the upper surfaces and the outer surfaces (cut surfaces) of the leads 11 as shown in FIG. . The width of the dicing blade 23 is 0.30 mm. The semiconductor device according to the present embodiment is manufactured through the above steps.

凹部１７は化学薬品を使うエッチングにより行われるため、図７に示すリードフレーム１８全体からみて、ハーフエッチした部分の厚みにばらつきが生じる可能性がある。例えば最端のブロック内のハーフエッチ部分の厚みと、それとは遠く離れた最端の反対側のブロック内のハーフエッチ部分の厚みとの間にずれが生じる可能性がある。他方、ハーフエッチ前の元々のリードフレーム１８の厚みはリードフレーム全体で高精度に均一性が保たれているように形成されている。従って、上記のようにワイヤボンディング工程においてハーフエッチしていない第２の連結部２０ｂを押え部材２２で押えることで、リードフレーム１８を押える力をフレーム全体で均一に保てるため高精度なワイヤボンドが実現される。   Since the concave portion 17 is formed by etching using chemicals, there is a possibility that the thickness of the half-etched portion varies depending on the entire lead frame 18 shown in FIG. For example, there may be a deviation between the thickness of the half-etched portion in the outermost block and the thickness of the half-etched portion in the farthest block opposite to the farthest block. On the other hand, the thickness of the original lead frame 18 before half-etching is formed so as to maintain uniformity with high precision throughout the lead frame. Accordingly, by pressing the second connecting portion 20b that has not been half-etched in the wire bonding step with the pressing member 22 as described above, the force for pressing the lead frame 18 can be kept uniform throughout the frame, so that high-precision wire bonding is achieved. Realized.

また、硬いリードフレーム１８の一部である第１の連結部２０ａの上面がハーフエッチされているため、ダイシングブレード２３の磨耗を低減することができる。同様に、第２の連結部２０ｂの下面がハーフエッチされているため、ダイシングブレード２３の磨耗を低減することができる。この第２の連結部２０ｂの下面のハーフエッチは、本来必要とされている吊りリード１２の下面のハーフエッチと同じ工程で形成できるため、リードフレームの製造コストは増えない。   Further, since the upper surface of the first connecting portion 20a that is a part of the hard lead frame 18 is half-etched, the wear of the dicing blade 23 can be reduced. Similarly, since the lower surface of the second connecting portion 20b is half-etched, wear of the dicing blade 23 can be reduced. Since the half etching of the lower surface of the second connecting portion 20b can be formed in the same process as the half etching of the lower surface of the suspension lead 12 that is originally required, the manufacturing cost of the lead frame does not increase.

実施の形態２．
図２５は本発明の実施の形態２に係るハーフエッチしたリードフレームの上面を示す平面図であり、図２６は図２５の一部を拡大した平面図であり、図２７は図２５のＥ−Ｅ´における断面図である。図示のように、第１の連結部２０ａにハーフエッチされていない部分が有る。そして、図２８に示すように、ワイヤボンディング工程において、第１の連結部２０ａのハーフエッチされていない部分を押え部材２２で押えた状態で、各ブロック１９の半導体チップ１４と複数のリード１１を複数のワイヤ１５によりそれぞれ接続する。リードフレーム下面のハーフエッチパターン構成を含めてその他の構成及び工程は実施の形態１と同様である。 Embodiment 2. FIG.
25 is a plan view showing the top surface of a half-etched lead frame according to Embodiment 2 of the present invention, FIG. 26 is a plan view enlarging a part of FIG. 25, and FIG. It is sectional drawing in E '. As shown in the figure, the first connecting portion 20a has a portion that is not half-etched. Then, as shown in FIG. 28, in the wire bonding step, the semiconductor chip 14 and the plurality of leads 11 of each block 19 are held in a state where the non-half-etched portion of the first connecting portion 20 a is pressed by the pressing member 22. A plurality of wires 15 are connected to each other. Other configurations and processes including the half-etch pattern configuration on the lower surface of the lead frame are the same as those in the first embodiment.

第１の連結部２０ａのハーフエッチされていない部分の下面もハーフエッチされていないため、この部分は元々のリードフレーム１８の厚みとなる。従って、この部分を押え部材２２で押えることで、押え部材２２によるリードフレーム１８の押圧強度を増すことができ、実施の形態１に比してさらに高精度なワイヤボンディングが実現される。   Since the lower surface of the portion of the first connecting portion 20a that is not half-etched is not half-etched, this portion becomes the original thickness of the lead frame 18. Therefore, by pressing this portion with the pressing member 22, the pressing strength of the lead frame 18 by the pressing member 22 can be increased, and wire bonding with higher accuracy than that of the first embodiment is realized.

なお、第１の連結部２０ａのハーフエッチされていない部分の幅ａは、第２の連結部２０ｂの幅ｂよりも小さい（ａ＜ｂ）。しかし、これに限らず、幅ａがダイシングのブレード２３の厚みより小さければ、幅ａと幅ｂが同じ（ａ＝ｂ）或いは幅ａを幅ｂより大きくしてもよい。ただし幅ａが大きくなるほどダイシング時のブレード２３の負荷が増えることに留意して幅ａが決定される。   In addition, the width a of the part which is not half-etched of the first connecting part 20a is smaller than the width b of the second connecting part 20b (a <b). However, the present invention is not limited to this, and if the width a is smaller than the thickness of the dicing blade 23, the width a and the width b may be the same (a = b) or the width a may be larger than the width b. However, the width a is determined in consideration that the load on the blade 23 during dicing increases as the width a increases.

また、図２９に示すように、ダイシング工程において、互いに隣接するブロック１９間を２箇所ダイシングするようにしてもよい。これにより、第１の連結部２０ａのハーフエッチされていない部分の幅を広く確保することができる。従って、ワイヤボンディング工程において押え部材２２で押える部分を広くすることができる。さらに、２以上のブロック１９ごとに、互いに隣接するブロック１９間を２箇所ダイシングするようにすれば、リードフレーム１８全体をあまり大きくすることなく、押え部材２２で押える部分を広くすることができる。   Further, as shown in FIG. 29, in the dicing process, two blocks 19 adjacent to each other may be diced. Thereby, the width | variety of the part which is not half-etched of the 1st connection part 20a is securable. Therefore, the portion to be pressed by the pressing member 22 in the wire bonding process can be widened. Further, if two or more blocks 19 are diced between two adjacent blocks 19, the portion to be pressed by the pressing member 22 can be widened without enlarging the entire lead frame 18.

実施の形態３．
図３０は本発明の実施の形態３に係るハーフエッチしたリードフレームの上面を示す平面図であり、図３１は図３０の一部を拡大した平面図である。図３２は本発明の実施の形態３に係るハーフエッチしたリードフレームの下面を示す平面図である。図３３は図３０のＦ−Ｆ´における断面図である。図中で、白抜きの部分がハーフエッチされていない部分であり、斜線模様を付した部分がハーフエッチした部分である。 Embodiment 3 FIG.
30 is a plan view showing the top surface of a half-etched lead frame according to Embodiment 3 of the present invention, and FIG. 31 is a plan view enlarging a part of FIG. FIG. 32 is a plan view showing the lower surface of a half-etched lead frame according to Embodiment 3 of the present invention. 33 is a cross-sectional view taken along the line FF ′ of FIG. In the figure, the white portions are portions that are not half-etched, and the shaded portions are portions that are half-etched.

図示のように、第１，第２の連結部２０ａ，２０ｂの上面がハーフエッチされている。複数のリード１１の凹部１７´の下面及び第１，第２の連結部２０ａ，２０ｂの下面はハーフエッチされていない。そして、図３４に示すように、ワイヤボンディング工程において、第１，第２の連結部２０ａ，２０ｂ及びリード１１の凹部１７´の底面を押え部材２２で押えた状態で、各ブロック１９の半導体チップ１４と複数のリード１１を複数のワイヤ１５によりそれぞれ接続する。その他の構成及び工程は実施の形態１と同様である。   As illustrated, the upper surfaces of the first and second connecting portions 20a and 20b are half-etched. The lower surfaces of the recesses 17 'of the leads 11 and the lower surfaces of the first and second connecting portions 20a and 20b are not half-etched. Then, as shown in FIG. 34, in the wire bonding step, the semiconductor chip of each block 19 in a state where the bottom surfaces of the first and second connecting portions 20a and 20b and the concave portion 17 'of the lead 11 are pressed by the pressing member 22. 14 and a plurality of leads 11 are connected by a plurality of wires 15, respectively. Other configurations and processes are the same as those in the first embodiment.

これにより、第２の連結部２０ｂを押え部材２２で押える実施の形態１に比べて、押え部材２２で押える領域の面積が大きくなる。また、硬いリードフレーム１８の一部である第１，第２の連結部２０ａ，２０ｂの上面をハーフエッチしたことで、ダイシングブレード２３の磨耗を低減することができる。   As a result, the area of the region pressed by the pressing member 22 is increased as compared with the first embodiment in which the second connecting portion 20b is pressed by the pressing member 22. Further, since the top surfaces of the first and second connecting portions 20a and 20b, which are a part of the hard lead frame 18, are half-etched, the wear of the dicing blade 23 can be reduced.

また、リード１１の下面には凹部を形成していないため、リード１１の下面全体がシート２１に貼り付く。従って、リードの下面に凹部を形成する従来技術に比べてシート２１との貼り付き面積が増大し、リードフレーム１８を強く固定することができるため、ワイヤボンディング時、ワイヤが接合されるときの衝撃によるリードのずれを防ぐことができる。   Further, since no recess is formed on the lower surface of the lead 11, the entire lower surface of the lead 11 adheres to the sheet 21. Therefore, compared with the prior art in which a concave portion is formed on the lower surface of the lead, the area of attachment to the sheet 21 is increased, and the lead frame 18 can be strongly fixed. Lead misalignment can be prevented.

本発明の実施の形態１に係る半導体装置を示す斜視図である。1 is a perspective view showing a semiconductor device according to a first embodiment of the present invention. 本発明の実施の形態１に係る半導体装置を示す下面図である。1 is a bottom view showing a semiconductor device according to a first embodiment of the present invention. 本発明の実施の形態１に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体装置の内部を示す上面図である。It is a top view which shows the inside of the semiconductor device which concerns on Embodiment 1 of this invention. リードを内側面側から見た図である。It is the figure which looked at the lead from the inner surface side. リードの側面図である。It is a side view of a lead. 本発明の実施の形態１に係るリードフレームを示す平面図である。It is a top view which shows the lead frame which concerns on Embodiment 1 of this invention. 図７の一部を拡大した平面図である。It is the top view which expanded a part of FIG. 図９は、図８の一部を更に拡大した平面図である。FIG. 9 is a plan view in which a part of FIG. 8 is further enlarged. 本発明の実施の形態１に係るハーフエッチしたリードフレームの上面を示す平面図である。It is a top view which shows the upper surface of the half-etched lead frame which concerns on Embodiment 1 of this invention. 図１０の一部を拡大した平面図である。It is the top view which expanded a part of FIG. 本発明の実施の形態１に係るハーフエッチしたリードフレームの下面を示す平面図である。It is a top view which shows the lower surface of the half-etched lead frame which concerns on Embodiment 1 of this invention. 図１２の一部を拡大した平面図である。It is the top view which expanded a part of FIG. 図１０のＡ−Ａ´における断面図である。It is sectional drawing in AA 'of FIG. 図１４の一部を拡大した断面図である。It is sectional drawing to which a part of FIG. 14 was expanded. 図１０のＢ−Ｂ´における断面図である。It is sectional drawing in BB 'of FIG. 図１６の一部を拡大した断面図である。It is sectional drawing to which a part of FIG. 16 was expanded. 本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention. ワイヤボンディングを行う様子を示す平面図である。It is a top view which shows a mode that wire bonding is performed. 図１９のＣ−Ｃ´における断面図である。It is sectional drawing in CC 'of FIG. 図１９のＤ−Ｄ´における断面図である。It is sectional drawing in DD 'of FIG. 本発明の実施の形態１に係る半導体装置の製造方法を説明するための平面図である。It is a top view for demonstrating the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態２に係るハーフエッチしたリードフレームの上面を示す平面図である。It is a top view which shows the upper surface of the half-etched lead frame which concerns on Embodiment 2 of this invention. 図２５の一部を拡大した平面図である。It is the top view which expanded a part of FIG. 図２５のＥ−Ｅ´における断面図である。It is sectional drawing in EE 'of FIG. 本発明の実施の形態２に係る半導体装置の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on Embodiment 2 of this invention. 本発明の実施の形態２に係る半導体装置の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on Embodiment 2 of this invention. 本発明の実施の形態３に係るハーフエッチしたリードフレームの上面を示す平面図である。It is a top view which shows the upper surface of the half-etched lead frame which concerns on Embodiment 3 of this invention. 図３０の一部を拡大した平面図である。It is the top view to which a part of FIG. 30 was expanded. 図３０のＦ−Ｆ´における断面図である。It is sectional drawing in FF 'of FIG. 本発明の実施の形態３に係るハーフエッチしたリードフレームの下面を示す平面図である。It is a top view which shows the lower surface of the half-etched lead frame which concerns on Embodiment 3 of this invention. 本発明の実施の形態３に係る半導体装置の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on Embodiment 3 of this invention. 従来の半導体装置を示す断面図である。It is sectional drawing which shows the conventional semiconductor device. 従来の別の半導体装置及びその製造方法を説明するための断面図である。It is sectional drawing for demonstrating another conventional semiconductor device and its manufacturing method.

符号の説明Explanation of symbols

１０ パッケージ
１１ リード
１３ ダイパッド
１４ 半導体チップ
１５ ワイヤ
１６ 樹脂
１７ 切り欠き
１７´ 凹部
１８ リードフレーム
１９ ブロック
２０ａ 第１の連結部
２０ｂ 第２の連結部
２１ シート
２２ 押え部材 10 Package 11 Lead 13 Die pad 14 Semiconductor chip 15 Wire 16 Resin 17 Notch 17 'Recess 18 Lead frame 19 Block 20a First connecting portion 20b Second connecting portion 21 Sheet 22 Holding member

Claims (9)

ダイパットと、そのダイパット周辺に配置された複数のリードとを含んだ部分を一つのブロックとして、そのブロックを複数個配列したリードフレームであって、前記複数のリード各々の上面には凹部が形成され、隣り合うブロックの互いに対向するリードの凹部どうしを連結する連結部とを有したリードフレームを準備する工程と、
前記ブロック各々のダイパッド上に半導体チップを搭載する工程と、
前記ブロック各々に搭載された半導体チップと前記複数のリードの上面の前記凹部が形成されていない部分とをワイヤで接続するワイヤボンディング工程と、
前記複数のブロックに搭載された半導体チップ、前記ワイヤ及び前記複数のリードを一括して樹脂で一括に封止する樹脂封止工程と、
その切断面が前記複数のリードの凹部を通るようにして、前記リードフレームのブロックごとに分離するダイシング工程とを備えた半導体装置の製造方法。 A lead frame in which a portion including a die pad and a plurality of leads arranged around the die pad is formed as one block, and a plurality of the blocks are arranged, and a recess is formed on the upper surface of each of the plurality of leads. A step of preparing a lead frame having a connecting portion that connects the concave portions of the leads facing each other in adjacent blocks;
Mounting a semiconductor chip on the die pad of each of the blocks;
A wire bonding step of connecting a semiconductor chip mounted on each of the blocks and a portion of the top surface of the plurality of leads where the concave portion is not formed with a wire;
A resin sealing step of collectively sealing the semiconductor chip, the wire and the plurality of leads mounted on the plurality of blocks with a resin;
A dicing step of separating each block of the lead frame such that the cut surface passes through the recesses of the plurality of leads. ダイパッドと前記ダイパッドの周りに配置された複数のリードを一つのブロックとして複数のブロックが配列され、互いに隣接するブロックの対向するリードがそれぞれ第１の連結部により連結され、互いに隣接する前記第１の連結部がそれぞれ第２の連結部により連結されたリードフレームであって、このリードフレームの同じ面側において、前記複数のリードの上面にハーフエッチにより凹部が形成され前記第２の連結部がハーフエッチされていないリードフレームを準備する工程と、
各ブロックの前記ダイパッド上に半導体チップを搭載する工程と、
少なくとも前記第２の連結部を押え部材で押えた状態で、各ブロックの前記半導体チップと前記複数のリードの上面を複数のワイヤによりそれぞれ接続するワイヤボンディング工程と、
複数のブロックの前記半導体チップ、前記複数のワイヤ及び前記複数のリードを樹脂で一括封止する樹脂封止工程と、
前記樹脂で封止した前記リードフレームをブロックごとに分離するダイシング工程とを備え、
前記樹脂封止工程において、前記凹部を前記樹脂で上方から充填し、前記複数のリードの下面を前記樹脂から露出させ、
前記ダイシング工程において、前記複数のリードの切断面が前記凹部にくるようにして、前記複数のリードの上面と切断面との間に切り欠きを形成することを特徴とする半導体装置の製造方法。 A plurality of blocks are arranged using a die pad and a plurality of leads arranged around the die pad as one block, and opposing leads of adjacent blocks are connected by a first connecting portion, respectively, and the first adjacent to each other. Each of the connecting portions is connected by a second connecting portion, and on the same surface side of the lead frame, recesses are formed on the upper surfaces of the plurality of leads by half-etching, and the second connecting portion is Preparing a lead frame that is not half-etched;
Mounting a semiconductor chip on the die pad of each block;
A wire bonding step of connecting the semiconductor chip of each block and the upper surfaces of the plurality of leads with a plurality of wires in a state where at least the second connecting portion is pressed by a pressing member;
A resin sealing step of collectively sealing the semiconductor chips of the plurality of blocks, the plurality of wires, and the plurality of leads with a resin;
And a dicing step of separating the lead frame sealed with the resin for each block,
In the resin sealing step, the concave portion is filled with the resin from above, the lower surfaces of the leads are exposed from the resin,
A method of manufacturing a semiconductor device, wherein, in the dicing step, a notch is formed between an upper surface and a cut surface of the plurality of leads such that a cut surface of the plurality of leads comes to the recess. 前記リードフレームとして、互いに隣接するブロックの対向するリードの凹部が繋がるように前記第１の連結部の上面がハーフエッチされているものを準備することを特徴とする請求項２に記載の半導体装置の製造方法。   3. The semiconductor device according to claim 2, wherein the lead frame is prepared by half-etching the upper surface of the first connecting portion so as to connect the concave portions of the opposing leads of adjacent blocks. Manufacturing method. 前記リードフレームとして、前記第１の連結部にハーフエッチされていない部分が有るものを準備し、
前記ワイヤボンディング工程において、前記第１の連結部のハーフエッチされていない部分を前記押え部材で押えることを特徴とする請求項２に記載の半導体装置の製造方法。 As the lead frame, prepare a part having a half-etched portion in the first connecting portion,
3. The method of manufacturing a semiconductor device according to claim 2, wherein, in the wire bonding step, a portion that is not half-etched of the first connecting portion is pressed by the pressing member. 前記ダイシング工程において、互いに隣接するブロック間を２箇所ダイシングすることを特徴とする請求項４に記載の半導体装置の製造方法。   5. The method of manufacturing a semiconductor device according to claim 4, wherein, in the dicing step, dicing is performed between two blocks adjacent to each other. 前記リードフレームとして、前記第２の連結部の下面がハーフエッチされているものを準備することを特徴とする請求項２〜５の何れか１項に記載の半導体装置の製造方法。   6. The method of manufacturing a semiconductor device according to claim 2, wherein the lead frame is prepared such that a lower surface of the second connecting portion is half-etched. 7. ダイパッドと前記ダイパッドの周りに配置された複数のリードを一つのブロックとして複数のブロックが配列され、互いに隣接するブロックの対向するリードがそれぞれ第１の連結部により連結され、互いに隣接する前記第１の連結部がそれぞれ第２の連結部により連結されたリードフレームであって、このリードフレームの同じ面側において、前記複数のリードの上面にハーフエッチにより凹部が形成され、前記第１，第２の連結部の上面がハーフエッチされているリードフレームを準備する工程と、
各ブロックの前記ダイパッド上に半導体チップを搭載する工程と、
前記第１，第２の連結部及び前記リードの凹部の底面を押え部材で押えた状態で、各ブロックの前記半導体チップと前記複数のリードの上面を複数のワイヤによりそれぞれ接続するワイヤボンディング工程と、
複数のブロックの前記半導体チップ、前記複数のワイヤ及び前記複数のリードを樹脂で一括封止する樹脂封止工程と、
前記樹脂で封止した前記リードフレームをブロックごとに分離するダイシング工程とを備え、
前記樹脂封止工程において、前記凹部を前記樹脂で上方から充填し、前記複数のリードの下面を前記樹脂から露出させ、
前記ダイシング工程において、前記複数のリードの切断面が前記凹部にくるようにして、前記複数のリードの上面と切断面との間に切り欠きを形成することを特徴とする半導体装置の製造方法。 A plurality of blocks are arranged using a die pad and a plurality of leads arranged around the die pad as one block, and opposing leads of adjacent blocks are connected by a first connecting portion, respectively, and the first adjacent to each other. Are connected to each other by a second connecting portion, and on the same surface side of the lead frame, recesses are formed on the upper surfaces of the plurality of leads by half-etching, and the first and second Preparing a lead frame in which the upper surface of the connecting portion is half-etched;
Mounting a semiconductor chip on the die pad of each block;
A wire bonding step of connecting the semiconductor chip of each block and the upper surfaces of the plurality of leads by a plurality of wires in a state where the bottom surfaces of the first and second connecting portions and the concave portions of the leads are pressed by a pressing member; ,
A resin sealing step of collectively sealing the semiconductor chips of the plurality of blocks, the plurality of wires, and the plurality of leads with a resin;
And a dicing step of separating the lead frame sealed with the resin for each block,
In the resin sealing step, the concave portion is filled with the resin from above, the lower surfaces of the leads are exposed from the resin,
A method of manufacturing a semiconductor device, wherein, in the dicing step, a notch is formed between an upper surface and a cut surface of the plurality of leads such that a cut surface of the plurality of leads comes to the recess. 前記リードフレームとして、前記複数のリードの凹部の下面及び前記第１，第２の連結部の下面がハーフエッチされていないものを準備することを特徴とする請求項７に記載の半導体装置の製造方法。   8. The semiconductor device manufacturing method according to claim 7, wherein the lead frame is prepared such that the lower surfaces of the recesses of the plurality of leads and the lower surfaces of the first and second connecting portions are not half-etched. Method. 前記リードフレームをシート上に貼り付けた状態で、前記ワイヤボンディング工程を行うことを特徴とする請求項１〜８の何れか１項に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 1, wherein the wire bonding step is performed in a state where the lead frame is attached to a sheet.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL2010379C2 (en) * 2013-03-01 2014-09-03 Besi Netherlands B V TEMPLATE, CARRIER WITH ELECTRONIC COMPONENTS TO BE COVERED, CARRIER WITH ELECTRONIC COMPONENTS COVERED, SAVED COVERED ELECTRONIC COMPONENT AND METHOD OF COVERING ELECTRONIC COMPONENTS.
CN104685615A (en) * 2014-03-27 2015-06-03 瑞萨电子株式会社 Method for manufacturing semiconductor device and semiconductor device
CN105470232A (en) * 2015-12-30 2016-04-06 宁波康强电子股份有限公司 Manufacturing method for pre-packaged lead frame
JP2018129405A (en) * 2017-02-08 2018-08-16 大口マテリアル株式会社 Lead frame and manufacturing method thereof
JP2021170683A (en) * 2017-08-28 2021-10-28 大日本印刷株式会社 Lead frame and method for manufacturing semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267482A (en) * 2000-03-21 2001-09-28 Mitsui High Tec Inc Lead frame pattern, semiconductor device using it, manufacturing method therefor
JP2001320007A (en) * 2000-05-09 2001-11-16 Dainippon Printing Co Ltd Frame for resin sealed semiconductor device
JP2002083918A (en) * 2000-06-22 2002-03-22 Mitsui High Tec Inc Lead frame and semiconductor device
JP2002110885A (en) * 2000-09-26 2002-04-12 Dainippon Printing Co Ltd Frame for resin-sealed semiconductor device
JP2004228166A (en) * 2003-01-20 2004-08-12 Sanyo Electric Co Ltd Semiconductor device and its producing process

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267482A (en) * 2000-03-21 2001-09-28 Mitsui High Tec Inc Lead frame pattern, semiconductor device using it, manufacturing method therefor
JP2001320007A (en) * 2000-05-09 2001-11-16 Dainippon Printing Co Ltd Frame for resin sealed semiconductor device
JP2002083918A (en) * 2000-06-22 2002-03-22 Mitsui High Tec Inc Lead frame and semiconductor device
JP2002110885A (en) * 2000-09-26 2002-04-12 Dainippon Printing Co Ltd Frame for resin-sealed semiconductor device
JP2004228166A (en) * 2003-01-20 2004-08-12 Sanyo Electric Co Ltd Semiconductor device and its producing process

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL2010379C2 (en) * 2013-03-01 2014-09-03 Besi Netherlands B V TEMPLATE, CARRIER WITH ELECTRONIC COMPONENTS TO BE COVERED, CARRIER WITH ELECTRONIC COMPONENTS COVERED, SAVED COVERED ELECTRONIC COMPONENT AND METHOD OF COVERING ELECTRONIC COMPONENTS.
WO2014133390A1 (en) * 2013-03-01 2014-09-04 Besi Netherlands B.V. Mould, carrier with encapsulated electronic components, separated encapsulated electronic component and method for encapsulating electronic components
US10032653B2 (en) 2013-03-01 2018-07-24 Besi Netherlands B.V. Mould, carrier with encapsulated electronic components, separated encapsulated electronic component and method for encapsulating electronic components
US10720340B2 (en) 2013-03-01 2020-07-21 Besi Netherlands B.V. Mould, carrier with encapsulated electronic components, separated encapsulated electronic component and method for encapsulating electronic components
CN104685615A (en) * 2014-03-27 2015-06-03 瑞萨电子株式会社 Method for manufacturing semiconductor device and semiconductor device
EP3128539A4 (en) * 2014-03-27 2017-12-27 Renesas Electronics Corporation Semiconductor device manufacturing method and semiconductor device
CN105470232A (en) * 2015-12-30 2016-04-06 宁波康强电子股份有限公司 Manufacturing method for pre-packaged lead frame
JP2018129405A (en) * 2017-02-08 2018-08-16 大口マテリアル株式会社 Lead frame and manufacturing method thereof
JP2021170683A (en) * 2017-08-28 2021-10-28 大日本印刷株式会社 Lead frame and method for manufacturing semiconductor device
JP7223347B2 (en) 2017-08-28 2023-02-16 大日本印刷株式会社 Manufacturing method of lead frame and semiconductor device

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