JP2009088241A - Semiconductor device and manufacturing method thereof - Google Patents

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幸太 舟山
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a technique for reducing the cost of a semiconductor device for logic on which nonvolatile memories are mixedly mounted by reducing the plane size of a capacitance element for a power supply circuit. <P>SOLUTION: A first capacitance portion is formed between: an active region ACT of a semiconductor substrate, which is provided via an insulating film in the same layer with the gate insulating film of an nMIS for selection or the gate insulating film of one of field-effect transistors of a peripheral circuit; and a lower electrode CGcb formed of a conductor film being the same layer with the gate electrode of the nMIS for selection. A second capacitance portion is formed between: a lower electrode CGcb provided via an insulating film of a multilayer structure including a charge storage layer; and an upper electrode MGct formed of a conductor film being the same layer with the gate electrode of an nMIS for memory. The first capacitance portion and second capacitance portion are connected in parallel to constitute a laminated capacitance element C1, and grooves 1a for a plurality of capacitance elements is formed in the active region ACT of the semiconductor substrate below the lower electrode CGcb. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体装置およびその製造技術に関し、特に、不揮発性メモリセルを同一のシリコン基板上に搭載し、大容量の容量素子を備える論理用半導体装置に適用して有効な技術に関するものである。   The present invention relates to a semiconductor device and a manufacturing technique thereof, and more particularly to a technology that is effective when applied to a logic semiconductor device including a nonvolatile memory cell mounted on the same silicon substrate and having a large capacity capacitor element. .

半導体装置に搭載される容量素子の構造およびその形成プロセスが、例えば下記特許文献等に記載されている。   The structure of the capacitive element mounted on the semiconductor device and the formation process thereof are described in, for example, the following patent documents.

半導体基板上に、電界効果トランジスタ等の半導体素子と容量素子とを有する半導体装置において、容量素子を、容量素子形成領域に形成された複数の溝、誘電体膜および電極で形成することにより、容量素子の表面積を増大させて単位面積当たりの容量を向上させる技術が特開２００３−３０９１８２号公報（特許文献１）に開示されている。   In a semiconductor device having a semiconductor element such as a field effect transistor and a capacitor on a semiconductor substrate, the capacitor is formed by a plurality of grooves, dielectric films, and electrodes formed in the capacitor element formation region. Japanese Unexamined Patent Publication No. 2003-309182 (Patent Document 1) discloses a technique for increasing the surface area of an element to improve the capacity per unit area.

また、半導体基板を第１の電極とし、この第１の電極上にそれぞれポリシリコンで構成される第２および第３の電極を積層し、第１の電極および第２の電極によって第１のキャパシタを形成し、第２の電極および第３の電極によって第２のキャパシタを形成することにより、第１および第２のキャパシタの容量を直接的に決定する技術が特開２００３−６００４２号公報（特許文献２）に開示されている。
特開２００３−３０９１８２号公報 特開２００３−６００４２号公報 Further, the semiconductor substrate is used as the first electrode, and the second and third electrodes made of polysilicon are laminated on the first electrode, respectively, and the first capacitor is formed by the first electrode and the second electrode. Japanese Patent Application Laid-Open No. 2003-60042 (Patent Document 1) discloses a technique for directly determining the capacitances of the first and second capacitors by forming the second capacitor by forming the second capacitor using the second electrode and the third electrode. Document 2).
JP 2003-309182 A JP 2003-60042 A

不揮発性メモリセルを論理用半導体装置と同一のシリコン基板上に搭載することで、高機能の半導体装置を実現することが可能となる。それらは、組み込み型マイクロコンピュータとして、産業用機械、家電品、自動車搭載装置などに広く用いられている。一般的には、そのマイクロコンピュータが必要とするプログラムが、混載された不揮発性メモリに格納されており、随時、読み出されて使用される。   By mounting the nonvolatile memory cell on the same silicon substrate as the logic semiconductor device, it is possible to realize a highly functional semiconductor device. They are widely used as industrial microcomputers, home appliances, automobile mounted devices, etc. as embedded microcomputers. In general, a program required by the microcomputer is stored in a non-volatile memory embedded therein, and is read and used as needed.

不揮発性メモリを混載する論理用半導体装置では、不揮発性メモリの書き込み・消去動作用に、論理用半導体装置単独では使われない高電圧を発生するための大容量の容量素子を備える電源回路が必要とされる。この電源回路は不揮発性メモリを混載する論理用半導体装置において大きな面積を占めている。このため、電源回路用の容量素子の平面寸法の縮小が、不揮発性メモリを混載する論理用半導体装置の平面寸法の縮小にも有効となっている。そこで、例えば電荷保持の一方式であるＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）方式を採用した不揮発性メモリを混載する論理用半導体装置では、電源回路用の容量素子に積層型容量素子を用いることにより、電源回路用の容量素子の平面寸法の縮小を図っている。   In a logic semiconductor device in which a non-volatile memory is embedded, a power supply circuit including a large-capacity capacitive element for generating a high voltage that is not used by the logic semiconductor device alone is required for a write / erase operation of the non-volatile memory. It is said. This power supply circuit occupies a large area in a logic semiconductor device in which a nonvolatile memory is embedded. For this reason, the reduction in the planar dimension of the capacitive element for the power supply circuit is also effective in reducing the planar dimension of the logic semiconductor device in which the nonvolatile memory is embedded. Therefore, for example, in a logic semiconductor device in which a nonvolatile memory adopting a MONOS (Metal Oxide Nitride Oxide Semiconductor) method which is one method of charge retention is used, by using a stacked capacitor element as a capacitor element for a power supply circuit, The plan dimension of the capacitor for the power supply circuit is reduced.

図１９（ａ）に、本発明者らが検討したＭＯＮＯＳ方式不揮発性メモリを混載するマイクロコンピュータに搭載した積層型容量素子の要部平面図を示し、図１９（ｂ）に、同図（ａ）のＣ−Ｃ′線における要部断面図をそれぞれ示す。本発明者らが検討したＭＯＮＯＳ方式不揮発性メモリを混載するマイクロコンピュータでは、不揮発性メモリに選択用電界効果トランジスタとメモリ用電界効果トランジスタとからなるスプリットゲート型ＭＯＮＯＳメモリセルを採用している。なお、このスプリットゲート型ＭＯＮＯＳメモリセルについては、後に詳細に説明する。   FIG. 19A shows a plan view of the main part of a multilayer capacitor element mounted on a microcomputer in which the MONOS nonvolatile memory studied by the present inventors is mounted, and FIG. ) Is a cross-sectional view of a main part taken along the line CC '. In a microcomputer incorporating the MONOS nonvolatile memory studied by the present inventors, a split gate type MONOS memory cell including a selection field effect transistor and a memory field effect transistor is adopted as the nonvolatile memory. The split gate type MONOS memory cell will be described in detail later.

積層型容量素子Ｃ２は、スプリットゲート型ＭＯＮＯＳメモリセルのゲート電極が選択用電界効果トランジスタのゲート電極とメモリ用電界効果トランジスタのゲート電極とを用いた積層構造であることを利用している。すなわち、図１９（ａ）および（ｂ）に示すように、シリコン基板５１の素子分離部ＳＧＩで囲まれた活性領域（図１９（ａ）では網掛けのハッチングで示す領域）ＡＣＴ上に、第１容量絶縁膜５２、選択用電界効果トランジスタのゲート電極と同一層の導体膜からなる下部電極５３、第２容量絶縁膜５４、メモリ用電界効果トランジスタのゲート電極と同一層の導体膜からなる上部電極５５を順次重ねて形成する。シリコン基板５１と下部電極５３との間で第１容量部が構成され、下部電極５３と上部電極５５との間で第２容量部が構成され、第１容量部と第２容量部とを並列に接続することにより、積層型容量素子Ｃ２は形成される。なお、図１９（ａ）中の表記ＣＮＴは、積層型容量素子Ｃ２を覆う層間絶縁膜に形成した下部電極５３または上部電極５５のそれぞれの引き出し部に達するコンタクトホールを示している。   The stacked capacitive element C2 utilizes the fact that the gate electrode of the split gate MONOS memory cell has a stacked structure using the gate electrode of the field effect transistor for selection and the gate electrode of the field effect transistor for memory. That is, as shown in FIGS. 19A and 19B, the active region (the region shown by hatching in FIG. 19A) surrounded by the element isolation portion SGI of the silicon substrate 51 is on the ACT. 1 capacitor insulating film 52, lower electrode 53 made of a conductor film in the same layer as the gate electrode of the field effect transistor for selection, second capacitor insulating film 54, upper part made of a conductor film in the same layer as the gate electrode of the memory field effect transistor The electrodes 55 are sequentially stacked. A first capacitor is formed between the silicon substrate 51 and the lower electrode 53, a second capacitor is formed between the lower electrode 53 and the upper electrode 55, and the first capacitor and the second capacitor are arranged in parallel. By connecting to the multilayer capacitor element C2, the multilayer capacitor element C2 is formed. Note that the notation CNT in FIG. 19A indicates a contact hole reaching each lead-out portion of the lower electrode 53 or the upper electrode 55 formed in the interlayer insulating film covering the multilayer capacitor C2.

この積層型容量素子Ｃ２を用いることにより、例えばシリコン基板上に容量絶縁膜および容量電極を積層する単層型容量素子よりも、同じ平面寸法で、１．５倍〜２倍程度大きい容量を得ることができる。従って、積層型容量素子Ｃ２を用いた電源回路用の容量素子の平面寸法を、容量を低減することなく、単層型容量素子を用いた電源回路用の容量素子の平面寸法よりも小さくすることが可能となる。   By using this multilayer capacitive element C2, for example, a capacitance approximately 1.5 to 2 times larger than that of a single-layer capacitive element in which a capacitive insulating film and a capacitive electrode are laminated on a silicon substrate is obtained. be able to. Therefore, the planar dimension of the capacitive element for the power supply circuit using the stacked capacitive element C2 is made smaller than the planar dimension of the capacitive element for the power supply circuit using the single-layer capacitive element without reducing the capacitance. Is possible.

しかしながら、不揮発性メモリを混載する論理用半導体装置の低コスト化を図るためには、それに搭載する電源回路用の容量素子のさらなる平面寸法の縮小が望まれており、例えば単層型容量素子よりも、同じ平面寸法で、２倍以上大きい容量を得ることが可能な電源回路用の容量素子が必要とされている。   However, in order to reduce the cost of a logic semiconductor device in which a non-volatile memory is mixedly mounted, it is desired to further reduce the planar dimension of a capacitor element for a power supply circuit mounted on the logic semiconductor device. However, there is a need for a capacitive element for a power supply circuit that can obtain a capacitance that is twice or more larger with the same planar dimensions.

本発明の目的は、電源回路用の容量素子の平面寸法を縮小することにより、不揮発性メモリを混載する論理用半導体装置の低コスト化を図ることのできる技術を提供することにある。   An object of the present invention is to provide a technique capable of reducing the cost of a logic semiconductor device in which a nonvolatile memory is embedded by reducing the planar dimension of a capacitor element for a power supply circuit.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、一実施例を簡単に説明すれば、次のとおりである。   An embodiment of the invention disclosed in the present application will be briefly described as follows.

本実施例は、半導体基板に形成された溝内に絶縁膜が埋め込まれ、かつ、半導体基板の活性領域を区画する素子分離部と、半導体基板上に形成された容量素子とを有する半導体装置である。容量素子は、活性領域に形成され、その接合深さが前記溝よりも深く、かつ、容量素子の第１電極を構成するウェルを有する。さらに、ウェル上に形成された第１容量絶縁膜を有する。さらに、第１容量絶縁膜上に形成された第２電極を有する。さらに、下部電極上に形成された第２容量絶縁膜を有する。さらに、第２容量絶縁膜上に形成された第３電極を有する。また、溝はウェル内にも形成されている。また、第１容量絶縁膜および第２電極は、ウェル内の溝内部にも形成されている。   This embodiment is a semiconductor device having an element isolation portion that embeds an insulating film in a groove formed in a semiconductor substrate and partitions an active region of the semiconductor substrate, and a capacitor element formed on the semiconductor substrate. is there. The capacitive element is formed in the active region, has a junction depth deeper than the groove, and has a well that constitutes the first electrode of the capacitive element. Furthermore, it has the 1st capacity | capacitance insulating film formed on the well. Furthermore, it has the 2nd electrode formed on the 1st capacity | capacitance insulating film. Furthermore, it has the 2nd capacity | capacitance insulating film formed on the lower electrode. Furthermore, it has the 3rd electrode formed on the 2nd capacity | capacitance insulating film. The groove is also formed in the well. The first capacitor insulating film and the second electrode are also formed inside the trench in the well.

本実施例は、選択用電界効果トランジスタとメモリ用電界効果トランジスタとからなるスプリットゲート型ＭＯＮＯＳメモリセルを用いた不揮発性メモリと、容量素子とを同一半導体基板上に有する半導体装置である。また、選択用電界効果トランジスタのゲート絶縁膜または周辺回路のいずれかの電界効果トランジスタのゲート絶縁膜と同一層の絶縁膜を介して設けられた半導体基板の活性領域と選択用電界効果トランジスタのゲート電極と同一層の導体膜からなる下部電極との間で第１容量部を構成している。また、電荷蓄積層を含む多層構造の絶縁膜を介して設けられた下部電極とメモリ用電界効果トランジスタのゲート電極と同一層の導体膜からなる上部電極との間で第２容量部を構成している。また、第１容量部と第２容量部とを並列に接続することによって積層型の容量素子が構成されている。また、下部電極下の半導体基板の活性領域に複数の溝が形成されているものである。   This embodiment is a semiconductor device having a nonvolatile memory using a split gate type MONOS memory cell composed of a selection field effect transistor and a memory field effect transistor, and a capacitor on the same semiconductor substrate. In addition, the active region of the semiconductor substrate and the gate of the selection field effect transistor provided through the same insulating film as the gate insulation film of the selection field effect transistor or the field effect transistor of any of the peripheral circuits A first capacitor is formed between the electrode and a lower electrode made of the same layer of conductor film. In addition, a second capacitor is formed between a lower electrode provided via a multi-layered insulating film including a charge storage layer and an upper electrode made of the same conductive film as the gate electrode of the memory field effect transistor. ing. In addition, a stacked capacitive element is configured by connecting the first capacitor and the second capacitor in parallel. Further, a plurality of grooves are formed in the active region of the semiconductor substrate below the lower electrode.

本実施例は、選択用電界効果トランジスタとメモリ用電界効果トランジスタとからなるスプリットゲート型ＭＯＮＯＳメモリセルを用いた不揮発性メモリと、容量素子とを同一半導体基板上に形成する半導体装置の製造方法である。まず、半導体基板の主面の素子分離領域に素子分離用の溝と容量素子領域に容量素子用の溝とを形成する。その後、これら溝の内部に絶縁膜を埋め込んだ後に容量素子用の溝の内部の絶縁膜を除去する。その後、容量素子領域の半導体基板の活性領域の主面に選択用電界効果トランジスタのゲート絶縁膜または周辺回路のいずれかの電界効果トランジスタのゲート絶縁膜と同一層の絶縁膜、および選択用電界効果トランジスタのゲート電極と同一層の導体膜からなる下部電極を順次形成して、半導体基板の活性領域と下部電極とからなる第１容量部を形成する。続いて、下部電極上に電荷蓄積層を含む多層構造の絶縁膜、およびメモリ用電界効果トランジスタのゲート電極と同一層の導体膜からなる上部電極を順次形成して、下部電極と上部電極とからなる第２容量部を形成する。その後、第１容量部と第２容量部とを並列に接続することにより積層型の容量素子を形成するものである。   This embodiment is a method of manufacturing a semiconductor device in which a non-volatile memory using a split gate type MONOS memory cell composed of a selection field effect transistor and a memory field effect transistor and a capacitive element are formed on the same semiconductor substrate. is there. First, an element isolation groove is formed in the element isolation region of the main surface of the semiconductor substrate, and a capacitor element groove is formed in the capacitor element region. Thereafter, an insulating film is buried in these trenches, and then the insulating film inside the trench for the capacitive element is removed. Thereafter, the main surface of the active region of the semiconductor substrate of the capacitive element region is the same as the gate insulating film of the field effect transistor for selection or the gate effect film of the field effect transistor of the peripheral circuit, and the field effect for selection A lower electrode made of a conductor film in the same layer as the gate electrode of the transistor is sequentially formed to form a first capacitor portion made of an active region and a lower electrode of the semiconductor substrate. Subsequently, an insulating film having a multilayer structure including a charge storage layer is formed on the lower electrode, and an upper electrode made of the same conductive film as the gate electrode of the memory field effect transistor is sequentially formed. The second capacitor portion is formed. Thereafter, the first capacitor portion and the second capacitor portion are connected in parallel to form a stacked capacitive element.

本願において開示される発明のうち、一実施例によって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, the effects obtained by one embodiment will be briefly described as follows.

電源回路用の容量素子の平面寸法を縮小することが可能となり、不揮発性メモリを混載する論理用半導体装置の低コスト化を図ることができる。   It is possible to reduce the planar dimension of the capacitor element for the power supply circuit, and the cost of the logic semiconductor device in which the nonvolatile memory is embedded can be reduced.

本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。   In this embodiment, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. Some or all of the modifications, details, supplementary explanations, and the like are related.

また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。   Further, in this embodiment, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), unless otherwise specified, or in principle limited to a specific number in principle. The number is not limited to the specific number, and may be a specific number or more. Further, in the present embodiment, the constituent elements (including element steps and the like) are not necessarily essential unless particularly specified and apparently essential in principle. Yes. Similarly, in this embodiment, when referring to the shape, positional relationship, etc. of the component, etc., the shape, etc. substantially, unless otherwise specified, or otherwise considered in principle. It shall include those that are approximate or similar to. The same applies to the above numerical values and ranges.

また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。なお、ＭＯＳＦＥＴ（Metal Oxide Semiconductor ＦＥＴ）は、そのゲート絶縁膜が酸化シリコン（ＳｉＯ２等）膜からなる構造の電界効果トランジスタであり、上記ＭＩＳの下位概念に含まれるものとする。また、本実施の形態で記載するＭＯＮＯＳ型メモリセルについても、上記ＭＩＳの下位概念に含まれることは勿論である。また、本実施の形態において、窒化シリコン、窒化ケイ素またはシリコンナイトライドというときは、Ｓｉ３Ｎ４は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。また、本実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。 In the drawings used in the present embodiment, hatching may be added even in a plan view for easy understanding of the drawings. In this embodiment, a MISFET (Metal Insulator Semiconductor Field Effect Transistor) representing a field effect transistor is abbreviated as MIS, and an n-channel type MISFET is abbreviated as nMIS. A MOSFET (Metal Oxide Semiconductor FET) is a field effect transistor having a structure in which a gate insulating film is a silicon oxide (SiO 2 or the like) film, and is included in the subordinate concept of the MIS. Of course, the MONOS type memory cell described in the present embodiment is also included in the subordinate concept of the MIS. In this embodiment, when silicon nitride, silicon nitride, or silicon nitride is used, not only Si 3 N 4 but also silicon nitride and an insulating film having a similar composition are included. In this embodiment, the term “wafer” mainly refers to a Si (Silicon) single crystal wafer, but not only to this, but also to form an SOI (Silicon On Insulator) wafer and an integrated circuit thereon. It refers to an insulating film substrate or the like. The shape includes not only a circle or a substantially circle but also a square, a rectangle and the like.

また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。   In all the drawings for explaining the embodiments, components having the same function are denoted by the same reference numerals in principle, and repeated description thereof is omitted. Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

フローティングゲート方式は、電気的に孤立した導電体に電荷を蓄える電荷保持方式であるが、これとは異なる電荷保持方式として、窒化膜のような電荷を蓄積する性質をもつ絶縁体に電荷を蓄えるＭＯＮＯＳ方式がある。このＭＯＮＯＳ方式は、絶縁体に電荷を蓄える離散的記憶方式であるため、幾つかのリークパスがあっても全保持電荷が失われることがなく、絶縁体を取り囲む酸化膜欠陥に強いという利点を有する。従って、８ｎｍ以下の薄い酸化膜も適用可能で微細化に向くこと、低確率で起こる欠陥による極端な保持寿命低下がないため信頼性予測が容易なこと、メモリセル構造が単純で論理回路部と混載しやすいことなどから、近年、微細化の進展につれて注目されている電荷保持方式の一つである。   The floating gate method is a charge holding method that stores charges in an electrically isolated conductor, but as a charge holding method different from this, charges are stored in an insulator having a property of storing charges such as a nitride film. There is a MONOS method. Since this MONOS method is a discrete memory method for storing charges in an insulator, even if there are several leak paths, all retained charges are not lost, and it has the advantage of being resistant to oxide film defects surrounding the insulator. . Therefore, a thin oxide film of 8 nm or less can be applied, and it is suitable for miniaturization, there is no extreme decrease in retention life due to defects occurring at low probability, and reliability prediction is easy, the memory cell structure is simple, and the logic circuit portion In recent years, it is one of the charge holding methods that has been attracting attention as the miniaturization progresses because it is easy to be mixed.

ＭＯＮＯＳ方式不揮発性メモリのメモリセルのなかでも、選択用電界効果トランジスタとメモリ用電界効果トランジスタとからなるスプリットゲート型ＭＯＮＯＳメモリセルは、注入効率の良いＳＳＩ（Source Side Injection）方式を採用できるため書込みの高速化および電源部面積の低減が図れること、このメモリセルを選択する電界効果トランジスタおよびこれに接続する電界効果トランジスタを素子面積の小さい低電圧系の電界効果トランジスタで構成できるため周辺回路の面積を低減できることから論理用半導体装置との混載用途に適している。   Among the memory cells of the MONOS type nonvolatile memory, the split gate type MONOS memory cell composed of a selection field effect transistor and a memory field effect transistor can adopt an SSI (Source Side Injection) method with high injection efficiency, and thus writing. The area of the peripheral circuit can be increased because the field effect transistor for selecting the memory cell and the field effect transistor connected to the memory cell can be configured with a low-voltage field effect transistor having a small element area. Therefore, it is suitable for mixed use with a logic semiconductor device.

特に微細化に適したスプリットゲート型ＭＯＮＯＳメモリセルとして、自己整合を利用して選択用電界効果トランジスタまたはメモリ用電界効果トランジスタのどちらか一方をサイドウォールで形成する構造のメモリセルがある。この場合、フォトリソグラフィの位置合わせマージンが不要であること、自己整合で形成する電界効果トランジスタのゲート長はフォトリソグラフィの最小解像寸法以下とできることから、選択用電界効果トランジスタおよびメモリ用電界効果トランジスタを各々フォトマスクで形成する従来のメモリセルに比べて、より微細なメモリセルを実現することができる。   As a split gate type MONOS memory cell particularly suitable for miniaturization, there is a memory cell having a structure in which either a selection field-effect transistor or a memory field-effect transistor is formed by a side wall using self-alignment. In this case, the alignment margin of photolithography is unnecessary, and the gate length of the field effect transistor formed by self-alignment can be less than the minimum resolution dimension of photolithography. Therefore, the field effect transistor for selection and the field effect transistor for memory Compared to conventional memory cells in which each is formed with a photomask, a finer memory cell can be realized.

そこで、まず、スプリットゲート型ＭＯＮＯＳメモリセルにより構成されるＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置について説明する。本発明の一実施の形態によるＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置に搭載されるスプリットゲート型ＭＯＮＯＳメモリセルおよび電源回路用の積層型容量素子を図１〜図４を用いて説明する。   Therefore, first, a logic semiconductor device in which a MONOS nonvolatile memory composed of split gate type MONOS memory cells is mounted will be described. A split gate type MONOS memory cell and a stacked capacitor for a power supply circuit mounted on a logic semiconductor device in which a MONOS nonvolatile memory according to an embodiment of the present invention is mounted will be described with reference to FIGS. .

本発明の一実施の形態によるスプリットゲート型ＭＯＮＯＳメモリセルの構造の一例を図１および図２を用いて説明する。図１はスプリットゲート型ＭＯＮＯＳメモリセルを用いたメモリセルアレイの一部を示す要部平面図、図２はスプリットゲート型ＭＯＮＯＳメモリセルをチャネル長方向に沿って切断した要部断面図（図１のＡ−Ａ′線における要部断面図）である。   An example of the structure of a split gate type MONOS memory cell according to an embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a plan view of an essential part showing a part of a memory cell array using a split gate type MONOS memory cell, and FIG. 2 is a sectional view of an essential part of the split gate type MONOS memory cell cut along a channel length direction (FIG. 1). It is principal part sectional drawing in the AA 'line.

図１に示すように、ワード線には、メモリ用ｎＭＩＳのメモリゲート電極ＭＧ用のワード線ＷＬ１と選択用ｎＭＩＳの選択ゲート電極ＣＧ用のワード線ＷＬ２との２種類があり、これらは平行して第１方向に沿って延びている。ソース線ＳＬはワード線ＷＬ１，ＷＬ２と平行して第１方向に沿って延びており、各メモリセルＭＣのメモリゲート電極ＭＧに隣接し、対向するメモリセルＭＣと共有するソース領域に接続している。また、ビット線（図示は省略）は第１方向に沿って延びるワード線ＷＬ１，ＷＬ２に対して交差する方向である第２方向に沿って延びており、各メモリセルＭＣの選択ゲート電極ＣＧに隣接するドレイン領域にコンタクトホールＣＮＴに埋め込まれたプラグを介して接続している。単位メモリセルＭＣは、図１に示す一点破線で囲まれた領域にあたり，素子分離部ＳＧＩにより隣接するメモリセルＭＣと電気的に絶縁されている。   As shown in FIG. 1, there are two types of word lines: a word line WL1 for the memory gate electrode MG of the memory nMIS and a word line WL2 for the selection gate electrode CG of the selection nMIS, which are parallel to each other. Extending along the first direction. The source line SL extends in the first direction in parallel with the word lines WL1 and WL2, and is adjacent to the memory gate electrode MG of each memory cell MC and connected to a source region shared with the opposing memory cell MC. Yes. The bit lines (not shown) extend along a second direction that intersects the word lines WL1 and WL2 extending along the first direction, and are connected to the select gate electrode CG of each memory cell MC. The adjacent drain region is connected via a plug embedded in the contact hole CNT. The unit memory cell MC corresponds to a region surrounded by a one-dot broken line shown in FIG. 1 and is electrically insulated from the adjacent memory cell MC by the element isolation part SGI.

図２に示すように、半導体基板１は、例えばｐ型の単結晶シリコンからなり、半導体基板１には埋め込みｎウェルＮＷおよびｐウェルＰＷが形成されている。半導体基板１の主面（デバイス形成面）には本実施の形態によるメモリセルＭＣの選択用ｎＭＩＳ（Ｑｎｃ）とメモリ用ｎＭＩＳ（Ｑｎｍ）とが配置されている。このメモリセルＭＣのドレイン領域Ｄｒｍおよびソース領域Ｓｒｍは、例えば相対的に低濃度のｎ−型の半導体領域２ａｄ，２ａｓと、そのｎ−型の半導体領域２ａｄ，２ａｓよりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域２ｂとを有している（ＬＤＤ（Lightly Doped Drain）構造）。ｎ−型の半導体領域２ａｄ，２ａｓは、メモリセルＭＣのチャネル領域側に配置され、ｎ＋型の半導体領域２ｂは、メモリセルＭＣのチャネル領域側からｎ−型の半導体領域２ａｄ，２ａｓ分だけ離れた位置に配置されている。 As shown in FIG. 2, the semiconductor substrate 1 is made of, for example, p-type single crystal silicon, and a buried n well NW and a p well PW are formed in the semiconductor substrate 1. On the main surface (device formation surface) of the semiconductor substrate 1, the memory cell MC selection nMIS (Qnc) and memory nMIS (Qnm) according to the present embodiment are arranged. The drain region Drm and the source region Srm of the memory cell MC are, for example, a relatively low concentration n − type semiconductor region 2ad, 2as and a relative impurity concentration higher than that of the n − type semiconductor region 2ad, 2as. And a high concentration n + -type semiconductor region 2b (LDD (Lightly Doped Drain) structure). The n − type semiconductor regions 2ad and 2as are arranged on the channel region side of the memory cell MC, and the n + type semiconductor region 2b corresponds to the n − type semiconductor regions 2ad and 2as from the channel region side of the memory cell MC. It is located at a distance.

このドレイン領域Ｄｒｍとソース領域Ｓｒｍとの間の半導体基板１の主面上には、上記選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと、上記メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧとが隣接して延在しており、その延在方向において複数のメモリセルＭＣは半導体基板１に形成された素子分離部ＳＧＩを介して隣接している。選択ゲート電極ＣＧは半導体基板１の主面の第１領域に配置され、メモリゲート電極ＭＧは半導体基板１の主面の第１領域とは異なる第２領域に配置されている。選択ゲート電極ＣＧは、例えばｎ型の多結晶シリコン膜からなり、その不純物濃度は、例えば１×１０２０〜１×１０２１ｃｍ−３、そのゲート長は、例えば０．２〜０．３μｍ、その厚さは、例えば０．２５μｍである。メモリゲート電極ＭＧは、例えばｎ型の多結晶シリコン膜からなり、その不純物濃度は、例えば１×１０２０〜１×１０２１ｃｍ−３、そのゲート長は、例えば０．０５〜０．１５μｍである。 On the main surface of the semiconductor substrate 1 between the drain region Drm and the source region Srm, a selection gate electrode CG of the selection nMIS (Qnc) and a memory gate electrode MG of the memory nMIS (Qnm) are provided. The plurality of memory cells MC are adjacent to each other through an element isolation portion SGI formed in the semiconductor substrate 1 in the extending direction. The selection gate electrode CG is disposed in a first region of the main surface of the semiconductor substrate 1, and the memory gate electrode MG is disposed in a second region different from the first region of the main surface of the semiconductor substrate 1. The selection gate electrode CG is made of, for example, an n-type polycrystalline silicon film, the impurity concentration thereof is, for example, 1 × 10 20 to 1 × 10 21 cm −3 , and the gate length thereof is, for example, 0.2 to 0.3 μm. The thickness is, for example, 0.25 μm. The memory gate electrode MG is made of, for example, an n-type polycrystalline silicon film, the impurity concentration thereof is, for example, 1 × 10 20 to 1 × 10 21 cm −3 , and the gate length thereof is, for example, 0.05 to 0.15 μm. is there.

選択ゲート電極ＣＧと、メモリゲート電極ＭＧと、ソース領域Ｓｒｍおよびドレイン領域Ｄｒｍの一部を構成するｎ＋型の半導体領域２ｂの上面には、例えばコバルトシリサイド、ニッケルシリサイド、チタンシリサイド等のようなシリサイド層３が形成されている。スプリットゲート型ＭＯＮＯＳメモリセルＭＣでは、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの双方に電位を供給する必要があり、その動作速度は選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの抵抗値に大きく依存する。従ってシリサイド層３を形成することにより選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの低抵抗化を図ることが望ましい。シリサイド層３の厚さは、例えば２０ｎｍである。 On the upper surface of the select gate electrode CG, the memory gate electrode MG, and the n + type semiconductor region 2b constituting a part of the source region Srm and the drain region Drm, for example, cobalt silicide, nickel silicide, titanium silicide, etc. A silicide layer 3 is formed. In the split gate type MONOS memory cell MC, it is necessary to supply a potential to both the selection gate electrode CG and the memory gate electrode MG, and the operation speed greatly depends on the resistance values of the selection gate electrode CG and the memory gate electrode MG. Therefore, it is desirable to reduce the resistance of the selection gate electrode CG and the memory gate electrode MG by forming the silicide layer 3. The thickness of the silicide layer 3 is, for example, 20 nm.

選択ゲート電極ＣＧと半導体基板１の主面との間には、例えば厚さ１〜５ｎｍの薄い酸化シリコン膜からなるゲート絶縁膜４が設けられている。従って素子分離部ＳＧＩ上およびゲート絶縁膜４を介した半導体基板１の第１領域上に選択ゲート電極ＣＧが配置されている。このゲート絶縁膜４の下方の半導体基板１の主面には、例えばボロンが導入されてｐ型の半導体領域５が形成されている。この半導体領域５は、選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用の半導体領域であり、この半導体領域５により選択用ｎＭＩＳ（Ｑｎｃ）のしきい値電圧が所定の値に設定されている。   Between the select gate electrode CG and the main surface of the semiconductor substrate 1, a gate insulating film 4 made of, for example, a thin silicon oxide film having a thickness of 1 to 5 nm is provided. Accordingly, the selection gate electrode CG is disposed on the element isolation portion SGI and on the first region of the semiconductor substrate 1 with the gate insulating film 4 interposed therebetween. On the main surface of the semiconductor substrate 1 below the gate insulating film 4, for example, boron is introduced to form a p-type semiconductor region 5. The semiconductor region 5 is a semiconductor region for forming a channel of the selection nMIS (Qnc), and the threshold voltage of the selection nMIS (Qnc) is set to a predetermined value by the semiconductor region 5.

メモリゲート電極ＭＧは選択ゲート電極ＣＧの側壁の片側に設けられており、絶縁膜６ｂ、電荷蓄積層ＣＳＬおよび絶縁膜６ｔを積層した電荷保持用絶縁膜（以下、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬと記す）により選択ゲート電極ＣＧとメモリゲート電極ＭＧとの絶縁がなされている。また、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介した半導体基板１の第２領域上にメモリゲート電極ＭＧが配置されている。なお、図２では絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの表記を６ｂ/ＣＳＬ/６ｔとして表現している。   The memory gate electrode MG is provided on one side of the side wall of the selection gate electrode CG, and is a charge holding insulating film in which the insulating film 6b, the charge storage layer CSL and the insulating film 6t are stacked (hereinafter referred to as the insulating films 6b and 6t and the charge storage). The selection gate electrode CG and the memory gate electrode MG are insulated by the layer CSL). A memory gate electrode MG is disposed on the second region of the semiconductor substrate 1 via the insulating films 6b and 6t and the charge storage layer CSL. In FIG. 2, the notation of the insulating films 6b and 6t and the charge storage layer CSL is expressed as 6b / CSL / 6t.

電荷蓄積層ＣＳＬは、その上下を絶縁膜６ｂ，６ｔに挟まれた状態で設けられており、例えば窒化シリコン膜からなり、その厚さは、例えば５〜２０ｎｍである。窒化シリコン膜は、その膜中に離散的なトラップ準位を有し、このトラップ準位に電荷を蓄積する機能を有する絶縁膜である。絶縁膜６ｂ，６ｔは、例えば酸化シリコン膜等からなり、絶縁膜６ｂの厚さは、例えば１〜１０ｎｍ、絶縁膜６ｔの厚さは、例えば５〜１５ｎｍである。絶縁膜６ｂ，６ｔは窒素を含んだ酸化シリコン膜で形成することもできる。   The charge storage layer CSL is provided with its upper and lower sides sandwiched between the insulating films 6b and 6t, and is made of, for example, a silicon nitride film, and has a thickness of, for example, 5 to 20 nm. The silicon nitride film is an insulating film having a discrete trap level in the film and a function of accumulating charges in the trap level. The insulating films 6b and 6t are made of, for example, a silicon oxide film, and the insulating film 6b has a thickness of, for example, 1 to 10 nm, and the insulating film 6t has a thickness of, for example, 5 to 15 nm. The insulating films 6b and 6t can be formed of a silicon oxide film containing nitrogen.

上記絶縁膜６ｂの下方、ｐ型の半導体領域５とソース領域Ｓｒｍとの間の半導体基板１の主面には、例えばヒ素またはリンが導入されてｎ型の半導体領域７が形成されている。この半導体領域７は、メモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用の半導体領域であり、この半導体領域７によりメモリ用ｎＭＩＳ（Ｑｎｍ）のしきい値電圧が所定の値に設定されている。選択用ｎＭＩＳ（Ｑｎｃ）およびメモリ用ｎＭＩＳ（Ｑｎｍ）は絶縁膜８ａ，８ｂが積層された層間絶縁膜８に覆われており、この層間絶縁膜８にはドレイン領域Ｄｒｍに達するコンタクトホールＣＮＴが開口されている。ドレイン領域Ｄｒｍには、コンタクトホールＣＮＴに埋め込まれたプラグＰＬＧを介して、第１方向に延在するメモリゲート電極ＭＧ（または選択ゲート電極ＣＧ）に対して交差する方向である第２方向に延在する第１層配線Ｍ１が接続されている。この配線Ｍ１が、各メモリセルＭＣのビット線を構成している。   Under the insulating film 6b, on the main surface of the semiconductor substrate 1 between the p-type semiconductor region 5 and the source region Srm, for example, arsenic or phosphorus is introduced to form an n-type semiconductor region 7. The semiconductor region 7 is a semiconductor region for forming a channel of the memory nMIS (Qnm), and the threshold voltage of the memory nMIS (Qnm) is set to a predetermined value by the semiconductor region 7. The selection nMIS (Qnc) and the memory nMIS (Qnm) are covered with an interlayer insulating film 8 in which insulating films 8a and 8b are stacked, and a contact hole CNT reaching the drain region Drm is opened in the interlayer insulating film 8. Has been. The drain region Drm extends in the second direction, which is a direction intersecting the memory gate electrode MG (or selection gate electrode CG) extending in the first direction, through the plug PLG embedded in the contact hole CNT. The existing first layer wiring M1 is connected. This wiring M1 forms a bit line of each memory cell MC.

次に、本発明の一実施の形態による電源回路用の積層型容量素子の構造の一例を図３および図４を用いて説明する。図３は電源回路用の積層型容量素子の要部平面図、図４は図３のＢ−Ｂ′線における要部断面図である。なお、図３では、配線の記載を省略している。   Next, an example of the structure of the multilayer capacitor for a power supply circuit according to an embodiment of the present invention will be described with reference to FIGS. FIG. 3 is a plan view of the main part of a multilayer capacitor for a power supply circuit, and FIG. 4 is a cross-sectional view of the main part taken along the line BB ′ of FIG. In FIG. 3, illustration of wiring is omitted.

図３および図４に示すように、半導体基板１の主面の素子分離部ＳＧＩで囲まれた活性領域（図３では網掛けのハッチングで示す領域）ＡＣＴに積層型容量素子Ｃ１が形成されている。この活性領域ＡＣＴの外形寸法は、例えば７．０μｍ×７．０μｍである。積層型容量素子Ｃ１の半導体基板１の主面には、例えば選択用ｎＭＩＳ（Ｑｎｃ）のゲート絶縁膜４または周辺回路のいずれかのＭＩＳのゲート絶縁膜と同一層の絶縁膜が形成されており、この絶縁膜が第１容量絶縁膜９となる。さらに、第１容量絶縁膜９上にメモリセルＭＣの選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと同一層の導体膜からなる下部電極ＣＧｃｂと、メモリセルＭＣのメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧと同一層の導体膜からなる上部電極ＭＧｃｔとが形成され、下部電極ＣＧｃｂと上部電極ＭＧｃｔとの間に形成された絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬと同一層の絶縁膜が第２容量絶縁膜１０となる。   As shown in FIGS. 3 and 4, the stacked capacitive element C1 is formed in the active region ACT surrounded by the element isolation portion SGI on the main surface of the semiconductor substrate 1 (a region indicated by hatching in FIG. 3). Yes. The outer dimension of the active region ACT is, for example, 7.0 μm × 7.0 μm. On the main surface of the semiconductor substrate 1 of the stacked capacitive element C1, for example, an insulating film of the same layer as the gate insulating film 4 of the nMIS for selection (Qnc) or the gate insulating film of any MIS of the peripheral circuit is formed. This insulating film becomes the first capacitor insulating film 9. Further, a lower electrode CGcb made of a conductive film in the same layer as the selection gate electrode CG of the memory cell MC selection nMIS (Qnc) on the first capacitor insulating film 9, and a memory nMIS (Qnm) memory of the memory cell MC. The gate electrode MG and the upper electrode MGct made of the same conductor film are formed, and the insulating films 6b and 6t formed between the lower electrode CGct and the upper electrode MGct and the insulating film in the same layer as the charge storage layer CSL are formed. The second capacitor insulating film 10 is formed.

すなわち、第１容量絶縁膜（選択用ｎＭＩＳ（Ｑｎｃ）のゲート絶縁膜４または周辺回路のいずれかのＭＩＳのゲート絶縁膜と同一層の絶縁膜）９を介して設けられた半導体基板１の活性領域ＡＣＴと下部電極ＣＧｃｂとの間で第１容量部が構成され（半導体基板１には埋め込みウェルＮＷおよびｐウェルＰＷが形成されており、本実施の形態ではｐウェルＰＷと下部電極ＣＧｃｂとの間で第１容量部は構成される）、第２容量絶縁膜（絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬと同一層の絶縁膜）１０を介して設けられた下部電極ＣＧｃｂと上部電極ＭＧｃｔとの間で第２容量部が構成され、この２つの容量部を並列に接続することによって、積層型容量素子Ｃ１が構成されている。   That is, the activity of the semiconductor substrate 1 provided via the first capacitor insulating film 9 (the insulating film in the same layer as the gate insulating film 4 of the selection nMIS (Qnc) or the MIS of any of the peripheral circuits) 9 A first capacitor portion is formed between the region ACT and the lower electrode CGcb (a buried well NW and a p-well PW are formed in the semiconductor substrate 1, and in this embodiment, the p-well PW and the lower electrode CGcb A lower capacitor CGcb and an upper electrode MGct provided via a second capacitor insulating film (insulating films 6b and 6t and an insulating film in the same layer as the charge storage layer CSL) 10. A second capacitor unit is formed between the two capacitor units, and the stacked capacitor element C1 is configured by connecting the two capacitor units in parallel.

図３の挿入図に示すように、２つの容量部（第１容量部および第２容量部）は上部電極ＭＧｃｔと半導体基板１の活性領域ＡＣＴ（ｐウェルＰＷ）とを接続することにより、並列に接続することができる。例えば半導体基板１の主面に素子分離部ＳＧＩで囲まれた活性領域（ｐウェルＰＷ）からなる給電部ＧＬを形成し、積層型容量素子Ｃ１を覆う層間絶縁膜８に形成されて給電部ＧＬの活性領域（ｐウェルＰＷ）に達するコンタクトホールＣＮＴに埋め込まれたプラグＰＬＧと、積層型容量素子Ｃ１を覆う層間絶縁膜８に形成されて上部電極ＭＧｃｔの引き出し部に達するコンタクトホールＣＮＴに埋め込まれたプラグＰＬＧとを第１層配線Ｍ１により接続することによって、２つの容量部（第１容量部および第２容量部）を並列に接続することができる。なお、下部電極ＣＧｃｂおよび上部電極ＭＧｃｔにはそれぞれ積層型容量素子Ｃ１の容量には寄与しない引き出し部が設けられており、この引き出し部に達するコンタクトホールＣＮＴに埋め込まれたプラグＰＬＧを介して、第１層配線Ｍ１が下部電極ＣＧｃｂまたは上部電極ＭＧｃｔにそれぞれ接続されている。   As shown in the inset of FIG. 3, the two capacitor portions (first capacitor portion and second capacitor portion) are connected in parallel by connecting the upper electrode MGct and the active region ACT (p well PW) of the semiconductor substrate 1. Can be connected to. For example, a power feeding part GL made of an active region (p well PW) surrounded by the element isolation part SGI is formed on the main surface of the semiconductor substrate 1, and the power feeding part GL is formed on the interlayer insulating film 8 covering the multilayer capacitor C1. The plug PLG embedded in the contact hole CNT reaching the active region (p well PW) and the contact hole CNT formed in the interlayer insulating film 8 covering the stacked capacitor element C1 and reaching the lead portion of the upper electrode MGct are embedded. By connecting the plug PLG with the first layer wiring M1, it is possible to connect the two capacitor parts (first capacitor part and second capacitor part) in parallel. The lower electrode CGcb and the upper electrode MGct are each provided with a lead portion that does not contribute to the capacitance of the multilayer capacitor element C1, and the first electrode is inserted through the plug PLG embedded in the contact hole CNT reaching this lead portion. The first layer wiring M1 is connected to the lower electrode CGcb or the upper electrode MGct, respectively.

第１容量絶縁膜（選択用ｎＭＩＳ（Ｑｎｃ）のゲート絶縁膜４または周辺回路のいずれかのＭＩＳのゲート絶縁膜と同一の絶縁膜）９の厚さは、例えば１５ｎｍであり、第２容量絶縁膜（絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬと同一の絶縁膜）１０の厚さは、例えば１０〜４５ｎｍである。下部電極ＣＧｃｂの外形寸法は、例えば７．４μｍ×７．８μｍであり、容量部を構成する下部電極ＣＧｃｂの容量に寄与する平面寸法は、例えば７．０μｍ×７．０μｍである。また、上部電極ＭＧｃｔの外形寸法は、例えば８．２μｍ×７．０μｍであり、容量部を構成する上部電極ＭＧｃｔの容量に寄与する平面寸法は、例えば７．４μｍ×７．０μｍである。   The thickness of the first capacitor insulating film (the same insulating film as the gate insulating film 4 of the selection nMIS (Qnc) or the MIS gate insulating film of any of the peripheral circuits) 9 is, for example, 15 nm, and the second capacitance insulating film The thickness of the film (the same insulating film as the insulating films 6b and 6t and the charge storage layer CSL) 10 is, for example, 10 to 45 nm. The outer dimension of the lower electrode CGcb is, for example, 7.4 μm × 7.8 μm, and the planar dimension that contributes to the capacity of the lower electrode CGcb constituting the capacitor is, for example, 7.0 μm × 7.0 μm. Further, the outer dimension of the upper electrode MGct is, for example, 8.2 μm × 7.0 μm, and the planar dimension that contributes to the capacity of the upper electrode MGct constituting the capacitor is, for example, 7.4 μm × 7.0 μm.

さらに、積層型容量素子Ｃ１の半導体基板１の活性領域ＡＣＴ（ｐウェルＰＷ）には、複数の容量素子用の溝１ａが形成されている。本実施の形態では、矩形の平面形状を有する３つの溝１ａを例示しており、溝１ａの平面寸法は、例えば５．０μｍ×１．０μｍ、溝１ａの深さは、例えば０．３μｍであり、これら溝１ａは、例えば１．０μｍ間隔で配置されている。このように、半導体基板１の活性領域ＡＣＴ（ｐウェルＰＷ）に複数の容量素子用の溝１ａを形成することにより、溝１ａを形成しない場合と比べて、半導体基板１の活性領域ＡＣＴ（ｐウェルＰＷ）と下部電極ＣＧｃｂとの間で構成される第１容量部の容量面積が複数の容量素子用の溝１ａの側壁分程度増加し、さらに下部電極ＣＧｃｂと上部電極ＭＧｃｔとの間で構成される第２容量部の容量面積が複数の容量素子用の溝１ａの側壁分程度増加するので、積層型容量素子Ｃ１の容量を増加させることができる。   Furthermore, a plurality of trenches 1a for capacitive elements are formed in the active region ACT (p well PW) of the semiconductor substrate 1 of the multilayer capacitive element C1. In the present embodiment, three grooves 1a having a rectangular planar shape are illustrated, and the planar dimensions of the groove 1a are, for example, 5.0 μm × 1.0 μm, and the depth of the groove 1a is, for example, 0.3 μm. These grooves 1a are arranged at intervals of 1.0 μm, for example. Thus, by forming a plurality of capacitor element trenches 1a in the active region ACT (p well PW) of the semiconductor substrate 1, the active region ACT (p (p) of the semiconductor substrate 1 is compared with the case where the trench 1a is not formed. The capacitance area of the first capacitor portion formed between the well PW) and the lower electrode CGcb is increased by the side wall of the plurality of capacitor element trenches 1a, and is further formed between the lower electrode CGcb and the upper electrode MGct. Since the capacity area of the second capacitor portion is increased by about the side wall of the plurality of capacitor element trenches 1a, the capacity of the multilayer capacitor element C1 can be increased.

ところで、下部電極ＣＧｃｂを構成する導体膜によって、容量素子用の溝１ａの内部が完全に埋め込まれてしまうと、半導体基板１の活性領域ＡＣＴ（ｐウェルＰＷ）と下部電極ＣＧｃｂとの間で構成される第１容量部の容量面積は複数の溝１ａの側壁分程度増加するが、下部電極ＣＧｃｂと上部電極ＭＧｃｔとの間で構成される第２容量部の容量面積が増加しないことから、容量素子用の溝１ａを形成したことによる容量増加の効果が半減する。このことを考慮して、容量素子用の溝１ａの形状寸法（長さ、幅および深さ）、これに加えて下部電極ＣＧｃｂを構成する導体膜の厚さおよび被覆性等を決定することが好ましい。本実施の形態では、前述したように、容量素子用の溝１ａの長さを５．０μｍ、幅を１．０μｍとし、下部電極ＣＧｃｂを構成する導体膜の厚さを０．２５μｍとしていることから、容量素子用の溝１ａの内部は下部電極ＣＧｃｂを構成する導体膜により完全に埋め込まれることなく、溝１ａの形状を反映した下部電極ＣＧｃｂの形状を得ることができる。   By the way, if the inside of the capacitor element trench 1a is completely buried by the conductor film constituting the lower electrode CGcb, it is configured between the active region ACT (p well PW) of the semiconductor substrate 1 and the lower electrode CGcb. The capacitance area of the first capacitor portion to be increased by about the side wall of the plurality of grooves 1a, but the capacitance area of the second capacitor portion formed between the lower electrode CGcb and the upper electrode MGct does not increase. The effect of increasing the capacity due to the formation of the element groove 1a is halved. In consideration of this, it is possible to determine the shape and dimension (length, width and depth) of the groove 1a for the capacitive element, and in addition to this, the thickness and coverage of the conductor film constituting the lower electrode CGcb. preferable. In the present embodiment, as described above, the length of the capacitor element groove 1a is 5.0 μm, the width is 1.0 μm, and the thickness of the conductor film constituting the lower electrode CGcb is 0.25 μm. Accordingly, the shape of the lower electrode CGcb reflecting the shape of the groove 1a can be obtained without being completely filled with the conductor film constituting the lower electrode CGcb inside the groove 1a for the capacitive element.

本実施の形態による積層型容量素子Ｃ１では、１つの容量素子用の溝１ａの形成による容量面積の増加分を３．６μｍ２（＝０．３μｍ×（５．０μｍ＋１．０μｍ）×２）と見積もり、第１容量部と第２容量部とでそれぞれ同様に容量面積が増加すると考えると、容量素子用の溝１ａを３つ形成したことによる積層型容量素子Ｃ１の面積増加分は２１．６μｍ２となる。積層型容量素子Ｃ１の容量素子用の溝１ａを考慮せずに、平面寸法から計算される容量面積は約１００μｍ２（＝７．０μｍ×７．０μｍ＋７．４μｍ×７．０μｍ）であることから、容量素子用の溝１ａを３つ形成したことにより、積層型容量素子Ｃ１の容量は約２割程度増加すると考えられる。 In the multilayer capacitive element C1 according to the present embodiment, the increase in the capacitance area due to the formation of one capacitor element groove 1a is 3.6 μm 2 (= 0.3 μm × (5.0 μm + 1.0 μm) × 2). Assuming that the capacitance areas of the first capacitor portion and the second capacitor portion increase in the same manner, the increase in area of the multilayer capacitor element C1 due to the formation of the three capacitor element grooves 1a is 21.6 μm. 2 . The capacitance area calculated from the planar dimensions without considering the capacitor element groove 1a of the multilayer capacitor element C1 is about 100 μm 2 (= 7.0 μm × 7.0 μm + 7.4 μm × 7.0 μm). It is considered that the capacity of the multilayer capacitive element C1 is increased by about 20% by forming three grooves 1a for the capacitive element.

次に、本発明の一実施の形態によるＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造方法の一例を図５〜図１８を用いて説明する。図５〜図１８は、ＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程中にけるメモリセルＭＣおよび電源回路用の積層型容量素子Ｃ１の要部断面図である。   Next, an example of a method for manufacturing a logic semiconductor device in which a MONOS nonvolatile memory according to an embodiment of the present invention is embedded will be described with reference to FIGS. 5 to 18 are cross-sectional views of the main part of the memory cell MC and the stacked capacitor C1 for the power supply circuit in the manufacturing process of the logic semiconductor device in which the MONOS nonvolatile memory is embedded.

まず、図５に示すように、例えば１〜１０Ω・ｃｍの比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を準備する。続いて半導体基板１の主面に、例えば溝型の素子分離部ＳＧＩおよびこれに取り囲まれるように配置された活性領域等を形成する。このとき、素子分離部ＳＧＩと同時に、積層型容量素子領域の半導体基板１の主面にも素子分離部ＳＧＩと同様の複数の容量素子段差部ＳＧＣを形成する。すなわち、半導体基板１の素子分離部領域に素子分離用の溝１ａを形成し、同時に積層型容量素子領域の所定箇所に複数の容量素子用の溝１ａを形成した後、半導体基板１の主面上に、例えば酸化シリコン膜からなる絶縁膜を堆積し、さらにその絶縁膜が上記溝１ａ内のみに残されるように絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等によって研磨することで、素子分離部領域に素子分離部ＳＧＩを形成し、積層型容量素子領域の所定箇所に複数の容量素子段差部ＳＧＣを形成する。   First, as shown in FIG. 5, a semiconductor substrate 1 made of p-type single crystal silicon having a specific resistance of, for example, 1 to 10 Ω · cm (at this stage, a substantially circular semiconductor thin plate called a semiconductor wafer) 1 is prepared. To do. Subsequently, on the main surface of the semiconductor substrate 1, for example, a trench type element isolation portion SGI and an active region arranged so as to be surrounded by the trench type element isolation portion SGI are formed. At this time, a plurality of capacitive element step portions SGC similar to the element isolation portion SGI are formed on the main surface of the semiconductor substrate 1 in the stacked capacitor element region simultaneously with the element isolation portion SGI. That is, an element isolation groove 1a is formed in the element isolation region of the semiconductor substrate 1, and a plurality of capacitor element grooves 1a are simultaneously formed at predetermined locations in the stacked capacitor element region. An element isolation portion is formed by, for example, depositing an insulating film made of, for example, a silicon oxide film and polishing the insulating film by a CMP (Chemical Mechanical Polishing) method or the like so that the insulating film is left only in the groove 1a. An element isolation portion SGI is formed in the region, and a plurality of capacitor element step portions SGC are formed at predetermined locations in the stacked capacitor element region.

次に、図６に示すように、積層型容量素子領域の半導体基板１の主面に形成された複数の容量素子段差部ＳＧＣの溝１ａの内部から、例えばウエットエッチング法により、これらに埋め込まれていた絶縁膜を除去する。   Next, as shown in FIG. 6, from the inside of the grooves 1a of the plurality of capacitor element step portions SGC formed on the main surface of the semiconductor substrate 1 in the stacked capacitor element region, for example, wet etching is used to embed them. The insulating film that has been removed is removed.

次に、図７に示すように、半導体基板１の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法等によって導入することにより、埋め込みｎウェルＮＷおよびｐウェルＰＷを形成する。続いてメモリセル領域の半導体基板１の主面にｐ型不純物、例えばボロンをイオン注入することにより、選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用のｐ型の半導体領域５を形成する。この時のｐ型不純物イオンの打ち込みエネルギーは、例えば２０ＫｅＶ程度、ドーズ量は、例えば１．５×１０１３ｃｍ−２程度である。このｐウェルＰＷは、積層型容量素子Ｃ１の一方の容量電極の一部として機能する。また、本実施の形態では、一方の容量電極としてｐウェルＰＷを用いているが、ｎウェルを用いることも勿論可能である。 Next, as shown in FIG. 7, a predetermined impurity is selectively introduced into a predetermined portion of the semiconductor substrate 1 with a predetermined energy by an ion implantation method or the like, thereby forming a buried n-well NW and a p-well PW. Subsequently, a p-type semiconductor region 5 for forming a channel for selecting nMIS (Qnc) is formed by ion-implanting a p-type impurity such as boron into the main surface of the semiconductor substrate 1 in the memory cell region. At this time, the implantation energy of the p-type impurity ions is, for example, about 20 KeV, and the dose amount is, for example, about 1.5 × 10 13 cm −2 . The p-well PW functions as a part of one capacitor electrode of the multilayer capacitor C1. In this embodiment, the p-well PW is used as one capacitor electrode, but it is of course possible to use an n-well.

次に、半導体基板１に対して酸化処理を施すことにより、メモリセル領域および積層型容量素子領域の半導体基板１の主面に、例えば酸化シリコン膜からなるゲート絶縁膜４および第１容量絶縁膜９をそれぞれ形成する。ゲート絶縁膜４および第１容量絶縁膜９の厚さは、例えば１〜５ｎｍである。続いて半導体基板１の主面上に、例えば１×１０２０〜１×１０２１ｃｍ−３の不純物濃度を有する多結晶シリコン膜からなる第１導体膜を堆積する。この第１導体膜はＣＶＤ（Chemical Vapor Deposition）法により形成され、その厚さは、例えば０．１５〜０．２５μｍを例示することができる。続いてレジストパターンをマスクとして上記第１導体膜を加工することにより、メモリセル領域に選択ゲート電極ＣＧを形成し、積層型容量素子領域に下部電極ＣＧｃｂを形成する。選択ゲート電極ＣＧのゲート長は、例えば０．１〜０．２μｍである。なお、ここでは、ゲート絶縁膜４と第１容量絶縁膜９とを同じ工程で形成したが、それぞれ異なる工程で形成することもできる。例えば第１容量絶縁膜９を周辺回路のいずれかのＭＩＳのゲート絶縁膜を形成する工程で形成してもよい。 Next, by subjecting the semiconductor substrate 1 to oxidation treatment, a gate insulating film 4 and a first capacitor insulating film made of, for example, a silicon oxide film are formed on the main surface of the semiconductor substrate 1 in the memory cell region and the stacked capacitive element region. 9 is formed. The thickness of the gate insulating film 4 and the first capacitor insulating film 9 is, for example, 1 to 5 nm. Subsequently, a first conductor film made of a polycrystalline silicon film having an impurity concentration of, for example, 1 × 10 20 to 1 × 10 21 cm −3 is deposited on the main surface of the semiconductor substrate 1. The first conductor film is formed by a CVD (Chemical Vapor Deposition) method, and the thickness can be exemplified by 0.15 to 0.25 μm, for example. Subsequently, by processing the first conductive film using the resist pattern as a mask, the selection gate electrode CG is formed in the memory cell region, and the lower electrode CGcb is formed in the stacked capacitor element region. The gate length of the selection gate electrode CG is, for example, 0.1 to 0.2 μm. Although the gate insulating film 4 and the first capacitor insulating film 9 are formed in the same process here, they can be formed in different processes. For example, the first capacitor insulating film 9 may be formed in a process of forming a gate insulating film of any MIS of the peripheral circuit.

次に、図８に示すように、選択ゲート電極ＣＧおよびレジストパターンをマスクとして、メモリセル領域の半導体基板１の主面にｎ型不純物、例えばヒ素またはリンをイオン注入することにより、メモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用のｎ型の半導体領域７を形成する。この時のｎ型不純物イオンの打ち込みエネルギーは、例えば２５ｋｅＶ、ドーズ量は、例えば６．５×１０１２ｃｍ−２である。 Next, as shown in FIG. 8, by using the select gate electrode CG and the resist pattern as a mask, an n-type impurity, for example, arsenic or phosphorus is ion-implanted into the main surface of the semiconductor substrate 1 in the memory cell region. An n-type semiconductor region 7 for forming a (Qnm) channel is formed. At this time, the implantation energy of the n-type impurity ions is, for example, 25 keV, and the dose amount is, for example, 6.5 × 10 12 cm −2 .

次に、半導体基板１の主面上に、例えば酸化シリコン膜からなる絶縁膜６ｂ、窒化シリコン膜からなる電荷蓄積層ＣＳＬおよび酸化シリコン膜からなる絶縁膜６ｔを順次堆積する。絶縁膜６ｂは熱酸化法により形成され、その厚さは、例えば１〜１０ｎｍである。電荷蓄積層ＣＳＬはＣＶＤ法により形成され、その厚さは、例えば５〜２０ｎｍである。絶縁膜６ｔはＣＶＤ法により形成され、その厚さは、例えば５〜１５ｎｍである。従って、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの厚さは、例えば１１〜４５ｎｍとなる。   Next, on the main surface of the semiconductor substrate 1, for example, an insulating film 6b made of a silicon oxide film, a charge storage layer CSL made of a silicon nitride film, and an insulating film 6t made of a silicon oxide film are sequentially deposited. The insulating film 6b is formed by a thermal oxidation method, and its thickness is, for example, 1 to 10 nm. The charge storage layer CSL is formed by a CVD method, and the thickness thereof is, for example, 5 to 20 nm. The insulating film 6t is formed by a CVD method and has a thickness of, for example, 5 to 15 nm. Therefore, the thickness of the insulating films 6b and 6t and the charge storage layer CSL is, for example, 11 to 45 nm.

メモリセル領域おいて、上述の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬは、電荷保持機能に加えて、後に形成されるメモリ用ｎＭＩＳ（Ｑｎｍ）のゲート絶縁膜としても機能する。絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを構成する各膜（絶縁膜６ｂ、電荷蓄積層ＣＳＬおよび絶縁膜６ｔ）の構成は、製造する半導体装置の使用方法によって変わるため、ここでは代表的な構成および値のみを例示しているが、上記構成および値に限定されるものではない。   In the memory cell region, the insulating films 6b and 6t and the charge storage layer CSL described above also function as a gate insulating film of a memory nMIS (Qnm) to be formed later, in addition to the charge holding function. The structure of each of the insulating films 6b and 6t and the charge storage layer CSL (insulating film 6b, charge storage layer CSL and insulating film 6t) varies depending on the method of using the semiconductor device to be manufactured. Although only the values and the values are illustrated, the present invention is not limited to the above configurations and values.

また、積層型容量素子領域においては、上述の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬは、上部電極ＭＧｃｔと下部電極ＣＧｃｂとの間の耐圧を確保するために形成されている。すなわち、積層型容量素子領域における電荷蓄積層ＣＳＬは、電荷保持機能を有するものではなく、耐圧確保のために形成された絶縁膜である。従って、必ずしも絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬからなる積層膜を形成する必要はなく、単層の絶縁膜を形成することもできる。すなわち、耐圧を確保できるだけの膜厚を有する絶縁膜で形成されていれば良い。しかしながら、本実施の形態では、メモリセルＭＣと同工程で形成することで、製造工程を簡略化できるメリットがある。   In the stacked capacitive element region, the insulating films 6b and 6t and the charge storage layer CSL are formed in order to ensure a withstand voltage between the upper electrode MGct and the lower electrode CGcb. That is, the charge storage layer CSL in the stacked capacitive element region does not have a charge holding function, but is an insulating film formed to ensure a breakdown voltage. Therefore, it is not always necessary to form a laminated film including the insulating films 6b and 6t and the charge storage layer CSL, and a single-layer insulating film can also be formed. That is, it is only necessary that the insulating film has a thickness sufficient to ensure a withstand voltage. However, this embodiment has an advantage that the manufacturing process can be simplified by forming the memory cell MC in the same process.

次に、図９に示すように、半導体基板１の主面上に、例えば１×１０２０〜１×１０２１ｃｍ−３の不純物濃度を有する多結晶シリコン膜からなる第２導体膜１１を堆積する。この第２導体膜１１はＣＶＤ法により形成され、その厚さは、例えば０．０５〜０．１５μｍを例示することができる。 Next, as shown in FIG. 9, a second conductor film 11 made of a polycrystalline silicon film having an impurity concentration of 1 × 10 20 to 1 × 10 21 cm −3 is deposited on the main surface of the semiconductor substrate 1. To do. The second conductor film 11 is formed by a CVD method, and the thickness can be exemplified by 0.05 to 0.15 μm, for example.

次に、図１０に示すように、積層型容量素子領域の所定領域（後に上部電極ＭＧｃｔが形成される領域）を覆うレジストパターンＲＰ１を形成し、このレジストパターンＲＰ１をマスクとして、第２導体膜１１を異方性のドライエッチング法でエッチバックすることにより、メモリセル領域の選択ゲート電極ＣＧの両側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１１ａを形成し、積層型容量素子領域の下部電極ＣＧｃｂを形成する。メモリセル領域では、絶縁膜６ｔをエッチングストッパ層として第２導体膜１１がエッチバックされるが、エッチバックにより絶縁膜６ｔおよびその下の電荷蓄積層ＣＳＬがダメージを受けて損傷しないように、低ダメージのエッチング条件を設定することが望ましい。絶縁膜６ｔおよび電荷蓄積層ＣＳＬが損傷すると、電荷保持特性が劣化するなどのメモリセルの特性劣化が生じることになる。   Next, as shown in FIG. 10, a resist pattern RP1 is formed to cover a predetermined region (region where the upper electrode MGct will be formed later) in the multilayer capacitive element region, and the second conductor film is formed using this resist pattern RP1 as a mask. 11 is etched back by anisotropic dry etching to form sidewalls 11a on both sides of the select gate electrode CG in the memory cell region via the insulating films 6b and 6t and the charge storage layer CSL. A lower electrode CGcb in the capacitive element region is formed. In the memory cell region, the second conductor film 11 is etched back using the insulating film 6t as an etching stopper layer. However, in order to prevent the insulating film 6t and the charge storage layer CSL below it from being damaged by the etch back, the second conductor film 11 is low. It is desirable to set etching conditions for damage. When the insulating film 6t and the charge storage layer CSL are damaged, the characteristics of the memory cell such as the charge retention characteristics are deteriorated.

次に、図１１に示すように、レジストパターンＲＰ２をマスクとして、そこから露出するサイドウォール１１ａをエッチングして、メモリセル領域の選択ゲート電極ＣＧの側壁の片側のみに、サイドウォール１１ａからなるメモリゲート電極ＭＧを形成する。メモリゲート電極ＭＧのゲート長は、例えば０．０５〜０．１５μｍである。   Next, as shown in FIG. 11, using the resist pattern RP2 as a mask, the sidewall 11a exposed from the resist pattern RP2 is etched, and the memory made of the sidewall 11a is formed only on one side of the side wall of the selection gate electrode CG in the memory cell region. A gate electrode MG is formed. The gate length of the memory gate electrode MG is, for example, 0.05 to 0.15 μm.

次に、図１２に示すように、メモリセル領域の選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間および半導体基板１とメモリゲート電極ＭＧとの間、ならびに積層型容量素子領域の上部電極ＭＧｃｔと下部電極ＣＧｃｂとの間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを残して、その他の領域の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。   Next, as shown in FIG. 12, between the select gate electrode CG and the memory gate electrode MG in the memory cell region, between the semiconductor substrate 1 and the memory gate electrode MG, and the upper electrode MGct in the stacked capacitive element region The insulating films 6b and 6t and the charge storage layer CSL in other regions are selectively etched while leaving the insulating films 6b and 6t and the charge storage layer CSL between the lower electrode CGcb.

次に、図１３に示すように、その端部が選択ゲート電極ＣＧの上面に位置してメモリゲート電極ＭＧと反対側の選択ゲート電極ＣＧの一部を覆うレジストパターンを形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびレジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、メモリセル領域の半導体基板１の主面にｎ−型の半導体領域２ａｓをメモリゲート電極ＭＧに対して自己整合的に形成する。この時の不純物イオンの打ち込みエネルギーは、例えば５ｋｅＶ、ドーズ量は、例えば１×１０１５ｃｍ−２である。 Next, as shown in FIG. 13, after forming a resist pattern whose end is located on the upper surface of the selection gate electrode CG and covers a part of the selection gate electrode CG opposite to the memory gate electrode MG, the selection gate An n - type semiconductor region is formed in the main surface of the semiconductor substrate 1 in the memory cell region by ion-implanting an n-type impurity, for example, arsenic, into the main surface of the semiconductor substrate 1 using the electrode CG, the memory gate electrode MG, and the resist pattern as a mask. 2as is formed in a self-aligned manner with respect to the memory gate electrode MG. The implantation energy of impurity ions at this time is, for example, 5 keV, and the dose amount is, for example, 1 × 10 15 cm −2 .

次に、図１４に示すように、その端部が選択ゲート電極ＣＧの上面に位置してメモリゲート電極ＭＧ側の選択ゲート電極ＣＧの一部およびメモリゲート電極ＭＧを覆うレジストパターンを形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびレジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、メモリセル領域の半導体基板１の主面にｎ−型の半導体領域２ａｄを選択ゲート電極ＣＧに対して自己整合的に形成する。この時のｎ型不純物イオンの打ち込みエネルギーは、例えば７ｋｅＶ、ドーズ量は、例えば１×１０１５ｃｍ−２である。 Next, as shown in FIG. 14, after forming a resist pattern whose end is located on the upper surface of the selection gate electrode CG and covers a part of the selection gate electrode CG on the memory gate electrode MG side and the memory gate electrode MG. Then, an n-type impurity, for example, arsenic is ion-implanted into the main surface of the semiconductor substrate 1 using the selection gate electrode CG, the memory gate electrode MG, and the resist pattern as a mask, thereby forming an n − type in the main surface of the semiconductor substrate 1 in the memory cell region. The semiconductor region 2ad is formed in a self-aligned manner with respect to the selection gate electrode CG. At this time, the implantation energy of the n-type impurity ions is, for example, 7 keV, and the dose amount is, for example, 1 × 10 15 cm −2 .

ここでは、先にｎ−型の半導体領域２ａｓを形成し、その後ｎ−型の半導体領域２ａｄを形成したが、先にｎ−型の半導体領域２ａｄを形成し、その後ｎ−型の半導体領域２ａｓを形成してもよく、同時にｎ−型の半導体領域２ａｓ，２ａｄを形成してもよい。また、ｎ−型の半導体領域２ａｄを形成するｎ型不純物のイオン注入に続いて、ｐ型不純物、例えばボロンを半導体基板１の主面にイオン注入し、ｎ−型の半導体領域２ａｓ，２ａｄの下部を囲むようにｐ型の半導体領域を形成してもよい。ｐ型不純物イオンの打ち込みエネルギーは、例えば２０ｋｅＶ、ドーズ量は、例えば２．５×１０１３ｃｍ−２である。 Here, the n − type semiconductor region 2as is formed first, and then the n − type semiconductor region 2ad is formed. However, the n − type semiconductor region 2ad is formed first, and then the n − type semiconductor region 2as is formed. The n − type semiconductor regions 2as and 2ad may be formed at the same time. Further, following the ion implantation of the n-type impurity for forming the n − -type semiconductor region 2ad, a p-type impurity, for example, boron is ion-implanted into the main surface of the semiconductor substrate 1 to form the n − -type semiconductor regions 2as and 2ad. A p-type semiconductor region may be formed so as to surround the lower portion. The implantation energy of p-type impurity ions is, for example, 20 keV, and the dose amount is, for example, 2.5 × 10 13 cm −2 .

次に、図１５に示すように、半導体基板１の主面上に、例えば酸化シリコン膜からなる厚さ０．０８μｍの絶縁膜をプラズマＣＶＤ法により堆積した後、これを異方性のドライエッチング法でエッチバックすることにより、メモリセル領域の選択ゲート電極ＣＧの片側面およびメモリゲート電極ＭＧの片側面と、積層型容量素子領域の上部電極ＭＧｃｔおよび下部電極ＣＧｃｂの側面とにサイドウォール１２を形成する。サイドウォール１２のスペーサ長は、例えば０．０６μｍである。これにより、メモリセル領域では、選択ゲート電極ＣＧと半導体基板１との間のゲート絶縁膜４の露出していた側面、ならびにメモリゲート電極ＭＧと半導体基板１との間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの露出していた側面をサイドウォール１２によって覆うことができる。   Next, as shown in FIG. 15, an insulating film made of, for example, a silicon oxide film having a thickness of 0.08 μm is deposited on the main surface of the semiconductor substrate 1 by plasma CVD, and then anisotropically dry-etched. Etch back by this method, sidewalls 12 are formed on one side surface of the select gate electrode CG and one side surface of the memory gate electrode MG in the memory cell region, and on the side surfaces of the upper electrode MGct and the lower electrode CGcb in the stacked capacitor element region. Form. The spacer length of the sidewall 12 is, for example, 0.06 μm. Thereby, in the memory cell region, the exposed side surface of the gate insulating film 4 between the select gate electrode CG and the semiconductor substrate 1 and the insulating films 6b, 6t between the memory gate electrode MG and the semiconductor substrate 1 and The exposed side surface of the charge storage layer CSL can be covered with the sidewall 12.

次に、図１６に示すように、レジストパターンおよびサイドウォール１２をマスクとしてｎ型不純物、例えばヒ素およびリンを半導体基板１の主面にイオン注入することにより、メモリセル領域の半導体基板１の主面にｎ＋型の半導体領域２ｂを選択ゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合的に形成する。この時のｎ型不純物イオンの打ち込みエネルギーは、例えば５０ｋｅＶ、ドーズ量は、例えば４×１０１５ｃｍ−２、リンイオンの打ち込みエネルギーは、例えば４０ｋｅＶ、ドーズ量は、例えば５×１０１３ｃｍ−２である。これにより、メモリセル領域では、ｎ−型の半導体領域２ａｄおよびｎ＋型の半導体領域２ｂからなるドレイン領域Ｄｒｍ、ｎ−型の半導体領域２ａｓおよびｎ＋型の半導体領域２ｂからなるソース領域Ｓｒｍが形成される。 Next, as shown in FIG. 16, n-type impurities such as arsenic and phosphorus are ion-implanted into the main surface of the semiconductor substrate 1 using the resist pattern and the sidewalls 12 as a mask, so that the main substrate of the semiconductor substrate 1 in the memory cell region can be obtained. An n + type semiconductor region 2b is formed on the surface in a self-aligned manner with respect to the selection gate electrode CG and the memory gate electrode MG. At this time, the implantation energy of n-type impurity ions is, for example, 50 keV, the dose amount is, for example, 4 × 10 15 cm −2 , the implantation energy of phosphorus ions is, for example, 40 keV, and the dose amount is, for example, 5 × 10 13 cm −2 . is there. Thus, in the memory cell region, n - -type semiconductor regions 2ad and n + consists -type semiconductor region 2b drain region Drm, n - -type source region Srm comprising a semiconductor region 2as and the n + -type semiconductor region 2b is It is formed.

次に、図１７に示すように、メモリセル領域の選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびｎ＋型の半導体領域２ｂの上面と、積層型容量素子領域の上部電極ＭＧｃｔ、露出している下部電極ＣＧｃｂおよび給電部ＧＬの半導体基板１の活性領域（ｐウェルＰＷ）の上面とに、例えばコバルトシリサイド（ＣｏＳｉ２）層１３を自己整合法、例えばサリサイド（Salicide：Self Align silicide）プロセスにより形成する。まず、半導体基板１の主面上にスパッタリング法によりコバルト膜を堆積する。続いて半導体基板１にＲＴＡ（Rapid Thermal Anneal）法を用いた熱処理を施すことにより、メモリセル領域ではコバルト膜と選択ゲート電極ＣＧまたはメモリゲート電極を構成する多結晶シリコン膜（第１導体膜または第２導体膜１１）およびコバルト膜と半導体基板１を構成する単結晶シリコン（ｎ＋型の半導体領域２ｂ）、積層型容量素子領域ではコバルト膜と下部電極ＭＧｃｂまたは上部電極ＣＧｃｔを構成する多結晶シリコン膜（第１導体膜または第２導体膜１１）、給電部ＧＬではコバルト膜と半導体基板１を構成する単結晶シリコン（ｐウェルＰＷ）とを反応させてコバルトシリサイド層１３を形成する。その後、未反応のコバルト膜を除去する。コバルトシリサイド層１３を形成することにより、コバルトシリサイド層１３と、その上部に形成されるプラグ等との接触抵抗を低減することができ、またメモリセル領域では選択ゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース領域Ｓｒｍおよびドレイン領域Ｄｒｍ自身の抵抗、積層型容量素子領域では下部電極ＣＧｃｂ自身の抵抗を低減することができる。 Next, as shown in FIG. 17, the upper surface of the select gate electrode CG, the memory gate electrode MG, and the n + type semiconductor region 2b in the memory cell region, the upper electrode MGct in the stacked capacitive element region, and the exposed lower portion For example, a cobalt silicide (CoSi 2 ) layer 13 is formed on the electrode CGcb and the upper surface of the active region (p well PW) of the semiconductor substrate 1 of the power feeding unit GL by a self-alignment method, for example, a salicide (Salicide: Self Align silicide) process. . First, a cobalt film is deposited on the main surface of the semiconductor substrate 1 by a sputtering method. Subsequently, by subjecting the semiconductor substrate 1 to heat treatment using an RTA (Rapid Thermal Anneal) method, in the memory cell region, a cobalt film and a polycrystalline silicon film (first conductor film or The second conductor film 11) and the cobalt film and the single crystal silicon (n + type semiconductor region 2b) constituting the semiconductor substrate 1, and the polycrystalline film constituting the cobalt film and the lower electrode MGcb or the upper electrode CGct in the stacked capacitor element region. In the silicon film (first conductor film or second conductor film 11) and the power feeding unit GL, the cobalt film and the single crystal silicon (p well PW) constituting the semiconductor substrate 1 are reacted to form the cobalt silicide layer 13. Thereafter, the unreacted cobalt film is removed. By forming the cobalt silicide layer 13, the contact resistance between the cobalt silicide layer 13 and a plug formed on the cobalt silicide layer 13 can be reduced. In the memory cell region, the select gate electrode CG, the memory gate electrode MG, The resistance of the source region Srm and the drain region Drm itself, and the resistance of the lower electrode CGcb itself in the stacked capacitive element region can be reduced.

次に、図１８に示すように、半導体基板１の主面上に、例えば窒化シリコン膜からなる絶縁膜８ａおよび酸化シリコン膜からなる絶縁膜８ｂをＣＶＤ法により順次堆積した後、絶縁膜８ｂの表面を平坦化することにより、層間絶縁膜８を形成する。続いて層間絶縁膜８にコンタクトホールＣＮＴを形成した後、コンタクトホールＣＮＴ内にプラグＰＬＧを形成する。プラグＰＬＧは、例えばチタンおよび窒化チタンの積層膜からなる相対的に薄いバリア膜と、そのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導体膜とを有している。その後、層間絶縁膜８上に、例えばタングステン、アルミニウムまたは銅等からなる第１層配線Ｍ１を形成することによって、ＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置が略完成する。これ以降は、通常の半導体装置の製造工程を経て、半導体装置を製造する。   Next, as shown in FIG. 18, an insulating film 8a made of, for example, a silicon nitride film and an insulating film 8b made of a silicon oxide film are sequentially deposited on the main surface of the semiconductor substrate 1 by the CVD method, and then the insulating film 8b is formed. By planarizing the surface, an interlayer insulating film 8 is formed. Subsequently, after forming a contact hole CNT in the interlayer insulating film 8, a plug PLG is formed in the contact hole CNT. The plug PLG has, for example, a relatively thin barrier film made of a laminated film of titanium and titanium nitride, and a relatively thick conductor film made of tungsten, aluminum, or the like formed so as to be surrounded by the barrier film. Yes. After that, by forming a first layer wiring M1 made of, for example, tungsten, aluminum, or copper on the interlayer insulating film 8, a logic semiconductor device in which a MONOS nonvolatile memory is mounted is almost completed. Thereafter, the semiconductor device is manufactured through a normal manufacturing process of the semiconductor device.

このように、本実施の形態によれば、積層型容量素子Ｃ１の半導体基板１の活性領域に、複数（本実施の形態１では３つ）の容量素子用の溝１ａを形成することにより、溝１ａを形成しない場合と比べて、半導体基板１の活性領域ＡＣＴと下部電極ＣＧｃｂとの間で構成される第１容量部の容量面積が複数の容量素子用の溝１ａの側壁分程度増加し、さらに下部電極ＣＧｃｂと上部電極ＭＧｃｔとの間で構成される第２容量部の容量面積が複数の容量素子用の溝１ａの側壁分程度増加する。従って、積層型容量素子Ｃ１は、同じ平面寸法で、単層型容量素子または溝１ａを形成しない積層型容量素子よりも大きい容量面積を得ることができるので、その平面寸法を小さくしても単層型容量素子または溝１ａを形成しない積層型容量素子と同じ容量を得ることができる。例えば電源回路用の容量素子に積層型容量素子Ｃ１を採用すれば、電源回路用の容量素子の平面寸法を縮小することが可能となり、不揮発性メモリを混載する論理用半導体装置の低コスト化を図ることができる。   Thus, according to the present embodiment, by forming a plurality (three in the first embodiment) of trenches 1a for the capacitive element in the active region of the semiconductor substrate 1 of the stacked capacitive element C1, Compared to the case where the trench 1a is not formed, the capacitance area of the first capacitor portion formed between the active region ACT of the semiconductor substrate 1 and the lower electrode CGcb is increased by the side wall of the trenches 1a for a plurality of capacitive elements. In addition, the capacitance area of the second capacitor portion formed between the lower electrode CGcb and the upper electrode MGct is increased by the side wall of the plurality of capacitor element trenches 1a. Therefore, the multilayer capacitive element C1 can obtain a larger capacitance area than the single-layer capacitive element or the multilayer capacitive element not formed with the groove 1a with the same planar dimensions. It is possible to obtain the same capacitance as that of the layered capacitive element or the laminated capacitive element in which the groove 1a is not formed. For example, if the multilayer capacitive element C1 is adopted as the capacitive element for the power supply circuit, the planar dimension of the capacitive element for the power supply circuit can be reduced, and the cost of the logic semiconductor device in which the nonvolatile memory is embedded can be reduced. Can be planned.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

例えば、前記実施の形態では、メモリ用ｎＭＩＳのメモリゲート電極をサイドウォールで形成したスプリットゲート型ＭＯＮＯＳメモリセルを用いたが、これに限定されるものではない。例えば選択用ｎＭＩＳの選択ゲート電極をサイドウォールで形成したスプリットゲート型ＭＯＮＯＳメモリセルを用いてもよく、この場合には、下部電極はメモリ用ｎＭＩＳのメモリゲート電極と同一層の導体膜からなり、上部電極は選択用ｎＭＩＳの選択ゲート電極と同一層の導体膜からなる。   For example, in the above-described embodiment, the split gate type MONOS memory cell in which the memory gate electrode of the memory nMIS is formed by the sidewall is used, but the present invention is not limited to this. For example, a split gate type MONOS memory cell in which the selection gate electrode of the selection nMIS is formed of a sidewall may be used. In this case, the lower electrode is made of a conductor film in the same layer as the memory gate electrode of the memory nMIS, The upper electrode is made of the same conductive film as the selection gate electrode of the selection nMIS.

また、窒化シリコン膜を電荷蓄積層ＣＳＬとする不揮発性メモリと同工程で形成されるものに限るものではない。例えば、半導体基板上に形成されたゲート絶縁膜、多結晶シリコン膜等からなる浮遊ゲート電極、多結晶シリコン膜等からなる制御ゲート電極、および、浮遊ゲート電極と制御ゲート電極との間に形成された容量絶縁膜（酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層膜等）を有する不揮発性メモリと同工程で形成することもできる。その場合、半導体基板と下部電極の間の絶縁膜をゲート絶縁膜で構成し、容量素子の下部電極を浮遊ゲート電極で構成し、容量素子の上部電極を制御ゲート電極で構成し、下部電極と上部電極間の絶縁膜を容量絶縁膜で構成することもできる。なお、このような不揮発性メモリとして、ＮＡＮＤ型のフラッシュメモリやＮＯＲ型のフラッシュメモリを例示できる。   Further, the present invention is not limited to the one formed in the same process as the nonvolatile memory using the silicon nitride film as the charge storage layer CSL. For example, a gate insulating film formed on a semiconductor substrate, a floating gate electrode made of a polycrystalline silicon film, a control gate electrode made of a polycrystalline silicon film, and the like, and formed between the floating gate electrode and the control gate electrode. In addition, it can be formed in the same process as a nonvolatile memory having a capacitor insulating film (a laminated film of silicon oxide film / silicon nitride film / silicon oxide film). In that case, the insulating film between the semiconductor substrate and the lower electrode is constituted by a gate insulating film, the lower electrode of the capacitive element is constituted by a floating gate electrode, the upper electrode of the capacitive element is constituted by a control gate electrode, The insulating film between the upper electrodes can also be composed of a capacitive insulating film. As such a nonvolatile memory, a NAND flash memory and a NOR flash memory can be exemplified.

本発明は、不揮発性メモリセルと容量素子とを同一半導体基板上に搭載した半導体装置に適用することができる。   The present invention can be applied to a semiconductor device in which a nonvolatile memory cell and a capacitor are mounted on the same semiconductor substrate.

本発明の一実施の形態によるスプリットゲート型ＭＯＮＯＳメモリセルを用いたメモリセルアレイの一部を示す要部平面図である。1 is a plan view of a principal part showing a part of a memory cell array using a split gate type MONOS memory cell according to an embodiment of the present invention; 図１のＡ−Ａ′線における要部断面図である。It is principal part sectional drawing in the AA 'line of FIG. 本発明の一実施の形態である電源回路用の積層型容量素子の要部平面図である。It is a principal part top view of the multilayer capacitor element for power supply circuits which is one embodiment of this invention. 図３のＢ−Ｂ′線における要部断面図である。FIG. 4 is a main part cross-sectional view taken along line BB ′ of FIG. 3. 本発明の一実施の形態によるＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing process of the semiconductor device for logic which embeds the MONOS system non-volatile memory by one embodiment of this invention. 図５に続くＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程中の図５と同じ箇所の要部断面図である。FIG. 6 is a fragmentary cross-sectional view of the same portion as that in FIG. 5 during a manufacturing step of the logic semiconductor device in which the MONOS nonvolatile memory is embedded, following FIG. 5; 図６に続くＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程中の図５と同じ箇所の要部断面図である。FIG. 7 is a fragmentary cross-sectional view of the same portion as that in FIG. 5 during a manufacturing step of the logic semiconductor device in which the MONOS nonvolatile memory is embedded, following FIG. 6; 図７に続くＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程中の図５と同じ箇所の要部断面図である。FIG. 8 is a cross-sectional view of the principal part of the same portion as FIG. 5 in the manufacturing process of the logic semiconductor device in which the MONOS nonvolatile memory is embedded, following FIG. 7; 図８に続くＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程中の図５と同じ箇所の要部断面図である。FIG. 9 is a fragmentary cross-sectional view of the same place as that in FIG. 5 during the manufacturing process of the logic semiconductor device in which the MONOS nonvolatile memory is embedded, following FIG. 8. 図９に続くＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程中の図５と同じ箇所の要部断面図である。FIG. 10 is a fragmentary cross-sectional view of the same place as that in FIG. 5 during the manufacturing process of the logic semiconductor device in which the MONOS nonvolatile memory is embedded, following FIG. 9; 図１０に続くＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程中の図５と同じ箇所の要部断面図である。FIG. 11 is a fragmentary cross-sectional view of the same portion as that in FIG. 5 during a manufacturing step of the logic semiconductor device in which the MONOS nonvolatile memory is embedded, following FIG. 10; 図１１に続くＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程中の図５と同じ箇所の要部断面図である。FIG. 12 is a fragmentary cross-sectional view of the same place as that in FIG. 5 during the manufacturing process of the logic semiconductor device in which the MONOS nonvolatile memory is embedded, following FIG. 11. 図１２に続くＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程中の図５と同じ箇所の要部断面図である。FIG. 13 is a fragmentary cross-sectional view of the same place as that in FIG. 5 during the manufacturing process of the logic semiconductor device in which the MONOS nonvolatile memory is embedded, following FIG. 12. 図１３に続くＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程中の図５と同じ箇所の要部断面図である。FIG. 14 is a fragmentary cross-sectional view of the same portion as that in FIG. 5 during a manufacturing step of the logic semiconductor device in which the MONOS nonvolatile memory is embedded, following FIG. 13; 図１４に続くＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程中の図５と同じ箇所の要部断面図である。FIG. 15 is a fragmentary cross-sectional view of the same place as that in FIG. 5 during the manufacturing process of the logic semiconductor device in which the MONOS nonvolatile memory is embedded, following FIG. 14. 図１５に続くＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程中の図５と同じ箇所の要部断面図である。FIG. 16 is a main-portion cross-sectional view of the same portion as that in FIG. 5 of the logic semiconductor device in which the MONOS nonvolatile memory is embedded, following the manufacturing step shown in FIG. 15; 図１６に続くＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程中の図５と同じ箇所の要部断面図である。FIG. 17 is a main-portion cross-sectional view of the same portion as that of FIG. 5 in the manufacturing process of the logic semiconductor device in which the MONOS nonvolatile memory is mounted, following FIG. 16; 図１７に続くＭＯＮＯＳ方式不揮発性メモリを混載する論理用半導体装置の製造工程中の図５と同じ箇所の要部断面図である。FIG. 18 is a fragmentary cross-sectional view of the same portion as that in FIG. 5 during a manufacturing step of the logic semiconductor device in which the MONOS nonvolatile memory is embedded, following FIG. 17; （ａ）は本発明者らが検討したＭＯＮＯＳ方式不揮発性メモリを混載するマイクロコンピュータに搭載した積層型容量素子の要部平面図、（ｂ）は同図（ａ）のＣ−Ｃ′線における要部断面図である。(A) is a plan view of the principal part of a stacked capacitive element mounted on a microcomputer in which the MONOS nonvolatile memory studied by the present inventors is mounted, and (b) is taken along the line CC ′ in FIG. It is principal part sectional drawing.

符号の説明Explanation of symbols

１ 半導体基板
１ａ 溝
２ａｄ，２ａｓ，２ｂ 半導体領域
３ シリサイド層
４ ゲート絶縁膜
５ 半導体領域
６ｂ，６ｔ 絶縁膜
７ 半導体領域
８ 層間絶縁膜
８ａ，８ｂ 絶縁膜
９ 第１容量絶縁膜
１０ 第２容量絶縁膜
１１ 第２導体膜
１１ａ，１２ サイドウォール
１３ コバルトシリサイド層
５１ シリコン基板
５２ 第１容量絶縁膜
５３ 下部電極
５４ 第２容量絶縁膜
５５ 上部電極
ＡＣＴ 活性領域
Ｃ１，Ｃ２ 容量素子
ＣＧ 選択ゲート電極
ＣＧｃｂ 下部電極
ＣＮＴ コンタクトホール
ＣＳＬ 電荷蓄積層
Ｄｒｍ ドレイン領域
ＧＬ 給電部
Ｍ１ 配線
ＭＣ メモリセル
ＭＧ メモリゲート電極
ＭＧｃｔ 上部電極
ＮＷ ｎウェル
ＰＬＧ プラグ
ＰＷ ｐウェル
Ｑｎｃ 選択用ｎＭＩＳ
Ｑｎｍ メモリ用ｎＭＩＳ
ＲＰ１，ＲＰ２ レジストパターン
ＳＧＣ 容量素子段差部
ＳＧＩ 素子分離部
ＳＬ ソース線
Ｓｒｍ ソース領域
ＷＬ１，ＷＬ２ ワード線 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 1a Groove 2ad, 2as, 2b Semiconductor region 3 Silicide layer 4 Gate insulating film 5 Semiconductor region 6b, 6t Insulating film 7 Semiconductor region 8 Interlayer insulating film 8a, 8b Insulating film 9 1st capacity insulating film 10 2nd capacity insulating film Film 11 Second conductor film 11a, 12 Side wall 13 Cobalt silicide layer 51 Silicon substrate 52 First capacitor insulating film 53 Lower electrode 54 Second capacitor insulating film 55 Upper electrode ACT Active region C1, C2 Capacitance element CG Select gate electrode CGcb Lower Electrode CNT Contact hole CSL Charge storage layer Drm Drain region GL Power feeding portion M1 Wiring MC Memory cell MG Memory gate electrode MGct Upper electrode NW n well PLG Plug PW p well Qnc Selection nMIS
NMIS for Qnm memory
RP1, RP2 Resist pattern SGC Capacitor element step part SGI Element isolation part SL Source line Srm Source region WL1, WL2 Word line

Claims (16)

半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルと、前記半導体基板の主面の第３領域に容量素子とを有する半導体装置であって、
前記不揮発性メモリセルは、前記第１領域に形成された第１絶縁膜と、前記第１絶縁膜を介して形成された前記第１電界効果トランジスタの第１ゲート電極と、前記第２領域に形成された電荷を蓄積する機能を有する電荷蓄積層を含む第２絶縁膜と、前記第２絶縁膜を介して形成された前記第２電界効果トランジスタの第２ゲート電極と、前記第１ゲート電極と前記第２ゲート電極との間に形成された第３絶縁膜とから構成されており、
前記容量素子は、前記第３領域に形成された前記半導体基板の素子分離部に囲まれた活性領域と前記活性領域上に第１容量絶縁膜を介して設けられた下部電極との間で形成された第１容量部と、前記下部電極と前記下部電極上に第２容量絶縁膜を介して設けられた上部電極との間で形成された第２容量部とが並列に接続されて構成されており、
前記下部電極は前記第１電界効果トランジスタの第１ゲート電極と同一層の導体膜からなり、前記第２容量絶縁膜は前記第２絶縁膜と同一層の絶縁膜からなり、前記上部電極は前記第２電界効果トランジスタの第２ゲート電極と同一層の導体膜からなり、
前記第３領域の前記活性領域に、複数の溝が形成されていることを特徴とする半導体装置。 A non-volatile memory cell including a first field effect transistor in a first region of a main surface of a semiconductor substrate and a second field effect transistor adjacent to the first field effect transistor in a second region, and a main surface of the semiconductor substrate A semiconductor device having a capacitive element in the third region,
The nonvolatile memory cell includes a first insulating film formed in the first region, a first gate electrode of the first field effect transistor formed through the first insulating film, and a second region. A second insulating film including a charge storage layer having a function of storing the formed charge; a second gate electrode of the second field effect transistor formed through the second insulating film; and the first gate electrode. And a third insulating film formed between the second gate electrode and the second gate electrode,
The capacitive element is formed between an active region surrounded by an element isolation portion of the semiconductor substrate formed in the third region and a lower electrode provided on the active region via a first capacitive insulating film. The first capacitor portion formed and the second capacitor portion formed between the lower electrode and the upper electrode provided on the lower electrode via the second capacitor insulating film are connected in parallel. And
The lower electrode is made of a conductor film in the same layer as the first gate electrode of the first field effect transistor, the second capacitor insulating film is made of an insulating film in the same layer as the second insulating film, and the upper electrode is A conductive film in the same layer as the second gate electrode of the second field effect transistor;
A semiconductor device, wherein a plurality of grooves are formed in the active region of the third region. 請求項１記載の半導体装置において、前記第１容量絶縁膜は単層膜であり、前記第２容量絶縁膜は前記電荷蓄積層を含む積層膜であることを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein the first capacitor insulating film is a single layer film, and the second capacitor insulating film is a stacked film including the charge storage layer. 請求項２記載の半導体装置において、前記第１容量絶縁膜は前記第１絶縁膜と同一層の絶縁膜、または周辺回路を構成するいずれかの電荷効果トランジスタのゲート絶縁膜と同一層の絶縁膜からなることを特徴とする半導体装置。   3. The semiconductor device according to claim 2, wherein the first capacitor insulating film is an insulating film in the same layer as the first insulating film, or an insulating film in the same layer as a gate insulating film of any charge effect transistor constituting a peripheral circuit. A semiconductor device comprising: 請求項１記載の半導体装置において、前記溝は矩形の平面形状を有し、前記溝の底辺は前記下部電極の厚さの２倍よりも大きいことを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein the groove has a rectangular planar shape, and the bottom of the groove is larger than twice the thickness of the lower electrode. 請求項１記載の半導体装置において、前記半導体基板の給電部の活性領域に達するコンタクトホールと、前記上部電極の引き出し部に達するコンタクトホールとを通じて、前記給電部の活性領域と前記上部電極の引き出し部とを配線で接続することにより、前記第１容量部と前記第２容量部とを並列に接続することを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein the active region of the power feeding portion and the lead portion of the upper electrode are connected through a contact hole reaching the active region of the power feeding portion of the semiconductor substrate and a contact hole reaching the lead portion of the upper electrode. The semiconductor device is characterized in that the first capacitor portion and the second capacitor portion are connected in parallel by connecting each other with a wiring. 半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルと、前記半導体基板の主面の第３領域に容量素子とを形成する半導体装置の製造方法であって、以下の工程を含むことを特徴とする半導体装置の製造方法；
（ａ）前記半導体基板の主面に素子分離用の溝と、前記第３領域の前記半導体基板の主面に容量素子用の溝とを形成する工程、
（ｂ）前記素子分離用の溝の内部および前記容量素子用の溝の内部に絶縁膜を埋め込む工程、
（ｃ）前記容量素子用の溝の内部の前記絶縁膜を除去する工程、
（ｄ）前記第１領域の前記半導体基板の主面に第１絶縁膜を形成し、前記第３領域の前記半導体基板の主面に第１容量絶縁膜を形成する工程、
（ｅ）前記（ｄ）工程の後、前記半導体基板の主面上に第１導体膜を堆積した後、前記第１導体膜を加工して、前記第１領域に前記第１絶縁膜を介して前記第１導体膜からなる前記第１電界効果トランジスタの第１ゲート電極を形成し、前記第３領域に前記第１容量絶縁膜を介して前記第１導体膜からなる前記容量素子の下部電極を形成する工程、
（ｆ）前記（ｅ）工程の後、前記半導体基板の主面上に電荷を蓄積する機能を有する電荷蓄積層を含む第２絶縁膜を堆積する工程、
（ｇ）前記（ｆ）工程の後、前記半導体基板の主面上に第２導体膜を堆積した後、前記第２導体膜を加工して、前記第２領域に前記第２絶縁膜を介して前記第２導体膜からなる前記第２電界効果トランジスタの第２ゲート電極を形成し、前記第３領域の前記下部電極上に前記第２絶縁膜と同一層の絶縁膜からなる第２容量絶縁膜を介して前記第２導体膜からなる前記容量素子の上部電極を形成する工程。 A non-volatile memory cell including a first field effect transistor in a first region of a main surface of a semiconductor substrate and a second field effect transistor adjacent to the first field effect transistor in a second region, and a main surface of the semiconductor substrate A method of manufacturing a semiconductor device, wherein a capacitor element is formed in the third region of the semiconductor device, the method including the following steps:
(A) a step of forming an element isolation groove on the main surface of the semiconductor substrate and a capacitor element groove on the main surface of the semiconductor substrate in the third region;
(B) a step of embedding an insulating film in the element isolation groove and in the capacitor element groove;
(C) removing the insulating film inside the capacitor element trench;
(D) forming a first insulating film on the main surface of the semiconductor substrate in the first region, and forming a first capacitor insulating film on the main surface of the semiconductor substrate in the third region;
(E) After the step (d), after depositing a first conductor film on the main surface of the semiconductor substrate, the first conductor film is processed, and the first insulating film is interposed in the first region. Forming a first gate electrode of the first field effect transistor made of the first conductor film, and forming a lower electrode of the capacitor element made of the first conductor film through the first capacitor insulating film in the third region. Forming a process,
(F) After the step (e), a step of depositing a second insulating film including a charge storage layer having a function of storing charges on the main surface of the semiconductor substrate;
(G) After the step (f), a second conductor film is deposited on the main surface of the semiconductor substrate, the second conductor film is processed, and the second insulating film is interposed in the second region. Forming a second gate electrode of the second field effect transistor made of the second conductor film, and forming a second capacitance insulation made of the same insulating film as the second insulating film on the lower electrode of the third region. Forming an upper electrode of the capacitive element made of the second conductor film through a film; 請求項６記載の半導体装置の製造方法において、前記第１容量絶縁膜は単層膜であり、前記第２容量絶縁膜は前記電荷蓄積層を含む積層膜であることを特徴とする半導体装置の製造方法。   7. The method of manufacturing a semiconductor device according to claim 6, wherein the first capacitor insulating film is a single layer film, and the second capacitor insulating film is a stacked film including the charge storage layer. Production method. 請求項７記載の半導体装置の製造方法において、前記第１容量絶縁膜は前記第１絶縁膜と同一工程において形成される、または周辺回路を構成するいずれかの電荷効果トランジスタのゲート絶縁膜と同一工程において形成されることを特徴とする半導体装置の製造方法。   8. The method of manufacturing a semiconductor device according to claim 7, wherein the first capacitor insulating film is formed in the same step as the first insulating film, or is the same as a gate insulating film of any charge effect transistor constituting a peripheral circuit. A method for manufacturing a semiconductor device, characterized by being formed in a process. 請求項６記載の半導体装置の製造方法において、前記容量素子用の溝は矩形の平面形状を有し、前記容量素子用の溝の底辺は前記下部電極の厚さの２倍よりも大きく形成されることを特徴とする半導体装置の製造方法。   7. The method of manufacturing a semiconductor device according to claim 6, wherein the capacitor element groove has a rectangular planar shape, and a bottom side of the capacitor element groove is formed to be larger than twice the thickness of the lower electrode. A method of manufacturing a semiconductor device. 請求項６記載の半導体装置の製造方法において、前記（ｇ）工程の後、さらに
（ｈ）前記半導体基板の主面上に層間絶縁膜を形成する工程と、
（ｉ）前記層間絶縁膜に、前記半導体基板の給電部の活性領域に達する第１コンタクトホールと、前記上部電極の引き出し部に達する第２コンタクトホールと、前記下部電極の引き出し部に達する第３コンタクトホールとを形成し、前記第１、第２および第３コンタクトホールの内部にプラグを形成する工程と、
（ｊ）前記第１、第２および第３コンタクトホールの内部のプラグにそれぞれ接続する配線を形成する工程とを有し、
前記給電部の活性領域に達する前記第１コンタクトホールの内部に形成されたプラグと、前記上部電極の引き出し部に達する前記第２コンタクトホールの内部に形成されたプラグとを前記配線により接続することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 6, further comprising: (h) a step of forming an interlayer insulating film on the main surface of the semiconductor substrate after the step (g);
(I) In the interlayer insulating film, a first contact hole reaching the active region of the power feeding portion of the semiconductor substrate, a second contact hole reaching the lead portion of the upper electrode, and a third contact reaching the lead portion of the lower electrode Forming a contact hole and forming a plug inside the first, second and third contact holes;
(J) forming a wiring connected to each of the plugs inside the first, second and third contact holes,
The plug formed inside the first contact hole reaching the active region of the power feeding portion and the plug formed inside the second contact hole reaching the lead portion of the upper electrode are connected by the wiring. A method of manufacturing a semiconductor device. 半導体基板に形成された溝内に絶縁膜が埋め込まれ、かつ、前記半導体基板の活性領域を区画する素子分離部と、前記半導体基板上に形成された容量素子とを有する半導体装置であって、
前記容量素子は、前記活性領域に形成され、その接合深さが前記溝よりも深く、かつ、前記容量素子の第１電極を構成するウェルと、前記ウェル上に形成された第１容量絶縁膜と、前記第１容量絶縁膜上に形成された第２電極と、前記第２電極上に形成された第２容量絶縁膜と、前記第２容量絶縁膜上に形成された第３電極とを有し、
前記溝は、前記ウェル内にも形成されており、
前記第１容量絶縁膜および第２電極は、前記ウェル内の溝内部にも形成されていることを特徴とする半導体装置。 An insulating film is embedded in a groove formed in a semiconductor substrate, and the semiconductor device has an element isolation portion that partitions an active region of the semiconductor substrate, and a capacitor element formed on the semiconductor substrate,
The capacitive element is formed in the active region, has a junction depth deeper than the trench, and forms a first electrode of the capacitive element, and a first capacitive insulating film formed on the well A second electrode formed on the first capacitor insulating film, a second capacitor insulating film formed on the second electrode, and a third electrode formed on the second capacitor insulating film. Have
The groove is also formed in the well,
The semiconductor device according to claim 1, wherein the first capacitor insulating film and the second electrode are also formed in a trench in the well. 請求項１１記載の半導体装置において、
前記第２容量絶縁膜および第３電極は、前記ウェル内の溝内部にも形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 11.
The semiconductor device according to claim 1, wherein the second capacitor insulating film and the third electrode are also formed in a trench in the well. 請求項１１記載の半導体装置において、
前記容量素子は、前記第１電極、前記第１容量絶縁膜および前記第２電極からなる第１容量部と、前記第２電極、前記第２容量絶縁膜および前記第３電極からなる第２容量部とが並列接続されていることを特徴とした半導体装置。 The semiconductor device according to claim 11.
The capacitor element includes a first capacitor portion including the first electrode, the first capacitor insulating film, and the second electrode, and a second capacitor including the second electrode, the second capacitor insulating film, and the third electrode. A semiconductor device characterized by being connected in parallel with each other. 請求項１１記載の半導体装置において、
前記ウェル内の溝の平面形状は矩形であり、前記ウェル内の溝の底辺は前記第２電極の厚さの２倍よりも大きく形成されることを特徴とする半導体装置。 The semiconductor device according to claim 11.
The planar shape of the groove in the well is rectangular, and the bottom of the groove in the well is formed to be larger than twice the thickness of the second electrode. 請求項１１記載の半導体装置において、さらに、前記半導体基板の主面の第１領域に第１電界効果トランジスタを含み、かつ、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを有し、
前記不揮発性メモリセルは、前記第１領域に形成された第１絶縁膜と、前記第１絶縁膜を介して形成された前記第１電界効果トランジスタの第１ゲート電極と、前記第２領域に形成された電荷を蓄積する機能を有する電荷蓄積層を含む第２絶縁膜と、前記第２絶縁膜を介して形成された前記第２電界効果トランジスタの第２ゲート電極と、前記第１ゲート電極と前記第２ゲート電極との間に形成された前記第３絶縁膜とから構成されており、
前記第２電極は、前記第１電界効果トランジスタの第１ゲート電極と同一層の導体膜からなり、
前記第２容量絶縁膜は、前記第２絶縁膜と同一層の絶縁膜からなり、
前記第３電極は、前記第２電界効果トランジスタの第２ゲート電極と同一層の導体膜からなることを特徴とする半導体装置。 12. The semiconductor device according to claim 11, further comprising a first field effect transistor in a first region of a main surface of the semiconductor substrate, and a second field effect transistor adjacent to the first field effect transistor in a second region. A non-volatile memory cell containing
The nonvolatile memory cell includes a first insulating film formed in the first region, a first gate electrode of the first field effect transistor formed through the first insulating film, and a second region. A second insulating film including a charge storage layer having a function of storing the formed charge; a second gate electrode of the second field effect transistor formed through the second insulating film; and the first gate electrode. And the third insulating film formed between the second gate electrode and the second gate electrode,
The second electrode is made of a conductor film in the same layer as the first gate electrode of the first field effect transistor,
The second capacitor insulating film is made of the same insulating film as the second insulating film,
The semiconductor device, wherein the third electrode is made of a conductor film in the same layer as the second gate electrode of the second field effect transistor. 請求項１１記載の半導体装置において、さらに、前記半導体基板の他主面に不揮発性メモリセルを有し、
前記不揮発性メモリセルは、前記半導体基板に形成された第１絶縁膜と、前記第１絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された制御ゲート電極とを有し、
前記第２電極は、前記浮遊ゲート電極と同一層の導体膜からなり、
前記第２容量絶縁膜は、前記第２絶縁膜と同一層の絶縁膜からなり、
前記第３電極は、前記制御ゲート電極と同一層の導体膜からなることを特徴とする半導体装置。 The semiconductor device according to claim 11, further comprising a nonvolatile memory cell on the other main surface of the semiconductor substrate,
The nonvolatile memory cell includes a first insulating film formed on the semiconductor substrate, a floating gate electrode formed on the first insulating film, a second insulating film formed on the floating gate electrode, A control gate electrode formed on the second insulating film,
The second electrode is made of the same conductive film as the floating gate electrode,
The second capacitor insulating film is made of the same insulating film as the second insulating film,
The semiconductor device, wherein the third electrode is made of a conductor film in the same layer as the control gate electrode.
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