JP2009080363A

JP2009080363A - Display unit

Info

Publication number: JP2009080363A
Application number: JP2007250566A
Authority: JP
Inventors: Kyoichi Ushiwaka; 京一牛若
Original assignee: Individual
Current assignee: Individual
Priority date: 2007-09-27
Filing date: 2007-09-27
Publication date: 2009-04-16

Abstract

<P>PROBLEM TO BE SOLVED: To reduce a wiring cost by reducing the number of signal cables necessary for connection between units, also, to reduce signal deformation and timing deviation due to multistage connection and an increase in cable length, and to cope with data transfer by a higher frequency clock. <P>SOLUTION: A latch signal, a line address reset signal and a brightness control signal as necessary are overlapped on a shift clock, then, a unified control signal is generated as one clock signal, and also, a clock signal waveform correction circuit for outputting the clock signal to the following unit is disposed for each display unit. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、ドットマトリクス型表示ユニットに関するものである。 The present invention relates to a dot matrix display unit.

複数の表示ユニットを連結して構成されるドットマトリクス方式による表示装置においてシフトレジスタを用いて画像データをシリアル伝送する場合、データ信号の他に表示ユニットを制御する信号として、シフトクロック、ラッチ、ラインアドレスリセット、画面全体の明るさを調節する輝度調整等がある。 When image data is serially transmitted using a shift register in a dot matrix display device configured by connecting a plurality of display units, a shift clock, a latch, a line are used as signals for controlling the display unit in addition to the data signal. Address reset, brightness adjustment to adjust the brightness of the entire screen, etc.

バッファを介して後段のユニットにクロックを伝達する表示ユニットにおいてはバッファを介する毎にクロック信号のデューティ比が変化して後方のユニットに信号が伝わらなくなり、波形補正を行わなうかクロックの周波数を低く抑える必要があることが知られている。（特開平７−１３４５６２参照） In the display unit that transmits the clock to the subsequent unit through the buffer, the duty ratio of the clock signal changes every time it passes through the buffer, so that the signal is not transmitted to the rear unit, and waveform correction is performed or the clock frequency is lowered. It is known that it needs to be suppressed. (See JP-A-7-134562)

さらに、接続されるユニットの数やケーブルの長さによって制御信号間にはタイミングのずれが生じるが、クロックのみの波形補正では制御信号間のタイミングのずれまでは補正されない。 Furthermore, although a timing shift occurs between the control signals depending on the number of connected units and the length of the cable, the waveform correction using only the clock does not correct the timing shift between the control signals.

単色表示に比べデータ量が多いフルカラー表示を行う場合には、上記理由によりクロックの周波数を上げる事が難しいので、転送速度を確保するためにデータ線の本数を増やす必要があった。 In the case of performing full color display with a larger amount of data than monochrome display, it is difficult to increase the clock frequency for the above reason, and therefore it is necessary to increase the number of data lines in order to ensure the transfer speed.

しかし、信号線が多くなるほど信号間の干渉が起こりやすく、線長が長くなるときにはこれを低減するためにツイストケーブルや同軸ケーブルが用いられる場合もあるが、線数が多い場合これらのケーブルは高価である。
特開平７−１３４５６２特開平９−２２２７３ However, as the number of signal lines increases, interference between signals tends to occur, and when the line length becomes longer, twisted cables and coaxial cables may be used to reduce this, but these cables are expensive when the number of lines is large. It is.
JP 7-134562 A JP 9-22273 A

解決しようとする問題点は、表示ユニット間を繋ぐ信号線の数が多く配線費用が嵩むことと、ユニット数が多い場合やケーブル長が長い場合に信号間の干渉やクロックのデューティー比の変化などで誤動作が起こり易い点である。 The problem to be solved is that the number of signal lines connecting the display units is large and the wiring cost increases, and when the number of units is large or the cable length is long, interference between signals and changes in the duty ratio of the clock, etc. It is a point that malfunction is likely to occur.

本発明は制御信号として、シフトクロックにラッチ信号、ラインアドレスリセット信号、必要に応じて輝度調整信号が重畳されたクロック信号を用い、また、クロック周波数を高くする必要があるときには、そのクロック信号を波形補正して次ユニットへ出力することを主要な特徴とする。 The present invention uses a clock signal in which a latch signal, a line address reset signal and, if necessary, a luminance adjustment signal are superimposed on a shift clock as a control signal, and when it is necessary to increase the clock frequency, The main feature is that the waveform is corrected and output to the next unit.

本発明の表示ユニットによれば、ユニット間の接続に必要な信号線が少なく、例えば従来３０対程度のケーブルを必要としていたフルカラー用の表示ユニットを、ＲＧＢデータ各１対ずつとクロックの合計４対のツイストペアケーブルで接続することが可能となり、接続に要する費用が低減できるとともに、制御信号が１本にまとまり、さらにユニットごとにクロックの波形を補正することにより、ユニット数が多い場合でも線長が長い場合でも誤動作が起き難い。 According to the display unit of the present invention, the number of signal lines necessary for connection between the units is small. For example, a full-color display unit that conventionally requires about 30 pairs of cables is used for each RGB data pair and clock total 4 It is possible to connect with a pair of twisted pair cables, and the cost required for connection can be reduced, the control signal is integrated into one, and the clock waveform is corrected for each unit, so even if the number of units is large, the line length Malfunctions are unlikely to occur even when the is long.

表示ユニット間の接続に必要な信号線の本数を減らし、かつ誤動作を起こし難いという目的を、最小の回路によって実現した。 The purpose of reducing the number of signal lines required for connection between display units and preventing malfunctions is realized with a minimum circuit.

図１は、本発明の表示ユニットにおける信号重畳方式の１実施例であって制御信号として、シフトクロック、ラッチ信号、ラインアドレスリセット信号および輝度調整信号を重畳してなるクロック信号を用いた場合のタイミング図である。 FIG. 1 shows an embodiment of a signal superposition method in the display unit of the present invention, in which a clock signal in which a shift clock, a latch signal, a line address reset signal and a luminance adjustment signal are superposed is used as a control signal. It is a timing diagram.

クロック信号において、ラッチ信号は１周期のクロックの中断で表され、アドレスリセット信号は２周期以上のクロックの中断で表される。 In the clock signal, the latch signal is expressed by interruption of the clock of one cycle, and the address reset signal is expressed by interruption of the clock of two cycles or more.

輝度調整信号はアドレスリセット信号の幅によって決定される。例えば、アドレスリセット信号が２周期の時に最大の明るさを表し９周期の時に最小の明るさを表すとすれば、最小から最大まで８段階の明るさを制御することができる。 The luminance adjustment signal is determined by the width of the address reset signal. For example, if the address reset signal represents the maximum brightness when the period is two cycles and the minimum brightness when the address reset signal is nine periods, the brightness can be controlled in eight levels from the minimum to the maximum.

図２は、上記クロック信号を用いたダイナミック点灯方式単色表示ユニットの回路構成の１例である。 FIG. 2 is an example of a circuit configuration of a dynamic lighting single color display unit using the clock signal.

位相制御発振器１はクロック入力に同期したシフトクロックを生成する。 The phase control oscillator 1 generates a shift clock synchronized with the clock input.

計数回路２はシフトクロックの立下り時に、同期リセット入力が”Ｌ”の場合にカウントアップし”Ｈ”の場合にはクリアすることで、クロック入力の中断間隔を計数する。 At the falling edge of the shift clock, the counting circuit 2 counts up when the synchronous reset input is “L” and clears it when it is “H”, thereby counting the interruption interval of the clock input.

クロック入力が連続しているときの計数回路２の計数値は０であるが、１周期間クロック入力が中断すると計数値は１となり、シフトレジスタ３に対するラッチ信号とアドレスカウンタ５に対するカウントクロックを出力する。 When the clock input is continuous, the count value of the counting circuit 2 is 0, but when the clock input is interrupted for one cycle, the count value becomes 1, and a latch signal for the shift register 3 and a count clock for the address counter 5 are output. To do.

クロック入力の中断が２周期以上続き計数値が１を超えると、計数回路２はアドレスカウンタ５に対してリセット信号を出力する。 When the clock input is interrupted for two cycles or more and the count value exceeds 1, the count circuit 2 outputs a reset signal to the address counter 5.

輝度制御回路７は計数回路２が出力するリセット信号の立下り時に計数回路２の計数値を取り込み、その値に応じてラッチ４の出力イネーブルを時分割制御して画面の輝度を調整する。 The luminance control circuit 7 takes in the count value of the counting circuit 2 when the reset signal output from the counting circuit 2 falls, and adjusts the luminance of the screen by time-sharing controlling the output enable of the latch 4 according to the value.

位相制御発振器１の位相比較器は、クロックが中断中に発振器が位相ずれを起こすことを防ぐため、クロックの最長中断期間（図１の例では９周期）を限度として中断期間中の比較動作を停止することが望ましい。 The phase comparator of the phase control oscillator 1 performs comparison operation during the interruption period up to the maximum interruption period (9 periods in the example of FIG. 1) of the clock in order to prevent the oscillator from causing a phase shift while the clock is interrupted. It is desirable to stop.

エッジトリガＲＳフリップフロップ６はクロック入力の立ち上がりで”Ｈ”、シフトクロックの立下りで”Ｌ”となり、デューティー比が５０％に近いクロック信号を生成する。次ユニットへ出力されるデータ信号とクロック出力とはシフトクロックによって同期が取られており、信号間のタイミングのずれが表示ユニットの多段接続によって累積されることも無く、クロック周波数をシフトレジスタまたは位相制御発振器の動作周波数の上限近くまで高くする事ができる。 The edge trigger RS flip-flop 6 becomes “H” at the rising edge of the clock input and becomes “L” at the falling edge of the shift clock, and generates a clock signal having a duty ratio close to 50%. The data signal output to the next unit and the clock output are synchronized by the shift clock, and the clock frequency is shifted by the shift register or phase without accumulating timing shifts between the signals due to the multistage connection of the display units. The operating frequency of the controlled oscillator can be increased to near the upper limit.

従来よりもクロックの周波数を上げることが可能になるので、フルカラー表示をする場合にもデータ信号の線数を増やさずに、必要なデータの転送速度を確保することができる。 Since the clock frequency can be increased as compared with the prior art, the necessary data transfer speed can be ensured without increasing the number of data signal lines even in the case of full-color display.

大型のフルカラー表示装置において特に有用である。 This is particularly useful in large full color display devices.

本発明の実施例を示した表示ユニットのタイミング図である。FIG. 3 is a timing diagram of a display unit illustrating an embodiment of the present invention. 本発明の実施例を示した表示ユニットの構成図である。It is a block diagram of the display unit which showed the Example of this invention.

符号の説明Explanation of symbols

１位相制御発信器
２計数回路
３シフトレジスタ
４ラッチ
５アドレスカウンタ
６エッジトリガＲＳフリップフロップ
７輝度制御回路
８Ｄ型フリップフロップ
９表示素子 DESCRIPTION OF SYMBOLS 1 Phase control transmitter 2 Count circuit 3 Shift register 4 Latch 5 Address counter 6 Edge trigger RS flip-flop 7 Brightness control circuit 8 D-type flip-flop 9 Display element

Claims

複数配列して表示装置を構成するための表示ユニットであって、シフトレジスタを用いて画像データを順次転送するものにおいて、シフトクロックとラッチ信号およびラインアドレスリセット信号を重畳してなるクロック信号を用いることを特徴とする表示ユニット。 A display unit for arranging a plurality of display units to sequentially transfer image data using a shift register, and using a clock signal formed by superimposing a shift clock, a latch signal, and a line address reset signal A display unit characterized by that.

複数配列して表示装置を構成するための表示ユニットであって、クロック入力信号に同期した位相制御発振器とエッジトリガＲＳフリップフロップによって、クロック出力信号の波形を補正することを特徴とする表示ユニット。 A display unit for constituting a display device by arranging a plurality of display units, wherein a waveform of a clock output signal is corrected by a phase controlled oscillator synchronized with a clock input signal and an edge trigger RS flip-flop.