JP2009076670A - 情報記憶素子 - Google Patents

Abstract

【課題】低消費電力で且つ情報保持間が長く、半導体プロセスとの整合性が高い情報記憶素子を実現できるようにする。
【解決手段】半導体基板１０の上に絶縁体層１１を介在させて形成された下部電極１２と、下部電極１２の上に形成された固体電解質層１３と、固体電解質層１３の上に形成され、電圧の印加によって少なくとも１種類のイオンを取り込むことにより低抵抗化する一方、イオンを放出することにより高抵抗化する可変抵抗層１４と、可変抵抗層１４の上に互いに間隔をおいて形成された第１の上部電極１５及び第２の上部電極１６とを有している。これにより、半導体プロセスとの整合性が高く、微細化が可能であり、低消費電力で情報保持時間が長い情報記憶素子を実現することができる。
【選択図】図１

Description

本発明は、抵抗値が電気的に変動する可変抵抗を有する不揮発性の情報記憶素子及びそれを用いた情報記憶装置に関する。

電源オフ時でも、記憶された情報が消えない不揮発性メモリ装置は、携帯電話やデジタルカメラ等のモバイル機器の発展に相俟って、急激に需要が伸びている半導体メモリ装置である。特に、大容量で且つ低消費電力のメモリ装置のニーズが高まっている。すでに数多く市販されている従来の不揮発性メモリ装置にはいくつかの種類があり、トランジスタの浮遊ゲートに電荷を蓄積するフラッシュメモリ装置や、強誘電体の分極反転を利用した強誘電体メモリ装置等がある。半導体プロセスの微細化の進展に伴って、メモリ装置の大容量化及び素子の微細化が急速に進められている。

しかしながら、フラッシュメモリ装置においては、不揮発性を維持しながら、フラッシュメモリ装置の浮遊ゲートを形成するトンネル酸化膜をスケーリングすることは困難であり、浮遊ゲートへの電子の注入には高い電圧が必要になるという問題がある。また、強誘電体メモリ装置においても、スケーリングによって強誘電体のグレインサイズにまで微細化が進み、その結果、ばらつき不良が多く、信頼性に大きな課題を抱えている。これらの背景により、次世代の不揮発性メモリ装置が要望されている。

このような要望を受けて、新世代のメモリ素子の研究が極めて活発に行われており、新しい原理に基づくメモリ素子の提案も多く行われている。近年、電圧パルスを印加して電界を変化させ、電界の変化により抵抗変化を示す薄膜を用いた可変抵抗素子によってメモリ素子（Resistance Random Access Memory:RRAM）を構成しようとする提案がなされている。しかし、情報の保持時間の短さや、特殊な材料と製造プロセスとが必要な点、さらには物理的メカニズムが未だ解明されていない点等々から、未だ実用化には至っていない。

一方、固体二次電池の原理を用いた新しいメモリ素子が提案されている。このメモリ素子は、固体二次電池における電気エネルギーを蓄える活物質層と、イオンの伝導を担う固体電解質層とから構成されており、固体二次電池セルの充電と放電との電位差をメモリ情報として読み取るデバイスである。従って、電池の構成と極めて類似した２端子タイプのメモリ素子である。一方、この応用として、イオンの充放電によって変化する活物質の抵抗率を読み取る３端子タイプのメモリ素子も提案されている。以下、このようなメモリ素子を固体電解質メモリ素子と総称する。このような固体電解質メモリ素子は電池の構成を利用しているため、記憶した情報の保持時間の長さや低消費電力という観点から注目を集めている。

図１１に特許文献１に提案されている３端子タイプの固体電解質メモリ素子の模式的な断面構成を示す。図１１に示すように、半導体基板１の上に絶縁体層２を介在させて下部電極３が形成されている。下部電極３の上には、第１の活物質層４、固体電解質層５及び第２の活物質層６が順次積層されており、第２の活物質層６の上には独立した１対の上部電極７、８が設けられている。２端子タイプのメモリ素子の場合は、３端子タイプのメモリ素子の上部電極７及び上部電極８の何れか一方と下部電極１との間の動作と同等である。上部電極７、８と下部電極１との間に所定の電圧を印加することにより、第２の活物質層６がイオンを吸蔵したり放出したりする。このときの化学ポテンシャルの違いをパルス電圧で読み出すのが２端子タイプである。３端子タイプの場合は、第２の活物質層６の抵抗の変化を１対の上部電極７、８によって検出する。すなわち、上部電極７、８と下部電極１との間に電位差を生じさせて、第２の活物質層６のイオンの吸蔵又は放出を促す。これにより、第２の活物質層６の電気抵抗が変化するため、この電気抵抗の変化を記憶された情報として１対の上部電極７、８の間で読み出す構成である。

このように、従来の固体電解質メモリ素子は、固体電解質が２つの活物質層４、６に挟持された構造であり、通常は一方の活物質層にイオンが蓄積されている。これに電圧を印加して他方の活物質層にイオンを移動させることにより情報を記憶させることができる。この工程は、電池における充電と対応しており、イオンを元の活物質層に戻す工程は電池における放電と対応しているため、充電後すぐに陽極と負極とを短絡すると、たちまち放電によって記憶された情報を消去することができる。
特開２００３−１５７６７２号公報

しかしながら、前記従来の固体電解質メモリ素子は、電池の構成をそのまま利用しているため、半導体プロセスとの整合性の無さや実デバイスの量産化において大きな問題を抱えている。従来の固体電解質を構成する材料において、電池における一般的な活物質層は酸化リチウムコバルト（ＬｉＣｏＯ_２）、酸化リチウムモリブデン（ＬｉＭｏＯ_２）又は酸化リチウムニッケル（ＬｉＮｉＯ_２）等であり、これらの製造には全て１０００℃前後の高温の焼結が必要となる。従って、現在の７００℃以下であるシリコンの最先端プロセスによって製造されるシリコンＩＣ（Integrated Circuit）との集積化は極めて困難である。

さらに、上記特許文献１においては、電極配線用の材料としてアルミニウムを用いているが、アルミニウムは４５０℃程度よりも高温のプロセスによって軟化して断線してしまう。また、可動イオンとしてアルカリ金属イオン又はアルカリ土類金属イオンが用いられているが、これらの材料は吸湿性が高く、半導体プロセスにおける酸又はアルカリ溶剤と反応してしまう。このように、電池の構成そのものでは、固体電解質メモリ素子の実用化は非常に難しい。

また、従来の固体電解質メモリ素子は固体二次電池と同一の構成であるため、自発的な放電によって記憶した情報が失われてしまうという問題がある。このような自発的な放電の原因は、情報の記憶に対応する充電によって両極（陽極と負極）の化学ポテンシャルの差に起因した電位差が発生するが、両極に電子とイオンとの授受を行うことができる活物質層を配置しているため、陽極から負極へ外部回路を通して電流が流れることにより充電したイオンが放電してしまうことに起因する。その結果、情報が喪失してしまい、情報保持時間を長くできないという大きな課題を抱えている。

さらに、通常の電池に使われている活物質層は、元々数Ωから数十Ωと電気抵抗が小さく、イオンの吸蔵と放出とによって生じる電気抵抗の変化は大きくない。従って、従来の固体電解質メモリ素子は、書き込まれた情報を安定して読み出しにくいという問題もある。

本発明は、前記従来の問題を解決し、低消費電力で且つ情報保持間が長く、半導体プロセスとの整合性が高い情報記憶素子を実現できるようにすることを目的とする。

前記の目的を達成するため、本発明は、情報記憶素子を、イオン放出時には高抵抗であり、イオン吸蔵時には低抵抗化するオン／オフ比が大きい可変抵抗層を用い、該可変抵抗層と固体電解質層との２層構造とする構成とする。

これにより、閉回路接続時でもイオンの自発的移動がなく情報の保持時間を長くすることが可能となる。また、低温で製造できる材料を用いることにより、半導体プロセスとの整合性が高くなり、実用的で低消費電力の情報記憶素子を実現できる。

具体的に、本発明に係る情報記憶素子は、第１の電極と、第１の電極と電気的に接続された固体電解質層と、固体電解質層における第１の電極の反対側の面に接して形成され、電圧の印加によって、少なくとも１種類のイオンを取り込むことにより低抵抗化する一方、イオンを放出することにより高抵抗化する可変抵抗層と、可変抵抗層における固体電解質層の反対側の面に互いに間隔をおいて形成され、可変抵抗層とそれぞれ電気的に接続された第２の電極及び第３の電極とを備えていることを特徴とする。

本発明の情報記憶素子によると、固体電解質層と、電圧の印加によって少なくとも１種類のイオンを取り込むことにより低抵抗化する一方、イオンを放出することにより高抵抗化する可変抵抗層との積層体を備えているため、バイアス電圧を用いない短絡回路においても、イオンの移動が生じないので、記憶した情報の保持時間が長いメモリ装置を実現することができる。

本発明の情報記憶素子において、第２の電極又は第３の電極に対して、第１の電極よりも高い電圧を印加することにより、可変抵抗層は第１の抵抗値を有し、第２の電極又は第３の電極に対して、第１の電極よりも低い電圧を印加することにより、可変抵抗層は、第１の抵抗値よりも小さい第２の抵抗値を有することが好ましい。

このようにすると、異なる電圧によってイオンの吸蔵（注入）及び放出を制御することにより、２値の情報を記憶することができるため、この”オン”と”オフ”との２値を利用したデジタル計算に適したメモリ装置を実現することが可能となる。

本発明の情報記憶素子において、可変抵抗層は、第２の電極又は第３の電極と第１の電極との間に印加され、同極性で且つ値が異なる電圧に対してそれぞれ異なる抵抗値を有することが好ましい。

このようにすると、異なる電圧によって書き込む抵抗値も異なることから、多値情報を記憶することができるため、高密度で大容量のメモリ装置を実現することができる。

本発明の情報記憶素子において、第２の電極及び第３の電極から、可変抵抗層における第２の電極と第３の電極との間の異なる抵抗値を検出し、検出された抵抗値を可変抵抗層に記憶された情報として読み出すことが好ましい。

このようにすると、情報を書き込む電極を第１の電極とし、情報を読み出す電極を第２及び第３の電極として、書き込みと読み出しの電極が異なることから、非破壊で記憶された情報を読み出すことができる。このため、再書込み動作を必要とせず、情報記憶時間が長いメモリ装置を実現できる。

本発明の情報記憶素子において、可変抵抗層の平面寸法は、固体電解質層の平面寸法よりも小さく、可変抵抗層は、該可変抵抗層の一端部と第２の電極とが接し、且つ可変抵抗層の他端部と第３の電極とが接しており、可変抵抗層における第２の電極及び第３の電極とそれぞれ接する側の端部は、第２の電極の外側の端部及び第３の電極の外側の端部よりも内側に位置していることが好ましい。

このようにすると、可変抵抗層の面積が低減して、イオン移動の可逆性が向上することから、本発明の情報記憶素子を複数個配置した場合に、互いに隣接する素子同士の間におけるクロストークが生じない耐久性が高いメモリ装置を実現することができる。

本発明の情報記憶素子において、第１の電極の平面寸法は、可変抵抗層の平面寸法よりも小さく、第１の電極における第２の電極側の端部及び第３の電極側の端部は、第２の電極の外側の端部及び第３の電極の外側の端部よりも内側に位置していることが好ましい。

このようにすると、イオンの移動経路が制限されることから、情報の記憶動作及び消去動作を低消費電力で行うことができるようになる。

本発明の情報記憶素子において、第１の電極は基板の上に形成されており、固体電解質層は第１の電極の上に形成され、可変抵抗層は固体電解質層の上に形成され、第２の電極及び第３の電極は可変抵抗層の上に形成されていてもよい。

また、本発明の情報記憶素子において、第２の電極及び第３の電極は基板の上に形成されており、可変抵抗層は基板上における第２の電極及び第３の電極の上に第２の電極と第３の電極との間を埋めるように形成され、固体電解質層は可変抵抗層の上に形成され、第１の電極は固体電解質層の上に形成されていてもよい。

本発明の情報記憶素子において、可変抵抗層はブロンズ構造を有する金属酸化物からなることが好ましい。

このように、イオンの吸蔵と拡散とに優れた金属酸化物ブロンズを可変抵抗層に用いることにより、素子の動作速度を向上することができる。さらに、ブロンズ構造は本質的にはエネルギーギャップが大きいワイドギャップであり高抵抗であるが、イオンを吸蔵することにより、電子状態が変化して低抵抗化するため、高いオン／オフ比を持つメモリ装置を実現することが可能となる。

この場合に、金属酸化物は、三酸化タングステン（ＷＯ_３）又は三酸化モリブデン（ＭｏＯ_３）であることが好ましい。

このようにすると、７００℃以下の低温で製造が可能となるため、シリコン半導体プロセスに適合可能なメモリ装置を実現できる。

この場合に、金属酸化物はアモルファス構造を有していることが好ましい。

このようなアモルファス構造を有する金属酸化物は、高温の焼結工程を省略できるため、４００℃以下の低温で製造可能なシリコン半導体プロセスに適合する。

本発明の情報記憶素子において、固体電解質層は、絶縁性の誘電体からなることが好ましい。

このようにすると、リーク電流を低減できるため、情報保持時間が長いメモリ装置を実現できる。

この場合に、固体電解質層は、酸化ジルコニウム（ＺｒＯ_２）、酸化タンタル（Ｔａ_２Ｏ_５）、酸化クロム（Ｃｒ_２Ｏ_３）、酸化バナジウム（Ｖ_２Ｏ_５）、酸化シリコン（ＳｉＯ_２）、酸化ニオブ（Ｎｂ_２Ｏ_５）及び酸化ハフニウム（ＨｆＯ_２）のうちの少なくとも１つにより構成されていることが好ましい。

このように、固体電解質層に水素含有型の絶縁性誘電体を用いると、リーク電流を確実に低減することができる。

この場合に、固体電解質層はアモルファス構造を有していることが好ましい。

このようなアモルファス構造を有する固体電解質層は、高温の焼結工程を省略できるため、４００℃以下の低温で製造可能なシリコン半導体プロセスに適合する。

本発明に係る情報記憶装置は、半導体基板の上に形成され、本発明に係る情報記憶素子が行列状に複数配置されたメモリ部と、半導体基板の上に形成され、メモリ部の各情報記憶素子と電気的に接続された周辺回路とを備えていることを特徴とする。

本発明の情報記憶装置によると、可変抵抗層と固体電解質層との積層構造を有する本発明の情報記憶素子を、例えばシリコンＩＣに集積化することにより、高密度で且つ大容量の情報記憶装置を実現することができる。

本発明に係る情報記憶素子によると、微細化が可能で且つ低消費電力であり、情報の保持時間が長く繰り返し耐性が高いため、高い信頼性を有しながら高密度で且つ大容量の不揮発性メモリ装置を実現できる。

本発明に係る情報記憶素子の構成及びその製造方法について、望ましい最良の形態を実施例を挙げて図面を参照しながら説明する。

（第１の実施形態）
図１は本発明の第１の実施形態に係る情報記憶素子の一例の断面構成を模式的に示している。

図１に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１０の上に絶縁体層１１を介在させて、アルミニウム（Ａｌ）からなる下部電極（第１の電極）１２が形成されている。下部電極１２の上には、固体電解質層１３と可変抵抗層１４とが順次積層されて形成されている。可変抵抗層１４の上には、Ａｌからなる１対の電極、すなわち第１の上部電極（第２の電極）１５及び第２の上部電極（第３の電極）１６が互いに間隔をおいて形成されている。第１の実施形態においては、情報記憶素子をシリコンＩＣに集積化した構成であって、より実用性を鑑みた例であり、半導体基板１０としてシリコンを用いている。但し、半導体基板１０には、シリコンに代えて、用途に応じた化合物半導体基板又は石英等の透明基板を用いても構わない。

絶縁体層１１は、半導体基板１０と下部電極１２とを電気的に絶縁するために用いており、ここでは酸化シリコン（ＳｉＯ_２）を用いている。

下部電極１２及び各上部電極１５、１６にはアルミニウムを用いたが、アルミニウムに限られず、白金（Ｐｔ）、金（Ａｕ）又は銅（Ｃｕ）等を用いることができる。すなわち、半導体プロセス又は基板との適合性等から電極材料は適当に選択されてよい。

固体電解質層１３には、例えば酸化タンタル（Ｔａ_２Ｏ_５）を用い、可変抵抗層１４には、例えば三酸化タングステン（ＷＯ_３）を用いている。ここで、固体電解質層１３を構成する材料は、伝導イオン種によって選択されるが、絶縁性に優れた誘電体でなければならない。可変抵抗層１４と接する固体電解質層１３の電気抵抗が小さいと、読み出し用電極である第１の上部電極１５と第２の上部電極１６との間に流れる読み出し電流が可変抵抗層１４を経由して固体電解質層１３を流れることになるため、該固体電解質層１３を流れる電流は、結果的にリーク電流として観測される。

また、本発明に係る情報記憶素子は、固体の電気化学的酸化還元反応を利用しているため、固体電解質層１３によるリーク電流が多いと、可変抵抗層１４の自発的な酸化還元反応が進行してしまい、記憶した情報の保持時間が短くなってしまうという問題を生じる。そこで、第１の実施形態においては、固体電解質層１３として絶縁性誘電体を用いることによりこの問題を解決している。なお、固体電解質層１３に関する詳細は後述する。

次に、固体電解質層１３と可変抵抗層１４との膜厚について説明する。抵抗可変層１４の膜厚は薄い方が好ましい。可変抵抗層１４は、固体電解質層１３との界面から低抵抗化するため、可変抵抗層１４の膜厚が厚いと応答速度が遅くなってしまう。従って、可変抵抗層１４はできる限り薄い方が良いが、薄すぎるとリーク電流の原因となってしまうため、５０ｎｍ以上が望ましい。従って、第１の実施形態では、可変抵抗層１４の膜厚を４００ｎｍとしている。

また、固体電解質層１３の膜厚も厚すぎると電圧降下が大きくなり、イオンの駆動に高電圧が必要となってしまうため、できる限り薄い方が好ましい。しかしながら、可変抵抗層１４と同様に、薄すぎるとリーク電流の原因となるため、５０ｎｍ程度が望ましい。第１の実施形態では、固体電解質層１３の膜厚を３００ｎｍとしている。

第１の上部電極１５と第２の上部電極１６との間隔は、可変抵抗層１４等のグレインに影響されないことから、１００ｎｍ以下でもメモリ動作を実現することが可能である。

本発明に係る情報記憶素子は、可変抵抗層１４にイオンを注入して、該可変抵抗層１４の抵抗を減少させた状態をオン、つまり”１”とし、逆に可変抵抗層１４から固体電解質層１３にイオンを放出して、該可変抵抗層１４の抵抗を増大させた状態をオフ、つまり”０”として情報を記憶する。ここで、情報の記憶又は消去の際は、第１の上部電極１５及び第２の上部電極１６は等電位とすることが望ましい。この構成により、上部電極１５、１６のうちのいずれか一方へのイオンの移動の偏りをなくすことができる。

本発明に係る情報記憶素子における情報の読み出しは、１対の上部電極１５、１６の間で行われ、可変抵抗層１４におけるオン状態又はオフ状態を、パルス電流を印加することにより検出する。なお、読み出し動作時において、各上部電極１５、１６に高い電圧を印加すると、イオンの移動が起こってしまう。これに加え、読み出し用の電圧を長時間にわたって印加することもイオンの移動を起こすおそれがあるため、読み出し動作はできる限り小さい電圧でパルス的に測定することが望ましい。通常、抵抗の測定には短いパルスで且つ小さい電圧でも問題はないため、必然的に低消費電力で情報の読み出しを行うことができる。

本発明の第１の実施形態に係る情報記憶素子の実験的な実施例を示す。

以下に説明する実施例は前述のような最良の形態ではなく、本発明の第１の実施形態に係る実験例である。

固体電解質層１３を構成する酸化タンタル（Ｔａ_２Ｏ_５）の膜厚を３００ｎｍとし、可変抵抗層１４を構成する三酸化タングステン（ＷＯ_３）の膜厚は４００ｎｍとする。

第１の上部電極１５及び第２の上部電極１６の間隔は１０μｍであり、各上部電極１５、１６の電極長はそれぞれ２００μｍである。また、下部電極１２及び各上部電極１５、１６には白金を用いている。

図２に書き込み後における可変抵抗層１４の抵抗値の時間依存性を示す。図４において、破線ａは水素イオンを可変抵抗層１４から固体電解質層１３に移動させた”消去”状態の抵抗値を示しており、イオンを可変抵抗層１４に注入する”書き込み”状態に対して高抵抗であることが分かる。また、図２に示す実線ｂは、書き込み状態の抵抗値を時間に対してプロットして示している。抵抗値は時間と共に徐々に上昇するものの、６０分を経過しても低抵抗状態を維持していることが分かる。このように、図２からは、本実施例に係る情報記憶素子は、電源をオフ状態としても低抵抗な状態を保持する不揮発性メモリ素子であることが確認できる。図２に示すデータは、固体電解質層１３及び可変抵抗層１４を成膜する成膜装置の関係上、Ｔａ_２Ｏ_５及びＷＯ_３に良好な膜が得られておらず、リークが発生している。このため、ＷＯ_３の初期の電気導電率が１０^−３Ｓ／ｃｍ程度となっており、良好なＷＯ_３膜を用いれば、オン／オフ比の値はさらに向上して情報の保持時間も劇的に長くなる。

次に、第１の実施形態に係る固体電解質層１３を構成する固体電解質について説明する。第１の実施形態においては、伝導イオン種として最もイオン半径が小さい水素イオン（Ｈ^＋）を用いており、固体電解質には優れた水素イオンの含有能力及び伝導能力が求められる。そこで、本実施形態に係る固体電解質層１３には、酸化タンタル（Ｔａ_２Ｏ_５）を用いている。Ｔａ_２Ｏ_５は電気導電率が１０^−６Ｓ／ｃｍ程度と高抵抗であり、且つ水素の含有量が多い。このため、本実施形態に係る固体電解質層１３に最適であるといえる。

なお、固体電解質層１３を構成する材料は、酸化タンタル（Ｔａ_２Ｏ_５）に限られず、絶縁性及びイオンの伝導性の観点から、酸化タンタル（Ｔａ_２Ｏ_５）を含め、酸化ジルコニウム（ＺｒＯ_２）、酸化クロム（Ｃｒ_２Ｏ_３）、酸化バナジウム（Ｖ_２Ｏ_５）、酸化シリコン（ＳｉＯ_２）、酸化ニオブ（Ｎｂ_２Ｏ_５）及び酸化ハフニウム（ＨｆＯ_２）のうちの少なくとも１つから構成されることが望ましい。これらの材料は、成膜時に多くの水素及び水分子を含有することが知られている。その上、これらの誘電体材料は、スパッタ堆積法又はパルスレーザ蒸発法等により、低温で成膜することが可能であり、シリコン半導体プロセスとの適合性も高い。特に、Ｔａ_２Ｏ_５、Ｎｂ_２Ｏ_５、ＨｆＯ_２及びＳｉＯ_２等はアルミニウムの耐熱温度である４００℃よりも低温で成膜することが可能であることから、本発明に用いる固体電解質として優れている。

さらに、固体電解質はアモルファスであることが望ましい。アモルファスは低温で形成が可能であり、且つ隙間が多い構造となることから、イオンの含有量及びイオンの移動度が増大する。また、結晶に特有のグレインによる電気特性のばらつきが発生しないことから、微細化に対応することが可能である。

このように、第１の実施形態に係る固体電解質層１３として、アモルファス状態の酸化タンタル（Ｔａ_２Ｏ_５）を用いることにより、情報の保持時間が長く且つオン／オフ比の値が大きい、微細化が可能な情報記憶素子を実現することができる。

次に、第１の実施形態に係る可変抵抗層１４を構成する材料について説明する。

イオンの吸蔵（注入）及び放出に伴って抵抗値が変動する抵抗変動材料は、電池の活物質材料等が候補となる。しかし、活物質は元々イオンを吸蔵又は放出できる電極として振る舞うことから、基本的には低抵抗であり且つイオンの移動に対して抵抗の変化は大きくはない。そこで、本発明では、可変抵抗層１４に金属酸化物ブロンズを用いる。金属酸化物ブロンズは、金属酸化物のペロブスカイト構造を構成する元素が１つ欠落した構造であり、ペロブスカイト構造は金属元素Ａ及びＢと酸素原子ＯとからＡＢＯ_３と表記される。ＡＢＯ_３のうちＡ又はＢが欠落した構造が金属酸化物ブロンズである。金属酸化物ブロンズ化合物は、金属的若しくは半導体的電気伝導性又は超伝導性を示し、電極触媒活性、リチウム電池の正極及びエレクトロクロミズム等の多様な機能性を有する化合物である。これは、ブロンズ構造の欠落したＡサイト又はＢサイトにイオンを注入できることに由来する。三酸化タングステン（ＷＯ_３）を例に採ると、Ｗ原子はＡＢＯ_３におけるＢサイトを占有し、Ａサイトが欠落したＢＯ_３型のブロンズ化合物である。ＢＯ_３ブロンズ化合物は、Ａ元素が存在しない状態においても擬似的にペロブスカイト構造を構成しており、Ａサイトは空孔のままである。従って、このＡサイトがイオンの移動経路及び注入場所として働くため、不定比でイオンを吸蔵及び放出することができ、その結果、高いオン／オフ比を実現することができる。

なお、第１の実施形態においては、可変抵抗層１４の構成材料に三酸化タングステン（ＷＯ_３）を用いたが、三酸化モリブデン（ＭｏＯ_３）であっても同様の効果を得ることができる。ＷＯ_３及びＭｏＯ_３は共に金属酸化物ブロンズであり、Ｎ型半導体として振る舞うと同時に、イオンが注入されていない状態では、１０^−６Ｓ／ｃｍ程度と非常に低い電気導電率を示す。これに対し、プロトン又はリチウムイオン等の注入を受けると、電気導電率が３桁から６桁程度も増大する。

図３は三酸化タングステン（ＷＯ_３）からなる薄膜の電圧に対する電流の対数プロットであって、薄膜上に１対の電極を形成し、形成した１対の電極間（２端子間）に直流電圧を印加して、該薄膜に流れる電流を測定した結果の電流電圧曲線（Ｉ−Ｖ曲線）である。図３において、曲線ａ１は水素イオンが注入（ドープ）されないアモルファス状態のＷＯ_３を示し、曲線ｂ１は水素イオンがドープされない結晶状態のＷＯ_３でを示している。

また、曲線ａ２及びｂ２は、それぞれアモルファスＷＯ_３及び結晶ＷＯ_３に水素イオンをドープして還元したＨ_ｘＷＯ_３のＩ−Ｖ曲線を示している。水素のドープの有無は、紫外可視吸収スペクトルの測定により確認している。この測定結果からも分かるように、水素のドープによってＷＯ_３は急激に低抵抗化し、その抵抗率の変化幅は抵抗換算で６桁程度と極めて大きい。このような大きな電気導電率の変化が引き起こされるメカニズムについて以下に説明する。

図４に三酸化タングステン（ＷＯ_３）の価電子レベルにおけるバンドエネルギーと状態密度との関係を模式的に示す。低エネルギー領域であり、斜線を付した価電子帯５０には電子が充填していることを示している。また、エネルギーが高い領域に伝導帯５２が存在し、価電子帯５０と伝導帯５２との間には、タングステン（Ｗ）原子の５ｄ電子軌道に由来する占有されていない中間準位が存在する。ＷＯ_３は、上記したように酸素の大きい電気陰性度により強いイオン結合性材料であるため、ＷＯ_３中のタングステン原子は価電子を酸素に奪われて６価の陽イオンに近い状態として存在する。この状態ではバンドギャップも３ｅＶ前後と大きく、高抵抗体として振る舞う。ここに水素イオンがドープされると、以下のような反応式（１）によってタングステン（Ｗ）が還元される。

ＷＯ_３ ＋ ｘＨ^＋ ＋ ｅ → Ｈ_ｘＷＯ_３ ……（１）
この還元反応によって供給された電子が中間準位５１を占有することになり、Ｗ^６＋→Ｗ^５＋の変化が同時に引き起こされる。このとき、ＷＯ_３は中間準位５１を占有する電子がキャリアとして働き、強いＮ型の半導体として振る舞うようになる。これが低抵抗化のメカニズムである。逆に、酸化反応の場合は、中間準位５１から電子が脱離してＷ^５＋→Ｗ^６＋の変化が起こり、キャリアが減少するため、再び高抵抗状態に戻る。この現象は同族のＭｏＯ_３でも同様に観測される。また、Ｍｏ_ｙＷ_１−ｙＯ_３（但し、０＜ｙ＜１である。）で記述されるタングステンとモリブデンとの合金酸化物ブロンズにおいても同様である。

このように、本発明に係る情報記憶素子における可変抵抗層１４にＷＯ_３又はＭｏＯ_３を用いることにより、オン／オフ比の値が大きい情報記憶素子を実現することが可能となる。

さらに、可変抵抗層１４にアモルファス材料を用いることにより、低温でも製造可能なシリコン半導体プロセスに適合できる情報記憶素子を実現できる。

金属酸化物ブロンズは、前述したように多数の空孔を有するペロブスカイト構造であり、イオン種を吸蔵する能力を持っている。従って、アモルファス化することによりイオンの吸蔵能力が増大する。原子が規則正しく配列する結晶の場合は、空孔に存在するイオンは空間的に原子の抵抗を受けるため、イオン輸送の移動度は比較的に小さい。これに対し、アモルファス構造の場合は、結晶の遠距離的秩序の乱れから、多くの空間的な空孔が存在し、それらがイオンの吸蔵を助け、イオン移動の経路になると考えられる。このため、イオンの吸蔵力及びイオン輸送の移動度が増大する。このことは電気的に情報の記憶を行うメモリ素子において、動作速度の向上及びオン／オフ比の値の増大につながる。

図３に示した曲線ａ１及びａ２は、前述したように、アモルファスＷＯ_３の水素のドープ前（曲線ａ１）と水素のドープ後（曲線ａ２）のＩ−Ｖ特性を示している。図３からも分かるように、アモルファスＷＯ_３の水素のドープ前（曲線ａ１）前の抵抗は、結晶の場合の水素のドープ前（曲線ｂ１）の抵抗と比較して高抵抗である。一方、水素のドープ後は、アモルファスＷＯ_３も結晶ＷＯ_３もほぼ同様の曲線ａ２、ｂ２となることから、アモルファスＷＯ_３の方が大きい抵抗変化を示すことが分かる。

また、結晶は微細なグレインから構成されており、半導体プロセスの微細化に伴って、端子間距離もグレインサイズ程度まで微細化が進んでいる。個々のグレインはその大きさや構造が異なることから、電気物性のばらつきの原因となっており、メモリ素子の均一性に影響を及ぼす。これに対し、アモルファス材料は、このようなグレインが存在しないため、電極端子間を微細化しても、グレインによるばらつきは発生しない。例えば、第１の上部電極１５及び第２の上部電極１６を等電位として、各上部電極１５、１６と下部電極１２との間で電圧を印加する構成であれば、ゲート長が４５ｎｍのシリコン半導体プロセスに適用することも可能である。これにより、第１の実施形態に係る可変抵抗層１４にはアモルファスＷＯ_３を用いている。

以上説明したように、本発明の第１の実施形態においては、上記に説明したとおり選択された材料からなる固体電解質層１３と可変抵抗層１４とを積層することにより、固体電解質層１３と可変抵抗層１４との間でイオンの授受のみを生じさせるため、自発的な放電がない２層構造で可変抵抗層１４の抵抗値を変動させることが可能である。その結果、長い情報保持時間を有する情報記憶素子を実現することができる。

（第１の実施形態の一変形例）
本発明に係る情報記憶素子は、図１に示す情報記憶素子において、第１の上部電極１５及び第２の上部電極１６と下部電極１２との間に所定の電圧を印加して、可変抵抗層１４の抵抗値を変化させることにより、その抵抗値を記憶する記憶素子である。従って、印加する電圧値によって可変抵抗層１４の抵抗値が異なるため、多値情報を記憶することができる。

最良の実施形態として、可変抵抗層１４に三酸化タングステン（ＷＯ_３）を採用し、固体電解質層１３に酸化タンタル（Ｔａ_２Ｏ_５）を採用した。従って、可動イオンはＴａ_２Ｏ_５膜中に含まれる水素イオンである。可変抵抗層１４を構成するＷＯ_３は、吸蔵する水素イオンの量（数）によってその電気伝導性が変化する。水素を含まないＷＯ_３単層膜の電気導電率は１０^−６Ｓ／ｃｍであるが、水素を含むことによりＷＯ_３の一部が還元されて、ＷＯ_３の導電率は大きくなる。一例として、水素がタングステン１原子に対して０．０６個だけ含有した状態であるＨ_０．０６ＷＯ_３の電気導電率は２×１０^−３Ｓ／ｃｍであり、さらに水素を多く含んだＨ_０．２１ＷＯ_３の電気導電率は１Ｓ／ｃｍである。このように、可変抵抗層１４は吸蔵するイオンの量によってその抵抗値を変化させることができるため、複数の抵抗情報を記憶することが可能となる。移動するイオンの量は印加する電圧値に依存しており、印加電圧が大きいとイオンの移動量も大きくなる。

本変形例においては、第１の上部電極１５及び第２の上部電極１６に−５Ｖの電圧を印加し、下部電極１２に０Ｖの電圧を印加することにより、固体電解質層１３から可変抵抗層１４に水素イオンを移動させて、可変抵抗層１４を低抵抗状態とした。このときの可変抵抗層１４の電気導電率は約０．１Ｓ／ｃｍであった。

次に、各上部電極１５、１６に＋２．５Ｖの電圧を印加する場合と、＋５Ｖの電圧を印加する場合とを測定した。この場合は、可変抵抗層１４に正電位が印加されていることから、吸蔵されていた可変抵抗層１４のイオンが固体電解質層１３に放出される。このとき、＋５Ｖを印加したときの可変抵抗層１４の電気導電率は約４．０×１０^−４Ｓ／ｃｍである。これに対し、＋２．５Ｖを印加したときの可変抵抗層１４の電気導電率は約５×１０^−３Ｓ／ｃｍであった。

このように、本変形例によると、可変抵抗層１４に異なる電圧を印加することによって異なる抵抗値の状態を作り出すことができるため、メモリの多値化が可能となる。但し、印加する電圧は、固体電解質層１３及び可変抵抗層１４の構成材料及びその膜厚に強く依存しており、多値化の実現は、上記の変形例に限られない。また、イオンの移動量は印加する電圧の大きさと印加時間とに依存しており、イオン量の制御は、電圧に限られない。

（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。

本発明に係る情報記憶素子は、可変抵抗層と固体電解質層との間でイオンを電界により移動させることを動作原理としているため、電界の方向に沿ってイオンが移動すると考えられる。そこで、イオンが移動できる領域を、上部電極同士の間の領域（以下、抵抗検出経路と呼ぶ。）を含む微細な領域に制限することにより、移動するイオンの総量を少なくすることができるため、消費電力を低減できると共に高速動作が可能となる。

図５（ａ）は本発明の第２の実施形態に係る情報記憶素子であって、可変抵抗層を空間的に制限する素子分離構造の断面を模式的に示している。図５（ａ）において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。

図５（ａ）に示すように、第２の実施形態に係る情報記憶素子における可変抵抗層１４Ａは、その下の固体電解質層１３の平面寸法よりも小さくなるようにパターニングされ、固体電解質層１３の上における可変抵抗層１４Ａの周辺領域には、絶縁体からなるイオン障壁層１７が形成されている。ここで、イオン障壁層１７には、例えば、酸化アルミニウム（Ａｌ_２Ｏ_３）、窒化アルミニウム（ＡｌＮ）又は窒化シリコン（ＡｉＮ）等を用いることができ、プロトン等のイオン半径が小さいイオンを透過し難い材料であることが望ましい。

また、第１の上部電極１５及び第２の上部電極１６は、それぞれ互いに対向する内側の端部でのみ可変抵抗層１４Ａと接触している。

この構成によれば、イオンの移動範囲は、例えば酸化タンタル（Ｔａ_２Ｏ_５）からなる固体電解質層１３と、周囲をイオン障壁層１７に囲まれた三酸化タングステン（ＷＯ_３）又は三酸化モリブデン（ＭｏＯ_３）からなる可変抵抗層１４Ａのみであるため、同一の電圧で移動させる電荷量が減少するので、小さい電力で情報の書き込み又は消去ができるようになる。

さらに、図５（ａ）に示すように、可変抵抗層１４Ａが第１の上部電極１５及び第２の上部電極１６の外側の端部よりも内側に形成されていることが望ましい。可変抵抗層１４Ａが各上部電極１５、１６の外側の端部のさらに外側にまで広がっている場合や、固体電解質層１３よりも外側に広がっている場合は、各上部電極１５、１６と下部電極１２との間の電界が抵抗検出経路から外れた領域にも印加されることになるため、固体電解質層１３からイオンが注入される領域が広くなる。このため、各上部電極１５、１６と下部電極１２との間に逆バイアス電圧を印加してイオンを放出する際に、放出されずに残るイオンが存在するので、酸化還元反応の可逆性が失われてくる。このことは、メモリ装置の繰り返し耐性に大きな影響を及ぼす。

第２の実施形態に係る情報記憶素子は、固体電解質層１３の上に積層する可変抵抗層１４Ａの平面寸法を制限しているため、可変抵抗層１４Ａには広い範囲でイオンの注入が起こらない。これにより、可変抵抗層１４Ａにおけるイオンの吸蔵及び放出の可逆性が向上するため、情報の書き込み動作及び消去動作を繰り返して行っても故障を生じない、繰り返し耐性が高いメモリ装置を実現することができる。

その上、第２の実施形態においては、第１の上部電極１５及び第２の上部電極１６の間隔は、シリコン半導体プロセスに準じた微細化が可能であり、例えば１００ｎｍ以下に設定することも可能である。このとき、可変抵抗層１４Ａと各上部電極１５、１６とのコンタクト領域を確保するため、可変抵抗層１４Ａの幅寸法は上部電極１５、１６同士の間隔よりも大きくする必要がある。

第２の実施形態の一実施例として、固体電解質層１３の膜厚を３００ｎｍとし、可変抵抗層１４Ａの膜厚を４００ｎｍとする。また、上部電極１５、１６同士の間隔は５μｍとし、各上部電極１５、１６の幅は２００μｍとし、電極長は１００μｍとする。伝導イオンには水素イオンを用い、イオン障壁層１７にはＳｉＮを用いる。ここで、可変抵抗層１４Ａの幅を７μｍとし、該可変抵抗層１４Ａにおける両側の端部の幅１μｍずつの領域で各上部電極１５、１６とのコンタクトを形成する。

このように形成された情報記憶素子において、水素イオンを可変抵抗層１４Ａに注入する書き込み電流の値は１０μＡであった。比較用として、可変抵抗層１４Ａをパターニングせず、その平面寸法を固体電解質層１３とほぼ同一の寸法とし、イオン障壁層１７を設けない構成の場合の書き込み電流の値は１ｍＡ程度であった。

（第２の実施形態の一変形例）
図５（ｂ）に本発明の第２の実施形態の一変形例に係る情報記憶素子の模式的な断面構成を示す。図５（ｂ）に示すように、本変形例に係る情報記憶素子は、固体電解質層１３の上に形成される可変抵抗層１４Ａを固体電解質層１３よりも平面寸法が小さくなるようにパターニングされている。さらに、パターニングされた可変抵抗層１４Ａの周囲にイオン障壁層を設けずに、互いに間隔をおいた第１の上部電極１５及び第２の上部電極１６を、固体電解質層１３の上と可変抵抗層１４Ａの外側の端部の上とに跨るように形成されている。

このようにすると、第２の実施形態と同様の効果を得ることができると共に、イオン障壁層を設けないことから、製造プロセスが簡略化されるという効果も期待できる。

（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。

第３の実施形態は、第２の実施形態と同一の効果を得る他の実施形態である。すなわち、第２の実施形態のように可変抵抗層の平面寸法（平面積）を小さくパターニングするのではなく、下部電極（第１の電極）の平面寸法（平面積）を抵抗検出経路を含む領域で可能な限り小さくパターニングしてイオンの拡散領域を制限することにより、低消費電力化と繰り返し耐性の向上とを図る構成である。

図６は本発明の第３の実施形態に係る情報記憶素子の模式的な断面構成を示している。図６において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。

図６に示すように、シリコン（Ｓｉ）からなる半導体基板１０の上に絶縁体層１１を介在させて、例えばアルミニウム（Ａｌ）からなる下部電極１２Ａが選択的にパターニングされて形成されている。絶縁体層１１の上には、パターニングされた下部電極１２Ａを覆うように、酸化タンタル（Ｔａ_２Ｏ_５）からなる固体電解質層１３Ａが形成され、該固体電解質層１３Ａの上には、酸化タングステン（ＷＯ_３）からなる可変抵抗層１４が形成されている。可変抵抗層１４の上には、Ａｌからなる第１の上部電極１５及び第２の上部電極１６が互いに間隔をおいて形成されている。

本実施形態に係る情報記憶素子における情報の記憶及び消去の原理は、第１の実施形態及び第２の実施形態と同一であり、各上部電極１５、１６と下部電極１２Ａとの間に所定の電圧を印加することにより、可変抵抗層１４の酸化還元反応を電気化学的に制御して情報の記憶を行う。記憶された情報の読み出しは、可変抵抗層１４とそれぞれ接触して形成された１対の上部電極１５、１６によって検出することができる。

ここで、図６に示すように、下部電極１２Ａは、上部電極１５、１６同士の間隔に相当する最短抵抗検出経路の下方の領域を含む領域であって、下部電極１２Ａの側端部は、各上部電極１５、１６の対向する内側の各端部の下方への延長線（二点鎖線ｃ）よりもそれぞれ素子の外側に位置するように、且つ、各上部電極１５、１６の外側の各端部の下方への延長線（二点鎖線ｄ）よりもそれぞれ内側に位置するようにパターニングされている。

第３の実施形態においても、上部電極１５、１６同士の間隔は、半導体プロセスに準じて形成することが可能であり、１００ｎｍ以下とすることが可能である。

このように、第３の実施形態によると、下部電極１２Ａは、イオンを移動させる電界が空間的に狭い領域にのみ印加されるようにパターニングされているため、イオンの輸送量が空間的に制限されるので、低消費電力でメモリ動作を行うことが可能となる。

図７は下部電極１２Ａの平面積に相当する電極の幅と書き込み電流との関係を模式的に示している。 図７に示すように、下部電極１２Ａの平面積にほぼ比例してイオンの輸送量は増加することから、下部電極１２Ａの平面積を制限することにより、低い消費電力で書き込みを実現できることが分かる。

また、図７に記載の矢印Ｘは、図６に示す上部電極１５、１６同士の間隔に相当し、内側の二点鎖線ｃの間隔を示している。図７から、書き込み電流の値は、下部電極１２Ａの幅が上部電極１５、１６同士の間隔よりも小さい場合はほとんど変化しないことが分かる。これは、書き込み（イオンの注入）によって低抵抗化させる必要がある可変抵抗層１４の領域の体積が上部電極１５、１６同士の間隔によって決定されるためである。

このことから、下部電極１２Ａの平面積を矢印Ｘよりも小さくしても、必要な電流を供給するための時間及び電圧が大きくなるため、消費電力が増大してしまう。従って、下部電極１２Ａの幅は上部電極１５、１６同士の間隔程度に設定すれば、最も低消費電力で情報の書き込みを行うことができるようになる。

一例として、図７のＸに相当する上部電極１５、１６の間隔を５００ｎｍとし、固体電解質層１３には膜厚が３００ｎｍのＴａ_２Ｏ_５を用い、可変抵抗層１４に膜厚が４００ｎｍのＷＯ_３を用いた場合に、下部電極１２の幅を５００ｎｍとすると、書き込み電流は約２０μＡ程度であった。

なお、本発明に係る第２の実施形態の構成と第３の実施形態に記載の構成とを組み合わせることにより、イオンの拡散領域をさらに制限することが可能となるため、より低消費電力で繰り返し耐性に優れた情報記憶素子を実現することができる。

（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。

本発明に係る情報記憶素子は、前述したように、イオンの移動による酸化還元反応によって可変抵抗層に情報を記憶させることを基本原理としており、イオンの貯蔵及び拡散を担う固体電解質層と、イオンの吸蔵及び放出によって電気抵抗が変化する可変抵抗層とが積層された構成を必要とする。しかし、固体電解質層と可変抵抗層との積層順序は読み出し電極の形成位置に依存する。

図８は本発明の第４の実施形態に係る情報記憶素子の模式的な断面構成を示している。

図８に示すように、例えばシリコン（Ｓｉ）からなる半導体基板２０の上に、酸化シリコンからなる絶縁体層２１を介在させて、アルミニウム（Ａｌ）からなる１対の電極、すなわち第１の下部電極（第２の電極）２２及び第２の下部電極（第３の電極）２３が互いに間隔をおいて形成されている。絶縁体層２１の上には、第１の下部電極２２及び第２の下部電極２３との間の領域を埋めると共に、各下部電極２２、２３の上にそれぞれの外側の端部を露出するように、酸化タングステン（ＷＯ_３）からなる可変抵抗層２４が形成されている。可変抵抗層２４の上には、酸化タンタル（Ｔａ_２Ｏ_５）からなる固体電解質層２５及びＡｌからなる上部電極（第１の電極）２６が順次形成されている。ここで、可変抵抗層２４の膜厚は３００ｎｍとし、固体電解質層２５の膜厚は４００ｎｍとしている。

このように、第４の実施形態に係る情報記憶素子は、１対の下部電極２２、２３によって可変抵抗層２４の抵抗検出を行う。第４の実施形態においても、電圧の印加によって可変抵抗層２４へのイオンの注入と脱離とを制御することに変わりは無く、例えば、第１の下部電極２２及び第２の下部電極２３の電位を上部電極２６よりも低電位とすると、固体電解質層２５から可変抵抗層２４にイオンが注入されて、該可変抵抗層２４の電子伝導性が増大する。

また、図８に示すように、可変抵抗層２４の側面を各下部電極２２、２３の外側の端部よりも内側に位置するようにパターニングしているため、第２の実施形態と同様に、可変抵抗層２４におけるイオン拡散領域を制限することが、低消費電力化及び高い繰り返し耐性を得るのに効果的である。

なお、図８においては、可変抵抗層２４の上に該可変抵抗層２４と同一面積で固体電解質層２５を形成しているが、固体電解質層２５が可変抵抗層２４を覆うように、各下部電極２２、２３における可変抵抗層２４と接していない領域をも覆うように形成しても構わない。エッチング（パターニング）によって制限された可変抵抗層２４のみが抵抗変化するため、少ないイオン量で抵抗変化を起こすことができ、イオンの吸蔵と放出との可逆性が向上する。従って、低消費電力で且つ高い繰り返し耐性を持つメモリ装置が実現可能となる。

（第４の実施形態の一変形例）
本発明に係る第３の実施形態のようにイオン移動を制御する電極の面積を制限することによっても、移動するイオンの総量を抑えることが可能である。

図９は本発明の第４の実施形態の一変形例に係る情報記憶素子の模式的な断面構成を示している。図９において、図８に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。

図９に示すように、本変形例に係る情報記憶素子は、上部電極２６Ａの幅が固体電解質層２５の平面寸法よりも小さくパターニングされている。さらに、上部電極２６Ａの下方に、可変抵抗層２４の抵抗検出経路を含む領域、すなわち第１の下部電極２２と第２の下部電極２３とが対向する領域が含まれるように構成されている。また、上部電極２６Ａの両端部は、各下部電極２２、２３の外側の端部よりも内側に位置するように形成されている。

高密度で大容量のメモリ装置が求められていることから、チャンネル長である下部電極同士の間隔は１００ｎｍ以下での形成が可能である。従って、上部電極２６Ａの幅も１００ｎｍ程度でよい。

本変形例によると、上部電極２６Ａの幅をチャンネル長程度に小さくパターニングしているため、移動するイオンの総量を抑えることができる。このため、イオンの移動領域も小さくなるので、低消費電力で且つ繰り返し耐性が高いメモリ装置を実現することができる。

なお、第３及び第４の実施形態においては、可変抵抗層に酸化タングステン（ＷＯ_３）を用いたが、第１の実施形態と同様に、酸化モリブデン（ＭｏＯ_３）、さらには、Ｍｏ_ｙＷ_１−ｙＯ_３（但し、０＜ｙ＜１である。）を用いることができる。

また、固体電解質層には、酸化タンタル（Ｔａ_２Ｏ_５）を用いたが、これに限られず、酸化タンタル（Ｔａ_２Ｏ_５）を含め、酸化ジルコニウム（ＺｒＯ_２）、酸化クロム（Ｃｒ_２Ｏ_３）、酸化バナジウム（Ｖ_２Ｏ_５）、酸化シリコン（ＳｉＯ_２）、酸化ニオブ（Ｎｂ_２Ｏ_５）及び酸化ハフニウム（ＨｆＯ_２）のうちの少なくとも１つを用いることができる。

（第５の実施形態）
以下、本発明の第５の実施形態について図面を参照しながら説明する。

本発明に係る第５の実施形態は、第１〜第４の実施形態又はその変形例に係る情報記憶素子を半導体基板上に複数配列してなり、該半導体基板上に形成された電気回路（周辺回路）と接続されて、情報の記憶、読出し及び消去が可能な構成を有することを特徴とする。

図１０は本発明の第５の実施形態に係る半導体メモリ装置（情報記憶装置）の構成の一例を示している。

図１０に示すように、例えばシリコン（Ｓｉ）からなる半導体基板３０の上に、それぞれ選択トランジスタ３１及び情報記憶素子３２からなる複数のメモリセル３３が行列状に配置されている。

情報記憶素子３２における書き込み電極（第１の実施形態の下部電極１２に相当）は、ワードＡ線３５と接続され、抵抗変化を検出するための１対の読み出し電極（第１の実施形態の第１の上部電極１５及び第２の上部電極１６に相当）のうち、一方は接地され、他方は選択トランジスタ３１のドレイン電極と接続されている。

各選択トランジスタ３１のソース電極はビット線３６とそれぞれ接続され、そのゲート電極はワードＢ線３４とそれぞれ接続されている。各ワードＡ線３５及びワードＢ線３４はロウデコーダ回路３７とそれぞれ接続され、各ビット線３６はカラムデコーダ及びセンスアンプ回路３８とそれぞれ接続されている。

以下、第５の実施形態に係るメモリセル３３の書き込み動作について説明する。

まず、書き込み対象となる行と対応するワードＢ線３４に選択信号を印加して、ワードＢ線３４と接続された全ての選択トランジスタ３１をオン状態にする。

次に、全てのビット線３６に高電位のＨｉｇｈ信号を印加すると共に、書き込み対象となるワードＡ線３５に低電位のＬｏｗ信号を印加する。これにより、書き込み対象となる行のメモリセルの全てについて、可変抵抗層からイオンが放出されて高抵抗状態となり、リセット動作が完了する。

次に、各ビット線３６に２値情報に対応した信号、すなわちデータ”０”のビット線３６にはＨｉｇｈ信号を印加し、データ”１”のビット線３６にはＬｏｗ信号を印加する。この状態で、ワードＡ線３５にＨｉｇｈ信号を印加する。このとき、データ”０”を書き込むメモリセル３３では、ビット線３６及びワードＡ線３５には共にＨｉｇｈ信号が印加されているため、情報記憶素子３２には電圧が印加されない。従って、電圧が印加されない情報記憶素子３２は高抵抗状態が維持される。これに対し、データ”１”を書き込むメモリセル３３においては、ビット線３６にＬｏｗ信号を印加し、ワードＡ線３５にＨｉｇｈ信号が印加されているため、情報記憶素子３２を構成する可変抵抗層にはイオンが注入される。従って、可変抵抗層は低抵抗状態に遷移する。

最後に、ワードＢ３４の選択信号をオフ状態として、書き込み動作を完了する。

次に、第５の実施形態に係るメモリセルの読み出し動作について説明する。

まず、読み出し対象となる行と対応するワードＢ線３４に選択信号を印加し、ワードＢ線３４と接続された全ての選択トランジスタ３１をオン状態にする。

次に、全てのビット線３６に電圧を印加し、選択トランジスタ３１及び情報記憶素子３２を通して接地された読み出し電極へと流れる電流を検知する。このとき、検知したビット線電流が所定のしきい値よりも小さければ、情報記憶素子３２は高抵抗状態であり、データ”０”と判定する。これとは逆に、検知したビット線電流がしきい値よりも大きければ情報記憶素子３２は低抵抗状態であり、データ”１”と判定する。以上のようにして、メモリセル３３に書き込まれた情報を読み出すことができる。

このように、第５の実施形態によると、本発明に係る可変抵抗層を用いた情報記憶素子を行列状に配置することにより、大容量で且つ高密度な情報記憶装置を実現することができる。

なお、各メモリセル３３の選択方法、読み出された信号の転送方法及び信号形式等は種々の構成があるため、本発明の情報記憶素子を用いた第５の実施形態に係る半導体メモリ装置は、図１０に示す構成に限られない。

本発明に係る情報記憶素子は、高い信頼性を有しながら高密度で且つ大容量の不揮発性メモリ装置を実現でき、抵抗値が電気的に変動する可変抵抗を有する不揮発性の情報記憶素子及びそれを用いた情報記憶装置等に有用である。

本発明の第１の実施形態に係る情報記憶素子を示す模式的な断面図である。 本発明の第１の実施形態に係る情報記憶素子を構成する可変抵抗層の抵抗値の時間変化を示すグラフである。 本発明の第１の実施形態１に係る、結晶ＷＯ_３及びアモルファスＷＯ_３の水素ドープ前と水素ドープ後の電圧電流特性を示すグラフである。 本発明の第１の実施形態に係る可変抵抗層を構成するＷＯ_３のバンドエネルギーと状態密度との関係を示す概略図である。 （ａ）は本発明の第２の実施形態に係る情報記憶素子を示す模式的な断面図である。（ｂ）は本発明の第２の実施形態の一変形例に係る情報記憶素子を示す模式的な断面図である。 本発明の第３の実施形態に係る情報記憶素子を示す模式的な断面図である。 本発明の第３の実施形態に係る下部電極の幅と書き込み電流との関係を示すグラフである。 本発明の第４の実施形態に係る情報記憶素子を示す模式的な断面図である。 本発明の第４の実施形態の一変形例に係る情報記憶素子を示す模式的な断面図である。 本発明の第５の実施形態に係る情報記憶装置を示す構成図である。 従来の情報記憶素子を示す模式的な断面図である。

符号の説明

１０ 半導体基板
１１ 絶縁体層
１２ 下部電極（第１の電極）
１２Ａ 下部電極
１３ 固体電解質層
１３Ａ 固体電解質層
１４ 可変抵抗層
１４Ａ 可変抵抗層
１５ 第１の上部電極（第２の電極）
１６ 第２の上部電極（第３の電極）
１７ イオン障壁層
２０ 半導体基板
２１ 絶縁体層
２２ 第１の下部電極（第２の電極）
２３ 第２の下部電極（第３の電極）
２４ 可変抵抗層
２５ 固体電解質層
２６ 上部電極（第１の電極）
２６Ａ 上部電極
３０ 半導体基板
３１ 選択トランジスタ
３２ 情報記憶素子
３３ メモリセル
３４ ワードＢ線
３５ ワードＡ線
３６ ビット線
３７ ロウデコーダ回路（周辺回路）
３８ カラムデコーダ／センスアンプ回路（周辺回路）

Claims (15)

1. 第１の電極と、
   前記第１の電極と電気的に接続された固体電解質層と、
   前記固体電解質層における前記第１の電極の反対側の面に接して形成され、電圧の印加によって、少なくとも１種類のイオンを取り込むことにより低抵抗化する一方、前記イオンを放出することにより高抵抗化する可変抵抗層と、
   前記可変抵抗層における前記固体電解質層の反対側の面に互いに間隔をおいて形成され、前記可変抵抗層とそれぞれ電気的に接続された第２の電極及び第３の電極とを備えていることを特徴とする情報記憶素子。
2. 前記第２の電極又は前記第３の電極に対して、前記第１の電極よりも高い電圧を印加することにより、前記可変抵抗層は第１の抵抗値を有し、
   前記第２の電極又は前記第３の電極に対して、前記第１の電極よりも低い電圧を印加することにより、前記可変抵抗層は、前記第１の抵抗値よりも小さい第２の抵抗値を有することを特徴とする請求項１に記載の情報記憶素子。
3. 前記可変抵抗層は、前記第２の電極又は第３の電極と前記第１の電極との間に印加され、同極性で且つ値が異なる電圧に対してそれぞれ異なる抵抗値を有することを特徴とする請求項１又は２に記載の情報記憶素子。
4. 前記第２の電極及び第３の電極から、前記可変抵抗層における前記第２の電極と前記第３の電極との間の異なる抵抗値を検出し、検出された抵抗値を前記可変抵抗層に記憶された情報として読み出すことを特徴とする請求項１〜３のいずれか１項に記載の情報記憶素子。
5. 前記可変抵抗層の平面寸法は、前記固体電解質層の平面寸法よりも小さく、
   前記可変抵抗層は、該可変抵抗層の一端部と前記第２の電極とが接し、且つ前記可変抵抗層の他端部と前記第３の電極とが接しており、
   前記可変抵抗層における前記第２の電極及び第３の電極とそれぞれ接する側の端部は、前記第２の電極の外側の端部及び前記第３の電極の外側の端部よりも内側に位置していることを特徴とする請求項１〜４のいずれか１項に記載の情報記憶素子。
6. 前記第１の電極の平面寸法は、前記可変抵抗層の平面寸法よりも小さく、
   前記第１の電極における前記第２の電極側の端部及び前記第３の電極側の端部は、前記第２の電極の外側の端部及び前記第３の電極の外側の端部よりも内側に位置していることを特徴とする請求項１〜５のいずれか１項に記載の情報記憶素子。
7. 前記第１の電極は、基板の上に形成されており、
   前記固体電解質層は、前記第１の電極の上に形成され、
   前記可変抵抗層は、前記固体電解質層の上に形成され、
   前記第２の電極及び第３の電極は、前記可変抵抗層の上に形成されていることを特徴とする請求項５又は６に記載の情報記憶素子。
8. 前記第２の電極及び第３の電極は、基板の上に形成されており、
   前記可変抵抗層は、前記基板上における前記第２の電極及び第３の電極の上に前記第２の電極と前記第３の電極との間を埋めるように形成され、
   前記固体電解質層は、前記可変抵抗層の上に形成され、
   前記第１の電極は、前記固体電解質層の上に形成されていることを特徴とする請求項５又は６に記載の情報記憶素子。
9. 前記可変抵抗層は、ブロンズ構造を有する金属酸化物からなることを特徴する請求項１〜８のいずれか１項に記載の情報記憶素子。
10. 前記金属酸化物は、三酸化タングステン（ＷＯ_３）又は三酸化モリブデン（ＭｏＯ_３）であることを特徴とする請求項９に記載の情報記憶素子。
11. 前記金属酸化物は、アモルファス構造を有していることを特徴とする請求項９又は１０に記載の情報記憶素子。
12. 前記固体電解質層は、絶縁性の誘電体からなることを特徴とする請求項１〜１１のいずれか１項に記載の情報記憶素子。
13. 前記固体電解質層は、酸化ジルコニウム（ＺｒＯ_２）、酸化タンタル（Ｔａ_２Ｏ_５）、酸化クロム（Ｃｒ_２Ｏ_３）、酸化バナジウム（Ｖ_２Ｏ_５）、酸化シリコン（ＳｉＯ_２）、酸化ニオブ（Ｎｂ_２Ｏ_５）及び酸化ハフニウム（ＨｆＯ_２）のうちの少なくとも１つにより構成されていることを特徴とする請求項１２に記載の情報記憶素子。
14. 前記固体電解質層は、アモルファス構造を有していることを特徴とする請求項１２又は１３に記載の情報記憶素子。
15. 半導体基板の上に形成され、請求項１〜１４のいずれか１項に記載の情報記憶素子が行列状に複数配置されたメモリ部と、
    前記半導体基板の上に形成され、前記メモリ部の前記各情報記憶素子と電気的に接続された周辺回路とを備えていることを特徴とする情報記憶装置。

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